JP2994114B2 - プログラム回路 - Google Patents
プログラム回路Info
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- JP2994114B2 JP2994114B2 JP26018191A JP26018191A JP2994114B2 JP 2994114 B2 JP2994114 B2 JP 2994114B2 JP 26018191 A JP26018191 A JP 26018191A JP 26018191 A JP26018191 A JP 26018191A JP 2994114 B2 JP2994114 B2 JP 2994114B2
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- Japan
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- output
- node
- program circuit
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路のプログ
ラム回路に関する。
ラム回路に関する。
【０００２】
【従来の技術】従来のプログラム回路の構成及び動作
を、図３を用いて説明する。
を、図３を用いて説明する。
【０００３】図３において、Ｎ型ＭＯＳトランジスタＴ
1 ，Ｔ2と、Ｐ型ＭＯＳトランジスタＴ3 と、ポリシリ
コンヒューズＦと、高抵抗素子Ｒとを有し、節点Ｎはト
ランジスタＴ3 ，Ｔ2 のゲート入力である。
1 ，Ｔ2と、Ｐ型ＭＯＳトランジスタＴ3 と、ポリシリ
コンヒューズＦと、高抵抗素子Ｒとを有し、節点Ｎはト
ランジスタＴ3 ，Ｔ2 のゲート入力である。
【０００４】図３のプログラム回路では、ヒューズＦを
介して節点ＮはＶｃｃ電源からの電荷の供給によりＶｃ
ｃ電源の電位まで上昇する為、Ｐ型ＭＯＳトランジスタ
Ｔ3 はＯＦＦ，Ｎ型ＭＯＳトランジスタＴ2 はＯＮにな
り、プログラム回路の出力ｏｕｔはＧＮＤレベルにな
る。この為、Ｎ型ＭＯＳトランジスタＴ1 はＯＦＦにな
るので、出力ｏｕｔは常に低（ＬＯＷ）レベルに保持さ
れる。
介して節点ＮはＶｃｃ電源からの電荷の供給によりＶｃ
ｃ電源の電位まで上昇する為、Ｐ型ＭＯＳトランジスタ
Ｔ3 はＯＦＦ，Ｎ型ＭＯＳトランジスタＴ2 はＯＮにな
り、プログラム回路の出力ｏｕｔはＧＮＤレベルにな
る。この為、Ｎ型ＭＯＳトランジスタＴ1 はＯＦＦにな
るので、出力ｏｕｔは常に低（ＬＯＷ）レベルに保持さ
れる。
【０００５】また、ポリシリコンヒューズＦをレーザで
切断すると、節点ＮはＶｃｃ電源から電荷が供給されな
い為、節点ＮはＬＯＷレベルになり、Ｐ型ＭＯＳトラン
ジスタＴ3 はＯＮ、Ｎ型ＭＯＳトランジスタＴ2 はＯＦ
Ｆになるので、出力ｏｕｔはＨＩＧＨレベルが出力さ
れ、Ｎ型ＭＯＳトランジスタＴ1 はＯＮし、出力ｏｕｔ
は常にＨＩＧＨレベルに保持される。
切断すると、節点ＮはＶｃｃ電源から電荷が供給されな
い為、節点ＮはＬＯＷレベルになり、Ｐ型ＭＯＳトラン
ジスタＴ3 はＯＮ、Ｎ型ＭＯＳトランジスタＴ2 はＯＦ
Ｆになるので、出力ｏｕｔはＨＩＧＨレベルが出力さ
れ、Ｎ型ＭＯＳトランジスタＴ1 はＯＮし、出力ｏｕｔ
は常にＨＩＧＨレベルに保持される。
【０００６】このようにプログラム回路はヒューズＦの
素子をレーザで切断する事で出力ｏｕｔのレベルを切り
換える事が出来る。
素子をレーザで切断する事で出力ｏｕｔのレベルを切り
換える事が出来る。
【０００７】
【発明が解決しようとする課題】従来のプログラム回路
では、ヒューズＦをレーザで切断すると、プログラム回
路の出力レベルは変換されるが、レーザ光線の強さある
いはポリシリコンヒューズＦの膜厚や幅等の製造上のバ
ラツキによって切断したはずのヒューズが完全に切断さ
れず高抵抗でつながっている場合がある。
では、ヒューズＦをレーザで切断すると、プログラム回
路の出力レベルは変換されるが、レーザ光線の強さある
いはポリシリコンヒューズＦの膜厚や幅等の製造上のバ
ラツキによって切断したはずのヒューズが完全に切断さ
れず高抵抗でつながっている場合がある。
【０００８】この様な場合、回路上の動作は正常に行う
が高抵抗のヒューズＦの素子に流れる微少な電流により
節点Ｎは電位が上る。この対策として、従来の回路で
は、節点Ｎの電位が上昇しなくする為、高抵抗素子Ｒを
接続する事で高抵抗でつながっているヒューズ素子を通
して流れる微少な電流をＧＮＤの電源に流していた。し
かしながら、近年ますます低電流化が進む一方、高集積
化が進み、この様な微少電流は低電流化の妨げとなって
いた。
が高抵抗のヒューズＦの素子に流れる微少な電流により
節点Ｎは電位が上る。この対策として、従来の回路で
は、節点Ｎの電位が上昇しなくする為、高抵抗素子Ｒを
接続する事で高抵抗でつながっているヒューズ素子を通
して流れる微少な電流をＧＮＤの電源に流していた。し
かしながら、近年ますます低電流化が進む一方、高集積
化が進み、この様な微少電流は低電流化の妨げとなって
いた。
【０００９】本発明の目的は、前記問題点を解決し、微
少電流を流す必要のないようにしたプログラム回路を提
供することにある。
少電流を流す必要のないようにしたプログラム回路を提
供することにある。
【００１０】
【課題を解決するための手段】本発明のプログラム回路
の構成は、インバータを設け、第１のトランジスタ，ヒ
ューズ素子，第２のトランジスタの直列体を設け、前記
第１，第２のトランジスタのゲートを前記インバータの
出力端子に接続し、前記ヒューズ素子の前記第２のトラ
ンジスタとの共通接続点と前記インバータの入力とを共
通接続して節点となし、前記第２のトランジスタと並列
に抵抗を接続し、前記節点に単安定マルチバイブレータ
の出力が接続されていることを特徴とする。
の構成は、インバータを設け、第１のトランジスタ，ヒ
ューズ素子，第２のトランジスタの直列体を設け、前記
第１，第２のトランジスタのゲートを前記インバータの
出力端子に接続し、前記ヒューズ素子の前記第２のトラ
ンジスタとの共通接続点と前記インバータの入力とを共
通接続して節点となし、前記第２のトランジスタと並列
に抵抗を接続し、前記節点に単安定マルチバイブレータ
の出力が接続されていることを特徴とする。
【００１１】
【実施例】図１は本発明の一実施例のプログラム回路を
示す回路図である。
示す回路図である。
【００１２】図１において、本実施例のプログラム回路
は、Ｎ型ＭＯＳトランジスタＴ1 ，Ｔ2 と、Ｐ型ＭＯＳ
トランジスタＴ3 ，Ｔ4 と、ヒューズ素子Ｆと、抵抗Ｒ
と、プログラム回路の出力端子ｏｕｔと、セット回路Ａ
とを備えている。
は、Ｎ型ＭＯＳトランジスタＴ1 ，Ｔ2 と、Ｐ型ＭＯＳ
トランジスタＴ3 ，Ｔ4 と、ヒューズ素子Ｆと、抵抗Ｒ
と、プログラム回路の出力端子ｏｕｔと、セット回路Ａ
とを備えている。
【００１３】本発明の実施例と、前記した従来例の構成
上の相違点は、Ｖｃｃ電源端子とヒューズＦの素子をＰ
型ＭＯＳトランジスタＴ4 を介して接続し、かつゲート
端子をプログラム回路の出力端子ｏｕｔに接続した点
と、セット回路Ａを備えている点である。
上の相違点は、Ｖｃｃ電源端子とヒューズＦの素子をＰ
型ＭＯＳトランジスタＴ4 を介して接続し、かつゲート
端子をプログラム回路の出力端子ｏｕｔに接続した点
と、セット回路Ａを備えている点である。
【００１４】図２は本発明の一実施例の各部の波形図で
ある。図２において、セット回路Ａは、（ａ），（ｂ）
に示すように、Ｖｃｃ電源を投入すると、ワンショット
パルスを発生する回路が好ましい。
ある。図２において、セット回路Ａは、（ａ），（ｂ）
に示すように、Ｖｃｃ電源を投入すると、ワンショット
パルスを発生する回路が好ましい。
【００１５】次に本発明の実施例の動作について図１，
図２を用いて説明すると、まずヒューズＦを切断してな
い時、電源を投入（ＯＮ）するとセット回路Ａからの出
力はＬＯＷであり、また接点ＮのレベルはＬＯＷとな
り、トランジスタＴ3 ，Ｔ2 はＯＮ，ＯＦＦとなり、出
力ｏｕｔはＨＩＧＨレベルとなり、トランジスタＴ1 ，
Ｔ4 はＯＮ，ＯＦＦとなる。
図２を用いて説明すると、まずヒューズＦを切断してな
い時、電源を投入（ＯＮ）するとセット回路Ａからの出
力はＬＯＷであり、また接点ＮのレベルはＬＯＷとな
り、トランジスタＴ3 ，Ｔ2 はＯＮ，ＯＦＦとなり、出
力ｏｕｔはＨＩＧＨレベルとなり、トランジスタＴ1 ，
Ｔ4 はＯＮ，ＯＦＦとなる。
【００１６】その後、セット回路Ａの出力は一定時間Ｈ
ＩＧＨレベルが出力される。この為一時的に節点Ｎは一
時的にＨＩＧＨレベルになり、トランジスタＴ3 ，Ｔ2
はＯＦＦ，ＯＮに変り、出力ｏｕｔのレベルはＨＩＧＨ
からＬＯＷに変化しトランジスタＴ4 ，Ｔ1 はＯＮ，Ｏ
ＦＦになる。
ＩＧＨレベルが出力される。この為一時的に節点Ｎは一
時的にＨＩＧＨレベルになり、トランジスタＴ3 ，Ｔ2
はＯＦＦ，ＯＮに変り、出力ｏｕｔのレベルはＨＩＧＨ
からＬＯＷに変化しトランジスタＴ4 ，Ｔ1 はＯＮ，Ｏ
ＦＦになる。
【００１７】セット回路Ａの出力は、再びＬＯＷになる
が、トランジスタＴ4 がＯＮしている為、節点Ｎのレベ
ルはＶｃｃ電源から電荷が供給される。この為、ＨＩＧ
Ｈレベルが保たれ続ける。
が、トランジスタＴ4 がＯＮしている為、節点Ｎのレベ
ルはＶｃｃ電源から電荷が供給される。この為、ＨＩＧ
Ｈレベルが保たれ続ける。
【００１８】よって、図２の（ｃ）に示すように、プロ
グラム回路の出力ｏｕｔはＬＯＷレベルを保持した状態
となる。
グラム回路の出力ｏｕｔはＬＯＷレベルを保持した状態
となる。
【００１９】一方、図１のヒューズＦの素子を切断した
場合の動作を説明すると、セット回路Ａの動作はヒュー
ズＦを切断してない場合と同じであるから、電源投入時
は節点ＮはＬＯＷレベルである。出力ｏｕｔのレベルは
ＨＩＧＨとなり、トランジスタＴ4 ，Ｔ1 はＯＦＦ，Ｏ
Ｎとなる。
場合の動作を説明すると、セット回路Ａの動作はヒュー
ズＦを切断してない場合と同じであるから、電源投入時
は節点ＮはＬＯＷレベルである。出力ｏｕｔのレベルは
ＨＩＧＨとなり、トランジスタＴ4 ，Ｔ1 はＯＦＦ，Ｏ
Ｎとなる。
【００２０】その後、セット回路Ａの出力はＬＯＷから
一定時間ＨＩＧＨに変化する為、節点ＮのレベルはＬＯ
ＷからＨＩＧＨになり、出力ｏｕｔは一定時間ＬＯＷに
なり、トランジスタＴ4 ，Ｔ1 はＯＮ，ＯＦＦになる
が、ヒューズＦは切断してある為、トランジスタＴ4 を
通して流れる電流はない。
一定時間ＨＩＧＨに変化する為、節点ＮのレベルはＬＯ
ＷからＨＩＧＨになり、出力ｏｕｔは一定時間ＬＯＷに
なり、トランジスタＴ4 ，Ｔ1 はＯＮ，ＯＦＦになる
が、ヒューズＦは切断してある為、トランジスタＴ4 を
通して流れる電流はない。
【００２１】再び、セット回路Ａの出力はＨＩＧＨから
ＬＯＷレベルになり、以後ＬＯＷレベルを保つ事より、
節点ＮのレベルはＬＯＷとなるから、図２の（ｄ）に示
すように出力ｏｕｔはＨＩＧＨレベルを保持し続ける。
ＬＯＷレベルになり、以後ＬＯＷレベルを保つ事より、
節点ＮのレベルはＬＯＷとなるから、図２の（ｄ）に示
すように出力ｏｕｔはＨＩＧＨレベルを保持し続ける。
【００２２】これより、トランジスタＴ4 がＯＦＦする
為、ヒューズＦが完全に切れずに残っていても、従来流
れていた微少電流をまったく流さずに、従来のプログラ
ム回路と同様の動作を行う事が出来る。
為、ヒューズＦが完全に切れずに残っていても、従来流
れていた微少電流をまったく流さずに、従来のプログラ
ム回路と同様の動作を行う事が出来る。
【００２３】
【発明の効果】以上説明したように、本発明は、たとえ
ば切断されたヒューズが高抵抗でつながっている場合、
従来では流れていた微少電流を、ＭＯＳトランジスタを
制御する事で消滅出来るという効果がある。
ば切断されたヒューズが高抵抗でつながっている場合、
従来では流れていた微少電流を、ＭＯＳトランジスタを
制御する事で消滅出来るという効果がある。
【図１】本発明の一実施例のプログラム回路を示す回路
図である。
図である。
【図２】図１の各部の動作状態を示す波形図である。
【図３】従来のプログラム回路を示す回路図である。
【符号の説明】 Ｆ ポリシリコンヒューズ Ｔ1 ，Ｔ2 Ｎ型ＭＯＳトランジスタ Ｔ3 ，Ｔ4 Ｐ型ＭＯＳトランジスタ Ｒ 高抵抗素子 ｏｕｔ プログラム回路の出力 Ａ セット回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/419 G11C 17/00 H03K 17/22
Claims (1)
- 【請求項１】 インバータを設け、第１のトランジス
タ，ヒューズ素子，第２のトランジスタの直列体を設
け、前記第１，第２のトランジスタのゲートを前記イン
バータの出力端子に接続し、前記ヒューズ素子の前記第
２のトランジスタとの共通接続点と前記インバータの入
力とを共通接続して節点となし、前記第２のトランジス
タと並列に抵抗を接続し、前記節点に単安定マルチバイ
ブレータの出力が接続されていることを特徴とするプロ
グラム回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26018191A JP2994114B2 (ja) | 1991-10-08 | 1991-10-08 | プログラム回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26018191A JP2994114B2 (ja) | 1991-10-08 | 1991-10-08 | プログラム回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101673A JPH05101673A (ja) | 1993-04-23 |
| JP2994114B2 true JP2994114B2 (ja) | 1999-12-27 |
Family
ID=17344453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26018191A Expired - Lifetime JP2994114B2 (ja) | 1991-10-08 | 1991-10-08 | プログラム回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994114B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3401522B2 (ja) * | 1998-07-06 | 2003-04-28 | 日本電気株式会社 | ヒューズ回路及び冗長デコーダ回路 |
| KR100570204B1 (ko) * | 1999-03-23 | 2006-04-12 | 주식회사 하이닉스반도체 | 메모리장치의 리페어 회로 |
| JP4790925B2 (ja) * | 2001-03-30 | 2011-10-12 | 富士通セミコンダクター株式会社 | アドレス発生回路 |
| JP5277987B2 (ja) * | 2009-01-26 | 2013-08-28 | 富士通セミコンダクター株式会社 | 半導体装置およびその制御方法、並びに電子機器 |
-
1991
- 1991-10-08 JP JP26018191A patent/JP2994114B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05101673A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |