WO2020128722A1 - ヒステリシスコンパレータ、半導体装置、及び蓄電装置 - Google Patents

ヒステリシスコンパレータ、半導体装置、及び蓄電装置 Download PDF

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WO2020128722A1
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transistor
oxide
conductor
circuit
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岡本佑樹
高橋圭
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株式会社半導体エネルギー研究所
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Definitions

  • One embodiment of the present invention relates to a hysteresis comparator, a semiconductor device, and a power storage device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, more specifically, as technical fields of one embodiment of the present invention disclosed in this specification, a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a power storage device, an imaging device, a storage device, a signal processing device, and a processor.
  • Electronic devices, systems, driving methods thereof, manufacturing methods thereof, or inspection methods thereof can be given as examples.
  • a secondary battery included in an electronic device such as an electric vehicle or a notebook personal computer has a deterioration phenomenon such as a decrease in capacity and an increase in internal resistance due to repeated charging and discharging. ..
  • a deterioration phenomenon such as a decrease in capacity and an increase in internal resistance due to repeated charging and discharging. ..
  • an unexpected accident such as ignition of the battery may occur due to an initial failure of the battery or rough handling of the battery.
  • Patent Document 1 discloses an invention of a battery pack provided with a circuit that protects a battery temperature with high accuracy and performs appropriate charge control.
  • the protection circuit may have a hysteresis comparator, for example.
  • a hysteresis comparator When driving the hysteresis comparator, reference potentials of the low level threshold voltage and the high level threshold voltage are required in addition to the power supply voltage. Further, since it is necessary to supply one or a plurality of power supply voltages to the protection circuit, a plurality of voltage generation circuits may be provided inside the protection circuit or in the periphery of the protection circuit.
  • One aspect of the present invention is to provide a novel hysteresis comparator. Alternatively, it is an object of one embodiment of the present invention to provide a hysteresis comparator with reduced power consumption. Alternatively, it is an object of one embodiment of the present invention to provide a novel semiconductor device including the hysteresis comparator. Alternatively, it is an object of one embodiment of the present invention to provide a power storage device including the semiconductor device.
  • problems of one embodiment of the present invention are not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are the ones not mentioned in this item, which will be described below.
  • Problems that are not mentioned in this item can be derived from descriptions in the specification, drawings, and the like by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention is to solve at least one of the problems listed above and other problems. Note that according to one embodiment of the present invention, it is not necessary to solve all the problems listed above and other problems.
  • One embodiment of the present invention includes a comparator, a switch, a first capacitor, a second capacitor, and a logic circuit, and a first terminal of the switch is one of a pair of conductive regions of the first capacitor.
  • One of the pair of conductive regions of the second capacitance and the first input terminal of the comparator are electrically connected, and the output terminal of the comparator is electrically connected to the input terminal of the logic circuit.
  • the output terminal is electrically connected to the other of the pair of conductive regions of the second capacitor, and the logic circuit generates an inversion signal of the signal input to the input terminal of the logic circuit and outputs the inversion signal of the logic circuit. It is a hysteresis comparator having a function of outputting to an output terminal.
  • the logic circuit has an inverter circuit, an input terminal of the logic circuit is electrically connected to an input terminal of the inverter circuit, and an output terminal of the logic circuit is , A hysteresis comparator electrically connected to the output terminal of the inverter circuit.
  • the logic circuit has a NAND circuit, an input terminal of the logic circuit is electrically connected to a first input terminal of the NAND circuit, and an output of the logic circuit is provided.
  • the terminal is a hysteresis comparator electrically connected to the output terminal of the NAND circuit.
  • the logic circuit includes a NOR circuit, an input terminal of the logic circuit is electrically connected to a first input terminal of the NOR circuit, and an output of the logic circuit is output.
  • the terminal is a hysteresis comparator electrically connected to the output terminal of the NOR circuit.
  • one embodiment of the present invention is the hysteresis comparator according to any one of (1) to (4) above, in which the switch includes a transistor and the transistor includes a metal oxide in a channel formation region.
  • one embodiment of the present invention includes the hysteresis comparator according to any one of (1) to (5) above and a circuit, and the circuit has a function of switching between an on state and an off state of a switch, A semiconductor device having a function of generating a reference potential for input to the second terminal of the switch and a function of generating an input voltage for input to the second input terminal of the comparator.
  • one embodiment of the present invention includes the semiconductor device of (6) above and a cell, and the circuit receives the potential of a positive electrode terminal of the cell and the potential of a negative electrode terminal of the cell.
  • the power storage device has a function of generating a reference potential and an input voltage in accordance with the potential of the positive electrode terminal and the potential of the negative electrode terminal.
  • a semiconductor device is a device utilizing semiconductor characteristics, and means a circuit including a semiconductor element (a transistor, a diode, a photodiode, or the like), a device including the circuit, or the like.
  • it refers to all devices that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including the integrated circuit, and an electronic component in which the chip is housed in a package are examples of semiconductor devices.
  • a memory device, a display device, a light-emitting device, a lighting device, an electronic device, and the like are semiconductor devices in their own right and may include a semiconductor device.
  • X and Y are connected, X and Y are electrically connected, and X and Y are functionally connected. And the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relation, for example, the connection relation shown in the drawing or the text, and other than the connection relation shown in the drawing or the text is also disclosed in the drawing or the text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display, etc.
  • Device, light emitting device, load, etc. may be connected between X and Y.
  • the switch has a function of controlling on/off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state) and has a function of controlling whether or not to pass a current.
  • Examples of the case where X and Y are functionally connected include a circuit (for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.)) that enables functional connection between X and Y, and signal conversion.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (step-up circuit, step-down circuit, etc.), level shifter circuit for changing signal potential level, etc.), voltage source, current source, switching Circuits, amplifier circuits (circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, buffer circuits, etc.), signal generation circuits, memory circuits, control circuits, etc. It is possible to connect more than one in between. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. To do.
  • X and Y, the source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) are electrically connected to each other, and X, the source (or the first terminal) of the transistor, or the like. 1 terminal), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.”
  • the source of the transistor (or the first terminal or the like) is electrically connected to X
  • the drain of the transistor (or the second terminal or the like) is electrically connected to Y
  • X, the source of the transistor ( Alternatively, the first terminal or the like), the drain of the transistor (or the second terminal, or the like), and Y are electrically connected in this order”.
  • X is electrically connected to Y through a source (or a first terminal or the like) and a drain (or a second terminal or the like) of the transistor, and X, a source (or a first terminal) of the transistor, or the like. Terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order”.
  • the source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) are separated from each other by defining the order of connection in the circuit structure using the expression method similar to these examples. Apart from this, the technical scope can be determined. It should be noted that these expression methods are examples, and the present invention is not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a “resistive element” is a circuit element, a wiring, or the like having a resistance value. Therefore, in this specification and the like, a “resistive element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistive element” can be translated into terms such as “resistance”, “load”, and “region having resistance value”, and conversely, the terms “resistance”, “load”, and “region having resistance value” are , “Resistive element” and the like.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • capacitor element means a circuit element having a capacitance value, a wiring region having a capacitance value, a parasitic capacitance, a gate capacitance of a transistor, or the like. Therefore, in this specification and the like, a “capacitance element” is not only a circuit element including a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic element appearing between wirings. It includes capacitance, gate capacitance that appears between the gate and one of the source or drain of the transistor, and the like.
  • capacitor element means “capacitance element”, “parasitic capacitance”, “gate capacitance” and the like can be translated into terms such as “capacity”, and conversely, the term “capacitance” means “capacitance element”, “parasitic capacitance”, It can be translated into a term such as “gate capacitance”.
  • a pair of electrodes” of "capacity” can be restated as "a pair of conductors", “a pair of conductive regions", “a pair of regions”, and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • Two terminals functioning as a source or a drain are input/output terminals of a transistor.
  • One of the two input/output terminals serves as a source and the other serves as a drain depending on the conductivity type (n-channel type, p-channel type) of the transistor and the level of potential applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms “source” and “drain” can be rephrased.
  • a back gate may be provided in addition to the above-described three terminals.
  • one of the gate and the back gate of the transistor is referred to as a first gate
  • the other of the gate and the back gate of the transistor is referred to as a second gate.
  • the terms "gate” and “back gate” may be interchangeable with each other. In the case where a transistor has three or more gates, each gate is referred to as a first gate, a second gate, a third gate, or the like in this specification and the like.
  • a node can be restated as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like depending on a circuit configuration, a device structure, or the like.
  • terminals, wirings, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the potentials are relative, and the potential applied to the wiring or the like may be changed depending on the reference potential.
  • current is defined as a charge transfer phenomenon (electrical conduction) that accompanies the movement of a positively charged body, but the description that "electrical conduction of a positively charged body is occurring" is It can be said in other words that "electrical conduction of the negatively charged body occurs in the opposite direction.” Therefore, in this specification and the like, the term “current” refers to a charge transfer phenomenon (electric conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier as used herein include electrons, holes, anions, cations, complex ions, and the like, and the carriers are different depending on the system in which current flows (for example, semiconductor, metal, electrolytic solution, in vacuum, etc.).
  • the “direction of current” in wiring or the like is the direction in which positive carriers move, and is described as the amount of positive current.
  • the direction in which the negative carriers move is opposite to the direction of the current, and is expressed by the negative current amount. Therefore, in this specification and the like, when there is no notice as to whether the current is positive or negative (or the direction of current), the description such as “current flows from element A to element B” is “current flows from element B to element A” or the like. Can be paraphrased into. Further, the description such as “current is input to the element A” can be translated into “current is output from the element A” and the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of constituent elements. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, a constituent element referred to as “first” in one of the embodiments of the present specification and the like is a constituent element referred to as “second” in another embodiment or in the claims. There is also a possibility. Further, for example, the component referred to as “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or the claims.
  • the terms “upper” and “lower” do not necessarily mean that the positional relationship of the constituent elements is directly above or below and is in direct contact with each other.
  • the expression “electrode B on insulating layer A” it is not necessary that the electrode B is directly formed on the insulating layer A, and another structure is provided between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • electrode may be used as part of “wiring” and vice versa.
  • the terms “electrode” and “wiring” also include the case where a plurality of “electrodes” and “wirings” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or an "electrode”, and vice versa.
  • the term “terminal” includes a case where a plurality of “electrodes”, “wirings”, “terminals”, etc. are integrally formed.
  • the “electrode” can be part of the “wiring” or the “terminal”, and for example, the “terminal” can be part of the “wiring” or the “electrode”. Further, terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as “region” in some cases.
  • terms such as “wiring”, “signal line”, and “power line” can be replaced with each other depending on the case or circumstances. For example, it may be possible to change the term “wiring” to the term “signal line”. Further, for example, it may be possible to change the term “wiring” to a term such as “power line”. The reverse is also true, and in some cases, terms such as “signal line” and “power line” can be changed to "wiring”. In some cases, terms such as “power line” can be changed to terms such as “signal line”. Also, the reverse is also true, and in some cases, the term “signal line” or the like can be changed to the term “power line” or the like. In addition, the term “potential” applied to the wiring can be changed to the term “signal” or the like depending on the case or circumstances. Also, the reverse is also true, and in some cases, terms such as “signal” can be changed to the term “potential”.
  • semiconductor impurities refer to, for example, components other than the main components constituting the semiconductor layer.
  • an element whose concentration is less than 0.1 atomic% is an impurity. Due to the inclusion of impurities, for example, DOS (Density of States) may be formed in the semiconductor, carrier mobility may be reduced, and crystallinity may be reduced.
  • impurities for example, DOS (Density of States) may be formed in the semiconductor, carrier mobility may be reduced, and crystallinity may be reduced.
  • examples of impurities that change the characteristics of the semiconductor include elements other than Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and main components.
  • transition metals and the like in particular hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • oxygen vacancies may be formed by the mixture of impurities such as hydrogen.
  • impurities such as hydrogen.
  • examples of impurities that change the characteristics of the semiconductor include a Group 1 element other than oxygen and hydrogen, a Group 2 element, a Group 13 element, and a Group 15 element.
  • a switch refers to a switch which is in a conductive state (on state) or in a non-conductive state (off state) and has a function of controlling whether or not to flow a current.
  • the switch has a function of selecting and switching a path through which current flows.
  • an electrical switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a particular one as long as it can control the current.
  • Examples of electrical switches include transistors (eg, bipolar transistors, MOS transistors, etc.), diodes (eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , A diode-connected transistor, or the like, or a logic circuit in which these are combined. Note that when a transistor is used as a switch, the “conductive state” of the transistor means a state where the source and drain electrodes of the transistor can be regarded as being electrically short-circuited.
  • non-conduction state of a transistor refers to a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically disconnected. Note that when the transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch that uses MEMS (micro electro mechanical system) technology, such as a digital micromirror device (DMD).
  • MEMS micro electro mechanical system
  • DMD digital micromirror device
  • the switch has a mechanically movable electrode, and the movement of the electrode controls conduction and non-conduction.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10° or more and 10° or less. Therefore, a case of -5° or more and 5° or less is also included.
  • substantially parallel or “substantially parallel” means a state in which two straight lines are arranged at an angle of ⁇ 30° or more and 30° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case of 85° or more and 95° or less is also included.
  • substantially vertical or “generally vertical” means a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • a novel hysteresis comparator can be provided.
  • a hysteresis comparator with reduced power consumption can be provided.
  • a semiconductor device including the hysteresis comparator can be provided.
  • a novel power storage device including the semiconductor device can be provided.
  • the effects of one aspect of the present invention are not limited to the effects listed above.
  • the effects listed above do not prevent the existence of other effects.
  • the other effects are the effects that are not mentioned in this item, which will be described below.
  • the effects not mentioned in this item can be derived from the description such as the specification or the drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention has at least one of the effects listed above and other effects. Therefore, one embodiment of the present invention may not have the effects listed above in some cases.
  • FIG. 1 is a block diagram showing an example of a semiconductor device.
  • 2A, 2B, 2C, and 2D are circuit diagrams showing an example of the hysteresis comparator.
  • FIG. 3 is a timing chart showing an operation example of the hysteresis comparator.
  • 4A, 4B, 4C, and 4D are circuit diagrams showing an example of the hysteresis comparator.
  • FIG. 5 is a timing chart showing an operation example of the hysteresis comparator.
  • FIG. 6 is a timing chart showing an operation example of the hysteresis comparator.
  • FIG. 7 is a block diagram showing an example of a semiconductor device.
  • FIG. 8 is a schematic sectional view illustrating a configuration example of a semiconductor device.
  • FIG. 9 is a schematic sectional view illustrating a configuration example of a semiconductor device.
  • 10A, 10B, and 10C are schematic cross-sectional views each illustrating a structural example of a transistor.
  • 11A and 11B are schematic cross-sectional views each illustrating a structural example of a transistor.
  • FIG. 12 is a schematic sectional view illustrating a configuration example of a semiconductor device.
  • 13A and 13B are schematic cross-sectional views each illustrating a structural example of a transistor.
  • FIG. 14 is a schematic sectional view illustrating a configuration example of a semiconductor device.
  • 15A, 15B, and 15C are a top view and a perspective view showing a configuration example of a capacitor.
  • 16A, 16B, and 16C are a top view and a perspective view showing a configuration example of a capacitor.
  • 17A, 17B, 17C, and 17D are perspective views showing an example of a semiconductor wafer and electronic components.
  • 18A, 18B, 18C, and 18D are perspective views illustrating an example of a power storage device.
  • 19A, 19B, and 19C are perspective views each illustrating an example of a power storage device.
  • 20A, 20B, 20C, 20D, 20E, 20F, 20G, 20H, and 20I are perspective views illustrating an example of a product.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (Oxide Semiconductor or simply OS), and the like.
  • the metal oxide when a metal oxide is used for the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel formation region of a transistor having at least one of an amplification effect, a rectification effect, and a switching effect, the metal oxide is abbreviated as a metal oxide semiconductor. It can be called OS.
  • OS FET or “OS transistor”
  • it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides having nitrogen may be collectively referred to as metal oxides. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • the contents described in one embodiment are different from the contents described in the embodiment (may be a part of the contents) and one or more different embodiments. It is possible to apply, combine, replace, or the like with respect to at least one of the contents described in the form (or a part of the contents).
  • Embodiment 1 In this embodiment mode, a semiconductor device which detects when overcharge or overdischarge occurs in one battery and transmits a detection signal will be described. Further, the semiconductor device detects not only one battery but also an assembled battery in which a plurality of batteries (cells) are connected in series, similarly, detecting overcharge or overdischarge in one of the cells. can do.
  • the semiconductor device shown in FIG. 1 capable of detecting overcharge or overdischarge of the cell will be described.
  • the semiconductor device 100 has a plurality of circuits CNC and a plurality of hysteresis comparators HCMP.
  • the semiconductor device 100 has a function of detecting overcharge or overdischarge for each of the plurality of cells CE included in the assembled battery BAT.
  • a plurality of cells CE are electrically connected in series in the assembled battery BAT.
  • the number of circuit CNCs can be the same as the number of cells CE included in the assembled battery BAT, for example. Further, the number of hysteresis comparators HCMP can be the same as the number of cells CE included in the assembled battery BAT, for example.
  • the circuit CNC has, for example, an input terminal CI1, an input terminal CI2, an output terminal CO1, and an output terminal CO2.
  • the hysteresis comparator HCMP has, for example, an input terminal IT, a reference potential input terminal RT, and an output terminal OT.
  • the positive terminal of the cell CE is electrically connected to the input terminal CI1 of the circuit CNC
  • the negative terminal of the cell CE is electrically connected to the input terminal CI2 of the circuit CNC.
  • the output terminal CO1 of the circuit CNC is electrically connected to the input terminal IT of the hysteresis comparator HCMP
  • the output terminal CO2 of the circuit CNC is electrically connected to the reference potential input terminal RT of the hysteresis comparator HCMP.
  • the circuit CNC acquires, for example, the voltage between the positive electrode and the negative electrode of the cell CE and converts the voltage into information (for example, voltage, current, resistance value, etc.) according to the voltage, and a reference of the hysteresis comparator HCMP. It has a function of generating a voltage input to the potential input terminal RT, a function of detecting overdischarge and overcharge in the cell CE from the potential output from the output terminal OT of the hysteresis comparator HCMP. Details of the circuit CNC will be described in the second embodiment.
  • the hysteresis comparator HCMP is a kind of comparator, and compares the potential input to the input terminal IT with the reference potential input to the reference potential input terminal RT, and outputs the potential according to the comparison result to the output terminal. It has a function to output from OT.
  • a comparator can output a high level potential from an output terminal when the potential input to the input terminal is higher than the reference potential input to the reference potential input terminal, and the input terminal inputs the high level potential.
  • a low level potential can be output from the output terminal.
  • a high level potential can be output from the output terminal.
  • the hysteresis comparator may have, for example, two reference potential input terminals.
  • the potential input to the input terminal IT is increased from a sufficiently low potential, the potential input to one reference potential input terminal is used as the reference potential, and the reference potential is input to the input terminal IT.
  • the potential input to the other reference potential input terminal is used as the reference potential.
  • the potential input to one reference potential input terminal is preferably higher than the potential input to the other reference potential input terminal.
  • a hysteresis comparator can be used.
  • the overcharge state is set when the cell voltage is higher than the voltage V1, and the high-level side threshold voltage of the hysteresis comparator (may be referred to as high-level reference potential).
  • the voltage V1 may be set, and the desired voltage V2 may be set as the low-level side threshold voltage (may be referred to as low-level reference potential) of the hysteresis comparator.
  • the voltage V2 can be 4.0V, and more preferably 4.1V.
  • the output potential of the hysteresis comparator changes from the high level potential to the low level potential (or the low level potential). Potential to a high level potential).
  • a detection signal By detecting the transition of the output potential (hereinafter, sometimes referred to as a detection signal) by a control circuit or the like provided separately, the cell can be detected as an overcharged state, and the cell is charged. You can stop. After that, when the cell discharges, and the voltage of the cell falls below 4.1V, the output potential of the hysteresis comparator should transit from the low level potential to the high level potential (or from the high level potential to the low level potential). become.
  • the cell When the voltage of the cell is less than 4.1V, the cell is not in the overcharged state, and thus can be charged. That is, by detecting the transition of the output potential by a separately provided control circuit or the like, the cell can be detected as being in a chargeable state, and the cell can be charged.
  • the over-discharge state is set when the cell voltage is lower than the voltage V2, the voltage V2 is set as the low-level side threshold voltage of the hysteresis comparator, and the high-level of the hysteresis comparator is set.
  • a desired voltage V1 may be set as the side threshold voltage. At this time, as an example, when the voltage V2 is 2.5V, the voltage V1 can be 3.2V, and more preferably 3.0V.
  • the output potential of the hysteresis comparator changes from the high level potential to the low level potential (or low level potential). Potential to a high level potential).
  • a detection signal By detecting the transition of the output potential (hereinafter, sometimes referred to as a detection signal) by a control circuit provided separately, the cell can be detected as an overdischarged state, and the discharge of the cell is stopped. can do. After that, when the cell is charged, when the voltage of the cell exceeds 3.0 V, the output potential of the hysteresis comparator transits from the low level potential to the high level potential (or from the high level potential to the low level potential).
  • the cell When the voltage of the cell is higher than 3.0V, the cell is not in the over-discharged state, and thus the cell is in the dischargeable state. That is, the transition of the output potential is detected by a separately provided control circuit or the like, whereby the cell can be detected as a dischargeable state, and the cell can be discharged.
  • the high-level side threshold voltage and the low-level side threshold voltage of the hysteresis comparator are set for one cell, and the detection signal output from the output terminal of the hysteresis comparator is acquired. , It is possible to know whether overcharge or overdischarge has occurred in the cell. As described above, it is preferable to set the high-level side threshold voltage and the low-level side threshold voltage of the hysteresis comparator according to the overcharge state or the overdischarge state, whichever is desired to be detected. ..
  • One aspect of the present invention is a hysteresis comparator made in view of the above, in which the hysteresis comparator has one reference potential input terminal and can be driven by inputting one reference potential.
  • FIG. 2A A hysteresis comparator of one aspect of the present invention is shown in Figure 2A.
  • the hysteresis comparator HCMP1 has a comparator CMP1, a switch SW1, a capacitor C1, a capacitor C2, and a logic circuit LC.
  • the comparator CMP1 has a + side input terminal, a ⁇ side input terminal, and an output terminal.
  • the + side input terminal may be paraphrased as one of the first input terminal and the second input terminal
  • the ⁇ side input terminal may be paraphrased as the other of the first input terminal and the second input terminal.
  • the input terminal IT is electrically connected to the + side input terminal of the comparator CMP1
  • the reference potential input terminal RT is electrically connected to the first terminal of the switch SW1
  • the output terminal OT is the output terminal of the comparator CMP1.
  • And is electrically connected to the terminal VIT of the logic circuit LC.
  • the second terminal of the switch SW1 is electrically connected to one of the pair of conductive regions of the capacitor C1, one of the pair of conductive regions of the capacitor C2, and the ⁇ side input terminal of the comparator CMP1.
  • the other of the pair of conductive regions of the capacitor C1 is electrically connected to the wiring VGE
  • the other of the pair of conductive regions of the capacitor C2 is electrically connected to the terminal VOT of the logic circuit LC.
  • connection point is illustrated as a node ND1 (may be referred to as a first potential holding unit), and the electrical connection point between the other of the pair of conductive regions of the capacitor C2 and the terminal VOT of the logic circuit LC is defined as a node ND2 ( It may be referred to as a second potential holding unit.).
  • the capacitance values of the capacitors C1 and C2 may be 0.01 fF or more and 100 pF or less, more preferably 0.05 fF or more and 10 pF or less, and further preferably 0.1 fF or more and 1 pF or less.
  • the wiring VGE functions as a wiring that gives a constant voltage, for example.
  • the constant voltage provided by the wiring VGE can be, for example, a ground potential (GND).
  • the potential other than the ground potential (GND) may be a positive potential or a negative potential.
  • the logic circuit LC has a terminal VIT and a terminal VOT.
  • the logic circuit LC has a function of an inverter circuit, and specifically has a function of outputting an inverted signal of a signal input to the terminal VIT to the terminal VOT. Therefore, the logic circuit LC may include an inverter circuit as an example.
  • the hysteresis comparator HCMP2 shown in FIG. 2B has a configuration in which the logic circuit LC included in the hysteresis comparator HCMP1 of FIG. 2A has an inverter circuit INV. Further, the logic circuit LC may be, for example, an inverter circuit, a NAND circuit, a NOR circuit, an XOR circuit, or a circuit combining these.
  • the switch SW1 in this specification and the like is turned on when a high-level potential is applied to the control terminal and turned off when a low-level potential is applied to the control terminal. Note that in FIG. 2A, the control terminal of the switch SW1 is electrically connected to the wiring SHE.
  • switch SW1 for example, an electrical switch such as an analog switch or a transistor can be applied.
  • a mechanical switch such as MEMS (Micro Electro Mechanical Systems) can be applied.
  • the hysteresis comparator HCMP3 shown in FIG. 2C has a configuration in which the switch SW1 included in the hysteresis comparator HCMP1 of FIG. 2A is replaced with a transistor TrS1.
  • the transistor TrS1 can be, for example, an OS transistor or a transistor including silicon in a channel formation region (hereinafter referred to as a Si transistor).
  • the silicon for example, single crystal silicon, amorphous silicon (hydrogenated amorphous silicon), microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • the transistors other than the OS transistor and the Si transistor for example, a transistor having a compound semiconductor as an active layer, a transistor having a carbon nanotube as an active layer, a transistor having an organic semiconductor as an active layer, or the like can be used.
  • the transistor TrS1 since the transistor TrS1 holds the charge accumulated in the capacitor C1 and the capacitor C2, it is preferable that the off-state current of the transistor TrS1 be low. Therefore, the transistor TrS1 is preferably an OS transistor. In particular, when an OS transistor is used as the transistor TrS1, the OS transistor preferably has the structure of the transistor described in Embodiment 3, in particular.
  • a metal oxide contained in a channel formation region is an oxide containing at least one of indium, an element M (the element M includes aluminum, gallium, yttrium, tin, and the like) and zinc. More preferably.
  • the off-state current of the OS transistor in which the metal oxide is included in the channel formation region is 10 aA (1 ⁇ 10 ⁇ 17 A) or less per 1 ⁇ m channel width, preferably 1 aA (1 ⁇ 10 ⁇ 18 A) per 1 ⁇ m channel width.
  • 10 zA (1 ⁇ 10 ⁇ 20 A) or less per 1 ⁇ m of channel width further preferably 1 zA (1 ⁇ 10 ⁇ 21 A) or less per 1 ⁇ m of channel width, and further preferably 100 yA (1 ⁇ 1 per 1 ⁇ m of channel width). It can be 10 ⁇ 22 A) or less.
  • the OS transistor has a low carrier concentration of metal oxide, the off-state current remains low even when the temperature of the OS transistor changes. For example, even when the temperature of the OS transistor is 150° C., the off-state current can be 100 zA per 1 ⁇ m of the channel width.
  • the transistor TrS1 included in the hysteresis comparator HCMP3 in FIG. 2C is an n-channel transistor, but it may be a p-channel transistor.
  • the transistor TrS1 included in the hysteresis comparator HCMP3 is a single-gate structure transistor, but the transistor TrS1 may be a multi-gate structure n-channel transistor.
  • the transistor TrS1 of the hysteresis comparator HCMP4 shown in FIG. 2D has a first gate and a second gate as an n-channel transistor having a multi-gate structure.
  • the first gate is described as a gate (may be referred to as a front gate) and the second gate is described as a back gate.
  • the second gate can be interchanged with each other. Therefore, in this specification and the like, the phrase “gate” can be replaced with the phrase “backgate”.
  • the phrase “back gate” can be interchanged with the phrase “gate”.
  • the connection configuration "the gate is electrically connected to the first wiring and the back gate is electrically connected to the second wiring” is "the back gate is electrically connected to the first wiring. And the gate is electrically connected to the second wiring”.
  • the hysteresis comparator of one embodiment of the present invention does not depend on the connection configuration of the back gate of the transistor.
  • a back gate is illustrated in the transistor TrS1 illustrated in FIG. 2D, and a connection configuration of the back gate is not illustrated, but an electrical connection destination of the back gate can be determined at a design stage. it can.
  • the gate and the back gate may be electrically connected in order to increase the on-state current of the transistor. That is, for example, the gate of the transistor TrS1 and the back gate may be electrically connected.
  • a wiring electrically connected to an external circuit or the like is provided in order to change the threshold voltage of the transistor or reduce the off-state current of the transistor. Then, a potential may be applied to the back gate of the transistor by the external circuit or the like. Note that this applies not only to FIG. 2D but also to other transistors described in other portions of the specification or other transistors illustrated in other drawings.
  • the transistor TrS1 having the back gate for example, the OS transistor described above can be used.
  • the transistor is preferably an OS transistor. That is, the comparator CMP1 and/or the logic circuit LC may be a unipolar circuit including OS transistors. Further, the OS transistor included in the comparator CMP1 and/or the logic circuit LC may be a transistor having a multi-gate structure, a transistor having a back gate, or the like.
  • an n-type semiconductor in the metal oxide of the semiconductor layer of the OS transistor, an n-type semiconductor can be manufactured using a metal oxide containing indium (eg, In oxide) or a metal oxide containing zinc (eg, Zn oxide).
  • transistors with various structures can be used. Therefore, there is no limitation on the type of transistor used.
  • a Si transistor a transistor including single crystal silicon, or non-single-crystal typified by amorphous silicon, polycrystalline silicon, microcrystal (also referred to as microcrystal, nanocrystal, semi-amorphous) silicon, or the like is given.
  • a transistor having a semiconductor film or the like can be used.
  • a thin film transistor (TFT) in which a semiconductor included in the transistor is thinned can be used. There are various advantages when using a TFT.
  • the manufacturing apparatus since it can be manufactured at a lower temperature than in the case of single crystal silicon, it is possible to reduce the manufacturing cost or increase the size of the manufacturing apparatus. Since the manufacturing apparatus can be enlarged, it can be manufactured on a large substrate. Therefore, since a large number of display devices can be manufactured at the same time, the manufacturing cost can be reduced.
  • the manufacturing temperature is low, a substrate having low heat resistance can be used. Therefore, a transistor can be manufactured over a light-transmitting substrate.
  • light transmission through a display element can be controlled by using a transistor over a substrate having a light-transmitting property.
  • the transistor since the transistor has a small thickness, part of the film forming the transistor can transmit light. Therefore, the aperture ratio can be improved.
  • a compound semiconductor eg, Ge, ZnSe, CdS, GaAs, InP, GaN, SiGe, or the like
  • an oxide semiconductor eg, Zn—O, In—Ga—Zn—O, In—
  • a transistor including Zn-O, In-Sn-O (ITO), Sn-O, Ti-O, Al-Zn-Sn-O (AZTO), In-Sn-Zn-O, or the like can be used. ..
  • a compound semiconductor of these, or a thin film transistor in which these oxide semiconductors are thinned can be used. With these, the manufacturing temperature can be lowered, so that the transistor can be manufactured at room temperature, for example.
  • the transistor can be formed directly on a substrate having low heat resistance, such as a plastic substrate or a film substrate.
  • a substrate having low heat resistance such as a plastic substrate or a film substrate.
  • these compound semiconductors or oxide semiconductors can be used not only for the channel portion of a transistor but also for other purposes.
  • these compound semiconductors or oxide semiconductors can be used for wirings, resistance elements, pixel electrodes, light-transmitting electrodes, or the like. Since they can be formed or formed at the same time as the transistor, cost can be reduced.
  • a transistor formed by an inkjet method or a printing method can be used. As a result, they can be manufactured at room temperature, at a low degree of vacuum, or on a large substrate. Therefore, manufacturing can be performed without using a mask (reticle), so that the layout of the transistor can be easily changed. Alternatively, since it can be manufactured without using a resist, the material cost can be reduced and the number of steps can be reduced. Alternatively, since the film can be attached only to a necessary portion, the material is not wasted and the cost can be reduced as compared with the manufacturing method of etching after forming the film on the entire surface.
  • a transistor having an organic semiconductor or a carbon nanotube, or the like can be used as an example of the transistor. With these, a transistor can be formed over a bendable substrate. A device using a transistor including an organic semiconductor or a carbon nanotube can be resistant to shock.
  • a transistor including a layered substance that functions as a semiconductor can be used.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • the layered crystal structure is a structure in which layers formed by a covalent bond or an ionic bond are stacked via a bond weaker than the covalent bond or the ionic bond, such as van der Waals force.
  • the layered material has high electric conductivity in the unit layer, that is, high two-dimensional electric conductivity.
  • Examples of the layered substance include graphene, silicene, chalcogenide and the like.
  • a chalcogenide is a compound containing chalcogen.
  • chalcogen is a general term for elements belonging to Group 16 and includes oxygen, sulfur, selenium, tellurium, polonium, and livermolium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • a transition metal chalcogenide that functions as a semiconductor can be used as an example of a transistor.
  • the transition metal chalcogenide include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), and tungsten sulfide (typically).
  • WS 2 tungsten selenide
  • WSe 2 tungsten tellurium
  • WTe 2 hafnium sulfide
  • hafnium selenide typically HfSe 2
  • hafnium selenide typically HfSe 2
  • Zirconium sulfide typically ZrS 2
  • zirconium selenide typically ZrSe 2
  • transistors having various structures can be used as the transistor.
  • a MOS transistor, a junction transistor, a bipolar transistor, or the like can be used as the transistor.
  • MOS transistor the size of the transistor can be reduced. Therefore, a large number of transistors can be mounted.
  • bipolar transistor a large amount of current can flow. Therefore, the circuit can be operated at high speed.
  • the MOS type transistor and the bipolar transistor may be formed in a mixed manner on one substrate. As a result, low power consumption, miniaturization, high speed operation, etc. can be realized.
  • a transistor having a structure in which gate electrodes are provided above and below an active layer can be applied.
  • the gate electrodes With the structure in which the gate electrodes are arranged above and below the active layer, a circuit configuration in which a plurality of transistors are connected in parallel is obtained. Therefore, since the channel formation region is increased, the current value can be increased.
  • a structure in which the gate electrodes are provided above and below the active layer facilitates formation of a depletion layer, so that the S value can be improved.
  • examples of transistors include a structure in which a gate electrode is provided over an active layer, a structure in which a gate electrode is provided under an active layer, a positive stagger structure, an inverted stagger structure, and a plurality of channel regions.
  • a transistor having a divided structure, a structure in which active layers are connected in parallel, or a structure in which active layers are connected in series can be used.
  • a planar type, a FIN type (fin type), a TRI-GATE type (tri-gate type), a top gate type, a bottom gate type, a double gate type (gates are arranged above and below a channel), and the like are used. , Can take various configurations.
  • a transistor having a structure in which a source electrode and a drain electrode overlap with an active layer (or part thereof) can be used.
  • the structure in which the source electrode and the drain electrode overlap with the active layer (or part thereof) it is possible to prevent the operation from becoming unstable due to the accumulation of charges in part of the active layer.
  • a structure provided with an LDD region can be applied.
  • the LDD region By providing the LDD region, off current can be reduced or the withstand voltage of the transistor can be improved (improvement in reliability).
  • the drain current when operating in the saturation region, the drain current does not change so much even if the voltage between the drain and the source changes, and voltage/current characteristics with a flat slope can be obtained. it can.
  • a transistor can be formed using various substrates.
  • the type of substrate is not limited to a particular type.
  • the substrate include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, and a stainless steel foil.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • Examples of the flexible substrate, the laminated film, the base film and the like include the following.
  • plastics represented by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • a synthetic resin such as acrylic resin.
  • polypropylene, polyester, polyvinyl fluoride, polyvinyl chloride, or the like is used.
  • polyamide, polyimide, aramid, epoxy resin, an inorganic vapor deposition film, paper, or the like can be given.
  • a transistor using a semiconductor substrate, a single crystal substrate, an SOI substrate, or the like, a transistor with small variation in characteristics, size, shape, or the like, high current capability, and small size can be manufactured. ..
  • a circuit is formed using such transistors, low power consumption of the circuit or high integration of the circuit can be achieved.
  • a flexible substrate may be used as the substrate, and the transistor may be formed directly on the flexible substrate.
  • a separation layer may be provided between the substrate and the transistor.
  • the peeling layer can be used for separating a semiconductor device over a part of the semiconductor layer, separating the semiconductor layer from the substrate, and transferring the semiconductor device to another substrate. At that time, the transistor can be transferred to a substrate having poor heat resistance or a flexible substrate.
  • a structure having a laminated structure of an inorganic film of a tungsten film and a silicon oxide film, a structure in which an organic resin film such as polyimide is formed on a substrate, or the like can be used.
  • a transistor may be formed using one substrate, and then the transistor may be transferred to another substrate and the transistor may be placed on another substrate.
  • a substrate on which a transistor is transferred in addition to a substrate on which the above transistor can be formed, a paper substrate, a cellophane substrate, an aramid film substrate, a polyimide film substrate, a stone substrate, a wood substrate, a cloth substrate (natural fiber) (Including silk, cotton, hemp), synthetic fiber (nylon, polyurethane, polyester) or recycled fiber (acetate, cupra, rayon, recycled polyester, etc.), leather substrate, or rubber substrate.
  • the cost can be reduced by reducing the number of components, or the reliability can be improved by reducing the number of connection points with circuit components.
  • a part of the circuit necessary for realizing the predetermined function is formed over one substrate and another part of the circuit necessary for realizing the predetermined function is formed over another substrate. It is possible. For example, a part of a circuit necessary for realizing a predetermined function is formed over a glass substrate and another part of a circuit necessary for realizing the predetermined function is a single crystal substrate (or an SOI substrate). Can be formed into. Then, a single crystal substrate (also referred to as an IC chip) on which another part of the circuit necessary for realizing a predetermined function is formed is connected to the glass substrate by COG (Chip On Glass), and the glass substrate is connected.
  • COG Chip On Glass
  • the IC chip can be placed in the.
  • the IC chip can be connected to the glass substrate using TAB (Tape Automated Bonding), COF (Chip On Film), SMT (Surface Mount Technology), or a printed circuit board.
  • TAB Transmission Automated Bonding
  • COF Chip On Film
  • SMT Surface Mount Technology
  • part of the circuit is formed over the same substrate as the pixel portion, so that cost can be reduced by reducing the number of components or reliability can be improved by reducing the number of connection points with circuit components. ..
  • the power consumption of a circuit having a high driving voltage or a circuit having a high driving frequency is often high. Therefore, such a circuit is formed over a substrate (for example, a single crystal substrate) different from the pixel portion to form an IC chip. By using this IC chip, it is possible to prevent an increase in power consumption.
  • 3A and 3B show a voltage input to the input terminal IT, a voltage input to the reference potential input terminal RT, a voltage output from the output terminal OT, and a wiring SHE between time T1 and time T10.
  • 6 is a timing chart showing variations of the voltage input to the node, and the potentials of the node ND1 and the node ND2. Note that high in FIG. 3 indicates a high level potential and low indicates a low level potential.
  • V GND is input to the input terminal IT and the reference potential input terminal RT. Further, a low-level potential is input to the wiring SHE.
  • V GND can be, for example, ground potential. Further, V GND can be, for example, a reference potential lower or higher than the ground potential.
  • the voltage output from the output terminal OT is indefinite. Therefore, the potential of the node ND2 also becomes uncertain. Note that in the timing chart of FIG. 3, the potentials of the output terminal OT and the node ND2 before the time T1 and between the time T1 and the time T3 are hatched.
  • the low-level potential is input to the wiring SHE.
  • the low-level potential is input to the control terminal of the switch SW1, and the switch SW1 is turned off.
  • the switch SW1 is turned off, the reference potential input terminal RT and the ⁇ side input terminal of the comparator CMP1 are brought into a non-conduction state, so that the reference potential input terminal RT is provided between time T1 and time T2.
  • the electric potential input to is not input to the-side input terminal (node ND1) of the comparator CMP1.
  • V ref1 is input to the reference potential input terminal RT.
  • V ref1 can be set to a potential higher than V GND , for example. Since the switch SW1 is in the off state from the time T2 to the time T3, the potential of the-side input terminal (node ND1) of the comparator CMP1 does not change.
  • a high-level potential is input to the wiring SHE.
  • the high-level potential is input to the control terminal of the switch SW1, and the switch SW1 is turned on.
  • the switch SW1 is turned on, the reference potential input terminal RT and the ⁇ side input terminal of the comparator CMP1 are brought into conduction, so that the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 becomes V. It becomes ref1 .
  • V GND is input to the + side input terminal of the comparator CMP1 and V ref1 is input to the ⁇ side input terminal thereof, a low level potential is output from the output terminal of the comparator CMP1. That is, a low level potential is output from the output terminal OT. Further, since the low-level potential is input to the terminal VIT of the logic circuit LC, the high-level potential is output from the terminal VOT of the logic circuit LC. Therefore, the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 becomes a high-level potential.
  • the low-level potential is input to the wiring SHE.
  • the low-level potential is input to the control terminal of the switch SW1, and the switch SW1 is turned off.
  • the switch SW1 is turned off, the reference potential input terminal RT and the ⁇ side input terminal of the comparator CMP1 are brought out of conduction.
  • the power supply potential is not applied to the-side input terminal (node ND1) from the inside of the comparator CMP1, the node ND1 becomes electrically floating. Therefore, the potential V ref1 of the ⁇ side input terminal (node ND1) of the comparator CMP1 is held by one of the pair of conductive regions of the capacitance C1 and the capacitance C2.
  • V MAX has a higher potential than V ref1 .
  • the + side input of the comparator CMP1 is higher than the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1. Since the potential input to the terminal (potential input from the input terminal IT) becomes high, a high level potential is output from the output terminal of the comparator CMP1. That is, a high level potential is output from the output terminal OT.
  • the potential of the other of the pair of conductive regions of the capacitor C2 becomes a low-level potential. Since the node ND1 is in an electrically floating state, at this time, the variation amount of the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 and the electrostatic capacitances of the capacitors C1 and C2. And the potential of the-side input terminal (node ND1) of the comparator CMP1 changes. In the present operation example, it is assumed that this causes the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 to change from V ref1 to V ref2 .
  • the high-level potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 between time T3 and time T7 is set to V H
  • 1 of the capacitor C2 between time T7 and time T8 is set.
  • the potential input from the input terminal IT decreases from V MAX to V GND with time. That is, from time T8 to time T10, the potential input to the + side input terminal of the comparator CMP1 decreases to V GND with the lapse of time.
  • the potential of the comparator CMP1 is higher than that of the ⁇ side input terminal (node ND1) of the comparator CMP1 between time T9 and time T10. Since the potential input to the side input terminal (potential input from the input terminal IT) becomes low, a low level potential is output from the output terminal of the comparator CMP1. That is, a low level potential is output from the output terminal OT.
  • the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 becomes a high-level potential. Since the node ND1 is in an electrically floating state, at this time, the variation amount of the potential of the other (node ND2) of the pair of conductive regions of the capacitance C2 and the capacitance values of the capacitances C1 and C2. The potential of the-side input terminal (node ND1) of the comparator CMP1 changes accordingly.
  • the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 from time T9 to time T10 is the other of the pair of conductive regions of the capacitor C2 from time T6 to time T7. Since the potential is the same high level potential as the (node ND2), the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 from time T9 to time T10 is V ref1 .
  • a hysteresis comparator having a hysteresis width of V ref1 ⁇ V ref2 can be realized.
  • the hysteresis width of the hysteresis comparator HCMP1 can be determined from the equation (E1) by determining the respective capacitance values C 1 and C 2 of the capacitance C1 and the capacitance C2. it can. For example, when each of the capacitance values C 1 and C 2 is 0.1 fF, the hysteresis width is (V H ⁇ V L )/2. In addition, for example, when the capacitance values C 1 and C 2 are 0.3 fF and 0.1 fF, respectively, the hysteresis width is (V H ⁇ V L )/4.
  • One embodiment of the present invention is not limited to the hysteresis comparators HCMP1 to HCMP4 illustrated in FIGS. 2A to 2D. Depending on the situation, the configuration of any one of the hysteresis comparators HCMP1 to HCMP4 may be changed.
  • the logic circuit LC may have a NAND circuit.
  • the hysteresis comparator HCMP5 shown in FIG. 4A has a configuration in which the terminal VIT is the first input terminal of the NAND circuit LCNA and the terminal VOT is the output terminal of the NAND circuit LCNA in the hysteresis comparator HCMP1 of FIG. 2A.
  • the wiring EN is electrically connected to the second input terminal of the NAND circuit LCNA.
  • the wiring EN functions as a wiring that gives a high-level potential or a low-level potential, for example.
  • FIG. 5 shows the voltage input to the input terminal IT, the voltage input to the reference potential input terminal RT, the voltage output from the output terminal OT, and the wiring SHE from time T11 to time T20 and in the vicinity thereof.
  • 6 is a timing chart showing variations of the voltage input to the node, the voltage input to the wiring EN, and the potentials of the node ND1 and the node ND2.
  • high shown in FIG. 5 indicates a high-level potential
  • low indicates a low-level potential.
  • V GND is input to the input terminal IT and the reference potential input terminal RT. Further, a low-level potential is input to the wiring SHE.
  • V GND the description of the description of V GND described in Operation Example 1 is referred to.
  • a high level potential is output from the output terminal.
  • the low-level potential is input to the second terminal of the NAND circuit LCNA and the high-level potential is output from the output terminal of the NAND circuit LCNA. The electric potential is output.
  • the output terminal OT is electrically connected to the first terminal of the NAND circuit LCNA, but since the low-level potential is input to the second terminal of the NAND circuit LCNA, it is output from the output terminal of the NAND circuit LCNA.
  • the applied voltage does not depend on the voltage input to the first terminal of the NAND circuit LCNA.
  • the voltage output from the output terminal OT is indefinite between time T11 and time T13, and the potential of the output terminal OT is hatched in the timing chart of FIG.
  • the low-level potential is input to the wiring SHE.
  • the low-level potential is input to the control terminal of the switch SW1, and the switch SW1 is turned off.
  • the switch SW1 is turned off, the reference potential input terminal RT and the ⁇ side input terminal of the comparator CMP1 are brought into a non-conduction state, so that the reference potential input terminal RT is from time T11 to time T12.
  • the electric potential input to is not input to the-side input terminal (node ND1) of the comparator CMP1.
  • V ref1 is input to the reference potential input terminal RT.
  • V ref1 can be set to a potential higher than V GND , for example. Since the switch SW1 is in the off state from time T12 to time T13, the potential of the-side input terminal (node ND1) of the comparator CMP1 does not change.
  • the high-level potential is input to the wiring SHE.
  • the high-level potential is input to the control terminal of the switch SW1, and the switch SW1 is turned on.
  • the switch SW1 is turned on, the reference potential input terminal RT and the ⁇ side input terminal of the comparator CMP1 are brought into conduction, so that the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 becomes V. It becomes ref1 .
  • V GND is input to the + side input terminal of the comparator CMP1 and V ref1 is input to the ⁇ side input terminal thereof, a low level potential is output from the output terminal of the comparator CMP1. That is, a low level potential is output from the output terminal OT. Further, the low-level potential is input to the first terminal of the NAND circuit LCNA, but the high-level potential is continuously output from the output terminal of the NAND circuit LCNA before the time T13.
  • the low-level potential is input to the wiring SHE.
  • the low-level potential is input to the control terminal of the switch SW1, and the switch SW1 is turned off.
  • the switch SW1 is turned off, the reference potential input terminal RT and the ⁇ side input terminal of the comparator CMP1 are brought out of conduction.
  • the power supply potential is not applied to the-side input terminal (node ND1) from the inside of the comparator CMP1, the node ND1 becomes electrically floating. Therefore, the potential V ref1 of the ⁇ side input terminal (node ND1) of the comparator CMP1 is held by one of the pair of conductive regions of the capacitance C1 and the capacitance C2.
  • the voltage V GND is input to the reference potential input terminal RT. Since the switch SW1 is in the off state from the time T15 to the time T16, the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 remains unchanged and remains at V ref1 .
  • a high-level potential is input to the wiring EN. Since the low-level potential is input to the first terminal of the NAND circuit LCNA, the high-level potential is continuously output from the output terminal of the NAND circuit LCNA before the time T15.
  • V MAX has a higher potential than V ref1 .
  • the + side input of the comparator CMP1 is higher than the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1. Since the potential input to the terminal (potential input from the input terminal IT) becomes high, a high level potential is output from the output terminal of the comparator CMP1. That is, a high level potential is output from the output terminal OT.
  • a high level potential is input to the first terminal of the NAND circuit LCNA. From time T17 to time T18, since the high-level potential is input to the second terminal of the NAND circuit LCNA, the low-level potential is output from the output terminal of the NAND circuit LCNA. Therefore, the potential of the other of the pair of conductive regions of the capacitor C2 (node ND2) becomes a low-level potential. Since the node ND1 is in an electrically floating state, at this time, the variation amount of the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 and the electrostatic capacitances of the capacitors C1 and C2.
  • the potential input from the input terminal IT decreases from V MAX to V GND with time. That is, between time T18 and time T20, the potential input to the + side input terminal of the comparator CMP1 decreases to V GND with the lapse of time.
  • the potential of the comparator CMP1 is higher than that of the ⁇ side input terminal (node ND1) of the comparator CMP1 from time T19 to time T20. Since the potential input to the side input terminal (potential input from the input terminal IT) becomes low, a low level potential is output from the output terminal of the comparator CMP1. That is, a low level potential is output from the output terminal OT.
  • the high level potential is input to the second terminal of the NAND circuit LCNA, the high level potential is output from the output terminal of the NAND circuit LCNA. Therefore, the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 becomes a high-level potential. Since the node ND1 is in an electrically floating state, at this time, the variation amount of the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 and the electrostatic capacitances of the capacitors C1 and C2. And the potential of the-side input terminal (node ND1) of the comparator CMP1 changes.
  • the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 between time T19 and time T20 is the other of the pair of conductive regions of the capacitor C2 between time T16 and time T17. Since it is the same high-level potential as the potential of (node ND2), the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 from time T19 to time T20 is V ref1 .
  • a hysteresis comparator having a hysteresis width of V ref1 ⁇ V ref2 can be realized.
  • the hysteresis comparator HCMP6 shown in FIG. 4B is a hysteresis comparator having a configuration different from those shown in FIGS. 2B to 2D and 4A.
  • the logic circuit LC has a NOR circuit.
  • the terminal VIT is the first input terminal of the NOR circuit LCNO
  • the terminal VOT is the output terminal of the NOR circuit LCNO.
  • the wiring EN is electrically connected to the second input terminal of the NOR circuit LCNO.
  • 6A and 6B show a voltage input to the input terminal IT, a voltage input to the reference potential input terminal RT, a voltage output from the output terminal OT, and a wiring SHE between time T21 and time T30.
  • 3 is a timing chart showing variations of the voltage input to the circuit, the voltage input to the wiring EN, and the potentials of the nodes ND1 and ND2. Note that high shown in FIG. 6 indicates a high level potential, and low indicates a low level potential.
  • V MAX is input to the input terminal IT and V GND is input to the reference potential input terminal RT. Further, a low-level potential is input to the wiring SHE.
  • NOR circuit when a high level potential is input to one of the first terminal and the second terminal, a low level potential is output from the output terminal. From time T21 to time T22, since the high-level potential is input to the wiring EN, the high-level potential is input to the second terminal of the NOR circuit LCNO and the low level is output from the output terminal of the NOR circuit LCNO. The electric potential is output.
  • the output terminal OT is electrically connected to the first terminal of the NOR circuit LCNO, since the low-level potential is input to the second terminal of the NOR circuit LCNO, the output terminal OT outputs from the output terminal of the NOR circuit LCNO.
  • the applied voltage does not depend on the voltage input to the first terminal of the NOR circuit LCNO.
  • the voltage output from the output terminal OT is indefinite between time T21 and time T23, and the potential of the output terminal OT is hatched in the timing chart of FIG.
  • a low-level potential is input to the wiring SHE.
  • the low-level potential is input to the control terminal of the switch SW1, and the switch SW1 is turned off.
  • the switch SW1 is turned off, the reference potential input terminal RT and the ⁇ side input terminal of the comparator CMP1 are brought into a non-conduction state, so that the reference potential input terminal RT is from time T21 to time T22.
  • the electric potential input to is not input to the-side input terminal (node ND1) of the comparator CMP1.
  • V ref1 is input to the reference potential input terminal RT.
  • V ref1 can be, for example, a potential higher than V GND and lower than V MAX . Since the switch SW1 is in the off state from time T22 to time T23, the potential of the-side input terminal (node ND1) of the comparator CMP1 does not change.
  • the high-level potential is input to the wiring SHE.
  • the high-level potential is input to the control terminal of the switch SW1, and the switch SW1 is turned on.
  • the switch SW1 is turned on, the reference potential input terminal RT and the ⁇ side input terminal of the comparator CMP1 are brought into conduction, so that the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 becomes V. It becomes ref1 .
  • V MAX is input to the + side input terminal and V ref1 is input to the ⁇ side input terminal of the comparator CMP1
  • a high level potential is output from the output terminal of the comparator CMP1. That is, a high level potential is output from the output terminal OT.
  • the high-level potential is input to the first terminal of the NOR circuit LCNO, but the low-level potential is continuously output from the output terminal of the NOR circuit LCNO before the time T23.
  • a low-level potential is input to the wiring SHE.
  • the low-level potential is input to the control terminal of the switch SW1, and the switch SW1 is turned off.
  • the switch SW1 is turned off, the reference potential input terminal RT and the ⁇ side input terminal of the comparator CMP1 are brought out of conduction.
  • the power supply potential is not applied to the-side input terminal (node ND1) from the inside of the comparator CMP1, the node ND1 becomes electrically floating. Therefore, the potential V ref1 of the ⁇ side input terminal (node ND1) of the comparator CMP1 is held by one of the pair of conductive regions of the capacitance C1 and the capacitance C2.
  • the voltage V GND is input to the reference potential input terminal RT. Since the switch SW1 is in the off state from time T25 to time T26, the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 does not change and remains at V ref1 .
  • a low-level potential is input to the wiring EN from time T25 to time T26. Since the high-level potential is input to the first terminal of the NOR circuit LCNO, the low-level potential is continuously output from the output terminal of the NAND circuit LCNA before the time T25.
  • the potential input from the input terminal IT decreases from V MAX to V GND with time. That is, from time T26 to time T28, the potential input to the + side input terminal of the comparator CMP1 decreases to V GND with the lapse of time.
  • the potential of the comparator CMP1 is higher than the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 from time T27 to time T28. Since the potential input to the side input terminal (potential input from the input terminal IT) becomes low, a low level potential is output from the output terminal of the comparator CMP1. That is, a low level potential is output from the output terminal OT.
  • the low level potential is input to the first terminal of the NOR circuit LCNO. From time T27 to time T28, since the low-level potential is input to the second terminal of the NOR circuit LCNO, the high-level potential is output from the output end of the NOR circuit LCNO. Therefore, the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 becomes a high-level potential. Since the node ND1 is in an electrically floating state, at this time, the variation amount of the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 and the electrostatic capacitances of the capacitors C1 and C2. And the potential of the-side input terminal (node ND1) of the comparator CMP1 changes. In this operation example, the potential of the-side input terminal (node ND1) of the comparator CMP1 changes from V ref1 to V ref3 .
  • V ref3 V ref3
  • the potential input from the input terminal IT is assumed to increase from V GND to V MAX over time. That is, from time T28 to time T30, the potential input to the + side input terminal of the comparator CMP1 rises to V MAX with time.
  • the + side input of the comparator CMP1 is higher than the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1. Since the potential input to the terminal (potential input from the input terminal IT) becomes high, a high level potential is output from the output terminal of the comparator CMP1. That is, a high level potential is output from the output terminal OT.
  • the potential of the other of the pair of conductive regions of the capacitor C2 becomes a low-level potential. Since the node ND1 is in an electrically floating state, at this time, depending on the amount of change in the potential of the second terminal (node ND2) of the capacitor C2 and the values of the electrostatic capacitances of the capacitors C1 and C2. Thus, the potential of the-side input terminal (node ND1) of the comparator CMP1 changes.
  • the potential of the other (node ND2) of the pair of conductive regions of the capacitor C2 from time T29 to time T30 is the other of the pair of conductive regions of the capacitor C2 from time T26 to time T27. Since it is the same high-level potential as the potential of (node ND2), the potential of the ⁇ side input terminal (node ND1) of the comparator CMP1 from time T29 to time T30 becomes V ref1 .
  • a hysteresis comparator having a hysteresis width of V ref3 ⁇ V ref1 can also be realized.
  • ⁇ Structure example 4> In the hysteresis comparators HCMP1 to HCMP6 shown in the configuration examples 1 to 3, the + side input terminal is electrically connected to the input terminal IT, and the ⁇ side input terminal is connected to the reference potential via the switch SW1.
  • the input terminal RT is electrically connected, one embodiment of the present invention is not limited to this.
  • the reference potential input terminal RT is electrically connected to the + side input terminal of the comparator CMP1 through the switch SW1 as in the hysteresis comparator HCMP7 illustrated in FIG.
  • the input terminal IT may be electrically connected to the ⁇ side input terminal.
  • each of the hysteresis comparators HCMP1 to HCMP7 has a configuration in which a potential according to the potential input to the input terminal IT and the potential of the node ND1 is output from the output terminal OT.
  • an output terminal OTB electrically connected to the terminal VOT of the logic circuit LC may be additionally provided as an output terminal as in the hysteresis comparator HCMP8 illustrated in FIG. 4D.
  • the hysteresis comparator HCMP8 of FIG. 4D two output terminals OT and OTB are shown, but the hysteresis comparator of one embodiment of the present invention may have only the output terminal OTB as an output terminal.
  • any one of the hysteresis comparator HCMP1 to the hysteresis comparator HCMP8 can be configured.
  • the hysteresis comparators HCMP1 to HCMP8 can be applied to the semiconductor device having a function of detecting overcharge or overdischarge of the cell CE.
  • the semiconductor device can detect overcharge or overdischarge in each of the plurality of cells CE electrically connected in series included in the assembled battery BAT.
  • the hysteresis comparators HCMP1 to HCMP8 are It is possible to operate by inputting one constant voltage to the reference potential input terminal. That is, since one constant voltage may be supplied as the reference potential in driving the hysteresis comparators HCMP1 to HCMP8, the area of the voltage generation circuit required to generate the reference potential can be reduced. Also, the hysteresis comparators HCMP1 to HCMP8 can have a smaller circuit area and lower power consumption than the conventional hysteresis comparators.
  • FIG. 7 shows a configuration example of the circuit CNC.
  • FIG. 7 also illustrates a hysteresis comparator HCMP to which the hysteresis comparators HCMP1 to HCMP8 described in the first embodiment can be applied, and a cell CE.
  • FIG. 7 illustrates a circuit CADC as a circuit having a function of controlling discharge and/or charge operations in the cell CE.
  • the hysteresis comparator HCMP has the input terminal IT, the reference potential input terminal RT, and the output terminal OT as described in the first embodiment. Further, the hysteresis comparator HCMP has a control terminal SH.
  • the control terminal SH is a terminal electrically connected to the wiring SHE in each of the hysteresis comparators HCMP1 to HCMP8 described in Embodiment 1.
  • the circuit CNC has a control circuit CTL, a circuit CNV, and a circuit RPG.
  • the control circuit CTL is electrically connected to the circuit CNV, the circuit RPG, the control terminal SH and the output terminal OT of the hysteresis comparator HCMP.
  • the control circuit CTL may be electrically connected to the output terminal OTB.
  • the input terminal CI1 of the circuit CNC is electrically connected to the circuit CNV and the circuit RPG.
  • the input terminal CI2 of the circuit CNC is electrically connected to the circuit CNV and the circuit RPG.
  • the input terminal CI1 of the circuit CNC is electrically connected to the positive terminal of the cell CE, and the input terminal CI2 of the circuit CNC is electrically connected to the negative terminal of the cell CE. ing. That is, the potential of the positive terminal and the potential of the negative terminal of the cell CE are input to each of the circuit CNV and the circuit RPG.
  • the circuit CNV is electrically connected to the output terminal CO1 of the circuit CNC, and the circuit RPG is electrically connected to the output terminal CO2 of the circuit CNC.
  • the output terminal CO1 of the circuit CNC is electrically connected to the input terminal IT of the hysteresis comparator HCMP
  • the output terminal CO2 of the circuit CNC is the reference potential input terminal RT of the hysteresis comparator HCMP. Is electrically connected to. That is, the circuit CNV is electrically connected to the input terminal IT of the hysteresis comparator HCMP
  • the circuit RPG is electrically connected to the reference potential input terminal RT of the hysteresis comparator HCMP.
  • the circuit CNV has a function of generating an input voltage to be input to the input terminal IT of the hysteresis comparator HCMP based on the potential of the positive electrode terminal of the cell CE and the potential of the negative electrode terminal, which are input to the circuit CNV. ..
  • a conversion circuit such as a voltage dividing circuit, an analog-digital conversion circuit (ADC), a digital-analog conversion circuit (DAC), or a potential level conversion circuit can be applied.
  • the circuit CNV may have a function of holding the generated input voltage.
  • the circuit RPG is a circuit having a function of generating a reference potential to be input to the reference potential input terminal RT of the hysteresis comparator HCMP.
  • the circuit RPG can generate the reference potential based on the potential of the positive electrode terminal and the potential of the negative electrode terminal of the cell CE input to the circuit RPG. That is, the circuit RPG can generate a reference potential according to the cell CE and input the reference potential to the reference potential input terminal of the hysteresis comparator HCMP. Further, the circuit RPG may have a function of holding the generated reference potential.
  • the control circuit CTL has a function of acquiring a change in the potential output from the output terminal OT of the hysteresis comparator HCMP and detecting overdischarge or overcharge in the cell CE. Further, when the control circuit CTL detects over-discharge of the cell CE, the control circuit CTL sends a predetermined signal for stopping the discharge operation to the circuit CADC which controls the discharge of the cell CE. May have. Further, when the control circuit CTL detects overcharge in the cell CE, the control circuit CTL has a function of transmitting a predetermined signal for stopping the charging operation to the circuit CADC controlling the charging in the cell CE. You may.
  • control circuit CTL may have a function of controlling each of the hysteresis comparator HCMP, the circuit CNV, and the circuit RPG. Specifically, for example, the control circuit CTL applies one of a high level potential and a low level potential to the control terminal SH of the hysteresis comparator HCMP to turn on the switch SW1 (transistor TrS1) included in the hysteresis comparator HCMP, or It can be in one of the off states. In addition, for example, when the semiconductor device 100 is temporarily stopped, the control circuit CTL transmits a predetermined signal to the circuit CNV and the circuit RPG to stop the supply of the power supply voltage to the circuit CNV and the circuit RPG. can do.
  • control circuit CTL may have a function of transmitting a control signal for holding the input voltage to the circuit CNV. ..
  • control circuit CTL may have a function of transmitting a control signal for holding the reference potential to the circuit RPG. ..
  • the semiconductor device 100 uses the reference potential based on the potential of the positive electrode terminal and the potential of the negative electrode terminal of the cell CE, An overcharged state or an overdischarged state of CE can be detected.
  • the semiconductor device illustrated in FIG. 8 includes a transistor 300, a transistor 500, and a capacitor 600.
  • 10A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 10B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 10C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in a channel formation region. Since the transistor 500 has a small off-state current, by using the transistor 500 for a semiconductor device such as the transistor TrS1 of a hysteresis comparator, data written can be held for a long time. That is, the frequency of the refresh operation is low or the refresh operation is not necessary, so that the power consumption of the semiconductor device can be reduced.
  • the semiconductor device described in this embodiment includes a transistor 300, a transistor 500, and a capacitor 600 as illustrated in FIG.
  • the transistor 500 is provided above the transistor 300
  • the capacitor 600 is provided above the transistor 300 and the transistor 500.
  • the capacitor 600 can be the hysteresis comparator HCMP, the capacitors C1 and C2 in the hysteresis comparators HCMP1 to HCMP8 described in the above embodiment.
  • the transistor 300 is provided over the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 formed of part of the substrate 311, a low-resistance region 314a serving as a source or drain region, and a low-resistance region 314b. .. Note that the transistor 300 can be applied to, for example, the transistor included in the comparator CMP1 described in the above embodiment.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • the substrate 311 it is preferable to use a semiconductor substrate (for example, a single crystal substrate or a silicon substrate) as the substrate 311.
  • the transistor 300 As shown in FIG. 10C, in the transistor 300, the upper surface and the side surface in the channel width direction of the semiconductor region 313 are covered with the conductor 316 with the insulator 315 interposed therebetween. As described above, when the transistor 300 is a Fin type, the effective channel width is increased, so that the on-state characteristics of the transistor 300 can be improved. Further, since the electric field contribution of the gate electrode can be increased, the off characteristics of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a region of the semiconductor region 313 in which a channel is formed, a region in the vicinity thereof, a low-resistance region 314a serving as a source region, a drain region, a low-resistance region 314b, or the like preferably contains a semiconductor such as a silicon-based semiconductor. It preferably includes crystalline silicon. Alternatively, it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like. A structure may be used in which silicon is used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs.
  • HEMT High Electron Mobility Transistor
  • the low resistance region 314a and the low resistance region 314b in addition to the semiconductor material applied to the semiconductor region 313, impart an n-type conductivity imparting element such as arsenic or phosphorus, or a p-type conductivity imparting boron or the like. Including the element to do.
  • the conductor 316 functioning as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus or an element imparting p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding properties, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 illustrated in FIG. 8 is an example, and the structure is not limited thereto, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the transistor 300 may have a structure similar to that of the transistor 500 including an oxide semiconductor as illustrated in FIG. Note that details of the transistor 500 will be described later.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. Good.
  • silicon oxynitride refers to a material whose content of oxygen is higher than that of nitrogen as its composition
  • silicon oxynitride is a material whose content of nitrogen is higher than that of oxygen as its composition.
  • aluminum oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • aluminum oxynitride as a material having a higher nitrogen content than oxygen as its composition. Indicates.
  • the insulator 322 may have a function as a flattening film for flattening a step caused by the transistor 300 and the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311, the transistor 300, or the like to a region where the transistor 500 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen is diffused into a semiconductor element including an oxide semiconductor, such as the transistor 500, characteristics of the semiconductor element may be deteriorated in some cases. Therefore, it is preferable to use a film which suppresses diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the film that suppresses hydrogen diffusion is a film in which the amount of released hydrogen is small.
  • the desorption amount of hydrogen can be analyzed using, for example, a thermal desorption gas analysis method (TDS).
  • TDS thermal desorption gas analysis method
  • the desorption amount of hydrogen in the insulator 324 is calculated by converting the desorption amount converted into hydrogen atoms into the area of the insulator 324 in the range of the surface temperature of the film from 50° C. to 500° C. Therefore, it may be 10 ⁇ 10 15 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably 0.7 times or less, and more preferably 0.6 times or less that of the insulator 324.
  • a conductor 328, a conductor 330, and the like which are connected to the capacitor 600 or the transistor 500 are embedded.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • the conductor having a function as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. In this specification and the like, the wiring and the plug connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used in a single layer or a laminated layer. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function of a plug connected to the transistor 300 or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride or the like may be used as the conductor having a barrier property against hydrogen.
  • tantalum nitride and tungsten having high conductivity diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring.
  • the tantalum nitride layer having a hydrogen barrier property is in contact with the insulator 350 having a hydrogen barrier property.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked and provided.
  • a conductor 366 is formed over the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a hydrogen barrier property is formed in the opening portion of the insulator 360 having a hydrogen barrier property.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked and provided.
  • a conductor 376 is formed over the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 370 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening portion of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are sequentially stacked and provided.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a hydrogen barrier property is formed in the opening of the insulator 380 having a hydrogen barrier property.
  • the semiconductor device has been described above, the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer including the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • An insulator 510, an insulator 512, an insulator 514, and an insulator 516 are sequentially stacked on the insulator 384. Any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 is preferably formed using a substance having a barrier property against oxygen and hydrogen.
  • insulator 510 and the insulator 514 for example, a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311 or the region where the transistor 300 is provided to the region where the transistor 500 is provided is used. Is preferred. Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen is diffused into a semiconductor element including an oxide semiconductor, such as the transistor 500, characteristics of the semiconductor element may be deteriorated in some cases. Therefore, it is preferable to use a film which suppresses diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the film that suppresses hydrogen diffusion is a film in which the amount of released hydrogen is small.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect against oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor, which do not pass through the membrane. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. Further, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable to be used as a protective film for the transistor 500.
  • the same material as that of the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (eg, a conductor 503) included in the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function of a plug connected to the capacitor 600 or the transistor 300, or a wiring.
  • the conductor 518 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the conductor 510 in a region in contact with the insulator 510 and the insulator 514 be a conductor having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • the transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 arranged so as to be embedded in an insulator 514 and an insulator 516 and an insulator arranged over the insulator 516 and the conductor 503. 520, an insulator 522 placed over the insulator 520, an insulator 524 placed over the insulator 522, an oxide 530a placed over the insulator 524, and an oxide 530a Between the conductor 542a and the conductor 542b, and the conductor 542a and the conductor 542b that are spaced apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b that are disposed on the conductor 542a and the conductor 542b.
  • An insulator 580 having an opening formed so as to overlap with the oxide 530, an oxide 530c arranged on the bottom and side surfaces of the opening, an insulator 550 arranged on the formation surface of the oxide 530c, and a formation surface of the insulator 550. And a conductor 560 arranged.
  • an insulator 544 is preferably provided between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550, a conductor 560b provided so as to be embedded inside the conductor 560a, and It is preferable to have
  • an insulator 574 is preferably provided over the insulator 580, the conductor 560, and the insulator 550.
  • the oxide 530a, the oxide 530b, and the oxide 530c may be collectively referred to as the oxide 530.
  • the transistor 500 has a structure in which three layers of an oxide 530a, an oxide 530b, and an oxide 530c are stacked in a region where a channel is formed and in the vicinity thereof, the present invention is not limited to this. Not a thing. For example, a single layer of the oxide 530b, a two-layer structure of the oxide 530b and the oxide 530a, a two-layer structure of the oxide 530b and the oxide 530c, or a stacked structure of four or more layers may be provided. Further, in the transistor 500, the conductor 560 is illustrated as a stacked structure of two layers, but the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a stacked structure including three or more layers.
  • the transistor 500 illustrated in FIGS. 8 and 10A is an example, and the structure is not limited thereto, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductors 542a and 542b function as a source electrode and a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region between the conductors 542a and 542b.
  • the arrangement of the conductor 560, the conductor 542a, and the conductor 542b is selected in a self-aligned manner with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, the conductor 560 can be formed without providing a positioning margin, so that the area occupied by the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Accordingly, parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and high frequency characteristics can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 and without changing the potential.
  • the threshold voltage of the transistor 500 can be made higher than 0 V and the off-state current can be reduced. Therefore, applying a negative potential to the conductor 503 can reduce the drain current when the potential applied to the conductor 560 is 0 V, as compared to the case where no potential is applied.
  • the conductor 503 is arranged so as to overlap with the oxide 530 and the conductor 560. Thus, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover a channel formation region formed in the oxide 530.
  • a structure of a transistor that electrically surrounds a channel formation region by an electric field of a first gate electrode and a second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the conductor 503 has the same structure as the conductor 518, and the conductor 503a is formed in contact with the inner walls of the openings of the insulator 514 and the insulator 516, and the conductor 503b is formed further inside.
  • the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may have a single-layer structure or a stacked structure including three or more layers.
  • the conductor 503a is preferably made of a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms, oxygen molecules, and the like
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the impurities or oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and decreasing in conductivity.
  • the conductor 503b is preferably formed using a conductive material having high conductivity, which contains tungsten, copper, or aluminum as its main component. In that case, the conductor 505 is not necessarily provided.
  • the conductor 503b is illustrated as a single layer, it may have a laminated structure, for example, a laminate of titanium or titanium nitride and the above conductive material.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 which is in contact with the oxide 530, it is preferable to use an insulator containing more oxygen than the oxygen which satisfies the stoichiometric composition. That is, it is preferable that the insulator 524 be formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen vacancies in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • an oxide material in which part of oxygen is released by heating is preferably used.
  • An oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1 or more by TDS (Thermal Desorption Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably 100° C. or higher and 700° C. or lower, or 100° C. or higher and 400° C. or lower.
  • any one or more of heat treatment, microwave treatment, and RF treatment may be performed by contacting the oxide having the excess oxygen region with the oxide 530.
  • water or hydrogen in the oxide 530 can be removed.
  • reactions occur which bonds VoH is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated.
  • Part of the hydrogen generated at this time may be combined with oxygen and converted into H 2 O, which is removed from the oxide 530 or the insulator in the vicinity of the oxide 530.
  • part of hydrogen may be diffused or captured (also referred to as gettering) in the conductors 542a and 542b.
  • a device having a power source for generating high-density plasma or a device having a power source for applying RF to the substrate side for the microwave treatment.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be generated.
  • the pressure may be 133 Pa or higher, preferably 200 Pa or higher, more preferably 400 Pa or higher.
  • oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more 30 % Or less is recommended.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed at 100 °C to 450 °C inclusive, more preferably 350 °C to 400 °C inclusive, for example.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher.
  • the heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxide 530 to reduce oxygen vacancies (V 2 O 3 ).
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher in order to supplement desorbed oxygen after the heat treatment is performed in a nitrogen gas or inert gas atmosphere.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas in an amount of 10 ppm or more, 1% or more, or 10% or more, and then continuously performed in a nitrogen gas or inert gas atmosphere.
  • the insulator 522 when the insulator 524 has an excess oxygen region, the insulator 522 preferably has a function of suppressing diffusion of oxygen (eg, oxygen atoms, oxygen molecules, and the like) (the above oxygen is difficult to permeate).
  • oxygen eg, oxygen atoms, oxygen molecules, and the like
  • the insulator 522 has a function of suppressing diffusion of oxygen and impurities, oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable.
  • the conductor 503 can be prevented from reacting with the insulator 524 and the oxygen contained in the oxide 530.
  • the insulator 522 is, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr)TiO 3 (BST) in a single layer or a laminated layer. As transistors become finer and more highly integrated, thinning of the gate insulating film may cause problems such as leakage current. By using a high-k material for the insulator functioning as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba, Sr)TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material having a function of suppressing diffusion of impurities and oxygen and the like (oxygen does not easily permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses release of oxygen from the oxide 530 and mixture of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator and used.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • an insulator made of a high-k material and silicon oxide or silicon oxynitride an insulator 520 having a stacked structure which is thermally stable and has a high relative dielectric constant can be obtained.
  • the insulator 520, the insulator 522, and the insulator 524 are illustrated as the second gate insulating film having a stacked-layer structure of three layers.
  • the gate insulating film may have a single-layer structure, a double-layer structure, or a stacked structure of four or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 530 including the channel formation region it is preferable to use a metal oxide which functions as an oxide semiconductor.
  • a metal oxide which functions as an oxide semiconductor.
  • the oxide 530 an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium). It is preferable to use a metal oxide such as one or more selected from hafnium, tantalum, tungsten, magnesium, and the like.
  • the In-M-Zn oxide that can be used as the oxide 530 is preferably a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) or a CAC-OS (Clu-Aligned Composite Oxide Semiconductor).
  • a CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • CAC-OS Clu-Aligned Composite Oxide Semiconductor
  • an In—Ga oxide or an In—Zn oxide may be used as the oxide 530.
  • a metal oxide having a low carrier concentration for the transistor 500 it is preferable to use a metal oxide having a low carrier concentration for the transistor 500.
  • the concentration of impurities in the metal oxide may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the impurities in the metal oxide include, for example, hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to be water, which may cause oxygen vacancies in the metal oxide.
  • oxygen vacancies and hydrogen combine to form a V O H.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including a metal oxide containing a large amount of hydrogen is likely to have normally-on characteristics.
  • the metal oxide easily moves due to stress such as heat and an electric field; therefore, when a large amount of hydrogen is contained in the metal oxide, reliability of the transistor might be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the impurities such as hydrogen (dehydration, may be described as dehydrogenation.)
  • oxygenation treatment it is important to supply oxygen to the metal oxide to fill oxygen vacancies (sometimes referred to as oxygenation treatment).
  • the metal oxide impurities is sufficiently reduced such V O H By using the channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • Deficiency in which hydrogen is contained in oxygen vacancies can function as a metal oxide donor.
  • the metal oxide may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, a carrier concentration which is assumed to be a state where an electric field is not applied is sometimes used as a parameter of a metal oxide, instead of a donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms/cm 3 , preferably 1 ⁇ 10 19 atoms/cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms/cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the metal oxide has a high bandgap, is an intrinsic (also referred to as I-type) semiconductor, or is a substantially intrinsic semiconductor, and has a channel formation region.
  • the carrier concentration of the metal oxide is preferably less than 1 ⁇ 10 18 cm ⁇ 3 , more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , further preferably less than 1 ⁇ 10 16 cm ⁇ 3. It is preferably less than 1 ⁇ 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • oxygen in the oxide 530 is diffused to the conductor 542a and the conductor 542b,
  • the 542a and the conductor 542b may be oxidized. Oxidation of the conductors 542a and 542b is likely to reduce the conductivity of the conductors 542a and 542b. Note that diffusion of oxygen in the oxide 530 to the conductor 542a and the conductor 542b can be restated as absorption of oxygen in the oxide 530 by the conductor 542a and the conductor 542b.
  • the oxide 530 diffuses to the conductors 542a and 542b, so that different layers are formed between the conductor 542a and the oxide 530b and between the conductor 542b and the oxide 530b. May be done. Since the different layer contains more oxygen than the conductor 542a and the conductor 542b, it is estimated that the different layer has an insulating property.
  • the three-layer structure of the conductor 542a or the conductor 542b, the different layer, and the oxide 530b can be regarded as a three-layer structure including metal-insulator-semiconductor, and MIS (Metal-Insulator-). It may be referred to as a "Semiconductor structure" or a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542a and the conductor 542b and the oxide 530b; for example, the different layer may be formed between the conductor 542a and the conductor 542b and the oxide 530c. In some cases, in some cases, between the conductor 542a and the conductor 542b and the oxide 530b, and between the conductor 542a and the conductor 542b and the oxide 530c.
  • the metal oxide functioning as a channel formation region in the oxide 530 it is preferable to use a metal oxide having a bandgap of 2 eV or more, preferably 2.5 eV or more. By using a metal oxide having a wide band gap in this manner, off-state current of the transistor can be reduced.
  • the oxide 530 has the oxide 530a below the oxide 530b, diffusion of impurities from the structure formed below the oxide 530a into the oxide 530b can be suppressed. Further, by including the oxide 530c over the oxide 530b, diffusion of impurities into the oxide 530b from a structure formed above the oxide 530c can be suppressed.
  • the oxide 530 preferably has a stacked structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic number ratio of the element M in the constituent elements is higher than the atomic number ratio of the element M in the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • laminated structure of gallium oxide and In:Ga:Zn 4:2:3 [atomic ratio].
  • the energy at the bottom of the conduction band of the oxide 530a and the oxide 530c be higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c be smaller than the electron affinity of the oxide 530b.
  • the energy level at the bottom of the conduction band changes gently at the junction of the oxide 530a, the oxide 530b, and the oxide 530c.
  • the energy level at the bottom of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c is preferably low.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element other than oxygen (as a main component) to form a mixed layer with low defect level density.
  • the oxide 530b is an In—Ga—Zn oxide, In—Ga—Zn oxide, Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 530a and the oxide 530c.
  • the main carrier path is the oxide 530b.
  • the oxide 530a and the oxide 530c having the above structure, the density of defect states in the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced and the transistor 500 can have high on-state current.
  • the conductor 542a and the conductor 542b which function as a source electrode and a drain electrode are provided over the oxide 530b.
  • Examples of the conductor 542a and the conductor 542b are aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from iridium, strontium, and lanthanum, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, and the like are used.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even when absorbing oxygen. Further, a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single layer structure, but may be a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is stacked over a tungsten film a two-layer structure in which a copper film is stacked over a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked over a titanium film, and a tungsten film is formed over the tungsten film.
  • a two-layer structure in which copper films are laminated may be used.
  • a titanium film or a titanium nitride film a three-layer structure in which an aluminum film or a copper film is stacked over the titanium film or the titanium nitride film, and a titanium film or a titanium nitride film is further formed thereover, a molybdenum film, or
  • a molybdenum nitride film and an aluminum film or a copper film are stacked over the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is formed thereover.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • regions 543a and 543b may be formed as low resistance regions at the interface of the oxide 530 with the conductor 542a (conductor 542b) and in the vicinity thereof.
  • the region 543a functions as one of the source region and the drain region
  • the region 543b functions as the other of the source region and the drain region.
  • a channel formation region is formed in a region between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal contained in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier concentration of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductors 542a and 542b and suppresses oxidation of the conductors 542a and 542b. At this time, the insulator 544 may be provided so as to cover a side surface of the oxide 530 and be in contact with the insulator 524.
  • the insulator 544 one kind or two or more kinds of metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, or the like is used. Can be used. Alternatively, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • the insulator 544 it is preferable to use an oxide containing one or both of aluminum and hafnium, such as aluminum oxide, hafnium oxide, aluminum, or an oxide containing hafnium (hafnium aluminate). ..
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, crystallization is less likely to occur in heat treatment in a later step, which is preferable.
  • the insulator 544 is not an essential component if the conductors 542a and 542b are materials having oxidation resistance or if the conductivity does not significantly decrease even when oxygen is absorbed. It may be appropriately designed depending on the desired transistor characteristics.
  • impurities such as water and hydrogen contained in the insulator 580 can be suppressed from diffusing into the oxide 530b through the oxide 530c and the insulator 550.
  • oxidation of the conductor 560 due to excess oxygen in the insulator 580 can be suppressed.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (top surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed using an insulator that contains excess oxygen and releases oxygen by heating.
  • silicon oxide containing excess oxygen, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide containing fluorine, silicon oxide containing carbon, carbon oxide containing silicon and nitrogen, and voids The silicon oxide which it has can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • oxygen is effectively supplied from the insulator 550 to the channel formation region of the oxide 530b through the oxide 530c. Can be supplied.
  • the concentration of impurities such as water or hydrogen in the insulator 550 is preferably reduced.
  • the thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560 in order to efficiently supply the excess oxygen included in the insulator 550 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, a decrease in the excess oxygen amount supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 550 may have a stacked structure like the second gate insulating film. As miniaturization and high integration of a transistor progress, thinning of the gate insulating film may cause problems such as leakage current. Therefore, an insulator functioning as a gate insulating film is formed using a high-k material and a thermal insulator. By using a layered structure with a physically stable material, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Further, it is possible to form a laminated structure that is thermally stable and has a high relative dielectric constant.
  • the conductor 560 functioning as the first gate electrode is shown as a two-layer structure in FIGS. 10A and 10B, it may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 560a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use materials. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules). Since the conductor 560a has a function of suppressing diffusion of oxygen, oxygen contained in the insulator 550 can prevent the conductor 560b from being oxidized and decreasing in conductivity.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use materials. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules
  • the conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • an oxide semiconductor which can be used for the oxide 530 can be used as the conductor 560a. In that case, by forming a film of the conductor 560b by a sputtering method, the electric resistance value of the conductor 560a can be reduced to be a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Since the conductor 560b also functions as a wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as its main component can be used. Further, the conductor 560b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductors 542a and 542b through the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, or void-containing oxide is used as the insulator 580. It is preferable to have silicon, resin, or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. Note that the concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed so as to overlap with the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region between the conductor 542a and the conductor 542b.
  • the conductor 560 When miniaturizing semiconductor devices, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. Therefore, when the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio. In this embodiment mode, the conductor 560 is provided so as to be embedded in the opening of the insulator 580; therefore, even if the conductor 560 has a high aspect ratio, the conductor 560 can be formed without being destroyed during the process. You can
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Accordingly, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • insulator 574 a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. You can
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even if it is a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, aluminum oxide formed by a sputtering method can have a function as a barrier film against impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 functioning as an interlayer film over the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same structure as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, a material similar to that of the insulator 514 can be used for the insulator 582.
  • the insulator 582 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that does not allow the film to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. Further, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable to be used as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • a material similar to that of the insulator 320 can be used.
  • a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546, the conductor 548, and the like. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or a wiring which is connected to the capacitor 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an opening may be formed so as to surround the transistor 500, and an insulator having a high barrier property against hydrogen or water may be formed so as to cover the opening.
  • the plurality of transistors 500 may be collectively wrapped with an insulator having a high barrier property against hydrogen or water.
  • the opening is formed so as to surround the transistor 500, for example, the opening reaching the insulator 514 or the insulator 522 is formed and the above-described insulator having a high barrier property is provided so as to be in contact with the insulator 514 or the insulator 522.
  • the formation is preferable because it can serve as part of a manufacturing process of the transistor 500.
  • the insulator having a high barrier property against hydrogen or water a material similar to that of the insulator 522 may be used, for example.
  • the capacitor element 600 is provided above the transistor 500.
  • the capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided over the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug connected to the transistor 500 or a wiring.
  • the conductor 610 has a function as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above element as a component (Tantalum nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film) or the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, or silicon oxide is added.
  • a conductive material such as indium tin oxide described above can also be applied.
  • the conductor 612 and the conductor 610 have a single-layer structure in FIG. 8, the structure is not limited to this and may have a stacked structure of two or more layers.
  • a conductor having a barrier property and a conductor having high adhesion to the conductor having a high conductivity may be formed between the conductor having a barrier property and the conductor having high conductivity.
  • a conductor 620 is provided so as to overlap with the conductor 610 through the insulator 630.
  • the conductor 620 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • a low resistance metal material such as Cu (copper) or Al (aluminum) may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided using a material similar to that of the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • a semiconductor device including a transistor including an oxide semiconductor variation in electrical characteristics can be suppressed and reliability can be improved.
  • a semiconductor device including a transistor including an oxide semiconductor can be miniaturized or highly integrated.
  • FIGS. 8 and 9 are modified examples of the transistor 500 illustrated in FIGS. 10A and 10B
  • FIG. 11A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 11B is a channel width direction of the transistor 500.
  • the transistor 500 having the structure illustrated in FIGS. 11A and 11B is different from the transistor 500 having the structures illustrated in FIGS. 10A and 10B in that it includes an insulator 402 and an insulator 404. Further, the insulator 552 is provided in contact with the side surface of the conductor 540a and the insulator 552 is provided in contact with the side surface of the conductor 540b, which is a difference from the transistor 500 having the structure illustrated in FIGS. 10A and 10B. Further, the transistor 500 does not include the insulator 520, which is a difference from the transistor 500 having the structure illustrated in FIGS. 10A and 10B.
  • the insulator 402 is provided over the insulator 512. Further, the insulator 404 is provided over the insulator 574 and the insulator 402.
  • the insulator 514, the insulator 516, the insulator 522, the insulator 524, the insulator 544, the insulator 580, and the insulator 574 are provided.
  • a structure 404 covers them. That is, the insulator 404 includes the upper surface of the insulator 574, the side surface of the insulator 574, the side surface of the insulator 580, the side surface of the insulator 544, the side surface of the insulator 524, the side surface of the insulator 522, the side surface of the insulator 516, and the insulating surface.
  • the side surface of the body 514 and the upper surface of the insulator 402 are in contact with each other. Accordingly, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing diffusion of hydrogen (for example, at least one of hydrogen atom and hydrogen molecule) or water molecule.
  • hydrogen for example, at least one of hydrogen atom and hydrogen molecule
  • water molecule for example, water molecule.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property, is preferably used. Accordingly, hydrogen or the like can be suppressed from diffusing into the oxide 530, so that deterioration of the characteristics of the transistor 500 can be suppressed. Therefore, reliability of the semiconductor device of one embodiment of the present invention can be improved.
  • the insulator 552 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 552 preferably has a function of suppressing diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is preferable to use it as the insulator 552.
  • the reliability of the semiconductor device of one embodiment of the present invention can be improved.
  • FIG. 12 is a cross-sectional view showing a configuration example of a semiconductor device when the transistors 500 and 300 have the configurations shown in FIGS. 11A and 11B.
  • An insulator 552 is provided on a side surface of the conductor 546.
  • the transistor 500 shown in FIGS. 11A and 11B may have a different transistor structure depending on the situation.
  • the transistor 500 of FIGS. 11A and 11B can be the transistor shown in FIG. 13 as a modification.
  • 13A is a cross-sectional view of the transistor in the channel length direction
  • FIG. 13B is a cross-sectional view of the transistor in the channel width direction.
  • the transistors illustrated in FIGS. 13A and 13B are different from the transistors illustrated in FIGS. 11A and 11B in that the oxide 530c has a two-layer structure of the oxide 530c1 and the oxide 530c2.
  • the oxide 530c1 is in contact with the top surface of the insulator 524, the side surface of the oxide 530a, the top surface and side surface of the oxide 530b, the side surfaces of the conductors 542a and 542b, the side surface of the insulator 544, and the side surface of the insulator 580.
  • the oxide 530c2 is in contact with the insulator 550.
  • an In-Zn oxide can be used.
  • a material similar to the material that can be used for the oxide 530c when the oxide 530c has a one-layer structure can be used.
  • n:Ga:Zn 1:3:4 [atomic ratio]
  • Ga:Zn 2:1 [atomic ratio]
  • the oxide 530c has a two-layer structure of the oxide 530c1 and the oxide 530c2
  • the on-state current of the transistor can be increased as compared with the case where the oxide 530c has a one-layer structure. Therefore, the transistor can be applied as a power MOS transistor, for example.
  • the oxide 530c included in the transistor having the structure illustrated in FIGS. 10A and 10B can also have a two-layer structure of the oxide 530c1 and the oxide 530c2.
  • the transistor having the configuration shown in FIGS. 13A and 13B can be applied to, for example, the transistor 300 shown in FIGS. 8 and 9. Further, for example, the transistor 300 can be applied to the transistor included in the comparator CMP1 as described above. Note that the transistors illustrated in FIGS. 13A and 13B can be applied to transistors other than the transistor 300 and the transistor 500 included in the semiconductor device of one embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing a configuration example of a semiconductor device when the transistor 500 has the transistor configuration shown in FIG. 10A and the transistor 300 has the transistor configuration shown in FIG. 13A.
  • the insulator 552 is provided on the side surface of the conductor 546.
  • both the transistors 300 and 500 can be OS transistors and the transistors 300 and 500 can have different structures.
  • FIG. 15A to 15C show a capacitor element 600A as an example of the capacitor element 600 that can be applied to the semiconductor device illustrated in FIG. 15A is a top view of the capacitor 600A
  • FIG. 15B is a perspective view showing a cross section taken along the alternate long and short dash line L3-L4 of the capacitive element 600A
  • FIG. 15C is a cross section taken along the alternate long and short dash line W3-L4 of the capacitive element 600A.
  • FIG. 15A to 15C show a capacitor element 600A as an example of the capacitor element 600 that can be applied to the semiconductor device illustrated in FIG. 15A is a top view of the capacitor 600A
  • FIG. 15B is a perspective view showing a cross section taken along the alternate long and short dash line L3-L4 of the capacitive element 600A
  • FIG. 15C is a cross section taken along the alternate long and short dash line W3-L4 of the capacitive element 600A.
  • the conductor 610 functions as one of the pair of electrodes of the capacitor 600A, and the conductor 620 functions as the other of the pair of electrodes of the capacitor 600A.
  • the insulator 630 functions as a dielectric sandwiched between the pair of electrodes.
  • the capacitive element 600A is electrically connected to a conductor 546 and a conductor 548 below the conductor 610.
  • the conductor 546 and the conductor 548 function as a plug or a wiring for connecting to another circuit element. Further, in FIG. 15, the conductor 546 and the conductor 548 are collectively referred to as a conductor 540.
  • the insulator 586 in which the conductors 546 and 548 are embedded and the insulator 650 which covers the conductors 620 and 630 are omitted for clarity. ing.
  • capacitor element 600 illustrated in FIGS. 8 and 9 and the capacitor element 600A illustrated in FIGS. 15A to 15C are planar types, but the shape of the capacitor element is not limited to this.
  • the capacitor 600 (capacitor 600A) may be the cylinder-type capacitor 600B shown in FIGS. 16A to 16C.
  • FIG. 16A is a top view of the capacitor 600B
  • FIG. 16B is a cross-sectional view taken along dashed-dotted line L3-L4 of the capacitor 600B
  • FIG. 16C is a perspective view showing a cross-section taken along dashed-dotted line W3-L4 of the capacitor 600B. is there.
  • a capacitor 600B includes an insulator 631 over an insulator 586 in which a conductor 540 is embedded, an insulator 651 having an opening, and a conductor 610 which functions as one of a pair of electrodes. And a conductor 620 that functions as the other of the pair of electrodes.
  • the insulator 586, the insulator 650, and the insulator 651 are omitted for the sake of clearly showing the figure.
  • the same material as the insulator 586 can be used.
  • a conductor 611 is embedded in the insulator 631 so as to be electrically connected to the conductor 540.
  • a material similar to that of the conductor 330 and the conductor 518 can be used, for example.
  • the same material as the insulator 586 can be used.
  • the insulator 651 has an opening as described above, and the opening overlaps the conductor 611.
  • the conductor 610 is formed on the bottom and side surfaces of the opening. That is, the conductor 610 overlaps with the conductor 611 and is electrically connected to the conductor 611.
  • an opening is formed in the insulator 651 by an etching method or the like, and then the conductor 610 is formed by a sputtering method, an ALD method, or the like. After that, the conductor 610 formed over the insulator 651 may be removed by a CMP (Chemical Mechanical Polishing) method or the like, leaving the conductor 610 formed over the opening.
  • CMP Chemical Mechanical Polishing
  • the insulator 630 is located on the insulator 651 and on the surface on which the conductor 610 is formed. Note that the insulator 630 functions as a dielectric which is sandwiched between a pair of electrodes in the capacitor.
  • the conductor 620 is formed on the insulator 630 so that the opening of the insulator 651 is filled.
  • the insulator 650 is formed so as to cover the insulator 630 and the conductor 620.
  • the cylinder-type capacitance element 600B shown in FIG. 16 can have a higher capacitance value than the planar-type capacitance element 600A. Therefore, for example, by applying the capacitor 600B as the capacitors C1 and C2 described in the above embodiment, the voltage between the terminals of the capacitor can be maintained for a long time.
  • a metal oxide that can be used for the OS transistor described in any of the above embodiments is a CAC-OS (Cloud-Aligned Composite Oxide Semiconductor) and a CAAC-OS (c-axis Aligned Crystalline Oxide Semiconductor). ) Will be described.
  • CAC represents an example of a function or a material structure
  • CAAC represents an example of a crystal structure.
  • the CAC-OS or the CAC-metal oxide has a conductive function in a part of the material, an insulating function in a part of the material, and a function as a semiconductor in the whole material.
  • a conductive function is a function of flowing electrons (or holes) serving as carriers
  • an insulating function is a function of electrons serving as carriers. It is a function that does not flow.
  • the CAC-OS or CAC-metal oxide has a conductive area and an insulating area.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as a cloudy connection at the periphery and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to the insulating region and a component having a narrow gap due to the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field-effect mobility can be obtained in the on-state of the transistor.
  • the CAC-OS or the CAC-metal oxide can be referred to as a matrix composite material or a metal matrix composite material.
  • Oxide semiconductors are classified into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystal oxide semiconductor, a nc-OS (nanocrystal oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide).
  • OS amorphous-like oxide semiconductor (OS) and amorphous oxide semiconductors.
  • CAAC-OS has a crystal structure having a c-axis orientation and a plurality of nanocrystals connected in the ab plane direction and having a strain.
  • the strain refers to a portion in which the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but they are not limited to regular hexagons and may be non-regular hexagons.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate strain due to a non-dense arrangement of oxygen atoms in the ab plane direction, a change in bond distance between atoms due to substitution with a metal element, or the like. It is thought to be because.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M,Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M of the (M,Zn) layer is replaced with indium, it can be expressed as an (In,M,Zn) layer.
  • the indium of the In layer is replaced with the element M, it can be expressed as an (In,M) layer.
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • the CAAC-OS a clear crystal grain boundary cannot be confirmed, so that it can be said that a decrease in electron mobility due to the crystal grain boundary does not easily occur.
  • the crystallinity of an oxide semiconductor might be lowered due to entry of impurities, generation of defects, or the like; therefore, it can be said that the CAAC-OS is an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the oxide semiconductor including the CAAC-OS has stable physical properties. Therefore, the oxide semiconductor including the CAAC-OS is highly heat resistant and highly reliable. Further, the CAAC-OS is stable even at a high temperature (so-called thermal budget) in the manufacturing process. Therefore, when the CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be increased.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • an oxide semiconductor having a low carrier concentration for the transistor it is preferable to use an oxide semiconductor having a low carrier concentration for the transistor.
  • the concentration of impurities in the oxide semiconductor film may be lowered and the density of defect states may be lowered.
  • a low impurity concentration and a low defect level density may be referred to as high-purity intrinsic or substantially high-purity intrinsic, and may be intrinsic or substantially intrinsic.
  • the density of trap states may be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density might have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms/ cm 3 or less, preferably 2 ⁇ 10 17 atoms/cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level might be formed and a carrier might be generated. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to have normally-on characteristics. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of an alkali metal or an alkaline earth metal in the oxide semiconductor obtained by SIMS is 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms/cm 3 in SIMS, preferably 5 ⁇ 10 18. Atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less, and further preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • the oxide semiconductor reacts with oxygen which is bonded to a metal atom to be water, which might cause oxygen deficiency.
  • oxygen When hydrogen enters the oxygen vacancies, electrons which are carriers may be generated. Further, part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 1 ⁇ 10 19 atoms/cm 3 , and more preferably 5 ⁇ 10 18 atoms/cm 3. It is less than 3 , and more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • This embodiment shows an example of a semiconductor wafer in which the semiconductor device or the like shown in the above embodiment is formed and an electronic component in which the semiconductor device is incorporated.
  • a semiconductor wafer 4800 illustrated in FIG. 17A includes a wafer 4801 and a plurality of circuit portions 4802 provided on the top surface of the wafer 4801. A portion without the circuit portion 4802 on the upper surface of the wafer 4801 is a spacing 4803, which is a dicing area.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by a previous process. After that, the surface of the wafer 4801 opposite to the surface where the plurality of circuit portions 4802 are formed may be ground to reduce the thickness of the wafer 4801. Through this step, warpage of the wafer 4801 can be reduced and the size of the component can be reduced.
  • the next process is the dicing process.
  • the dicing is performed along the scribe line SCL1 and the scribe line SCL2 (which may be referred to as a dicing line or a cutting line) indicated by the one-dot chain line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to easily perform the dicing process, and the scribe lines SCL1 and SCL2 are It is preferable that they are provided vertically.
  • a chip 4800a as shown in FIG. 17B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a includes a wafer 4801a, a circuit portion 4802, and a spacing 4803a. Note that it is preferable that the spacing 4803a be as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially equal to the cut margin of the scribe line SCL1 or the cut margin of the scribe line SCL2.
  • the shape of the element substrate of one embodiment of the present invention is not limited to the shape of the semiconductor wafer 4800 illustrated in FIG. 17A.
  • it may be a semiconductor wafer having a rectangular shape.
  • the shape of the element substrate can be changed as appropriate depending on a manufacturing process of the element and an apparatus for manufacturing the element.
  • FIG. 17C shows a perspective view of electronic component 4700 and a substrate (mounting substrate 4704) on which electronic component 4700 is mounted.
  • the electronic component 4700 illustrated in FIG. 17C includes the lead 4701 and the chip 4800a described above, and functions as an IC chip or the like.
  • the electronic component 4700 includes, for example, a wire bonding step of electrically connecting the lead 4701 of the lead frame and the electrode on the chip 4800a with a metal thin wire (wire), a molding step of sealing with an epoxy resin or the like, and a lead frame. It can be manufactured by performing a plating process on the lead 4701 and a printing process on the surface of the package.
  • a wire bonding process for example, ball bonding, wedge bonding, or the like can be used.
  • QFP Quad Flat Package
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702.
  • a plurality of such IC chips are combined and electrically connected to each other on the printed board 4702, whereby the mounting board 4704 is completed.
  • FIG. 17D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 4731 is provided on a package board 4732 (printed board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 has a semiconductor device 4710.
  • the semiconductor device 4710 for example, the semiconductor device described in the above embodiment, a wide band memory (HBM: High Bandwidth Memory), or the like can be used.
  • the semiconductor device 4735 an integrated circuit (semiconductor device) such as a CPU, a GPU, an FPGA, or a memory device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or a multilayer.
  • the interposer 4731 has a function of electrically connecting an integrated circuit provided over the interposer 4731 to an electrode provided over the package substrate 4732.
  • an interposer may be called a "redistribution board" or an "intermediate board.”
  • a through electrode may be provided in the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • the interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since the silicon interposer does not require an active element, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use the silicon interposer as the interposer for mounting the HBM.
  • a heat sink may be provided so as to overlap with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 be uniform.
  • the semiconductor device 4710 and the semiconductor device 4735 have the same height.
  • An electrode 4733 may be provided on the bottom of the package substrate 4732 to mount the electronic component 4730 on another substrate.
  • FIG. 17D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed using a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another board by using various mounting methods other than BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad-on-laden method
  • QFN Quad-on-Flag
  • the cylindrical secondary battery 1400 has a positive electrode cap (battery lid) 1401 on the upper surface and battery cans (exterior cans) 1402 on the side surfaces and the bottom surface.
  • the positive electrode cap 1401 and the battery can (exterior can) 1402 are insulated by a gasket (insulating packing) 1410.
  • FIG. 18B is a diagram schematically showing a cross section of a cylindrical secondary battery.
  • the cylindrical secondary battery shown in FIG. 18B has a positive electrode cap (battery lid) 1601 on the upper surface and battery cans (exterior cans) 1602 on the side and bottom surfaces.
  • the positive electrode cap and the battery can (exterior can) 1602 are insulated by a gasket (insulating packing) 1610.
  • a battery element in which a belt-shaped positive electrode 1604 and a negative electrode 1606 are wound with a separator 1605 sandwiched therebetween is provided inside the hollow cylindrical battery can 1602.
  • the battery element is wound around the center pin.
  • the battery can 1602 has one end closed and the other end open.
  • a metal such as nickel, aluminum, or titanium having corrosion resistance to an electrolytic solution, or an alloy thereof or an alloy of these and another metal (for example, stainless steel or the like) can be used. .. Further, in order to prevent corrosion due to the electrolytic solution, it is preferable to coat the battery can 1602 with nickel, aluminum or the like.
  • the battery element in which the positive electrode, the negative electrode, and the separator are wound is sandwiched by a pair of insulating plates 1608 and 1609 facing each other.
  • a non-aqueous electrolytic solution (not shown) is injected into the battery can 1602 provided with the battery element.
  • the non-aqueous electrolyte the same one as the coin type secondary battery can be used.
  • a positive electrode terminal (positive electrode current collecting lead) 1603 is connected to the positive electrode 1604, and a negative electrode terminal (negative electrode current collecting lead) 1607 is connected to the negative electrode 1606.
  • a metal material such as aluminum can be used for the positive electrode terminal 1603 and the negative electrode terminal 1607.
  • the positive electrode terminal 1603 is resistance-welded to the safety valve mechanism 1613, and the negative electrode terminal 1607 is resistance-welded to the bottom of the battery can 1602.
  • the safety valve mechanism 1613 is electrically connected to the positive electrode cap 1601 via a PTC element (Positive Temperature Coefficient) 1611.
  • the safety valve mechanism 1613 disconnects the electrical connection between the positive electrode cap 1601 and the positive electrode 1604 when the increase in the internal pressure of the battery exceeds a predetermined threshold value.
  • the PTC element 1611 is a PTC element whose resistance increases when the temperature rises, and increases the resistance to limit the amount of current and prevent abnormal heat generation.
  • Barium titanate (BaTiO 3 ) based semiconductor ceramics or the like can be used for the PTC element.
  • FIG. 18C shows an example of the power storage system 1415.
  • the power storage system 1415 includes a plurality of secondary batteries 1400.
  • the positive electrode of each secondary battery is in contact with and electrically connected to the conductor 1424 separated by the insulator 1425.
  • the conductor 1424 is electrically connected to the control circuit 1420 through the wiring 1423.
  • the negative electrode of each secondary battery is electrically connected to the control circuit 1420 through a wiring 1426.
  • the semiconductor device or an electronic component including the semiconductor device described in any of the above embodiments can be used.
  • FIG. 18D shows an example of the power storage system 1415.
  • the power storage system 1415 includes a plurality of secondary batteries 1400, and the plurality of secondary batteries 1400 are sandwiched between a conductive plate 1413 and a conductive plate 1414.
  • the plurality of secondary batteries 1400 are electrically connected to the conductive plate 1413 and the conductive plate 1414 by a wiring 1416.
  • the plurality of secondary batteries 1400 may be connected in parallel, may be connected in series, or may be connected in parallel and then further connected in series.
  • a temperature control device may be provided between the plurality of secondary batteries 1400.
  • the secondary battery 1400 When the secondary battery 1400 is overheated, it can be cooled by the temperature control device, and when the secondary battery 1400 is too cold, it can be heated by the temperature control device. Therefore, the performance of the power storage system 1415 is less likely to be affected by the outside air temperature.
  • the power storage system 1415 is electrically connected to the control circuit 1420 via wiring 1421 and wiring 1422.
  • the control circuit 1420 the battery control circuit described in any of the above embodiments can be used.
  • the wiring 1421 is electrically connected to the positive electrodes of the plurality of secondary batteries 1400 through the conductive plate 1413
  • the wiring 1422 is electrically connected to the negative electrodes of the plurality of secondary batteries 1400 through the conductive plate 1414.
  • FIG. 19A is a diagram showing an external appearance of the secondary battery pack 1531.
  • FIG. 19B is a diagram illustrating the configuration of the secondary battery pack 1531.
  • the secondary battery pack 1531 includes a circuit board 1501 and a secondary battery 1513. A label 1509 is attached to the secondary battery 1513.
  • the circuit board 1501 is fixed by a seal 1515.
  • the secondary battery pack 1531 has an antenna 1517.
  • the circuit board 1501 has a control circuit 1590.
  • the control circuit 1590 the battery control circuit described in any of the above embodiments can be used.
  • the control circuit 1590 is provided over the circuit board 1501.
  • the circuit board 1501 is electrically connected to the terminals 1511.
  • the circuit board 1501 is electrically connected to the antenna 1517, one of the positive electrode lead and the negative electrode lead 1551 of the secondary battery 1513, and the other one of the positive electrode lead and the negative electrode lead 1552.
  • FIG. 19C it may have a circuit system 1590a provided on the circuit board 1501 and a circuit system 1590b electrically connected to the circuit board 1501 via a terminal 1511.
  • part of the control circuit of one embodiment of the present invention is provided in the circuit system 1590a and another part is provided in the circuit system 1590b.
  • the antenna 1517 is not limited to the coil shape, and may have a linear shape or a plate shape, for example. Further, an antenna such as a planar antenna, an aperture antenna, a traveling wave antenna, an EH antenna, a magnetic field antenna, or a dielectric antenna may be used. Alternatively, the antenna 1517 may be a flat conductor. This plate-shaped conductor can function as one of the electric field coupling conductors. That is, the antenna 1517 may function as one of the two conductors included in the capacitor. As a result, not only the electromagnetic field and the magnetic field but also the electric field can be used to exchange electric power.
  • the secondary battery pack 1531 has a layer 1519 between the antenna 1517 and the secondary battery 1513.
  • the layer 1519 has a function of shielding an electromagnetic field from the secondary battery 1513, for example.
  • a magnetic substance can be used as the layer 1519.
  • the secondary battery 1513 has a wound battery element 1593 as shown in FIG. 19C.
  • the battery element 1593 has a negative electrode 1594, a positive electrode 1595, and a separator 1596.
  • a negative electrode 1594 and a positive electrode 1595 are stacked with a separator 1596 sandwiched therebetween, and the stacked sheets are wound.
  • the information terminal 5500 illustrated in FIG. 20A is a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • a touch panel is provided in the display portion 5511 and a button is provided in the housing 5510 as an input interface.
  • the wearable terminal 5900 includes a housing 5901, a display portion 5902, operation buttons 5903, operators 5904, a band 5905, and the like.
  • the wearable terminal 5900 can prevent overcharge or overdischarge of a battery included in the wearable terminal by applying the semiconductor device described in the above embodiment.
  • FIG. 20C illustrates a notebook personal computer 5300, which is a type of information terminal.
  • the laptop personal computer 5300 includes a housing 5301, a display portion 5302, a keyboard 5303, and a trackpad pointing device 5304.
  • the mouse pointing device 5305 can be used for the notebook personal computer 5300 depending on the preference of the user.
  • the notebook personal computer 5300 can prevent overcharge or overdischarge of a battery included in the notebook personal computer 5300 by applying the semiconductor device described in any of the above embodiments. be able to.
  • the semiconductor device described in any of the above embodiments can be applied to the mouse-type pointing device 5305, and similarly, overcharge or over-discharge of a battery included in the mouse-type pointing device 5305 can be prevented. be able to.
  • FIG. 20D illustrates a portable game machine 5200 which is an example of a game machine.
  • the portable game machine 5200 includes a housing 5201, a display portion 5202, buttons 5203, and the like.
  • FIG. 20E shows a stationary game machine 7500 which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • a controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 may include a display unit that displays a game image, a touch panel or stick that serves as an input interface other than buttons, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 20E, and the shape of the controller 7522 may be changed variously according to the genre of the game.
  • a trigger can be used as a button, and a controller simulating a gun can be used.
  • a controller simulating a gun can be used.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone, etc. instead of using the controller, and may be operated by the game player's gesture and/or voice.
  • the video image of the game machine described above can be output by a display device such as a television device, a display for a personal computer, a display for a game, a head mounted display, or the like.
  • a display device such as a television device, a display for a personal computer, a display for a game, a head mounted display, or the like.
  • the portable game machine 5200 can prevent overcharge or overdischarge of a battery included in the portable game machine 5200 by applying the semiconductor device described in any of the above embodiments to the portable game machine 5200 as in the above electronic device. it can.
  • the controller 7522 In the stationary game machine 7500, when the controller 7522 is wirelessly connected, the controller 7522 communicates with the stationary game machine 7500 by radio waves, and thus may have a battery. Therefore, the controller 7522 can prevent overcharge or overdischarge of a battery included in the controller 7522 by applying the semiconductor device described in any of the above embodiments as in the above electronic devices.
  • the semiconductor device described in the above embodiment can be applied to an automobile that is a moving object.
  • FIG. 20F shows an automobile 5700, which is an example of a moving body.
  • an instrument panel that provides various information by displaying speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc.
  • a display device showing the information may be provided around the driver's seat.
  • the battery provided in the controller 7522 can be obtained by applying the semiconductor device described in any of the above embodiments to the vehicle 5700 as in the above electronic devices. Can be prevented from being overcharged or overdischarged.
  • a car is described as an example of a moving body, but the moving body is not limited to a car.
  • the moving body may also be a train, a monorail, a ship, a flying body (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), or the like.
  • FIG. 20G shows a digital camera 6240 which is an example of an image pickup apparatus.
  • the digital camera 6240 has a housing 6241, a display portion 6242, operation buttons 6243, a shutter button 6244, and the like, and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured such that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured such that a strobe device, a viewfinder, etc. can be separately mounted.
  • Video camera The semiconductor device described in any of the above embodiments can be applied to a video camera.
  • FIG. 20H illustrates a video camera 6300 that is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display portion 6303, operation keys 6304, a lens 6305, a connecting portion 6306, and the like.
  • the operation key 6304 and the lens 6305 are provided in the first housing 6301, and the display portion 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. is there.
  • the image on the display portion 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 in the connection portion 6306.
  • ICD implantable defibrillator
  • FIG. 201 is a schematic cross-sectional view showing an example of ICD.
  • the ICD main body 5400 includes at least a battery 5401, a memory device 5407, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD main body 5400 is placed in the body by surgery, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker, and performs pacing for the heart when the heart rate is out of the specified range. If pacing does not improve heart rate (such as fast ventricular tachycardia or ventricular fibrillation), treatment with electric shock is given.
  • the ICD main body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the data of the heart rate acquired by the sensor or the like, the number of times the pacing treatment is performed, the time, and the like in the storage device 5407.
  • the antenna 5404 can receive electric power, and the electric power is charged in the battery 5401. Further, since the ICD main body 5400 has a plurality of batteries, safety can be improved. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can be made to function, so that it also functions as an auxiliary power source.
  • an antenna capable of transmitting a physiological signal may be provided, and for example, a physiological signal such as pulse, respiration rate, heart rate, body temperature, etc. can be confirmed by an external monitor device.
  • a system for monitoring active heart activity may be configured.
  • BAT assembled battery, CNC: circuit
  • HCMP hysteresis comparator
  • HCMP1 hysteresis comparator
  • HCMP2 hysteris comparator
  • HCMP3 hysteresis comparator
  • HCMP4 hysteresis comparator
  • HCMP5 hysteresis comparator
  • HCMP6 hysteresis comparator
  • HCMP7 hysteresis comparator
  • HCMP8 Hysteresis comparator
  • LC Logic circuit
  • CTL Control circuit
  • CNV Circuit
  • RPG Circuit
  • CE Cell
  • CADC Circuit
  • SW1 Switch
  • TrS1 Transistor
  • C1 Capacitance
  • C2 Capacitance
  • ND1 Node
  • ND2 node
  • CMP1 comparator
  • INV inverter circuit
  • LCNA NAND circuit
  • LCNO NOR circuit
  • CI1 input terminal

Abstract

回路面積が小さく、消費電力が低いヒステリシスコンパレータを提供する。 コンパレータと、スイッチと、第１容量と、第２容量と、論理回路と、を有するヒステリシスコン パレータであって、スイッチの第１端子は、第１容量の１対の導電領域の一方と、第２容量の１対 の導電領域の一方と、コンパレータの第１入力端子と、に電気的に接続され、コンパレータの出力 端子は、論理回路の入力端子に電気的に接続されている。論理回路の出力端子は、第２容量の１対 の導電領域の他方に電気的に接続されている。論理回路は、論理回路の入力端子に入力された信号 の反転信号を生成して、反転信号を論理回路の出力端子に出力する機能を有する。コンパレータの 第１入力端子に参照電位を入力して、スイッチによって参照電位を保持する。コンパレータの出力 端子の電位が変動することで、第２容量の容量結合によって、参照電位を変化させる。

Description

ヒステリシスコンパレータ、半導体装置、及び蓄電装置
　本発明の一態様は、ヒステリシスコンパレータ、半導体装置、及び蓄電装置に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　一般的に、電気自動車やノート型パーソナルコンピュータなどの電子機器に備えられている二次電池は、充電及び放電を繰り返すことによって、容量の低下、内部抵抗の増加などの劣化現象が現れるようになる。また、電池の初期不良や、電池に対する乱暴な扱い方などによって、電池の発火など予期しない事故が起こる場合がある。
　近年では、安全上の観点から、電池に、当該電池を検査及び／又は監視するための回路や保護回路を設けることが増えている。特許文献１には、電池の温度保護を高精度に行い、かつ適切な充電制御を行う回路を設けた電池パックの発明が開示されている。
特開２００９−１５２１２９号公報
　保護回路は、例えば、ヒステリシスコンパレータを有する場合がある。ヒステリシスコンパレータを駆動する場合、電源電圧の他に、低レベルしきい値電圧と、高レベルしきい値電圧と、の参照電位が必要になる。また、保護回路には、一又は複数の電源電圧を供給する必要があるため、複数の電圧生成回路が保護回路の内部、又は保護回路の周辺に設けられている場合がある。
　本発明の一態様は、新規のヒステリシスコンパレータを提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減されたヒステリシスコンパレータを提供することを課題の一とする。又は、本発明の一態様は、当該ヒステリシスコンパレータを有する新規な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、当該半導体装置を有する蓄電装置を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、コンパレータと、スイッチと、第１容量と、第２容量と、論理回路と、を有し、スイッチの第１端子は、第１容量の１対の導電領域の一方と、第２容量の１対の導電領域の一方と、コンパレータの第１入力端子と、に電気的に接続され、コンパレータの出力端子は、論理回路の入力端子に電気的に接続され、論理回路の出力端子は、第２容量の１対の導電領域の他方に電気的に接続され、論理回路は、論理回路の入力端子に入力された信号の反転信号を生成して、反転信号を論理回路の出力端子に出力する機能を有する、ヒステリシスコンパレータである。
（２）
　また、本発明の一態様は、上記（１）において、論理回路は、インバータ回路を有し、論理回路の入力端子は、インバータ回路の入力端子に電気的に接続され、論理回路の出力端子は、インバータ回路の出力端子に電気的に接続されている、ヒステリシスコンパレータである。
（３）
　また、本発明の一態様は、上記（１）において、論理回路は、ＮＡＮＤ回路を有し、論理回路の入力端子は、ＮＡＮＤ回路の第１入力端子に電気的に接続され、論理回路の出力端子は、ＮＡＮＤ回路の出力端子に電気的に接続されている、ヒステリシスコンパレータである。
（４）
　また、本発明の一態様は、上記（１）において、論理回路は、ＮＯＲ回路を有し、論理回路の入力端子は、ＮＯＲ回路の第１入力端子に電気的に接続され、論理回路の出力端子は、ＮＯＲ回路の出力端子に電気的に接続されている、ヒステリシスコンパレータである。
（５）
　また、本発明の一態様は、上記（１）乃至（４）のいずれか一において、スイッチは、トランジスタを有し、トランジスタは、チャネル形成領域に金属酸化物を有する、ヒステリシスコンパレータである。
（６）
　また、本発明の一態様は、上記（１）乃至（５）のいずれか一のヒステリシスコンパレータと、回路と、を有し、回路は、スイッチのオン状態とオフ状態の切り替えを行う機能と、スイッチの第２端子に入力するための参照電位を生成する機能と、コンパレータの第２入力端子に入力するための入力電圧を生成する機能と、を有する、半導体装置である。
（７）
　また、本発明の一態様は、上記（６）の半導体装置と、セルと、を有し、回路は、セルの正極端子の電位と、セルの負極端子の電位と、が入力されることで、正極端子の電位と、負極端子の電位と、に応じて、参照電位と、入力電圧と、を生成する機能を有する、蓄電装置である。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、抵抗値を有する回路素子、配線などとする。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとする。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「１対の導電体」「１対の導電領域」「１対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　一般的に、「電流」とは、正の荷電体の移動に伴う電荷の移動現象（電気伝導）として定義されているが、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」「配線」「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本発明の一態様によって、新規のヒステリシスコンパレータを提供することができる。又は、本発明の一態様によって、消費電力が低減されたヒステリシスコンパレータを提供することができる。又は、本発明の一態様によって、当該ヒステリシスコンパレータを有する半導体装置を提供することができる。又は、本発明の一態様によって、当該半導体装置を有する新規な蓄電装置を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は半導体装置の一例を示すブロック図である。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄはヒステリシスコンパレータの一例を示す回路図である。
図３はヒステリシスコンパレータの動作例を示すタイミングチャートである。
図４Ａ、図４Ｂ、図４Ｃ、図４Ｄはヒステリシスコンパレータの一例を示す回路図である。
図５はヒステリシスコンパレータの動作例を示すタイミングチャートである。
図６はヒステリシスコンパレータの動作例を示すタイミングチャートである。
図７は半導体装置の一例を示すブロック図である。
図８は半導体装置の構成例を説明する断面模式図である。
図９は半導体装置の構成例を説明する断面模式図である。
図１０Ａ、図１０Ｂ、図１０Ｃはトランジスタの構成例を説明する断面模式図である。
図１１Ａ、図１１Ｂはトランジスタの構成例を説明する断面模式図である。
図１２は半導体装置の構成例を説明する断面模式図である。
図１３Ａ、図１３Ｂはトランジスタの構成例を説明する断面模式図である。
図１４は半導体装置の構成例を説明する断面模式図である。
図１５Ａ、図１５Ｂ、図１５Ｃは容量の構成例を示す上面図、及び斜視図である。
図１６Ａ、図１６Ｂ、図１６Ｃは容量の構成例を示す上面図、及び斜視図である。
図１７Ａ、図１７Ｂ、図１７Ｃ、図１７Ｄは半導体ウェハと電子部品の一例を示す斜視図である。
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄは蓄電装置の一例を説明する斜視図である。
図１９Ａ、図１９Ｂ、図１９Ｃは蓄電装置の一例を説明する斜視図である。
図２０Ａ、図２０Ｂ、図２０Ｃ、図２０Ｄ、図２０Ｅ、図２０Ｆ、図２０Ｇ、図２０Ｈ、図２０Ｉは製品の一例を説明する斜視図である。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ　ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、一の電池において、過充電、又は過放電が起きたときに、それらを検知して、検知信号を発信する半導体装置について説明する。また、当該半導体装置は、一の電池だけでなく、複数の電池（セル）が直列に接続された組電池においても同様に、それぞれのセルのうちの一つで過充電、又は過放電を検知することができる。
　図１に示した、セルの過充電、又は過放電の検知が可能な半導体装置について説明する。
　半導体装置１００は、複数の回路ＣＮＣと、複数のヒステリシスコンパレータＨＣＭＰと、を有する。半導体装置１００は、組電池ＢＡＴに含まれる複数のセルＣＥのそれぞれに対して、過充電、又は過放電を検知する機能を有する。
　複数のセルＣＥは、組電池ＢＡＴ内において、直列に電気的に接続されている。
　回路ＣＮＣの個数は、例えば、組電池ＢＡＴが有するセルＣＥと同じ個数とすることができる。また、ヒステリシスコンパレータＨＣＭＰの個数は、例えば、組電池ＢＡＴが有するセルＣＥと同じ個数とすることができる。
　回路ＣＮＣは、一例として、入力端子ＣＩ１と、入力端子ＣＩ２と、出力端子ＣＯ１と、出力端子ＣＯ２と、を有する。また、ヒステリシスコンパレータＨＣＭＰは、一例として、入力端子ＩＴと、参照電位入力端子ＲＴと、出力端子ＯＴと、を有する。
　複数のセルＣＥの一において、セルＣＥの正極端子は、回路ＣＮＣの入力端子ＣＩ１に電気的に接続され、セルＣＥの負極端子は、回路ＣＮＣの入力端子ＣＩ２に電気的に接続されている。また、回路ＣＮＣの出力端子ＣＯ１は、ヒステリシスコンパレータＨＣＭＰの入力端子ＩＴに電気的に接続され、回路ＣＮＣの出力端子ＣＯ２は、ヒステリシスコンパレータＨＣＭＰの参照電位入力端子ＲＴに電気的に接続されている。
　回路ＣＮＣは、例えば、セルＣＥの正極と負極との間の電圧を取得して、当該電圧に応じた情報（例えば、電圧、電流、抵抗値など）に変換する機能と、ヒステリシスコンパレータＨＣＭＰの参照電位入力端子ＲＴに入力される電圧を生成する機能と、ヒステリシスコンパレータＨＣＭＰの出力端子ＯＴから出力される電位から、セルＣＥにおける過放電、過充電を検知する機能などを有する。なお、回路ＣＮＣの詳細については、実施の形態２で説明する。
　ヒステリシスコンパレータＨＣＭＰは、コンパレータの一種であって、入力端子ＩＴに入力された電位と、参照電位入力端子ＲＴに入力された参照電位と、を比較して、その比較結果に応じた電位を出力端子ＯＴから出力する機能を有する。
　一般的に、コンパレータは、例えば、入力端子に入力された電位が、参照電位入力端子に入力された参照電位よりも高い場合、出力端子から高レベル電位を出力することができ、入力端子に入力された電位が、参照電位入力端子に入力された参照電位よりも低い場合、出力端子から低レベル電位を出力することができる。また、当該コンパレータの回路構成によっては、例えば、入力端子に入力された電位が、参照電位入力端子に入力された参照電位よりも高い場合、出力端子から低レベル電位を出力することができ、入力端子に入力された電位が、参照電位入力端子に入力された参照電位よりも低い場合、出力端子から高レベル電位を出力することができる。
　また、ヒステリシスコンパレータは、例えば、２個の参照電位入力端子を有する場合がある。入力端子ＩＴに入力される電位として、十分に低い電位から高くしていく場合、参照電位としては、一方の参照電位入力端子に入力された電位が用いられ、また、入力端子ＩＴに入力される電位として、十分に高い電位から低くしていく場合、参照電位としては、他方の参照電位入力端子に入力された電位が用いられる。なお、一方の参照電位入力端子に入力された電位は、他方の参照電位入力端子に入力された電位よりも高いことが好ましい。
　セルの過充電、又は過放電を検知するには、例えば、ヒステリシスコンパレータを用いることができる。
　ヒステリシスコンパレータによってセルの過充電を検知する場合、セルの電圧が、電圧Ｖ１より高い場合を過充電状態として、ヒステリシスコンパレータの高レベル側しきい値電圧（高レベル参照電位という場合がある。）として電圧Ｖ１を設定し、ヒステリシスコンパレータの低レベル側しきい値電圧（低レベル参照電位という場合がある。）として所望の電圧Ｖ２を設定すればよい。このとき、一例として、電圧Ｖ１を４．３５Ｖとしたとき、電圧Ｖ２は４．０Ｖ、より好ましくは４．１Ｖとすることができる。ここで電圧Ｖ１を４．３５Ｖ、電圧Ｖ２を４．１Ｖとしたとき、セルが過充電電圧として４．３５Ｖを超えたとき、ヒステリシスコンパレータの出力電位は高レベル電位から低レベル電位（又は低レベル電位から高レベル電位）に遷移することになる。別途設けられた制御回路などによって、当該出力電位の遷移（以後、検知信号という場合がある。）を検知することによって、当該セルを過充電状態として検知することができ、当該セルへの充電を停止することができる。その後、当該セルが放電を行うとき、当該セルの電圧が４．１Ｖを下回ったとき、ヒステリシスコンパレータの出力電位は低レベル電位から高レベル電位（又は高レベル電位から低レベル電位）に遷移することになる。当該セルの電圧が４．１Ｖ未満のとき、当該セルは過充電状態ではないため、充電が可能な状態となる。つまり、別途設けられた制御回路などによって、当該出力電位の遷移を検知することによって、当該セルが充電可能な状態として検知することができ、当該セルへの充電を行うことができる。
　ヒステリシスコンパレータによってセルの過放電を検知する場合、セルの電圧が、電圧Ｖ２より低い場合を過放電状態として、ヒステリシスコンパレータの低レベル側しきい値電圧として電圧Ｖ２を設定し、ヒステリシスコンパレータの高レベル側しきい値電圧として所望の電圧Ｖ１を設定すればよい。このとき、一例として、電圧Ｖ２を２．５Ｖとしたとき、電圧Ｖ１は３．２Ｖ、より好ましくは３．０Ｖとすることができる。ここで電圧Ｖ１を３．０Ｖ、電圧Ｖ２を２．５Ｖとしたとき、セルが過放電電圧として２．５Ｖを下回ったとき、ヒステリシスコンパレータの出力電位は高レベル電位から低レベル電位（又は低レベル電位から高レベル電位）に遷移することになる。別途設けられた制御回路などによって、当該出力電位の遷移（以後、検知信号という場合がある。）を検知することによって、当該セルを過放電状態として検知することができ、当該セルの放電を停止することができる。その後、当該セルが充電を行う場合、当該セルの電圧が３．０Ｖを超えたときに、ヒステリシスコンパレータの出力電位は低レベル電位から高レベル電位（又は高レベル電位から低レベル電位）に遷移することになる。当該セルの電圧が３．０Ｖより高いとき、当該セルは過放電状態ではないため、放電が可能な状態となる。つまり、別途設けられた制御回路などによって、当該出力電位の遷移を検知することによって、当該セルが放電可能な状態として検知することができ、当該セルの放電を行うことができる。
　上述の通り、１つのセルに対して、ヒステリシスコンパレータの高レベル側しきい値電圧、及び低レベル側しきい値電圧を設定し、ヒステリシスコンパレータの出力端子から出力される検知信号を取得することで、当該セルにおいて、過充電、又は過放電が起きたか否かを知ることができる。なお、ヒステリシスコンパレータの高レベル側しきい値電圧、及び低レベル側しきい値電圧の設定は、上述の通り、過充電状態、又は過放電状態のどちらか検知したい方に合わせて行うのが好ましい。
　ところで、ヒステリシスコンパレータを用いる場合、上記の通り、高レベル側しきい値電圧と低レベル側しきい値電圧との２つの定電圧が必要になる。そのため、ヒステリシスコンパレータを用いる場合は、コンパレータを用いる場合よりも、定電圧を生成する回路を増やす必要があるため、回路面積が増え、また、消費電力が高くなることがある。
　本発明の一態様は、上記に鑑みなされたヒステリシスコンパレータであって、ヒステリシスコンパレータの参照電位入力端子を１個としており、１つの参照電位の入力によって駆動が可能な構成となっている。
＜構成例１＞
　本発明の一態様のヒステリシスコンパレータを、図２Ａに示す。ヒステリシスコンパレータＨＣＭＰ１は、コンパレータＣＭＰ１と、スイッチＳＷ１と、容量Ｃ１と、容量Ｃ２と、論理回路ＬＣと、を有する。
　コンパレータＣＭＰ１は、＋側入力端子と、−側入力端子と、出力端子と、を有する。なお、本明細書等において、＋側入力端子を第１入力端子又は第２入力端子の一方に言い換え、かつ−側入力端子を第１入力端子又は第２入力端子の他方に言い換える場合がある。
　入力端子ＩＴは、コンパレータＣＭＰ１の＋側入力端子に電気的に接続され、参照電位入力端子ＲＴは、スイッチＳＷ１の第１端子に電気的に接続され、出力端子ＯＴは、コンパレータＣＭＰ１の出力端子と、論理回路ＬＣの端子ＶＩＴに電気的に接続されている。スイッチＳＷ１の第２端子は、容量Ｃ１の１対の導電領域の一方と、容量Ｃ２の１対の導電領域の一方と、コンパレータＣＭＰ１の−側入力端子と、に電気的に接続されている。容量Ｃ１の１対の導電領域の他方は、配線ＶＧＥに電気的に接続され、容量Ｃ２の１対の導電領域の他方は、論理回路ＬＣの端子ＶＯＴに電気的に接続されている。
　なお、図２Ａでは、スイッチＳＷ１の第２端子と、容量Ｃ１の１対の導電領域の一方と、容量Ｃ２の１対の導電領域の一方と、コンパレータＣＭＰ１の−側入力端子と、の電気的接続点をノードＮＤ１（第１電位保持部という場合がある。）と図示し、容量Ｃ２の１対の導電領域の他方と、論理回路ＬＣの端子ＶＯＴと、の電気的接続点をノードＮＤ２（第２電位保持部という場合がある。）と図示している。また、容量Ｃ１、及び容量Ｃ２のそれぞれの静電容量の値は、０．０１ｆＦ以上１００ｐＦ以下、より好ましくは０．０５ｆＦ以上１０ｐＦ以下、更に好ましくは０．１ｆＦ以上１ｐＦ以下とすればよい。
　配線ＶＧＥは、一例として、定電圧を与える配線として機能する。特に、配線ＶＧＥが与える定電圧としては、例えば、接地電位（ＧＮＤ）とすることができる。また、例えば、接地電位（ＧＮＤ）以外の電位として、正の電位、又は負の電位などとしてもよい。
　論理回路ＬＣは、端子ＶＩＴと、端子ＶＯＴと、を有する。論理回路ＬＣは、インバータ回路の機能を有し、具体的には、端子ＶＩＴに入力された信号の反転信号を端子ＶＯＴに出力する機能を有する。そのため、論理回路ＬＣは、一例として、インバータ回路を有してもよい。図２Ｂに示すヒステリシスコンパレータＨＣＭＰ２は、図２ＡのヒステリシスコンパレータＨＣＭＰ１に含まれている論理回路ＬＣがインバータ回路ＩＮＶを有する構成となっている。また、論理回路ＬＣは、例えば、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路など、これらを組み合わせた回路等としてもよい。
　本明細書等におけるスイッチＳＷ１は、制御端子に高レベル電位が印加されたときにオン状態となり、制御端子に低レベル電位が印加されたときにオフ状態になるものとする。なお、図２Ａでは、スイッチＳＷ１の制御端子は、配線ＳＨＥに電気的に接続されている。
　また、スイッチＳＷ１としては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。また、スイッチＳＷ１としては、例えば、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）などの機械的なスイッチを適用することができる。
　図２Ｃに示すヒステリシスコンパレータＨＣＭＰ３は、図２ＡのヒステリシスコンパレータＨＣＭＰ１が有するスイッチＳＷ１をトランジスタＴｒＳ１に置き換えた構成となっている。トランジスタＴｒＳ１は、例えば、ＯＳトランジスタ、またはチャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）とすることができる。シリコンとしては、例えば、単結晶シリコン、非晶質シリコン（水素化アモルファスシリコン）、微結晶シリコン、または多結晶シリコン等を用いることができる。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、例えば、化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
　特に、トランジスタＴｒＳ１は容量Ｃ１、及び容量Ｃ２に蓄積された電荷を保持するため、トランジスタＴｒＳ１のオフ電流は低いことが好ましい。このため、トランジスタＴｒＳ１は、ＯＳトランジスタであることが好ましい。特に、トランジスタＴｒＳ１としてＯＳトランジスタを適用する場合、ＯＳトランジスタは、特に実施の形態３に記載するトランジスタの構造であることがより好ましい。
　例えば、ＯＳトランジスタにおいて、チャネル形成領域に含まれる金属酸化物は、インジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、スズなどが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。また、当該金属酸化物がチャネル形成領域に含まれるＯＳトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下とすることができる。また当該ＯＳトランジスタは、金属酸化物のキャリア濃度が低いため、ＯＳトランジスタの温度が変化した場合でも、オフ電流は低いままとなる。例えば、ＯＳトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。
　また、図２ＣのヒステリシスコンパレータＨＣＭＰ３が有するトランジスタＴｒＳ１はｎチャネル型トランジスタとしているが、ｐチャネル型トランジスタとしてもよい。
　また、ヒステリシスコンパレータＨＣＭＰ３が有するトランジスタＴｒＳ１はシングルゲート構造のトランジスタとしているが、トランジスタＴｒＳ１をマルチゲート構造のｎチャネル型トランジスタとしてもよい。図２Ｄに示すヒステリシスコンパレータＨＣＭＰ４のトランジスタＴｒＳ１は、マルチゲート構造のｎチャネル型トランジスタとして、第１ゲートと第２ゲートとを有する。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　また、本発明の一態様のヒステリシスコンパレータは、トランジスタのバックゲートの接続構成に依らない。図２Ｄに図示されているトランジスタＴｒＳ１には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＴｒＳ１のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに電位を与えてもよい。なお、これについては、図２Ｄだけでなく、明細書の他の箇所に記載されている別のトランジスタ、又は他の図面に図示されている別のトランジスタについても同様である。
　図２ＤのヒステリシスコンパレータＨＣＭＰ４において、バックゲートを有するトランジスタＴｒＳ１としては、例えば、上述したＯＳトランジスタを用いることができる。
　また、図２Ａに示されているコンパレータＣＭＰ１、及び／又は論理回路ＬＣにトランジスタが含まれている場合、当該トランジスタはＯＳトランジスタであることが好ましい。つまり、コンパレータＣＭＰ１、及び／又は論理回路ＬＣは、ＯＳトランジスタで構成された単極性回路としてもよい。また、コンパレータＣＭＰ１、及び／又は論理回路ＬＣに含まれているＯＳトランジスタは、マルチゲート構造のトランジスタ、バックゲートを有するトランジスタなどとしてもよい。
　ところで、ＯＳトランジスタの半導体層の金属酸化物において、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい場合がある。そのため、コンパレータＣＭＰ１、及び／又は論理回路ＬＣをＣＭＯＳ回路とする場合、コンパレータＣＭＰ１、及び／又は論理回路ＬＣに含まれるｎチャネル型トランジスタを一例としてＯＳトランジスタとし、ｐチャネル型トランジスタを一例としてＳｉトランジスタとしてもよい。
　また、本明細書等に記載のトランジスタとしては、様々な構造のトランジスタを用いることが出来る。よって、用いられるトランジスタの種類に限定はない。トランジスタの一例としては、Ｓｉトランジスタ（単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなど）を用いることが出来る。または、トランジスタに含まれている半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することが出来る。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができる。
　なお、トランジスタの一例としては、化合物半導体（例えば、Ｇｅ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなど）、又は酸化物半導体（例えば、Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｓｎ−Ｏ、Ｔｉ−Ｏ、Ａｌ−Ｚｎ−Ｓｎ−Ｏ（ＡＺＴＯ）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏなど）などを有するトランジスタを用いることが出来る。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することが出来る。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。
　なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることが出来る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。または、レジストを用いずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
　なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。有機半導体やカーボンナノチューブを有するトランジスタを用いた装置は、衝撃に強くすることができる。
　なお、トランジスタの一例としては、半導体として機能する層状物質を有するトランジスタを用いることができる。本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。層状物質としては、例えば、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　また、トランジスタの一例としては、半導体として機能する遷移金属カルコゲナイドを用いることができる。遷移金属カルコゲナイドの具体例としては、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
　なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることが出来る。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることが出来る。よって、多数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことが出来る。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが出来る。
　なお、トランジスタの一例としては、活性層の上下にゲート電極が配置されている構造のトランジスタを適用することができる。活性層の上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル形成領域が増えるため、電流値の増加を図ることができる。または、活性層の上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
　なお、トランジスタの一例としては、活性層の上にゲート電極が配置されている構造、活性層の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、活性層を並列に接続した構造、又は活性層が直列に接続する構造などのトランジスタを用いることができる。または、トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型（トライゲート型）、トップゲート型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、など、様々な構成をとることが出来る。
　なお、トランジスタの一例としては、活性層（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。活性層（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、活性層の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
　なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きがフラットな電圧・電流特性を得ることができる。
　例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
　また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
　つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
　なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
　なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ　Ｍｏｕｎｔ　Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
＜動作例１＞
　次に、図２ＡのヒステリシスコンパレータＨＣＭＰ１の動作例について説明する。なお、図２Ｂ乃至図２Ｄのヒステリシスコンパレータについては、図２Ａのヒステリシスコンパレータの動作例の説明を参酌する。
　図３は、時刻Ｔ１から時刻Ｔ１０までの間、及び、その近傍における、入力端子ＩＴに入力される電圧、参照電位入力端子ＲＴに入力される電圧、出力端子ＯＴから出力される電圧、配線ＳＨＥに入力される電圧、ノードＮＤ１、及びノードＮＤ２のそれぞれの電位の変動を示したタイミングチャートである。なお、図３に記載しているｈｉｇｈは高レベル電位を示し、ｌｏｗは低レベル電位を示している。
　図３のタイミングチャートにおいて、時刻Ｔ１から時刻Ｔ２までの間では、入力端子ＩＴと、参照電位入力端子ＲＴには、ＶＧＮＤが入力されている。また、配線ＳＨＥには低レベル電位が入力されている。ＶＧＮＤは、例えば、接地電位とすることができる。また、ＶＧＮＤは、例えば、接地電位より低い、又は高い基準電位とすることができる。
　また、時刻Ｔ１から時刻Ｔ３までの間では、出力端子ＯＴから出力される電圧を不定とする。また、そのため、ノードＮＤ２の電位も定まらなくなる。なお、図３のタイミングチャートでは、時刻Ｔ１以前、及び、時刻Ｔ１から時刻Ｔ３までの間の出力端子ＯＴとノードＮＤ２とのそれぞれの電位をハッチングで示している。
　また、時刻Ｔ１から時刻Ｔ２までの間では、配線ＳＨＥには低レベル電位が入力されている。これにより、スイッチＳＷ１の制御端子に低レベル電位が入力されて、スイッチＳＷ１はオフ状態となる。スイッチＳＷ１がオフ状態となることによって、参照電位入力端子ＲＴと、コンパレータＣＭＰ１の−側入力端子との間が非導通状態になるため、時刻Ｔ１から時刻Ｔ２までの間では、参照電位入力端子ＲＴに入力された電位は、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）に入力されない。
　時刻Ｔ２から時刻Ｔ３までの間では、参照電位入力端子ＲＴに電圧Ｖｒｅｆ１が入力される。Ｖｒｅｆ１は、例えば、ＶＧＮＤよりも高い電位とすることができる。なお、時刻Ｔ２から時刻Ｔ３までの間では、スイッチＳＷ１はオフ状態であるため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位に変化はない。
　時刻Ｔ３から時刻Ｔ４までの間では、配線ＳＨＥに高レベル電位が入力される。これにより、スイッチＳＷ１の制御端子に高レベル電位が入力されて、スイッチＳＷ１はオン状態となる。スイッチＳＷ１がオン状態となることによって、参照電位入力端子ＲＴと、コンパレータＣＭＰ１の−側入力端子との間が導通状態になるため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位は、Ｖｒｅｆ１となる。
　このとき、コンパレータＣＭＰ１の＋側入力端子にＶＧＮＤ、−側入力端子にＶｒｅｆ１が入力されるため、コンパレータＣＭＰ１の出力端子からは低レベル電位が出力される。つまり、出力端子ＯＴから低レベル電位が出力される。また、論理回路ＬＣの端子ＶＩＴに、低レベル電位が入力されるため、論理回路ＬＣの端子ＶＯＴから高レベル電位が出力される。そのため、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、高レベル電位となる。
　時刻Ｔ４から時刻Ｔ５までの間では、配線ＳＨＥに低レベル電位が入力される。これにより、スイッチＳＷ１の制御端子に低レベル電位が入力されて、スイッチＳＷ１はオフ状態となる。スイッチＳＷ１がオフ状態となることによって、参照電位入力端子ＲＴと、コンパレータＣＭＰ１の−側入力端子との間が非導通状態になる。加えて、コンパレータＣＭＰ１の内側から、−側入力端子（ノードＮＤ１）に対して電源電位が与えられていないため、ノードＮＤ１は電気的に浮遊状態となる。そのため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位Ｖｒｅｆ１は、容量Ｃ１、及び容量Ｃ２のそれぞれの１対の導電領域の一方によって保持される。
　時刻Ｔ５から時刻Ｔ６までの間では、参照電位入力端子ＲＴに電圧ＶＧＮＤが入力される。なお、時刻Ｔ５から時刻Ｔ６までの間では、スイッチＳＷ１はオフ状態であるため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位に変化はなく、Ｖｒｅｆ１のままとなる。
　また、時刻Ｔ６から時刻Ｔ８までの間において、入力端子ＩＴから入力される電位は、ＶＧＮＤからＶＭＡＸまで時間経過で高くなるものとする。つまり、時刻Ｔ６から時刻Ｔ８までの間では、コンパレータＣＭＰ１の＋側入力端子に入力される電位は時間経過でＶＭＡＸまで高くなる。なお、ＶＭＡＸは、Ｖｒｅｆ１よりも高い電位とする。
　時刻Ｔ７で入力端子ＩＴから入力される電位がＶｒｅｆ１に達する場合、時刻Ｔ７から時刻Ｔ８までの間では、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位よりも、コンパレータＣＭＰ１の＋側入力端子に入力される電位（入力端子ＩＴから入力される電位）が高くなるため、コンパレータＣＭＰ１の出力端子から高レベル電位が出力される。つまり、出力端子ＯＴから高レベル電位が出力される。
　また、論理回路ＬＣの端子ＶＩＴに、高レベル電位が入力されるため、論理回路ＬＣの端子ＶＯＴから低レベル電位が出力される。そのため、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、低レベル電位となる。ノードＮＤ１は電気的に浮遊状態となっているため、このとき、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位の変動量と、容量Ｃ１、及び容量Ｃ２のそれぞれの静電容量の値と、に応じて、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位が変化する。本動作例では、これによって、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位は、Ｖｒｅｆ１からＶｒｅｆ２に変化するものとする。
　具体的には、時刻Ｔ３から時刻Ｔ７までの間の容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の高レベル電位をＶＨとし、時刻Ｔ７から時刻Ｔ８までの間の容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の低レベル電位をＶＬとし、容量Ｃ１、及び容量Ｃ２のそれぞれの静電容量の値をＣ１、Ｃ２としたとき、Ｖｒｅｆ２は次の式として表すことができる。
Figure JPOXMLDOC01-appb-M000001
　時刻Ｔ８から時刻Ｔ１０までの間において、入力端子ＩＴから入力される電位は、ＶＭＡＸからＶＧＮＤまで時間経過で低くなるものとする。つまり、時刻Ｔ８から時刻Ｔ１０までの間では、コンパレータＣＭＰ１の＋側入力端子に入力される電位は時間経過でＶＧＮＤまで低くなる。
　時刻Ｔ９で入力端子ＩＴから入力される電位がＶｒｅｆ２まで低くなった場合、時刻Ｔ９から時刻Ｔ１０までの間では、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位よりも、コンパレータＣＭＰ１の＋側入力端子に入力される電位（入力端子ＩＴから入力される電位）が低くなるため、コンパレータＣＭＰ１の出力端子から低レベル電位が出力される。つまり、出力端子ＯＴから低レベル電位が出力される。
　また、論理回路ＬＣの端子ＶＩＴに低レベル電位が入力されるため、論理回路ＬＣの端子ＶＯＴから高レベル電位が出力される。そのため、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、高レベル電位となる。ノードＮＤ１は電気的に浮遊状態となっているため、このとき、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位の変動量と、容量Ｃ１、Ｃ２のそれぞれの静電容量の値と、に応じて、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位が変化する。なお、時刻Ｔ９から時刻Ｔ１０までの間での容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、時刻Ｔ６から時刻Ｔ７までの間での容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位と同じ高レベル電位であるため、時刻Ｔ９から時刻Ｔ１０までの間でのコンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位は、Ｖｒｅｆ１となる。
　上述の動作例のとおり、図２Ａに示す回路を構成することによって、ヒステリシス幅をＶｒｅｆ１−Ｖｒｅｆ２とするヒステリシスコンパレータを実現することができる。
　また、ヒステリシスコンパレータＨＣＭＰ１の設計段階において、容量Ｃ１、及び容量Ｃ２のそれぞれの静電容量の値Ｃ１、Ｃ２を定めることによって、式（Ｅ１）より、ヒステリシスコンパレータＨＣＭＰ１のヒステリシス幅を決めることができる。例えば、静電容量の値Ｃ１、Ｃ２のそれぞれを０．１ｆＦとしたとき、ヒステリシス幅は、（ＶＨ−ＶＬ）／２となる。また、例えば、静電容量の値Ｃ１、Ｃ２のそれぞれを０．３ｆＦ、０．１ｆＦとしたとき、ヒステリシス幅は、（ＶＨ−ＶＬ）／４となる。
＜構成例２＞
　本発明の一態様は、図２Ａ乃至図２Ｄに示したヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ４に限定されない。状況に応じて、ヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ４のいずれか一の構成を変更してもよい。
　例えば、図２ＡのヒステリシスコンパレータＨＣＭＰ１において、論理回路ＬＣは、ＮＡＮＤ回路を有してもよい。例えば、図４Ａに示すヒステリシスコンパレータＨＣＭＰ５は、図２ＡのヒステリシスコンパレータＨＣＭＰ１において、端子ＶＩＴをＮＡＮＤ回路ＬＣＮＡの第１入力端子とし、端子ＶＯＴをＮＡＮＤ回路ＬＣＮＡの出力端子とした構成となっている。なお、ＮＡＮＤ回路ＬＣＮＡの第２入力端子には、配線ＥＮが電気的に接続されている。
　配線ＥＮは、一例として、高レベル電位、又は、低レベル電位を与える配線として機能する。
＜動作例２＞
　図４ＡのヒステリシスコンパレータＨＣＭＰ５の動作例について説明する。
　図５は、時刻Ｔ１１から時刻Ｔ２０までの間、及び、その近傍における、入力端子ＩＴに入力される電圧、参照電位入力端子ＲＴに入力される電圧、出力端子ＯＴから出力される電圧、配線ＳＨＥに入力される電圧、配線ＥＮに入力される電圧、ノードＮＤ１、及びノードＮＤ２のそれぞれの電位の変動を示したタイミングチャートである。なお、図５に記載しているｈｉｇｈは高レベル電位を示し、ｌｏｗは低レベル電位を示している。
　図５のタイミングチャートにおいて、時刻Ｔ１１から時刻Ｔ１２までの間では、入力端子ＩＴと、参照電位入力端子ＲＴには、ＶＧＮＤが入力されている。また、配線ＳＨＥには低レベル電位が入力されている。ＶＧＮＤは、動作例１で説明したＶＧＮＤの説明の記載を参酌する。
　ところで、一般的には、ＮＡＮＤ回路は、第１端子又は第２端子の一方に低レベル電位が入力されることによって、出力端子から高レベル電位が出力される。時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＥＮには、低レベル電位が入力されているため、ＮＡＮＤ回路ＬＣＮＡの第２端子に低レベル電位が入力されて、ＮＡＮＤ回路ＬＣＮＡの出力端子から高レベル電位が出力される。
　なお、出力端子ＯＴは、ＮＡＮＤ回路ＬＣＮＡの第１端子に電気的に接続されているが、ＮＡＮＤ回路ＬＣＮＡの第２端子に低レベル電位が入力されているため、ＮＡＮＤ回路ＬＣＮＡの出力端子から出力される電圧は、ＮＡＮＤ回路ＬＣＮＡの第１端子に入力されている電圧に依存しない。本動作例では、時刻Ｔ１１から時刻Ｔ１３までの間において、出力端子ＯＴから出力される電圧を不定とし、図５のタイミングチャートでは、出力端子ＯＴの電位をハッチングで示している。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＳＨＥには低レベル電位が入力されている。これにより、スイッチＳＷ１の制御端子に低レベル電位が入力されて、スイッチＳＷ１はオフ状態となる。スイッチＳＷ１がオフ状態となることによって、参照電位入力端子ＲＴと、コンパレータＣＭＰ１の−側入力端子との間が非導通状態になるため、時刻Ｔ１１から時刻Ｔ１２までの間では、参照電位入力端子ＲＴに入力された電位は、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）に入力されない。
　時刻Ｔ１２から時刻Ｔ１３までの間では、参照電位入力端子ＲＴに電圧Ｖｒｅｆ１が入力される。Ｖｒｅｆ１は、例えば、ＶＧＮＤよりも高い電位とすることができる。なお、時刻Ｔ１２から時刻Ｔ１３までの間では、スイッチＳＷ１はオフ状態であるため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位に変化はない。
　時刻Ｔ１３から時刻Ｔ１４までの間では、配線ＳＨＥに高レベル電位が入力される。これにより、スイッチＳＷ１の制御端子に高レベル電位が入力されて、スイッチＳＷ１はオン状態となる。スイッチＳＷ１がオン状態となることによって、参照電位入力端子ＲＴと、コンパレータＣＭＰ１の−側入力端子との間が導通状態になるため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位は、Ｖｒｅｆ１となる。
　このとき、コンパレータＣＭＰ１の＋側入力端子にＶＧＮＤ、−側入力端子にＶｒｅｆ１が入力されるため、コンパレータＣＭＰ１の出力端子からは低レベル電位が出力される。つまり、出力端子ＯＴから低レベル電位が出力される。また、ＮＡＮＤ回路ＬＣＮＡの第１端子に、低レベル電位が入力されるが、ＮＡＮＤ回路ＬＣＮＡの出力端子からは、時刻Ｔ１３以前から引き続き高レベル電位が出力される。
　時刻Ｔ１４から時刻Ｔ１５までの間では、配線ＳＨＥに低レベル電位が入力される。これにより、スイッチＳＷ１の制御端子に低レベル電位が入力されて、スイッチＳＷ１はオフ状態となる。スイッチＳＷ１がオフ状態となることによって、参照電位入力端子ＲＴと、コンパレータＣＭＰ１の−側入力端子との間が非導通状態になる。加えて、コンパレータＣＭＰ１の内側から、−側入力端子（ノードＮＤ１）に対して電源電位が与えられていないため、ノードＮＤ１は電気的に浮遊状態となる。そのため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位Ｖｒｅｆ１は、容量Ｃ１、及び容量Ｃ２のそれぞれの１対の導電領域の一方によって保持される。
　時刻Ｔ１５から時刻Ｔ１６までの間では、参照電位入力端子ＲＴに電圧ＶＧＮＤが入力される。なお、時刻Ｔ１５から時刻Ｔ１６までの間では、スイッチＳＷ１はオフ状態であるため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位に変化はなく、Ｖｒｅｆ１のままとなる。
　また、時刻Ｔ１５から時刻Ｔ１６までの間では、配線ＥＮに高レベル電位が入力される。なお、ＮＡＮＤ回路ＬＣＮＡの第１端子には、低レベル電位が入力されているため、ＮＡＮＤ回路ＬＣＮＡの出力端子からは、時刻Ｔ１５以前から引き続き高レベル電位が出力される。
　また、時刻Ｔ１６から時刻Ｔ１８までの間において、入力端子ＩＴから入力される電位は、ＶＧＮＤからＶＭＡＸまで時間経過で高くなるものとする。つまり、時刻Ｔ１６から時刻Ｔ１８までの間では、コンパレータＣＭＰ１の＋側入力端子に入力される電位は時間経過でＶＭＡＸまで高くなる。なお、ＶＭＡＸは、Ｖｒｅｆ１よりも高い電位とする。
　時刻Ｔ１７で入力端子ＩＴから入力される電位がＶｒｅｆ１に達する場合、時刻Ｔ１７から時刻Ｔ１８までの間では、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位よりも、コンパレータＣＭＰ１の＋側入力端子に入力される電位（入力端子ＩＴから入力される電位）が高くなるため、コンパレータＣＭＰ１の出力端子から高レベル電位が出力される。つまり、出力端子ＯＴから高レベル電位が出力される。
　また、ＮＡＮＤ回路ＬＣＮＡの第１端子に、高レベル電位が入力される。時刻Ｔ１７から時刻Ｔ１８までの間では、ＮＡＮＤ回路ＬＣＮＡの第２端子には、高レベル電位が入力されているため、ＮＡＮＤ回路ＬＣＮＡの出力端子から低レベル電位が出力される。そのため、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、低レベル電位となる。ノードＮＤ１は電気的に浮遊状態となっているため、このとき、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位の変動量と、容量Ｃ１、及び容量Ｃ２のそれぞれの静電容量の値と、に応じて、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位が変化する。本動作例では、動作例１と同様に、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位は、Ｖｒｅｆ１からＶｒｅｆ２に変化するものとする。
　なお、Ｖｒｅｆ１とＶｒｅｆ２の関係については、動作例１の説明の記載を参酌する。
　時刻Ｔ１８から時刻Ｔ２０までの間において、入力端子ＩＴから入力される電位は、ＶＭＡＸからＶＧＮＤまで時間経過で低くなるものとする。つまり、時刻Ｔ１８から時刻Ｔ２０までの間では、コンパレータＣＭＰ１の＋側入力端子に入力される電位は時間経過でＶＧＮＤまで低くなる。
　時刻Ｔ１９で入力端子ＩＴから入力される電位がＶｒｅｆ２まで低くなった場合、時刻Ｔ１９から時刻Ｔ２０までの間では、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位よりも、コンパレータＣＭＰ１の＋側入力端子に入力される電位（入力端子ＩＴから入力される電位）が低くなるため、コンパレータＣＭＰ１の出力端子から低レベル電位が出力される。つまり、出力端子ＯＴから低レベル電位が出力される。
　また、ＮＡＮＤ回路ＬＣＮＡの第２端子に高レベル電位が入力されているため、ＮＡＮＤ回路ＬＣＮＡの出力端子から高レベル電位が出力される。そのため、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、高レベル電位となる。ノードＮＤ１は電気的に浮遊状態となっているため、このとき、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位の変動量と、容量Ｃ１、及び容量Ｃ２のそれぞれの静電容量の値と、に応じて、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位が変化する。なお、時刻Ｔ１９から時刻Ｔ２０までの間での容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、時刻Ｔ１６から時刻Ｔ１７までの間での容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位と同じ高レベル電位であるため、時刻Ｔ１９から時刻Ｔ２０までの間でのコンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位は、Ｖｒｅｆ１となる。
　上述の動作例のとおり、図４Ａに示す回路を構成することでも、ヒステリシス幅をＶｒｅｆ１−Ｖｒｅｆ２とするヒステリシスコンパレータを実現することができる。
＜構成例３＞
　ここでは、図２Ｂ乃至図２Ｄ、図４Ａとは異なる、別の構成のヒステリシスコンパレータについて説明する。
　図４ＢのヒステリシスコンパレータＨＣＭＰ６は、図２Ｂ乃至図２Ｄ、図４Ａとは異なる構成のヒステリシスコンパレータであって、図２ＡのヒステリシスコンパレータＨＣＭＰ１において、論理回路ＬＣがＮＯＲ回路を有する構成となっている。端子ＶＩＴをＮＯＲ回路ＬＣＮＯの第１入力端子とし、端子ＶＯＴをＮＯＲ回路ＬＣＮＯの出力端子とした構成となっている。なお、ＮＯＲ回路ＬＣＮＯの第２入力端子には、配線ＥＮが電気的に接続されている。
　なお、配線ＥＮは、構成例２で説明した配線ＥＮの説明の記載を参酌する。
＜動作例３＞
　図４ＢのヒステリシスコンパレータＨＣＭＰ６の動作例について説明する。
　図６は、時刻Ｔ２１から時刻Ｔ３０までの間、及び、その近傍における、入力端子ＩＴに入力される電圧、参照電位入力端子ＲＴに入力される電圧、出力端子ＯＴから出力される電圧、配線ＳＨＥに入力される電圧、配線ＥＮに入力される電圧、ノードＮＤ１、ＮＤ２のそれぞれの電位の変動を示したタイミングチャートである。なお、図６に記載しているｈｉｇｈは高レベル電位を示し、ｌｏｗは低レベル電位を示している。
　図６のタイミングチャートにおいて、時刻Ｔ２１から時刻Ｔ２２までの間では、入力端子ＩＴにはＶＭＡＸが入力され、参照電位入力端子ＲＴには、ＶＧＮＤが入力されている。また、配線ＳＨＥには低レベル電位が入力されている。ＶＭＡＸ、ＶＧＮＤのそれぞれは、動作例１で説明したＶＭＡＸ、ＶＧＮＤの説明の記載を参酌する。
　ところで、一般的には、ＮＯＲ回路は、第１端子又は第２端子の一方に高レベル電位が入力されることによって、出力端子から低レベル電位が出力される。時刻Ｔ２１から時刻Ｔ２２までの間では、配線ＥＮには、高レベル電位が入力されているため、ＮＯＲ回路ＬＣＮＯの第２端子に高レベル電位が入力されて、ＮＯＲ回路ＬＣＮＯの出力端子から低レベル電位が出力される。
　なお、出力端子ＯＴは、ＮＯＲ回路ＬＣＮＯの第１端子に電気的に接続されているが、ＮＯＲ回路ＬＣＮＯの第２端子に低レベル電位が入力されているため、ＮＯＲ回路ＬＣＮＯの出力端子から出力される電圧は、ＮＯＲ回路ＬＣＮＯの第１端子に入力されている電圧に依存しない。本動作例では、時刻Ｔ２１から時刻Ｔ２３までの間において、出力端子ＯＴから出力される電圧を不定とし、図６のタイミングチャートでは、出力端子ＯＴの電位をハッチングで示している。
　また、時刻Ｔ２１から時刻Ｔ２２までの間では、配線ＳＨＥには低レベル電位が入力されている。これにより、スイッチＳＷ１の制御端子に低レベル電位が入力されて、スイッチＳＷ１はオフ状態となる。スイッチＳＷ１がオフ状態となることによって、参照電位入力端子ＲＴと、コンパレータＣＭＰ１の−側入力端子との間が非導通状態になるため、時刻Ｔ２１から時刻Ｔ２２までの間では、参照電位入力端子ＲＴに入力された電位は、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）に入力されない。
　時刻Ｔ２２から時刻Ｔ２３までの間では、参照電位入力端子ＲＴに電圧Ｖｒｅｆ１が入力される。Ｖｒｅｆ１は、例えば、ＶＧＮＤよりも高く、かつＶＭＡＸよりも低い電位とすることができる。なお、時刻Ｔ２２から時刻Ｔ２３までの間では、スイッチＳＷ１はオフ状態であるため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位に変化はない。
　時刻Ｔ２３から時刻Ｔ２４までの間では、配線ＳＨＥに高レベル電位が入力される。これにより、スイッチＳＷ１の制御端子に高レベル電位が入力されて、スイッチＳＷ１はオン状態となる。スイッチＳＷ１がオン状態となることによって、参照電位入力端子ＲＴと、コンパレータＣＭＰ１の−側入力端子との間が導通状態になるため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位は、Ｖｒｅｆ１となる。
　このとき、コンパレータＣＭＰ１の＋側入力端子にＶＭＡＸ、−側入力端子にＶｒｅｆ１が入力されるため、コンパレータＣＭＰ１の出力端子からは高レベル電位が出力される。つまり、出力端子ＯＴから高レベル電位が出力される。また、ＮＯＲ回路ＬＣＮＯの第１端子に、高レベル電位が入力されるが、ＮＯＲ回路ＬＣＮＯの出力端子からは、時刻Ｔ２３以前から引き続き低レベル電位が出力される。
　時刻Ｔ２４から時刻Ｔ２５までの間では、配線ＳＨＥに低レベル電位が入力される。これにより、スイッチＳＷ１の制御端子に低レベル電位が入力されて、スイッチＳＷ１はオフ状態となる。スイッチＳＷ１がオフ状態となることによって、参照電位入力端子ＲＴと、コンパレータＣＭＰ１の−側入力端子との間が非導通状態になる。加えて、コンパレータＣＭＰ１の内側から、−側入力端子（ノードＮＤ１）に対して電源電位が与えられていないため、ノードＮＤ１は電気的に浮遊状態となる。そのため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位Ｖｒｅｆ１は、容量Ｃ１、及び容量Ｃ２のそれぞれの１対の導電領域の一方によって保持される。
　時刻Ｔ２５から時刻Ｔ２６までの間では、参照電位入力端子ＲＴに電圧ＶＧＮＤが入力される。なお、時刻Ｔ２５から時刻Ｔ２６までの間では、スイッチＳＷ１はオフ状態であるため、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位に変化はなく、Ｖｒｅｆ１のままとなる。
　また、時刻Ｔ２５から時刻Ｔ２６までの間では、配線ＥＮに低レベル電位が入力される。なお、ＮＯＲ回路ＬＣＮＯの第１端子には、高レベル電位が入力されているため、ＮＡＮＤ回路ＬＣＮＡの出力端子からは、時刻Ｔ２５以前から引き続き低レベル電位が出力される。
　また、時刻Ｔ２６から時刻Ｔ２８までの間において、入力端子ＩＴから入力される電位は、ＶＭＡＸからＶＧＮＤまで時間経過で低くなるものとする。つまり、時刻Ｔ２６から時刻Ｔ２８までの間では、コンパレータＣＭＰ１の＋側入力端子に入力される電位は時間経過でＶＧＮＤまで低くなる。
　時刻Ｔ２７で入力端子ＩＴから入力される電位がＶｒｅｆ１まで低くなった場合、時刻Ｔ２７から時刻Ｔ２８までの間では、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位よりも、コンパレータＣＭＰ１の＋側入力端子に入力される電位（入力端子ＩＴから入力される電位）が低くなるため、コンパレータＣＭＰ１の出力端子から低レベル電位が出力される。つまり、出力端子ＯＴから低レベル電位が出力される。
　また、ＮＯＲ回路ＬＣＮＯの第１端子に、低レベル電位が入力される。時刻Ｔ２７から時刻Ｔ２８までの間では、ＮＯＲ回路ＬＣＮＯの第２端子には、低レベル電位が入力されているため、ＮＯＲ回路ＬＣＮＯの出力端から高レベル電位が出力される。そのため、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、高レベル電位となる。ノードＮＤ１は電気的に浮遊状態となっているため、このとき、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位の変動量と、容量Ｃ１、及び容量Ｃ２のそれぞれの静電容量の値と、に応じて、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位が変化する。本動作例では、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位は、Ｖｒｅｆ１からＶｒｅｆ３に変化するものとする。
　具体的には、時刻Ｔ２３から時刻Ｔ２７までの間の容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の低レベル電位をＶＬとし、時刻Ｔ２７から時刻Ｔ２８までの間の容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の高レベル電位をＶＨとし、容量Ｃ１、Ｃ２のそれぞれの静電容量の値をＣ１、Ｃ２としたとき、Ｖｒｅｆ３は次の式として表すことができる。
Figure JPOXMLDOC01-appb-M000002
　時刻Ｔ２８から時刻Ｔ３０までの間において、入力端子ＩＴから入力される電位は、ＶＧＮＤからＶＭＡＸまで時間経過で高くなるものとする。つまり、時刻Ｔ２８から時刻Ｔ３０までの間では、コンパレータＣＭＰ１の＋側入力端子に入力される電位は時間経過でＶＭＡＸまで高くなる。
　時刻Ｔ２９で入力端子ＩＴから入力される電位がＶｒｅｆ３に達する場合、時刻Ｔ２９から時刻Ｔ３０までの間では、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位よりも、コンパレータＣＭＰ１の＋側入力端子に入力される電位（入力端子ＩＴから入力される電位）が高くなるため、コンパレータＣＭＰ１の出力端子から高レベル電位が出力される。つまり、出力端子ＯＴから高レベル電位が出力される。
　また、ＮＯＲ回路ＬＣＮＯの第２端子に低レベル電位が入力されているため、ＮＯＲ回路ＬＣＮＯの出力端子から高レベル電位が出力される。そのため、容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、低レベル電位となる。ノードＮＤ１は電気的に浮遊状態となっているため、このとき、容量Ｃ２の第２端子（ノードＮＤ２）の電位の変動量と、容量Ｃ１、Ｃ２のそれぞれの静電容量の値と、に応じて、コンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位が変化する。なお、時刻Ｔ２９から時刻Ｔ３０までの間での容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位は、時刻Ｔ２６から時刻Ｔ２７までの間での容量Ｃ２の１対の導電領域の他方（ノードＮＤ２）の電位と同じ高レベル電位であるため、時刻Ｔ２９から時刻Ｔ３０までの間でのコンパレータＣＭＰ１の−側入力端子（ノードＮＤ１）の電位は、Ｖｒｅｆ１となる。
　上述の動作例のとおり、図４Ｂに示す回路を構成することでも、ヒステリシス幅をＶｒｅｆ３−Ｖｒｅｆ１とするヒステリシスコンパレータを実現することができる。
＜構成例４＞
　上述の構成例１乃至構成例３に示したヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ６では、＋側入力端子には入力端子ＩＴが電気的に接続され、−側入力端子にはスイッチＳＷ１を介して参照電位入力端子ＲＴが電気的に接続されているが、本発明の一態様は、これに限定されない。例えば、本発明の一態様のヒステリシスコンパレータは、図４Ｃに示すヒステリシスコンパレータＨＣＭＰ７のとおり、コンパレータＣＭＰ１の＋側入力端子にはスイッチＳＷ１を介して参照電位入力端子ＲＴが電気的に接続され、コンパレータＣＭＰ１の−側入力端子には入力端子ＩＴが電気的に接続されている構成としてもよい。
　また、ヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ７は、入力端子ＩＴに入力された電位とノードＮＤ１の電位とに応じた電位が出力端子ＯＴから出力される構成となっているが、本発明の一態様は、これに限定されない。例えば、本発明の一態様のヒステリシスコンパレータは、図４Ｄに示すヒステリシスコンパレータＨＣＭＰ８のとおり、出力端子として、論理回路ＬＣの端子ＶＯＴに電気的に接続されている出力端子ＯＴＢを別途設けても良い。また、図４ＤのヒステリシスコンパレータＨＣＭＰ８では、出力端子ＯＴと出力端子ＯＴＢの２個図示しているが、本発明の一態様のヒステリシスコンパレータは、出力端子として出力端子ＯＴＢのみとしてもよい。
　上記の通り、ヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ８のいずれか一を構成することができる。また、ヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ８は、セルＣＥに対して過充電、又は過放電を検知する機能を有する半導体装置に適用することができる。また、当該半導体装置は、組電池ＢＡＴに含まれている、直列に電気的に接続された複数のセルＣＥのそれぞれにおいて、過充電、又は過放電を検知することができる場合がある。また、従来のヒステリシスコンパレータの動作では、参照電位として、高レベル側しきい値電圧と低レベル側しきい値電圧との２つの定電圧が必要となるが、ヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ８は、１つの定電圧を参照電位入力端子に入力することによって動作することができる。つまり、ヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ８の駆動において参照電位は１つの定電圧の供給でよいため、参照電位の生成に必要な電圧生成回路の面積を小さくすることができる。また、ヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ８は、従来のヒステリシスコンパレータよりも回路面積を小さくすることができ、また、消費電力を低くすることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、半導体装置１００が有する回路ＣＮＣの具体例について説明する。
　図７は、回路ＣＮＣの構成例を示している。なお、図７には、回路ＣＮＣの他に、実施の形態１で説明したヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ８を適用できるヒステリシスコンパレータＨＣＭＰと、セルＣＥと、も図示している。また、図７には、セルＣＥにおける放電、及び／又は充電の動作を制御する機能を有する回路として、回路ＣＡＤＣを図示している。
　ヒステリシスコンパレータＨＣＭＰは、実施の形態１で説明したとおり、入力端子ＩＴ、参照電位入力端子ＲＴ、出力端子ＯＴを有する。更に、ヒステリシスコンパレータＨＣＭＰは、制御端子ＳＨを有する。制御端子ＳＨは、実施の形態１で説明したヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ８のそれぞれにおいて、配線ＳＨＥに電気的に接続されている端子とする。
　回路ＣＮＣは、制御回路ＣＴＬと、回路ＣＮＶと、回路ＲＰＧと、を有する。
　制御回路ＣＴＬは、回路ＣＮＶと、回路ＲＰＧと、ヒステリシスコンパレータＨＣＭＰの制御端子ＳＨ及び出力端子ＯＴと、に電気的に接続されている。また、ヒステリシスコンパレータＨＣＭＰとして、ヒステリシスコンパレータＨＣＭＰ８を適用している場合、制御回路ＣＴＬは、出力端子ＯＴＢに電気的に接続されていてもよい。
　回路ＣＮＣの入力端子ＣＩ１は、回路ＣＮＶと、回路ＲＰＧと、に電気的に接続されている。また、回路ＣＮＣの入力端子ＣＩ２は、回路ＣＮＶと、回路ＲＰＧと、に電気的に接続されている。また、実施の形態１で説明したとおり、回路ＣＮＣの入力端子ＣＩ１は、セルＣＥの正極端子に電気的に接続され、回路ＣＮＣの入力端子ＣＩ２は、セルＣＥの負極端子に電気的に接続されている。つまり、回路ＣＮＶと、回路ＲＰＧと、のそれぞれには、セルＣＥの正極端子の電位と、負極端子の電位と、が入力される。
　回路ＣＮＶは、回路ＣＮＣの出力端子ＣＯ１に電気的に接続され、回路ＲＰＧは、回路ＣＮＣの出力端子ＣＯ２に電気的に接続されている。また、実施の形態１で説明したとおり、回路ＣＮＣの出力端子ＣＯ１は、ヒステリシスコンパレータＨＣＭＰの入力端子ＩＴに電気的に接続され、回路ＣＮＣの出力端子ＣＯ２は、ヒステリシスコンパレータＨＣＭＰの参照電位入力端子ＲＴに電気的に接続されている。つまり、回路ＣＮＶは、ヒステリシスコンパレータＨＣＭＰの入力端子ＩＴに電気的に接続され、回路ＲＰＧは、ヒステリシスコンパレータＨＣＭＰの参照電位入力端子ＲＴに電気的に接続されている。
　回路ＣＮＶは、回路ＣＮＶに入力された、セルＣＥの正極端子の電位と、負極端子の電位と、に基づいて、ヒステリシスコンパレータＨＣＭＰの入力端子ＩＴに入力するための入力電圧を生成する機能を有する。回路ＣＮＶとしては、例えば、分圧回路、アナログ−デジタル変換回路（ＡＤＣ）、デジタル−アナログ変換回路（ＤＡＣ）、電位レベル変換回路などの変換回路を適用することができる。また、回路ＣＮＶは、生成した入力電圧を保持する機能を有してもよい。
　回路ＲＰＧは、ヒステリシスコンパレータＨＣＭＰの参照電位入力端子ＲＴに入力するための参照電位を生成する機能を有する回路である。例えば、回路ＲＰＧは、回路ＲＰＧに入力されたセルＣＥの正極端子の電位と、負極端子の電位と、に基づいて、当該参照電位を生成することができる。つまり、回路ＲＰＧは、セルＣＥに応じた参照電位を生成して、当該参照電位をヒステリシスコンパレータＨＣＭＰの参照電位入力端子に入力することができる。また、回路ＲＰＧは、生成した参照電位を保持する機能を有してもよい。
　制御回路ＣＴＬは、ヒステリシスコンパレータＨＣＭＰの出力端子ＯＴからの出力された電位の変化を取得して、セルＣＥにおいて、過放電、又は過充電を検知する機能を有する。また、制御回路ＣＴＬがセルＣＥに対して過放電を検知したとき、制御回路ＣＴＬは、セルＣＥの放電を制御する回路ＣＡＤＣに対して、放電動作を停止するための所定の信号を送信する機能を有してもよい。また、制御回路ＣＴＬがセルＣＥにおける過充電を検知したとき、制御回路ＣＴＬは、セルＣＥにおける充電を制御する回路ＣＡＤＣに対して、充電動作を停止するための所定の信号を送信する機能を有してもよい。
　また、制御回路ＣＴＬは、ヒステリシスコンパレータＨＣＭＰ、回路ＣＮＶ、回路ＲＰＧのそれぞれを制御する機能を有してもよい。具体的には、例えば、制御回路ＣＴＬは、ヒステリシスコンパレータＨＣＭＰの制御端子ＳＨに高レベル電位、又は低レベル電位の一方を与えて、ヒステリシスコンパレータＨＣＭＰが有するスイッチＳＷ１（トランジスタＴｒＳ１）をオン状態、又はオフ状態の一方にすることができる。また、例えば、制御回路ＣＴＬは、半導体装置１００を一時的に停止するときに、回路ＣＮＶ、及び回路ＲＰＧに所定の信号を送信して、回路ＣＮＶ、及び回路ＲＰＧへの電源電圧の供給を停止することができる。また、例えば、回路ＣＮＶが生成した入力電圧を保持する機能を有する場合、制御回路ＣＴＬは、回路ＣＮＶに対して、当該入力電圧を保持するための制御信号を送信する機能を有してもよい。また、例えば、回路ＲＰＧが生成した参照電位を保持する機能を有する場合、制御回路ＣＴＬは、回路ＲＰＧに対して、当該参照電位を保持するための制御信号を送信する機能を有してもよい。
　半導体装置１００の回路ＣＮＣを図７に示す回路ＣＮＣの構成にすることにより、半導体装置１００は、セルＣＥの正極端子の電位と、負極端子の電位と、に基づいた参照電位を用いて、セルＣＥの過充電状態、又は過放電状態を検知することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び当該半導体装置に適用可能なトランジスタの構成例について説明する。
＜半導体装置の構成例＞
　図８に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図１０Ａはトランジスタ５００のチャネル長方向の断面図であり、図１０Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１０Ｃはトランジスタ３００のチャネル幅方向の断面図である。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置、例えば、ヒステリシスコンパレータのトランジスタＴｒＳ１などに用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
　本実施の形態で説明する半導体装置は、図８に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明したヒステリシスコンパレータＨＣＭＰ、ヒステリシスコンパレータＨＣＭＰ１乃至ヒステリシスコンパレータＨＣＭＰ８における容量Ｃ１、及び容量Ｃ２などとすることができる。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明したコンパレータＣＭＰ１に含まれているトランジスタに適用することができる。
　また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いるのが好ましい。
　トランジスタ３００は、図１０Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図９に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図８において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図８において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図８において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図８において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図１０Ａ、及び図１０Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
　また、図１０Ａ、及び図１０Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１０Ａ、及び図１０Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１０Ａ、及び図１０Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
　なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図８、及び図１０Ａに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０５は、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
　なお、図１０Ａ、及び図１０Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３未満であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合や、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。
　酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
　具体的には、酸化物５３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または１：１：１［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造などが挙げられる。
　また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
　また、図１０Ａ、及び図１０Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図１０Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電体５６０は、図１０Ａ、及び図１０Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
　導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
　続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図８では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
　次に、図８、図９に図示している、ＯＳトランジスタの別の構成例について説明する。図１１Ａ、及び図１１Ｂは、図１０Ａ、及び図１０Ｂに示すトランジスタ５００の変形例であって、図１１Ａは、トランジスタ５００のチャネル長方向の断面図であり、図１１Ｂはトランジスタ５００のチャネル幅方向の断面図である。なお、図１１Ａ、及び図１１Ｂに示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
　図１１Ａ、及び図１１Ｂに示す構成のトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図１０Ａ、及び図１０Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図１０Ａ、及び図１０Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図１０Ａ、及び図１０Ｂに示す構成のトランジスタ５００と異なる。
　図１１Ａ、及び図１１Ｂに示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体４０２が設けられている。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられている。
　図１１Ａ、及び図１１Ｂに示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
　絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
　絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
　図１２は、トランジスタ５００及びトランジスタ３００を図１１Ａ、及び図１１Ｂに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５２が設けられている。
　また、図１１Ａ、及び図１１Ｂに示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図１１Ａ、及び図１１Ｂのトランジスタ５００は、変更例として、図１３に示すトランジスタにすることができる。図１３Ａはトランジスタのチャネル長方向の断面図であり、図１３Ｂはトランジスタのチャネル幅方向の断面図である。図１３Ａ、及び図１３Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図１１Ａ、及び図１１Ｂに示すトランジスタと異なる。
　酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
　酸化物５３０ｃ１として、例えばＩｎ−Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、ｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
　酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図１０Ａ、及び図１０Ｂに示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
　図１３Ａ、図１３Ｂに示す構成のトランジスタは、例えば、図８、図９に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、コンパレータＣＭＰ１に含まれているトランジスタに適用することができる。なお、図１３Ａ、図１３Ｂに示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ３００、及びトランジスタ５００以外のトランジスタにも適用することができる。
　図１４は、トランジスタ５００を図１０Ａに示すトランジスタの構成とし、トランジスタ３００を図１３Ａに示すトランジスタ構成とした場合における、半導体装置の構成例を示す断面図である。なお、図１２と同様に、導電体５４６の側面に絶縁体５５２を設ける構成としている。図１４に示すように、本発明の一態様の半導体装置は、トランジスタ３００とトランジスタ５００を両方ともＯＳトランジスタとしつつ、トランジスタ３００とトランジスタ５００のそれぞれを異なる構成にすることができる。
　次に、図８、図９の半導体装置に適用できる容量素子について説明する。
　図１５Ａ乃至図１５Ｃでは、図８に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図１５Ａは容量素子６００Ａの上面図であり、図１５Ｂは容量素子６００Ａの一点鎖線Ｌ３−Ｌ４における断面を示した斜視図であり、図１５Ｃは容量素子６００Ａの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　導電体６１０は、容量素子６００Ａの１対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの１対の電極の他方として機能する。また、絶縁体６３０は、１対の電極に挟まれる誘電体として機能する。
　容量素子６００Ａは、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図１５では、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
　また、図１５では、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
　なお、図８、図９に示す容量素子６００、図１５Ａ乃至図１５Ｃに示す容量素子６００Ａはプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００（容量素子６００Ａ）は、図１６Ａ乃至図１６Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
　図１６Ａは容量素子６００Ｂの上面図であり、図１６Ｂは容量素子６００Ｂの一点鎖線Ｌ３−Ｌ４における断面図であり、図１６Ｃは容量素子６００Ｂの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　図１６Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、１対の電極の一方として機能する導電体６１０と、１対の電極の他方として機能する導電体６２０と、を有する。
　また、図１６Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
　絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
　絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
　導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
　なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
　絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、１対の電極に挟まれる誘電体として機能する。
　導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
　絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
　図１６に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した容量Ｃ１、容量Ｃ２などとして、容量素子６００Ｂを適用することによって、長時間、容量の端子間の電圧を維持することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、明細書等において、ＣＡＣは機能、又は材料の構成の一例を表し、ＣＡＡＣは結晶構造の一例を表す。
＜金属酸化物の構成＞
　ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という場合があり、また、真性又は実質的に真性という場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図１７Ａを用いて説明する。
　図１７Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図１７Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図１７Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　次に、チップ４８００ａが組み込まれた電子部品の例を、図１７Ｃ、及び図１７Ｄを用いて説明を行う。
　図１７Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図１７Ｃに示す電子部品４７００は、リード４７０１と、上述したチップ４８００ａと、を有し、ＩＣチップ等として機能する。
　電子部品４７００は、例えば、リードフレームのリード４７０１とチップ４８００ａ上の電極とを金属の細線（ワイヤー）で電気的に接続するワイヤーボンディング工程と、エポキシ樹脂等によって封止するモールド工程と、リードフレームのリード４７０１へのメッキ処理と、パッケージの表面への印字処理と、を行うことで作製することができる。また、ワイヤーボンディング工程は、例えば、ボールボンディングや、ウェッジボンディングなどを用いることができる。また、図１７Ｃでは、電子部品４７００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
　電子部品４７００は、例えばプリント基板４７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図１７Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図１７Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置及び当該半導体装置を備えた電子部品を適用可能な蓄電装置および蓄電システムの構成について説明する。
［円筒型二次電池］
　円筒型の二次電池の例について図１８Ａを参照して説明する。円筒型の二次電池１４００は、図１８Ａに示すように、上面に正極キャップ（電池蓋）１４０１を有し、側面及び底面に電池缶（外装缶）１４０２を有している。これら正極キャップ１４０１と電池缶（外装缶）１４０２とは、ガスケット（絶縁パッキン）１４１０によって絶縁されている。
　図１８Ｂは、円筒型の二次電池の断面を模式的に示した図である。図１８Ｂに示す円筒型の二次電池は、上面に正極キャップ（電池蓋）１６０１を有し、側面および底面に電池缶（外装缶）１６０２を有している。これら正極キャップと電池缶（外装缶）１６０２とは、ガスケット（絶縁パッキン）１６１０によって絶縁されている。
　中空円柱状の電池缶１６０２の内側には、帯状の正極１６０４と負極１６０６とがセパレータ１６０５を間に挟んで捲回された電池素子が設けられている。図示しないが、電池素子はセンターピンを中心に捲回されている。電池缶１６０２は、一端が閉じられ、他端が開いている。電池缶１６０２には、電解液に対して耐腐食性のあるニッケル、アルミニウム、チタン等の金属、又はこれらの合金やこれらと他の金属との合金（例えば、ステンレス鋼等）を用いることができる。また、電解液による腐食を防ぐため、ニッケルやアルミニウム等を電池缶１６０２に被覆することが好ましい。電池缶１６０２の内側において、正極、負極およびセパレータが捲回された電池素子は、対向する一対の絶縁板１６０８、１６０９により挟まれている。また、電池素子が設けられた電池缶１６０２の内部は、非水電解液（図示せず）が注入されている。非水電解液は、コイン型の二次電池と同様のものを用いることができる。
　円筒型の蓄電池に用いる正極および負極は捲回するため、集電体の両面に活物質を形成することが好ましい。正極１６０４には正極端子（正極集電リード）１６０３が接続され、負極１６０６には負極端子（負極集電リード）１６０７が接続される。正極端子１６０３および負極端子１６０７は、ともにアルミニウムなどの金属材料を用いることができる。正極端子１６０３は安全弁機構１６１３に、負極端子１６０７は電池缶１６０２の底にそれぞれ抵抗溶接される。安全弁機構１６１３は、ＰＴＣ素子（Ｐｏｓｉｔｉｖｅ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｃｏｅｆｆｉｃｉｅｎｔ）１６１１を介して正極キャップ１６０１と電気的に接続されている。安全弁機構１６１３は電池の内圧の上昇が所定の閾値を超えた場合に、正極キャップ１６０１と正極１６０４との電気的な接続を切断するものである。また、ＰＴＣ素子１６１１は温度が上昇した場合に抵抗が増大する熱感抵抗素子であり、抵抗の増大により電流量を制限して異常発熱を防止するものである。ＰＴＣ素子には、チタン酸バリウム（ＢａＴｉＯ３）系半導体セラミックス等を用いることができる。
　図１８Ｃは蓄電システム１４１５の一例を示す。蓄電システム１４１５は複数の二次電池１４００を有する。それぞれの二次電池の正極は、絶縁体１４２５で分離された導電体１４２４に接触し、電気的に接続されている。導電体１４２４は配線１４２３を介して、制御回路１４２０に電気的に接続されている。また、それぞれの二次電池の負極は、配線１４２６を介して制御回路１４２０に電気的に接続されている。制御回路１４２０として、先の実施の形態にて述べた半導体装置（又は、半導体装置を備える電子部品）を用いることができる。
　図１８Ｄは、蓄電システム１４１５の一例を示す。蓄電システム１４１５は複数の二次電池１４００を有し、複数の二次電池１４００は、導電板１４１３及び導電板１４１４の間に挟まれている。複数の二次電池１４００は、配線１４１６により導電板１４１３及び導電板１４１４と電気的に接続される。複数の二次電池１４００は、並列接続されていてもよいし、直列接続されていてもよいし、並列に接続された後さらに直列に接続されていてもよい。複数の二次電池１４００を有する蓄電システム１４１５を構成することで、大きな電力を取り出すことができる。
　複数の二次電池１４００の間に温度制御装置を有していてもよい。二次電池１４００が過熱されたときは、温度制御装置により冷却し、二次電池１４００が冷えすぎているときは温度制御装置により加熱することができる。そのため蓄電システム１４１５の性能が外気温に影響されにくくなる。
　また、図１８Ｄにおいて、蓄電システム１４１５は制御回路１４２０に配線１４２１及び配線１４２２を介して電気的に接続されている。制御回路１４２０として、先の実施の形態にて述べた電池制御回路を用いることができる。配線１４２１は導電板１４１３を介して複数の二次電池１４００の正極に、配線１４２２は導電板１４１４を介して複数の二次電池１４００の負極に、それぞれ電気的に接続される。
［二次電池パック］
　次に本発明の一態様の蓄電システムの例について、図１９を用いて説明する。
　図１９Ａは、二次電池パック１５３１の外観を示す図である。図１９Ｂは二次電池パック１５３１の構成を説明する図である。二次電池パック１５３１は、回路基板１５０１と、二次電池１５１３と、を有する。二次電池１５１３には、ラベル１５０９が貼られている。回路基板１５０１は、シール１５１５により固定されている。また、二次電池パック１５３１は、アンテナ１５１７を有する。
　回路基板１５０１は制御回路１５９０を有する。制御回路１５９０は、先の実施の形態に示す電池制御回路を用いることができる。例えば、図１９Ｂに示すように、回路基板１５０１上に、制御回路１５９０を有する。また、回路基板１５０１は、端子１５１１と電気的に接続されている。また回路基板１５０１は、アンテナ１５１７、二次電池１５１３の正極リード及び負極リードの一方１５５１、正極リード及び負極リードの他方１５５２と電気的に接続される。
　あるいは、図１９Ｃに示すように、回路基板１５０１上に設けられる回路システム１５９０ａと、端子１５１１を介して回路基板１５０１に電気的に接続される回路システム１５９０ｂと、を有してもよい。例えば、本発明の一態様の制御回路の一部分が回路システム１５９０ａに、他の一部分が回路システム１５９０ｂに、それぞれ設けられる。
　なお、アンテナ１５１７はコイル状に限定されず、例えば線状、板状であってもよい。また、平面アンテナ、開口面アンテナ、進行波アンテナ、ＥＨアンテナ、磁界アンテナ、誘電体アンテナ等のアンテナを用いてもよい。又は、アンテナ１５１７は、平板状の導体でもよい。この平板状の導体は、電界結合用の導体の一つとして機能することができる。つまり、コンデンサの有する２つの導体のうちの一つの導体として、アンテナ１５１７を機能させてもよい。これにより、電磁界、磁界だけでなく、電界で電力のやり取りを行うこともできる。
　二次電池パック１５３１は、アンテナ１５１７と、二次電池１５１３との間に層１５１９を有する。層１５１９は、例えば二次電池１５１３による電磁界を遮蔽することができる機能を有する。層１５１９としては、例えば磁性体を用いることができる。
　二次電池１５１３は、図１９Ｃに示すような捲回された電池素子１５９３を有する。電池素子１５９３は、負極１５９４と、正極１５９５と、セパレータ１５９６と、を有する。電池素子１５９３は、セパレータ１５９６を挟んで負極１５９４と、正極１５９５とが重なり合って積層され、該積層シートを捲回したものである。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
　本実施の形態では、上記実施の形態で説明した半導体装置、又は当該半導体装置を有する電子部品、及び、上記実施の形態で説明した蓄電装置を備えることができる電子機器の一例について説明する。
［携帯電話］
　図２０Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、情報端末５５００に備えられている電池の過充電、及び／又は過放電を防ぐことができる。
［ウェアラブル端末］
　また、図２０Ｂには、情報端末の一例としてウェアラブル端末５９００が図示されている。ウェアラブル端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末５９００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、ウェアラブル端末に備えられている電池の過充電、又は過放電を防ぐことができる。
［パーソナルコンピュータ］
　また、図２０Ｃには、情報端末の一種であるノート型パーソナルコンピュータ５３００が図示されている。ノート型パーソナルコンピュータ５３００は、筐体５３０１、表示部５３０２、キーボード５３０３、トラックパッド型のポインティングデバイス５３０４、を有する。また、使用者の好みによっては、マウス型のポインティングデバイス５３０５をノート型パーソナルコンピュータ５３００に用いることができる。
　ノート型パーソナルコンピュータ５３００は、先述の電子機器と同様に、上記実施の形態で説明した半導体装置を適用することで、ノート型パーソナルコンピュータ５３００に備えられている電池の過充電、又は過放電を防ぐことができる。また、マウス型のポインティングデバイス５３０５にも上記実施の形態で説明した半導体装置を適用することができ、同様に、マウス型のポインティングデバイス５３０５に備えられている電池の過充電、又は過放電を防ぐことができる。
［ゲーム機］
　また、図２０Ｄには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図２０Ｅには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２０Ｅには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２０Ｅに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００は、先述の電子機器と同様に、上記実施の形態で説明した半導体装置を適用することで、携帯ゲーム機５２００に備えられている電池の過充電、又は過放電を防ぐことができる。また、据え置き型ゲーム機７５００において、無線でコントローラ７５２２を接続している場合、コントローラ７５２２は据え置き型ゲーム機７５００と電波によって通信するため、電池が備えられている場合がある。そのため、コントローラ７５２２は、先述の電子機器と同様に、上記実施の形態で説明した半導体装置を適用することで、コントローラ７５２２に備えられている電池の過充電、又は過放電を防ぐことができる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車に適用することができる。
　図２０Ｆには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に、自動車５７００が、電池を備える電気自動車である場合、自動車５７００に、先述の電子機器と同様に、上記実施の形態で説明した半導体装置を適用することで、コントローラ７５２２に備えられている電池の過充電、又は過放電を防ぐことができる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図２０Ｇには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、先述の電子機器と同様に、デジタルカメラ６２４０に備えられている電池の過充電、又は過放電を防ぐことができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図２０Ｈには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００に上記実施の形態で説明した半導体装置を適用することによって、先述の電子機器と同様に、ビデオカメラ６３００に備えられている電池の過充電、又は過放電を防ぐことができる。
［ＩＣＤ］
　上記実施の形態で説明した半導体装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図２０１は、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、記憶装置５４０７と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカのとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍や心室細動など）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを記憶装置５４０７に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、ＩＣＤ本体５４００に上記実施の形態で説明した半導体装置を適用することによって、先述の電子機器と同様に、バッテリー５４０１の過充電、又は過放電を防ぐことができる。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＢＡＴ：組電池、ＣＮＣ：回路、ＨＣＭＰ：ヒステリシスコンパレータ、ＨＣＭＰ１：ヒステリシスコンパレータ、ＨＣＭＰ２：ヒステリスコンパレータ、ＨＣＭＰ３：ヒステリシスコンパレータ、ＨＣＭＰ４：ヒステリシスコンパレータ、ＨＣＭＰ５：ヒステリシスコンパレータ、ＨＣＭＰ６：ヒステリシスコンパレータ、ＨＣＭＰ７：ヒステリシスコンパレータ、ＨＣＭＰ８：ヒステリシスコンパレータ、ＬＣ：論理回路、ＣＴＬ：制御回路、ＣＮＶ：回路、ＲＰＧ：回路、ＣＥ：セル、ＣＡＤＣ：回路、ＳＷ１：スイッチ、ＴｒＳ１：トランジスタ、Ｃ１：容量、Ｃ２：容量、ＮＤ１：ノード、ＮＤ２：ノード、ＣＭＰ１：コンパレータ、ＩＮＶ：インバータ回路、ＬＣＮＡ：ＮＡＮＤ回路、ＬＣＮＯ：ＮＯＲ回路、ＣＩ１：入力端子、ＣＩ２：入力端子、ＣＯ１：出力端子、ＣＯ２：出力端子、ＩＴ：入力端子、ＲＴ：参照電位入力端子、ＶＩＴ：端子、ＶＯＴ：端子、ＯＴ：出力端子、ＯＴＢ：出力端子、ＳＨ：制御端子、ＳＨＥ：配線、ＶＧＥ：配線、ＥＮ：配線、１００：半導体装置、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６２１：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、１４００：二次電池、１４０１：正極キャップ、１４１３：導電板、１４１４：導電板、１４１５：蓄電システム、１４１６：配線、１４２０：制御回路、１４２１：配線、１４２２：配線、１４２３：配線、１４２４：導電体、１４２５：絶縁体、１４２６：配線、１５０１：回路基板、１５０９：ラベル、１５１１：端子、１５１３：二次電池、１５１５：シール、１５１７：アンテナ、１５１９：層、１５３１：二次電池パック、１５５１：一方、１５５２：他方、１５９０：制御回路、１５９０ａ：回路システム、１５９０ｂ：回路システム、１５９３：電池素子、１５９４：負極、１５９５：正極、１５９６：セパレータ、１６０１：正極キャップ、１６０２：電池缶、１６０３：正極端子、１６０４：正極、１６０５：セパレータ、１６０６：負極、１６０７：負極端子、１６０８：絶縁板、１６０９：絶縁板、１６１１：ＰＴＣ素子、１６１３：安全弁機構、４７００：電子部品、４７０１：リード、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：ノート型パーソナルコンピュータ、５３０１：筐体、５３０２：表示部、５３０３：キーボード、５３０４：ポインティングデバイス、５３０５：ポインティングデバイス、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５４０７：記憶装置、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５９００：ウェアラブル端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (7)

  1. 　コンパレータと、スイッチと、第１容量と、第２容量と、論理回路と、を有し、
    　前記スイッチの第１端子は、前記第１容量の１対の導電領域の一方と、前記第２容量の１対の導電領域の一方と、前記コンパレータの第１入力端子と、に電気的に接続され、
    　前記コンパレータの出力端子は、前記論理回路の入力端子に電気的に接続され、
    　前記論理回路の出力端子は、前記第２容量の１対の導電領域の他方に電気的に接続され、
    　前記論理回路は、前記論理回路の入力端子に入力された信号の反転信号を生成して、前記反転信号を前記論理回路の出力端子に出力する機能を有する、
    　ヒステリシスコンパレータ。
  2. 　請求項１において、
    　前記論理回路は、インバータ回路を有し、
    　前記論理回路の入力端子は、前記インバータ回路の入力端子に電気的に接続され、
    　前記論理回路の出力端子は、前記インバータ回路の出力端子に電気的に接続されている、
    　ヒステリシスコンパレータ。
  3. 　請求項１において、
    　前記論理回路は、ＮＡＮＤ回路を有し、
    　前記論理回路の入力端子は、前記ＮＡＮＤ回路の第１入力端子に電気的に接続され、
    　前記論理回路の出力端子は、前記ＮＡＮＤ回路の出力端子に電気的に接続されている、
    　ヒステリシスコンパレータ。
  4. 　請求項１において、
    　前記論理回路は、ＮＯＲ回路を有し、
    　前記論理回路の入力端子は、前記ＮＯＲ回路の第１入力端子に電気的に接続され、
    　前記論理回路の出力端子は、前記ＮＯＲ回路の出力端子に電気的に接続されている、
    　ヒステリシスコンパレータ。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記スイッチは、トランジスタを有し、
    　前記トランジスタは、チャネル形成領域に金属酸化物を有する、
    　ヒステリシスコンパレータ。
  6. 　請求項１乃至請求項５のいずれか一のヒステリシスコンパレータと、回路と、を有し、
    　前記回路は、
    　前記スイッチのオン状態とオフ状態の切り替えを行う機能と、
    　前記スイッチの第２端子に入力するための参照電位を生成する機能と、
    　前記コンパレータの第２入力端子に入力するための入力電圧を生成する機能と、を有する、
    　半導体装置。
  7. 　請求項６の半導体装置と、セルと、を有し、
    　前記回路は、前記セルの正極端子の電位と、前記セルの負極端子の電位と、が入力されることで、前記正極端子の電位と、前記負極端子の電位と、に応じて、前記参照電位と、前記入力電圧と、を生成する機能を有する、
    　蓄電装置。
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