KR20230071154A - 반도체 장치 및 전자 기기 - Google Patents
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Abstract
소비 전력이 감소되고, 비파괴 판독이 가능한 반도체 장치를 제공한다. 제 1 트랜지스터 및 제 1 FTJ 소자를 포함한 제 1 회로와, 제 2 트랜지스터 및 제 2 FTJ 소자를 포함한 제 2 회로를 포함하는 반도체 장치이다. 제 1 트랜지스터의 제 1 단자는 제 1 FTJ 소자의 출력 단자에 전기적으로 접속되고, 제 2 트랜지스터의 제 1 단자는 제 2 FTJ 소자의 입력 단자에 전기적으로 접속되어 있다. 또한 제 1 트랜지스터의 제 2 단자와 제 2 트랜지스터의 제 2 단자는 판독 회로에 전기적으로 접속되어 있다. 데이터의 기록 방법으로서는, 제 1 FTJ 소자 및 제 2 FTJ 소자 각각의 입력 단자와 출력 단자 사이에 전압을 인가하여, 제 1 FTJ 소자 및 제 2 FTJ 소자에서 분극을 일으킨다. 데이터의 판독 방법으로서는, 제 1 FTJ 소자와 제 2 FTJ 소자의 각각에 흐르는 차분 전류를 판독 회로에 입력한다.
Description
본 발명의 일 형태는 반도체 장치 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 구동 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 신호 처리 장치, 프로세서, 전자 기기, 시스템, 이들의 구동 방법, 이들의 제조 방법, 또는 이들의 검사 방법을 일례로서 들 수 있다.
근년, 반도체 장치의 개발이 진행되고, LSI(Large Scale Integration)로서 CPU(Central Processing Unit), 메모리 등이 주로 반도체 장치에 사용되고 있다. CPU는 반도체 소자의 집합체이고, 반도체 웨이퍼를 가공하여 칩으로 형성한 반도체 집적 회로(적어도 트랜지스터 및 메모리)를 포함한다. 또한 CPU에는 접속 단자인 전극이 형성되어 있다.
또한 상술한 반도체 집적 회로에 강유전성을 갖는 유전체를 사용한 강유전 커패시터, FTJ(Ferroelectric Tunnel Junction 또는 Ferroelectric Transportation Junction) 소자, FeFET(Ferroelectric FET) 등을 제공한 반도체 장치의 개발이 진행되고 있다. 예를 들어 특허문헌 1에는 백 게이트 측의 게이트 절연막으로서 강유전체막을 제공한 트랜지스터를 포함한 반도체 메모리 셀이 개시되어 있다. 또한 예를 들어 특허문헌 2에는 트랜지스터의 게이트에 강유전 커패시터를 전기적으로 접속한 메모리가 개시되어 있다.
근년, 전자 기기 등에서 처리되는 데이터양이 증가되는 경향이 있어, 기억 용량을 증가시키기 위하여 기억 장치, 특히 메모리 셀을 미세화하려는 시도가 이루어지고 있다. 메모리 셀을 미세화하기 위하여 용량 소자의 크기를 줄이는 경우, 그 정전 용량이 작아지기 때문에, 데이터를 긴 시간 유지하기가 어려워진다. 또한 데이터를 유지하기 위한 리프레시 동작의 횟수도 많아지기 때문에, 소비 전력도 높아지는 경우가 있다. 그러므로 기억 장치는 데이터를 긴 시간 유지할 수 있는 메모리 셀을 사용하는 것이 바람직하다.
특히, 기억 장치가 DRAM(Dynamic Random Access Memory)의 구성을 갖는 경우, 메모리 셀로부터 데이터를 판독할 때, 유지되는 데이터가 파괴되기 때문에(파괴 판독이 발생하기 때문에), 데이터의 재기록이 필수적이다. 그러므로 DRAM에는 판독 후에 데이터를 다시 기록하기 위한 회로가 필요할 경우가 있다. 또한 데이터의 재기록을 수행하기 때문에 소비 전력도 높아지는 경우가 있다.
본 발명의 일 형태는 데이터의 재기록이 불필요한 반도체 장치(비파괴 판독을 수행하는 반도체 장치)를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소비 전력이 감소된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 회로 면적이 감소된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 상술한 반도체 장치 중 어느 것을 포함한 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태의 과제는 위에서 열거한 과제에 한정되지 않는다. 위에서 열거한 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한 다른 과제는 이하에 기재되고 본 항목에서는 언급되지 않은 과제이다. 본 항목에서 언급되지 않은 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재에서 도출할 수 있는 것이고, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 중 적어도 하나의 과제를 해결하는 것이다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 모두를 해결할 필요는 없다.
(1) 본 발명의 일 형태는 제 1 회로와, 제 2 회로와, 제 3 회로를 포함하는 반도체 장치이다. 특히, 제 1 회로는 제 1 트랜지스터와 제 1 FTJ 소자를 포함하고, 제 2 회로는 제 2 트랜지스터와 제 2 FTJ 소자를 포함하고, 제 3 회로는 스위치와, 연산 증폭기와, 부하를 포함한다. 또한 제 1 FTJ 소자 및 제 2 FTJ 소자는 각각 입력 단자와, 터널 절연막과, 유전체와, 출력 단자를 포함하고, 제 1 FTJ 소자 및 제 2 FTJ 소자는 각각 입력 단자, 터널 절연막, 유전체, 출력 단자가 이 순서대로 중첩된 구성을 갖는다. 또한 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 FTJ 소자의 출력 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 FTJ 소자의 입력 단자에 전기적으로 접속되어 있다. 또한 스위치의 제 1 단자는 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 스위치의 제 2 단자는 연산 증폭기의 반전 입력 단자와 부하의 제 1 단자에 전기적으로 접속되고, 연산 증폭기의 출력 단자는 부하의 제 2 단자에 전기적으로 접속되어 있다. 또한 부하는 저항 소자, 용량 소자, 트랜지스터 중 적어도 하나를 포함한다.
(2) 또는 본 발명의 일 형태는 제 1 트랜지스터와 제 1 FTJ 소자를 포함하는 반도체 장치이다. 제 1 FTJ 소자는 입력 단자와, 터널 절연막과, 유전체와, 출력 단자를 포함하고, 제 1 FTJ 소자는 입력 단자, 터널 절연막, 유전체, 출력 단자가 이 순서대로 중첩된 구성을 갖는다. 또한 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 FTJ 소자의 출력 단자에 전기적으로 접속되어 있다.
(3) 또는 본 발명의 일 형태는 상기 (1) 또는 (2)에서 터널 절연막은 산화 실리콘 또는 질화 실리콘을 포함하고, 유전체는 하프늄 및 지르코늄 중 한쪽 또는 양쪽을 포함한 산화물을 포함하는 구성을 가져도 좋다.
(4) 또는 본 발명의 일 형태는 제 1 회로와, 제 2 회로와, 제 3 회로를 포함하고, 상기 (1)과는 다른 반도체 장치이다. 제 1 회로는 제 1 트랜지스터와 제 1 강유전 커패시터를 포함하고, 제 2 회로는 제 2 트랜지스터와 제 2 강유전 커패시터를 포함하고, 제 3 회로는 스위치와, 연산 증폭기와, 부하를 포함한다. 또한 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 강유전 커패시터의 제 1 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 강유전 커패시터의 제 1 단자에 전기적으로 접속되어 있다. 또한 스위치의 제 1 단자는 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 스위치의 제 2 단자는 연산 증폭기의 반전 입력 단자와 부하의 제 1 단자에 전기적으로 접속되고, 연산 증폭기의 출력 단자는 부하의 제 2 단자에 전기적으로 접속되어 있다. 또한 부하는 저항 소자, 용량 소자, 트랜지스터 중 적어도 하나를 포함한다. 또한 제 1 강유전 커패시터 및 제 2 강유전 커패시터는 각각 유전체를 포함하고, 유전체는 하프늄 및 지르코늄 중 한쪽 또는 양쪽을 포함한 산화물을 포함한다.
(5) 또는 본 발명의 일 형태는 제 1 회로와, 제 2 회로와, 제 3 회로를 포함하고, 상기 (1) 및 (4)와는 다른 반도체 장치이다. 제 1 회로는 제 1 트랜지스터와 제 1 회로 소자를 포함하고, 제 2 회로는 제 2 트랜지스터와 제 2 회로 소자를 포함하고, 제 3 회로는 스위치와, 연산 증폭기와, 부하를 포함한다. 또한 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 회로 소자의 제 1 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 회로 소자의 제 1 단자에 전기적으로 접속되어 있다. 또한 스위치의 제 1 단자는 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 스위치의 제 2 단자는 연산 증폭기의 반전 입력 단자와 부하의 제 1 단자에 전기적으로 접속되고, 연산 증폭기의 출력 단자는 부하의 제 2 단자에 전기적으로 접속되어 있다. 또한 부하는 저항 소자, 용량 소자, 트랜지스터 중 적어도 하나를 포함한다. 또한 제 1 회로 소자 및 제 2 회로 소자는 각각 저항 변화 소자, MTJ 소자, 상변화 메모리 소자 중 어느 하나를 포함한다.
(6) 또는 본 발명의 일 형태는 상기 (1) 내지 (5) 중 어느 하나의 반도체 장치와 하우징을 포함하는 전자 기기이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용한 장치이고, 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함한 회로, 이 회로를 포함한 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 포함한 칩, 패키지에 칩 등을 수납한 전자 부품은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 그 자체가 반도체 장치인 경우가 있고, 반도체 장치를 포함하는 경우가 있다.
또한 본 명세서 등에서 X와 Y가 접속된다고 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다. X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되는 경우에는, 일례로서 X와 Y를 전기적으로 접속할 수 있는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 디바이스, 발광 디바이스, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 스위치는 온과 오프가 제어되는 기능을 갖는다. 즉 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다.
X와 Y가 기능적으로 접속되는 경우에는, 일례로서 X와 Y를 기능적으로 접속할 수 있는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(디지털 아날로그 변환 회로, 아날로그 디지털 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 일례로서, X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되는 것으로 한다.
또한 X와 Y가 전기적으로 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)를 포함하는 것으로 한다.
또한 예를 들어 "X와, Y와, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "트랜지스터의 소스(또는 제 1 단자 등)는 X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 또한 이들 표현 방법은 일례이고, 이들 표현 방법에 한정되지 않는다. 여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 회로도상 독립된 구성 요소들이 전기적으로 접속되는 것처럼 도시되어 있는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽의 구성 요소의 기능을 겸비한다. 따라서 본 명세서에서의 전기적인 접속이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
또한 본 명세서 등에서 "저항 소자"란, 예를 들어 0Ω보다 저항값이 높은 회로 소자, 0Ω보다 저항값이 높은 배선 등으로 할 수 있다. 그러므로 본 명세서 등에서 "저항 소자"는 저항값을 갖는 배선, 소스와 드레인 간을 전류가 흐르는 트랜지스터, 다이오드, 코일 등을 포함하는 것으로 한다. 그러므로 "저항 소자"라는 용어는 "저항", "부하", "저항값을 갖는 영역" 등의 용어로 바꿔 말할 수 있는 경우가 있다. 반대로 "저항", "부하", "저항값을 갖는 영역"이라는 용어는 "저항 소자" 등의 용어로 바꿔 말할 수 있는 경우가 있다. 저항값은 예를 들어 바람직하게는 1mΩ 이상 10Ω 이하, 더 바람직하게는 5mΩ 이상 5Ω 이하, 더욱 바람직하게는 10mΩ 이상 1Ω 이하로 할 수 있다. 또한 예를 들어 1Ω 이상 1×109Ω 이하로 하여도 좋다.
또한 본 명세서 등에서 "용량 소자"는, 예를 들어 정전 용량이 0F보다 높은 회로 소자, 정전 용량이 0F보다 높은 배선의 영역, 기생 용량, 트랜지스터의 게이트 용량 등으로 할 수 있다. 그러므로 본 명세서 등에서 "용량 소자"는 한 쌍의 전극과, 상기 전극 사이에 포함되는 유전체를 포함하는 회로 소자 등을 포함하는 것으로 한다. 또한 "용량 소자", "기생 용량", "게이트 용량" 등이라는 용어는 "용량" 등의 용어로 바꿔 말할 수 있는 경우가 있다. 반대로 "용량"이라는 용어는 "용량 소자", "기생 용량", "게이트 용량" 등의 용어로 바꿔 말할 수 있는 경우가 있다. 또한 "용량"의 "한 쌍의 전극"이라는 용어는 "한 쌍의 도전체", "한 쌍의 도전 영역", "한 쌍의 영역" 등으로 바꿔 말할 수 있다. 또한 정전 용량은 예를 들어 0.05fF 이상 10pF 이하로 할 수 있다. 또한 예를 들어 1pF 이상 10μF 이하로 하여도 좋다.
또한 본 명세서 등에서 트랜지스터는 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 포함한다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 단자이다. 소스 또는 드레인으로서 기능하는 2개의 단자는 트랜지스터의 입출력 단자이다. 2개의 입출력 단자는 트랜지스터의 도전형(n채널형, p채널형) 및 트랜지스터의 3개의 단자에 인가되는 전위의 높낮이에 따라, 한쪽이 소스가 되고 다른 쪽이 드레인이 된다. 그러므로 본 명세서 등에서는, 소스 및 드레인이라는 용어는 서로 바꿔 말할 수 있는 경우가 있다. 또한 본 명세서 등에서는, 트랜지스터의 접속 관계를 설명하는 경우, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자), "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 또한 트랜지스터의 구조에 따라서는 상술한 3개의 단자에 더하여 백 게이트를 포함하는 경우가 있다. 이 경우, 본 명세서 등에서 트랜지스터의 게이트 및 백 게이트 중 한쪽을 제 1 게이트라고 부르고, 트랜지스터의 게이트 및 백 게이트 중 다른 쪽을 제 2 게이트라고 부르는 경우가 있다. 또한 같은 트랜지스터에서 "게이트"와 "백 게이트"라는 용어는 서로 바꿀 수 있는 경우가 있다. 또한 트랜지스터가 3개 이상의 게이트를 포함하는 경우, 본 명세서 등에서는 각 게이트를 제 1 게이트, 제 2 게이트, 제 3 게이트 등이라고 부를 수 있다.
예를 들어 본 명세서 등에서 트랜지스터의 일례로서는, 2개 이상의 게이트 전극을 포함한 멀티 게이트 구조의 트랜지스터를 사용할 수 있다. 멀티 게이트 구조로 하면, 채널 형성 영역이 직렬로 접속되기 때문에, 복수의 트랜지스터가 직렬로 접속된다. 따라서 멀티 게이트 구조로 하면, 오프 전류의 감소, 트랜지스터의 내압 향상(신뢰성 향상)을 도모할 수 있다. 또는 멀티 게이트 구조로 하면, 포화 영역에서 동작할 때, 드레인과 소스 사이의 전압이 변화되어도 드레인과 소스 사이의 전류가 그다지 변화되지 않기 때문에, 기울기가 평평한 전압-전류 특성을 얻을 수 있다. 기울기가 평평한 전압-전류 특성을 이용하면, 이상적인 전류원 회로 또는 저항값이 매우 높은 능동 부하를 실현할 수 있다. 그 결과, 특성이 좋은 차동 회로 또는 커런트 미러 회로 등을 실현할 수 있다.
또한 회로도에서 단일의 회로 소자가 도시되어 있는 경우에도 상기 회로 소자가 복수의 회로 소자를 포함하는 경우가 있다. 예를 들어 회로도에서 하나의 저항 소자가 도시되어 있는 경우에는 2개 이상의 저항 소자가 직렬로 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다. 또한 예를 들어 회로도에서 하나의 용량 소자가 도시되어 있는 경우에는 2개 이상의 용량 소자가 병렬로 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다. 또한 예를 들어 회로도에서 하나의 트랜지스터가 도시되어 있는 경우에는 2개 이상의 트랜지스터가 직렬로 전기적으로 접속되고, 또한 각 트랜지스터의 게이트가 서로 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다. 또한 이와 마찬가지로, 예를 들어 회로도에서 하나의 스위치가 도시되어 있는 경우에는 상기 스위치가 2개 이상의 트랜지스터를 포함하고, 2개 이상의 트랜지스터가 직렬 또는 병렬로 전기적으로 접속되고, 각 트랜지스터의 게이트가 서로 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한 본 명세서 등에서 노드는 회로 구성, 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등으로 바꿔 말할 수 있다. 또한 단자, 배선 등을 노드로 바꿔 말할 수 있다.
또한 본 명세서 등에서 "전압"과 "전위"는 적절히 바꿔 말할 수 있다. "전압"은 기준이 되는 전위와의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, "전압"을 "전위"로 바꿔 말할 수 있다. 또한 그라운드 전위는 반드시 0V를 의미하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위가 변화됨으로써, 배선에 공급되는 전위, 회로 등에 인가되는 전위, 회로 등으로부터 출력되는 전위 등도 변화된다.
또한 본 명세서 등에서 "고레벨 전위", "저레벨 전위"라는 용어는 특정의 전위를 의미하는 것은 아니다. 예를 들어 2개의 배선의 양쪽이 "고레벨 전위를 공급하는 배선으로서 기능한다"라고 기재되는 경우, 양쪽의 배선이 공급하는 각 고레벨 전위는 서로 같지 않아도 된다. 또한 마찬가지로 2개의 배선의 양쪽이 "저레벨 전위를 공급하는 배선으로서 기능한다"라고 기재되는 경우, 양쪽의 배선이 공급하는 각 저레벨 전위는 서로 같지 않아도 된다.
"전류"란 전하의 이동 현상(전기 전도)을 말하고, 예를 들어 "양의 하전체(荷電體)의 전기 전도가 발생하고 있다"라는 기재는, "그 반대 방향으로 음의 하전체의 전기 전도가 발생하고 있다"라고 바꿔 말할 수 있다. 그러므로 본 명세서 등에서 "전류"란 별도의 설명이 없는 한, 캐리어의 이동에 따른 전하의 이동 현상(전기 전도)을 말하는 것으로 한다. 여기서 캐리어란 전자, 정공, 음이온, 양이온, 착이온 등이고, 전류가 흐르는 시스템(예를 들어 반도체, 금속, 전해액, 진공 중 등)에 따라 캐리어가 다르다. 또한 배선 등에서의 "전류의 방향"은 양전하를 띤 캐리어가 이동하는 방향이고, 양의 전류량으로 기재한다. 바꿔 말하면, 음전하를 띤 캐리어가 이동하는 방향은 전류의 방향과 반대 방향이고, 음의 전류량으로 표현된다. 따라서 본 명세서 등에서 전류의 양과 음(또는 전류의 방향)에 대하여 별도의 설명이 없는 경우, "소자 A로부터 소자 B로 전류가 흐른다" 등의 기재는 "소자 B로부터 소자 A로 전류가 흐른다" 등으로 바꿔 말할 수 있는 것으로 한다. 또한 "소자 A에 전류가 입력된다" 등의 기재는 "소자 A로부터 전류가 출력된다" 등으로 바꿔 말할 수 있는 것으로 한다.
또한 본 명세서 등에서 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 개수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 생략될 수도 있다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 용어는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있는 경우가 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서 등에서 설명한 용어에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다. 예를 들어 "도전체의 상면에 위치하는 절연체"라는 표현은, 나타낸 도면의 방향을 180° 회전시킴으로써, "도전체의 하면에 위치하는 절연체"라고 바꿔 말할 수 있다.
또한 "위" 또는 "아래"라는 용어는, 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접촉하는 것에 한정되지 않는다. 예를 들어 "절연층(A) 위의 전극(B)"이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접촉되어 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 본 명세서 등에서 "막", "층" 등의 용어는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다. 또는 경우 또는 상황에 따라 "막", "층" 등의 용어를 사용하지 않고, 다른 용어로 바꿀 수 있다. 예를 들어 "도전층" 또는 "도전막"이라는 용어를 "도전체"라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연층", "절연막"이라는 용어를 "절연체"라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에서 "전극", "배선", "단자" 등의 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극" 또는 "배선"이라는 용어는, 복수의 "전극" 또는 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다. 또한 예를 들어 "단자"는 "배선" 또는 "전극"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "단자"라는 용어는, 복수의 "전극", "배선", "단자" 등이 일체가 되어 형성되어 있는 경우 등도 포함한다. 그러므로 예를 들어 "전극"은 "배선" 또는 "단자"의 일부가 될 수 있고, 예를 들어 "단자"는 "배선" 또는 "전극"의 일부가 될 수 있다. 또한 "전극", "배선", "단자" 등의 용어는 경우에 따라 "영역" 등의 용어로 치환되는 경우가 있다.
또한 본 명세서 등에서 "배선", "신호선", "전원선" 등의 용어는, 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "배선"이라는 용어를 "신호선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어 "배선"이라는 용어를 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선", "전원선" 등의 용어를 "배선"이라는 용어로 변경할 수 있는 경우가 있다. "전원선" 등의 용어는 "신호선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선" 등의 용어는 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 배선에 인가되는 "전위"라는 용어를 경우 또는 상황에 따라 "신호" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호" 등의 용어는 "전위"라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 반도체의 불순물이란, 예를 들어 반도체층을 구성하는 주성분 이외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이다. 불순물이 포함되면, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 주성분 이외의 전이 금속 등이 있고, 특히 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 구체적으로는, 반도체가 실리콘층인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 15족 원소 등(다만 산소, 수소는 제외함)이 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 갖는 것을 말한다. 그러므로 스위치는 제어 단자와는 별도로 전류를 흘리는 단자를 2개 또는 3개 이상 포함하는 경우가 있다. 일례로서는, 전기적 스위치, 기계적 스위치 등을 사용할 수 있다. 즉 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정의 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다. 또한 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란 예를 들어 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있다고 간주할 수 있는 상태, 소스 전극과 드레인 전극 사이에 전류를 흘릴 수 있는 상태 등을 말한다. 또한 트랜지스터의 "비도통 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는, MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 그 스위치는 기계적으로 동작시킬 수 있는 전극을 포함하고, 그 전극의 움직임에 따라 도통과 비도통을 제어하여 동작한다.
본 명세서에서 "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행" 또는 "대략 평행"이란 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한 "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직" 또는 "대략 수직"이란 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
본 발명의 일 형태에 의하여, 데이터의 재기록이 불필요한 반도체 장치(비파괴 판독을 수행하는 반도체 장치)를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 소비 전력이 감소된 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 회로 면적이 감소된 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 상술한 반도체 장치 중 어느 것을 포함한 전자 기기를 제공할 수 있다.
또한 본 발명의 일 형태의 효과는 위에서 열거한 효과에 한정되지 않는다. 위에서 열거한 효과는 다른 효과의 존재를 방해하는 것이 아니다. 또한 다른 효과는 이하에 기재되고 본 항목에서는 언급되지 않은 효과이다. 본 항목에서 언급되지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재에서 도출할 수 있는 것이고, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 효과 및 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서 본 발명의 일 형태는 경우에 따라서는 위에서 열거한 효과를 갖지 않는 경우도 있다.
도 1의 (A) 내지 (C)는 반도체 장치의 메모리 셀의 구성예를 나타낸 회로도이다.
도 2는 반도체 장치의 구성예를 나타낸 회로도이다.
도 3은 반도체 장치의 메모리 셀의 동작예를 설명하는 타이밍 차트이다.
도 4는 반도체 장치의 메모리 셀의 동작예를 설명하는 타이밍 차트이다.
도 5의 (A) 및 (B)는 반도체 장치의 메모리 셀의 동작예를 설명하는 타이밍 차트이다.
도 6의 (A) 및 (B)는 반도체 장치의 메모리 셀의 구성예를 나타낸 회로도이다.
도 7은 기억 장치의 구성예를 나타낸 블록도이다.
도 8은 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 9는 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 10은 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 11은 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 12는 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 13은 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 14의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 15는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 16의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 17은 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 18은 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 19는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 20은 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 21의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이고, 도 21의 (B)는 결정성 IGZO의 XRD 스펙트럼을 설명하는 도면이고, 도 21의 (C)는 결정성 IGZO의 나노빔 전자 회절 패턴을 설명하는 도면이다.
도 22의 (A)는 반도체 웨이퍼의 일례를 나타낸 사시도이고, 도 22의 (B)는 칩의 일례를 나타낸 사시도이고, 도 22의 (C) 및 (D)는 전자 부품의 일례를 나타낸 사시도이다.
도 23은 CPU를 설명하는 블록도이다.
도 24의 (A) 내지 (I)는 제품의 일례를 설명하는 사시도 또는 모식도이다.
도 2는 반도체 장치의 구성예를 나타낸 회로도이다.
도 3은 반도체 장치의 메모리 셀의 동작예를 설명하는 타이밍 차트이다.
도 4는 반도체 장치의 메모리 셀의 동작예를 설명하는 타이밍 차트이다.
도 5의 (A) 및 (B)는 반도체 장치의 메모리 셀의 동작예를 설명하는 타이밍 차트이다.
도 6의 (A) 및 (B)는 반도체 장치의 메모리 셀의 구성예를 나타낸 회로도이다.
도 7은 기억 장치의 구성예를 나타낸 블록도이다.
도 8은 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 9는 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 10은 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 11은 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 12는 기억 장치의 동작예를 설명하는 타이밍 차트이다.
도 13은 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 14의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 15는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 16의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 17은 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 18은 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 19는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 20은 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 21의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이고, 도 21의 (B)는 결정성 IGZO의 XRD 스펙트럼을 설명하는 도면이고, 도 21의 (C)는 결정성 IGZO의 나노빔 전자 회절 패턴을 설명하는 도면이다.
도 22의 (A)는 반도체 웨이퍼의 일례를 나타낸 사시도이고, 도 22의 (B)는 칩의 일례를 나타낸 사시도이고, 도 22의 (C) 및 (D)는 전자 부품의 일례를 나타낸 사시도이다.
도 23은 CPU를 설명하는 블록도이다.
도 24의 (A) 내지 (I)는 제품의 일례를 설명하는 사시도 또는 모식도이다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 채널 형성 영역에 금속 산화물이 포함되는 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 갖는 트랜지스터의 채널 형성 영역을 구성할 수 있는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 할 수 있다. 또한 OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터로 바꿔 말할 수 있다.
또한 본 명세서 등에서, 질소를 포함하는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 하여도 좋다.
또한 본 명세서 등에서 각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 기재되는 경우에는, 구성예를 서로 적절히 조합할 수 있다.
또한 어떤 하나의 실시형태에서 설명하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음)과, 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음) 중 적어도 하나의 내용에 대하여 적용, 조합, 또는 치환 등을 할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어떤 하나의 실시형태에서 제시하는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 제시하는 다른 도면(일부이어도 좋음), 하나 또는 복수의 다른 실시형태에서 제시하는 도면(일부이어도 좋음) 중 적어도 하나의 도면과 조합함으로써 더 많은 도면을 구성할 수 있다.
본 명세서에 기재되는 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한 실시형태의 발명의 구성에서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 사시도 등에서는, 도면의 명확성을 기하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다.
본 명세서 등에서 복수의 요소에 같은 부호를 사용하고, 이들을 특별히 구별할 필요가 있는 경우에는, 부호에 "_1", "[n]", "[m, n]" 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 또한 도면 등에서 부호에 "_1", "[n]", "[m, n]" 등의 식별용 부호를 붙여서 기재하고, 본 명세서 등에서 이들을 구별할 필요가 없는 경우에는, 식별용 부호를 기재하지 않는 경우가 있다.
또한 본 명세서의 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 그 스케일에 반드시 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈에 기인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 대하여 설명한다.
<구성예 1>
도 1의 (A)는 본 발명의 일 형태의 반도체 장치인 기억 장치에 제공되는 회로(MCs)의 회로 구성예를 나타낸 것이다.
회로(MCs)는 트랜지스터(M1)와 FTJ 소자(FJA)를 포함한다. 또한 회로(MCs)는 예를 들어 메모리 셀 등이라고 불리는 경우가 있다.
FTJ 소자(FJA)는 한 쌍의 전극과, 강유전성을 가질 수 있는 재료와, 터널 절연막으로서 기능하는 절연체를 포함하는 터널 접합 소자이다. 또한 FTJ 소자는 강유전성을 가질 수 있는 재료의 분극의 방향에 따라 저항값이 변화되는 기능을 갖는다.
상기 절연체는 강유전성을 가질 수 있는 재료와 중첩되도록 배치되고, 상기 절연체 및 강유전성을 가질 수 있는 재료는 상기 한 쌍의 전극 사이에 제공된다. 또한 터널 절연막으로서 기능하는 절연체가 강유전성을 가질 수 있는 재료와 중첩되도록 제공되어 있기 때문에, FTJ 소자는 정류 특성을 갖는다. 예를 들어 FTJ 소자가, 한 쌍의 전극 중 한쪽, 터널 절연막으로서 기능하는 절연체, 강유전성을 가질 수 있는 재료, 한 쌍의 전극 중 다른 쪽이 이 순서대로 적층된 구성을 가질 때, FTJ 소자에서 전류가 흐르는 순방향은, 한 쌍의 전극 중 한쪽으로부터 한 쌍의 전극 중 다른 쪽으로의 방향이 된다. 또한 본 명세서에서는, 상기 한 쌍의 전극 중 한쪽을 입력 단자라고 기재하고, 상기 한 쌍의 전극 중 다른 쪽을 출력 단자라고 기재한다.
예를 들어 본 명세서 등에서 설명하는 FTJ 소자는, 평탄한 절연막 또는 도전막 위에 제 1 도전체, 터널 절연막, 강유전성을 가질 수 있는 재료, 제 2 도전체를 이 순서대로 적층함으로써 형성할 수 있다. 또한 제 1 도전체는 하부 전극이라고 바꿔 말할 수 있고, 제 2 도전체는 상부 전극이라고 바꿔 말할 수 있다. 또한 이때, 제 1 도전체와 제 2 도전체는 상술한 한 쌍의 전극에 대응하고, 제 1 도전체(하부 전극)는 일례로서 입력 단자로서 기능하고, 제 2 도전체(상부 전극)는 일례로서 출력 단자로서 기능한다. 또한 예를 들어 본 명세서 등에서 설명하는 FTJ 소자는, 평탄한 절연막 또는 도전막 위에 제 1 도전체(하부 전극), 강유전성을 가질 수 있는 재료, 터널 절연막, 제 2 도전체(상부 전극)를 이 순서대로 적층함으로써 형성되어도 좋다. 또한 이때, 제 1 도전체(하부 전극)는 일례로서 출력 단자로서 기능하고, 제 2 도전체(상부 전극)는 일례로서 입력 단자로서 기능한다.
또한 터널 절연막으로서는, 예를 들어 산화 실리콘, 질화 실리콘, 산화 실리콘과 질화 실리콘의 적층체 등을 사용할 수 있다.
또한 상술한 바와 같이, FTJ 소자는 강유전성을 가질 수 있는 재료의 분극의 방향에 따라 저항값이 변화된다. 예를 들어 FTJ 소자의 입력 단자와 출력 단자 사이의 강유전성을 가질 수 있는 재료에서, 분극의 방향이 출력 단자로부터 입력 단자로의 방향(이때의 분극 벡터의 방향을 음으로 함)이 되어 있는 경우, FTJ 소자에서 입력 단자로부터 출력 단자로 흐르는 전류의 양은 증가된다. 한편, FTJ 소자의 입력 단자와 출력 단자 사이의 강유전성을 가질 수 있는 재료에서, 분극의 방향이 입력 단자로부터 출력 단자로의 방향(이때의 분극 벡터의 방향을 양으로 함)이 되어 있는 경우, FTJ 소자에서 입력 단자로부터 출력 단자로 흐르는 전류의 양은 감소된다. 즉 FTJ 소자에서 분극의 방향이 입력 단자로부터 출력 단자로의 방향이 되어 있는 경우, FTJ 소자의 입력 단자로부터 출력 단자로 흐르는 전류에 대한 저항값은 감소되고, 또한 FTJ 소자에서 분극의 방향이 출력 단자로부터 입력 단자로의 방향이 되어 있는 경우, FTJ 소자의 입력 단자로부터 출력 단자로 흐르는 전류에 대한 저항값은 증가된다.
또한 FTJ 소자의 강유전성을 가질 수 있는 재료에서 분극을 일으키는(분극의 방향을 변화시키는) 방법으로서는, 예를 들어 FTJ 소자의 입력 단자와 출력 단자 사이에 고전압을 인가하면 좋다. 예를 들어 FTJ 소자의 입력 단자 측에 고레벨 전위를 공급하고 출력 단자 측에 저레벨 전위를 공급함으로써, FTJ 소자의 강유전성을 가질 수 있는 재료에서 분극의 방향이 입력 단자로부터 출력 단자로의 방향(양의 방향)이 되고, 한편 FTJ 소자의 입력 단자 측에 저레벨 전위를 공급하고 출력 단자 측에 고레벨 전위를 공급함으로써, 분극의 방향이 출력 단자로부터 입력 단자로의 방향(음의 방향)이 된다. 또한 FTJ 소자는 분극의 강도에서 히스테리시스성을 갖기 때문에, 분극을 일으키기(분극의 방향을 변화시키기) 위해서는 FTJ 소자의 구조에 적합한 전압을 인가할 필요가 있고, 상기 전압보다 낮은 전압에서는 FTJ 소자에서 분극이 일어나지 않는다(분극의 방향이 변화되지 않는다).
또한 본 명세서의 도면에서 FTJ 소자는 다이오드의 회로 기호에 화살표를 추가하여 나타내었다. 또한 본 명세서의 도면에서 배선에 접속되어 있는 다이오드의 회로 기호의 애노드에 상당하는 삼각형의 변이 FTJ 소자에서의 입력 단자를 나타내고, 배선에 접속되어 있는 다이오드의 회로 기호의 캐소드에 상당하는 삼각형의 꼭짓점 및 선이 FTJ 소자에서의 출력 단자를 나타낸다.
또한 강유전성을 가질 수 있는 재료로서는 예를 들어 산화 하프늄을 사용하는 것이 바람직하다. 또한 FTJ 소자에 포함되는 강유전성을 가질 수 있는 재료로서 산화 하프늄을 사용하는 경우, 산화 하프늄의 막 두께(또는 FTJ 소자의 한 쌍의 전극 사이의 거리)는 10nm 이하로 하는 것이 바람직하고, 5nm 이하로 하는 것이 더 바람직하고, 2nm 이하로 하는 것이 더욱 바람직하다.
또는 강유전성을 가질 수 있는 재료로서는, 산화 하프늄 이외에는 산화 지르코늄, 산화 지르코늄 하프늄(HfZrOX(X는 0보다 큰 실수로 함) 또는 HZO라고 기재하는 경우가 있음), 산화 하프늄에 원소(J1)(여기서 원소(J1)는 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)를 첨가한 재료, 산화 지르코늄에 원소(J2)(여기서 원소(J2)는 하프늄(Hf), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)를 첨가한 재료 등을 들 수 있다. 또한 강유전성을 가질 수 있는 재료로서는, 타이타늄산 납(PbTiOX라고 기재하는 경우가 있음), 타이타늄산 바륨 스트론튬(BST), 타이타늄산 스트론튬, 타이타늄산 지르콘산 납(PZT), 탄탈럼산 비스무트산 스트론튬(SBT), 비스무트 페라이트(BFO), 타이타늄산 바륨 등, 페로브스카이트 구조를 갖는 압전 세라믹을 사용하여도 좋다. 또한 강유전성을 가질 수 있는 재료로서는, 예를 들어 위에서 열거한 재료 중에서 선택된 혼합물 또는 화합물로 할 수 있다. 또는 강유전성을 가질 수 있는 재료는, 위에서 열거한 재료 중에서 선택된 복수의 재료로 이루어진 적층 구조를 가질 수 있다. 또한 산화 하프늄, 산화 지르코늄, 산화 지르코늄 하프늄, 및 산화 하프늄에 원소(J1)를 첨가한 재료 등은 성막 조건뿐만 아니라 각종 공정 등에 따라서도 결정 구조(특성)가 변화될 수 있기 때문에, 본 명세서 등에서는 상술한 재료는 강유전체라고 불릴 뿐만 아니라, 강유전성을 가질 수 있는 재료라고도 불린다.
또한 강유전성을 가질 수 있는 재료로서 산화 지르코늄 하프늄을 사용하는 경우, 원자층 퇴적(ALD: Atomic Layer Deposition)법, 특히 열 ALD법을 사용하여 성막을 하는 것이 바람직하다. 또한 열 ALD법을 사용하여 강유전성을 가질 수 있는 재료를 성막하는 경우에는, 전구체로서 탄화수소(Hydro Carbon, HC라고도 함)를 포함하지 않는 재료를 사용하는 것이 적합하다. 강유전성을 가질 수 있는 재료 내에 수소 및 탄소 중 어느 한쪽 또는 양쪽이 포함되는 경우, 강유전성을 가질 수 있는 재료의 결정화가 저해되는 경우가 있다. 따라서 상술한 바와 같이, 탄화수소를 포함하지 않는 전구체를 사용함으로써, 강유전성을 가질 수 있는 재료 내의 수소 및 탄소 중 어느 한쪽 또는 양쪽의 농도를 감소시키는 것이 바람직하다. 예를 들어 탄화수소를 포함하지 않는 전구체로서는 염소계 재료가 있다. 또한 강유전성을 가질 수 있는 재료로서 산화 하프늄 및 산화 지르코늄을 포함한 재료(산화 지르코늄 하프늄 등)를 사용하는 경우에는, 전구체로서는 HfCl4 및/또는 ZrCl4를 사용하면 좋다.
또한 강유전성을 가질 수 있는 재료를 사용한 막을 성막하는 경우, 막 내의 불순물, 여기서는 수소, 탄화수소, 및 탄소 중 적어도 하나 이상을 철저히 배제함으로써, 강유전성을 가질 수 있는 고순도 진성의 막을 형성할 수 있다. 또한 강유전성을 가질 수 있는 고순도 진성의 막과, 아래의 실시형태에서 설명하는 고순도 진성의 산화물 반도체는 제조 공정의 정합성이 매우 높다. 따라서 생산성이 높은 반도체 장치의 제작 방법을 제공할 수 있다.
또한 강유전성을 가질 수 있는 재료로서 산화 지르코늄 하프늄을 사용하는 경우, 열 ALD법을 사용하여 산화 하프늄과 산화 지르코늄을 1:1의 조성을 갖도록 교대로 성막하는 것이 바람직하다.
또한 열 ALD법을 사용하여 강유전성을 가질 수 있는 재료를 성막하는 경우, 산화제로서는 H2O 또는 O3을 사용할 수 있다. 다만 열 ALD법에서 사용하는 산화제는 이들에 한정되지 않는다. 예를 들어 열 ALD법에서 사용하는 산화제로서는, O2, O3, N2O, NO2, H2O, 및 H2O2 중에서 선택되는 어느 하나 또는 복수가 포함되어도 좋다.
또한 강유전성을 가질 수 있는 재료의 결정 구조는 특별히 한정되지 않는다. 예를 들어 강유전성을 가질 수 있는 재료의 결정 구조는 입방정계, 정방정계, 직방정계, 및 단사정계 중에서 선택되는 어느 하나의 결정 구조 또는 이들 결정 구조 중 복수를 갖는 복합 구조로 하면 좋다. 특히, 강유전성을 가질 수 있는 재료가 직방정계의 결정 구조를 가지면, 강유전성이 발현하기 때문에 바람직하다. 또는 강유전성을 가질 수 있는 재료는 비정질 구조와 결정 구조의 복합 구조를 가져도 좋다.
트랜지스터(M1)로서는 예를 들어 OS 트랜지스터를 적용할 수 있다. OS 트랜지스터의 채널 형성 영역에 포함되는 금속 산화물로서는, 예를 들어 인듐, 갈륨, 아연 중 적어도 하나를 포함한 산화물이 포함되는 것이 바람직하다. 또는 상기 금속 산화물은 예를 들어 인듐, 원소 M(원소 M으로서는 예를 들어 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류 등이 있음), 아연 중 적어도 하나를 포함한 산화물이어도 좋다. 또한 트랜지스터(M1)는 실시형태 3에서 기재하는 트랜지스터의 구조를 갖는 것이 더 바람직하다.
또한 트랜지스터(M1)로서는, OS 트랜지스터 이외에는 실리콘이 채널 형성 영역에 포함되는 트랜지스터(이하, Si 트랜지스터라고 함)를 적용하여도 좋다. 또한 상기 실리콘으로서는, 예를 들어 비정질 실리콘(수소화 비정질 실리콘이라고 하는 경우가 있음), 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등을 사용하여도 좋다.
또한 트랜지스터(M1)로서는, OS 트랜지스터 및 Si 트랜지스터 이외에는, Ge 등이 채널 형성 영역에 포함되는 트랜지스터, ZnSe, CdS, GaAs, InP, GaN, SiGe 등의 화합물 반도체가 채널 형성 영역에 포함되는 트랜지스터, 탄소 나노 튜브가 채널 형성 영역에 포함되는 트랜지스터, 유기 반도체가 채널 형성 영역에 포함되는 트랜지스터 등을 적용하여도 좋다.
또한 도 1의 (A)에 나타낸 트랜지스터는 일례로서 채널의 상하에 게이트를 포함한 구조의 트랜지스터이고, 트랜지스터(M1)는 제 1 게이트와 제 2 게이트를 포함한다. 편의상의 이유로 일례로서 제 1 게이트를 게이트(프런트 게이트라고 기재하는 경우가 있음)라고 기재하고 제 2 게이트를 백 게이트라고 기재하여 구별하였지만, 제 1 게이트와 제 2 게이트는 서로 바꿀 수 있다. 그러므로 본 명세서 등에서 "게이트"라는 용어는 "백 게이트"라는 용어와 바꿔 기재할 수 있다. 마찬가지로, "백 게이트"라는 용어는 "게이트"라는 용어와 바꿔 기재할 수 있다. 구체적인 예로서, "게이트는 제 1 배선에 전기적으로 접속되고, 백 게이트는 제 2 배선에 전기적으로 접속되어 있다"와 같은 접속 구성은, "백 게이트는 제 1 배선에 전기적으로 접속되고, 게이트는 제 2 배선에 전기적으로 접속되어 있다"와 같은 접속 구성으로 치환할 수 있다.
또한 본 발명의 일 형태의 반도체 장치의 회로(MCs)는 트랜지스터의 백 게이트의 접속 구성에 의존하지 않는다. 도 1의 (A)에 나타낸 트랜지스터(M1)에서는 백 게이트가 도시되고, 상기 백 게이트의 접속 구성에 대해서는 도시되지 않았지만, 상기 백 게이트가 전기적으로 접속되는 부분은 설계의 단계에서 결정할 수 있다. 예를 들어 백 게이트를 포함한 트랜지스터에서, 그 트랜지스터의 온 전류를 높이기 위하여 게이트와 백 게이트를 전기적으로 접속하여도 좋다. 즉 예를 들어 트랜지스터(M1)의 게이트와 백 게이트를 전기적으로 접속하여도 좋다. 또한 예를 들어 백 게이트를 포함한 트랜지스터에서, 그 트랜지스터의 문턱 전압을 변동시키기 위하여 또는 그 트랜지스터의 오프 전류를 낮추기 위하여, 외부 회로 등에 전기적으로 접속되는 배선을 제공하고, 상기 외부 회로 등에 의하여 트랜지스터의 백 게이트에 고정 전위 또는 가변 전위를 공급하여도 좋다. 또한 이는 도 1의 (A)뿐만 아니라 명세서의 다른 부분에 기재된 트랜지스터 또는 다른 도면에 나타낸 트랜지스터에 대해서도 마찬가지이다.
또한 본 발명의 일 형태의 반도체 장치의 회로(MCs)는 회로(MCs)에 포함되는 트랜지스터의 구조에 의존하지 않는다. 예를 들어 도 1의 (A)에 나타낸 트랜지스터(M1)는 도 1의 (B)에 나타낸 바와 같이, 백 게이트를 포함하지 않는 구성, 즉 싱글 게이트 구조의 트랜지스터이어도 좋다. 또한 일부의 트랜지스터는 백 게이트를 포함하는 구성으로 하고, 다른 일부의 트랜지스터는 백 게이트를 포함하지 않는 구성으로 하여도 좋다. 또한 이는 도 1의 (A)뿐만 아니라 명세서의 다른 부분에 기재된 트랜지스터 또는 다른 도면에 나타낸 트랜지스터에 대해서도 마찬가지이다.
또한 도 1의 (A)에 나타낸 트랜지스터(M1)는 일례로서 n채널형 트랜지스터로서 나타내었지만, 상황 또는 경우에 따라 p채널형 트랜지스터로 치환하여도 좋다. 또한 n채널형 트랜지스터를 p채널형 트랜지스터로 치환한 경우, 회로(MCs)가 정상적으로 동작하도록 회로(MCs) 등에 입력되는 전위 등을 적절히 변경할 필요가 있다. 또한 회로(MCs)로부터 출력되는 결과도 변화되는 경우가 있다. 또한 이는 도 1의 (A)뿐만 아니라 명세서의 다른 부분에 기재된 트랜지스터 또는 다른 도면에 나타낸 트랜지스터에 대해서도 마찬가지이다. 또한 본 실시형태에서는 트랜지스터(M1)를 n채널형 트랜지스터로 가정하여 회로(MCs)의 구성 및 동작에 대하여 설명한다.
도 1의 (A)의 회로(MCs)에서, 트랜지스터(M1)의 제 1 단자는 배선(WRDL)에 전기적으로 접속되고, 트랜지스터(M1)의 게이트는 배선(WRWL)에 전기적으로 접속되어 있다. 또한 FTJ 소자(FJA)의 입력 단자는 배선(FCA)에 전기적으로 접속되어 있다. 또한 FTJ 소자(FJA)의 출력 단자는 트랜지스터(M1)의 제 2 단자에 전기적으로 접속되어 있다.
배선(WRDL)은 일례로서, 회로(MCs)에 기록되는 데이터를 송신하는 배선으로서 기능한다. 또한 배선(WRDL)은 일례로서, 회로(MCs)로부터 판독된 데이터를 송신하는 배선으로서도 기능한다. 즉 배선(WRDL)은 기록 데이터선 및 판독 데이터선으로서 기능한다.
배선(WRWL)은 일례로서, 데이터가 기록되는 회로(MCs)를 선택하기 위한 배선으로서 기능한다. 또한 배선(WRWL)은 일례로서, 유지되는 데이터의 판독이 수행되는 회로(MCs)를 선택하기 위한 배선으로서 기능한다. 즉 배선(WRWL)은 기록 워드선 및 판독 워드선으로서 기능한다.
배선(FCA)은 일례로서, 회로(MCs)에 데이터를 기록할 때, FTJ 소자(FJA)에 포함되는 강유전성을 가질 수 있는 재료에서 분극을 일으킬 정도의 가변 전위를 공급하는 배선으로서 기능한다. 또한 배선(FCA)은 일례로서, 회로(MCs)로부터 데이터를 판독할 때, 강유전성을 가질 수 있는 재료에서 분극을 변화시키지 않을 정도의 전위를 공급하는 배선으로서도 기능한다.
또한 본 발명의 일 형태의 반도체 장치인 기억 장치에 제공되는 회로(MCs)의 회로 구성예로서는, 도 1의 (C)에 나타낸 바와 같이, 도 1의 (A)의 FTJ 소자(FJA)의 입력 단자와 출력 단자를 서로 바꾼 구성으로 하여도 좋다. 구체적으로는, 도 1의 (C)의 회로(MCs)에서 FTJ 소자(FJA)의 출력 단자는 배선(FCA)에 전기적으로 접속되고, FTJ 소자(FJA)의 입력 단자는 트랜지스터(M1)의 제 2 단자에 전기적으로 접속되어 있다.
또한 회로(MCs)의 자세한 동작예에 대해서는 후술하지만, FTJ 소자(FJA)의 입력 단자와 출력 단자 사이에 적절한 전압을 인가함으로써, FTJ 소자(FJA)의 입력 단자와 출력 단자 사이에 터널 전류가 흐른다. 이때, 트랜지스터(M1)를 통한 터널 전류의 누설을 방지하려고 하는 경우에는, 트랜지스터(M1)로서는 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 매우 낮기 때문에, FTJ 소자(FJA)에 흐르는 터널 전류의 배선(WRDL) 측으로의 누설을 방지할 수 있는 경우가 있다.
또한 FTJ 소자에 흐르는 전류의 양은, 강유전성을 가질 수 있는 재료의 막 두께 및 강유전성을 가질 수 있는 재료를 끼운 한 쌍의 전극이 중첩되는 면적에 따라 변화된다. 예를 들어 강유전성을 가질 수 있는 재료를 HZO로 가정한 경우에 FTJ 소자에 흐르는 전류를 추정한 결과를 표 1에 나타낸다.
[표 1]
<동작예>
다음으로, 도 1의 (A)의 회로(MCs)를 사용한 메모리 셀과, 데이터의 기록 동작예 및 데이터의 판독 동작예에 대하여 설명한다.
먼저, 데이터의 기록 동작예 및 데이터의 판독 동작예를 설명하기 위하여, 회로(MCs)를 사용한 메모리 셀과, 상기 메모리 셀의 주변 회로에 대하여 설명한다.
도 2는 메모리 셀(MC)과, 그 주변 회로인 회로(WDD) 및 회로(RDD)를 나타낸 회로도이다.
메모리 셀(MC)은 일례로서 회로(MCa)와 회로(MCb)를 포함한다. 도 2에서, 회로(MCa)로서는 예를 들어 도 1의 (A)의 회로(MCs)를 사용하고, 회로(MCb)로서는 예를 들어 도 1의 (C)의 회로(MCs)를 사용한다.
도 2에서 회로(MCa)는 트랜지스터(M1a)와 FTJ 소자(FJAa)를 포함한다. 트랜지스터(M1a)는 도 1의 (A)의 회로(MCs)에서의 트랜지스터(M1)에 상당하고, FTJ 소자(FJAa)는 도 1의 (A)의 회로(MCs)에서의 FTJ 소자(FJA)에 상당한다. 또한 도 2에서 회로(MCb)는 트랜지스터(M1b)와 FTJ 소자(FJAb)를 포함한다. 트랜지스터(M1b)는 도 1의 (C)의 회로(MCs)에서의 트랜지스터(M1)에 상당하고, FTJ 소자(FJAb)는 도 1의 (C)의 회로(MCs)에서의 FTJ 소자(FJA)에 상당한다.
또한 도 2에서, FTJ 소자(FJAa)의 입력 단자는 배선(FCA)에 전기적으로 접속되고, FTJ 소자(FJAb)의 출력 단자는 배선(FCB)에 전기적으로 접속되어 있다. 또한 트랜지스터(M1a)의 게이트와 트랜지스터(M1b)의 게이트는 배선(WRWL)에 전기적으로 접속되어 있다. 또한 트랜지스터(M1a)의 제 1 단자와 트랜지스터(M1b)의 제 1 단자는 배선(WRDL)에 전기적으로 접속되어 있다.
배선(FCB)은 일례로서, 배선(FCA)과 마찬가지로, 회로(MCb)에 데이터를 기록할 때, FTJ 소자(FJAb)에 포함되는 강유전성을 가질 수 있는 재료에서 분극을 일으킬 정도의 가변 전위를 공급하는 배선으로서 기능한다. 또한 배선(FCB)은 일례로서, 회로(MCb)로부터 데이터를 판독할 때, 상기 유전체의 분극을 변화시키지 않을 정도의 전위를 공급하는 배선으로서도 기능한다.
회로(WDD)는 예를 들어 메모리 셀(MC)에서의 기록 데이터선 드라이버 회로로서 기능한다. 회로(WDD)는 일례로서 스위치(SW1)를 포함한다. 또한 도 2의 회로(WDD)에서는 스위치(SW1), 배선(IL), 및 배선(SL1)만을 나타내었다.
회로(RDD)는 예를 들어 메모리 셀(MC)에서의 판독 회로로서 기능한다. 회로(RDD)는 일례로서 스위치(SW2)와, 연산 증폭기(OP)와, 부하(LE)를 포함한다. 또한 도 2의 회로(RDD)에서는 스위치(SW2), 연산 증폭기(OP), 부하(LE), 배선(SL2), 배선(RFL)만을 나타내었다.
스위치(SW1) 및 스위치(SW2)로서는 예를 들어 아날로그 스위치, 트랜지스터 등의 전기적 스위치 등을 적용할 수 있다. 또한 스위치(SW1) 및 스위치(SW2)로서 예를 들어 트랜지스터를 적용하는 경우, 상기 트랜지스터는 트랜지스터(M1)(트랜지스터(M1a), 트랜지스터(M1b))와 같은 구조의 트랜지스터로 할 수 있다. 또한 전기적 스위치 이외에는 기계적 스위치를 적용하여도 좋다. 또한 본 명세서 등에서 스위치(SW1) 및 스위치(SW2)는 제어 단자에 고레벨 전위가 입력되었을 때 온 상태가 되고, 제어 단자에 저레벨 전위가 입력되었을 때 오프 상태가 되는 것으로 한다.
부하(LE)로서는, 예를 들어 저항 소자, 트랜지스터 등을 사용할 수 있다. 특히, 부하(LE)로서 저항 소자 등을 사용함으로써, 부하(LE)와 연산 증폭기(OP)로 전류 전압 변환 회로를 구성할 수 있다. 또는 부하(LE)로서는 용량 소자를 사용할 수 있다. 특히, 부하(LE)로서 용량 소자 등을 사용함으로써, 부하(LE)와 연산 증폭기(OP)로 적분 회로를 구성할 수 있다.
스위치(SW1)의 제 1 단자는 배선(WRDL)에 전기적으로 접속되고, 스위치(SW1)의 제 2 단자는 배선(IL)에 전기적으로 접속되어 있다. 또한 스위치(SW1)의 제어 단자는 배선(SL1)에 전기적으로 접속되어 있다.
스위치(SW2)의 제 1 단자는 배선(WRDL)에 전기적으로 접속되고, 스위치(SW2)의 제 2 단자는 연산 증폭기(OP)의 반전 입력 단자와 부하(LE)의 제 1 단자에 전기적으로 접속되어 있다. 또한 연산 증폭기(OP)의 출력 단자는 부하(LE)의 제 2 단자와 배선(OL)에 전기적으로 접속되어 있다. 또한 연산 증폭기(OP)의 비반전 입력 단자는 배선(RFL)에 전기적으로 접속되어 있다.
배선(IL)은 회로(WDD)에 포함되는 내부 회로(도시하지 않았음)에 전기적으로 접속되어 있다. 상기 내부 회로는 예를 들어 기록용 데이터를 생성하는 기능과, 상기 내부 회로로부터 배선(IL)과, 스위치(SW1)와, 배선(WRDL)을 통하여 메모리 셀(MC)에 상기 데이터를 송신하는 기능을 갖는다.
배선(SL1)은 일례로서 스위치(SW1)의 온 상태와 오프 상태를 전환하기 위한 배선으로서 기능한다. 그러므로 배선(SL1)에는 예를 들어 고레벨 전위 또는 저레벨 전위가 공급된다.
배선(SL2)은 일례로서 스위치(SW2)의 온 상태와 오프 상태를 전환하기 위한 배선으로서 기능한다. 그러므로 배선(SL2)에는 예를 들어 고레벨 전위 또는 저레벨 전위가 공급된다.
배선(RFL)은 일례로서 정전압을 공급하는 배선으로서 기능한다. 상기 정전압으로서는 예를 들어 연산 증폭기(OP)의 비반전 입력 단자에 입력하기 위한 참조 전위를 사용할 수 있다.
배선(OL)은 일례로서 메모리 셀(MC)로부터 판독된 데이터에 대응하는 전위를 송신하는 배선으로서 기능한다.
도 2에 나타낸 회로를 사용하여, 메모리 셀(MC)에 대한 데이터의 기록 동작 및 메모리 셀(MC)로부터의 데이터의 판독 동작에 대하여 설명한다.
<<데이터의 기록 동작예 1>>
도 3은, 도 2의 회로 구성에서 메모리 셀(MC)에 데이터를 기록하는 동작의 일례를 나타낸 타이밍 차트이다. 도 3의 타이밍 차트는 시각 T11부터 시각 T19까지의 기간 및 그 근방의 기간의 배선(SL1), 배선(SL2), 배선(WRWL), 배선(WRDL), 배선(FCA), 배선(FCB), 및 배선(OL)의 전위의 변화를 나타낸다.
또한 본 동작예에서 배선(FCA)과 배선(FCB)에는 각각 같은 전위가 공급되는 것으로 한다. 그러므로 도 3의 타이밍 차트에서는 배선(FCA)의 전위 변화와 배선(FCB)의 전위 변화를 구분하여 나타내지 않고 하나로 나타내었다.
또한 배선(RFL)이 공급하는 전위는 일례로서 VRF로 한다. VRF는 예를 들어 고정 전위로 하여도 좋고 가변 전위로 하여도 좋다. 또한 본 동작예에서는 VRF는 임의의 고정 전위로 한다.
또한 회로(RDD)에 포함되는 부하(LE)로서는 일례로서 저항 소자를 사용한다.
또한 도 3의 타이밍 차트에서는 시각 T14 이후의 배선(WRDL) 및 시각 T15 이후의 배선(FCA)과 배선(FCB)의 전위의 변동을 실선과 파선으로 나타내었다. 실선으로 나타낸 전위 변화는 본 기록 동작에서 메모리 셀(MC)에 V0이 기록된 경우의 전압 변화를 나타낸다. 또한 파선으로 나타낸 전위 변화는 본 기록 동작에서 메모리 셀(MC)에 V1이 기록된 경우의 전압 변화를 나타낸다. 또한 V0 및 V1에 대해서는 후술한다.
[시각 T11부터 시각 T12까지]
시각 T11부터 시각 T12까지의 기간 배선(SL1) 및 배선(SL2) 각각의 전위는 저레벨 전위(도 3에서는 Low라고 기재함)이다. 그러므로 스위치(SW1) 및 스위치(SW2) 각각의 제어 단자에는 저레벨 전위가 입력되어, 스위치(SW1) 및 스위치(SW2)는 각각 오프 상태가 된다.
또한 스위치(SW1)가 오프 상태에 있기 때문에, 회로(WDD)의 내부 회로로부터 배선(WRDL)에는 메모리 셀(MC)에 대한 기록용 데이터는 송신되지 않는다. 또한 시각 T11부터 시각 T12까지의 기간 배선(WRDL)의 전위는 일례로서 V0으로 하였다. 또한 V0에 대해서는 후술한다. 또한 V0은 일례로서 접지 전위로 하여도 좋다.
또한 시각 T11부터 시각 T12까지의 기간 배선(WRWL)에는 저레벨 전위가 입력되어 있다. 그러므로 트랜지스터(M1a) 및 트랜지스터(M1b) 각각의 게이트에는 저레벨 전위가 입력된다. 따라서 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다.
또한 배선(FCA) 및 배선(FCB)의 각각이 공급하는 전위는 V0A로 한다. V0A는 예를 들어 기준 전위 또는 기준 전위 근방의 값으로 할 수 있다. 기준 전위(VC)는 예를 들어 0[V] 또는 접지 전위로 하는 것이 바람직하다. 또한 기준 전위 근방의 값은, 예를 들어 기준 전위를 VC로 하였을 때 VC-0.1[V] 이상, VC-0.05[V] 이상, 또는 VC-0.01[V] 이상이며 VC+0.01[V] 이하, VC+0.05[V] 이하, 또는 VC+0.1[V] 이하의 전위인 것이 바람직하다. 또한 상술한 하한값 및 상한값은 서로 조합할 수 있는 것으로 한다.
또한 시각 T11부터 시각 T12까지의 기간 스위치(SW2)는 오프 상태에 있기 때문에, 연산 증폭기(OP)의 접속 구성은 전압 폴로어로서 기능한다. 그러므로 연산 증폭기(OP)의 출력 단자에는 전위(VRF)가 출력되고, 결과적으로 배선(OL)으로부터 전위(VRF)가 출력된다.
[시각 T12부터 시각 T13까지]
시각 T12부터 시각 T13까지의 기간 배선(SL1)에는 고레벨 전위(도 3에서는 High라고 기재함)가 공급된다. 그러므로 스위치(SW1)의 제어 단자에는 고레벨 전위가 입력되어, 스위치(SW1)는 온 상태가 된다.
또한 본 동작예에서는 시각 T12부터 시각 T13까지의 기간 회로(WDD)의 내부 회로로부터 배선(WRDL)에는 메모리 셀(MC)에 대한 기록용 데이터는 송신되지 않는다. 또한 본 동작예에서는 시각 T12부터 시각 T13까지의 기간 회로(WDD)의 내부 회로로부터 배선(WRDL)에 초기화용 전위가 공급되어도 좋다. 초기화용 전위는 접지 전위, 전위(V0) 등으로 할 수 있다. 또한 본 동작예에서는 초기화용 전위로서 V0이 공급되어 있는 것으로 한다.
[시각 T13부터 시각 T14까지]
시각 T13부터 시각 T14까지의 기간 배선(WRWL)이 공급하는 전위는 저레벨 전위로부터 고레벨 전위로 변화된다. 그러므로 트랜지스터(M1a) 및 트랜지스터(M1b) 각각의 게이트에는 고레벨 전위가 입력되어, 트랜지스터(M1a) 및 트랜지스터(M1b)는 온 상태가 된다. 즉 배선(WRDL)과 FTJ 소자(FJAa)의 출력 단자 사이가 도통 상태가 되고, 배선(WRDL)과 FTJ 소자(FJAb)의 입력 단자 사이가 도통 상태가 된다. 따라서 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에는 배선(WRDL)으로부터 초기화용 전위가 공급된다. 본 동작예에서는, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위는 V0이 되는 것으로 한다.
[시각 T14부터 시각 T15까지]
시각 T14부터 시각 T15까지의 기간 회로(WDD)의 내부 회로로부터 배선(WRDL)에는 메모리 셀(MC)에 대한 기록용 데이터가 송신된다. 구체적으로는, 예를 들어 배선(WRDL)에는 상기 내부 회로로부터 상기 데이터에 대응하는 전위로서 V0 또는 V1이 공급되는 것으로 한다. 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 시각 T14 이전부터 온 상태에 있기 때문에, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에는 배선(WRDL)으로부터 V0 또는 V1이 공급된다. 그러므로 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위는 V0 또는 V1이 되는 것으로 한다.
또한 V0 및 V1은 2진 데이터(디지털 값)를 나타내는 전위로 한다. 예를 들어 V0은 "0" 및 "1" 중 한쪽을 나타내는 전위로 하고, V1은 "0" 및 "1" 중 다른 쪽을 나타내는 전위로 할 수 있다. 본 동작예에서는, V0을 "0"을 나타내는 전위로, V1을 "1"을 나타내는 전위로 가정하여 설명한다. 또한 V0 및 V1의 크기는 V1-V0이 FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 분극을 일으키거나 분극의 방향을 재기록할 정도의 전압이 되도록 설정할 수 있다. 예를 들어 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 각각에서 분극을 일으킬(분극의 방향을 변화시킬) 정도의 전압을 3V로 한 경우, V1, V0은 V1-V0이 3V 이상이 되도록 설정하면 좋다. 또한 V0은 예를 들어 전위(V0A)와 같은 것이 바람직하다. 구체적으로는, V0을 일례로서 0V 등으로 하고, V1을 일례로서 3V 등으로 하면 좋다. 또한 본 동작예에서는 2진 데이터의 기록 및 판독에 대하여 설명하지만, 메모리 셀(MC)은 예를 들어 멀티레벨 데이터, 아날로그 전위의 기록 및/또는 판독을 수행할 수 있는 경우가 있다.
[시각 T15부터 시각 T16까지]
시각 T15부터 시각 T16까지의 기간 배선(FCA) 및 배선(FCB)의 각각에는, 시각 T14부터 시각 T15까지의 기간에 회로(WDD)의 내부 회로로부터 배선(WRDL)을 통하여 메모리 셀(MC)에 송신된 데이터에 대응하는 전위가 입력된다. 예를 들어 시각 T14부터 시각 T15까지의 기간에 회로(WDD)의 내부 회로로부터 배선(WRDL)을 통하여 메모리 셀(MC)에 송신된 데이터에 대응하는 전위가 V0일 때, 배선(FCA) 및 배선(FCB)의 각각에는 V1A가 입력되는 것으로 한다. 또는 예를 들어 시각 T14부터 시각 T15까지의 기간에 회로(WDD)의 내부 회로로부터 배선(WRDL)을 통하여 메모리 셀(MC)에 송신된 데이터에 대응하는 전위가 V1일 때, 배선(FCA) 및 배선(FCB)의 각각에는 V0A가 입력되는 것으로 한다.
V1A는 일례로서 V0A보다 높은 전위로 한다. 또한 V1A는 FTJ 소자(FJAa)의 출력 단자가 V0일 때, FTJ 소자(FJAa)에서 분극이 일어날 정도(분극의 방향이 변화될 정도)의 전위로 한다. 또한 이때, 상기 분극의 방향은 FTJ 소자(FJAa)의 입력 단자로부터 출력 단자로의 방향(양의 방향)이 된다. 또한 V1A는 FTJ 소자(FJAb)의 입력 단자가 V0일 때, FTJ 소자(FJAb)에서 분극이 일어날 정도(분극의 방향이 변화될 정도)의 전위로 한다. 또한 이때, 상기 분극의 방향은 FTJ 소자(FJAb)의 출력 단자로부터 입력 단자로의 방향(음의 방향)이 된다.
또한 본 동작예에서 V1A는 일례로서 V1과 같은 것이 바람직하다.
먼저, FTJ 소자(FJAa)에 착목한다. FTJ 소자(FJAa)의 출력 단자의 전위가 V0일 때, FTJ 소자(FJAa)의 입력 단자(배선(FCA))의 전위는 V1A이기 때문에, FTJ 소자(FJAa)에 포함되는 강유전성을 갖는 유전체는 입력 단자(배선(FCA))로부터 출력 단자로의 방향(양의 방향)으로 분극된다. 한편, FTJ 소자(FJAa)의 출력 단자의 전위가 V1일 때, FTJ 소자(FJAa)의 입력 단자(배선(FCA))의 전위는 V0A이기 때문에, FTJ 소자(FJAa)에 포함되는 강유전성을 갖는 유전체는 출력 단자로부터 입력 단자(배선(FCA))로의 방향(음의 방향)으로 분극된다.
다음으로, FTJ 소자(FJAb)에 착목한다. FTJ 소자(FJAb)의 입력 단자의 전위가 V0일 때, FTJ 소자(FJAb)의 출력 단자(배선(FCB))의 전위는 V1A이기 때문에, FTJ 소자(FJAb)에 포함되는 강유전성을 갖는 유전체는 출력 단자(배선(FCB))로부터 입력 단자로의 방향(음의 방향)으로 분극된다. 한편, FTJ 소자(FJAb)의 입력 단자의 전위가 V1일 때, FTJ 소자(FJAb)의 출력 단자(배선(FCB))의 전위는 V0A이기 때문에, FTJ 소자(FJAb)에 포함되는 강유전성을 갖는 유전체는 입력 단자로부터 출력 단자(배선(FCB))로의 방향(양의 방향)으로 분극된다.
즉 시각 T15부터 시각 T16까지의 기간 메모리 셀(MC)에 기록된 데이터(V0 또는 V1)에 따라 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 분극의 방향이 다음 표에서와 같이 결정된다.
[표 2]
또한 시각 T16 이후에 배선(FCA) 및 배선(FCB)이 공급하는 전위는 각각 V0A로 한다. 즉 시각 T16 이후에 배선(FCA) 및 배선(FCB)이 공급하는 전위는, 시각 T15 이전에 배선(FCA) 및 배선(FCB)이 공급하는 전위와 같다.
[시각 T16부터 시각 T17까지]
시각 T16부터 시각 T17까지의 기간 회로(WDD)의 내부 회로로부터 배선(WRDL)으로의 메모리 셀(MC)에 대한 기록용 데이터의 송신이 종료된다. 구체적으로는, 예를 들어 회로(WDD)의 내부 회로로부터 배선(WRDL)에 초기화용 전위를 공급한다. 또한 본 동작예에서는 초기화용 전위로서 V0이 공급되어 있는 것으로 한다.
트랜지스터(M1)는 시각 T16 이전부터 온 상태에 있기 때문에, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에는 배선(WRDL)이 공급하는 초기화용 전위가 공급된다. 그러므로 본 동작예에서는, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위는 V0이 되는 것으로 한다. 또한 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 초기화용 전위가 되어도, 시각 T15부터 시각 T16까지의 기간에 FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각에 기록된 분극의 방향은 변화되지 않는다. 즉 메모리 셀(MC)에 유지되는 데이터는 파괴되지 않고 유지된다.
[시각 T17부터 시각 T18까지]
시각 T17부터 시각 T18까지의 기간 배선(WRWL)의 전위는 고레벨 전위로부터 저레벨 전위로 변화된다. 그러므로 트랜지스터(M1a) 및 트랜지스터(M1b) 각각의 게이트에는 저레벨 전위가 입력되어, 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다.
[시각 T18부터 시각 T19까지]
시각 T18부터 시각 T19까지의 기간 배선(SL1)의 전위는 고레벨 전위로부터 저레벨 전위로 변화된다. 그러므로 스위치(SW1)의 제어 단자에는 저레벨 전위가 입력되어, 스위치(SW1)는 오프 상태가 된다.
따라서 시각 T18부터 시각 T19까지의 기간 회로(WDD)의 내부 회로와 배선(WRDL) 사이는 비도통 상태가 되므로, 회로(WDD)의 내부 회로로부터 배선(WRDL)에 대한 전위의 공급이 수행되지 않는다.
상술한 시각 T11부터 시각 T19까지의 기간의 동작에 의하여, 도 2의 메모리 셀(MC)에 데이터를 기록할 수 있다.
<<데이터의 판독 동작예>>
도 4는, 도 2의 회로 구성에서 메모리 셀(MC)로부터 데이터를 판독하는 동작의 일례를 나타낸 타이밍 차트이다. 도 4의 타이밍 차트는 시각 T21부터 시각 T30까지의 기간 및 그 근방의 기간의 배선(SL1), 배선(SL2), 배선(WRWL), 배선(WRDL), 배선(FCA), 배선(FCB), 및 배선(OL)의 전위의 변화를 나타낸다.
또한 배선(RFL)이 공급하는 전위는 일례로서 VRF로 한다. VRF는 예를 들어 고정 전위로 하여도 좋고 가변 전위로 하여도 좋다. 또한 본 동작예에서는 VRF는 (VM+V0B)/2로 하고, 전위(VM) 및 전위(V0B)에 대해서는 후술한다.
또한 회로(RDD)에 포함되는 부하(LE)로서는 일례로서 저항 소자를 사용한다.
또한 도 4의 타이밍 차트에서는 시각 T24 이후의 배선(OL)의 전위의 변동을 실선과 파선으로 나타내었다. 실선으로 나타낸 전위 변화는 도 3의 타이밍 차트의 기록 동작에서 메모리 셀(MC)에 V0이 기록된 경우의 전압 변화를 나타낸다. 또한 파선으로 나타낸 전위 변화는 도 3의 타이밍 차트의 기록 동작에서 메모리 셀(MC)에 V1이 기록된 경우의 전압 변화를 나타낸다.
[시각 T21부터 시각 T22까지]
시각 T21부터 시각 T22까지의 기간 배선(SL1) 및 배선(SL2) 각각의 전위는 저레벨 전위(도 4에서는 Low라고 기재함)이다. 그러므로 스위치(SW1) 및 스위치(SW2) 각각의 제어 단자에는 저레벨 전위가 입력되어, 스위치(SW1) 및 스위치(SW2)는 각각 오프 상태가 된다.
또한 스위치(SW1)가 오프 상태에 있기 때문에, 회로(WDD)의 내부 회로와 배선(WRDL) 사이는 비도통 상태가 되어 있다. 또한 시각 T21부터 시각 T22까지의 기간 배선(WRDL)의 전위는 일례로서 접지 전위(도 4에서는 GND라고 기재함)로 하였다. 또한 본 동작예에서 접지 전위는 0V로 하는 것이 바람직하다.
또한 시각 T21부터 시각 T22까지의 기간 배선(WRWL)에는 저레벨 전위가 입력되어 있다. 그러므로 트랜지스터(M1a) 및 트랜지스터(M1b) 각각의 게이트에는 저레벨 전위가 입력된다. 따라서 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다.
또한 시각 T21부터 시각 T22까지의 기간 배선(FCA)이 공급하는 전위는, 시각 T11부터 시각 T12까지의 기간에 배선(FCA)이 공급하는 전위와 마찬가지로 V0A로 한다. 또한 배선(FCB)이 공급하는 전위는 V0B로 한다. 또한 V0B는 V0A와 마찬가지로 기준 전위 또는 기준 전위 근방의 값으로 할 수 있다. 또한 기준 전위 또는 기준 전위 근방의 값에 대해서는 V0A의 설명을 참조한다.
또한 시각 T21부터 시각 T22까지의 기간 배선(OL)에는 도 3의 타이밍 차트의 동작에 따라 전위(VRF)가 출력되어 있는 것으로 한다.
[시각 T22부터 시각 T23까지]
시각 T22부터 시각 T23까지의 기간 배선(WRWL)이 공급하는 전위는 저레벨 전위로부터 고레벨 전위(도 4에서는 High라고 기재함)로 변화된다. 그러므로 트랜지스터(M1a) 및 트랜지스터(M1b) 각각의 게이트에는 고레벨 전위가 입력되어, 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 된다.
이때, 배선(WRDL)과 FTJ 소자(FJAa)의 출력 단자 사이가 도통 상태가 되고, 배선(WRDL)과 FTJ 소자(FJAb)의 입력 단자 사이가 도통 상태가 되기 때문에, 배선(WRDL)과, FTJ 소자(FJAa)의 출력 단자와, FTJ 소자(FJAb)의 입력 단자는 등전위를 갖는다. 여기서는, 배선(WRDL)과, FTJ 소자(FJAa)의 출력 단자와, FTJ 소자(FJAb)의 입력 단자는 각각 접지 전위를 갖는 것으로 한다.
[시각 T23부터 시각 T24까지]
시각 T23부터 시각 T24까지의 기간 배선(FCA)에는 전위(VM)가 공급되고, 배선(FCB)에는 전위(V0B)가 공급된다. VM은 V0A 및 V0B보다 높고, 또한 V1A보다 낮은 전위로 한다. 또한 VM은 FTJ 소자(FJAa)의 출력 단자의 전위가 접지 전위일 때, FTJ 소자(FJAa)에서 분극의 변화가 일어나지 않을(분극의 방향이 변화되지 않을) 정도의 전위로 한다.
[시각 T24부터 시각 T25까지]
시각 T24부터 시각 T25까지의 기간 배선(SL2)에는 고레벨 전위가 공급된다. 그러므로 스위치(SW2)의 제어 단자에는 고레벨 전위가 입력되어, 스위치(SW2)는 온 상태가 된다.
따라서 배선(WRDL)과, 회로(RDD)의 연산 증폭기(OP)의 반전 입력 단자 및 부하(LE)의 제 1 단자 사이가 도통 상태가 된다. 또한 부하(LE)로서는 저항 소자를 사용하고, 또한 연산 증폭기(OP)는 부귀환의 구성을 갖기 때문에, 부하(LE)와 연산 증폭기(OP)는 배선(WRDL)이 입력 배선으로서 기능하는 전류 전압 변환 회로로서 기능한다. 또한 연산 증폭기(OP)는 부귀환의 구성을 갖기 때문에, 연산 증폭기(OP)의 반전 입력 단자와 비반전 입력 단자 사이가 가상 단락 상태가 되고, 배선(WRDL)의 전위는 VRF가 된다.
또한 이때, 트랜지스터(M1)는 온 상태에 있기 때문에, 배선(WRDL)과 도통 상태가 된 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자 각각의 전위도 VRF가 된다.
그러므로 FTJ 소자(FJAa)의 입력 단자(배선(FCA))와 출력 단자에 인가되는 전압은 VM-VRF(=VFJA)가 되고, FTJ 소자(FJAb)의 입력 단자(배선(FCB))와 출력 단자에 인가되는 전압은 VRF-V0B(=VFJB)가 된다. 또한 FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이의 전압이 VM-VRF(=VFJA)일 때, FTJ 소자(FJAa)에서 분극의 변화는 일어나지 않는다(분극의 방향이 변화되지 않음). 또한 FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이의 전압이 VRF-V0B(=VFJB)일 때, FTJ 소자(FJAb)에서 분극의 변화는 일어나지 않는다(분극의 방향이 변화되지 않음).
또한 FTJ 소자(FJAa)에서 분극의 방향이 입력 단자(배선(FCA))로부터 출력 단자로의 방향(양의 방향)이 되어 있는 경우, FTJ 소자(FJA)의 저항값은 높아지고, 또한 분극의 방향이 출력 단자로부터 입력 단자(배선(FCA))로의 방향(음의 방향)이 되어 있는 경우, FTJ 소자(FJAa)의 저항값은 낮아진다. FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이의 전압(VFJA)은 일정하기 때문에, FTJ 소자(FJAa)에서의 분극의 방향이 결정되면, FTJ 소자(FJAa)의 입력 단자로부터 출력 단자로 흐르는 전류의 양(IA라고 함)이 결정된다. 구체적으로는, FTJ 소자(FJAa)에서 분극의 방향이 입력 단자(배선(FCA))로부터 출력 단자로의 방향(양의 방향)이 되어 있는 경우, IA는 감소되고, 또한 분극의 방향이 출력 단자로부터 입력 단자(배선(FCA))로의 방향(음의 방향)이 되어 있는 경우, IA는 증가된다.
마찬가지로, FTJ 소자(FJAb)에서 분극의 방향이 입력 단자로부터 출력 단자(배선(FCB))로의 방향(양의 방향)이 되어 있는 경우, FTJ 소자(FJAb)의 저항값은 높아지고, 또한 분극의 방향이 출력 단자(배선(FCB))로부터 입력 단자로의 방향(음의 방향)이 되어 있는 경우, FTJ 소자(FJAb)의 저항값은 낮아진다. FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이의 전압(VFJB)은 일정하기 때문에, FTJ 소자(FJAb)에서의 분극의 방향이 결정되면, FTJ 소자(FJAb)의 입력 단자로부터 출력 단자로 흐르는 전류의 양(IB라고 함)이 결정된다. 구체적으로는, FTJ 소자(FJAb)에서 분극의 방향이 입력 단자로부터 출력 단자(배선(FCB))로의 방향(양의 방향)이 되어 있는 경우, IB는 감소되고, 또한 분극의 방향이 출력 단자(배선(FCB))로부터 입력 단자로의 방향(음의 방향)이 되어 있는 경우, IB는 증가된다.
여기서, 예를 들어 도 3의 타이밍 차트의 동작예에서 메모리 셀(MC)에 기록된 전위를 V0으로 하였을 때, FTJ 소자(FJAa)의 분극의 방향은 입력 단자(배선(FCA))로부터 출력 단자로의 방향(양의 방향)이 되기 때문에 IA는 감소되고, 또한 FTJ 소자(FJAb)의 분극의 방향은 출력 단자(배선(FCB))로부터 입력 단자로의 방향(음의 방향)이 되기 때문에 IB는 증가된다. 즉 IA는 IB보다 작아지기 때문에, 그 차분 전류 |IA-IB|는 회로(RDD)로부터 배선(WRDL)으로 흐른다. 또한 상기 차분 전류는 회로(RDD)의 연산 증폭기(OP)의 출력 단자로부터 부하(LE) 및 스위치(SW2)를 통하여 배선(WRDL)의 방향으로 흐르기 때문에, 연산 증폭기(OP)와 부하(LE)를 포함한 전류 전압 변환 회로에서, 연산 증폭기(OP)의 출력 단자의 전위는 전위(VRF)보다 높은 전위(여기서는 VOUT_0)가 된다. 그러므로 배선(OL)으로부터는 VOUT_0이 출력된다.
또한 예를 들어 도 3의 타이밍 차트의 동작예에서 메모리 셀(MC)에 기록된 전위를 V1으로 하였을 때, FTJ 소자(FJAa)의 분극의 방향은 출력 단자로부터 입력 단자(배선(FCA))로의 방향(음의 방향)이 되기 때문에 IA는 증가되고, 또한 FTJ 소자(FJAb)의 분극의 방향은 입력 단자로부터 출력 단자(배선(FCB))로의 방향(양의 방향)이 되기 때문에 IB는 감소된다. 즉 IA는 IB보다 커지기 때문에, 그 차분 전류 |IA-IB|는 배선(WRDL)으로부터 회로(RDD)로 흐른다. 또한 상기 차분 전류는 배선(WRDL)으로부터 스위치(SW2) 및 부하(LE)를 통하여 회로(RDD)의 연산 증폭기(OP)의 출력 단자로 흐르기 때문에, 연산 증폭기(OP)와 부하(LE)를 포함한 전류 전압 변환 회로에서, 연산 증폭기(OP)의 출력 단자의 전위는 전위(VRF)보다 낮은 전위(여기서는 VOUT_1)가 된다. 그러므로 배선(OL)으로부터는 VOUT_1이 출력된다.
그러므로 배선(OL)의 전위를 취득함으로써, 메모리 셀(MC)에 유지된 데이터를 판독할 수 있다.
[시각 T25부터 시각 T26까지]
시각 T25부터 시각 T26까지의 기간 배선(SL2)에는 저레벨 전위가 공급된다. 그러므로 스위치(SW2)의 제어 단자에는 저레벨 전위가 입력되어, 스위치(SW2)는 오프 상태가 된다.
따라서 배선(WRDL)과, 회로(RDD)의 연산 증폭기(OP)의 반전 입력 단자 및 부하(LE)의 제 1 단자 사이가 비도통 상태가 된다. 그러므로 가상 단락 상태에 있는 연산 증폭기(OP)의 반전 입력 단자와 비반전 입력 단자 사이의 전위가 배선(WRDL)에 공급되지 않기 때문에, 배선(WRDL)의 전위는 VRF로부터 감소된다. 또한 본 동작예에서는 접지 전위까지 감소되는 것으로 한다. 또한 후술하는 시각 T27부터 시각 T28까지의 기간에는 배선(WRDL)과, FTJ 소자(FJAa)의 출력 단자와, FTJ 소자(FJAb)의 입력 단자의 전위를 접지 전위로 하는 동작이 수행되기 때문에, 시각 T25부터 시각 T26까지의 기간에는 배선(WRDL)과, FTJ 소자(FJAa)의 출력 단자와, FTJ 소자(FJAb)의 입력 단자 각각의 전위가 접지 전위로 감소될 때까지 기다리지 않아도 된다.
또한 스위치(SW2)는 오프 상태에 있기 때문에, 연산 증폭기(OP)의 접속 구성은 전압 폴로어로서 기능한다. 그러므로 연산 증폭기(OP)의 출력 단자에는 전위(VRF)가 출력되고, 결과적으로 배선(OL)으로부터 전위(VRF)가 출력된다.
[시각 T26부터 시각 T27까지]
시각 T26부터 시각 T27까지의 기간 배선(FCA)에는 전위(V0A)가 공급되고, 배선(FCB)에는 전위(V0B)가 공급된다. 즉 시각 T26 이후에 배선(FCA) 및 배선(FCB)이 공급하는 전위는, 시각 T23 이전에 배선(FCA) 및 배선(FCB)이 공급하는 전위와 같다.
[시각 T27부터 시각 T28까지]
시각 T27부터 시각 T28까지의 기간 배선(SL1)에는 고레벨 전위가 공급된다. 그러므로 스위치(SW1)의 제어 단자에는 고레벨 전위가 입력되어, 스위치(SW1)는 온 상태가 된다.
또한 본 동작예에서는 시각 T27부터 시각 T28까지의 기간 회로(WDD)의 내부 회로로부터 배선(WRDL)에는 메모리 셀(MC)에 대한 기록용 데이터는 송신되지 않는다. 그 대신에, 일례로서 회로(WDD)의 내부 회로로부터 배선(WRDL)에는 접지 전위가 공급되는 것으로 한다.
또한 이때, 트랜지스터(M1)는 온 상태에 있기 때문에, 배선(WRDL)과 도통 상태가 된 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자 각각의 전위도 접지 전위가 된다. 또한 배선(FCA)의 전위는 V0A이고 배선(FCB)의 전위는 V0B이기 때문에, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 접지 전위가 되어도, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각에 기록된 분극의 방향은 변화되지 않는다. 즉 메모리 셀(MC)은 데이터를 파괴시키지 않고 유지할 수 있다.
[시각 T28부터 시각 T29까지]
시각 T28부터 시각 T29까지의 기간 배선(SL1)에는 저레벨 전위가 공급된다. 그러므로 스위치(SW1)의 제어 단자에는 저레벨 전위가 입력되어, 스위치(SW1)는 오프 상태가 된다.
[시각 T29부터 시각 T30까지]
시각 T29부터 시각 T30까지의 기간 배선(WRWL)에는 저레벨 전위가 공급된다. 그러므로 트랜지스터(M1a) 및 트랜지스터(M1b) 각각의 게이트에는 저레벨 전위가 입력되어, 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다.
상술한 시각 T21부터 시각 T30까지의 기간의 동작예에 따라, 도 2의 메모리 셀(MC)에 기록된 데이터를 판독할 수 있다. 또한 도 2의 메모리 셀(MC)로부터 데이터를 판독하였을 때, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 분극의 방향은 변화되지 않기 때문에, 상술한 데이터의 판독 동작예에서는 파괴 판독이 수행되지 않는다. 즉 메모리 셀(MC)에 기록된 데이터를 유지한 채, 메모리 셀(MC)로부터 상기 데이터를 판독할 수 있다.
<<데이터의 기록 동작예 2>>
앞의 데이터의 기록 동작예 1에서는 메모리 셀(MC)에 2진 데이터(디지털 값)를 기록하는 동작에 대하여 설명하였지만, 도 3에 나타낸 타이밍 차트의 동작예와는 다른 메모리 셀(MC)에 대한 데이터의 기록 방법을 적용함으로써, 메모리 셀(MC)은 3진 데이터를 기록할 수 있다. 즉 메모리 셀(MC)에서 3진 데이터의 기록 및 판독을 실현할 수 있다.
도 5의 (A)에 나타낸 타이밍 차트는, 도 3에 나타낸 타이밍 차트의 동작예와는 다른, 메모리 셀(MC)에 3진 데이터를 기록할 수 있는 동작 방법의 일례이다. 도 5의 (A)의 타이밍 차트는 시각 T31부터 시각 T41까지의 기간 및 그 근방의 기간의 배선(SL1), 배선(SL2), 배선(WRWL), 배선(WRDL), 배선(FCA), 배선(FCB), 및 배선(OL)의 전위의 변화를 나타낸다.
또한 배선(RFL)이 공급하는 전위는 일례로서 도 3의 타이밍 차트의 동작과 마찬가지로 VRF로 한다. VRF는 예를 들어 고정 전위로 하여도 좋고 가변 전위로 하여도 좋다. 또한 본 동작예에서는 VRF는 임의의 고정 전위로 한다.
또한 회로(RDD)에 포함되는 부하(LE)로서는, 일례로서 도 3의 타이밍 차트의 동작과 마찬가지로 저항 소자를 사용한다.
[시각 T31부터 시각 T34까지]
시각 T31부터 시각 T34까지의 기간의 동작은 도 3의 타이밍 차트의 시각 T11부터 시각 T14까지의 기간의 동작과 같다. 그러므로 본 동작예에서의 시각 T31부터 시각 T34까지의 기간의 동작에 대해서는 도 3의 타이밍 차트의 시각 T11부터 시각 T14까지의 기간의 동작의 설명을 참조한다.
[시각 T34부터 시각 T35까지]
시각 T34부터 시각 T35까지의 기간 배선(FCA)에는 전위(V1A)가 공급되고, 배선(FCB)에는 전위(V0B)가 공급된다. V1A는 일례로서 도 3의 타이밍 차트의 기록 동작과 마찬가지로 V0A보다 높은 전위로 한다.
또한 본 동작예에서 V1A는 일례로서 V1과 같은 것이 바람직하다.
그러므로 V1A는 FTJ 소자(FJAa)의 출력 단자가 V0일 때, FTJ 소자(FJAa)에서 분극이 일어날 정도의 전위로 한다. 또한 이때, 상기 분극의 방향은 FTJ 소자(FJAa)의 입력 단자로부터 출력 단자로의 방향(양의 방향)이 된다.
[시각 T35부터 시각 T36까지]
시각 T35부터 시각 T36까지의 기간 회로(WDD)의 내부 회로로부터 배선(WRDL)에는 메모리 셀(MC)에 대한 기록용 데이터가 송신된다. 구체적으로는, 예를 들어 배선(WRDL)에는 상기 내부 회로로부터 상기 데이터에 대응하는 전위로서 V0 및 V1 중 한쪽이 공급되는 것으로 한다. 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 시각 T35 이전부터 온 상태에 있기 때문에, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에는 배선(WRDL)으로부터 V0 및 V1 중 한쪽이 공급된다. 그러므로 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위는 V0 및 V1 중 한쪽이 되는 것으로 한다.
또한 본 동작예에서의 V0 및 V1은 3진 데이터의 2개의 값을 나타내는 전위로 한다. 예를 들어 V0은 "-1" 및 "1" 중 한쪽을 나타내는 전위로 하고, V1은 "-1" 및 "1" 중 다른 쪽을 나타내는 전위로 할 수 있다. 또한 메모리 셀(MC)에 "-1" 또는 "1"의 데이터를 기록하는 경우, 도 3의 타이밍 차트의 설명에서, "0"을 나타내는 전위를 "-1"을 나타내는 전위로 치환하여 기록 동작을 수행하면 좋다. 그러므로 V0 및 V1 각각의 값에 대해서는 도 3의 타이밍 차트의 설명을 참조한다.
먼저, FTJ 소자(FJAa)에 착목한다. FTJ 소자(FJAa)의 출력 단자의 전위가 V0일 때, FTJ 소자(FJA)에 포함되는 강유전성을 갖는 유전체는 배선(FCA)의 전위가 V1A이기 때문에, 입력 단자로부터 출력 단자로의 방향(양의 방향)으로 분극이 변화된다. 한편, FTJ 소자(FJAa)의 출력 단자의 전위가 V1일 때, 배선(FCA)의 전위가 V1A이기 때문에, FTJ 소자(FJA)에 포함되는 강유전성을 갖는 유전체에서 분극은 변화되지 않는다.
다음으로, FTJ 소자(FJAb)에 착목한다. FTJ 소자(FJAb)의 입력 단자의 전위가 V0일 때, 배선(FCB)의 전위가 V0B이기 때문에, FTJ 소자(FJAb)에 포함되는 강유전성을 갖는 유전체에서 분극은 변화되지 않는다. 한편, FTJ 소자(FJAb)의 입력 단자의 전위가 V1일 때, FTJ 소자(FJAb)에 포함되는 강유전성을 갖는 유전체는 배선(FCB)의 전위가 V0B이기 때문에, 입력 단자로부터 출력 단자로의 방향(양의 방향)으로 분극이 변화된다.
[시각 T36부터 시각 T37까지]
시각 T36에, 회로(WDD)의 내부 회로로부터 배선(WRDL)에 송신된, 메모리 셀(MC)에 대한 기록용 데이터가 변화된다. 구체적으로는, 시각 T35부터 시각 T36까지의 기간에는 배선(WRDL)에는 상기 내부 회로로부터 V0 및 V1의 전위 중 한쪽이 공급되었지만, 시각 T36부터 시각 T37까지의 기간에는 배선(WRDL)에는 상기 내부 회로로부터 V0 및 V1의 전위 중 다른 쪽이 공급된다. 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 시각 T36 이전부터 온 상태에 있기 때문에, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에는 배선(WRDL)으로부터 V0 및 V1 중 다른 쪽이 공급된다. 그러므로 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위는 V0 및 V1 중 다른 쪽이 되는 것으로 한다.
FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 V0 및 V1 중 한쪽으로부터 V0 및 V1 중 다른 쪽으로 변화됨으로써, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 각각에 포함되는 강유전성을 갖는 유전체의 분극의 방향이 변화되는 경우가 있다.
구체적으로는, 일례로서 시각 T35부터 시각 T36까지의 기간 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 V0인 경우를 생각한다. 이 경우, FTJ 소자(FJAa)에 포함되는 강유전성을 갖는 유전체의 분극의 방향은 입력 단자로부터 출력 단자로의 방향(양의 방향)이 되어 있고, FTJ 소자(FJAb)에 포함되는 강유전성을 갖는 유전체의 분극의 방향은 결정되어 있지 않다. 여기서, 시각 T36부터 시각 T37까지의 기간에 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위를 V1로 변화시키면, FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이의 전압은 V1A-V1이 되고, 또한 FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이의 전압은 V1-V0B가 된다. FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이의 전압이 V1A-V1이 된 경우, FTJ 소자(FJAa)에 포함되는 강유전성을 갖는 유전체의 분극의 방향은 변화되지 않고 입력 단자로부터 출력 단자로의 방향(양의 방향)을 유지한다. 한편, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이의 전압이 V1-V0B가 된 경우, FTJ 소자(FJAb)에 포함되는 강유전성을 갖는 유전체의 분극의 방향은 입력 단자로부터 출력 단자로의 방향(양의 방향)으로 변화된다.
또한 일례로서 시각 T35부터 시각 T36까지의 기간 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 V1인 경우를 생각한다. 이 경우, FTJ 소자(FJAa)에 포함되는 강유전성을 갖는 유전체의 분극의 방향은 결정되어 있지 않고, FTJ 소자(FJAb)에 포함되는 강유전성을 갖는 유전체의 분극의 방향은 입력 단자로부터 출력 단자로의 방향(양의 방향)이 되어 있다. 여기서, 시각 T36부터 시각 T37까지의 기간에 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위를 V0으로 변화시키면, FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이의 전압은 V1A-V0이 되고, 또한 FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이의 전압은 V0-V0B가 된다. FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이의 전압이 V1A-V0이 된 경우, FTJ 소자(FJAa)에 포함되는 강유전성을 갖는 유전체의 분극의 방향은 입력 단자로부터 출력 단자로의 방향(양의 방향)으로 변화된다. 한편, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이의 전압이 V0-V0B가 된 경우, FTJ 소자(FJAb)에 포함되는 강유전성을 갖는 유전체의 분극의 방향은 변화되지 않고 입력 단자로부터 출력 단자로의 방향(양의 방향)을 유지한다.
[시각 T37부터 시각 T38까지]
시각 T37부터 시각 T38까지의 기간 회로(WDD)의 내부 회로로부터 배선(WRDL)으로의 메모리 셀(MC)에 대한 기록용 데이터의 송신이 종료된다. 구체적으로는, 예를 들어 회로(WDD)의 내부 회로로부터 배선(WRDL)에 접지 전위를 공급한다.
트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 시각 T37 이전부터 온 상태에 있기 때문에, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에는 배선(WRDL)으로부터 접지 전위가 공급된다. 그러므로 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위는 접지 전위가 되는 것으로 한다. 또한 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 접지 전위가 되어도, 시각 T35부터 시각 T37까지의 기간에 FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각에 기록된 분극의 방향은 변화되지 않는다. 즉 메모리 셀(MC)은 데이터를 파괴시키지 않고 유지할 수 있다.
시각 T34부터 시각 T38까지의 기간 배선(FCA)의 전위를 V1A로 하고, 배선(FCB)의 전위를 V0B로 하고, 회로(WDD)의 내부 회로로부터 배선(WRDL)을 통하여 송신되는 메모리 셀(MC)에 대한 기록용 데이터로서 V0 및 V1 중 한쪽을 입력한 다음에 V0 및 V1 중 다른 쪽을 입력함으로써, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 분극의 방향이 다음 표에서와 같이 결정된다.
[표 3]
[시각 T38부터 시각 T41까지]
시각 T38부터 시각 T41까지의 기간의 동작은 도 3의 타이밍 차트의 시각 T16부터 시각 T19까지의 기간의 동작과 같다. 그러므로 본 동작예에서의 시각 T38부터 시각 T41까지의 기간의 동작에 대해서는 도 3의 타이밍 차트의 시각 T17부터 시각 T19까지의 기간의 동작의 설명을 참조한다.
[메모리 셀(MC)에 기록된 데이터를 판독하는 경우]
여기서, 상술한 시각 T31부터 시각 T41까지의 기간의 동작으로 기록된 데이터를 메모리 셀(MC)로부터 판독하는 경우를 생각한다. 또한 메모리 셀(MC)로부터의 데이터의 판독 동작에 대해서는, 도 4의 타이밍 차트의 배선(SL1), 배선(SL2), 배선(WRWL), 배선(WRDL), 배선(FCA), 및 배선(FCB)의 전위 변화를 참조한다.
도 4의 타이밍 차트의 판독 동작을 수행하는 경우, 시각 T23부터 시각 T24까지의 기간 배선(FCA)에는 전위(VM)가 공급되고, 배선(FCB)에는 전위(V0B)가 공급된다.
여기서, 도 4의 타이밍 차트의 시각 T24부터 시각 T25까지의 기간의 동작을 수행할 때, 구체적으로는 스위치(SW2)를 온 상태로 하였을 때, 배선(WRDL)의 전위는 VRF가 된다. 이때, FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이의 전압(VFJA)(=VM-VRF)과, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이의 전압(VFJB)(=VRF-V0B)은 각각 약 (VM-V0B)/2가 된다.
도 5의 (A)의 타이밍 차트의 동작으로 데이터가 기록된 메모리 셀(MC)의 FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 분극 방향은 입력 단자로부터 출력 단자로의 방향(양의 방향)이 되어 있고, 또한 FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이의 전압은 같기 때문에, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)가 같은 구조를 갖는 경우, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이의 저항값은 거의 같다. 즉 FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이에 흐르는 전류(IA)와 FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이에 흐르는 전류(IB)는 거의 같다.
그러므로 IA와 IB의 차분 전류는 거의 0이기 때문에, 메모리 셀(MC)로부터 배선(WRDL), 스위치(SW2), 및 부하(LE)를 통하여 연산 증폭기(OP)의 출력 단자까지는 전류가 흐르지 않기 때문에, 연산 증폭기(OP)와 부하(LE)를 포함한 전류 전압 변환 회로에서, 연산 증폭기(OP)의 출력 단자의 전위는 전위(VRF)에 가까운 전위(즉 VOUT_1보다 높고 VOUT_0보다 낮은 전위)가 된다. 그러므로 배선(OL)으로부터는 전위(VRF)에 가까운 전위가 출력된다.
상술한 바와 같이, 도 3 및 도 5의 (A)의 타이밍 차트의 기록 동작을 수행함으로써, 메모리 셀(MC)에 3종류의 데이터를 기록할 수 있다. 또한 도 4의 타이밍 차트의 판독 동작을 수행함으로써, 메모리 셀(MC)에 유지된 3진 데이터를 판독할 수 있다. 즉 기억 장치에 도 2의 메모리 셀(MC), 회로(WDD), 회로(RDD)를 적용함으로써, 3진 데이터를 다룰 수 있다.
또한 본 실시형태에서 설명한 도 3, 도 4, 및 도 5의 (A)의 타이밍 차트의 동작은 일례이기 때문에, 상황 또는 경우에 따라 그 동작을 변경할 수 있다. 예를 들어 도 5의 (A)의 타이밍 차트의 기록 동작은, 도 5의 (B)의 타이밍 차트의 기록 동작으로 변경할 수 있다. 도 5의 (B)의 타이밍 차트의 기록 동작은, 시각 T35부터 시각 T37까지의 기간 배선(FCA)에 전위(V0A)를 입력하고, 배선(FCB)에 전위(V1B)를 입력하는 점이, 도 5의 (A)의 타이밍 차트의 기록 동작과 다르다. 또한 V1B는 일례로서 V0B보다 높은 전위로 한다. 또한 V1B는 FTJ 소자(FJAb)의 입력 단자가 V0일 때, FTJ 소자(FJAb)에서 분극이 일어날 정도(분극의 방향이 변화될 정도)의 전위로 한다. 또한 이때, 상기 분극의 방향은 FTJ 소자(FJAb)의 출력 단자로부터 입력 단자로의 방향(음의 방향)이 된다. 그러므로 V1B는 V1A와 같은 것이 바람직하다. 즉 V1B는 V1과 같은 것이 바람직하다.
도 5의 (B)의 타이밍 차트의 기록 동작을 수행함으로써, 시각 T35부터 시각 T37까지의 기간에 데이터의 기록이 수행되는 메모리 셀(MC)의 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 분극의 방향은 다음 표에서와 같이 결정된다.
[표 4]
도 5의 (B)의 타이밍 차트의 기록 동작으로 데이터가 기록된 메모리 셀(MC)의 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 분극의 방향은, 도 5의 (A)의 타이밍 차트의 기록 동작으로 데이터가 기록된 메모리 셀(MC)의 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 분극의 방향과 다르다. 그러나 도 5의 (B)의 타이밍 차트의 기록 동작으로 메모리 셀(MC)에 기록된 데이터를 도 4의 타이밍 차트의 판독 동작으로 판독할 때, 시각 T24부터 시각 T25까지의 기간의 FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이에 흐르는 전류(IA)와, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이에 흐르는 전류(IB)는 거의 같기 때문에, 도 5의 (B)의 타이밍 차트의 기록 동작으로 데이터가 기록된 메모리 셀(MC)로부터의 판독 결과는, 도 5의 (A)의 타이밍 차트의 기록 동작으로 데이터가 기록된 메모리 셀(MC)로부터의 판독 결과와 거의 일치한다.
<구성예 2>
본 발명의 일 형태의 반도체 장치인 기억 장치에 제공되는 회로(MCs)(회로(MCa), 회로(MCb))는 도 1의 (A)의 회로 구성에 한정되지 않는다. 상기 기억 장치에 제공되는 회로(MCs)의 회로 구성은 경우 또는 상황에 따라 변경되어도 좋다. 본 구성예에서는, 도 2의 메모리 셀(MC)에 제공된 FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 중 한쪽을 다른 회로 소자로 변경한 메모리 셀(MC)에 대하여 설명한다.
예를 들어 도 1의 (A)의 회로(MCs)의 FTJ 소자(FJA)는 도 6의 (A)에 나타낸 바와 같이 강유전 커패시터(FEA)로 치환되어도 좋다. 구체적으로는, 강유전 커패시터(FEA)의 제 1 단자는 배선(FCA)에 전기적으로 접속되고, 강유전 커패시터(FEA)의 제 2 단자는 트랜지스터(M1)의 제 2 단자에 전기적으로 접속되어 있다.
도 6의 (A)의 회로(MCs)를 도 2에 나타낸 회로(MCa), 회로(MCb)로서 사용하는 경우, 도 2의 부하(LE)로서는 용량 소자를 사용하는 것이 바람직하다. 즉 연산 증폭기(OP)와 부하(LE)로 적분 회로가 구성되어 있는 것이 바람직하다. 도 6의 (A)의 회로(MCs)를 회로(MCa), 회로(MCb)로서 사용한 경우, 배선(FCA)과 배선(WRDL) 사이에는 용량 소자로서 강유전 커패시터(FEA)가 있기 때문에, 강유전 커패시터(FEA)와 부하(LE)(용량 소자) 사이에는 강유전 커패시터(FEA)의 제 1 단자와 제 2 단자 사이에 인가되는 정전압과 강유전 커패시터(FEA)의 정전 용량에 따른 양의 전하가 흐른다. 상기 전하량은 상기 적분 회로에 의하여 전압으로 변환할 수 있다.
또한 예를 들어 도 1의 (A)의 회로(MCs)의 FTJ 소자(FJA)는, 도 6의 (B)에 나타낸 바와 같이, 저항값을 변화시킬 수 있는 회로 소자(ANA)로 치환되어도 좋다. 구체적으로는, 회로 소자(ANA)의 입력 단자는 배선(FCA)에 전기적으로 접속되고, 회로 소자(ANA)의 출력 단자는 트랜지스터(M1)의 제 2 단자에 전기적으로 접속되어 있다. 회로 소자(ANA)로서는, 예를 들어 ReRAM(Resistive Random Access Memory) 등에 사용되는 저항 변화 소자, MRAM(Magnetoresistive Random Access Memory) 등에 사용되는 MTJ(Magnetic Tunnel Junction 또는 Magnetic Transportation Junction) 소자, 상변화 메모리(PCM) 소자 등이 있다.
도 6의 (B)의 회로(MCs)와 같이, 도 1의 (A)의 회로(MCs)의 FTJ 소자(FJA)를 회로 소자(ANA)로 치환하여도, 도 1의 (A)의 회로(MCs)와 마찬가지로 배선(FCA)과 트랜지스터(M1)의 제 2 단자 사이의 저항값을 변경할 수 있다. 그러므로 도 6의 (B)의 회로(MCs)는 도 1의 (A)의 회로(MCs)와 마찬가지로 도 6의 (B)의 회로(MCs)에 기록되는 데이터에 따라 회로 소자(ANA)의 저항값을 결정할 수 있다. 따라서 회로 소자(ANA)의 입력 단자와 출력 단자 사이에 흐르는 전류의 양이 결정되기 때문에, 회로(MCs)에 대하여 데이터를 기록하고, 유지된 상기 데이터를 파괴시키지 않고 판독할 수 있는 경우가 있다.
본 실시형태에서 설명한 반도체 장치에 메모리 셀(MC)을 적용함으로써, 데이터의 재기록이 불필요한 반도체 장치(비파괴 판독을 수행하는 반도체 장치)를 구성할 수 있다. 또한 반도체 장치에 메모리 셀(MC)을 적용하면 데이터의 재기록이 불필요하기 때문에, 재기록에 필요한 소비 전력을 감소시킬 수 있다. 또한 반도체 장치에 메모리 셀(MC)을 적용하면 데이터의 재기록을 수행하는 회로를 제공할 필요가 없기 때문에, 반도체 장치의 회로 면적을 감소시킬 수 있다.
또한 본 실시형태는 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 앞의 실시형태에서 설명한 메모리 셀(MC)을 포함할 수 있는 기억 장치에 대하여 설명한다.
<기억 장치의 구성예>
도 7은 상기 기억 장치의 회로 구성의 일례를 나타낸 것이다. 기억 장치(100)는 메모리 셀 어레이(MCA)와, 회로(WDD)와, 회로(RDD)와, 회로(WRWD)와, 회로(FECD)를 포함한다. 또한 도 7의 기억 장치(100)에 적용할 수 있는 메모리 셀(MC)은 일례로서 도 2에 나타낸 메모리 셀(MC)로 하였다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함한다. 또한 메모리 셀 어레이(MCA)에서, 복수의 메모리 셀(MC)은 m행 n열(m, n은 1 이상의 정수(整數)임)의 매트릭스상으로 배치되어 있다. 또한 본 명세서 등에서는, i행 j열(i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수임)에 위치하는 메모리 셀(MC)을 메모리 셀(MC[i, j])이라고 표기한다(도 7에는 도시하지 않았음).
또한 기억 장치(100)의 메모리 셀 어레이(MCA)에서는 배선(WRDL[1]) 내지 배선(WRDL[n])이 열 방향으로 연장되어 있다. 또한 배선(WRDL)에 붙인 [j]는 제 j 열에 위치함을 의미한다. 또한 배선(WRWL[1]) 내지 배선(WRWL[m])과, 배선(FCA[1]) 내지 배선(FCA[m])과, 배선(FCB[1]) 내지 배선(FCB[m])이 행 방향으로 연장되어 있다. 또한 배선(WRWL), 배선(FCA), 및 배선(FCB)에 붙인 [i]는 제 i 행에 위치함을 의미한다.
배선(WRDL[1]) 내지 배선(WRDL[n])은 도 2의 메모리 셀(MC)에서의 배선(WRDL)에 상당한다. 또한 배선(WRWL[1]) 내지 배선(WRWL[m])은 도 2의 메모리 셀(MC)에서의 배선(WRWL)에 상당하고, 배선(FCA[1]) 내지 배선(FCA[m])은 도 2의 메모리 셀(MC)에서의 배선(FCA)에 상당하고, 배선(FCB[1]) 내지 배선(FCB[m])은 도 2의 메모리 셀(MC)에서의 배선(FCB)에 상당한다.
회로(WDD)는 배선(WRDL[1]) 내지 배선(WRDL[n])에 전기적으로 접속되어 있다. 또한 회로(WRWD)는 배선(WRWL[1]) 내지 배선(WRWL[m])에 전기적으로 접속되어 있다. 또한 회로(FECD)는 배선(FCA[1]) 내지 배선(FCA[m])과 배선(FCB[1]) 내지 배선(FCB[m])에 전기적으로 접속되어 있다. 또한 회로(RDD)는 배선(WRDL[1]) 내지 배선(WRDL[n])에 전기적으로 접속되어 있다.
회로(WRWD)는 일례로서 기록 동작 및 판독 동작을 수행할 때의 워드선 드라이버 회로로서 기능한다. 예를 들어 회로(WRWD)는 배선(WRWL[1]) 내지 배선(WRWL[m]) 중 하나에 선택 신호를 송신하고, 나머지 배선에 비선택 신호를 송신함으로써, 메모리 셀 어레이(MCA)에서 기록 동작 또는 판독 동작을 수행하는 복수의 메모리 셀(MC)을 선택할 수 있다. 구체적으로는, 예를 들어 도 2의 메모리 셀(MC)의 경우, 선택 신호는 고레벨 전위로 하고, 비선택 신호는 저레벨 전위로 하면 좋다. 도 2의 메모리 셀(MC)에서 배선(WRWL)에 고레벨 전위가 공급되는 경우, 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 되기 때문에, 배선(WRDL)으로부터 메모리 셀(MC)에 기록용 데이터를 송신하거나, 메모리 셀(MC)로부터 배선(WRDL)에 메모리 셀(MC)에 유지된 데이터를 송신할 수 있다. 한편, 도 2의 메모리 셀(MC)에서 배선(WRWL)에 저레벨 전위가 공급되는 경우, 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태에 있기 때문에, 배선(WRDL)으로부터 다른 메모리 셀(MC)에 대한 기록용 데이터가 송신되거나 다른 메모리 셀(MC)로부터 배선(WRDL)에 판독된 데이터가 송신되어도, 배선(WRWL)으로부터 저레벨 전위가 공급된 메모리 셀(MC)에 상기 데이터가 기록되지는 않는다.
회로(FECD)는 일례로서 배선(FCA) 및 배선(FCB)의 각각에 정전위를 공급하는 기능을 갖는다. 구체적으로는, 예를 들어 회로(FECD)는 메모리 셀(MC)에 데이터를 기록할 때 배선(FCA) 및 배선(FCB)의 각각에 정전위를 공급함으로써, 복수의 메모리 셀(MC)의 각각에 포함되는 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 분극을 일으킬(분극의 방향을 변화시킬) 수 있다. 또는 회로(FECD)는 메모리 셀(MC)로부터 데이터를 판독할 때 배선(FCA) 및 배선(FCB)의 각각에 정전위를 공급함으로써, FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이 및 FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이 각각에 전류를 흘릴 수 있다.
회로(WDD)는 일례로서 기록 데이터선 드라이버 회로로서 기능한다. 예를 들어 회로(WDD)는 배선(WRDL[1]) 내지 배선(WRDL[n])의 각각에 기록용 데이터(예를 들어 전압)를 송신함으로써, 회로(WRWD)에 의하여 선택된 특정의 행에 배치된 복수의 메모리 셀(MC)에 상기 기록용 데이터를 기록할 수 있다.
회로(RDD)는 일례로서 판독 회로로서 기능한다. 예를 들어 회로(RDD)는 회로(WRWD)에 의하여 선택된 특정의 행에 배치된 복수의 메모리 셀(MC)로부터 출력된 데이터(예를 들어 전압, 전류 등)를 배선(WRDL[1]) 내지 배선(WRDL[n])의 각각으로부터 취득하여 상기 데이터를 판독할 수 있다. 회로(RDD)는 일례로서 프리차지 회로, 감지 증폭기 회로, 전류 전압 변환 회로 등 중에서 선택된 하나 또는 복수를 포함한다. 구체적인 예로서는, 도 2에 나타낸 회로(RDD)에 포함되는 회로 구성으로 하여도 좋다.
<기억 장치의 동작예>
다음으로, 기억 장치(100)의 동작예에 대하여 설명한다.
<<기록 동작예 1>>
도 8은 기억 장치(100)의 메모리 셀(MC)에 대한 데이터의 기록 동작의 일례를 나타낸 타이밍 차트이다. 또한 앞의 실시형태에서 참조한 도 3의 타이밍 차트는 하나의 메모리 셀(MC)에서의 동작예를 나타낸 것이고, 도 8의 타이밍 차트는 메모리 셀 어레이(MCA)에 포함되는 복수의 메모리 셀(MC)에 데이터를 기록하는 동작예를 나타낸 것이다.
도 8의 타이밍 차트는, 시각 U1부터 시각 U13까지의 기간 및 그 근방의 기간의 배선(WRWL[1]), 배선(WRWL[2]), 배선(WRWL[m]), 배선(WRDL[1]), 배선(WRDL[2]), 배선(WRDL[n]), 배선(FCA[1]), 배선(FCB[1]), 배선(FCA[2]), 배선(FCB[2]), 배선(FCA[m]), 및 배선(FCB[m])의 전위의 변화를 나타낸다.
시각 U1부터 시각 U2까지의 기간 예를 들어 회로(WRWD)는 배선(WRWL[1]) 내지 배선(WRWL[m])에 초기 전위로서 저레벨 전위(도 8에서는 Low라고 기재함)를 공급한다. 그러므로 메모리 셀 어레이(MCA)에 포함되는 모든 메모리 셀(MC) 각각의 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에는 저레벨 전위가 공급되기 때문에, 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다.
또한 시각 U1부터 시각 U2까지의 기간 회로(WDD)는 배선(WRDL[1]) 내지 배선(WRDL[n])에 기록용 데이터를 송신하지 않는다. 그러므로 시각 U1부터 시각 U2까지의 기간 회로(WDD)는 배선(WRDL[1]) 내지 배선(WRDL[n])에 일례로서 접지 전위(도 8에서는 GND라고 기재함)를 공급한다. 또한 도 3의 기록 동작예와 마찬가지로 회로(WDD)가 배선(WRDL[1]) 내지 배선(WRDL[n])에 공급하는 전위는 접지 전위가 아니라 V0으로 하여도 좋다.
또한 시각 U1부터 시각 U2까지의 기간 회로(FECD)는 배선(FCA[1]) 내지 배선(FCA[m]) 및 배선(FCB[1]) 내지 배선(FCB[m])의 각각에 전위(V0A)를 공급한다. 또한 전위(V0A)에 대해서는 도 3의 타이밍 차트의 설명을 참조한다.
시각 U2부터 시각 U5까지의 기간 회로(WRWD)는 배선(WRWL[1])에 고레벨 전위(도 8에서는 High라고 기재함)를 공급하고, 배선(WRWL[2]) 내지 배선(WRWL[m])에 저레벨 전위를 공급한다. 그러므로 메모리 셀 어레이(MCA)에서 제 1 행에 배치된 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 된다. 또한 메모리 셀 어레이(MCA)에서 제 2 행 내지 제 m 행에 배치된 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다. 즉 회로(WRWD)는 배선(WRWL[1])에 고레벨 전위를 공급하고, 배선(WRWL[2]) 내지 배선(WRWL[m])에 저레벨 전위를 공급함으로써, 메모리 셀 어레이(MCA)의 제 1 행에 배치된 메모리 셀(MC)을 기록 대상으로서 선택할 수 있다.
또한 시각 U2부터 시각 U5까지의 기간 회로(WDD)는 배선(WRDL[1]) 내지 배선(WRDL[n])의 각각에 기록용 데이터로서 일례로서 D[1, 1] 내지 D[1, n]를 공급한다. 또한 회로(WRWD)에 의하여, 메모리 셀 어레이(MCA)의 제 1 행에 배치된 메모리 셀(MC)이 기록 대상으로서 선택되어 있기 때문에, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n]) 각각의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에 D[1, 1] 내지 D[1, n]에 따른 전위가 공급된다.
또한 시각 U3부터 시각 U4까지의 기간 회로(FECD)는 배선(FCA[1]), 배선(FCB[1])의 각각에 V0A 및 V1A 중 한쪽을 공급한다. 또한 회로(FECD)는 배선(FCA[2]) 내지 배선(FCA[m])의 각각에 전위(V0A)를 공급하고, 배선(FCB[2]) 내지 배선(FCB[m])의 각각에 전위(V0A)를 공급한다.
또한 시각 U4부터 시각 U5까지의 기간 회로(FECD)는 배선(FCA[1]), 배선(FCB[1])의 각각에 V0A 및 V1A 중 다른 쪽을 공급한다. 또한 회로(FECD)는 계속하여 배선(FCA[2]) 내지 배선(FCA[m])의 각각에 전위(V0A)를 공급하고, 배선(FCB[2]) 내지 배선(FCB[m])의 각각에 전위(V0A)를 공급한다.
또한 전위(V0A) 및 전위(V1A)에 대해서는 도 3의 타이밍 차트의 설명을 참조한다.
시각 U2부터 시각 U5까지의 기간의 동작에 의하여, 메모리 셀 어레이(MCA)의 제 1 행의 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 각각에 포함되는 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에서 일어나는 분극의 방향이, 배선(WRDL[1]) 내지 배선(WRDL[n])으로부터 송신되는 D[1, 1] 내지 D[1, n]에 따라 결정된다. 즉 시각 U2부터 시각 U5까지의 기간의 동작에 의하여 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 각각에 대한 D[1, 1] 내지 D[1, n]의 기록이 수행된다.
시각 U5부터 시각 U8까지의 기간 회로(WRWD)는 배선(WRWL[2])에 고레벨 전위를 공급하고, 배선(WRWL[1]) 및 배선(WRWL[3]) 내지 배선(WRWL[m])에 저레벨 전위를 공급한다. 그러므로 메모리 셀 어레이(MCA)에서 제 2 행에 배치된 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 된다. 또한 메모리 셀 어레이(MCA)에서 제 1 행 및 제 3 행 내지 제 m 행에 배치된 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n]) 및 메모리 셀(MC[3, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n]) 및 메모리 셀(MC[3, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다. 즉 회로(WRWD)는 배선(WRWL[2])에 고레벨 전위를 공급하고, 배선(WRWL[1]) 및 배선(WRWL[3]) 내지 배선(WRWL[m])에 저레벨 전위를 공급함으로써, 메모리 셀 어레이(MCA)의 제 2 행에 배치된 메모리 셀(MC)을 기록 대상으로서 선택할 수 있다.
또한 시각 U5부터 시각 U8까지의 기간 회로(WDD)는 배선(WRDL[1]) 내지 배선(WRDL[n])의 각각에 기록용 데이터로서 일례로서 D[2, 1] 내지 D[2, n]를 공급한다. 또한 회로(WRWD)에 의하여, 메모리 셀 어레이(MCA)의 제 2 행에 배치된 메모리 셀(MC)이 기록 대상으로서 선택되어 있기 때문에, 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n]) 각각의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에 D[2, 1] 내지 D[2, n]에 따른 전위가 공급된다.
또한 시각 U6부터 시각 U7까지의 기간 회로(FECD)는 배선(FCA[2]), 배선(FCB[2])의 각각에 V0A 및 V1A 중 한쪽을 공급한다. 또한 회로(FECD)는 배선(FCA[1]) 및 배선(FCA[3]) 내지 배선(FCA[m])의 각각에 전위(V0A)를 공급하고, 배선(FCB[1]), 배선(FCB[3]) 내지 배선(FCB[m])의 각각에 전위(V0A)를 공급한다.
또한 시각 U7부터 시각 U8까지의 기간 회로(FECD)는 배선(FCA[2]), 배선(FCB[2])의 각각에 V0A 및 V1A 중 다른 쪽을 공급한다. 또한 회로(FECD)는 계속하여 배선(FCA[1]) 및 배선(FCA[3]) 내지 배선(FCA[m])의 각각에 전위(V0A)를 공급하고, 배선(FCB[1]) 및 배선(FCB[3]) 내지 배선(FCB[m])의 각각에 전위(V0A)를 공급한다.
시각 U5부터 시각 U8까지의 기간의 동작에 의하여, 메모리 셀 어레이(MCA)의 제 2 행의 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 각각에 포함되는 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에서 일어나는 분극의 방향이, 배선(WRDL[1]) 내지 배선(WRDL[n])으로부터 송신되는 D[2, 1] 내지 D[2, n]에 따라 결정된다. 즉 시각 U5부터 시각 U8까지의 기간의 동작에 의하여 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 각각에 대한 D[2, 1] 내지 D[2, n]의 기록이 수행된다.
시각 U8부터 시각 U9까지의 기간에는, 시각 U2부터 시각 U5까지의 기간에 수행된 메모리 셀 어레이(MCA)의 제 1 행에 배치된 메모리 셀(MC)에 대한 데이터의 기록 동작, 및 시각 U5부터 시각 U8까지의 기간에 수행된 메모리 셀 어레이(MCA)의 제 2 행에 배치된 메모리 셀(MC)에 대한 데이터의 기록 동작과 마찬가지로, 메모리 셀 어레이(MCA)의 제 3 행 내지 제 m-1 행에 배치된 메모리 셀(MC)에 대한 데이터의 기록 동작이 수행된다.
시각 U9부터 시각 U12까지의 기간 회로(WRWD)는 배선(WRWL[m])에 고레벨 전위를 공급하고, 배선(WRWL[1]) 내지 배선(WRWL[m-1])에 저레벨 전위를 공급한다. 그러므로 메모리 셀 어레이(MCA)에서 제 m 행에 배치된 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 된다. 또한 메모리 셀 어레이(MCA)에서 제 1 행 내지 제 m-1 행에 배치된 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m-1, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m-1, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다. 즉 회로(WRWD)는 배선(WRWL[m])에 고레벨 전위를 공급하고, 배선(WRWL[1]) 내지 배선(WRWL[m-1])에 저레벨 전위를 공급함으로써, 메모리 셀 어레이(MCA)의 제 m 행에 배치된 메모리 셀(MC)을 기록 대상으로서 선택할 수 있다.
또한 시각 U9부터 시각 U12까지의 기간 회로(WDD)는 배선(WRDL[1]) 내지 배선(WRDL[n])의 각각에 기록용 데이터로서 일례로서 D[m, 1] 내지 D[m, n]를 공급한다. 또한 회로(WRWD)에 의하여, 메모리 셀 어레이(MCA)의 제 m 행에 배치된 메모리 셀(MC)이 기록 대상으로서 선택되어 있기 때문에, 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n]) 각각의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에 D[m, 1] 내지 D[m, n]에 따른 전위가 공급된다.
또한 시각 U10부터 시각 U11까지의 기간 회로(FECD)는 배선(FCA[m]), 배선(FCB[m])의 각각에 V0A 및 V1A 중 한쪽을 공급한다. 또한 회로(FECD)는 배선(FCA[1]) 내지 배선(FCA[m-1])의 각각에 전위(V0A)를 공급하고, 배선(FCB[1]) 내지 배선(FCB[m-1])의 각각에 전위(V0A)를 공급한다.
또한 시각 U11부터 시각 U12까지의 기간 회로(FECD)는 배선(FCA[m]), 배선(FCB[m])의 각각에 V0A 및 V1A 중 다른 쪽을 공급한다. 또한 회로(FECD)는 계속하여 배선(FCA[1]) 내지 배선(FCA[m-1])의 각각에 전위(V0A)를 공급하고, 배선(FCB[1]) 내지 배선(FCB[m-1])의 각각에 전위(V0A)를 공급한다.
시각 U9부터 시각 U12까지의 기간의 동작에 의하여, 메모리 셀 어레이(MCA)의 제 m 행의 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에서 일어나는 분극의 방향이, 배선(WRDL[1]) 내지 배선(WRDL[n])으로부터 송신되는 D[m, 1] 내지 D[m, n]에 따라 결정된다. 즉 시각 U9부터 시각 U12까지의 기간의 동작에 의하여 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 각각에 대한 D[m, 1] 내지 D[m, n]의 기록이 수행된다.
시각 U1부터 시각 U12까지의 기간의 동작이 수행됨으로써, 메모리 셀 어레이(MCA)에 포함되는 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m, n])의 각각에 D[1, 1] 내지 D[m, n]를 기록할 수 있다.
또한 도 8의 타이밍 차트에서는, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m, n])에 대한 데이터의 기록 동작이 종료된 후의 동작(시각 U12부터 시각 U13까지의 기간의 동작)으로서, 회로(WRWD)는 일례로서 배선(WRWL[1]) 내지 배선(WRWL[m])에 저레벨 전위를 공급한다. 또한 회로(WDD)는 일례로서 배선(WRDL[1]) 내지 배선(WRDL[n])에 접지 전위를 공급한다. 또한 회로(FECD)는 일례로서 배선(FCA[1]) 내지 배선(FCA[m]) 및 배선(FCB[1]) 내지 배선(FCB[m])의 각각에 전위(V0A)를 공급한다.
또한 도 8의 타이밍 차트의 동작은 일례이기 때문에, 상황 또는 경우에 따라 그 동작을 변경하여도 좋다. 예를 들어 도 8의 타이밍 차트의 시각 U2부터 시각 U5까지의 기간의 동작에서, 배선(WRWL[1])에 고레벨 전위가 공급되고, 배선(WRDL[1]) 내지 배선(WRDL[n])에 D[1, 1] 내지 D[1, n]가 공급되어 있지만, 배선(WRWL[1])에 고레벨 전위가 공급되는 기간 내에 배선(WRDL[1]) 내지 배선(WRDL[n])에 D[1, 1] 내지 D[1, n]가 공급되어도 좋고, 배선(WRDL[1]) 내지 배선(WRDL[n])에 D[1, 1] 내지 D[1, n]가 공급되는 기간 내에 배선(WRWL[1])에 고레벨 전위가 공급되어도 좋다. 또한 배선(FCA[1]), 배선(FCB[1])의 각각에 전위(V1A)가 공급되는 기간 및 배선(FCA[1]), 배선(FCB[1])의 각각에 전위(V0A)가 공급되는 기간은 배선(WRWL[1])에 고레벨 전위가 공급되고, 배선(WRDL[1]) 내지 배선(WRDL[n])에 D[1, 1] 내지 D[1, n]가 공급되는 기간 내이면, 어느 타이밍이어도 좋다.
<<기록 동작예 2>>
다음으로, 도 8의 타이밍 차트와는 다른, 기억 장치(100)의 메모리 셀(MC)에 대한 데이터의 기록 동작의 일례에 대하여 설명한다.
도 9에 나타낸 타이밍 차트는, 도 8의 타이밍 차트의 기록 동작예와는 다른 기록 동작의 일례를 나타낸 것이다. 도 9의 타이밍 차트는, 도 8의 타이밍 차트와 마찬가지로 시각 U1부터 시각 U13까지의 기간 및 그 근방의 기간의 배선(WRWL[1]), 배선(WRWL[2]), 배선(WRWL[m]), 배선(WRDL[1]), 배선(WRDL[2]), 배선(WRDL[n]), 배선(FCA[1]), 배선(FCB[1]), 배선(FCA[2]), 배선(FCB[2]), 배선(FCA[m]), 및 배선(FCB[m])의 전위의 변화를 나타낸다.
도 9의 타이밍 차트의 기록 동작은, 시각 U2부터 시각 U12까지의 기간에 배선(WRWL[1]) 내지 배선(WRWL[m])의 각각에 고레벨 전위(도 9에서는 High라고 기재함)가 입력되어 있는 점과, 시각 U1부터 시각 U13까지의 기간에 배선(FCA[1]) 내지 배선(FCA[m]) 및 배선(FCB[1]) 내지 배선(FCB[m])의 각각의 전위가 변동되는 점이 도 8의 타이밍 차트의 기록 동작과 다르다.
도 9의 타이밍 차트의 시각 U2부터 시각 U12까지의 기간 배선(WRWL[1]) 내지 배선(WRWL[m])의 각각에는 고레벨 전위가 입력되어 있기 때문에, 시각 U2부터 시각 U12까지의 기간 메모리 셀 어레이(MCA)에 포함되는 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m, n]) 각각의 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 고레벨 전위가 입력되어, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[n, m]) 각각의 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 된다. 즉 제 j 열에 착목하면, 배선(WRDL[j])과, 메모리 셀(MC[1, j]) 내지 메모리 셀(MC[m, j]) 각각의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자 사이는 도통 상태가 된다.
또한 도 9의 타이밍 차트의 시각 U1부터 시각 U2까지의 기간 배선(FCA[1]) 내지 배선(FCA[m]) 및 배선(FCB[1]) 내지 배선(FCB[m])에는 전위(VNA)가 공급된다.
VNA는 예를 들어 V0A보다 높고 V1A보다 낮은 전위로 할 수 있다. 즉 VNA는 배선(WRDL)으로부터 FTJ 소자(FJAa)의 출력 단자에 입력되는 전위를 V0 또는 V1로 하여도, FTJ 소자(FJAa)에서 분극이 일어나지 않을(변화되지 않을) 정도의 전위로 할 수 있다. 마찬가지로, VNA는 배선(WRDL)으로부터 FTJ 소자(FJAb)의 입력 단자에 입력되는 전위를 V0 또는 V1로 하여도, FTJ 소자(FJAb)에서 분극이 일어나지 않을(변화되지 않을) 정도의 전위로 할 수 있다.
또한 도 9의 타이밍 차트의 시각 U3부터 시각 U4까지의 기간 배선(FCA[1]), 배선(FCB[1])의 각각에는 V0A 및 V1A 중 한쪽이 공급되어 있다. 또한 배선(FCA[2]) 내지 배선(FCA[m]) 및 배선(FCB[2]) 내지 배선(FCB[m])의 각각에는 계속하여 전위(VNA)가 공급된다.
또한 도 9의 타이밍 차트의 시각 U4부터 시각 U5까지의 기간 배선(FCA[1]), 배선(FCB[1])의 각각에는 V0A 및 V1A 중 다른 쪽이 공급되어 있다. 또한 배선(FCA[2]) 내지 배선(FCA[m]) 및 배선(FCB[2]) 내지 배선(FCB[m])의 각각에는 계속하여 전위(VNA)가 공급된다.
도 9의 타이밍 차트의 시각 U2부터 시각 U5까지의 기간의 동작에 의하여, 메모리 셀 어레이(MCA)의 제 1 행의 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 각각에 포함되는 FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에서 일어나는 분극의 방향이, 배선(WRDL[1]) 내지 배선(WRDL[n])으로부터 송신되는 D[1, 1] 내지 D[1, n]에 따라 결정된다. 한편, 시각 U2부터 시각 U5까지의 기간 배선(FCA[2]) 내지 배선(FCA[m]) 및 배선(FCB[2]) 내지 배선(FCB[m])의 각각에는 전위(VNA)가 공급되어 있기 때문에, 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[m, n]) 각각의 트랜지스터(M1a) 및 트랜지스터(M1b)가 각각 온 상태에 있어도, 각 열의 메모리 셀(MC)에 D[1, 1] 내지 D[1, n]가 기록되지는 않는다.
즉 도 9의 타이밍 차트의 동작에서는, 배선(FCA[1]) 내지 배선(FCA[m]) 및 배선(FCB[1]) 내지 배선(FCB[m])의 각각을, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에서 분극을 제어하기 위한 배선으로서뿐만 아니라, 데이터를 기록하기 위한 선택 신호선으로서도 기능시킬 수 있다.
도 9의 타이밍 차트의 시각 U5 이후에도, 배선(WRDL[1]) 내지 배선(WRDL[n])으로부터 송신되는 데이터에 따라, 배선(FCA[1]) 내지 배선(FCA[m]) 및 배선(FCB[1]) 내지 배선(FCB[m])을 사용하여 메모리 셀 어레이(MCA)의 제 2 행부터 제 m 행까지 1행씩 메모리 셀(MC)을 선택함으로써, 도 8의 타이밍 차트의 동작예와 마찬가지로, 메모리 셀 어레이(MCA)에 포함되는 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[m, n])의 각각에 D[2, 1] 내지 D[m, n]를 기록할 수 있다.
<<판독 동작예 1>>
도 10은 기억 장치(100)의 메모리 셀(MC)로부터의 데이터의 판독 동작의 일례를 나타낸 타이밍 차트이다. 또한 앞의 실시형태에서 참조한 도 4의 타이밍 차트는 하나의 메모리 셀(MC)에서의 동작예를 나타낸 것이고, 도 10의 타이밍 차트는 메모리 셀 어레이(MCA)에 포함되는 복수의 메모리 셀(MC)로부터 데이터를 판독하는 동작예를 나타낸 것이다.
도 10의 타이밍 차트는, 시각 U21부터 시각 U39까지의 기간 및 그 근방의 기간의 배선(SL1), 배선(SL2), 배선(WRWL[1]), 배선(WRWL[2]), 배선(WRWL[m]), 배선(FCA[1]), 배선(FCB[1]), 배선(FCA[2]), 배선(FCB[2]), 배선(FCA[m]), 배선(FCB[m]), 배선(WRDL[1]), 배선(WRDL[2]), 및 배선(WRDL[n])의 전위의 변화를 나타낸다.
또한 기억 장치(100)에 포함되는 회로(WDD)의 구성으로서는, 도 2에 나타낸 회로(WDD)와 마찬가지로 스위치(SW1)를 포함하는 것으로 한다. 그러므로 도 10의 타이밍 차트에는 배선(SL1)의 전위의 변화도 나타내었다.
또한 기억 장치(100)에 포함되는 회로(RDD)의 구성에는 도 2에 나타낸 회로(RDD)의 구성을 참조한다. 따라서 회로(RDD)의 동작 등에는 앞의 실시형태에서의 설명을 참조한다. 그러므로 도 10의 타이밍 차트에는 배선(SL2)의 전위의 변화도 나타내었다.
시각 U21부터 시각 U22까지의 기간 예를 들어 회로(WRWD)는 배선(WRWL[1]) 내지 배선(WRWL[m])에 초기 전위로서 저레벨 전위(도 10에서는 Low라고 기재함)를 공급한다. 그러므로 메모리 셀 어레이(MCA)에 포함되는 모든 메모리 셀(MC) 각각의 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에는 저레벨 전위가 공급되기 때문에, 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다.
또한 시각 U21부터 시각 U22까지의 기간 회로(FECD)는 배선(FCA[1]) 내지 배선(FCA[m]) 및 배선(FCB[1]) 내지 배선(FCB[m])의 각각에 전위(V0A) 및 전위(V0B)를 공급한다. 또한 전위(V0A) 및 전위(V0B)에 대해서는 도 3, 도 4 등의 타이밍 차트의 설명을 참조한다.
또한 시각 U21부터 시각 U22까지의 기간에는 일례로서 배선(WRDL[1]) 내지 배선(WRDL[n])에 초기 전위로서 접지 전위가 공급되어 있는 것으로 한다. 구체적으로는, 예를 들어 배선(SL1)에 고레벨 전위(도 10에서는 High라고 기재함)를 공급하여 스위치(SW1)를 온 상태로 하고, 회로(WDD)가 배선(WRDL[1]) 내지 배선(WRDL[n])의 각각에 대하여 접지 전위를 공급하는 것으로 한다. 또한 본 동작예에서는, 배선(WRDL[1]) 내지 배선(WRDL[n])에 접지 전위를 공급한 후, 배선(SL1)에 저레벨 전위를 공급하여 스위치(SW1)를 오프 상태로 함으로써, 회로(WDD)와 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각 사이를 비도통 상태로 하였다.
또한 시각 U21부터 시각 U22까지의 기간에는 배선(SL2)에 저레벨 전위를 공급하여 스위치(SW2)를 오프 상태로 함으로써, 회로(RDD)와 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각 사이를 비도통 상태로 하였다.
시각 U22부터 시각 U27까지의 기간 회로(WRWD)는 배선(WRWL[1])에 고레벨 전위를 공급한다. 또한 회로(WRWD)는 배선(WRWL[2]) 내지 배선(WRWL[m])에 저레벨 전위를 공급한다. 그러므로 메모리 셀 어레이(MCA)에서 제 1 행에 배치된 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 된다. 또한 메모리 셀 어레이(MCA)에서 제 2 행 내지 제 m 행에 배치된 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다.
시각 U23부터 시각 U26까지의 기간 회로(FECD)는 배선(FCA[1])에 전위(VM)를 공급하고, 배선(FCB[1])에 전위(V0B)를 공급한다. 또한 회로(FECD)는 배선(FCA[2]) 내지 배선(FCA[m])에 전위(V0A)를 공급하고, 배선(FCB[2]) 내지 배선(FCB[m])에 전위(V0B)를 공급한다.
또한 전위(VM)에 대해서는 도 4 등의 타이밍 차트의 설명을 참조한다.
시각 U24부터 시각 U25까지의 기간 배선(SL2)에는 고레벨 전위가 공급된다. 이에 의하여, 스위치(SW2)가 온 상태가 되어, 회로(RDD)와 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각 사이가 도통 상태가 된다. 또한 도 4의 타이밍 차트를 참조하여 설명하였지만, 연산 증폭기(OP)의 반전 입력 단자와 비반전 입력 단자는 가상 단락 상태에 있기 때문에, 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각의 전위는 VRF가 된다.
또한 전위(VRF)에 대해서는 도 4 등의 타이밍 차트의 설명을 참조한다.
또한 이때, 메모리 셀 어레이(MCA)의 제 1 행의 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n]) 각각의 트랜지스터(M1a) 및 트랜지스터(M1b)가 각각 온 상태에 있기 때문에, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n]) 각각의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에 전위(VRF)가 공급된다. 그러므로 FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이에는 VM-VRF의 전압이 인가되고, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이에는 VRF-V0B의 전압이 인가된다. 또한 도 4의 타이밍 차트에 따르면, 전위(VRF)는 (VM+V0B)/2이기 때문에, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이의 전압은 (VM-V0B)/2가 된다.
또한 도 4의 타이밍 차트의 동작에 따르면, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이에 흐르는 전류의 양은, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각에 포함되는 강유전성을 갖는 유전체의 분극의 방향에 따라 결정된다. 상기 유전체의 분극의 방향은 메모리 셀(MC)에 기록된 데이터에 따라 결정되기 때문에, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이에 흐르는 전류의 양의 차분으로부터 상기 데이터를 판독할 수 있다. 또한 상기 전류량의 차분은 회로(RDD)의 연산 증폭기(OP)와 부하(LE)를 포함한 전류 전압 회로에 의하여 전압값으로 변환함으로써 취득할 수 있다.
따라서 회로(FECD)가 배선(FCA[1])에 전위(VM)를 공급하고, 배선(FCB[1])에 전위(V0B)를 공급하는 동안에, 회로(RDD)에서 스위치(SW2)를 온 상태로 하고, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이에 흐르는 전류의 차분을 회로(RDD)에 포함되는 전류 전압 변환 회로를 사용하여 전압값으로 변환함으로써, 메모리 셀 어레이(MCA)의 제 1 행의 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n]) 각각에 유지된 데이터(D[1, 1]) 내지 데이터(D[1, n])를 상기 전압값으로서 판독할 수 있다.
시각 U25부터 시각 U26까지의 기간 배선(SL2)에는 저레벨 전위가 공급된다. 이에 의하여, 스위치(SW2)가 오프 상태가 되어, 회로(RDD)와 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각 사이가 비도통 상태가 된다. 또한 이때, 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각의 전위는 VRF로부터 감소되어 접지 전위가 되는 것으로 한다.
시각 U27부터 시각 U32까지의 기간 회로(WRWD)는 배선(WRWL[2])에 고레벨 전위를 공급한다. 또한 회로(WRWD)는 배선(WRWL[1]) 및 배선(WRWL[3]) 내지 배선(WRWL[m])에 저레벨 전위를 공급한다. 그러므로 메모리 셀 어레이(MCA)에서 제 2 행에 배치된 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 된다. 또한 메모리 셀 어레이(MCA)에서 제 1 행 및 제 3 행 내지 제 m 행에 배치된 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n]) 및 메모리 셀(MC[3, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n]) 및 메모리 셀(MC[3, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다.
시각 U28부터 시각 U31까지의 기간 회로(FECD)는 배선(FCA[2])에 전위(VM)를 공급하고, 배선(FCB[2])에 전위(V0B)를 공급한다. 또한 회로(FECD)는 배선(FCA[1]) 및 배선(FCA[3]) 내지 배선(FCA[m])에 전위(V0A)를 공급하고, 배선(FCB[1]) 및 배선(FCB[3]) 내지 배선(FCB[m])에 전위(V0B)를 공급한다.
시각 U29부터 시각 U30까지의 기간 배선(SL2)에는 고레벨 전위가 공급된다. 이에 의하여, 스위치(SW2)가 온 상태가 되어, 회로(RDD)와 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각 사이가 도통 상태가 된다. 또한 시각 U24부터 시각 U25까지의 기간의 동작과 마찬가지로 연산 증폭기(OP)의 반전 입력 단자와 비반전 입력 단자는 가상 단락 상태에 있기 때문에, 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각의 전위는 VRF가 된다.
또한 이때, 메모리 셀 어레이(MCA)의 제 2 행의 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n]) 각각의 트랜지스터(M1)가 온 상태에 있기 때문에, 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n]) 각각의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에 전위(VRF)=(VM+V0B)/2가 공급된다. 그러므로 FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이에는 VM-VRF=(VM-V0B)/2의 전압이 인가되고, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이에는 VRF-V0B=(VM-V0B)/2의 전압이 인가된다.
그리고 시각 U24부터 시각 U25까지의 기간의 동작과 마찬가지로, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이에 흐르는 전류의 양의 차분을, 회로(RDD)의 연산 증폭기(OP)와 부하(LE)를 포함한 전류 전압 회로에 의하여 전압값으로 변환함으로써, 메모리 셀 어레이(MCA)의 제 2 행의 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n]) 각각에 유지된 데이터(D[2, 1]) 내지 데이터(D[2, n])를 상기 전압값으로서 판독할 수 있다.
시각 U30부터 시각 U31까지의 기간 배선(SL2)에는 저레벨 전위가 공급된다. 이에 의하여, 스위치(SW2)가 오프 상태가 되어, 회로(RDD)와 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각 사이가 비도통 상태가 된다. 또한 이때, 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각의 전위는 VRF로부터 감소되어 접지 전위가 되는 것으로 한다.
시각 U32부터 시각 U33까지의 기간에는, 시각 U22부터 시각 U27까지의 기간에 수행된 메모리 셀 어레이(MCA)의 제 1 행에 배치된 메모리 셀(MC)로부터의 데이터의 판독 동작, 및 시각 U27부터 시각 U32까지의 기간에 수행된 메모리 셀 어레이(MCA)의 제 2 행에 배치된 메모리 셀(MC)로부터의 데이터의 판독 동작과 마찬가지로, 메모리 셀 어레이(MCA)의 제 3 행 내지 제 m-1 행에 배치된 메모리 셀(MC)로부터의 데이터의 판독 동작이 수행된다.
시각 U33부터 시각 U38까지의 기간 회로(WRWD)는 배선(WRWL[m])에 고레벨 전위를 공급한다. 또한 회로(WRWD)는 배선(WRWL[1]) 내지 배선(WRWL[m-1])에 저레벨 전위를 공급한다. 그러므로 메모리 셀 어레이(MCA)에서 제 m 행에 배치된 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 된다. 또한 메모리 셀 어레이(MCA)에서 제 1 행 내지 제 m-1 행에 배치된 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m-1, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m-1, n])의 각각에 포함되는 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 오프 상태가 된다.
시각 U34부터 시각 U37까지의 기간 회로(FECD)는 배선(FCA[m])에 전위(VM)를 공급하고, 배선(FCB[m])에 전위(V0B)를 공급한다. 또한 회로(FECD)는 배선(FCA[1]) 내지 배선(FCA[m-1])에 전위(V0A)를 공급하고, 배선(FCB[1]) 내지 배선(FCB[m-1])에 전위(V0B)를 공급한다.
시각 U35부터 시각 U36까지의 기간 배선(SL2)에는 고레벨 전위가 공급된다. 이에 의하여, 스위치(SW2)가 온 상태가 되어, 회로(RDD)와 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각 사이가 도통 상태가 된다. 또한 시각 U24부터 시각 U25까지의 기간의 동작과 마찬가지로 연산 증폭기(OP)의 반전 입력 단자와 비반전 입력 단자는 가상 단락 상태에 있기 때문에, 배선(WRDL[1]) 내지 배선(WRDL[n]) 각각의 전위는 VRF가 된다.
또한 이때, 메모리 셀 어레이(MCA)의 제 m 행의 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n]) 각각의 트랜지스터(M1a) 및 트랜지스터(M1b)가 각각 온 상태에 있기 때문에, 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n]) 각각의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자에 전위(VRF)=(VM+V0B)/2가 공급된다. 그러므로 FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이에는 VM-VRF=(VM-V0B)/2의 전압이 인가되고, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이에는 VRF-V0B=(VM-V0B)/2의 전압이 인가된다.
그리고 시각 U24부터 시각 U25까지의 기간의 동작과 마찬가지로, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이에 흐르는 전류의 양의 차분을, 회로(RDD)의 연산 증폭기(OP)와 부하(LE)를 포함한 전류 전압 회로에 의하여 전압값으로 변환함으로써, 메모리 셀 어레이(MCA)의 제 m 행의 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n]) 각각에 유지된 데이터(D[m, 1]) 내지 데이터(D[m, n])를 상기 전압값으로서 판독할 수 있다.
또한 도 10의 타이밍 차트에서는, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m, n])로부터의 데이터의 판독 동작의 종료 후의 동작(시각 U38부터 시각 U39까지의 기간의 동작)으로서, 일례로서 배선(SL1)에 고레벨 전위가 공급되어 스위치(SW1)가 온 상태가 되고, 회로(WDD)는 스위치(SW1)를 통하여 배선(WRDL[1]) 내지 배선(WRDL[n])에 초기화용 전위로서 접지 전위를 공급한다. 또한 회로(FECD)는 일례로서 배선(FCA[1]) 내지 배선(FCA[m]) 및 배선(FCB[1]) 내지 배선(FCB[m])의 각각에 전위(V0A) 및 전위(V0B)를 공급한다.
<<판독 동작예 2>>
다음으로, 도 10의 타이밍 차트와는 다른, 기억 장치(100)의 메모리 셀(MC)로부터의 데이터의 판독 동작의 일례에 대하여 설명한다.
도 11에 나타낸 타이밍 차트는, 도 10의 타이밍 차트의 판독 동작예와는 다른 판독 동작의 일례를 나타낸 것이다. 도 11의 타이밍 차트는, 도 10의 타이밍 차트와 마찬가지로, 시각 U21부터 시각 U39까지의 기간 및 그 근방의 기간의 배선(SL1), 배선(SL2), 배선(WRWL[1]), 배선(WRWL[2]), 배선(WRWL[m]), 배선(FCA[1]), 배선(FCB[1]), 배선(FCA[2]), 배선(FCB[2]), 배선(FCA[m]), 배선(FCB[m]), 배선(WRDL[1]), 배선(WRDL[2]), 및 배선(WRDL[n])의 전위의 변화를 나타낸다.
도 11의 타이밍 차트의 판독 동작은, 시각 U22부터 시각 U38까지의 기간 배선(FCA[1]) 내지 배선(FCA[m])의 각각이 전위(VM)를 갖는 점이 도 10의 타이밍 차트의 판독 동작과 다르다.
도 11의 타이밍 차트의 시각 U22부터 시각 U38까지의 기간 배선(FCA[1]) 내지 배선(FCA[m])의 각각에 VM이 입력되고, 배선(FCB[1]) 내지 배선(FCB[m])의 각각에 V0B가 입력되어 있기 때문에, 시각 U22부터 시각 U38까지의 기간 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 FTJ 소자(FJAa)의 입력 단자에는 VM이 입력되고, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 FTJ 소자(FJAb)의 출력 단자에는 V0B가 입력된다.
또한 본 동작예에서는, 회로(WRWD)로부터 배선(WRWL[1]) 내지 배선(WRWL[m]) 중 어느 하나에 고레벨 전위(도 11에서는 High라고 기재함)를 입력하고, 나머지 배선에 저레벨 전위(도 11에서는 Low라고 기재함)를 입력함으로써, 데이터가 판독되는 메모리 셀(MC)을 메모리 셀 어레이(MCA)로부터 선택할 수 있다. 예를 들어 도 11의 타이밍 차트에서, 시각 U22부터 시각 U27까지의 기간과 같이, 배선(WRWL[1])에 고레벨 전위를 공급하고, 배선(WRWL[2]) 내지 배선(WRWL[m])에 저레벨 전위를 공급함으로써, 메모리 셀 어레이(MCA)의 제 1 행에 배치된 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])을 선택할 수 있다. 또한 메모리 셀 어레이(MCA)의 제 1 행의 메모리 셀(MC)이 선택되는 기간에, 시각 U24부터 시각 U25까지의 기간과 같이 배선(SL2)에 고레벨 전위를 공급함으로써, FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이에는 VM-VRF의 전압이 인가되고, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이에는 VRF-V0B의 전압이 인가된다. 그러므로 메모리 셀(MC)과 배선(WRDL) 사이에는 FTJ 소자(FJAa)에 흐르는 전류와 FTJ 소자(FJAb)에 흐르는 전류의 차분 전류가 흐른다. 상기 차분 전류를, 회로(RDD)에 포함되는 전류 전압 회로 등에 의하여 전압값으로 변환함으로써, 메모리 셀 어레이(MCA)의 제 1 행에 배치된 메모리 셀(MC)에 유지되는 데이터를 판독할 수 있다.
마찬가지로, 시각 U27부터 시각 U32까지의 기간과 같이, 배선(WRWL[2])에 고레벨 전위를 공급하고, 배선(WRWL[1]) 및 배선(WRWL[3]) 내지 배선(WRWL[m])에 저레벨 전위를 공급함으로써, 메모리 셀 어레이(MCA)의 제 2 행에 배치된 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])을 선택할 수 있다. 또한 메모리 셀 어레이(MCA)의 제 2 행의 메모리 셀(MC)이 선택되는 기간에, 시각 U29부터 시각 U30까지의 기간과 같이 배선(SL2)에 고레벨 전위를 공급함으로써, FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이에는 VM-VRF의 전압이 인가되고, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이에는 VRF-V0B의 전압이 인가된다. 그러므로 메모리 셀(MC)과 배선(WRDL) 사이에는 FTJ 소자(FJAa)에 흐르는 전류와 FTJ 소자(FJAb)에 흐르는 전류의 차분 전류가 흐른다. 상기 차분 전류를, 회로(RDD)에 포함되는 전류 전압 회로 등에 의하여 전압값으로 변환함으로써, 메모리 셀 어레이(MCA)의 제 2 행에 배치된 메모리 셀(MC)에 유지되는 데이터를 판독할 수 있다.
또한 마찬가지로, 시각 U33부터 시각 U38까지의 기간과 같이, 배선(WRWL[m])에 고레벨 전위를 공급하고, 배선(WRWL[1]) 내지 배선(WRWL[m-1])에 저레벨 전위를 공급함으로써, 메모리 셀 어레이(MCA)의 제 m 행에 배치된 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])을 선택할 수 있다. 또한 메모리 셀 어레이(MCA)의 제 m 행의 메모리 셀(MC)이 선택되는 기간에, 시각 U35부터 시각 U36까지의 기간과 같이 배선(SL2)에 고레벨 전위를 공급함으로써, FTJ 소자(FJAa)의 입력 단자와 출력 단자 사이에는 VM-VRF의 전압이 인가되고, FTJ 소자(FJAb)의 입력 단자와 출력 단자 사이에는 VRF-V0B의 전압이 인가된다. 그러므로 메모리 셀(MC)과 배선(WRDL) 사이에는 FTJ 소자(FJAa)에 흐르는 전류와 FTJ 소자(FJAb)에 흐르는 전류의 차분 전류가 흐른다. 상기 차분 전류를, 회로(RDD)에 포함되는 전류 전압 회로 등에 의하여 전압값으로 변환함으로써, 메모리 셀 어레이(MCA)의 제 m 행에 배치된 메모리 셀(MC)에 유지되는 데이터를 판독할 수 있다.
즉 도 11의 타이밍 차트의 동작예에서, 배선(WRWL[1]) 내지 배선(WRWL[m])의 전위의 변동은 도 10의 타이밍 차트의 동작예와 같게 할 수 있다.
도 11의 타이밍 차트의 동작에서는, 메모리 셀 어레이(MCA)에 포함되는 복수의 메모리 셀(MC)로부터 데이터를 판독할 때, 배선(FCA[1]) 내지 배선(FCA[m])과 배선(FCB[1]) 내지 배선(FCB[m]) 각각의 전위를, 데이터가 판독되는 메모리 셀(MC)마다 변화시킬 필요가 없다. 즉 도 11의 타이밍 차트의 동작예를 적용함으로써, 회로(FECD)를, 실렉터 등 신호를 송신하는 배선을 선택하는 회로가 없는 구성으로 할 수 있다.
<<판독 동작예 3>>
다음으로, 도 10 및 도 11의 타이밍 차트와는 다른, 기억 장치(100)의 메모리 셀(MC)로부터의 데이터의 판독 동작의 일례에 대하여 설명한다.
도 12에 나타낸 타이밍 차트는, 도 10 및 도 11의 타이밍 차트의 판독 동작예와는 다른 판독 동작의 일례를 나타낸 것이다. 도 12의 타이밍 차트는, 도 10 및 도 11의 타이밍 차트와 마찬가지로, 시각 U21부터 시각 U39까지의 기간 및 그 근방의 기간의 배선(SL1), 배선(SL2), 배선(WRWL[1]), 배선(WRWL[2]), 배선(WRWL[m]), 배선(FCA[1]), 배선(FCB[1]), 배선(FCA[2]), 배선(FCB[2]), 배선(FCA[m]), 배선(FCB[m]), 배선(WRDL[1]), 배선(WRDL[2]), 및 배선(WRDL[n])의 전위의 변화를 나타낸다.
도 12의 타이밍 차트의 판독 동작은, 시각 U22부터 시각 U38까지의 기간에 배선(WRWL[1]) 내지 배선(WRWL[m])의 각각이 고레벨 전위(도 12에서는 High라고 기재함)를 갖는 점과, 시각 U22부터 시각 U38까지의 기간에 배선(FCA[1]) 내지 배선(FCA[m]) 및 배선(FCB[1]) 내지 배선(FCB[m])의 각각의 전위가 변동되는 점이 도 10의 타이밍 차트의 판독 동작과 다르다.
도 12의 타이밍 차트의 시각 U22부터 시각 U38까지의 기간 배선(WRWL[1]) 내지 배선(WRWL[m])의 각각에는 고레벨 전위가 입력되어 있기 때문에, 시각 U22부터 시각 U38까지의 기간 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m, n]) 각각의 트랜지스터(M1a) 및 트랜지스터(M1b)의 각 게이트에는 고레벨 전위가 입력된다. 그러므로 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[m, n]) 각각의 트랜지스터(M1a) 및 트랜지스터(M1b)는 각각 온 상태가 된다.
또한 도 12의 타이밍 차트의 시각 U23부터 시각 U38까지의 기간 회로(FECD)는 특별히 언급되지 않은 경우, 배선(FCB[1]) 내지 배선(FCB[m])의 각각에 일례로서 VRB를 입력하는 것으로 한다. VRB는 일례로서 VRF보다 높고 V1B보다 낮은 전위로 하고, 또한 FTJ 소자(FJAb)의 입력 단자의 전위가 접지 전위 또는 VRF일 때, FTJ 소자(FJAb)에서 분극이 일어나지 않는(분극의 방향이 변화되지 않는) 전위로 한다. 또한 FTJ 소자(FJAb)의 출력 단자의 전위가 VRB이고, FTJ 소자(FJAb)의 입력 단자의 전위가 VRB보다 낮은 경우, FTJ 소자(FJAb)는 정류 특성을 갖기 때문에, FTJ 소자의 입력 단자로부터 출력 단자의 방향으로 전류가 흐르지 않는다.
도 12의 타이밍 차트의 시각 U23부터 시각 U26까지의 기간 배선(FCA[1])에는 전위(VM)가 공급되고, 배선(FCB[1])에는 전위(V0B)가 공급된다. 또한 배선(FCA[2]) 내지 배선(FCA[m])에는 전위(V0A)가 공급되고, 배선(FCB[2]) 내지 배선(FCB[m])에는 전위(VRB)가 공급되어 있다. 이때, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 각각에 포함되는 FTJ 소자(FJAa)의 입력 단자에는 VM이 입력되고, 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 각각에 포함되는 FTJ 소자(FJAb)의 출력 단자에는 V0B가 입력된다. 여기서, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 V0B보다 높고 VM보다 낮은 경우, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이에는 전류가 흐른다. 한편, 메모리 셀 어레이(MCA)의 제 1 행 이외의 메모리 셀(MC)에서는, FTJ 소자(FJAa)의 입력 단자의 전위가 V0A이고, FTJ 소자(FJAb)의 출력 단자의 전위가 VRB이기 때문에, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 접지 전위 이상이고 VRB보다 낮은 경우에는, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에 전류가 흐르지 않는다.
그리고 시각 U24부터 시각 U25까지의 기간 배선(SL2)에 고레벨 전위를 공급함으로써, 메모리 셀 어레이(MCA)의 제 1 행에 배치된 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 VRF가 된다. 이때, FTJ 소자(FJAa)의 입력 단자의 전위가 VM이고, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 VRF이고, FTJ 소자(FJAa)의 입력 단자의 전위가 V0B이기 때문에, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 각각에는 분극의 방향에 따른 전류가 흐르고, FTJ 소자(FJAa)에 흐르는 전류와 FTJ 소자(FJAb)에 흐르는 전류의 차분 전류가 배선(WRDL)을 통하여 회로(RDD)에 흐른다. 한편, 메모리 셀 어레이(MCA)의 제 1 행 이외에 배치된 메모리 셀(MC)에서는, FTJ 소자(FJAa)의 입력 단자의 전위가 V0A이고, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 VRF이고, FTJ 소자(FJAb)의 출력 단자의 전위가 VRB이기 때문에, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에 전류가 흐르지 않고, 또한 메모리 셀 어레이(MCA)의 제 1 행 이외에 배치된 메모리 셀(MC)과 회로(RDD) 사이에 흐르는 전류의 양을 0으로 간주할 수 있다. 따라서 회로(RDD)에는 메모리 셀 어레이(MCA)의 제 1 행에 배치된 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])의 차분 전류가 입력되기 때문에, 회로(RDD)는 메모리 셀(MC[1, 1]) 내지 메모리 셀(MC[1, n])에 유지되는 데이터를 판독할 수 있다.
마찬가지로, 시각 U28부터 시각 U31까지의 기간 배선(FCA[2])에는 전위(VM)가 공급되고, 배선(FCB[2])에는 전위(V0B)가 공급된다. 또한 배선(FCA[1]) 및 배선(FCA[3]) 내지 배선(FCA[m])에는 전위(V0A)가 공급되고, 배선(FCB[1]) 및 배선(FCB[3]) 내지 배선(FCB[m])에는 전위(VRB)가 공급되어 있다. 이때, 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 각각에 포함되는 FTJ 소자(FJAa)의 입력 단자에는 VM이 입력되고, 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 각각에 포함되는 FTJ 소자(FJAb)의 출력 단자에는 V0B가 입력된다. 여기서, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 V0B보다 높고 VM보다 낮은 경우, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이에는 전류가 흐른다. 한편, 메모리 셀 어레이(MCA)의 제 2 행 이외의 메모리 셀(MC)에서는, FTJ 소자(FJAa)의 입력 단자의 전위가 V0A이고, FTJ 소자(FJAb)의 출력 단자의 전위가 VRB이기 때문에, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 접지 전위 이상이고 VRB보다 낮은 경우에는, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에 전류가 흐르지 않는다.
그리고 시각 U29부터 시각 U30까지의 기간 배선(SL2)에 고레벨 전위를 공급함으로써, 메모리 셀 어레이(MCA)의 제 2 행에 배치된 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 VRF가 된다. 이때, FTJ 소자(FJAa)의 입력 단자의 전위가 VM이고, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 VRF이고, FTJ 소자(FJAa)의 입력 단자의 전위가 V0B이기 때문에, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 각각에는 분극의 방향에 따른 전류가 흐르고, FTJ 소자(FJAa)에 흐르는 전류와 FTJ 소자(FJAb)에 흐르는 전류의 차분 전류가 배선(WRDL)을 통하여 회로(RDD)에 흐른다. 한편, 메모리 셀 어레이(MCA)의 제 2 행 이외에 배치된 메모리 셀(MC)에서는, FTJ 소자(FJAa)의 입력 단자의 전위가 V0A이고, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 VRF이고, FTJ 소자(FJAb)의 출력 단자의 전위가 VRB이기 때문에, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에 전류가 흐르지 않고, 또한 메모리 셀 어레이(MCA)의 제 2 행 이외에 배치된 메모리 셀(MC)과 회로(RDD) 사이에 흐르는 전류의 양을 0으로 간주할 수 있다. 따라서 회로(RDD)에는 메모리 셀 어레이(MCA)의 제 2 행에 배치된 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])의 차분 전류가 입력되기 때문에, 회로(RDD)는 메모리 셀(MC[2, 1]) 내지 메모리 셀(MC[2, n])에 유지되는 데이터를 판독할 수 있다.
마찬가지로, 시각 U34부터 시각 U37까지의 기간 배선(FCA[m])에는 전위(VM)가 공급되고, 배선(FCB[m])에는 전위(V0B)가 공급된다. 또한 배선(FCA[1]) 내지 배선(FCA[m-1])에는 전위(V0A)가 공급되고, 배선(FCB[1]) 내지 배선(FCB[m-1])에는 전위(VRB)가 공급되어 있다. 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 FTJ 소자(FJAa)의 입력 단자에는 VM이 입력되고, 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 각각에 포함되는 FTJ 소자(FJAb)의 출력 단자에는 V0B가 입력된다. 여기서, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 V0B보다 높고 VM보다 낮은 경우, FTJ 소자(FJAa) 및 FTJ 소자(FJAb) 각각의 입력 단자와 출력 단자 사이에는 전류가 흐른다. 한편, 메모리 셀 어레이(MCA)의 제 m 행 이외의 메모리 셀(MC)에서는, FTJ 소자(FJAa)의 입력 단자의 전위가 V0A이고, FTJ 소자(FJAb)의 출력 단자의 전위가 VRB이기 때문에, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 접지 전위 이상이고 VRB보다 낮은 경우에는, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에 전류가 흐르지 않는다.
그리고 시각 U35부터 시각 U36까지의 기간 배선(SL2)에 고레벨 전위를 공급함으로써, 메모리 셀 어레이(MCA)의 제 m 행에 배치된 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 VRF가 된다. 이때, FTJ 소자(FJAa)의 입력 단자의 전위가 VM이고, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 VRF이고, FTJ 소자(FJAa)의 입력 단자의 전위가 V0B이기 때문에, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)의 각각에는 분극의 방향에 따른 전류가 흐르고, FTJ 소자(FJAa)에 흐르는 전류와 FTJ 소자(FJAb)에 흐르는 전류의 차분 전류가 배선(WRDL)을 통하여 회로(RDD)에 흐른다. 한편, 메모리 셀 어레이(MCA)의 제 m 행 이외에 배치된 메모리 셀(MC)에서는, FTJ 소자(FJAa)의 입력 단자의 전위가 V0A이고, FTJ 소자(FJAa)의 출력 단자 및 FTJ 소자(FJAb)의 입력 단자의 전위가 VRF이고, FTJ 소자(FJAb)의 출력 단자의 전위가 VRB이기 때문에, FTJ 소자(FJAa) 및 FTJ 소자(FJAb)에 전류가 흐르지 않고, 또한 메모리 셀 어레이(MCA)의 제 m 행 이외에 배치된 메모리 셀(MC)과 회로(RDD) 사이에 흐르는 전류의 양을 0으로 간주할 수 있다. 따라서 회로(RDD)에는 메모리 셀 어레이(MCA)의 제 m 행에 배치된 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])의 차분 전류가 입력되기 때문에, 회로(RDD)는 메모리 셀(MC[m, 1]) 내지 메모리 셀(MC[m, n])에 유지되는 데이터를 판독할 수 있다.
즉 도 12의 타이밍 차트의 동작예에서는, 배선(FCA[1]) 내지 배선(FCA[m])이, 데이터가 판독되는 메모리 셀(MC)을 메모리 셀 어레이(MCA)로부터 선택하기 위한 선택 신호선으로서 기능한다. 그러므로 도 12의 타이밍 차트의 동작예에서는, 배선(WRWL[1]) 내지 배선(WRWL[m])의 각각에서, 데이터가 판독되는 메모리 셀(MC)마다 전위를 변화시킬 필요가 없다. 그러므로 도 12의 타이밍 차트의 동작예를 적용함으로써, 회로(RDD)를, 실렉터 등 신호를 송신하는 배선을 선택하는 회로가 없는 구성으로 할 수 있다.
또한 본 실시형태는 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치의 구성예 및 앞의 실시형태에서 설명한 반도체 장치에 적용할 수 있는 트랜지스터의 구성예에 대하여 설명한다.
<반도체 장치의 구성예 1>
도 13은 용량 소자를 포함한 메모리 셀을 포함하는 반도체 장치를 나타낸 것이고, 상기 반도체 장치는 트랜지스터(300)와, 트랜지스터(500)와, 용량 소자(600)를 포함한다. 또한 도 14의 (A)는 트랜지스터(500)의 채널 길이 방향의 단면도이고, 도 14의 (B)는 트랜지스터(500)의 채널 폭 방향의 단면도이고, 도 14의 (C)는 트랜지스터(300)의 채널 폭 방향의 단면도이다.
트랜지스터(500)는 채널 형성 영역에 금속 산화물을 포함한 트랜지스터(OS 트랜지스터)이다. 트랜지스터(500)는 오프 전류가 낮고, 또한 고온에서도 전계 효과 이동도가 변화되기 어려운 특성을 갖는다. 트랜지스터(500)를 반도체 장치, 예를 들어 앞의 실시형태에서 설명한 메모리 셀(MC)에 포함되는 트랜지스터(M1) 등에 적용함으로써, 고온에서도 동작 능력이 저하되기 어려운 반도체 장치를 실현할 수 있다. 특히, 트랜지스터(500)를 예를 들어 트랜지스터(M1)에 적용한 경우, 오프 전류가 낮은 특성을 이용하여, 메모리 셀(MC)의 용량 소자에 기록한 전위를 장시간 유지할 수 있다.
트랜지스터(500)는 예를 들어 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(600)는 예를 들어 트랜지스터(300) 및 트랜지스터(500)의 위쪽에 제공되어 있다. 또한 용량 소자(600)는 예를 들어 메모리 셀에 기록되는 데이터에 대응하는 전위를 유지하는 용량 소자로 할 수 있다. 또한 회로 구성에 따라서는 도 13에 나타낸 용량 소자(600)를 반드시 제공할 필요는 없다.
트랜지스터(300)는 기판(310) 위에 제공되고, 소자 분리층(312), 도전체(316), 절연체(315), 기판(310)의 일부로 이루어지는 반도체 영역(313), 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 포함한다. 또한 트랜지스터(300)는 예를 들어 앞의 실시형태에서 설명한 회로(WDD), 회로(RDD), 회로(WRWD), 회로(FECD) 등에 포함되는 트랜지스터에 적용할 수 있다. 또한 본 발명의 일 형태의 반도체 장치의 구성에 따라서는, 트랜지스터(300)의 게이트가 트랜지스터(500)의 소스 및 드레인 중 한쪽에 전기적으로 접속되거나, 트랜지스터(300)의 소스 및 드레인 중 한쪽이 트랜지스터(500)의 소스 및 드레인 중 한쪽에 전기적으로 접속되거나, 트랜지스터(300)의 소스 및 드레인 중 한쪽이 트랜지스터(500)의 게이트에 전기적으로 접속되거나, 트랜지스터(300)의 각 단자가 트랜지스터(500)의 각 단자에도 용량 소자(600)의 각 단자에도 전기적으로 접속되지 않도록 할 수 있다.
또한 기판(310)으로서는 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판)을 사용하는 것이 바람직하다.
트랜지스터(300)는 도 14의 (C)에 나타낸 바와 같이 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 절연체(315)를 개재(介在)하여 도전체(316)로 덮여 있다. 이와 같이, 트랜지스터(300)를 Fin형으로 함으로써, 실효적인 채널 폭이 증대하여 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
또한 트랜지스터(300)는 p채널형 및 n채널형 중 어느 쪽이어도 좋다.
반도체 영역(313)에서 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소), GaN(질화 갈륨) 등을 포함하는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)에는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한 도전체의 재료에 따라 일함수가 결정되기 때문에, 상기 도전체의 재료를 선택함으로써 트랜지스터의 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄, 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐, 알루미늄 등의 금속 재료를 적층하여 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
소자 분리층(312)은 기판(310) 위에 형성된 복수의 트랜지스터들을 분리하기 위하여 제공되어 있다. 소자 분리층은 예를 들어 LOCOS(Local Oxidation of Silicon)법, STI(Shallow Trench Isolation)법, 메사 분리(mesa isolation)법 등을 사용하여 형성할 수 있다.
또한 도 13에 나타낸 트랜지스터(300)는 일례이고, 그 구조에 한정되지 않고, 회로 구성, 구동 방법 등에 따라 적절한 트랜지스터를 사용하면 좋다. 예를 들어 트랜지스터(300)는 도 14의 (C)에 나타낸 FIN형이 아니라 플레이너형 구조로 하여도 좋다. 또한 예를 들어 반도체 장치가 OS 트랜지스터만을 사용한 단극성 회로인 경우, 도 15에 나타낸 바와 같이 트랜지스터(300)의 구성을 산화물 반도체를 사용하는 트랜지스터(500)와 같은 구성으로 하면 좋다. 또한 트랜지스터(500)의 자세한 사항에 대해서는 후술한다. 또한 본 명세서 등에서 단극성 회로란, n채널형 트랜지스터 및 p채널형 트랜지스터 중 한쪽만을 포함하는 회로를 말한다.
또한 도 15에서 트랜지스터(300)는 기판(310A) 위에 제공되어 있지만, 이 경우, 기판(310A)으로서는 도 13의 반도체 장치의 기판(310)과 마찬가지로 반도체 기판을 사용하여도 좋다. 또한 기판(310A)으로서는, 예를 들어 SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 사파이어 유리 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 포함한 기판, 텅스텐 기판, 텅스텐·포일을 포함한 기판, 가요성 기판, 접합 필름, 섬유상 재료를 포함한 종이, 또는 기재 필름 등을 사용할 수 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다 석회 유리 등이 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서는 이하의 것을 들 수 있다. 예를 들어 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 폴리테트라플루오로에틸렌(PTFE)으로 대표되는 플라스틱이 있다. 또는 일례로서는, 아크릴 등의 합성 수지 등이 있다. 또는 일례로서는, 폴리프로필렌, 폴리에스터, 폴리플루오린화 바이닐, 또는 폴리염화 바이닐 등이 있다. 또는 일례로서는, 폴리아마이드, 폴리이미드, 아라미드, 에폭시 수지, 무기 증착 필름, 또는 종이류 등이 있다.
도 13에 나타낸 트랜지스터(300)에서는 절연체(320), 절연체(322), 절연체(324), 절연체(326)가 기판(310) 측으로부터 순차적으로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다.
또한 본 명세서에서 산화질화 실리콘이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 또한 본 명세서에서 산화질화 알루미늄이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 알루미늄이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
절연체(322)는 절연체(320)로 덮여 있는 트랜지스터(300) 등으로 인하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP: Chemical Mechanical Polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
또한 절연체(324)로서는, 기판(310) 또는 트랜지스터(300) 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소, 불순물 등이 확산되지 않도록 하는 배리어성을 갖는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 갖는 막에는, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(500) 등 산화물 반도체를 포함한 반도체 소자로 수소가 확산되면, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
수소의 이탈량은 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어 절연체(324)의 수소의 이탈량은, TDS 분석에서 막의 표면 온도가 50℃ 내지 500℃의 범위에서 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막에 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다.
또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(600) 또는 트랜지스터(500)에 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 갖는다. 또한 플러그 또는 배선으로서의 기능을 갖는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 접속되는 플러그가 일체물이어도 좋다. 즉 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328), 도전체(330) 등)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐, 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄, 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선 저항을 감소시킬 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 13에서는 절연체(350), 절연체(352), 및 절연체(354)가 절연체(326) 및 도전체(330)의 위쪽에 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 트랜지스터(300)에 접속되는 플러그 또는 배선으로서의 기능을 갖는다. 또한 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한 예를 들어 절연체(350)로서는, 절연체(324)와 마찬가지로 수소, 물 등의 불순물에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 또한 절연체(352) 및 절연체(354)로서는, 절연체(326)와 마찬가지로 배선 사이에 발생하는 기생 용량을 저감하기 위하여 비유전율이 비교적 낮은 절연체를 사용하는 것이 바람직하다. 또한 도전체(356)는 수소, 물 등의 불순물에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(350)의 개구부에 수소에 대한 배리어성을 갖는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
또한 수소에 대한 배리어성을 갖는 도전체에는, 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 갖는 질화 탄탈럼층이, 수소에 대한 배리어성을 갖는 절연체(350)와 접하는 구조가 바람직하다.
또한 절연체(354) 및 도전체(356) 위에는 절연체(360)와, 절연체(362)와, 절연체(364)가 순차적으로 적층되어 있다.
절연체(360)로서는, 절연체(324) 등과 마찬가지로 물, 수소 등의 불순물에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(360)에는, 예를 들어 절연체(324) 등에 적용할 수 있는 재료를 사용할 수 있다.
절연체(362) 및 절연체(364)는 층간 절연막 및 평탄화막으로서의 기능을 갖는다. 또한 절연체(362) 및 절연체(364)로서는, 절연체(324)와 마찬가지로 물, 수소 등의 불순물에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(362) 및/또는 절연체(364)에는, 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
절연체(364) 위에는 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)가 순차적으로 적층되어 제공되어 있다. 절연체(510), 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것에는 산소, 수소에 대한 배리어성을 갖는 물질을 사용하는 것이 바람직하다.
예를 들어 절연체(510) 및 절연체(514)로서는, 예를 들어 기판(310) 또는 트랜지스터(300)가 제공되는 영역 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소, 불순물이 확산되지 않도록 하는 배리어성을 갖는 막을 사용하는 것이 바람직하다. 따라서 절연체(324)와 같은 재료를 사용할 수 있다.
수소에 대한 배리어성을 갖는 막에는, 예를 들어 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(500) 등 산화물 반도체를 포함한 반도체 소자로 수소가 확산되면, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
또한 수소에 대한 배리어성을 갖는 막에는, 예를 들어 절연체(510) 및 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 크다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 수소, 수분 등의 불순물이 트랜지스터(500)에 혼입되는 것을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터 산소가 방출되는 것을 억제할 수 있다. 그러므로 트랜지스터(500)에 대한 보호막에 사용하는 것에 적합하다.
또한 예를 들어 절연체(512) 및 절연체(516)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 예를 들어 절연체(512) 및 절연체(516)로서 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)에는 트랜지스터(500)를 구성하는 도전체(예를 들어 도 14의 (A) 및 (B)에 나타낸 도전체(503)) 등이 매립되어 있다.
절연체(516) 위쪽에는 트랜지스터(500)가 제공되어 있다.
도 14의 (A) 및 (B)에 나타낸 바와 같이, 트랜지스터(500)는 절연체(514) 위의 절연체(516)와, 절연체(514) 또는 절연체(516)에 매립되도록 배치된 도전체(503)(도전체(503a) 및 도전체(503b))와, 절연체(516) 위 및 도전체(503) 위의 절연체(522)와, 절연체(522) 위의 절연체(524)와, 절연체(524) 위의 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 도전체(542a)와, 도전체(542a) 위의 절연체(571a)와, 산화물(530b) 위의 도전체(542b)와, 도전체(542b) 위의 절연체(571b)와, 산화물(530b) 위의 절연체(552)와, 절연체(552) 위의 절연체(550)와, 절연체(550) 위의 절연체(554)와, 절연체(554) 위에 위치하고 산화물(530b)의 일부와 중첩되는 도전체(560)(도전체(560a) 및 도전체(560b))와, 절연체(522), 절연체(524), 산화물(530a), 산화물(530b), 도전체(542a), 도전체(542b), 절연체(571a), 및 절연체(571b) 위에 배치되는 절연체(544)를 포함한다. 여기서 도 14의 (A) 및 (B)에 나타낸 바와 같이, 절연체(552)는 절연체(522)의 상면, 절연체(524)의 측면, 산화물(530a)의 측면, 산화물(530b)의 측면 및 상면, 도전체(542)의 측면, 절연체(571)의 측면, 절연체(544)의 측면, 절연체(580)의 측면, 및 절연체(550)의 하면과 접한다. 또한 도전체(560)의 상면은 절연체(554)의 상부, 절연체(550)의 상부, 절연체(552)의 상부, 및 절연체(580)의 상면과 높이가 실질적으로 일치하도록 배치된다. 또한 절연체(574)는 도전체(560)의 상면, 절연체(552)의 상부, 절연체(550)의 상부, 절연체(554)의 상부, 및 절연체(580)의 상면 중 적어도 어느 것의 일부와 접한다.
절연체(580) 및 절연체(544)에는 산화물(530b)에 도달하는 개구가 제공된다. 상기 개구 내에 절연체(552), 절연체(550), 절연체(554), 및 도전체(560)가 배치되어 있다. 또한 트랜지스터(500)의 채널 길이 방향에서, 절연체(571a)와 절연체(571b) 사이 및 도전체(542a)와 도전체(542b) 사이에 도전체(560), 절연체(552), 절연체(550), 및 절연체(554)가 제공되어 있다. 절연체(554)는 도전체(560)의 측면과 접하는 영역과 도전체(560)의 밑면과 접하는 영역을 포함한다.
산화물(530)은 절연체(524) 위에 배치된 산화물(530a)과, 산화물(530a) 위에 배치된 산화물(530b)을 포함하는 것이 바람직하다. 산화물(530b) 아래에 산화물(530a)을 포함함으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로 불순물이 확산되는 것을 억제할 수 있다.
또한 트랜지스터(500)에서 산화물(530)은 산화물(530a)과 산화물(530b)의 2층이 적층된 구성을 갖지만, 본 발명은 이에 한정되지 않는다. 예를 들어 트랜지스터(500)는 산화물(530b)의 단층 구조 또는 3층 이상의 층의 적층 구조를 갖는 구성으로 할 수 있다. 또는 산화물(530a) 및 산화물(530b)이 각각 적층 구조를 갖는 구성으로 할 수 있다.
도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하고, 도전체(503)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능한다. 또한 절연체(552), 절연체(550), 및 절연체(554)는 제 1 게이트 절연체로서 기능하고, 절연체(522) 및 절연체(524)는 제 2 게이트 절연체로서 기능한다. 또한 게이트 절연체를 게이트 절연층 또는 게이트 절연막이라고 부르는 경우도 있다. 또한 도전체(542a)는 소스 및 드레인 중 한쪽으로서 기능하고, 도전체(542b)는 소스 및 드레인 중 다른 쪽으로서 기능한다. 또한 산화물(530)에서 도전체(560)와 중첩되는 영역의 적어도 일부는 채널 형성 영역으로서 기능한다.
여기서, 도 14의 (A)에서의 채널 형성 영역 근방의 확대도를 도 16의 (A)에 나타내었다. 산화물(530b)에 산소가 공급됨으로써, 도전체(542a)와 도전체(542b) 사이의 영역에 채널 형성 영역이 형성된다. 따라서 도 16의 (A)에 나타낸 바와 같이, 산화물(530b)은 트랜지스터(500)의 채널 형성 영역으로서 기능하는 영역(530bc)과, 영역(530bc)을 사이에 두고 제공되고 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)을 포함한다. 영역(530bc)은 적어도 일부가 도전체(560)와 중첩되어 있다. 바꿔 말하면, 영역(530bc)은 도전체(542a)와 도전체(542b) 사이의 영역에 제공되어 있다. 영역(530ba)은 도전체(542a)와 중첩하여 제공되고, 영역(530bb)은 도전체(542b)와 중첩하여 제공되어 있다.
채널 형성 영역으로서 기능하는 영역(530bc)은 영역(530ba) 및 영역(530bb)보다 산소 결손(본 명세서 등에서는 금속 산화물 내의 산소 결손을 VO(oxygen vacancy)라고 부르는 경우가 있음)이 적거나 불순물 농도가 낮기 때문에, 캐리어 농도가 낮고 저항이 높은 영역이다. 따라서 영역(530bc)은 i형(진성) 또는 실질적으로 i형이라고 할 수 있다.
금속 산화물을 사용한 트랜지스터는 금속 산화물 내의 채널이 형성되는 영역에 불순물 또는 산소 결손(VO)이 존재하면 전기 특성이 변동되기 쉬워 신뢰성이 떨어지는 경우가 있다. 또한 산소 결손(VO) 근방의 수소가 산소 결손(VO)에 들어가 결함(이하, VOH라고 부르는 경우가 있음)을 형성하여, 캐리어가 되는 전자를 생성하는 경우가 있다. 그러므로 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 갖기 쉽다. 따라서 산화물 반도체 내의 채널이 형성되는 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다.
또한 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)은 산소 결손(VO)이 많거나, 수소, 질소, 금속 원소 등의 불순물의 농도가 높기 때문에, 캐리어 농도가 증가하여 저항이 감소된 영역이다. 즉 영역(530ba) 및 영역(530bb)은 영역(530bc)보다 캐리어 농도가 높고 저항이 낮은 n형 영역이다.
여기서, 채널 형성 영역으로서 기능하는 영역(530bc)의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더욱더 바람직하고, 1×1012cm-3 미만인 것이 나아가 더욱더 바람직하다. 또한 채널 형성 영역으로서 기능하는 영역(530bc)의 캐리어 농도의 하한값은 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3로 할 수 있다.
또한 캐리어 농도가 영역(530ba) 및 영역(530bb)의 캐리어 농도와 동등하거나 이보다 낮으며, 영역(530bc)의 캐리어 농도와 동등하거나 이보다 높은 영역이 영역(530bc)과 영역(530ba) 또는 영역(530bb) 사이에 형성되어도 좋다. 즉 상기 영역은 영역(530bc)과 영역(530ba) 또는 영역(530bb)의 접합 영역으로서 기능한다. 상기 접합 영역에서는 수소 농도가 영역(530ba) 및 영역(530bb)의 수소 농도와 동등하거나 이보다 낮으며, 영역(530bc)의 수소 농도와 동등하거나 이보다 높은 경우가 있다. 또한 상기 접합 영역에서는 산소 결손이 영역(530ba) 및 영역(530bb)의 산소 결손과 동등하거나 이보다 적으며, 영역(530bc)의 산소 결손과 동등하거나 이보다 많은 경우가 있다.
또한 도 16의 (A)에는 영역(530ba), 영역(530bb), 및 영역(530bc)이 산화물(530b)에 형성되는 예를 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 상기 각 영역은 산화물(530b)뿐만 아니라 산화물(530a)에도 형성되어도 좋다.
또한 산화물(530)에서는, 각 영역의 경계를 명확하게 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다 단계적으로 변화되는 것에 한정되지 않고, 각 영역 내에서도 연속적으로 변화되어도 좋다. 즉 채널 형성 영역에 가까운 영역일수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되면 좋다.
트랜지스터(500)에서는, 채널 형성 영역을 포함한 산화물(530)(산화물(530a) 및 산화물(530b))로서, 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
또한 반도체로서 기능하는 금속 산화물은 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 감소시킬 수 있다.
산화물(530)로서는, 예를 들어 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물(530)로서 In-Ga 산화물, In-Zn 산화물, 인듐 산화물을 사용하여도 좋다.
여기서, 산화물(530b)로서 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비는 산화물(530a)로서 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 높은 것이 바람직하다.
이와 같이, 산화물(530b) 아래에 산화물(530a)을 배치함으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로 불순물 및 산소가 확산되는 것을 억제할 수 있다.
또한 산화물(530a) 및 산화물(530b)이 산소 이외에 공통의 원소를 포함함으로써(주성분으로 함으로써), 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있기 때문에, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아 높은 온 전류를 얻을 수 있다.
산화물(530b)은 결정성을 갖는 것이 바람직하다. 특히 산화물(530b)로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다.
CAAC-OS는 결정성이 높고 치밀한 구조를 갖고, 불순물 및 결함(예를 들어 산소 결손(VO) 등)이 적은 금속 산화물이다. 특히 금속 산화물의 형성 후에, 금속 산화물이 다결정화되지 않을 정도의 온도(예를 들어 400℃ 이상 600℃ 이하)에서 가열 처리를 수행함으로써, 결정성이 더 높고 치밀한 구조를 갖는 CAAC-OS로 할 수 있다. 이러한 식으로 CAAC-OS의 밀도를 더 높임으로써, 상기 CAAC-OS에서의 불순물 또는 산소의 확산을 더 저감할 수 있다.
한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 따라서 CAAC-OS를 포함한 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 포함한 금속 산화물은 열에 강하고 신뢰성이 높다.
산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 채널이 형성되는 영역에 불순물 및 산소 결손이 존재하면 전기 특성이 변동되기 쉬워 신뢰성이 떨어지는 경우가 있다. 또한 산소 결손 근방의 수소가 산소 결손에 들어가 결함(VOH)을 형성하여, 캐리어가 되는 전자를 생성하는 경우가 있다. 그러므로 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 갖기 쉽다. 따라서 산화물 반도체 내의 채널이 형성되는 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다. 바꿔 말하면, 산화물 반도체 내의 채널이 형성되는 영역은 캐리어 농도가 감소되고, i형(진성화) 또는 실질적으로 i형인 것이 바람직하다.
한편, 가열에 의하여 이탈되는 산소(이하, 과잉 산소라고 부르는 경우가 있음)를 포함한 절연체를 산화물 반도체의 근방에 제공하고 가열 처리를 수행함으로써, 상기 절연체로부터 산화물 반도체에 산소가 공급되어 산소 결손 및 VOH를 저감할 수 있다. 다만 소스 영역 또는 드레인 영역에 과잉량의 산소가 공급되면, 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하가 일어날 우려가 있다. 또한 소스 영역 또는 드레인 영역에 공급되는 산소의 양의 편차가 기판면 내에서 생김으로써, 트랜지스터를 포함한 반도체 장치의 특성에 편차가 생긴다.
따라서 산화물 반도체 내에서 채널 형성 영역으로서 기능하는 영역(530bc)은 캐리어 농도가 감소되고, i형 또는 실질적으로 i형인 것이 바람직하지만, 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)은 캐리어 농도가 높고, n형인 것이 바람직하다. 즉 산화물 반도체의 영역(530bc)의 산소 결손 및 VOH를 저감하고, 영역(530ba) 및 영역(530bb)에 과잉량의 산소가 공급되지 않도록 하는 것이 바람직하다.
그러므로 본 실시형태에서는 산화물(530b) 위에 도전체(542a) 및 도전체(542b)를 제공한 상태로, 산소를 포함한 분위기에서 마이크로파 처리를 수행하여, 영역(530bc)의 산소 결손 및 VOH를 저감한다. 여기서, 마이크로파 처리란, 예를 들어 마이크로파를 사용하여 고밀도 플라스마를 발생시키는 전원을 포함한 장치를 사용한 처리를 말한다.
산소를 포함한 분위기에서 마이크로파 처리를 수행함으로써, 마이크로파 또는 RF 등의 고주파를 사용하여 산소 가스를 플라스마화하고, 상기 산소 플라스마를 작용시킬 수 있다. 이때, 마이크로파 또는 RF 등의 고주파를 영역(530bc)에 조사할 수도 있다. 플라스마, 마이크로파 등의 작용에 의하여, 영역(530bc)의 VOH를 분단하고, 수소(H)를 영역(530bc)에서 제거하고, 산소 결손(VO)을 산소로 보전할 수 있다. 즉 영역(530bc)에서 'VOH→H+VO'라는 반응이 일어나, 영역(530bc)의 수소 농도를 감소시킬 수 있다. 따라서 영역(530bc) 내의 산소 결손 및 VOH를 저감하여 캐리어 농도를 감소시킬 수 있다.
또한 산소를 포함한 분위기에서 마이크로파 처리를 수행하는 경우, 마이크로파 또는 RF 등의 고주파, 산소 플라스마 등은 도전체(542a) 및 도전체(542b)에 의하여 차폐되므로, 영역(530ba) 및 영역(530bb)에는 작용되지 않는다. 또한 산소 플라스마의 작용은 산화물(530b) 및 도전체(542)를 덮어 제공된 절연체(571) 및 절연체(580)에 의하여 저감할 수 있다. 이에 의하여, 마이크로파 처리를 수행하는 경우에 영역(530ba) 및 영역(530bb)에서 VOH가 저감되지 않고 과잉량의 산소가 공급되지 않기 때문에, 캐리어 농도가 감소되는 것을 방지할 수 있다.
또한 절연체(552)가 되는 절연막의 성막 후 또는 절연체(550)가 되는 절연막의 성막 후에, 산소를 포함한 분위기에서 마이크로파 처리를 수행하는 것이 바람직하다. 이와 같이 절연체(552) 또는 절연체(550)를 통하여 산소를 포함한 분위기에서 마이크로파 처리를 수행함으로써, 영역(530bc) 내에 산소를 효율적으로 주입할 수 있다. 또한 절연체(552)를 도전체(542)의 측면 및 영역(530bc)의 표면과 접하도록 배치함으로써, 영역(530bc)에 필요 이상의 산소가 주입되는 것을 억제하여, 도전체(542)의 측면이 산화되는 것을 억제할 수 있다. 또한 절연체(550)가 되는 절연막의 성막 시에 도전체(542)의 측면이 산화되는 것을 억제할 수 있다.
또한 영역(530bc) 내에 주입되는 산소는 산소 원자, 산소 분자, 산소 라디칼(O 라디칼이라고도 하고, 홀전자(unpaired electron)를 갖는 원자 또는 분자, 혹은 이온임) 등의 다양한 형태를 갖는다. 또한 영역(530bc) 내에 주입되는 산소는 상술한 형태 중 어느 하나 또는 복수를 갖는 것이 바람직하고, 특히 산소 라디칼인 것이 적합하다. 또한 절연체(552) 및 절연체(550)의 막질을 향상시킬 수 있기 때문에, 트랜지스터(500)의 신뢰성이 향상된다.
이러한 식으로, 산화물 반도체의 영역(530bc)에서 산소 결손 및 VOH를 선택적으로 제거하여, 영역(530bc)을 i형 또는 실질적으로 i형으로 할 수 있다. 또한 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)에 과잉량의 산소가 공급되는 것을 억제하고, 도전성을 유지할 수 있다. 이에 의하여, 트랜지스터(500)의 전기 특성의 변동이 억제되므로, 기판면 내에서의 트랜지스터(500)의 전기 특성의 편차를 줄일 수 있다.
상기 구성으로 함으로써, 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또한 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 전기 특성이 양호한 반도체 장치를 제공할 수 있다.
또한 도 14의 (B)에 나타낸 바와 같이, 트랜지스터(500)의 채널 폭 방향의 단면에서 보았을 때, 산화물(530b)의 측면과 산화물(530b)의 상면 사이에 만곡면을 가져도 좋다. 즉 상기 측면의 단부와 상기 상면의 단부는 만곡되어도 좋다(이하, 라운드 형상이라고도 함).
상기 만곡면의 곡률 반경은 0nm보다 크고, 도전체(542)와 중첩되는 영역에서의 산화물(530b)의 막 두께보다 작거나 상기 만곡면을 갖지 않는 영역의 길이의 절반보다 작은 것이 바람직하다. 상기 만곡면의 곡률 반경은 구체적으로는 0nm보다 크고 20nm 이하, 바람직하게는 1nm 이상 15nm 이하, 더 바람직하게는 2nm 이상 10nm 이하로 한다. 이와 같은 형상으로 함으로써, 산화물(530b)에 대한 절연체(552), 절연체(550), 절연체(554), 및 도전체(560)의 피복성을 높일 수 있다.
산화물(530)은 화학 조성이 다른 복수의 산화물층의 적층 구조를 갖는 것이 바람직하다. 구체적으로는, 산화물(530a)로서 사용하는 금속 산화물에서의 주성분인 금속 원소에 대한 원소 M의 원자수비가 산화물(530b)로서 사용하는 금속 산화물에서의 주성분인 금속 원소에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(530a)로서 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비가 산화물(530b)로서 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(530b)로서 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비가 산화물(530a)로서 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 높은 것이 바람직하다.
또한 산화물(530b)은 CAAC-OS 등 결정성을 갖는 산화물인 것이 바람직하다. CAAC-OS 등 결정성을 갖는 산화물은 불순물 및 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 갖는다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(530b)로부터의 산소 추출을 억제할 수 있다. 이에 의하여, 가열 처리를 수행한 경우에도 산화물(530b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(500)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
여기서, 산화물(530a)과 산화물(530b)의 접합부에서 전도대 하단은 완만하게 변화된다. 바꿔 말하면, 산화물(530a)과 산화물(530b)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(530a)과 산화물(530b)이 산소 이외에 공통의 원소를 주성분으로서 포함함으로써, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-M-Zn 산화물인 경우, 산화물(530a)로서 In-M-Zn 산화물, M-Zn 산화물, 원소 M의 산화물, In-Zn 산화물, 인듐 산화물 등을 사용하여도 좋다.
구체적으로는 산화물(530a)로서, In:M:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=1:1:0.5[원자수비] 또는 그 근방의 조성을 갖는 금속 산화물을 사용하면 좋다. 또한 산화물(530b)로서, In:M:Zn=1:1:1[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=4:2:3[원자수비] 또는 그 근방의 조성을 갖는 금속 산화물을 사용하면 좋다. 또한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다. 또한 원소 M으로서 갈륨을 사용하는 것이 바람직하다.
또한 금속 산화물을 스퍼터링법으로 성막하는 경우, 상기 원자수비는 성막된 금속 산화물의 원자수비에 한정되지 않고, 금속 산화물의 성막에 사용하는 스퍼터링 타깃의 원자수비이어도 좋다.
또한 도 14의 (A) 등에 나타낸 바와 같이, 산화물(530)의 상면 및 측면과 접하여 산화 알루미늄 등으로 형성되는 절연체(552)를 제공함으로써, 산화물(530)과 절연체(552)의 계면 및 그 근방에 산화물(530)에 포함되는 인듐이 편재되는 경우가 있다. 이 경우, 산화물(530)의 표면 근방이 인듐 산화물 또는 In-Zn 산화물과 비슷한 원자수비를 갖는다. 이와 같이 산화물(530), 특히 산화물(530b)의 표면 근방의 인듐의 원자수비가 높아짐으로써, 트랜지스터(500)의 전계 효과 이동도를 향상시킬 수 있다.
산화물(530a) 및 산화물(530b)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(500)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581) 중 적어도 하나는 물, 수소 등의 불순물이 기판 측으로부터 또는 트랜지스터(500)의 위쪽으로부터 트랜지스터(500)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581) 중 적어도 하나에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
또한 본 명세서에서 배리어 절연막이란, 배리어성을 갖는 절연막을 가리킨다. 본 명세서에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는 대응하는 물질을 포획 및 고착하는(게터링이라고도 함) 기능을 말한다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)로서는 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등을 사용할 수 있다. 예를 들어 절연체(512), 절연체(544), 및 절연체(576)에, 보다 수소 배리어성이 높은 질화 실리콘 등을 사용하는 것이 바람직하다. 또한 예를 들어 절연체(514), 절연체(571), 절연체(574), 및 절연체(581)에, 수소를 포획 및 고착하는 기능이 높은 산화 알루미늄 또는 산화 마그네슘 등을 사용하는 것이 바람직하다. 이에 의하여, 물, 수소 등의 불순물이 절연체(512) 및 절연체(514)를 통하여 기판 측으로부터 트랜지스터(500) 측으로 확산되는 것을 억제할 수 있다. 또는 물, 수소 등의 불순물이 절연체(581)보다 외측에 배치되는 층간 절연막 등으로부터 트랜지스터(500) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(524) 등에 포함되는 산소가 절연체(512) 및 절연체(514)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(580) 등에 포함되는 산소가 절연체(574) 등을 통하여 트랜지스터(500)보다 위쪽으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(500)를 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연체(512), 절연체(514), 절연체(571), 절연체(544), 절연체(574), 절연체(576), 및 절연체(581)로 둘러싸는 구조로 하는 것이 바람직하다.
여기서 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)에 비정질 구조를 갖는 산화물을 사용하는 것이 바람직하다. 예를 들어 AlOx(x는 0보다 큰 임의의 수) 또는 MgOy(y는 0보다 큰 임의의 수) 등의 금속 산화물을 사용하는 것이 바람직하다. 이와 같은 비정질 구조를 갖는 금속 산화물에서는, 산소 원자가 댕글링 본드(dangling bond)를 갖고, 상기 댕글링 본드로 수소를 포획 또는 고착하는 성질을 갖는 경우가 있다. 이와 같은 비정질 구조를 갖는 금속 산화물을 트랜지스터(500)의 구성 요소로서 사용하거나 트랜지스터(500)의 주위에 제공함으로써, 트랜지스터(500)에 포함되는 수소 또는 트랜지스터(500)의 주위에 존재하는 수소를 포획 또는 고착할 수 있다. 특히 트랜지스터(500)의 채널 형성 영역에 포함되는 수소를 포획 또는 고착하는 것이 바람직하다. 비정질 구조를 갖는 금속 산화물을 트랜지스터(500)의 구성 요소로서 사용하거나 트랜지스터(500)의 주위에 제공함으로써, 특성이 양호하고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
또한 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)는 비정질 구조를 갖는 것이 바람직하지만, 일부에 다결정 구조의 영역이 형성되어도 좋다. 또한 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)는 비정질 구조의 층과 다결정 구조의 층이 적층된 다층 구조를 가져도 좋다. 예를 들어 비정질 구조의 층 위에 다결정 구조의 층이 형성된 적층 구조이어도 좋다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)의 성막은 예를 들어 스퍼터링법을 사용하여 수행하면 좋다. 스퍼터링법은 수소를 포함한 분자를 성막 가스로서 사용하지 않아도 되기 때문에, 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)의 수소 농도를 감소시킬 수 있다. 또한 성막 방법은 스퍼터링법에 한정되지 않고, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 적절히 사용하여도 좋다.
또한 절연체(512), 절연체(544), 및 절연체(576)의 저항률을 낮게 하는 것이 바람직한 경우가 있다. 예를 들어 절연체(512), 절연체(544), 및 절연체(576)의 저항률을 대략 1×1013Ωcm로 함으로써, 반도체 장치 제작 공정의 플라스마 등을 사용하는 처리에서 절연체(512), 절연체(544), 및 절연체(576)가 도전체(503), 도전체(542), 도전체(560) 등의 차지 업을 완화할 수 있는 경우가 있다. 절연체(512), 절연체(544), 및 절연체(576)의 저항률은 바람직하게는 1×1010Ωcm 이상 1×1015Ωcm 이하로 한다.
또한 절연체(516), 절연체(574), 절연체(580), 및 절연체(581)는 절연체(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막에 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 예를 들어 절연체(516), 절연체(580), 및 절연체(581)에, 산화 실리콘, 산화질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 갖는 산화 실리콘 등을 적절히 사용하면 좋다.
또한 절연체(581)는 일례로서 층간막, 평탄화막 등으로서 기능하는 절연체인 것이 바람직하다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 여기서 도전체(503)는 절연체(516)에 형성된 개구에 매립되어 제공되는 것이 바람직하다. 또한 도전체(503)의 일부가 절연체(514)에 매립되는 경우가 있다.
도전체(503)는 도전체(503a) 및 도전체(503b)를 포함한다. 도전체(503a)는 상기 개구의 밑면 및 측벽과 접하여 제공된다. 도전체(503b)는 도전체(503a)에 형성된 오목부에 매립되도록 제공된다. 여기서 도전체(503b)의 상부의 높이는 도전체(503a)의 상부의 높이 및 절연체(516)의 상부의 높이와 실질적으로 일치한다.
여기서 도전체(503a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(503a)에 수소의 확산을 저감하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(503b)에 포함되는 수소 등의 불순물이 절연체(524) 등을 통하여 산화물(530)로 확산되는 것을 방지할 수 있다. 또한 도전체(503a)에 산소의 확산을 억제하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(503b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(503a)는 상기 도전성 재료의 단층 또는 적층으로 하면 좋다. 예를 들어 도전체(503a)에는 질화 타이타늄을 사용하면 좋다.
또한 도전체(503b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 도전체(503b)에는 텅스텐을 사용하면 좋다.
도전체(503)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(503)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(500)의 문턱 전압(Vth)을 제어할 수 있다. 특히 도전체(503)에 음의 전위를 인가함으로써, 트랜지스터(500)의 Vth를 더 크게 하고, 오프 전류를 감소시킬 수 있다. 따라서 도전체(503)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 감소시킬 수 있다.
또한 도전체(503)의 전기 저항률은 상기 도전체(503)에 인가하는 전위를 고려하여 설계되고, 도전체(503)의 막 두께는 상기 전기 저항률에 따라 설정된다. 또한 절연체(516)의 막 두께는 도전체(503)와 거의 같다. 여기서, 도전체(503)의 설계상 허용되는 범위에서 도전체(503) 및 절연체(516)의 막 두께를 얇게 하는 것이 바람직하다. 절연체(516)의 막 두께를 얇게 함으로써, 절연체(516) 내에 포함되는 수소 등의 불순물의 절대량을 감소시킬 수 있기 때문에, 상기 불순물이 산화물(530)로 확산되는 것을 저감할 수 있다.
또한 도전체(503)는 상면에서 보았을 때, 산화물(530)에서 도전체(542a) 및 도전체(542b)와 중첩되지 않는 영역의 크기보다 크게 제공되는 것이 좋다. 특히 도 14의 (B)에 나타낸 바와 같이, 도전체(503)는 산화물(530a) 및 산화물(530b)의 채널 폭 방향의 단부보다 외측의 영역으로도 연장되어 있는 것이 바람직하다. 즉 산화물(530)의 채널 폭 방향에서의 측면의 외측에서 도전체(503)와 도전체(560)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다. 상기 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전체(560)의 전계와 제 2 게이트 전극으로서 기능하는 도전체(503)의 전계에 의하여, 산화물(530)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서는, 제 1 게이트 및 제 2 게이트의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 본 명세서 등에서 S-channel 구조의 트랜지스터란, 한 쌍의 게이트 전극 중 한쪽 및 다른 쪽의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 말한다. 또한 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 다르다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성을 높일 수 있고, 바꿔 말하면 단채널 효과가 발생하기 어려운 트랜지스터로 할 수 있다.
또한 도 14의 (B)에 나타낸 바와 같이, 도전체(503)는 연장되어 배선으로서도 기능한다. 다만 이에 한정되지 않고, 도전체(503) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한 도전체(503)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(503)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한 트랜지스터(500)에서 도전체(503)는 도전체(503a)와 도전체(503b)가 적층된 구성을 갖지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(503)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다.
절연체(522) 및 절연체(524)는 게이트 절연체로서 기능한다.
절연체(522)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 또한 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(522)는 절연체(524)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 갖는 것이 바람직하다.
절연체(522)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체로서는 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터 기판 측으로의 산소의 방출과, 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 확산을 억제하는 층으로서 기능한다. 따라서 절연체(522)를 제공함으로써, 수소 등의 불순물이 트랜지스터(500)의 내측으로 확산되는 것을 억제하고, 산화물(530) 내에 산소 결손이 생성되는 것을 억제할 수 있다. 또한 절연체(524) 또는 산화물(530)에 포함되는 산소와 도전체(503)가 반응하는 것을 억제할 수 있다.
또는 상기 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 또한 절연체(522)로서는 이들 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시킨 것을 사용하여도 좋다.
또한 절연체(522)로서는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄 등의 소위 high-k 재료를 포함한 절연체를 단층으로 또는 적층하여 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다. 또한 절연체(522)에는 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 유전율이 높은 물질을 사용할 수 있는 경우도 있다.
산화물(530)과 접하는 절연체(524)에는, 예를 들어 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다.
또한 트랜지스터(500)의 제작 공정 중에서, 산화물(530)의 표면이 노출된 상태에서 가열 처리를 수행하는 것이 적합하다. 상기 가열 처리는 예를 들어 100℃ 이상 600℃ 이하, 바람직하게는 350℃ 이상 550℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함한 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이로써, 산화물(530)에 산소가 공급되므로 산소 결손(VO)을 저감할 수 있다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함한 분위기에서 수행하여도 좋다. 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함한 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한 산화물(530)에 대하여 가산소화 처리를 수행함으로써, 공급된 산소에 의하여 산화물(530) 내의 산소 결손을 수복(修復)할 수 있고, 바꿔 말하면 'VO+O→null'이라는 반응을 촉진할 수 있다. 또한 산화물(530) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이에 의하여, 산화물(530) 내에 잔존한 수소가 산소 결손과 재결합되어 VOH가 형성되는 것을 억제할 수 있다.
또한 절연체(522) 및 절연체(524)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 또한 절연체(524)는 산화물(530a)과 중첩하여 섬 형상으로 형성되어도 좋다. 이 경우, 절연체(544)가 절연체(524)의 측면 및 절연체(522)의 상면과 접하는 구성이 된다.
도전체(542a) 및 도전체(542b)는 산화물(530b)의 상면과 접하여 제공된다. 도전체(542a) 및 도전체(542b)는 각각 트랜지스터(500)의 소스 전극 또는 드레인 전극으로서 기능한다.
도전체(542)(도전체(542a) 및 도전체(542b))에는, 예를 들어 탄탈럼을 포함한 질화물, 타이타늄을 포함한 질화물, 몰리브데넘을 포함한 질화물, 텅스텐을 포함한 질화물, 탄탈럼 및 알루미늄을 포함한 질화물, 타이타늄 및 알루미늄을 포함한 질화물 등을 사용하는 것이 바람직하다. 본 발명의 일 형태에서는 탄탈럼을 포함한 질화물이 특히 바람직하다. 또한 예를 들어 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하여도 좋다. 이들 재료는 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한 산화물(530b) 등에 포함되는 수소가 도전체(542a) 또는 도전체(542b)로 확산되는 경우가 있다. 특히 도전체(542a) 및 도전체(542b)에 탄탈럼을 포함한 질화물을 사용함으로써, 산화물(530b) 등에 포함되는 수소는 도전체(542a) 또는 도전체(542b)로 확산되기 쉽고, 확산된 수소는 도전체(542a) 또는 도전체(542b)에 포함되는 질소와 결합되는 경우가 있다. 즉 산화물(530b) 등에 포함되는 수소는 도전체(542a) 또는 도전체(542b)에 흡수되는 경우가 있다.
또한 도전체(542)의 측면과 도전체(542)의 상면 사이에 만곡면이 형성되지 않는 것이 바람직하다. 상기 만곡면이 형성되지 않는 도전체(542)로 함으로써, 채널 폭 방향의 단면에서의 도전체(542)의 단면적을 크게 할 수 있다. 이에 의하여, 도전체(542)의 도전율을 증가시켜, 트랜지스터(500)의 온 전류를 높일 수 있다.
절연체(571a)는 도전체(542a)의 상면과 접하여 제공되고, 절연체(571b)는 도전체(542b)의 상면과 접하여 제공되어 있다. 절연체(571)는 적어도 산소에 대한 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(571)는 산소의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(571)는 절연체(580)보다 산소의 확산을 억제하는 기능을 갖는 것이 바람직하다. 절연체(571)에는 예를 들어 질화 실리콘 등의 실리콘을 포함한 질화물을 사용하면 좋다. 또한 절연체(571)는 수소 등의 불순물을 포획하는 기능을 갖는 것이 바람직하다. 그 경우, 절연체(571)로서는, 비정질 구조를 갖는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 사용하면 좋다. 특히, 절연체(571)에 비정질 구조를 갖는 산화 알루미늄 또는 비정질 구조의 산화 알루미늄을 사용함으로써, 수소를 더 효과적으로 포획 또는 고착할 수 있는 경우가 있기 때문에 바람직하다. 이에 의하여, 특성이 양호하고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
절연체(544)는 절연체(524), 산화물(530a), 산화물(530b), 도전체(542), 및 절연체(571)를 덮도록 제공된다. 절연체(544)는 수소를 포획 및 고착하는 기능을 갖는 것이 바람직하다. 그 경우, 절연체(544)로서는, 질화 실리콘, 또는 비정질 구조를 갖는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 포함하는 것이 바람직하다. 또한 예를 들어 절연체(544)로서, 산화 알루미늄과, 상기 산화 알루미늄 위의 질화 실리콘의 적층막을 사용하여도 좋다.
상술한 바와 같은 절연체(571) 및 절연체(544)를 제공함으로써, 산소에 대한 배리어성을 갖는 절연체로 도전체(542)를 감쌀 수 있다. 즉 절연체(524) 및 절연체(580)에 포함되는 산소가 도전체(542)로 확산되는 것을 방지할 수 있다. 이에 의하여, 절연체(524) 및 절연체(580)에 포함되는 산소에 의하여 도전체(542)가 직접 산화되므로, 저항률이 증대되고 온 전류가 감소되는 것을 억제할 수 있다.
절연체(552)는 게이트 절연체의 일부로서 기능한다. 절연체(552)로서는 산소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 절연체(552)로서는, 상술한 절연체(574)로서 사용할 수 있는 절연체를 사용하면 좋다. 절연체(552)로서는, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체로서는, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트), 하프늄 및 실리콘을 포함한 산화물(하프늄 실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(552)에 산화 알루미늄을 사용한다. 이 경우, 절연체(552)는 적어도 산소와 알루미늄을 포함한다.
도 14의 (B)에 나타낸 바와 같이, 절연체(552)는 산화물(530b)의 상면 및 측면, 산화물(530a)의 측면, 절연체(524)의 측면, 그리고 절연체(522)의 상면과 접하여 제공된다. 즉 산화물(530a), 산화물(530b), 및 절연체(524)에서 도전체(560)와 중첩되는 영역은 채널 폭 방향의 단면에서 절연체(552)로 덮여 있다. 이에 의하여, 가열 처리 등을 수행하였을 때, 산화물(530a) 및 산화물(530b)로부터 산소가 이탈되는 것을, 산소에 대한 배리어성을 갖는 절연체(552)로 막을 수 있다. 따라서 산화물(530a) 및 산화물(530b)에 산소 결손(VO)이 형성되는 것을 저감할 수 있다. 이에 의하여, 영역(530bc)에 형성되는 산소 결손(VO) 및 VOH를 저감할 수 있다. 따라서 트랜지스터(500)의 전기 특성을 양호하게 하고 신뢰성을 향상시킬 수 있다.
또한 절연체(580) 및 절연체(550) 등에 과잉량의 산소가 포함되는 경우에도, 상기 산소가 산화물(530a) 및 산화물(530b)에 과잉으로 공급되는 것을 억제할 수 있다. 따라서 영역(530bc)을 통한 산소에 의하여 영역(530ba) 및 영역(530bb)이 과잉으로 산화되어 트랜지스터(500)의 온 전류가 감소되거나 전계 효과 이동도가 저하되는 것을 억제할 수 있다.
또한 도 14의 (A)에 나타낸 바와 같이, 절연체(552)는 도전체(542), 절연체(544), 절연체(571), 및 절연체(580) 각각의 측면과 접하여 제공된다. 따라서 도전체(542)의 측면이 산화되어 상기 측면에 산화막이 형성되는 것을 저감할 수 있다. 이에 의하여, 트랜지스터(500)의 온 전류가 감소되거나 전계 효과 이동도가 저하되는 것을 억제할 수 있다.
또한 절연체(552)는 절연체(554), 절연체(550), 및 도전체(560)와 함께, 절연체(580) 등에 형성된 개구에 제공될 필요가 있다. 트랜지스터(500)를 미세화하기 위하여, 절연체(552)의 막 두께는 얇은 것이 바람직하다. 절연체(552)의 막 두께는 0.1nm 이상, 0.5nm 이상, 또는 1.0nm 이상이며, 1.0nm 이하, 3.0nm 이하, 또는 5.0nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 서로 조합할 수 있는 것으로 한다. 이 경우, 절연체(552)는 적어도 일부에서 상기와 같은 막 두께의 영역을 가지면 좋다. 또한 절연체(552)의 막 두께는 절연체(550)의 막 두께보다 얇은 것이 바람직하다. 이 경우, 절연체(552)는 적어도 일부에서 절연체(550)보다 막 두께가 얇은 영역을 가지면 좋다.
절연체(552)를 상술한 바와 같이 얇은 막 두께로 성막하기 위해서는 ALD법을 사용하는 것이 바람직하다. ALD법은, 반응을 위한 제 1 원료 가스(전구체 또는 금속 전구체라고도 함)와 제 2 원료 가스(반응제, 산화제, 또는 비금속 전구체라고도 함)를 체임버에 교대로 도입하고, 이들 원료 가스의 도입을 반복함으로써 성막을 수행하는 방법이다. ALD법으로서는 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응제를 사용하는 PEALD(Plasma Enhanced ALD)법 등이 있다. PEALD법에서는 플라스마를 이용함으로써 더 낮은 온도에서 성막을 할 수 있기 때문에 바람직한 경우가 있다.
ALD법에서는 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막이 가능하고, 종횡비가 높은 구조에 대한 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 저온에서의 성막이 가능하다는 등의 효과가 있다. 따라서 절연체(580) 등에 형성된 개구의 측면 등에 절연체(552)를 상술한 바와 같은 얇은 막 두께로 피복성 좋게 성막할 수 있다.
또한 ALD법에서 사용하는 전구체에는 탄소 등이 포함되는 경우가 있다. 그러므로 ALD법으로 제공된 막은 다른 성막법으로 제공된 막보다 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한 불순물의 정량은 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 또는 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
절연체(550)는 게이트 절연체의 일부로서 기능한다. 절연체(550)는 절연체(552)의 상면과 접하여 배치되는 것이 바람직하다. 절연체(550)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘 등을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다. 이 경우, 절연체(550)는 적어도 산소와 실리콘을 포함한다.
절연체(550)에서는 절연체(524)와 마찬가지로 물, 수소 등의 불순물의 농도가 감소되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 또는 0.5nm 이상이며 15nm 이하 또는 20nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 서로 조합할 수 있는 것으로 한다. 이 경우, 절연체(550)는 적어도 일부에서 상기와 같은 막 두께의 영역을 가지면 좋다.
도 14의 (A) 및 (B) 등에서는 절연체(550)를 단층으로 한 구성을 나타내었지만, 본 발명은 이에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 도 16의 (B)에 나타낸 바와 같이, 절연체(550)를 절연체(550a)와, 절연체(550a) 위의 절연체(550b)의 2층의 적층 구조로 하여도 좋다.
도 16의 (B)에 나타낸 바와 같이, 절연체(550)를 2층의 적층 구조로 하는 경우, 아래층인 절연체(550a)는 산소가 투과하기 쉬운 절연체를 사용하여 형성되고, 위층인 절연체(550b)는 산소의 확산을 억제하는 기능을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(550a)에 포함되는 산소가 도전체(560)로 확산되는 것을 억제할 수 있다. 즉 산화물(530)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(550a)에 포함되는 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 예를 들어 절연체(550a)는 상술한 절연체(550)에 사용할 수 있는 재료를 사용하여 제공되고, 절연체(550b)로서는 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 상기 절연체로서는, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트), 하프늄 및 실리콘을 포함한 산화물(하프늄 실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(550b)에 산화 하프늄을 사용한다. 이 경우, 절연체(550b)는 적어도 산소와 하프늄을 포함한다. 또한 절연체(550b)의 막 두께는 0.5nm 이상 또는 1.0nm 이상이며 3.0nm 이하 또는 5.0nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 서로 조합할 수 있는 것으로 한다. 이 경우, 절연체(550b)는 적어도 일부에서 상기와 같은 막 두께의 영역을 가지면 좋다.
또한 절연체(550a)에 산화 실리콘, 산화질화 실리콘 등을 사용하는 경우, 절연체(550b)에는 비유전율이 높은 high-k 재료인 절연성 재료를 사용하여도 좋다. 게이트 절연체를 절연체(550a)와 절연체(550b)의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)를 감소시킬 수 있다. 따라서 절연체(550)의 절연 내압을 높일 수 있다.
절연체(554)는 게이트 절연체의 일부로서 기능한다. 절연체(554)로서는 수소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 이에 의하여, 도전체(560)에 포함되는 수소 등의 불순물이 절연체(550) 및 산화물(530b)로 확산되는 것을 방지할 수 있다. 절연체(554)로서는, 상술한 절연체(576)로서 사용할 수 있는 절연체를 사용하면 좋다. 예를 들어 절연체(554)에는 PEALD법으로 성막한 질화 실리콘을 사용하면 좋다. 이 경우, 절연체(554)는 적어도 질소와 실리콘을 포함한다.
또한 절연체(554)는 산소에 대한 배리어성을 더 가져도 좋다. 이에 의하여, 절연체(550)에 포함되는 산소가 도전체(560)로 확산되는 것을 억제할 수 있다.
또한 절연체(554)는 절연체(552), 절연체(550), 및 도전체(560)와 함께, 절연체(580) 등에 형성된 개구에 제공될 필요가 있다. 트랜지스터(500)를 미세화하기 위하여, 절연체(554)의 막 두께는 얇은 것이 바람직하다. 절연체(554)의 막 두께는 0.1nm 이상, 0.5nm 이상, 또는 1.0nm 이상이며, 3.0nm 이하 또는 5.0nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 서로 조합할 수 있는 것으로 한다. 이 경우, 절연체(554)는 적어도 일부에서 상기와 같은 막 두께의 영역을 가지면 좋다. 또한 절연체(554)의 막 두께는 절연체(550)의 막 두께보다 얇은 것이 바람직하다. 이 경우, 절연체(554)는 적어도 일부에서 절연체(550)보다 막 두께가 얇은 영역을 가지면 좋다.
도전체(560)는 트랜지스터(500)의 제 1 게이트 전극으로서 기능한다. 도전체(560)는 도전체(560a)와, 도전체(560a) 위에 배치된 도전체(560b)를 포함하는 것이 바람직하다. 예를 들어 도전체(560a)는 도전체(560b)의 밑면 및 측면을 감싸도록 배치되는 것이 바람직하다. 또한 도 14의 (A) 및 (B)에 나타낸 바와 같이, 도전체(560)의 상부의 높이의 위치는 절연체(550)의 상부의 높이의 위치와 실질적으로 일치한다. 또한 도 14의 (A) 및 (B)에서는 도전체(560)를 도전체(560a)와 도전체(560b)의 2층 구조로 나타내었지만, 도전체(560)는 상기 2층 구조 외에도 단층 구조 또는 3층 이상의 적층 구조로 할 수 있다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소로 인하여 도전체(560b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(560)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(560b)는 적층 구조로 할 수 있다. 구체적으로는, 예를 들어 도전체(560b)는 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 할 수 있다.
또한 트랜지스터(500)에서 도전체(560)는 절연체(580) 등에 형성된 개구를 매립하도록 자기 정합(self-aligned)적으로 형성된다. 도전체(560)를 이와 같이 형성함으로써, 도전체(542a)와 도전체(542b) 사이의 영역에 도전체(560)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한 도 14의 (B)에 나타낸 바와 같이, 트랜지스터(500)의 채널 폭 방향에서 절연체(522)의 밑면을 기준으로 하였을 때, 도전체(560)와 산화물(530b)이 중첩되지 않는 영역에서의 도전체(560)의 밑면의 높이는 산화물(530b)의 밑면의 높이보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(560)가 절연체(550) 등을 개재하여 산화물(530b)의 채널 형성 영역의 측면 및 상면을 덮는 구성으로 함으로써, 도전체(560)의 전계를 산화물(530b)의 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(500)의 온 전류를 증대시키고 주파수 특성을 향상시킬 수 있다. 절연체(522)의 밑면을 기준으로 하였을 때, 산화물(530a) 및 산화물(530b)과 도전체(560)가 중첩되지 않는 영역에서의 도전체(560)의 밑면의 높이와 산화물(530b)의 밑면의 높이의 차이는 0nm 이상, 3nm 이상, 또는 5nm 이상이며, 20nm 이하, 50nm 이하, 또는 100nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 서로 조합할 수 있는 것으로 한다.
절연체(580)는 절연체(544) 위에 제공되고, 절연체(550) 및 도전체(560)가 제공되는 영역에 개구가 형성되어 있다. 또한 절연체(580)의 상면은 평탄화되어도 좋다.
층간막으로서 기능하는 절연체(580)는 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막에 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 절연체(580)는 예를 들어 절연체(516)와 같은 재료를 사용하여 제공되는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이므로 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 공공을 갖는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(580)에서는 물, 수소 등의 불순물의 농도가 감소되어 있는 것이 바람직하다. 예를 들어 절연체(580)에는 산화 실리콘, 산화질화 실리콘 등의 실리콘을 포함한 산화물을 적절히 사용하면 좋다.
절연체(574)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(580)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하고, 수소 등의 불순물을 포획하는 기능을 갖는 것이 바람직하다. 또한 절연체(574)는 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(574)로서는, 비정질 구조를 갖는 금속 산화물, 예를 들어 산화 알루미늄 등의 절연체를 사용하면 좋다. 이 경우, 절연체(574)는 적어도 산소와 알루미늄을 포함한다. 절연체(512)와 절연체(581) 사이에 끼워진 영역에, 수소 등의 불순물을 포획하는 기능을 갖는 절연체(574)를 절연체(580)와 접하여 제공함으로써, 절연체(580) 등에 포함되는 수소 등의 불순물을 포획하고, 상기 영역 내에서의 수소의 양을 일정하게 할 수 있다. 특히, 절연체(574)에 비정질 구조를 갖는 산화 알루미늄을 사용함으로써, 수소를 더 효과적으로 포획 또는 고착할 수 있는 경우가 있기 때문에 바람직하다. 이에 의하여, 특성이 양호하고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
절연체(576)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(580)로 확산되는 것을 억제하는 배리어 절연막으로서 기능한다. 절연체(576)는 절연체(574) 위에 배치된다. 절연체(576)에는 질화 실리콘 또는 질화산화 실리콘 등의 실리콘을 포함한 질화물을 사용하는 것이 바람직하다. 예를 들어 절연체(576)로서 스퍼터링법으로 성막된 질화 실리콘을 사용하면 좋다. 절연체(576)를 스퍼터링법으로 성막함으로써, 밀도가 높은 질화 실리콘막을 형성할 수 있다. 또한 절연체(576)로서, 스퍼터링법으로 성막된 질화 실리콘 위에 PEALD법 또는 CVD법으로 성막된 질화 실리콘을 더 적층하여도 좋다.
또한 트랜지스터(500)의 제 1 단자 및 제 2 단자 중 한쪽은 플러그로서 기능하는 도전체(540a)에 전기적으로 접속되고, 트랜지스터(500)의 제 1 단자 및 제 2 단자 중 다른 쪽은 도전체(540b)에 전기적으로 접속되어 있다. 또한 본 명세서 등에서는 도전체(540a) 및 도전체(540b)를 통틀어 도전체(540)라고 부르기로 한다.
도전체(540a)는 일례로서 도전체(542a)와 중첩되는 영역에 제공되어 있다. 구체적으로는, 도전체(542a)와 중첩되는 영역에서 도 14의 (A)에 나타낸 절연체(571a), 절연체(544), 절연체(580), 절연체(574), 절연체(576), 및 절연체(581), 그리고 도 13에 나타낸 절연체(582) 및 절연체(586)에는 개구부가 형성되어 있고, 도전체(540a)는 상기 개구부의 내측에 제공되어 있다. 또한 도전체(540b)는 일례로서 도전체(542b)와 중첩되는 영역에 제공되어 있다. 구체적으로는, 도전체(542b)와 중첩되는 영역에서 도 14의 (A)에 나타낸 절연체(571b), 절연체(544), 절연체(580), 절연체(574), 절연체(576), 및 절연체(581), 그리고 도 13에 나타낸 절연체(582) 및 절연체(586)에는 개구부가 형성되어 있고, 도전체(540b)는 상기 개구부의 내측에 제공되어 있다. 또한 절연체(582) 및 절연체(586)에 대해서는 후술한다.
또한 도 14의 (A)에 나타낸 바와 같이, 도전체(542a)와 중첩되는 영역의 개구부의 측면과 도전체(540a) 사이에는 불순물에 대한 배리어성을 갖는 절연체로서 절연체(541a)를 제공하여도 좋다. 마찬가지로, 도전체(542b)와 중첩되는 영역의 개구부의 측면과 도전체(540b) 사이에는 불순물에 대한 배리어성을 갖는 절연체로서 절연체(541b)를 제공하여도 좋다. 또한 본 명세서 등에서는 절연체(541a) 및 절연체(541b)를 통틀어 절연체(541)라고 부르기로 한다.
도전체(540a) 및 도전체(540b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(540a) 및 도전체(540b)는 적층 구조로 하여도 좋다.
또한 도전체(540)를 적층 구조로 하는 경우, 절연체(574), 절연체(576), 절연체(581), 절연체(580), 절연체(544), 및 절연체(571) 근방에 배치되는 제 1 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 단층으로 또는 적층하여 사용하여도 좋다. 또한 절연체(576)보다 위층에 포함되는 물, 수소 등의 불순물이 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다.
절연체(541a) 및 절연체(541b)로서는 절연체(544) 등으로서 사용할 수 있는 배리어 절연막을 사용하면 좋다. 예를 들어 절연체(541a) 및 절연체(541b)로서는 질화 실리콘, 산화 알루미늄, 질화산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(541a) 및 절연체(541b)는 절연체(574), 절연체(576), 및 절연체(571)와 접하여 제공되기 때문에, 절연체(580) 등에 포함되는 물, 수소 등의 불순물이 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다. 특히, 질화 실리콘은 수소에 대한 차단성이 높기 때문에 적합하다. 또한 절연체(580)에 포함되는 산소가 도전체(540a) 및 도전체(540b)에 흡수되는 것을 방지할 수 있다.
도 14의 (A)에 나타낸 바와 같이 절연체(541a)와 절연체(541b)를 적층 구조로 하는 경우, 절연체(580) 등의 개구의 내벽과 접하는 제 1 절연체와, 그 내측의 제 2 절연체는, 산소에 대한 배리어 절연막과 수소에 대한 배리어 절연막을 조합한 것을 사용하여 형성되는 것이 바람직하다.
예를 들어 제 1 절연체로서 ALD법으로 성막된 산화 알루미늄을 사용하고, 제 2 절연체로서 PEALD법으로 성막된 질화 실리콘을 사용하면 좋다. 이와 같은 구성으로 함으로써, 도전체(540)의 산화를 억제하고, 도전체(540)에 수소가 혼입되는 것을 저감할 수 있다.
또한 트랜지스터(500)에서는 절연체(541)의 제 1 절연체와 절연체(541)의 제 2 절연체가 적층되어 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어 절연체(541)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다. 또한 트랜지스터(500)에서는 도전체(540)의 제 1 도전체와 도전체(540)의 제 2 도전체가 적층되어 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(540)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다.
또한 도 13에 나타낸 바와 같이, 도전체(540a)의 상부 및 도전체(540b)의 상부와 접하여, 배선으로서 기능하는 도전체(610), 도전체(612) 등을 배치하여도 좋다. 도전체(610), 도전체(612)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 할 수도 있다. 구체적으로는, 예를 들어 상기 도전체는 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
또한 본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조는 도 13, 도 14의 (A), (B), 및 도 15에 나타낸 트랜지스터(500)의 구조에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조는 상황에 따라 변경하여도 좋다.
예를 들어 도 13, 도 14의 (A), (B), 및 도 15에 나타낸 트랜지스터(500)는 도 17에 나타낸 구성으로 하여도 좋다. 도 17의 트랜지스터는 산화물(543a) 및 산화물(543b)을 포함한다는 점에서 도 13, 도 14의 (A), (B), 및 도 15에 나타낸 트랜지스터(500)와 다르다. 또한 본 명세서 등에서는 산화물(543a) 및 산화물(543b)을 통틀어 산화물(543)이라고 부르기로 한다. 또한 도 17의 트랜지스터의 채널 폭 방향의 단면은, 도 14의 (B)에 나타낸 트랜지스터(500)의 단면과 같은 구성으로 할 수 있다.
산화물(543a)은 산화물(530b)과 도전체(542a) 사이에 제공되고, 산화물(543b)은 산화물(530b)과 도전체(542b) 사이에 제공된다. 여기서 산화물(543a)은 산화물(530b)의 상면 및 도전체(542a)의 하면과 접하는 것이 바람직하다. 또한 산화물(543b)은 산화물(530b)의 상면 및 도전체(542b)의 하면과 접하는 것이 바람직하다.
산화물(543)은 산소의 투과를 억제하는 기능을 갖는 것이 바람직하다. 소스 전극 또는 드레인 전극으로서 기능하는 도전체(542)와 산화물(530b) 사이에 산소의 투과를 억제하는 기능을 갖는 산화물(543)을 배치함으로써, 도전체(542)와 산화물(530b) 사이의 전기 저항이 감소되기 때문에 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터(500)의 전기 특성, 전계 효과 이동도, 및 신뢰성을 향상시킬 수 있는 경우가 있다.
또한 산화물(543)로서 원소 M을 포함한 금속 산화물을 사용하여도 좋다. 특히 원소 M으로서는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하는 것이 좋다. 또한 산화물(543)은 산화물(530b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한 산화물(543)로서 산화 갈륨을 사용하여도 좋다. 또한 산화물(543)로서 In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는, 산화물로서 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비가 산화물(530b)로서 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 높은 것이 바람직하다. 또한 산화물(543)의 막 두께는 0.5nm 이상 또는 1nm 이상이며 2nm 이하, 3nm 이하, 또는 5nm 이하로 하는 것이 바람직하다. 또한 상술한 하한값 및 상한값은 서로 조합할 수 있는 것으로 한다. 또한 산화물(543)은 결정성을 갖는 것이 바람직하다. 산화물(543)이 결정성을 갖는 경우, 산화물(530) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(543)이 육방정 등의 결정 구조를 가지면, 산화물(530) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
절연체(581) 위에는 절연체(582)가 제공되고, 절연체(582) 위에는 절연체(586)가 제공되어 있다.
절연체(582)에는 산소 및 수소에 대한 배리어성을 갖는 물질을 사용하는 것이 바람직하다. 따라서 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
또한 절연체(586)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 예를 들어 절연체(586)로서 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
이어서, 도 13 및 도 15에 나타낸 반도체 장치에 포함되는 용량 소자(600) 및 그 주변의 배선 또는 플러그에 대하여 설명한다. 또한 도 13 및 도 15에 나타낸 트랜지스터(500)의 위쪽에는 용량 소자(600)와 배선 및/또는 플러그가 제공되어 있다.
용량 소자(600)는 일례로서 도전체(610)와, 도전체(620)와, 절연체(630)를 포함한다.
도전체(540a) 및 도전체(540b) 중 한쪽, 그리고 절연체(586) 위에는 도전체(610)가 제공되어 있다. 도전체(610)는 용량 소자(600)의 한 쌍의 전극 중 한쪽으로서의 기능을 갖는다.
또한 도전체(540a) 및 도전체(540b) 중 다른 쪽, 그리고 절연체(586) 위에는 도전체(612)가 제공된다. 도전체(612)는 트랜지스터(500)와 그 위쪽에 배치되는 회로 소자, 배선 등을 전기적으로 접속하는 플러그, 배선, 단자 등으로서의 기능을 갖는다.
또한 도전체(612) 및 도전체(610)는 동시에 형성하여도 좋다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 13에서는 도전체(612) 및 도전체(610)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(586), 도전체(610) 위에는 절연체(630)가 제공되어 있다. 절연체(630)는 용량 소자(600)의 한 쌍의 전극 사이에 끼워지는 유전체로서 기능한다.
절연체(630)에는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄, 산화 지르코늄 등을 사용할 수 있다. 또한 절연체(630)는 상술한 재료를 사용하여 적층으로 또는 단층으로 제공할 수 있다.
또한 예를 들어 절연체(630)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하여도 좋다. 상기 구성으로 하면, 용량 소자(600)에서는 고유전율(high-k)의 절연체를 가지므로 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가지므로 절연 내력이 향상되기 때문에, 용량 소자(600)의 정전 파괴를 억제할 수 있다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물 등이 있다.
또는 절연체(630)로서는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 high-k 재료를 포함한 절연체를 단층으로 또는 적층하여 사용하여도 좋다. 또한 절연체(630)에는 하프늄과 지르코늄이 포함되는 화합물 등을 사용하여도 좋다. 반도체 장치의 미세화 및 고집적화가 진행되면, 게이트 절연체 및 용량 소자에 사용하는 유전체가 박막화됨으로써 트랜지스터, 용량 소자 등의 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체 및 용량 소자에 사용되는 유전체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감하고, 용량 소자의 용량을 확보할 수 있다.
특히, 절연체(630)에 예를 들어 강유전성을 가질 수 있는 재료를 사용함으로써, 용량 소자(600)를 강유전 커패시터로서 사용할 수 있다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 도전체(610)는 용량 소자(600)의 한 쌍의 전극 중 한쪽으로서의 기능을 갖고, 도전체(620)는 용량 소자(600)의 한 쌍의 전극 중 다른 쪽으로서의 기능을 갖는다.
또한 도전체(620)에는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐, 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한 도전체 등의 다른 구조와 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리), Al(알루미늄) 등을 사용하면 좋다. 또한 예를 들어 도전체(620)에는, 도전체(610)에 적용할 수 있는 재료를 사용할 수 있다. 또한 도전체(620)는 단층 구조가 아니라 2층 이상의 적층 구조로 하여도 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(640)가 제공되어 있다. 절연체(640)로서는, 예를 들어 트랜지스터(500)가 제공되는 영역으로 수소, 불순물 등이 확산되지 않도록 하는 배리어성을 갖는 막을 사용하는 것이 바람직하다. 따라서 절연체(324)와 같은 재료를 사용할 수 있다.
절연체(640) 위에는 절연체(650)가 제공되어 있다. 절연체(650)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한 절연체(650)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 그러므로 절연체(650)에는, 예를 들어 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
또한 도 13 및 도 15에 나타낸 용량 소자(600)는 플레이너형이지만, 용량 소자의 형상은 이에 한정되지 않는다. 용량 소자(600)는 플레이너형이 아니라, 예를 들어 실린더형이어도 좋다.
또한 용량 소자(600)의 위쪽에는 배선층을 제공하여도 좋다. 예를 들어 도 13에서는, 절연체(411), 절연체(412), 절연체(413), 및 절연체(414)가 절연체(650)의 위쪽에 이 순서대로 제공되어 있다. 또한 절연체(411), 절연체(412), 및 절연체(413)에는 플러그 또는 배선으로서 기능하는 도전체(416)가 제공되어 있다. 또한 도전체(416)는 일례로서 후술하는 도전체(660)와 중첩되는 영역에 제공될 수 있다.
또한 절연체(630), 절연체(640), 및 절연체(650)에는 도전체(612)와 중첩되는 영역에 개구부가 제공되고, 상기 개구부를 매립하도록 도전체(660)가 제공되어 있다. 도전체(660)는 상술한 배선층에 포함되는 도전체(416)에 전기적으로 접속되는 플러그, 배선으로서 기능한다.
절연체(411) 및 절연체(414)로서는, 예를 들어 절연체(324) 등과 마찬가지로 물, 수소 등의 불순물에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 그러므로 절연체(411) 및 절연체(414)에는, 예를 들어 절연체(324) 등에 적용할 수 있는 재료를 사용할 수 있다.
절연체(412) 및 절연체(413)로서는, 예를 들어 절연체(326)와 마찬가지로 배선 사이에 발생하는 기생 용량을 저감하기 위하여 비유전율이 비교적 낮은 절연체를 사용하는 것이 바람직하다.
또한 도전체(612) 및 도전체(416)는 예를 들어 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
<반도체 장치의 구성예 2>
다음으로, 상술한 반도체 장치에 FTJ 소자가 제공된 경우의 구성예에 대하여 설명한다.
도 18은, 도 13에 나타낸 반도체 장치에서, 절연체(582)의 상면에 위치하는 용량 소자(600)를 FTJ 소자(700)로 변경한 예를 나타낸 것이다.
구체적으로는, FTJ 소자(700)는 일례로서 하부 전극으로서 기능하는 도전체(610)와, 상부 전극으로서 기능하는 도전체(620)와, 절연체(632)와, 절연체(631)를 포함한다. 특히, 절연체(631)에는, 강유전성을 가질 수 있는 재료를 사용할 수 있다.
또한 강유전성을 가질 수 있는 재료로서는, 산화 하프늄, 산화 지르코늄, 산화 지르코늄 하프늄, 산화 하프늄에 원소(J1)(여기서 원소(J1)는 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)를 첨가한 재료, 산화 지르코늄에 원소(J2)(여기서 원소(J2)는 하프늄(Hf), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)를 첨가한 재료 등을 들 수 있다. 또한 강유전성을 가질 수 있는 재료로서는, 타이타늄산 납, 타이타늄산 바륨 스트론튬(BST), 타이타늄산 스트론튬, 타이타늄산 지르콘산 납(PZT), 탄탈럼산 비스무트산 스트론튬(SBT), 비스무트 페라이트(BFO), 타이타늄산 바륨 등, 페로브스카이트 구조를 갖는 압전 세라믹을 사용하여도 좋다. 또한 강유전성을 가질 수 있는 재료로서는, 예를 들어 위에서 열거한 재료 중에서 선택된 혼합물 또는 화합물로 할 수 있다. 또는 강유전성을 가질 수 있는 재료는, 위에서 열거한 재료 중에서 선택된 복수의 재료로 이루어진 적층 구조를 가질 수 있다. 또한 산화 하프늄, 산화 지르코늄, 산화 지르코늄 하프늄, 및 산화 하프늄에 원소(J1)를 첨가한 재료 등은 성막 조건뿐만 아니라 각종 공정 등에 따라서도 결정 구조(특성)가 변화될 수 있기 때문에, 본 명세서 등에서는 상술한 재료는 강유전체라고 불릴 뿐만 아니라, 강유전성을 가질 수 있는 재료라고도 불린다.
강유전성을 가질 수 있는 재료 중에서도, 산화 하프늄 또는 산화 하프늄 및 산화 지르코늄을 포함한 재료는 수nm의 박막으로 가공하여도 강유전성을 가질 수 있기 때문에 바람직하다. 여기서, 절연체(631)의 막 두께는 100nm 이하, 바람직하게는 50nm 이하, 더 바람직하게는 20nm 이하, 더욱 바람직하게는 10nm 이하로 할 수 있다. 박막화된 강유전체층을 사용함으로써, 강유전 커패시터를 미세화된 트랜지스터(500)와 조합하여 반도체 장치를 형성할 수 있다.
도 18에서 도전체(610) 및 도전체(612)는 도 13의 도전체(610) 및 도전체(612)와 같은 재료를 사용하여 형성할 수 있다. 또한 도 18에서 도전체(610) 및 도전체(612)는 도 13의 도전체(610) 및 도전체(612)와 같은 방법으로 형성할 수 있다.
또한 도 18에서 절연체(632)는 도전체(610)와 절연체(586)의 일부의 영역의 상면에 제공되어 있다. 또한 절연체(631)는 절연체(632)의 상면에 제공되고, 도전체(620)는 절연체(631)의 상면에 제공되어 있다.
절연체(632)는 FTJ 소자(700)에서의 터널 절연막으로서 기능한다. 절연체(632)로서는, 예를 들어 산화 실리콘, 질화 실리콘, 산화 실리콘과 질화 실리콘의 적층 등을 사용할 수 있다.
또한 도 18에서 절연체(640)는 절연체(632)의 단부를 포함한 영역과, 절연체(631)의 단부를 포함한 영역과, 도전체(620)와, 절연체(586)의 일부의 영역의 상면에 제공되어 있다.
절연체(640)에는, 예를 들어 도 13의 절연체(640)에 적용할 수 있는 재료를 사용할 수 있다.
도 18에 나타낸 바와 같은 FTJ 소자(700)의 구성을 적용함으로써, 도 13에 나타낸 반도체 장치에 FTJ 소자를 제공할 수 있다.
또한 도 18에 나타낸 FTJ 소자(700)는 예를 들어 앞의 실시형태에서 설명한 FTJ 소자(FJAb)로 할 수 있다. 또한 터널 절연막으로서 기능하는 절연체(632)와, 강유전성을 가질 수 있는 재료를 포함한 절연체(631)의 적층 순서를 변경함으로써, FTJ 소자(700)를 FTJ 소자(FJAa)로 할 수 있다.
예를 들어 도 18에 나타낸 터널 절연막으로서 기능하는 절연체(632)와 강유전성을 가질 수 있는 재료를 포함한 절연체(631)의 적층 순서를 서로 바꾼 구성을 도 19에 나타내었다. 도 19에 나타낸 FTJ 소자(700)는 예를 들어 앞의 실시형태에서 설명한 FTJ 소자(FJAa)로 할 수 있다.
다음으로, 도 18과는 다른, 강유전 커패시터가 제공된 반도체 장치의 구성예에 대하여 설명한다.
도 20에 나타낸 반도체 장치는 도 18의 반도체 장치의 변형예이고, 절연체(571), 절연체(544), 절연체(574), 절연체(576), 절연체(581), 절연체(641), 절연체(642) 등에 의하여 트랜지스터(500)와 FTJ 소자(700)를 둘러싸는 구조를 갖는다.
또한 도 13 및 도 18 각각의 반도체 장치에서는, 기판(310)으로부터 절연체(574)까지의 구성이 이 순서대로 제공된 후에 절연체(514)까지 도달하는 개구부가 제공되어 있지만, 도 20의 반도체 장치에서는, 기판(310)으로부터 절연체(640)까지의 구성이 이 순서대로 제공된 후에 절연체(514)까지 도달하는 개구부가 제공되어 있다.
또한 도 20의 반도체 장치에서, 상기 개구부의 바닥 부분과 절연체(640)의 상면에는 절연체(641), 절연체(642), 및 절연체(650)가 이 순서대로 제공되어 있다.
절연체(641), 절연체(642)는 예를 들어 물, 수소 등의 불순물이 트랜지스터(500) 및 FTJ 소자(700)의 위쪽으로부터 트랜지스터(500) 및 FTJ 소자(700)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
절연체(641)의 성막 방법으로서는 예를 들어 스퍼터링법을 사용할 수 있다. 예를 들어 절연체(641)에는 스퍼터링법으로 성막한 질화 실리콘을 사용할 수 있다. 스퍼터링법은 수소를 포함한 분자를 성막 가스로서 사용하지 않아도 되기 때문에, 절연체(641)의 수소 농도를 감소시킬 수 있다. 이와 같이 도전체(610), 도전체(612), 및 절연체(586)와 접하는 절연체(641)의 수소 농도가 감소되면, 절연체(641)로부터 도전체(610), 도전체(612), 및 절연체(586)로 수소가 확산되는 것을 억제할 수 있다.
절연체(642)는 예를 들어 ALD법, 특히 PEALD법을 사용하여 성막하는 것이 바람직하다. 예를 들어 절연체(642)에는 PEALD법으로 성막한 질화 실리콘을 사용할 수 있다. 이에 의하여, 절연체(642)를 피복성 좋게 성막할 수 있기 때문에, 하지의 요철로 인하여 절연체(641)에 핀홀 또는 단절 등이 형성되어도, 절연체(642)로 이들을 덮으면, 수소가 도전체(610), 도전체(612), 및 절연체(586)로 확산되는 것을 저감할 수 있다.
도 20에 나타낸 구성을 적용함으로써, 물, 수소 등의 불순물이 절연체(512), 절연체(514), 절연체(641), 절연체(642) 등을 통하여 트랜지스터(500) 및 FTJ 소자(700) 측으로 확산되는 것을 방지할 수 있다. 또한 절연체(580) 등에 포함되는 산소가 절연체(574), 절연체(641), 절연체(642) 등을 통하여 외부로 확산되는 것을 방지할 수 있다.
산화물 반도체를 포함한 트랜지스터를 사용한 반도체 장치에 본 실시형태에서 설명한 본 구조를 적용함으로써, 상기 트랜지스터의 전기 특성의 변동을 억제하고 신뢰성을 향상시킬 수 있다.
또한 산화물 반도체를 포함한 트랜지스터를 사용한 반도체 장치에서, 적층 구조를 채용하고 미세화, 고집적화 등을 실현함으로써, 반도체 장치를 구성하는 회로의 면적을 감소시킬 수 있다. 특히, 반도체 장치에서, 트랜지스터와 FTJ 소자를 적층하여 제공함으로써, 반도체 장치의 회로 면적의 증가를 억제하면서, 회로 규모를 크게 할 수 있다.
또한 본 실시형태는 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 앞의 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물(이하, 산화물 반도체라고도 함)에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
<결정 구조의 분류>
먼저, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 21의 (A)를 사용하여 설명한다. 도 21의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga과, Zn을 포함한 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 21의 (A)에 나타낸 바와 같이, 산화물 반도체는 "Amorphous(무정형)"와, "Crystalline(결정성)"과, "Crystal(결정)"로 크게 분류된다. 또한 "Amorphous"에는 completely amorphous가 포함된다. 또한 "Crystalline"에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(Cloud-Aligned Composite)가 포함된다(excluding single crystal and poly crystal). 또한 "Crystalline"의 분류에서 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한 "Crystal"에는 single crystal 및 poly crystal이 포함된다.
또한 도 21의 (A)에 나타낸 굵은 테두리 내의 구조는 "Amorphous(무정형)"와 "Crystal(결정)"의 중간 상태이고, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉 상기 구조는 에너지적으로 불안정한 "Amorphous(무정형)", 및 "Crystal(결정)"과는 전혀 다른 구조라고 할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서, "Crystalline"으로 분류되는 CAAC-IGZO막을 GIXD(Grazing-Incidence XRD) 측정하여 얻어지는 XRD 스펙트럼을 도 21의 (B)에 나타내었다(가로축은 2θ[deg.]를 나타내고, 세로축은 강도(Intensity)를 임의 단위(a.u.)로 나타냄). 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이하에서는, 도 21의 (B)에 나타낸 GIXD 측정에 의하여 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 나타내는 경우가 있다. 또한 도 21의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 21의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 21의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 21의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 좌우 비대칭이다.
또한 막 또는 기판의 결정 구조는, 나노빔 전자 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(나노빔 전자 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 21의 (C)에 나타내었다. 도 21의 (C)는 기판에 대하여 전자선을 평행하게 입사시키는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한 도 21의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 나노빔 전자 회절법에서는 프로브 직경을 1nm로 하여 전자 회절이 수행된다.
도 21의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
<<산화물 반도체의 구조>>
또한 산화물 반도체는 결정 구조에 주목한 경우, 도 21의 (A)와는 다른 식으로 분류되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체로서는, 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서, 상술한 CAAC-OS, nc-OS, 및 a-like OS에 대하여 자세히 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 갖고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 갖는 영역을 말한다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 갖고, 상기 영역은 변형을 갖는 경우가 있다. 또한 변형이란, 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉 CAAC-OS는 c축 배향을 갖고, a-b면 방향으로는 명확한 배향을 갖지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역은 각각 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등 중에서 선택된 1종류 또는 복수 종류)에서, CAAC-OS는 인듐(In) 및 산소를 포함한 층(이하, In층)과, 원소 M, 아연(Zn), 및 산소를 포함한 층(이하, (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있다. 따라서 (M,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자 회절 패턴에서 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형, 칠각형 등의 격자 배열이 상기 변형에 포함되는 경우가 있다. 또한 CAAC-OS에서는, 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수는 없다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, a-b면 방향에서 산소 원자의 배열이 조밀하지 않은 것, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 감소, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 갖는 결정성의 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 것이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 더 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입 및 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물, 결함(산소 결손 등) 등이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 포함한 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 포함한 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 바꿔 말하면, nc-OS는 미소한 결정을 갖는다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS 및 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, 결정성을 나타내는 피크가 검출되지 않는다. 또한 nc-OS막에 대하여 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자 회절(나노빔 전자 회절이라고도 함)을 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉 a-like OS는 nc-OS 및 CAAC-OS보다 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS보다 막 내의 수소 농도가 높다.
<<산화물 반도체의 구성>>
다음으로, 상술한 CAC-OS에 대하여 자세히 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한 이하에서는 금속 산화물에서 하나 또는 복수의 금속 원소가 편재되고, 상기 금속 원소를 포함하는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리되어 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하, 클라우드상이라고도 함)이다. 즉 CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 갖는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 높은 영역이다. 또한 제 2 영역은 [Ga]이 CAC-OS막의 조성에서의 [Ga]보다 높은 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 높고, [Ga]이 제 2 영역에서의 [Ga]보다 낮은 영역이다. 또한 제 2 영역은 [Ga]이 제 1 영역에서의 [Ga]보다 높고, [In]이 제 1 영역에서의 [In]보다 낮은 영역이다.
구체적으로는, 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 바꿔 말할 수 있다. 또한 상기 제 2 영역을 Ga을 주성분으로 하는 영역이라고 바꿔 말할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과 Ga을 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 갖는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉 CAC-OS는 재료의 일부에서는 도전성의 기능을 갖고, 재료의 다른 일부에서는 절연성의 기능을 갖고, 재료의 전체에서는 반도체로서의 기능을 갖는다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 갖고, 각각이 다른 특성을 갖는다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
<산화물 반도체를 포함하는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 캐리어 농도는 1×1017cm-3 이하, 바람직하게는 1×1015cm-3 이하, 더 바람직하게는 1×1013cm-3 이하, 더욱 바람직하게는 1×1011cm-3 이하, 더욱더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상이다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 감소시키는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 감소시키기 위해서는, 근접한 막 내의 불순물 농도도 감소시키는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘, 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘, 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘, 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체로서 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 본 실시형태는 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 앞의 실시형태에서 설명한 기억 장치 등이 형성된 반도체 웨이퍼, 및 상기 기억 장치를 포함한 전자 부품의 일례를 설명한다.
<반도체 웨이퍼>
먼저, 기억 장치 등이 형성된 반도체 웨이퍼의 예를 도 22의 (A)를 사용하여 설명한다.
도 22의 (A)에 나타낸 반도체 웨이퍼(4800)는 웨이퍼(4801)와, 웨이퍼(4801)의 상면에 제공된 복수의 회로부(4802)를 포함한다. 또한 웨이퍼(4801)의 상면에서 회로부(4802)가 없는 부분은 공간(spacing)(4803)이고 다이싱용 영역이다.
반도체 웨이퍼(4800)는, 전공정에 의하여 웨이퍼(4801)의 표면에 복수의 회로부(4802)를 형성함으로써 제작할 수 있다. 또한 그 후에, 웨이퍼(4801)에서 복수의 회로부(4802)가 형성된 면과 반대쪽 면을 연삭하여 웨이퍼(4801)를 얇게 하여도 좋다. 이 공정을 통하여, 웨이퍼(4801)의 휨 등을 저감하고 부품의 크기를 작게 할 수 있다.
다음으로, 다이싱 공정이 수행된다. 다이싱은 일점쇄선으로 나타낸 스크라이브 라인(SCL1) 및 스크라이브 라인(SCL2)(다이싱 라인 또는 절단 라인이라고 하는 경우가 있음)을 따라 수행된다. 또한 다이싱 공정을 용이하게 수행하기 위하여, 복수의 스크라이브 라인(SCL1)이 평행하게 되고, 복수의 스크라이브 라인(SCL2)이 평행하게 되고, 스크라이브 라인(SCL1)과 스크라이브 라인(SCL2)이 수직이 되도록 공간(4803)을 제공하는 것이 바람직하다.
다이싱 공정을 수행함으로써, 도 22의 (B)에 나타낸 칩(4800a)을 반도체 웨이퍼(4800)로부터 잘라 낼 수 있다. 칩(4800a)은 웨이퍼(4801a)와, 회로부(4802)와, 공간(4803a)을 포함한다. 또한 공간(4803a)은 가능한 한 작게 하는 것이 바람직하다. 이 경우, 인접한 회로부(4802)들 사이의 공간(4803)의 폭이, 스크라이브 라인(SCL1)의 커프 폭 또는 스크라이브 라인(SCL2)의 커프 폭과 거의 같은 길이면 좋다.
또한 본 발명의 일 형태의 소자 기판의 형상은, 도 22의 (A)에 나타낸 반도체 웨이퍼(4800)의 형상에 한정되지 않는다. 예를 들어 직사각형의 반도체 웨이퍼이어도 좋다. 소자 기판의 형상은, 소자의 제작 공정 및 소자를 제작하기 위한 장치에 따라 적절히 변경할 수 있다.
<전자 부품>
도 22의 (C)는 전자 부품(4700)과, 전자 부품(4700)이 실장된 기판(실장 기판(4704))의 사시도이다. 도 22의 (C)에 나타낸 전자 부품(4700)은 몰드(4711) 내에 칩(4800a)을 포함한다. 또한 도 22의 (C)에 나타낸 칩(4800a)은 회로부(4802)가 적층된 구성을 갖는다. 즉 회로부(4802)에는 앞의 실시형태에서 설명한 기억 장치를 적용할 수 있다. 도 22의 (C)에서는, 전자 부품(4700)의 내부를 나타내기 위하여 일부를 생략하였다. 전자 부품(4700)은 몰드(4711)의 외측에 랜드(4712)를 포함한다. 랜드(4712)는 전극 패드(4713)에 전기적으로 접속되고, 전극 패드(4713)는 와이어(4714)를 통하여 칩(4800a)에 전기적으로 접속되어 있다. 전자 부품(4700)은 예를 들어 인쇄 회로 기판(4702)에 실장된다. 이와 같은 전자 부품이 복수로 조합되고, 각각이 인쇄 회로 기판(4702) 위에서 전기적으로 접속됨으로써, 실장 기판(4704)이 완성된다.
도 22의 (D)는 전자 부품(4730)의 사시도이다. 전자 부품(4730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(4730)에서는 패키지 기판(4732)(인쇄 회로 기판) 위에 인터포저(4731)가 제공되고, 인터포저(4731) 위에 반도체 장치(4735) 및 복수의 반도체 장치(4710)가 제공되어 있다.
전자 부품(4730)은 반도체 장치(4710)를 포함한다. 반도체 장치(4710)의 예로서는, 앞의 실시형태에서 설명한 기억 장치, 광대역 메모리(HBM: High Bandwidth Memory) 등을 들 수 있다. 또한 반도체 장치(4735)로서는 CPU, GPU, FPGA, 기억 장치 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(4732)으로서는 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(4731)로서는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(4731)는 복수의 배선을 포함하고, 단자 피치가 다른 복수의 집적 회로를 전기적으로 접속하는 기능을 갖는다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(4731)는 인터포저(4731) 위에 제공된 집적 회로를 패키지 기판(4732)에 제공된 전극에 전기적으로 접속하는 기능을 갖는다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한 인터포저(4731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(4732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(4731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저는 능동 소자가 제공될 필요가 없기 때문에, 집적 회로보다 적은 비용으로 제작할 수 있다. 또한 실리콘 인터포저의 배선은 반도체 공정으로 형성할 수 있기 때문에, 수지 인터포저에서는 어려운 미세 배선의 형성이 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저로서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP, MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높기 때문에, 실리콘 인터포저 위에 제공하는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히, 복수의 집적 회로를 인터포저 위에 옆으로 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(4730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는, 인터포저(4731) 위에 제공하는 집적 회로의 높이를 같게 하는 것이 바람직하다. 예를 들어 본 실시형태에서 설명하는 전자 부품(4730)에서는, 반도체 장치(4710)와 반도체 장치(4735)의 높이를 같게 하는 것이 바람직하다.
전자 부품(4730)을 다른 기판에 실장하기 위하여, 패키지 기판(4732)의 바닥 부분에 전극(4733)을 제공하여도 좋다. 도 22의 (D)에는 전극(4733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(4732)의 바닥 부분에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(4733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(4732)의 바닥 부분에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(4730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
또한 본 실시형태는 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 앞의 실시형태에서 설명한 기억 장치를 포함할 수 있는 CPU에 대하여 설명한다.
도 23은 앞의 실시형태에서 설명한 기억 장치를 일부에 사용한 CPU의 구성예를 나타낸 블록도이다.
도 23에 나타낸 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록이 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 도 23에 나타낸 CPU는 그 구성을 간략화하여 나타낸 일례인 것은 말할 나위도 없고, 실제의 CPU는 그 용도에 따라 다양한 구성을 갖는다. 예를 들어 도 23에 나타낸 CPU 또는 연산 회로를 포함한 구성을 하나의 코어로 하고, 상기 코어를 복수로 포함하고, 각 코어가 병렬로 동작하는 구성, 즉 GPU와 같은 구성으로 하여도 좋다. 또한 CPU가 내부 연산 회로, 데이터 버스에서 처리할 수 있는 비트 수는 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되고 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 수행한다. 구체적으로는, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한 인터럽트 컨트롤러(1194)는 CPU가 프로그램을 실행하는 동안에 외부의 입출력 장치, 주변 회로 등으로부터의 인터럽트 요구를 그 우선도, 마스크 상태를 바탕으로 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
또한 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호를 바탕으로 내부 클록 신호를 생성하는 내부 클록 생성부를 포함하고, 내부 클록 신호를 상기 각종 회로에 공급한다.
도 23에 나타낸 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)는 예를 들어 앞의 실시형태에서 설명한 기억 장치 등을 포함하여도 좋다.
도 23에 나타낸 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의한 데이터 유지를 수행할지, 용량 소자에 의한 데이터 유지를 수행할지 선택한다. 플립플롭에 의한 데이터 유지가 선택된 경우에는, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에 의한 데이터 유지가 선택된 경우에는, 용량 소자에 데이터가 재기록되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
또한 본 실시형태는 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 앞의 실시형태에서 설명한 기억 장치를 포함한 전자 기기의 일례에 대하여 설명한다. 또한 도 24의 (A) 내지 (I)에는 상기 기억 장치를 포함한 전자 부품(4700)이 각 전자 기기에 포함되어 있는 상태를 나타내었다.
[휴대 전화]
도 24의 (A)에 나타낸 정보 단말기(5500)는 정보 단말기의 1종류인 휴대 전화(스마트폰)이다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 포함하고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 제공되고, 버튼이 하우징(5510)에 제공되어 있다.
앞의 실시형태에서 설명한 기억 장치를 적용함으로써, 정보 단말기(5500)는 애플리케이션 실행 시에 생성되는 일시적인 파일(예를 들어 웹 브라우저 사용 시의 캐시 등)을 유지할 수 있다.
[웨어러블 단말기]
또한 도 24의 (B)에는 웨어러블 단말기의 일례로서 정보 단말기(5900)를 나타내었다. 정보 단말기(5900)는 하우징(5901), 표시부(5902), 조작 버튼(5903), 조작자(操作子)(5904), 밴드(5905) 등을 포함한다.
상술한 정보 단말기(5500)와 같이, 앞의 실시형태에서 설명한 기억 장치를 적용함으로써, 웨어러블 단말기는 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
[정보 단말기]
또한 도 24의 (C)에는 노트북형 정보 단말기(5300)를 나타내었다. 도 24의 (C)에 나타낸 노트북형 정보 단말기(5300)에는 일례로서 하우징(5330a)에 표시부(5331)가 제공되고, 하우징(5330b)에 키보드부(5350)가 제공되어 있다.
상술한 정보 단말기(5500)와 같이, 앞의 실시형태에서 설명한 기억 장치를 적용함으로써, 노트북형 정보 단말기(5300)는 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
또한 앞에서는 전자 기기의 예로서 스마트폰, 웨어러블 단말기, 노트북형 정보 단말기를 각각 도 24의 (A) 내지 (C)에 나타내었지만, 스마트폰, 웨어러블 단말기, 노트북형 정보 단말기 이외의 정보 단말기를 적용할 수도 있다. 스마트폰, 웨어러블 단말기, 노트북형 정보 단말기 이외의 정보 단말기로서는, 예를 들어 PDA(Personal Digital Assistant), 데스크톱용 정보 단말기, 워크스테이션 등이 있다.
[전자 제품]
또한 도 24의 (D)에는 전자 제품의 일례로서 전기 냉동 냉장고(5800)를 나타내었다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 포함한다.
앞의 실시형태에서 설명한 기억 장치를 전기 냉동 냉장고(5800)에 적용함으로써, 전기 냉동 냉장고(5800)를 예를 들어 IoT(Internet of Things)로서 이용할 수 있다. IoT를 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 보관되는 식재료, 그 식재료의 소비 기한 등의 정보를 인터넷 등을 통하여 상술한 바와 같은 정보 단말기 등에 송신하거나 정보 단말기 등으로부터 수신할 수 있다. 또한 전기 냉동 냉장고(5800)에서는 상기 정보를 송신하는 경우에 상기 정보를 일시적인 파일로서 상기 기억 장치가 유지할 수 있다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는, 예를 들어 청소기, 전자 레인지, 전기 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
[게임기]
또한 도 24의 (E)는 게임기의 일례로서 휴대용 게임기(5200)를 나타낸 것이다. 휴대용 게임기(5200)는 하우징(5201), 표시부(5202), 버튼(5203) 등을 포함한다.
또한 휴대용 게임기(5200)의 영상은 텔레비전 장치, 퍼스널 컴퓨터용 디스플레이, 게임용 디스플레이, 헤드마운트 디스플레이 등의 표시 장치에 의하여 출력할 수 있다.
앞의 실시형태에서 설명한 기억 장치를 휴대용 게임기(5200)에 적용함으로써, 소비 전력이 낮은 휴대용 게임기(5200)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 앞의 실시형태에서 설명한 기억 장치를 휴대용 게임기(5200)에 적용함으로써, 게임의 실행 중에 발생하는 연산에 필요한 일시적인 파일 등을 유지할 수 있다.
도 24의 (E)에는 게임기의 일례로서 휴대용 게임기를 나타내었지만, 본 발명의 일 형태의 전자 기기는 이에 한정되지 않는다. 본 발명의 일 형태의 전자 기기로서는, 예를 들어 거치형 게임기, 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[이동체]
앞의 실시형태에서 설명한 기억 장치는 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 24의 (F)에는 이동체의 일례로서 자동차(5700)를 나타내었다.
자동차(5700)의 운전석 주변에는, 속도계, 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써 다양한 정보를 제공하는 계기판이 제공되어 있다. 또한 운전석 주변에는, 이들 정보를 표시하는 표시 장치가 제공되어도 좋다.
특히 상기 표시 장치는, 자동차(5700)에 제공된 촬상 장치(도시하지 않았음)가 찍은 영상을 표시함으로써, 필러 등에 가려진 시계, 운전석의 사각 등을 보완할 수 있고, 이로써 안전성을 높일 수 있다.
앞의 실시형태에서 설명한 기억 장치는 정보를 일시적으로 유지할 수 있기 때문에, 예를 들어 자동차(5700)의 자율 주행 시스템, 도로 안내, 위험 예측 등을 실행하는 시스템 등에서 필요한 일시적인 정보 유지에 상기 기억 장치를 사용할 수 있다. 상기 표시 장치에는 도로 안내, 위험 예측 등의 일시적인 정보를 표시하여도 좋다. 또한 기억 장치는 자동차(5700)에 제공된 블랙박스가 찍은 영상을 유지하여도 좋다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있다.
[카메라]
앞의 실시형태에서 설명한 기억 장치는 카메라에 적용할 수 있다.
도 24의 (G)에는 촬상 장치의 일례로서 디지털 카메라(6240)를 나타내었다. 디지털 카메라(6240)는 하우징(6241), 표시부(6242), 조작 버튼(6243), 셔터 버튼(6244) 등을 포함하고, 탈착 가능한 렌즈(6246)가 장착되어 있다. 또한 여기서 디지털 카메라(6240)는 하우징(6241)에서 렌즈(6246)를 떼어 교환할 수 있는 구성을 갖지만, 렌즈(6246)와 하우징(6241)은 일체가 되어도 좋다. 또한 디지털 카메라(6240)는 스트로보스코프, 뷰파인더 등을 별도로 장착할 수 있는 구성을 가져도 좋다.
앞의 실시형태에서 설명한 기억 장치를 디지털 카메라(6240)에 적용함으로써, 소비 전력이 낮은 디지털 카메라(6240)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
[ICD]
앞의 실시형태에서 설명한 기억 장치는 ICD(implantable cardioverter-defibrillator)에 적용할 수 있다.
도 24의 (H)는 ICD의 일례를 나타낸 단면 모식도이다. ICD 본체(5400)는 배터리(5401)와, 전자 부품(4700)과, 레귤레이터와, 제어 회로와, 안테나(5404)와, 우심방에 연결되는 와이어(5402)와, 우심실에 연결되는 와이어(5403)를 적어도 포함한다.
ICD 본체(5400)는 수술에 의하여 몸 안에 설치되고, 2개의 와이어는 인체의 쇄골하 정맥(5405) 및 상대정맥(5406)을 통과하여 한쪽 와이어 끝이 우심실에 설치되고, 다른 쪽 와이어 끝이 우심방에 설치되도록 한다.
ICD 본체(5400)는 페이스메이커로서의 기능을 갖고, 심박수가 규정의 범위에서 벗어난 경우에 심장 박동 조율을 수행한다. 또한 심장 박동 조율을 수행하여도 심박수가 개선되지 않는 경우(심실 빈맥, 심실세동 등이 일어나는 경우)에는, 전기 충격에 의한 치료가 수행된다.
심장 박동 조율 및 전기 충격을 적절히 수행하기 위하여, ICD 본체(5400)는 심박수를 항상 감시할 필요가 있다. 그러므로 ICD 본체(5400)는 심박수를 검지하기 위한 센서를 포함한다. 또한 ICD 본체(5400)에서는, 상기 센서 등에 의하여 취득한 심박수의 데이터, 심장 박동 조율에 의한 치료를 수행한 횟수, 치료 시간 등을 전자 부품(4700)에 저장할 수 있다.
또한 안테나(5404)는 전력을 수신할 수 있고, 그 전력은 배터리(5401)에 충전된다. 또한 ICD 본체(5400)가 복수의 배터리를 포함함으로써, 안전성을 높일 수 있다. 구체적으로는, ICD 본체(5400)의 일부의 배터리를 사용할 수 없어도, 나머지 배터리가 기능할 수 있기 때문에, 배터리는 보조 전원으로서도 기능한다.
또한 전력을 수신할 수 있는 안테나(5404)에 더하여, 생체 신호를 송신할 수 있는 안테나를 포함하여도 좋고, 예를 들어 맥박, 호흡수, 심박수, 체온 등의 생체 신호를 외부의 모니터 장치로 확인할 수 있는, 심장 활동을 감시하는 시스템을 구성하여도 좋다.
[PC용 확장 디바이스]
앞의 실시형태에서 설명한 기억 장치는 PC(Personal Computer) 등의 계산기, 정보 단말기용 확장 디바이스에 적용할 수 있다.
도 24의 (I)에는 상기 확장 디바이스의 일례로서, 정보의 저장이 가능한 칩을 포함하고, PC 외부에 장착되는 포터블 확장 디바이스(6100)를 나타내었다. 확장 디바이스(6100)는 예를 들어 USB(Universal Serial Bus) 등으로 PC에 접속되면, 상기 칩에 정보를 저장할 수 있다. 또한 도 24의 (I)에는 포터블 확장 디바이스(6100)를 나타내었지만, 본 발명의 일 형태에 따른 확장 디바이스는 이에 한정되지 않고, 예를 들어 냉각용 팬 등이 탑재된 비교적 큰 확장 디바이스이어도 좋다.
확장 디바이스(6100)는 하우징(6101), 캡(6102), USB 커넥터(6103), 및 기판(6104)을 포함한다. 기판(6104)은 하우징(6101)에 수납된다. 기판(6104)에는, 앞의 실시형태에서 설명한 기억 장치 등을 구동하는 회로가 제공되어 있다. 예를 들어 기판(6104)에는 전자 부품(4700), 컨트롤러 칩(6106)이 장착되어 있다. USB 커넥터(6103)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다.
또한 도시하지 않았지만, PC(Personal Computer) 등의 계산기, 정보 단말기용 확장 디바이스에 장착될 수 있는 SD 카드, SSD(Solid State Drive) 등에도, 앞의 실시형태에서 설명한 기억 장치를 적용할 수 있다.
실시형태 1 또는 실시형태 2에서 설명한 반도체 장치 또는 기억 장치를 상술한 전자 기기에 포함되는 기억 장치에 적용함으로써, 신규 전자 기기를 제공할 수 있다.
또한 본 실시형태는 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
MCA: 메모리 셀 어레이, MC: 메모리 셀, MC[1, 1]: 메모리 셀, MC[m, 1]: 메모리 셀, MC[1, n]: 메모리 셀, MC[m, n]: 메모리 셀, MCs: 메모리 셀, MCa: 회로, MCb: 회로, WDD: 회로, RDD: 회로, WRWD: 회로, FECD: 회로, M1: 트랜지스터, M1a: 트랜지스터, M1b: 트랜지스터, FJA: FTJ 소자, FJAa: FTJ 소자, FJAb: FTJ 소자, FJB: FTJ 소자, ANA: 회로 소자, SW1: 스위치, SW2: 스위치, OP: 연산 증폭기, LE: 부하, WRDL: 배선, WRDL[1]: 배선, WRDL[n]: 배선, WRWL: 배선, WRWL[1]: 배선, WRWL[m]: 배선, FCA: 배선, FCA[1]: 배선, FCA[m]: 배선, FCB: 배선, FCB[1]: 배선, FCB[m]: 배선, IL: 배선, OL: 배선, SL1: 배선, SL2: 배선, RFL: 배선, 100: 기억 장치, 300: 트랜지스터, 310: 기판, 310A: 기판, 312: 소자 분리층, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 411: 절연체, 412: 절연체, 413: 절연체, 414: 절연체, 416: 도전체, 500: 트랜지스터, 503: 도전체, 503a: 도전체, 503b: 도전체, 510: 절연체, 512: 절연체, 514: 절연체, 516: 절연체, 522: 절연체, 524: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530ba: 영역, 530bb: 영역, 530bc: 영역, 540: 도전체, 540a: 도전체, 540b: 도전체, 541: 절연체, 541a: 절연체, 541b: 절연체, 542: 도전체, 542a: 도전체, 542b: 도전체, 543: 산화물, 543a: 산화물, 543b: 산화물, 544: 절연체, 550: 절연체, 550a: 절연체, 550b: 절연체, 552: 절연체, 554: 절연체, 560: 도전체, 560a: 도전체, 560b: 도전체, 571: 절연체, 571a: 절연체, 571b: 절연체, 574: 절연체, 576: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 586: 절연체, 600: 용량 소자, 610: 도전체, 612: 도전체, 620: 도전체, 630: 절연체, 631: 절연체, 632: 절연체, 640: 절연체, 641: 절연체, 642: 절연체, 650: 절연체, 660: 도전체, 700: FTJ 소자, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU(Arithmetic logic unit), 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 4700: 전자 부품, 4702: 인쇄 회로 기판, 4704: 실장 기판, 4710: 반도체 장치, 4711: 몰드, 4712: 랜드, 4713: 전극 패드, 4714: 와이어, 4730: 전자 부품, 4731: 인터포저, 4732: 패키지 기판, 4733: 전극, 4735: 반도체 장치, 4800: 반도체 웨이퍼, 4800a: 칩, 4801: 웨이퍼, 4801a: 웨이퍼, 4802: 회로부, 4803: 공간(spacing), 4803a: 공간, 5200: 휴대용 게임기, 5201: 하우징, 5202: 표시부, 5203: 버튼, 5300: 노트북형 정보 단말기, 5330a: 하우징, 5330b: 하우징, 5331: 표시부, 5350: 키보드부, 5400: ICD 본체, 5401: 배터리, 5402: 와이어, 5403: 와이어, 5404: 안테나, 5405: 쇄골하 정맥, 5406: 상대정맥, 5500: 정보 단말기, 5510: 하우징, 5511: 표시부, 5700: 자동차, 5800: 전기 냉동 냉장고, 5801: 하우징, 5802: 냉장실용 도어, 5803: 냉동실용 도어, 5900: 정보 단말기, 5901: 하우징, 5902: 표시부, 5903: 조작 버튼, 5904: 조작자(操作子), 5905: 밴드, 6100: 확장 디바이스, 6101: 하우징, 6102: 캡, 6103: USB 커넥터, 6104: 기판, 6106: 컨트롤러 칩, 6240: 디지털 카메라, 6241: 하우징, 6242: 표시부, 6243: 조작 버튼, 6244: 셔터 버튼, 6246: 렌즈
Claims (6)
- 반도체 장치로서,
제 1 회로와, 제 2 회로와, 제 3 회로를 포함하고,
상기 제 1 회로는 제 1 트랜지스터와 제 1 FTJ 소자를 포함하고,
상기 제 2 회로는 제 2 트랜지스터와 제 2 FTJ 소자를 포함하고,
상기 제 3 회로는 스위치와, 연산 증폭기와, 부하를 포함하고,
상기 제 1 FTJ 소자 및 상기 제 2 FTJ 소자는 각각 입력 단자와, 터널 절연막과, 유전체와, 출력 단자를 포함하고,
상기 제 1 FTJ 소자 및 상기 제 2 FTJ 소자는 각각 상기 입력 단자, 상기 터널 절연막, 상기 유전체, 상기 출력 단자가 이 순서대로 중첩된 구성을 갖고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 FTJ 소자의 상기 출력 단자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 FTJ 소자의 상기 입력 단자에 전기적으로 접속되고,
상기 스위치의 제 1 단자는 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
상기 스위치의 제 2 단자는 상기 연산 증폭기의 반전 입력 단자와 상기 부하의 제 1 단자에 전기적으로 접속되고,
상기 연산 증폭기의 출력 단자는 상기 부하의 제 2 단자에 전기적으로 접속되고,
상기 부하는 저항 소자, 용량 소자, 트랜지스터 중 적어도 하나를 포함하는, 반도체 장치. - 반도체 장치로서,
제 1 트랜지스터와 제 1 FTJ 소자를 포함하고,
상기 제 1 FTJ 소자는 입력 단자와, 터널 절연막과, 유전체와, 출력 단자를 포함하고,
상기 제 1 FTJ 소자는 상기 입력 단자, 상기 터널 절연막, 상기 유전체, 상기 출력 단자가 이 순서대로 중첩된 구성을 갖고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 FTJ 소자의 상기 출력 단자에 전기적으로 접속되는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 터널 절연막은 산화 실리콘 또는 질화 실리콘을 포함하고,
상기 유전체는 하프늄 및 지르코늄 중 한쪽 또는 양쪽을 포함한 산화물을 포함하는, 반도체 장치. - 반도체 장치로서,
제 1 회로와, 제 2 회로와, 제 3 회로를 포함하고,
상기 제 1 회로는 제 1 트랜지스터와 제 1 강유전 커패시터를 포함하고,
상기 제 2 회로는 제 2 트랜지스터와 제 2 강유전 커패시터를 포함하고,
상기 제 3 회로는 스위치와, 연산 증폭기와, 부하를 포함하고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 강유전 커패시터의 제 1 단자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 강유전 커패시터의 제 1 단자에 전기적으로 접속되고,
상기 스위치의 제 1 단자는 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
상기 스위치의 제 2 단자는 상기 연산 증폭기의 반전 입력 단자와 상기 부하의 제 1 단자에 전기적으로 접속되고,
상기 연산 증폭기의 출력 단자는 상기 부하의 제 2 단자에 전기적으로 접속되고,
상기 부하는 저항 소자, 용량 소자, 트랜지스터 중 적어도 하나를 포함하고,
상기 제 1 강유전 커패시터 및 상기 제 2 강유전 커패시터는 각각 유전체를 포함하고,
상기 유전체는 하프늄 및 지르코늄 중 한쪽 또는 양쪽을 포함한 산화물을 포함하는, 반도체 장치. - 반도체 장치로서,
제 1 회로와, 제 2 회로와, 제 3 회로를 포함하고,
상기 제 1 회로는 제 1 트랜지스터와 제 1 회로 소자를 포함하고,
상기 제 2 회로는 제 2 트랜지스터와 제 2 회로 소자를 포함하고,
상기 제 3 회로는 스위치와, 연산 증폭기와, 부하를 포함하고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 회로 소자의 제 1 단자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 회로 소자의 제 1 단자에 전기적으로 접속되고,
상기 스위치의 제 1 단자는 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
상기 스위치의 제 2 단자는 상기 연산 증폭기의 반전 입력 단자와 상기 부하의 제 1 단자에 전기적으로 접속되고,
상기 연산 증폭기의 출력 단자는 상기 부하의 제 2 단자에 전기적으로 접속되고,
상기 부하는 저항 소자, 용량 소자, 트랜지스터 중 적어도 하나를 포함하고,
상기 제 1 회로 소자 및 상기 제 2 회로 소자는 각각 저항 변화 소자, MTJ 소자, 상변화 메모리 소자 중 어느 하나를 포함하는, 반도체 장치. - 전자 기기로서,
제 1 항 내지 제 5 항 중 어느 한 항에 따른 반도체 장치와 하우징을 포함하는, 전자 기기.
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