KR20230069128A - 반도체 장치의 구동 방법 - Google Patents
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Abstract
신뢰성이 높은 반도체 장치를 제공한다. 제 1 강유전 커패시터를 갖는 메모리 셀과 제 2 강유전 커패시터를 갖는 참조 메모리 셀이 제공되는 반도체 장치이다. 제 1 기간에 메모리 셀에 대한 제 1 2치 데이터의 기록 및 참조 메모리 셀에 대한 제 1 참조 2치 데이터의 기록을 수행한다. 제 2 기간에 메모리 셀로부터의 제 1 2치 데이터의 판독 및 참조 메모리 셀로부터의 제 1 참조 2치 데이터의 판독을 수행한다. 제 3 기간에 제 1 2치 데이터와 제 1 참조 2치 데이터의 논리 연산을 수행한다. 제 4 기간에 메모리 셀에 대한 제 2 2치 데이터의 기록 및 참조 메모리 셀에 대한 제 2 참조 2치 데이터의 기록을 수행한다. 제 1 2치 데이터의 값과 제 2 2치 데이터의 값은 상이하고, 제 1 참조 2치 데이터의 값과 제 2 참조 2치 데이터의 값은 상이하다.
Description
본 발명의 일 형태는 반도체 장치 및 그 구동 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 구동 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술분야로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 신호 처리 장치, 센서, 프로세서, 전자 기기, 시스템, 이들의 구동 방법, 이들의 제조 방법, 또는 이들의 검사 방법을 일례로서 들 수 있다.
근년, 반도체 장치의 개발이 진행되고 있고, LSI, CPU, 메모리 등이 주로 사용되고 있다. CPU는 반도체 웨이퍼를 가공하여 칩으로 한 반도체 집적 회로(적어도 트랜지스터 및 메모리)를 갖고, 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
LSI, CPU, 메모리 등의 반도체 회로(IC 칩)는 회로 기판, 예를 들어 인쇄 배선 기판에 실장되고, 다양한 전자 기기의 부품 중 하나로서 사용된다.
또한, 절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC), 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료 및 산화물 반도체 등이 알려져 있다.
또한, 비특허문헌 1에 나타낸 바와 같이, 강유전체(ferroelectric)를 사용한 메모리 셀의 연구 개발이 활발히 이루어지고 있다. 또한, 차세대의 강유전성 메모리를 위하여 강유전성의 HfO2 기반의 재료의 연구(비특허문헌 2), 하프늄 산화물 박막의 강유전성에 관한 연구(비특허문헌 3), 및 HfO2 박막의 가유전성(비특허문헌 4) 등, 산화 하프늄에 관한 연구도 활발히 이루어지고 있다.
T. S. Boescke, et al, "Ferroelectricity in hafnium oxide thin films", APL99, 2011
Zhen Fan, et al, "Ferroelectric HfO2-based materials for next-generation ferroelectric memories", JOURNAL OF ADVANCED DIELECTRICS, Vol.6, No.2, 2016
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토리우미 아키라, "HfO2 박막의 강유전성", 응용 물리 학회, 제 88 권, 제 9 호, 2019
강유전체를 사용한 메모리 셀에 기록된 데이터를 반복적으로 판독하면, 강유전체에서의 분극 반전이 반복적으로 수행되는 경우가 있다. 이로써, 피로 열화가 발생하여, 메모리 셀에 대한 데이터의 기록 시 등에서의 강유전체의 분극이 작아지는 경우가 있다. 따라서, 반도체 장치의 신뢰성이 저하되는 경우가 있다.
본 발명의 일 형태는 신뢰성이 높은 반도체 장치 및 그 구동 방법을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치 및 그 구동 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 위에서 열거한 과제에 한정되지 않는다. 위에서 열거한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 이하에 기재되고 본 항목에서는 언급되지 않은 과제이다. 본 항목에서 언급되지 않은 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이고, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 중 적어도 하나의 과제를 해결하는 것이다. 또한, 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 모두를 해결할 필요는 없다.
본 발명의 일 형태는 강유전 커패시터를 갖는 메모리 셀이 제공되는 반도체 장치의 구동 방법이고, 제 1 기간에 메모리 셀에 2치 데이터를 기록하고, 제 2 기간에 메모리 셀로부터 2치 데이터를 판독하고, 제 3 기간에 강유전 커패시터에 분극 반전을 발생시킴으로써 메모리 셀에 2치 데이터를 복귀시키는, 반도체 장치의 구동 방법이다.
또는, 상기 형태에서, 제 3 기간에 2치 데이터의 값에 상관없이 강유전 커패시터에 분극 반전을 발생시켜도 좋다.
또는, 상기 형태에서, 반도체 장치는 참조 메모리 셀을 갖고, 제 1 기간에 참조 메모리 셀에 참조 2치 데이터를 기록하고, 제 2 기간에 참조 메모리 셀로부터 참조 2치 데이터를 판독하고, 제 2 기간에 메모리 셀로부터 판독된 2치 데이터와 참조 메모리 셀로부터 판독된 참조 2치 데이터의 논리 연산을 수행하여도 좋다.
또는, 상기 형태에서, 논리 연산은 배타적 논리합이어도 좋다.
또는, 상기 형태에서, 메모리 셀은 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 갖고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 게이트 및 강유전 커패시터의 한쪽 전극과 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되고, 제 1 기간 및 제 3 기간에 제 1 트랜지스터를 온 상태로, 제 3 트랜지스터를 오프 상태로 하고, 제 2 기간에 제 1 트랜지스터를 오프 상태로, 제 3 트랜지스터를 온 상태로 하여도 좋다.
또는, 상기 형태에서, 강유전 커패시터는 유전체를 갖고, 유전체는 산화 하프늄 및/또는 산화 지르코늄을 가져도 좋다.
또는, 본 발명의 일 형태는 제 1 강유전 커패시터를 갖는 메모리 셀과 제 2 강유전 커패시터를 갖는 참조 메모리 셀이 제공되는 반도체 장치의 구동 방법이고, 제 1 기간에 메모리 셀에 대한 제 1 2치 데이터의 기록 및 참조 메모리 셀에 대한 제 1 참조 2치 데이터의 기록을 수행하고, 제 2 기간에 메모리 셀로부터의 제 1 2치 데이터의 판독 및 참조 메모리 셀로부터의 제 1 참조 2치 데이터의 판독을 수행하고, 제 3 기간에 제 1 2치 데이터와 제 1 참조 2치 데이터의 논리 연산을 수행하고, 제 4 기간에 메모리 셀에 대한 제 2 2치 데이터의 기록 및 참조 메모리 셀에 대한 제 2 참조 2치 데이터의 기록을 수행하고, 제 1 2치 데이터의 값과 제 2 2치 데이터의 값은 상이하고, 제 1 참조 2치 데이터의 값과 제 2 참조 2치 데이터의 값은 상이한, 반도체 장치의 구동 방법이다.
또는, 상기 형태에서, 반도체 장치는 제 1 감지 증폭기 회로 및 제 2 감지 증폭기 회로를 갖고, 제 1 감지 증폭기 회로는 메모리 셀과 전기적으로 접속되고, 제 2 감지 증폭기 회로는 참조 메모리 셀과 전기적으로 접속되고, 제 3 기간에 제 1 감지 증폭기 회로와 제 2 감지 증폭기 회로를 활성화 상태로 하여도 좋다.
또는, 상기 형태에서, 메모리 셀은 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 갖고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 게이트 및 제 1 강유전 커패시터의 한쪽 전극과 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽, 그리고 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 감지 증폭기 회로와 전기적으로 접속되고, 제 1 기간 및 제 4 기간에 제 1 트랜지스터를 온 상태로, 제 3 트랜지스터를 오프 상태로 하고, 제 2 기간 및 제 3 기간에 제 1 트랜지스터를 오프 상태로, 제 3 트랜지스터를 온 상태로 하여도 좋다.
또는, 상기 형태에서, 제 1 강유전 커패시터는 제 1 유전체를 갖고, 제 2 강유전 커패시터는 제 2 유전체를 갖고, 제 1 유전체 및 제 2 유전체는 산화 하프늄 및/또는 산화 지르코늄을 가져도 좋다.
또는, 상기 형태에서, 논리 연산은 배타적 논리합이어도 좋다.
본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치 및 그 구동 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치 및 그 구동 방법을 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는 위에서 열거한 효과에 한정되지 않는다. 위에서 열거한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 다른 효과는 이하에 기재되고 본 항목에서는 언급되지 않은 효과이다. 본 항목에서 언급되지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이고, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 위에서 열거한 효과 및 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서, 본 발명의 일 형태는 경우에 따라서는 위에서 열거한 효과를 갖지 않는 경우도 있다.
도 1은 반도체 장치의 구성예를 나타낸 블록도이다.
도 2의 (A) 및 (B)는 메모리 셀의 구성예를 나타낸 회로도이다.
도 3의 (A)는 유전체의 히스테리시스 특성의 일례를 나타낸 그래프이다. 도 3의 (B1) 및 (B2)는 메모리 셀의 구동 방법의 일례를 나타낸 회로도이다.
도 4의 (A) 및 (B)는 메모리 셀의 구동 방법의 일례를 나타낸 타이밍 차트이다.
도 5의 (A)는 메모리 셀의 구성예를 나타낸 회로도이다. 도 5의 (B1) 및 (B2)는 메모리 셀의 구동 방법의 일례를 나타낸 타이밍 차트이다.
도 6은 반도체 장치의 구성예를 도시한 단면 모식도이다.
도 7의 (A) 내지 (C)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 8은 반도체 장치의 구성예를 도시한 단면 모식도이다.
도 9의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 10은 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 11의 (A) 내지 (C)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 12는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 13의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 14의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 15는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 16은 반도체 장치의 구성예를 도시한 모식도이다.
도 17은 반도체 장치의 구성예를 도시한 모식도이다.
도 18의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이고, 도 18의 (B)는 결정성 IGZO의 XRD 스펙트럼을 설명하는 도면이고, 도 18의 (C)는 결정성 IGZO의 극미 전자선 회절 패턴을 설명하는 도면이다.
도 19의 (A)는 반도체 웨이퍼의 일례를 도시한 사시도이고, 도 19의 (B)는 칩의 일례를 도시한 사시도이고, 도 19의 (C) 및 (D)는 전자 부품의 일례를 도시한 사시도이다.
도 20은 CPU를 설명하는 블록도이다.
도 21의 (A) 내지 (J)는 제품의 일례를 설명하는 사시도 또는 모식도이다.
도 22의 (A) 내지 (E)는 제품의 일례를 설명하는 사시도 또는 모식도이다.
도 2의 (A) 및 (B)는 메모리 셀의 구성예를 나타낸 회로도이다.
도 3의 (A)는 유전체의 히스테리시스 특성의 일례를 나타낸 그래프이다. 도 3의 (B1) 및 (B2)는 메모리 셀의 구동 방법의 일례를 나타낸 회로도이다.
도 4의 (A) 및 (B)는 메모리 셀의 구동 방법의 일례를 나타낸 타이밍 차트이다.
도 5의 (A)는 메모리 셀의 구성예를 나타낸 회로도이다. 도 5의 (B1) 및 (B2)는 메모리 셀의 구동 방법의 일례를 나타낸 타이밍 차트이다.
도 6은 반도체 장치의 구성예를 도시한 단면 모식도이다.
도 7의 (A) 내지 (C)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 8은 반도체 장치의 구성예를 도시한 단면 모식도이다.
도 9의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 10은 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 11의 (A) 내지 (C)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 12는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 13의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 14의 (A) 및 (B)는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 15는 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 16은 반도체 장치의 구성예를 도시한 모식도이다.
도 17은 반도체 장치의 구성예를 도시한 모식도이다.
도 18의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이고, 도 18의 (B)는 결정성 IGZO의 XRD 스펙트럼을 설명하는 도면이고, 도 18의 (C)는 결정성 IGZO의 극미 전자선 회절 패턴을 설명하는 도면이다.
도 19의 (A)는 반도체 웨이퍼의 일례를 도시한 사시도이고, 도 19의 (B)는 칩의 일례를 도시한 사시도이고, 도 19의 (C) 및 (D)는 전자 부품의 일례를 도시한 사시도이다.
도 20은 CPU를 설명하는 블록도이다.
도 21의 (A) 내지 (J)는 제품의 일례를 설명하는 사시도 또는 모식도이다.
도 22의 (A) 내지 (E)는 제품의 일례를 설명하는 사시도 또는 모식도이다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 갖는 트랜지스터의 채널 형성 영역을 구성할 수 있는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 부를 수 있다. 또한, OS 트랜지스터라고 기재하는 경우에는 금속 산화물 또는 산화물 반도체를 갖는 트랜지스터로 바꿔 말할 수 있다.
또한, 본 명세서 등에서, 질소를 갖는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 갖는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
또한, 본 명세서 등에서 각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한, 하나의 실시형태에 복수의 구성예가 기재되는 경우에는 구성예를 서로 적절히 조합할 수 있다.
또한, 어떤 하나의 실시형태에서 설명하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음)과, 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음) 중 적어도 하나의 내용에 대하여 적용, 조합, 또는 치환 등을 수행할 수 있다.
또한, 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한, 어떤 하나의 실시형태에서 제시하는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 제시하는 다른 도면(일부이어도 좋음), 하나 또는 복수의 다른 실시형태에서 제시하는 도면(일부이어도 좋음) 중 적어도 하나의 도면과 조합함으로써 더 많은 도면을 구성할 수 있다.
본 명세서에 기재되는 실시형태에 대해서는 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태의 발명의 구성에서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한, 사시도 등에서 도면의 명확성을 위하여 일부 구성 요소의 기재를 생략하는 경우가 있다.
본 명세서 등에서, 복수의 요소에 같은 부호를 사용하는 경우, 특히 이들을 구별할 필요가 있는 경우에는 부호에 '_1', '[n]', '[m, n]' 등의 식별용 부호를 부기하여 기재하는 경우가 있다.
또한, 본 명세서의 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한, 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈에 기인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한, 본 명세서 등에서 '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서, 구성 요소의 개수를 한정하는 것은 아니다. 또한, 구성 요소의 순서를 한정하는 것은 아니다. 예를 들어 본 명세서 등의 실시형태 중 하나에서 '제 1'로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 '제 2'로 언급된 구성 요소가 될 수도 있다. 또한, 예를 들어 본 명세서 등의 실시형태 중 하나에서 '제 1'로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서는 생략될 수도 있다.
또한, 본 명세서 등에서 '위에', '아래에' 등의 배치를 나타내는 용어는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있는 경우가 있다. 또한, 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서, 명세서 등에서 설명한 용어에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다. 예를 들어 '도전체의 상면에 위치하는 절연체'라는 표현은, 나타낸 도면의 방향을 180° 회전시킴으로써, '도전체의 하면에 위치하는 절연체'로 바꿔 말할 수 있다.
또한, '위' 및 '아래'라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접촉하는 것에 한정되지 않는다. 예를 들어 '절연층(A) 위의 전극(B)'이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접촉되어 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에서 '막', '층' 등이라는 용어는 상황에 따라 서로 바꿀 수 있다. 예를 들어 '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다. 또는, 경우 또는 상황에 따라 '막', '층' 등의 용어를 사용하지 않고, 다른 용어로 바꿀 수 있다. 예를 들어 '도전층' 또는 '도전막'이라는 용어를 '도전체'라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어 '절연층', '절연막'이라는 용어를 '절연체'라는 용어로 변경할 수 있는 경우가 있다.
또한, 본 명세서 등에서 '전극', '배선', '단자' 등이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어 '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극' 또는 '배선'이라는 용어는 복수의 '전극' 또는 '배선'이 일체가 되어 형성되어 있는 경우 등도 포함한다. 또한, 예를 들어 '단자'는 '배선' 또는 '전극'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '단자'라는 용어는 복수의 '전극', '배선', '단자' 등이 일체가 되어 형성되어 있는 경우 등도 포함한다. 그러므로, 예를 들어 '전극'은 '배선' 또는 '단자'의 일부가 될 수 있고, 예를 들어 '단자'는 '배선' 또는 '전극'의 일부가 될 수 있다. 또한, '전극', '배선', '단자' 등이라는 용어는 경우에 따라 '영역' 등의 용어로 바꿔 말하는 경우가 있다.
또한, 본 명세서 등에서 '배선', '신호선', '전원선' 등이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 '배선'이라는 용어를 '신호선'이라는 용어로 변경할 수 있는 경우가 있다. 또한, 예를 들어 '배선'이라는 용어를 '전원선' 등이라는 용어로 변경할 수 있는 경우가 있다. 또한, 이의 반대도 마찬가지로, '신호선', '전원선' 등의 용어를 '배선'이라는 용어로 변경할 수 있는 경우가 있다. '전원선' 등이라는 용어는 '신호선' 등이라는 용어로 변경할 수 있는 경우가 있다. 또한, 그 반대도 마찬가지로, '신호선' 등이라는 용어는 '전원선' 등이라는 용어로 변경할 수 있는 경우가 있다. 또한, 배선에 인가되는 '전위'라는 용어를 경우 또는 상황에 따라 '신호' 등이라는 용어로 변경할 수 있는 경우가 있다. 또한, 그 반대도 마찬가지로, '신호' 등이라는 용어는 '전위'라는 용어로 변경할 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 그 구동 방법에 대하여 설명한다.
본 발명의 일 형태는 메모리 셀을 갖는 반도체 장치에 관한 것이고, 예를 들어 기억 장치에 관한 것이다. 본 발명의 일 형태의 반도체 장치가 갖는 메모리 셀에는 강유전성을 가질 수 있는 재료를 유전체로서 사용한 용량 소자가 제공된다. 상기 반도체 장치를 구동시키는 경우, 메모리 셀에 예를 들어 2치 데이터를 기록하고 유지시킨 후, 상기 2치 데이터를 판독하고 복귀시킨다. 여기서 메모리 셀에 유지된 2치 데이터의 값이 "0" 및 "1" 중 어느 한쪽이어도 한 번의 판독과 한 번의 복귀를 수행하는 기간 내에 상기 유전체를 한 번 분극 반전시킨다. 즉, 메모리 셀에 유지된 2치 데이터의 값이 "0"인 경우에서의 상기 유전체의 분극 반전의 횟수와 "1"인 경우에서의 상기 유전체의 분극 반전의 횟수를 같게 한다. 이로써, 예를 들어 메모리 셀에 유지된 2치 데이터의 값이 "0"인 경우에는 상기 유전체를 분극 반전시키지 않고 판독 및 복귀를 수행하고, 예를 들어 메모리 셀에 유지된 2치 데이터의 값이 "1"인 경우에는 상기 유전체를 두 번 분극 반전시켜 판독 및 복귀를 수행하는 경우와 비교하여 반도체 장치의 신뢰성을 높일 수 있다.
<반도체 장치의 구성예>
도 1은 본 발명의 일 형태의 반도체 장치인 반도체 장치(10)의 구성예를 나타낸 블록도이다. 반도체 장치(10)는 예를 들어 기억 장치로 할 수 있다.
반도체 장치(10)에는 m행 n+1열(m, n은 1 이상의 정수임)의 메모리 셀(MC)이 매트릭스상으로 배열된 메모리 셀 어레이(MCA)가 제공된다. 또한, 반도체 장치(10)는 워드선 구동 회로(WD)와 플레이트선 구동 회로(PD)와, 전위 생성 회로(SD)와, 비트선 구동 회로(BD)를 갖는다.
워드선 구동 회로(WD)는 배선(WWL)을 통하여 메모리 셀(MC)과 전기적으로 접속되고, 또한 배선(RWL)을 통하여 메모리 셀(MC)과 전기적으로 접속된다. 플레이트선 구동 회로(PD)는 배선(PL)을 통하여 메모리 셀(MC)과 전기적으로 접속된다. 전위 생성 회로(SD)는 배선(SL)을 통하여 메모리 셀(MC)과 전기적으로 접속된다. 비트선 구동 회로(BD)는 배선(BL)을 통하여 메모리 셀(MC)과 전기적으로 접속된다.
여기서 동일한 행의 메모리 셀(MC)은 동일한 배선(WWL) 및 동일한 배선(RWL)을 통하여 워드선 구동 회로(WD)와 전기적으로 접속될 수 있고, 동일한 배선(PL)을 통하여 플레이트선 구동 회로(PD)와 전기적으로 접속될 수 있다. 또한, 동일한 열의 메모리 셀(MC)은 동일한 배선(BL)을 통하여 비트선 구동 회로(BD)와 전기적으로 접속될 수 있다.
본 명세서 등에서 예를 들어 1행 1열의 메모리 셀(MC)을 메모리 셀(MC[1, 1])이라고 나타내고, m행 n+1열의 메모리 셀(MC)을 메모리 셀(MC[m, n+1])이라고 나타낸다. 또한, 예를 들어 1행째의 메모리 셀(MC)과 전기적으로 접속되는 배선(WWL), 배선(RWL), 및 배선(PL)을 각각 배선(WWL[1]), 배선(RWL[1]), 및 배선(PL[1])이라고 나타내고, m행째의 메모리 셀(MC)과 전기적으로 접속되는 배선(WWL), 배선(RWL), 및 배선(PL)을 각각 배선(WWL[m]), 배선(RWL[m]), 및 배선(PL[m])이라고 나타낸다. 또한, 예를 들어 1열째의 메모리 셀(MC)과 전기적으로 접속되는 배선(BL)을 배선(BL[1])이라고 나타내고, n+1열째의 메모리 셀(MC)과 전기적으로 접속되는 배선(BL)을 배선(BL[n+1])이라고 나타낸다. 또한, 다른 요소에서도 같은 식으로 기재하는 경우가 있다.
워드선 구동 회로(WD)는 배선(WWL)의 전위 및 배선(RWL)의 전위를 제어하는 기능을 갖는다. 구체적으로는, 워드선 구동 회로(WD)는 배선(WWL)의 전위를 제어함으로써 데이터를 기록하는 메모리 셀(MC)을 선택하는 기능을 갖고, 배선(RWL)의 전위를 제어함으로써 데이터를 판독하는 메모리 셀(MC)을 선택하는 기능을 갖는다.
플레이트선 구동 회로(PD)는 배선(PL)의 전위를 제어하는 기능을 갖는다. 전위 생성 회로(SD)는 배선(SL)의 전위를 제어하는 기능을 갖는다. 전위 생성 회로(SD)는 예를 들어 배선(SL)에 정전위를 공급할 수 있고, 예를 들어 배선(SL)에 접지 전위를 공급할 수 있다.
비트선 구동 회로(BD)는 메모리 셀(MC)에 기록하는 데이터를 생성하고 소정의 열의 메모리 셀(MC)에 공급하는 기능을 갖는다. 또한, 비트선 구동 회로(BD)는 메모리 셀(MC)에 기록된 데이터를 판독하고 출력하는 기능을 갖는다.
비트선 구동 회로(BD)의 자세한 사항에 대하여 설명한다. 비트선 구동 회로(BD)는 감지 증폭기 회로(SA[1]) 내지 감지 증폭기 회로(SA[n+1])와, 래치 회로(LAT)와, 논리 연산 회로(LC)를 갖는다. 감지 증폭기 회로(SA)는 배선(BL), 배선(REFL), 배선(ENL), 및 배선(PREL)과 전기적으로 접속된다. 또한, 감지 증폭기 회로(SA[1]) 내지 감지 증폭기 회로(SA[n])는 논리 연산 회로(LC)와 전기적으로 접속되고, 감지 증폭기 회로(SA[n+1])는 래치 회로(LAT)를 통하여 논리 연산 회로(LC)와 전기적으로 접속된다. 논리 연산 회로(LC)는 배선(OUT[1]) 내지 배선(OUT[n])과 전기적으로 접속된다. 또한, 래치 회로(LAT) 및 논리 연산 회로(LC)는 비트선 구동 회로(BD)의 외부에 있어도 좋다. 또한, 반도체 장치(10)는 래치 회로(LAT)를 갖지 않아도 된다. 반도체 장치(10)가 래치 회로(LAT)를 갖지 않는 경우, 감지 증폭기 회로(SA[n+1])로부터 출력되는 데이터를 예를 들어 논리 회로(LC)에 직접 입력할 수 있다.
감지 증폭기 회로(SA)는 배선(BL)의 전위와 배선(REFL)의 전위의 차이를 증폭하는 기능을 갖는다. 예를 들어 배선(BL)의 전위가 배선(REFL)의 전위보다 높은 경우, 감지 증폭기 회로(SA)는 고전위를 출력할 수 있다. 한편으로, 배선(BL)의 전위가 배선(REFL)의 전위보다 낮은 경우, 감지 증폭기 회로(SA)는 저전위를 출력할 수 있다. 이로써, 비트선 구동 회로(BD)는 2치 데이터, 구체적으로는 2치 데이터의 디지털 데이터를 메모리 셀(MC)에 기록할 수 있고, 또한 메모리 셀(MC)에 기록된 2치 데이터를 판독할 수 있다. 예를 들어 배선(BL)의 전위가 배선(REFL)의 전위보다 높은 경우에는, 메모리 셀(MC)에 "0"가 기록되거나, 또는 "0"가 판독되는 것으로 할 수 있다. 한편으로, 배선(BL)의 전위가 배선(REFL)의 전위보다 낮은 경우에는, 메모리 셀(MC)에 "1"이 기록되거나, 또는 "1"이 판독되는 것으로 할 수 있다.
배선(ENL)에는 감지 증폭기 회로(SA)를 활성화하는지 여부를 제어하는 인에이블 신호를 공급할 수 있다. 인에이블 신호는 예를 들어 2치의 디지털 신호로 할 수 있다. 예를 들어 배선(ENL)의 전위가 고전위인 경우에는 감지 증폭기 회로(SA)를 활성화 상태로 할 수 있기 때문에, 배선(BL)의 전위와 배선(REFL)의 전위의 차이가 증폭된다. 한편으로, 배선(ENL)의 전위가 저전위인 경우에는 감지 증폭기 회로(SA)를 불활성화 상태로 할 수 있기 때문에, 상기 증폭은 수행되지 않는다.
배선(PREL)에는 배선(BL)의 전위 및 배선(REFL)의 전위를 프리차지하는지 여부를 제어하는 프리차지 신호를 공급할 수 있다. 프리차지 신호는 예를 들어 2치의 디지털 신호로 할 수 있다. 예를 들어 배선(PREL)의 전위가 고전위인 경우에는 배선(BL)을 고전위로 프리차지할 수 있다. 또한, 배선(REFL)의 전위를, 값이 "0"인 데이터가 메모리 셀(MC)로부터 판독되는 경우의 배선(BL)의 전위와 값이 "1"인 데이터가 메모리 셀(MC)로부터 판독되는 경우의 배선(BL)의 전위 간의 전위로 할 수 있다.
또한, 배선(ENL[1]) 내지 배선(ENL[n+1])에 공급하는 전위를 서로 공통된 전위로 하여도 좋다. 이 경우, 배선(ENL[1]) 내지 배선(ENL[n+1])을 서로 전기적으로 접속하는 구성으로 할 수 있다. 또한, 배선(PREL[1]) 내지 배선(PREL[n+1])에 공급하는 전위를 서로 공통된 전위로 하여도 좋다. 이 경우, 배선(PREL[1]) 내지 배선(PREL[n+1])을 서로 전기적으로 접속하는 구성으로 할 수 있다.
래치 회로(LAT)는 감지 증폭기 회로(SA[n+1])로부터 출력되는 데이터를 유지하는 기능을 갖는다. 즉, 래치 회로(LAT)는 n+1열째의 메모리 셀(MC)로부터 출력되는 데이터를 유지할 수 있다. 래치 회로(LAT)는 1비트의 데이터를 유지할 수 있는 래치 회로를 m개 가질 수 있다. 이로써, 래치 회로(LAT)는 메모리 셀(MC[1, n+1]) 내지 메모리 셀(MC[m, n+1])로부터 판독된 데이터를 모두 유지할 수 있다.
논리 연산 회로(LC)는 입력된 데이터를 사용한 논리 연산을 수행하는 기능을 갖는다. 논리 연산 회로(LC)는 예를 들어 감지 증폭기 회로(SA)로부터 출력된 데이터와 래치 회로(LAT)로부터 출력된 데이터의 논리 연산을 수행하는 기능을 갖는다. 연산 결과를 나타내는 데이터는 배선(OUT)으로부터 출력된다. 논리 연산 회로(LC)는 예를 들어 감지 증폭기 회로(SA[1])로부터 출력된 데이터와 래치 회로(LAT)로부터 출력된 데이터의 논리 연산을 수행하고, 연산 결과를 나타내는 데이터를 배선(OUT[1])으로부터 출력할 수 있다. 또한, 논리 연산 회로(LC)는 예를 들어 감지 증폭기 회로(SA[n])로부터 출력된 데이터와 래치 회로(LAT)로부터 출력된 데이터의 논리 연산을 수행하고, 연산 결과를 나타내는 데이터를 배선(OUT[n])으로부터 출력할 수 있다.
따라서, 논리 연산 회로(LC)는 감지 증폭기 회로(SA[1]) 내지 감지 증폭기 회로(SA[n])로부터 출력되는 데이터 각각에 대하여 감지 증폭기 회로(SA[n+1])로부터 출력되는 데이터와의 논리 연산을 수행한다. 또한, 감지 증폭기 회로(SA[n+1])는 n+1열째의 메모리 셀(MC)로부터 판독되는 데이터를 증폭하는 기능을 갖는다. 따라서, 메모리 셀(MC[1, n+1]) 내지 메모리 셀(MC[m, n+1])을 참조 메모리 셀이라고 할 수 있다. 또한, 참조 메모리 셀에 기록되는 데이터 및 참조 메모리 셀로부터 판독되는 데이터를 참조 데이터라고 할 수 있다. 또한, 2치의 참조 데이터를 참조 2치 데이터라고 할 수 있다.
<메모리 셀의 구성예>
도 2의 (A)는 메모리 셀(MC)의 구성예를 나타낸 회로도이다. 메모리 셀(MC)은 트랜지스터(M1)와, 트랜지스터(M2)와, 트랜지스터(M3)와, 용량 소자(FEC)를 갖는다.
이하에서는, 트랜지스터(M1) 내지 트랜지스터(M3)가 n채널형 트랜지스터인 것으로 하여 설명하지만, 전위의 대소 관계를 적절히 역전시키는 것 등에 의하여 트랜지스터(M1) 내지 트랜지스터(M3)의 적어도 일부가 p채널형 트랜지스터인 경우에도 이하의 설명을 적용할 수 있다. 예를 들어 트랜지스터(M2) 및 트랜지스터(M3)가 p채널형 트랜지스터인 경우, 배선(SL)의 전위는 고전위로 할 수 있다.
트랜지스터(M1)의 소스 및 드레인 중 한쪽은 트랜지스터(M2)의 게이트와 전기적으로 접속된다. 트랜지스터(M2)의 게이트는 용량 소자(FEC)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(M2)의 소스 및 드레인 중 한쪽은 트랜지스터(M3)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
트랜지스터(M1)의 소스 및 드레인 중 다른 쪽, 그리고 트랜지스터(M3)의 소스 및 드레인 중 다른 쪽은 배선(BL)과 전기적으로 접속된다. 트랜지스터(M2)의 소스 및 드레인 중 다른 쪽은 배선(SL)과 전기적으로 접속된다. 트랜지스터(M1)의 게이트는 배선(WWL)과 전기적으로 접속된다. 트랜지스터(M3)의 게이트는 배선(RWL)과 전기적으로 접속된다. 용량 소자(FEC)의 다른 쪽 전극은 배선(PL)과 전기적으로 접속된다.
여기서 트랜지스터(M1)의 소스 및 드레인 중 한쪽과, 트랜지스터(M2)의 게이트와, 용량 소자(FEC)의 한쪽 전극이 전기적으로 접속되는 노드를 노드(N)로 한다.
트랜지스터(M1) 및 트랜지스터(M3)는 스위칭 소자로서의 기능을 갖는다. 구체적으로는, 트랜지스터(M1)의 게이트의 전위를 고전위로 함으로써 트랜지스터(M1)를 온 상태로 할 수 있고, 트랜지스터(M1)의 게이트의 전위를 저전위로 함으로써 트랜지스터(M1)를 오프 상태로 할 수 있다. 즉, 배선(WWL)의 전위를 고전위로 함으로써 트랜지스터(M1)를 온 상태로 할 수 있고, 배선(WWL)의 전위를 저전위로 함으로써 트랜지스터(M1)를 오프 상태로 할 수 있다. 마찬가지로, 트랜지스터(M3)의 게이트의 전위를 고전위로 함으로써 트랜지스터(M3)를 온 상태로 할 수 있고, 트랜지스터(M3)의 게이트의 전위를 저전위로 함으로써 트랜지스터(M3)를 오프 상태로 할 수 있다. 즉, 배선(RWL)의 전위를 고전위로 함으로써 트랜지스터(M3)를 온 상태로 할 수 있고, 배선(RWL)의 전위를 저전위로 함으로써 트랜지스터(M3)를 오프 상태로 할 수 있다. 트랜지스터(M1) 및 트랜지스터(M3)는 스위칭 소자로서의 기능을 갖기 때문에 선형 영역에서 구동하는 것이 바람직하다.
트랜지스터(M2)는 노드(N)에 유지된 전위를 증폭하는 증폭 트랜지스터로서의 기능을 갖는다. 따라서, 트랜지스터(M2)는 포화 영역에서 구동시키는 것이 바람직하다.
용량 소자(FEC)는 유전체로서 강유전성을 가질 수 있는 재료를 갖는 용량 소자이다. 본 명세서 등에서 강유전성을 가질 수 있는 재료를 유전체로서 사용한 용량 소자를 강유전 커패시터라고 한다.
강유전성을 가질 수 있는 재료로서는 산화 하프늄, 산화 지르코늄, HfZrOX(X는 0보다 큰 실수로 함), 산화 하프늄에 원소 J1(여기서의 원소 J1은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)을 첨가한 재료, 산화 지르코늄에 원소 J2(여기서의 원소 J2는 하프늄(Hf), 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)를 첨가한 재료 등을 들 수 있다. 또한, 강유전성을 가질 수 있는 재료로서, PbTiOX, 타이타늄산 바륨 스트론튬(BST), 타이타늄산 스트론튬, 타이타늄산 지르콘산 연(PZT), 탄탈럼산 비스무트산 스트론튬(SBT), 비스무트 페라이트(BFO), 타이타늄산 바륨 등의 페로브스카이트 구조를 갖는 압전성 세라믹을 사용하여도 좋다. 또한, 강유전성을 가질 수 있는 재료로서는 예를 들어 위에서 열거한 재료에서 선택된 복수의 재료, 또는 위에서 열거한 재료에서 선택된 복수의 재료로 이루어지는 적층 구조로 할 수 있다. 또한, 산화 하프늄, 산화 지르코늄, HfZrOX, 및 산화 하프늄에 원소 J1을 첨가한 재료 등은 성막 조건뿐만 아니라 각종 공정 등에 따라서도 결정 구조(특성)가 바뀔 수 있기 때문에, 본 명세서 등에서는 강유전성을 나타내는 재료를 강유전체라고 부를 뿐만 아니라, 강유전성을 가질 수 있는 재료라고도 부른다.
강유전성을 가질 수 있는 재료로서, 상기 중에서도 산화 하프늄, 또는 산화 하프늄 및 산화 지르코늄을 갖는 재료는 수nm 등의 박막으로 가공하여도 강유전성을 가질 수 있기 때문에 바람직하다.
또한, 강유전성을 가질 수 있는 재료의 막 두께는 100nm 이하로, 바람직하게는 50nm 이하로, 더 바람직하게는 20nm 이하로, 더욱 바람직하게는 10nm 이하(대표적으로는 2nm 이상 9nm 이하)로 할 수 있다. 또한, 강유전성을 가질 수 있는 재료로서 HfZrOX를 사용하는 경우, 원자층 퇴적(ALD: Atomic Layer Deposition)법, 특히 열 ALD법을 사용하여 성막하는 것이 바람직하다.
또한, 열 ALD법을 사용하여 강유전성을 가질 수 있는 재료를 성막하는 경우, 전구체로서는 탄화수소(Hydro Carbon, HC라고도 함)를 포함하지 않는 재료를 사용하는 것이 적합하다. 강유전성을 가질 수 있는 재료 중에 수소 및 탄소 중 어느 한쪽 또는 양쪽이 포함되면, 강유전성을 가질 수 있는 재료의 결정화가 저해되는 경우가 있다. 그러므로, 상술한 바와 같이 탄화수소를 포함하지 않는 전구체를 사용함으로써, 강유전성을 가질 수 있는 재료 중의 수소 및 탄소 중 어느 한쪽 또는 양쪽의 농도를 저감하는 것이 바람직하다. 탄화수소를 포함하지 않는 전구체로서는 예를 들어 염소계 재료가 있다. 또한, 강유전성을 가질 수 있는 재료로서 산화 하프늄 및 산화 지르코늄을 갖는 재료(HfZrOx)를 사용하는 경우, 전구체로서는 HfCl4 및/또는 ZrCl4를 사용하면 좋다.
또한, 열 ALD법을 사용하여 강유전성을 가질 수 있는 재료를 성막하는 경우, 산화제로서는 H2O 또는 O3을 사용할 수 있다. 다만, 열 ALD법의 산화제는 이에 한정되지 않는다. 예를 들어 열 ALD법의 산화제로서는 O2, O3, N2O, NO2, H2O, 및 H2O2 중에서 선택되는 어느 하나 또는 복수를 포함하여도 좋다.
또한, 강유전성을 가질 수 있는 재료의 결정 구조는 특별히 한정되지 않는다. 예를 들어 강유전성을 가질 수 있는 재료의 결정 구조로서는 입방정계, 정방정계, 직방정계, 및 단사정계 중에서 선택되는 어느 하나 또는 복수로 하면 좋다. 특히 강유전성을 가질 수 있는 재료가 직방정계의 결정 구조를 가지면 강유전성이 발현하기 때문에 바람직하다. 또는, 강유전성을 가질 수 있는 재료를 비정질 구조와 결정 구조를 갖는 복합 구조로 하여도 좋다.
강유전성을 가질 수 있는 재료는 절연체이고, 외부로부터 전기장을 인가함으로써 내부에서 분극이 발생하고, 또한 상기 전기장을 0으로 하여도 분극이 남는 성질을 갖기 때문에, 비휘발성 기억 소자로서 응용할 수 있다. 그러므로, 상기 재료를 용량 소자의 한 쌍의 전극에 끼워지는 유전체로서 사용함으로써, 상기 용량 소자를 '강유전성을 가질 수 있는 커패시터', '강유전 커패시터'로 할 수 있다. 또한, 본 명세서 등에서, 강유전성을 가질 수 있는 재료가 상기 커패시터의 한쪽 전극과 다른 쪽 전극 사이에 있다고 하는 경우가 있다. 또한, 강유전성을 가질 수 있는 커패시터를 사용한 기억 회로는 FeRAM(Ferroelectric Random Access Memory), 강유전체 메모리 등이라고 불리는 경우가 있다.
또한, 본 명세서 등에서 강유전 커패시터(예를 들어 용량 소자(FEC))의 회로 기호는, 도 2의 (A)와 같이 용량 소자의 회로 기호에 사선을 추가한 것으로 한다. 또한, 다른 회로 기호는, 도 2의 (B)와 같이 용량 소자의 회로 기호에서 서로 평행한 2개의 선 사이에 복수의 사선을 추가한 것으로 하여도 좋다.
트랜지스터(M1) 내지 트랜지스터(M3)로서는 채널 형성 영역에 실리콘을 갖는 트랜지스터(이하, Si 트랜지스터라고 함)를 적용할 수 있다. 특히 트랜지스터(M1) 내지 트랜지스터(M3)로서 채널 형성 영역에 단결정 실리콘을 갖는 트랜지스터 또는 저온 폴리실리콘을 갖는 트랜지스터를 적용하면, 트랜지스터(M1) 내지 트랜지스터(M3)의 온 전류를 높일 수 있다. 이로써, 메모리 셀(MC)을 고속으로 구동시킬 수 있기 때문에, 반도체 장치(10)를 고속으로 구동시킬 수 있다. 또한, 트랜지스터(M1) 내지 트랜지스터(M3)로서는 채널 형성 영역에 비정질 실리콘을 갖는 트랜지스터를 적용하여도 좋다.
또한, 트랜지스터(M1) 내지 트랜지스터(M3)로서 Si 트랜지스터 이외의 트랜지스터를 적용하여도 좋다. 트랜지스터(M1) 내지 트랜지스터(M3)로서는 예를 들어 OS 트랜지스터를 적용할 수 있다. OS 트랜지스터는 내압이 높다는 특성을 갖는다. 따라서, 트랜지스터(M1) 내지 트랜지스터(M3)를 OS 트랜지스터로 함으로써, 트랜지스터(M1) 내지 트랜지스터(M3)를 미세화하여도 트랜지스터(M1) 내지 트랜지스터(M3)에 고전압을 인가할 수 있다. 트랜지스터(M1) 내지 트랜지스터(M3)를 미세화함으로써 메모리 셀(MC)의 점유 면적을 축소할 수 있다. 따라서, 메모리 셀(MC)을 고밀도로 배치할 수 있다. 이로써, 반도체 장치(10)를 기억 용량이 큰 반도체 장치로 할 수 있다.
또한, 예를 들어 메모리 셀(MC)이 갖는 트랜지스터(M1) 내지 트랜지스터(M3)를 OS 트랜지스터로 하고, 워드선 구동 회로(WD), 플레이트선 구동 회로(PD), 전위 생성 회로(SD), 및 비트선 구동 회로(BD)가 갖는 트랜지스터를 Si 트랜지스터로 할 수 있다. 이로써, 메모리 셀 어레이(MCA)를 워드선 구동 회로(WD), 플레이트선 구동 회로(PD), 전위 생성 회로(SD), 또는 비트선 구동 회로(BD)와 중첩되는 영역을 갖도록 적층하여 제공할 수 있다. 이로써, 반도체 장치(10)의 기억 용량을 유지하면서 반도체 장치(10)를 소형화할 수 있다. 또한, 워드선 구동 회로(WD), 플레이트선 구동 회로(PD), 전위 생성 회로(SD), 및 비트선 구동 회로(BD)가 갖는 트랜지스터를 OS 트랜지스터로 하는 경우에도, 메모리 셀 어레이(MCA)를 이들 회로와 중첩되는 영역을 갖도록 적층하여 제공할 수 있다.
또한, 트랜지스터(M1) 내지 트랜지스터(M3)를 OS 트랜지스터로 하는 경우, 트랜지스터(M1) 내지 트랜지스터(M3)의 채널 형성 영역이 갖는 금속 산화물은 인듐, 갈륨, 아연 중 적어도 하나를 포함하는 산화물인 것이 바람직하다. 또한, 상기 산화물 대신에, 인듐, 원소 M(원소 M으로서는 예를 들어 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종류 또는 복수 종류 등을 들 수 있음), 아연 중 적어도 하나를 포함하는 산화물을 사용하여도 좋다.
여기서 트랜지스터(M1) 내지 트랜지스터(M3) 모두를 같은 종류의 트랜지스터로 하지 않아도 된다. 예를 들어 트랜지스터(M1) 내지 트랜지스터(M3)의 일부를 Si 트랜지스터로 하고, 나머지를 OS 트랜지스터로 하여도 좋다. 예를 들어 트랜지스터(M1) 내지 트랜지스터(M3) 중 고전압이 인가되는 트랜지스터를 OS 트랜지스터로 하고, 다른 트랜지스터를 Si 트랜지스터로 하여도 좋다.
<유전체의 특성>
강유전 커패시터가 갖는 유전체는 히스테리시스 특성을 갖는다. 도 3의 (A)는 상기 히스테리시스 특성의 일례를 나타낸 그래프이다. 도 3의 (A)에서 가로축은 유전체에 인가하는 전압을 나타낸다. 상기 전압은 예를 들어 용량 소자(FEC)의 한쪽 전극의 전위로부터 용량 소자(FEC)의 다른 쪽 전극의 전위를 뺀 값으로 할 수 있다. 즉, 예를 들어 노드(N)의 전위로부터 배선(PL)의 전위를 뺀 값을 유전체에 인가하는 전압으로 할 수 있다.
또한, 도 3의 (A)에서, 세로축은 유전체의 분극을 나타내고, 분극이 양의 값인 경우에는 음의 전하가 용량 소자(FEC)의 한쪽 전극 측으로 치우치고, 양의 전하가 용량 소자(FEC)의 다른 전극 측으로 치우치는 것을 나타낸다. 한편으로, 분극이 음의 값인 경우에는 음의 전하가 용량 소자(FEC)의 다른 쪽 전극 측으로 치우치고, 양의 전하가 용량 소자(FEC)의 한쪽 전극 측으로 치우치는 것을 나타낸다.
또한, 도 3의 (A)의 그래프의 가로축에 나타낸 전압을 용량 소자(FEC)의 다른 쪽 전극의 전위로부터 용량 소자(FEC)의 한쪽 전극의 전위를 뺀 값으로 하여도 좋다. 또한, 도 3의 (A)의 그래프의 세로축에 나타낸 분극을 음의 전하가 용량 소자(FEC)의 다른 쪽 전극 측으로 치우치고 양의 전하가 용량 소자(FEC)의 한쪽 전극 측으로 치우치는 경우에 양의 값으로 하고, 음의 전하가 용량 소자(FEC)의 한쪽 전극 측으로 치우치고 양의 전하가 용량 소자(FEC)의 다른 쪽 전극 측으로 치우치는 경우에 음의 값으로 하여도 좋다.
도 3의 (A)에 나타낸 바와 같이, 유전체의 히스테리시스 특성은 곡선(11)과 곡선(12)으로 나타낼 수 있다. 곡선(11)과 곡선(12)의 교점에서의 전압을 VSP 및 -VSP로 한다.
유전체에 -VSP 이하의 전압을 인가한 후에 유전체에 인가하는 전압을 높일수록, 유전체의 분극은 곡선(11)을 따라 증가된다. 한편으로, 유전체에 VSP 이상의 전압을 인가한 후에 유전체에 인가하는 전압을 낮출수록, 유전체의 분극은 곡선(12)을 따라 감소된다. 따라서, VSP 및 -VSP는 포화 분극 전압이라고 할 수 있다. 또한, 예를 들어 VSP를 제 1 포화 분극 전압이라고 부르고, -VSP를 제 2 포화 분극 전압이라고 부르는 경우가 있다.
여기서 유전체의 분극이 곡선(11)을 따라 변화될 때에 유전체의 분극이 0인 경우에서의, 유전체에 인가되는 전압을 Vc로 한다. 또한, 유전체의 분극이 곡선(12)을 따라 변화될 때에 유전체의 분극이 0인 경우에서의, 유전체에 인가되는 전압을 -Vc로 한다. Vc 및 -Vc는 보자 전압이라고 할 수 있다. Vc의 값 및 -Vc의 값은 -VSP와 VSP 사이의 값이라고 할 수 있다. 또한, 예를 들어 Vc를 제 1 보자 전압이라고 부르고, -Vc를 제 2 보자 전압이라고 부르는 경우가 있다.
또한, 제 1 포화 분극 전압의 절댓값과 제 2 포화 분극 전압의 절댓값은 상이하여도 좋다. 또한, 제 1 보자 전압의 절댓값과 제 2 보자 전압의 절댓값은 상이하여도 좋다.
<반도체 장치의 구동 방법의 일례>
이하에서는 반도체 장치(10)의 구동 방법의 일례에 대하여 설명한다. 이하의 설명에서, 용량 소자(FEC)의 유전체에 인가되는 전압이란 노드(N)의 전위로부터 배선(PL)의 전위를 뺀 값을 나타내는 것으로 한다.
도 3의 (B1) 및 (B2)는 반도체 장치(10)의 구동 방법의 일례를 나타낸 회로도이다. 도 3의 (B1) 및 (B2)에서, "H"는 고전위를 나타내고, "L"은 저전위를 나타낸다. 메모리 셀(MC)의 구동 방법 등을 나타낸 다른 도면에서도 같은 식으로 기재하였다.
또한, 도 3의 (B1) 및 (B2)에서 오프 상태가 되는 트랜지스터에는 가위표를 붙였다. 또한, 강조하기 위하여, 용량 소자(FEC)의 유전체에 인가되는 전압을 일점쇄선으로 둘러싸 나타내었다.
도 3의 (B1)에는 값이 "0"인 2치 데이터를 메모리 셀(MC)에 기록하는 예를 나타내고, 도 3의 (B2)에는 값이 "1"인 2치 데이터를 메모리 셀(MC)에 기록하는 예를 나타내었다. 여기서 도 3의 (B1) 또는 (B2)에 나타낸 동작이 수행되는 기간을 기록 기간이라고 할 수 있다.
도 3의 (B1) 및 (B2)에 나타낸 바와 같이, 기록 기간에 배선(WWL)의 전위를 고전위로 하고, 배선(RWL)의 전위를 저전위로 한다. 이로써, 트랜지스터(M1)가 온 상태가 되고, 트랜지스터(M3)가 오프 상태가 된다.
값이 "0"인 2치 데이터를 메모리 셀(MC)에 기록하는 경우에는, 도 3의 (B1)에 나타낸 바와 같이, 배선(BL)의 전위를 GND로 하고, 배선(PL)의 전위를 Vw로 한다. GND는 예를 들어 접지 전위로 할 수 있다. Vw는 VSP 이상으로 하는 것이 바람직하다. 또한, GND는 반도체 장치(10)를 본 발명의 일 형태의 취지를 만족시키도록 구동시킬 수 있으면, 반드시 접지 전위로 할 필요는 없다.
이하에서는, Vw가 VSP 이상의 높이를 갖는 전위이고, GND가 접지 전위인 것으로 하여 설명한다. 또한, 배선(BL) 및 배선(PL)에 공급되는 전위에 대해서는 Vw가 고전위이고 GND가 저전위인 것으로 하여 설명한다.
도 3의 (B1)에 나타낸 예에서는 용량 소자(FEC)의 유전체에 전압(-Vw)이 인가된다. 이로써, 용량 소자(FEC)의 한쪽 전극 측(노드(N) 측)으로 양의 전하가 치우치고, 용량 소자(FEC)의 다른 쪽 전극 측(배선(PL) 측)으로 음의 전하가 치우친다. 따라서, 값이 "0"인 2치 데이터를 메모리 셀(MC)에 기록할 수 있다. 또한, 용량 소자(FEC)의 유전체에 인가되는 전압을 높일수록, 상기 유전체의 전압이 VSP 미만인 경우에 곡선(11)을 따라 상기 유전체의 분극이 증가된다.
값이 "1"인 2치 데이터를 메모리 셀(MC)에 기록하는 경우에는, 도 3의 (B2)에 나타낸 바와 같이, 배선(BL)의 전위를 Vw로 하고, 배선(PL)의 전위를 GND로 한다. 이로써, 용량 소자(FEC)의 유전체에 전압(Vw)이 인가된다. 따라서, 용량 소자(FEC)의 한쪽 전극 측(노드(N) 측)으로 음의 전하가 치우치고, 용량 소자(FEC)의 다른 쪽 전극 측(배선(PL) 측)으로 양의 전하가 치우친다. 이로써, 값이 "1"인 2치 데이터를 메모리 셀(MC)에 기록할 수 있다. 또한, 용량 소자(FEC)의 유전체에 인가되는 전압을 낮출수록, 상기 유전체의 전압이 -VSP보다 높은 경우에 곡선(12)을 따라 상기 유전체의 분극이 감소된다.
또한, 도 3의 (B1)에 나타낸 동작을 수행함으로써 값이 "1"인 2치 데이터가 메모리 셀(MC)에 기록되는 것으로 하고, 도 3의 (B2)에 나타낸 동작을 수행함으로써 값이 "0"인 2치 데이터가 메모리 셀(MC)에 기록되는 것으로 하여도 좋다.
도 4의 (A) 및 (B)는 반도체 장치(10)의 구동 방법을 나타낸 타이밍 차트이다. 도 4의 (A)에는 값이 "0"인 2치 데이터가 메모리 셀(MC)에 기록되고 유지되어 있는 상태에서, 메모리 셀(MC)로부터의 2치 데이터의 판독 및 복귀를 수행하는 예를 나타내었다. 도 4의 (B)에는 값이 "1"인 2치 데이터가 메모리 셀(MC)에 기록되고 유지되어 있는 상태에서, 메모리 셀(MC)로부터의 2치 데이터의 판독 및 복귀를 수행하는 예를 나타내었다. 또한, 도 4의 (A) 및 (B)에 나타낸 타이밍 차트에서는 트랜지스터(M1) 내지 트랜지스터(M3)를 모두 n채널형 트랜지스터로 하였다.
우선, 값이 "0"인 2치 데이터가 메모리 셀(MC)에 유지되어 있는 경우에 대하여 설명한다. 이 경우, 도 4의 (A)에 나타낸 바와 같이, 시각 T10 내지 시각 T11에 배선(WWL)의 전위를 저전위로 한다. 이로써, 트랜지스터(M1)는 오프 상태가 된다. 또한, 배선(RWL)의 전위를 저전위로 한다. 이로써, 트랜지스터(M3)는 오프 상태가 된다. 또한, 배선(PL)의 전위를 GND로 한다.
또한, 배선(ENL)의 전위를 저전위로 한다. 이로써, 감지 증폭기 회로(SA)가 불활성 상태가 된다. 또한, 노드(N)의 전위는 GND인 것으로 한다.
이상과 같은 상태에서, 배선(PREL)의 전위를 고전위로 한다. 이로써, 배선(BL) 및 배선(REFL)이 프리차지된다. 따라서, 배선(BL)의 전위가 예를 들어 Vw가 되고, 배선(SL)의 전위보다 높아진다. 또한, 배선(REFL)의 전위가 GND와 Vw 사이의 전위가 된다.
시각 T11 내지 시각 T12에 배선(RWL)의 전위를 고전위로 한다. 이로써, 트랜지스터(M3)가 온 상태가 된다. 또한, 배선(PREL)의 전위를 저전위로 한다. 이로써, 배선(BL) 및 배선(REFL)의 프리차지가 종료된다.
시각 T12 내지 시각 T13에 배선(PL)의 전위를 Vw로 한다. 용량 소자(FEC) 등에 의한 용량 결합에 의하여 노드(N)의 전위가 상승된다. 여기서 노드(N)의 용량 결합 계수는 1 미만이고 시각 T12 전에서의 노드(N)의 전위는 GND이기 때문에, 전위가 상승된 후의 노드(N)의 전위는 Vw보다 낮아진다. 또한, 노드(N)의 전위가 상승되어도, 용량 소자(FEC)의 유전체에서 분극 반전은 발생하지 않는 것으로 한다. 즉, 노드(N)의 전위로부터 배선(PL)의 전위를 뺀 값은 Vc 이하인 것으로 한다.
본 명세서 등에서 용량 소자(FEC) 등의 강유전 커패시터의 유전체에서 분극 반전시키는 것을 강유전 커패시터에 분극 반전을 발생시킨다고 하는 경우가 있다.
또한, 시각 T11 내지 시각 T12에 배선(PL)의 전위를 Vw로 하고, 시각 T12 내지 시각 T13에 배선(RWL)의 전위를 고전위로 하여도 좋다. 또한, 시각 T11 내지 시각 T12에 배선(PREL)의 전위를 고전위로 유지하고, 시각 T12 내지 시각 T13에 배선(PREL)의 전위를 저전위로 하여도 좋다.
따라서, 시각 T11 내지 시각 T13에 트랜지스터(M3)가 온 상태가 되어, 노드(N)의 전위가 상승된다고 할 수 있다. 배선(BL)의 전위가 배선(SL)의 전위보다 높아지도록 프리차지되기 때문에, 트랜지스터(M2)의 게이트와 전기적으로 접속되는 노드(N)의 전위에 따라 배선(BL)의 전위가 저하된다. 이로써, 메모리 셀(MC)에 유지된, 값이 "0"인 데이터가 메모리 셀(MC)로부터 판독된 것으로 할 수 있다.
시각 T13 내지 시각 T14에 배선(ENL)의 전위를 고전위로 한다. 이로써, 감지 증폭기 회로(SA)가 활성화 상태가 되어, 배선(BL)의 전위와 배선(REFL)의 전위의 차이가 증폭된다. 여기서 배선(ENL)이 고전위가 된 시점에서 배선(BL)의 전위가 배선(REFL)의 전위보다 높은 경우, 배선(BL)의 전위가 고전위인 Vw가 되고, 배선(REFL)의 전위가 저전위인 GND가 된다. 이로써, 메모리 셀(MC)로부터 판독된, 값이 "0"인 데이터를 감지 증폭기 회로(SA)로부터 출력할 수 있다.
따라서, 반도체 장치(10)가 시각 T10 내지 시각 T14에서의 동작을 수행함으로써, 메모리 셀(MC)에 유지된 데이터를 판독하고 배선(OUT)으로부터 출력할 수 있다. 따라서, 시각 T10 내지 시각 T14는 판독 기간이라고 할 수 있다. 또한, 배선(BL)의 프리차지를 수행하는 기간인 시각 T10 내지 시각 T11을 제외한 시각 T11 내지 시각 T14를 판독 기간이라고 할 수 있다.
시각 T14 내지 시각 T15에 배선(WWL)의 전위를 고전위로 한다. 이로써, 트랜지스터(M1)가 온 상태가 된다. 또한, 배선(RWL)의 전위를 저전위로 한다. 이로써, 트랜지스터(M3)가 오프 상태가 된다. 트랜지스터(M1)가 온 상태가 됨으로써, 노드(N)의 전위가 배선(BL)의 전위인 Vw가 된다.
시각 T14 내지 시각 T15에 노드(N)의 전위 및 배선(PL)의 전위가 모두 Vw가 된다. 따라서, 용량 소자(FEC)의 유전체에 인가되는 전압은 0V가 된다. 도 3의 (A) 등에 나타낸 바와 같이, 용량 소자(FEC)의 유전체에 인가되는 전압이 0V가 되어도 상기 유전체에서 분극 반전은 발생하지 않는다.
시각 T15 내지 시각 T16에 배선(PL)의 전위를 GND로 한다. 이로써, 용량 소자(FEC)의 유전체에 인가되는 전압은 Vw가 된다. 따라서, 상기 유전체에서 분극 반전이 발생하여, 값이 "1"인 데이터가 메모리 셀(MC)에 기록된다. 즉, 시각 T10 내지 시각 T14에 메모리 셀(MC)로부터 판독된 2치 데이터의 값을 반전시킨 2치 데이터가 메모리 셀(MC)에 복귀된다.
시각 T16 내지 시각 T17에 배선(ENL)의 전위를 저전위로 한다. 이로써, 감지 증폭기 회로(SA)가 불활성 상태가 된다. 또한, 배선(BL)의 전위를 GND로 한다. 트랜지스터(M1)는 온 상태이기 때문에, 노드(N)의 전위는 GND가 된다.
시각 T17에 배선(WWL)의 전위를 저전위로 한다. 이로써, 트랜지스터(M1)가 오프 상태가 된다.
따라서, 반도체 장치(10)가 시각 T14 내지 시각 T17에서의 동작을 수행함으로써, 메모리 셀(MC)에 데이터를 복귀시킬 수 있다. 따라서, 시각 T14 내지 시각 T17은 복귀 기간이라고 할 수 있다. 또한, 시각 T14 내지 시각 T17 중 감지 증폭기 회로(SA)가 활성화 상태인 시각 T14 내지 시각 T16을 복귀 기간이라고 할 수 있다.
다음으로, 값이 "1"인 2치 데이터가 메모리 셀(MC)에 유지되어 있는 경우에 대하여 설명한다. 이 경우, 도 4의 (B)에 나타낸 바와 같이, 시각 T20 내지 시각 T21에 배선(WWL)의 전위를 저전위로 한다. 이로써, 트랜지스터(M1)가 오프 상태가 된다. 또한, 배선(RWL)의 전위를 저전위로 한다. 이로써, 트랜지스터(M3)가 오프 상태가 된다. 또한, 배선(PL)의 전위를 GND로 한다.
또한, 배선(ENL)의 전위를 저전위로 한다. 이로써, 감지 증폭기 회로(SA)가 불활성 상태가 된다. 또한, 노드(N)의 전위는 GND인 것으로 한다.
이상과 같은 상태에서, 배선(PREL)의 전위를 고전위로 한다. 이로써, 배선(BL) 및 배선(REFL)이 프리차지된다. 따라서, 배선(BL)의 전위가 예를 들어 Vw가 되고, 배선(SL)의 전위보다 높아진다. 또한, 배선(REFL)의 전위가 GND와 Vw 사이의 전위가 된다.
시각 T21 내지 시각 T22에 배선(RWL)의 전위를 고전위로 한다. 이로써, 트랜지스터(M3)가 온 상태가 된다. 또한, 배선(PREL)의 전위를 저전위로 한다. 이로써, 배선(BL) 및 배선(REFL)의 프리차지가 종료된다.
시각 T22 내지 시각 T23에 배선(PL)의 전위를 Vw로 한다. 용량 소자(FEC) 등에 의한 용량 결합에 의하여 노드(N)의 전위가 상승된다. 여기서 메모리 셀(MC)에는 값이 "1"인 데이터가 유지되어 있기 때문에, 도 3의 (B2)에 나타낸 바와 같이, 용량 소자(FEC)의 한쪽 전극 측(노드(N) 측)으로 음의 전하가 치우친다. 따라서, 노드(N)의 용량 결합 계수는 값이 "0"인 데이터가 메모리 셀(MC)에 유지되어 있는 경우의 용량 결합 계수보다 커진다. 따라서, 시각 T22 내지 시각 T23에서의 노드(N)의 전위의 상승폭은 도 4의 (A)에 나타낸 시각 T12 내지 시각 T13에서의 노드(N)의 전위의 상승폭보다 커진다. 또한, 노드(N)의 용량 결합 계수는 1 미만이고 시각 T22 전에서의 노드(N)의 전위는 GND이기 때문에, 전위가 상승된 후의 노드(N)의 전위는 Vw보다 낮아진다. 또한, 노드(N)의 전위가 상승되어도, 용량 소자(FEC)의 유전체에서 분극 반전은 발생하지 않는 것으로 한다. 즉, 노드(N)의 전위로부터 배선(PL)의 전위를 뺀 값은 -Vc 이상인 것으로 한다.
또한, 시각 T21 내지 시각 T22에 배선(PL)의 전위를 Vw로 하고, 시각 T22 내지 시각 T23에 배선(RWL)의 전위를 고전위로 하여도 좋다. 또한, 시각 T21 내지 시각 T22에 배선(PREL)의 전위를 고전위로 유지하고, 시각 T22 내지 시각 T23에 배선(PREL)의 전위를 저전위로 하여도 좋다.
따라서, 시각 T21 내지 시각 T23에 트랜지스터(M3)가 온 상태가 되어, 노드(N)의 전위가 상승된다고 할 수 있다. 배선(BL)의 전위가 배선(SL)의 전위보다 높아지도록 프리차지되기 때문에, 트랜지스터(M2)의 게이트와 전기적으로 접속되는 노드(N)의 전위에 따라 배선(BL)의 전위가 저하된다. 구체적으로는, 시각 T22 내지 시각 T23에서의 배선(BL)의 전위의 저하폭은 도 4의 (A)에 나타낸 시각 T12 내지 시각 T13에서의 배선(BL)의 전위의 저하폭보다 커진다. 따라서, 예를 들어 시각 T23에서의 배선(BL)의 전위는 시각 T13에서의 배선(BL)의 전위보다 낮아진다. 이로써, 메모리 셀(MC)에 유지된, 값이 "1"인 데이터가 메모리 셀(MC)로부터 판독된 것으로 할 수 있다.
시각 T23 내지 시각 T24에 배선(ENL)의 전위를 고전위로 한다. 이로써, 감지 증폭기 회로(SA)가 활성화 상태가 되어, 배선(BL)의 전위와 배선(REFL)의 전위의 차이가 증폭된다. 여기서 배선(ENL)이 고전위가 된 시점에서 배선(BL)의 전위가 배선(REFL)의 전위보다 낮은 경우, 배선(BL)의 전위가 저전위인 GND가 되고, 배선(REFL)의 전위가 고전위인 Vw가 된다. 이로써, 메모리 셀(MC)로부터 판독된, 값이 "1"인 데이터를 감지 증폭기 회로(SA)로부터 출력할 수 있다.
따라서, 반도체 장치(10)가 시각 T20 내지 시각 T24에서의 동작을 수행함으로써, 메모리 셀(MC)에 유지된 데이터를 판독하고 배선(OUT)으로부터 출력할 수 있다. 따라서, 시각 T20 내지 시각 T24는 판독 기간이라고 할 수 있다. 또한, 배선(BL)의 프리차지를 수행하는 기간인 시각 T20 내지 시각 T21을 제외한 시각 T21 내지 시각 T24를 판독 기간이라고 할 수 있다.
또한, 시각 T22 내지 시각 T23에 배선(PL)의 전위의 상승보다 노드(N)의 전위의 상승이 늦게 일어나는 경우가 있다. 이 경우, 용량 소자(FEC)의 유전체에 순간적으로 대전압(음의 방향에서의 큰 전압)이 인가된다. 이로써, 상기 유전체에서 분극 반전이 발생하여, 메모리 셀(MC)에 유지된 데이터가 파괴될 가능성이 있다.
시각 T24 내지 시각 T25에 배선(WWL)의 전위를 고전위로 한다. 이로써, 트랜지스터(M1)가 온 상태가 된다. 또한, 배선(RWL)의 전위를 저전위로 한다. 이로써, 트랜지스터(M3)가 오프 상태가 된다. 트랜지스터(M1)가 온 상태가 됨으로써, 노드(N)의 전위가 배선(BL)의 전위인 GND가 된다.
시각 T24 내지 시각 T25에 노드(N)의 전위가 GND가 된다. 한편으로, 배선(PL)의 전위는 Vw로 유지된다. 따라서, 용량 소자(FEC)의 유전체에 인가되는 전압은 -Vw가 된다. 따라서, 상기 유전체에서 분극 반전이 발생하여, 값이 "0"인 데이터가 메모리 셀(MC)에 기록된다. 즉, 시각 T20 내지 시각 T24에 메모리 셀(MC)로부터 판독된 2치 데이터의 값을 반전시킨 2치 데이터가 메모리 셀(MC)에 복귀된다. 또한, 시각 T22 내지 시각 T23에 메모리 셀(MC)에 유지된 데이터가 파괴된 경우에는, 시각 T24 내지 시각 T25에 있어서 용량 소자(FEC)의 유전체에서의 분극 반전은 발생하지 않는다.
시각 T25 내지 시각 T26에 배선(PL)의 전위가 GND가 된다. 이로써, 노드(N)의 전위 및 배선(PL)의 전위가 모두 GND가 된다. 따라서, 용량 소자(FEC)의 유전체에 인가되는 전압은 0V가 된다. 도 3의 (A) 등에 나타낸 바와 같이, 용량 소자(FEC)의 유전체에 인가되는 전압이 0V가 되어도 상기 유전체에서 분극 반전은 발생하지 않는다.
시각 T26 내지 시각 T27에 배선(ENL)의 전위를 저전위로 한다. 이로써, 감지 증폭기 회로(SA)가 불활성 상태가 된다.
시각 T27에, 배선(WWL)의 전위를 저전위로 한다. 이로써, 트랜지스터(M1)가 오프 상태가 된다.
따라서, 반도체 장치(10)가 시각 T24 내지 시각 T27에서의 동작을 수행함으로써, 메모리 셀(MC)에 데이터를 복귀시킬 수 있다. 따라서, 시각 T24 내지 시각 T27은 복귀 기간이라고 할 수 있다. 또한, 시각 T24 내지 시각 T27 중 감지 증폭기 회로(SA)가 활성화 상태인 시각 T24 내지 시각 T26을 복귀 기간이라고 할 수 있다.
상술한 바와 같이, 메모리 셀(MC)에 유지된 2치 데이터의 값이 "0"인지 "1"인지에 상관없이, 한 번의 판독 기간 중과 한 번의 복귀 기간 중에 용량 소자(FEC)의 유전체에서의 분극 반전이 한 번 발생한다.
여기서 메모리 셀(MC)이 도 5의 (A)에 나타낸 구성인 경우에 대하여 생각한다. 도 5의 (A)에 나타낸 메모리 셀(MC)은 도 2의 (A)에 나타낸 메모리 셀(MC)에서 트랜지스터(M2) 및 트랜지스터(M3)를 생략한 구성이다. 도 5의 (A)에 나타낸 메모리 셀(MC)에서는 트랜지스터(M1)의 게이트와 배선(WL)이 전기적으로 접속된다.
도 5의 (B1) 및 (B2)는 메모리 셀(MC)이 도 5의 (A)에 나타낸 구성인 경우에서의 반도체 장치(10)의 구동 방법을 나타낸 타이밍 차트이다. 도 5의 (B1)에는 값이 "0"인 2치 데이터가 메모리 셀(MC)에 기록되고 유지되어 있는 상태에서, 메모리 셀(MC)로부터의 2치 데이터의 판독 및 복귀를 수행하는 예를 나타내었다. 도 5의 (B2)에는 값이 "1"인 2치 데이터가 메모리 셀(MC)에 기록되고 유지되어 있는 상태에서, 메모리 셀(MC)로부터의 2치 데이터의 판독 및 복귀를 수행하는 예를 나타내었다.
도 5의 (B1)에 나타낸 예에서는, 시각 T30 내지 시각 T33에 메모리 셀(MC)에 유지되어 있는 데이터가 판독된다. 즉, 시각 T30 내지 시각 T33은 판독 기간이다. 또한, 시각 T33 내지 시각 T35에 데이터가 메모리 셀(MC)에 복귀된다. 즉, 시각 T33 내지 시각 T35는 복귀 기간이다. 시각 T30 전에 값이 "0"인 2치 데이터가 유지되어 있기 때문에, 용량 소자(FEC)의 한쪽 전극 측(노드(N) 측)으로 양의 전하가 치우치고, 용량 소자(FEC)의 다른 전극 측(배선(PL) 측)으로 음의 전하가 치우친다. 이 경우, 시각 T30 내지 시각 T35에 용량 소자(FEC)의 유전체에서의 분극 반전은 발생하지 않는다. 즉, 메모리 셀(MC)에 유지되어 있는 2치 데이터의 값이 "0"인 경우에는 판독 기간 중과 복귀 기간 중에 용량 소자(FEC)의 유전체에서의 분극 반전은 발생하지 않는다.
도 5의 (B1)에 나타낸 예에서는, 시각 T40 내지 시각 T43에 메모리 셀(MC)에 유지되어 있는 데이터가 판독된다. 즉, 시각 T40 내지 시각 T43은 판독 기간이다. 또한, 시각 T43 내지 시각 T45에 데이터가 메모리 셀(MC)에 복귀된다. 즉, 시각 T43 내지 시각 T45는 복귀 기간이다. 시각 T30 전에 값이 "1"인 2치 데이터가 유지되어 있기 때문에, 용량 소자(FEC)의 한쪽 전극 측(노드(N) 측)으로 음의 전하가 치우치고, 용량 소자(FEC)의 다른 전극 측(배선(PL) 측)으로 양의 전하가 치우친다. 이 경우, 시각 T41 내지 시각 T42 및 시각 T43 내지 시각 T44에 용량 소자(FEC)의 유전체에서의 분극 반전이 발생한다. 즉, 메모리 셀(MC)에 유지되어 있는 2치 데이터의 값이 "1"인 경우에는 한 번의 판독 기간 중과 한 번의 복귀 기간 중에 용량 소자(FEC)의 유전체에서의 분극 반전이 두 번 발생한다.
따라서, 값이 "1"인 데이터가 유지되는 경우가 많은 메모리 셀(MC)이 갖는 용량 소자(FEC)의 유전체에서는 분극 반전이 여러 번 발생하게 된다. 이로써, 상기 유전체에서 피로 열화가 발생하기 쉬워진다. 따라서, 반도체 장치(10)가 갖는 메모리 셀(MC)이 도 5의 (A)에 나타낸 구성인 경우, 반도체 장치(10)의 신뢰성이 저하되는 경우가 있다. 한편으로, 반도체 장치(10)가 갖는 메모리 셀(MC)이 예를 들어 도 2의 (A)에 나타낸 구성인 경우, 메모리 셀(MC)에 유지되는 데이터의 값이 "1"이어도 한 번의 판독 기간 중과 한 번의 복귀 기간 중에 발생하는, 용량 소자(FEC)의 유전체에서의 분극 반전의 횟수는 한 번이다. 따라서, 메모리 셀(MC)을 예를 들어 도 2의 (A)에 나타낸 구성으로 함으로써, 메모리 셀(MC)을 도 5의 (A)에 나타낸 구성으로 하는 경우와 비교하여 반도체 장치(10)의 신뢰성을 높일 수 있다.
여기서 도 4의 (A) 및 (B)에 나타낸 방법으로 메모리 셀(MC)을 구동시키는 경우, 메모리 셀(MC)에 데이터를 복귀시킬 때마다 메모리 셀(MC)에 유지되는 데이터의 값이 반전한다. 그러나, 배선(OUT)으로부터 출력되는 데이터의 값은 데이터가 복귀되어도 변화되지 않는 것이 바람직하다. 데이터가 복귀되어도 배선(OUT)으로부터 출력되는 데이터의 값이 변화되지 않도록 하기 위하여, 감지 증폭기 회로(SA)와 배선(OUT) 사이에 논리 연산 회로(LC)를 제공한다.
구체적으로는, 예를 들어 메모리 셀(MC[i, 1]) 내지 메모리 셀(MC[i, n])(i는 1 이상 m 이하의 정수임)로부터 판독된 데이터와 메모리 셀(MC[i, n+1])로부터 판독된 데이터의 논리 연산을 논리 연산 회로(LC)가 수행한다. 상기 논리 연산은 배타적 논리합으로 할 수 있다. 연산 결과는 배선(OUT)으로부터 출력된다. 구체적으로는, 메모리 셀(MC[i, 1])로부터 판독된 데이터와 메모리 셀(MC[i, n+1])로부터 판독된 데이터의 배타적 논리합을 나타내는 데이터를 배선(OUT[1])으로부터 출력한다. 또한, 메모리 셀(MC[i, n])로부터 판독된 데이터와 메모리 셀(MC[i, n+1])로부터 판독된 데이터의 배타적 논리합을 나타내는 데이터를 배선(OUT[n])으로부터 출력한다. 이로써, 예를 들어 값이 "0"인 데이터가 메모리 셀(MC[i, n+1])에 유지되어 있는 경우에는, 메모리 셀(MC[i, 1]) 내지 메모리 셀(MC[i, n])에 유지되어 있는 데이터와 같은 값의 데이터가 배선(OUT[1]) 내지 배선(OUT[n])으로부터 각각 출력된다. 한편으로, 예를 들어 값이 "1"인 데이터가 메모리 셀(MC[i, n+1])에 유지되어 있는 경우에는, 메모리 셀(MC[i, 1]) 내지 메모리 셀(MC[i, n])에 유지되어 있는 데이터의 값을 반전시킨 값의 데이터가 배선(OUT[1]) 내지 배선(OUT[n])으로부터 각각 출력된다. 예를 들어 i행째의 메모리 셀(MC)에 데이터를 복귀시키는 경우, 메모리 셀(MC[i, 1]) 내지 메모리 셀(MC[i, n+1]) 모두에 유지되어 있는 데이터의 값이 반전한다. 따라서, 메모리 셀(MC)에 대한 데이터의 복귀에 의하여 메모리 셀(MC)에 유지되는 데이터의 값이 반전하여도, 판독 기간에 배선(OUT)으로부터는 원하는 값의 데이터를 계속 출력할 수 있다.
따라서, n+1열째의 메모리 셀(MC)에 유지되는 데이터를 1열째 내지 n열째의 메모리 셀(MC)로부터 판독되는 데이터의 값을 반전시키는지 여부를 나타내는 데이터로 할 수 있다. 따라서, n+1열째의 메모리 셀(MC)을 참조 메모리 셀이라고 할 수 있다. 또한, n+1열째의 메모리 셀(MC)에 유지되는 데이터를 참조 데이터라고 할 수 있다. 메모리 셀(MC)에 유지되는 데이터를 2치 데이터로 할 수 있기 때문에, n+1열째의 메모리 셀(MC)에 유지되는 데이터를 참조 2치 데이터라고 할 수 있다.
표 1은 반도체 장치(10)의 구동 방법의 일례를 나타내는 표이다. 표 1에는 반도체 장치(10)가 단계 S1 내지 단계 S8에 나타낸 구동 모드에 의하여 구동되는 예를 나타낸다. 표 1에는 각 단계의 동작을 수행한 후에서의 메모리 셀(MC[i, j1]), 메모리 셀(MC[i, j2])(j1, j2는 1 이상 n 이하의 정수임), 메모리 셀(MC[i, n+1])에 유지되는 데이터의 값 및 배선(OUT[j1]), 배선(OUT[j2])으로부터 출력되는 데이터의 값을 나타낸다.
[표 1]
우선, 단계 S1에서 예를 들어 모든 메모리 셀(MC)에 값이 "0"인 데이터를 기록한다. 즉, 예를 들어 모든 메모리 셀(MC)에 대하여 도 3의 (B1)에 나타낸 동작을 수행한다. 이로써, 메모리 셀(MC)에 유지되는 데이터를 초기화한다.
다음으로, 단계 S2에서, 1열째 내지 n열째의 메모리 셀(MC)에 원하는 데이터를 기록한다. 구체적으로는, 값이 "0"인 데이터를 기록하는 메모리 셀(MC)은 도 3의 (B1)에 나타낸 동작을 수행하고, 값이 "1"인 데이터를 기록하는 메모리 셀(MC)은 도 3의 (B2)에 나타낸 동작을 수행한다. 표 1에서는 메모리 셀(MC[i, j1])에는 값이 "0"인 데이터를 기록하고 메모리 셀(MC[i, j2])에는 값이 "1"인 데이터를 기록하는 것으로 하였다. 또한, 단계 S2에서, n+1열째의 메모리 셀(MC)에 값이 "0"인 데이터를 기록한다.
그 후, 단계 S3에서, 메모리 셀(MC)에 유지되어 있는 데이터를 판독한 후, 데이터를 복귀시킨다. 구체적으로는, 값이 "0"인 데이터가 유지되어 있는 메모리 셀(MC)은 도 4의 (A)에 나타낸 동작을 수행하고, 값이 "1"인 데이터가 유지되어 있는 메모리 셀(MC)은 도 4의 (B)에 나타낸 동작을 수행한다.
단계 S3 시작 시점(단계 S2 종료 시점)에서는, n+1열째의 메모리 셀(MC)에는 값이 "0"인 데이터가 유지되어 있다. 따라서, 단계 S3 시작 시점(단계 S2 종료 시점)에서 1열째 내지 n열째의 메모리 셀(MC)에 유지되어 있는 데이터가 배선(OUT[1]) 내지 배선(OUT[n])으로부터 그대로 출력된다. 상술한 바와 같이, 단계 S3 시작 시점(단계 S2 종료 시점)에서 메모리 셀(MC[i, j1])에 유지되어 있는 데이터의 값은 "0"이고, 메모리 셀(MC[i, j2])에 유지되어 있는 데이터의 값은 "1"이다. 따라서, i행째의 메모리 셀(MC)에 유지되어 있는 데이터를 판독하는 경우, 배선(OUT[j1])으로부터는 값이 "0"인 데이터가 출력되고, 배선(OUT[j2])으로부터는 값이 "1"인 데이터가 출력된다.
또한, 메모리 셀(MC)에 데이터를 복귀시킴으로써 메모리 셀(MC)에 유지되는 데이터가 반전한다. 따라서, 표 1에 나타낸 바와 같이, 단계 S3 종료 시점에서는 메모리 셀(MC[i, j1])에 유지되는 데이터의 값은 "1"이 되고, 메모리 셀(MC[i, j2])에 유지되는 데이터의 값은 "0"가 된다.
단계 S4에서도, 단계 S3과 같은 식으로 메모리 셀(MC)에 유지되어 있는 데이터를 판독한 후 데이터를 복귀시킨다.
단계 S4 시작 시점(단계 S3 종료 시점)에서는, n+1열째의 메모리 셀(MC)에는 값이 "1"인 데이터가 유지되어 있다. 따라서, 단계 S4 시작 시점(단계 S3 종료 시점)에서 1열째 내지 n열째의 메모리 셀(MC)에 유지되어 있는 데이터의 값을 반전시킨 값의 데이터가 배선(OUT[1]) 내지 배선(OUT[n])으로부터 출력된다. 상술한 바와 같이, 단계 S4 시작 시점(단계 S3 종료 시점)에서 메모리 셀(MC[i, j1])에 유지되어 있는 데이터의 값은 "1"이고, 메모리 셀(MC[i, j2])에 유지되어 있는 데이터의 값은 "0"이다. 따라서, i행째의 메모리 셀(MC)에 유지되어 있는 데이터를 판독하는 경우, 배선(OUT[j1])으로부터는 값이 "0"인 데이터가 출력되고, 배선(OUT[j2])으로부터는 값이 "1"인 데이터가 출력된다. 즉, 단계 S4에서도, 단계 S3에서 배선(OUT)으로부터 출력된 데이터와 같은 값의 데이터가 배선(OUT)으로부터 출력된다.
단계 S5에서도, 단계 S3 등과 같은 식으로 메모리 셀(MC)에 유지되어 있는 데이터를 판독한 후 데이터를 복귀시킨다. 이로써, 단계 S3과 같은 식으로 값이 "0"인 데이터가 배선(OUT[j1])으로부터 출력되고, 값이 "1"인 데이터가 배선(OUT[j2])으로부터 출력된다.
다음으로, 단계 S6에서, 1열째 내지 n열째의 메모리 셀(MC)에 원하는 데이터를 기록한다. 구체적으로는, 단계 S2와 같은 식으로 값이 "0"인 데이터를 기록하는 메모리 셀(MC)은 도 3의 (B1)에 나타낸 동작을 수행하고, 값이 "1"인 데이터를 기록하는 메모리 셀(MC)은 도 3의 (B2)에 나타낸 동작을 수행한다. 이로써, 1열째 내지 n열째의 메모리 셀(MC)에 유지되는 데이터를 갱신할 수 있다.
표 1에서는 메모리 셀(MC[i, j1])에는 값이 "0"인 데이터를 기록하고 메모리 셀(MC[i, j2])에는 값이 "1"인 데이터를 기록하는 것으로 하였다. 또한, 단계 S6에서, n+1열째의 메모리 셀(MC)에는 데이터를 기록하지 않는다. 표 1에 나타낸 예에서는, 단계 S5의 종료 시점에서 n+1열째의 메모리 셀(MC)에 값이 "1"인 데이터가 유지되어 있다. 따라서, 단계 S6의 종류 시점에서, n+1열째의 메모리 셀(MC)에는 값이 "1"인 데이터가 계속 유지된다.
또한, 단계 S6에서, n+1열째의 메모리 셀(MC)에 유지되어 있는 데이터의 값에 상관없이, n+1열째의 메모리 셀에 값이 "0"인 데이터를 기록하여도 좋다.
다음으로, 단계 S7에서도, 단계 S3 등과 같은 식으로 메모리 셀(MC)에 유지되어 있는 데이터를 판독한 후 데이터를 복귀시킨다.
단계 S7 시작 시점(단계 S6 종료 시점)에서는, n+1열째의 메모리 셀(MC)에는 값이 "1"인 데이터가 유지되어 있다. 따라서, 단계 S7 시작 시점(단계 S6 종료 시점)에서 1열째 내지 n열째의 메모리 셀(MC)에 유지되어 있는 데이터의 값을 반전시킨 값의 데이터가 배선(OUT[1]) 내지 배선(OUT[n])으로부터 출력된다. 상술한 바와 같이, 단계 S7 시작 시점(단계 S6의 종료 시점)에서 메모리 셀(MC[i, j1])에 유지되어 있는 데이터의 값은 "0"이고, 메모리 셀(MC[i, j2])에 유지되어 있는 데이터의 값은 "1"이다. 따라서, i행째의 메모리 셀(MC)에 유지되어 있는 데이터를 판독하는 경우, 배선(OUT[j1])으로부터는 값이 "1"인 데이터가 출력되고, 배선(OUT[j2])으로부터는 값이 "0"인 데이터가 출력된다.
단계 S8에서도, 단계 S7 등과 같은 식으로 메모리 셀(MC)에 유지되어 있는 데이터를 판독한 후 데이터를 복귀시킨다. 이로써, 단계 S7과 같은 식으로 값이 "1"인 데이터가 배선(OUT[j1])으로부터 출력되고, 값이 "0"인 데이터가 배선(OUT[j2])으로부터 출력된다.
따라서, 본 발명의 일 형태의 반도체 장치의 구동 방법에 의하여, 메모리 셀(MC)에 대한 데이터의 복귀에 의하여 메모리 셀(MC)에 유지되는 데이터의 값이 반전하여도, 판독 기간에 배선(OUT)으로부터는 원하는 값의 데이터를 계속 출력할 수 있다.
본 실시형태는 본 명세서 등에 기재되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 앞의 실시형태에서 설명한 반도체 장치의 구성예 및 앞의 실시형태에서 설명한 반도체 장치에 적용할 수 있는 트랜지스터의 구성예에 대하여 설명한다.
<반도체 장치의 구성예 1>
도 6은 일례로서 앞의 실시형태에서 설명한 반도체 장치를 도시한 것이고, 상기 반도체 장치는 트랜지스터(300)와, 트랜지스터(500)와, 용량 소자(600)를 갖는다. 또한, 도 7의 (A)는 트랜지스터(500)의 채널 길이 방향의 단면도이고, 도 7의 (B)는 트랜지스터(500)의 채널 폭 방향의 단면도이고, 도 7의 (C)는 트랜지스터(300)의 채널 폭 방향의 단면도이다.
트랜지스터(500)는 채널 형성 영역에 금속 산화물을 갖는 트랜지스터(OS 트랜지스터)이다. 트랜지스터(500)는 오프 전류가 작고, 또한 고온에서도 전계 효과 이동도가 변화되기 어렵다는 특성을 갖는다. 반도체 장치, 예를 들어 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 메모리 셀(MC)이 갖는 트랜지스터(M1) 등으로서 트랜지스터(500)를 적용함으로써, 고온에서도 동작 능력이 저하되기 어려운 반도체 장치를 실현할 수 있다.
트랜지스터(500)는 예를 들어 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(600)는 예를 들어 트랜지스터(300) 및 트랜지스터(500)의 위쪽에 제공되어 있다. 또한, 용량 소자(600)는 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 용량 소자(FEC) 등으로 할 수 있다.
트랜지스터(300)는 기판(310) 위에 제공되고, 소자 분리층(312), 도전체(316), 절연체(315), 기판(310)의 일부로 이루어지는 반도체 영역(313), 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 갖는다. 또한, 트랜지스터(300)는 예를 들어 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 트랜지스터(M2) 등에 적용될 수 있다.
또한, 기판(310)으로서는 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판)을 사용하는 것이 바람직하다.
트랜지스터(300)는, 도 7의 (C)에 나타낸 바와 같이 반도체 영역(313)의 상면 및 채널 폭 방향의 측면이 절연체(315)를 개재(介在)하여 도전체(316)로 덮여 있다. 이와 같이, 트랜지스터(300)를 Fin형으로 함으로써 실효적인 채널 폭이 증대하여 트랜지스터(300)의 온 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 높일 수 있기 때문에 트랜지스터(300)의 오프 특성을 향상시킬 수 있다.
또한, 트랜지스터(300)는 p채널형 및 n채널형 중 어느 한쪽이어도 좋다.
반도체 영역(313)에서 채널이 형성되는 영역, 그 근방의 영역, 소스 영역 또는 드레인 영역이 되는 저저항 영역(314a) 및 저저항 영역(314b) 등에는 실리콘계 반도체 등의 반도체가 포함되는 것이 바람직하고, 단결정 실리콘이 포함되는 것이 바람직하다. 또는, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소), GaN(질화 갈륨) 등을 갖는 재료로 형성하여도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는, GaAs와 GaAlAs 등을 사용함으로써 트랜지스터(300)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(314a) 및 저저항 영역(314b)은 반도체 영역(313)에 적용되는 반도체 재료에 더하여 비소, 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)에는 비소, 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한, 도전체의 재료에 따라 일함수가 결정되기 때문에, 상기 도전체의 재료를 선택함으로써 트랜지스터의 문턱 전압을 조정할 수 있다. 구체적으로는 도전체에 질화 타이타늄, 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한, 도전성과 매립성을 양립하기 위하여 도전체에 텅스텐, 알루미늄 등의 금속 재료를 적층하여 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
소자 분리층(312)은 기판(310) 위에 형성되어 있는 복수의 트랜지스터를 서로 분리하기 위하여 제공되어 있다. 소자 분리층은 예를 들어 LOCOS(LOCal Oxidation of Silicon)법, STI(Shallow Trench Isolation)법, 메사 분리법 등을 사용하여 형성할 수 있다.
또한, 도 6에 도시된 트랜지스터(300)는 일례이고, 이 구조에 한정되지 않고, 회로 구성, 구동 방법 등에 따라 적절한 트랜지스터를 사용하면 좋다. 예를 들어 트랜지스터(300)는 도 7의 (C)에 도시된 FIN형이 아니라 플레이너형 구조로 하여도 좋다. 또한, 예를 들어 반도체 장치를 OS 트랜지스터만의 단극성 회로로 하는 경우, 도 8에 나타낸 바와 같이 트랜지스터(300)의 구성을 산화물 반도체를 사용하는 트랜지스터(500)와 같은 구성으로 하면 좋다. 또한, 트랜지스터(500)의 자세한 사항에 대해서는 후술한다. 또한, 본 명세서 등에서 단극성 회로란, n채널형 트랜지스터 및 p채널형 트랜지스터 중 한쪽만의 극성의 트랜지스터를 포함하는 회로를 말한다.
또한, 도 8에서 트랜지스터(300)는 기판(310A) 위에 제공되어 있지만, 이 경우, 기판(310A)으로서는 도 6의 반도체 장치의 기판(310)과 같은 식으로 반도체 기판을 사용하여도 좋다. 또한, 기판(310A)으로서는 예를 들어 SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 사파이어 유리 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸 포일을 갖는 기판, 텅스텐 기판, 텅스텐 포일을 갖는 기판, 가요성 기판, 접합 필름, 섬유상 재료를 포함하는 종이, 또는 기재 필름 등을 사용할 수 있다. 유리 기판의 일례로서는 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다 석회 유리 등이 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서는 이하의 것을 들 수 있다. 예를 들어 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 폴리테트라플루오로에틸렌(PTFE)으로 대표되는 플라스틱이 있다. 또는, 일례로서는 아크릴 등의 합성 수지 등이 있다. 또는, 일례로서는 폴리프로필렌, 폴리에스터, 폴리플루오린화 바이닐, 또는 폴리염화 바이닐 등이 있다. 또는, 일례로서는 폴리아마이드, 폴리이미드, 아라미드, 에폭시 수지, 무기 증착 필름, 또는 종이류 등이 있다.
도 6에 도시된 트랜지스터(300)에는 절연체(320), 절연체(322), 절연체(324), 절연체(326)가 기판(310) 측으로부터 이 순서대로 적층되어 제공되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)로서 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다. 또한, 본 명세서에서 산화질화 실리콘이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 또한, 본 명세서에서 산화질화 알루미늄이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 알루미늄이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 본 명세서에서 산화질화 실리콘이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 또한, 본 명세서에서 산화질화 알루미늄이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 알루미늄이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
절연체(322)는 절연체(320) 및 절연체(322)로 덮인 트랜지스터(300) 등으로 인하여 생기는 단차를 평탄화하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP: Chemichal Mechanical Polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
또한, 절연체(324)에는, 기판(310) 또는 트랜지스터(300) 등으로부터 트랜지스터(500)가 제공되는 영역으로 수소, 불순물 등이 확산되지 않도록 하는 배리어성을 갖는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 갖는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 갖는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
수소의 이탈량은 예를 들어 승온 이탈 가스 분석법(TDS) 등을 사용하여 분석할 수 있다. 예를 들어 절연체(324)의 수소의 이탈량은, TDS 분석에서 막의 표면 온도가 50℃ 내지 500℃의 범위에서, 수소 원자로 환산한 이탈량이 절연체(324)의 면적당으로 환산하여 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이면 좋다.
또한, 절연체(326)는 절연체(324)보다 유전율이 낮은 것이 바람직하다. 예를 들어 절연체(326)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한, 예를 들어 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(600) 또는 트랜지스터(500)와 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한, 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서의 기능을 갖는다. 또한, 플러그 또는 배선으로서의 기능을 갖는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한, 본 명세서 등에서 배선과, 배선과 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(328), 도전체(330) 등)의 재료로서는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐, 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄, 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어 도 6에서는 절연체(350), 절연체(352), 및 절연체(354)가 절연체(326) 및 도전체(330)의 위쪽에 이 순서대로 적층되어 제공되어 있다. 또한, 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 갖는다. 또한, 도전체(356)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 예를 들어 절연체(350)로서는 절연체(324)와 같은 식으로 수소, 물 등의 불순물에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 또한, 절연체(352) 및 절연체(354)로서는, 절연체(326)와 같은 식으로 배선 사이에 생기는 기생 용량을 저감하기 위하여, 비유전율이 비교적 낮은 절연체를 사용하는 것이 바람직하다. 또한, 도전체(356)는 수소, 물 등의 불순물에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히 수소에 대한 배리어성을 갖는 절연체(350)가 갖는 개구부에 수소에 대한 배리어성을 갖는 도전체가 형성된다. 상기 구성으로 함으로써, 트랜지스터(300)와 트랜지스터(500)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로의 수소의 확산을 억제할 수 있다.
또한, 수소에 대한 배리어성을 갖는 도전체에는 예를 들어 질화 탄탈럼 등을 사용하는 것이 좋다. 또한, 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지한 채, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우 수소에 대한 배리어성을 갖는 질화 탄탈럼층이, 수소에 대한 배리어성을 갖는 절연체(350)와 접촉하는 구조인 것이 바람직하다.
또한, 절연체(354) 및 도전체(356) 위에는 절연체(360)와, 절연체(362)와, 절연체(364)가 이 순서대로 적층되어 있다.
절연체(360)로서는 절연체(324) 등과 같은 식으로 물, 수소 등의 불순물에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 그러므로, 절연체(360)에는, 예를 들어 절연체(324) 등에 적용할 수 있는 재료를 사용할 수 있다.
절연체(362) 및 절연체(364)는 층간 절연막 및 평탄화막으로서의 기능을 갖는다. 또한, 절연체(362) 및 절연체(364)로서는 절연체(324)와 같은 식으로 물, 수소 등의 불순물에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 그러므로, 절연체(362) 및/또는 절연체(364)에는 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
또한, 절연체(360), 절연체(362), 및 절연체(364) 각각에서, 일부의 도전체(356)와 중첩되는 영역에 개구부가 형성되고, 상기 개구부를 매립하도록 도전체(366)가 제공되어 있다. 또한, 도전체(366)는 절연체(362) 위에도 형성되어 있다. 도전체(366)는 일례로서 트랜지스터(300)와 접속되는 플러그 또는 배선으로서의 기능을 갖는다. 또한, 도전체(366)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
절연체(364) 및 도전체(366) 위에는 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)가 이 순서대로 적층되어 제공되어 있다. 절연체(510), 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것에는, 산소, 수소에 대하여 배리어성을 갖는 물질을 사용하는 것이 바람직하다.
예를 들어 절연체(510) 및 절연체(514)에는, 기판(310) 또는 트랜지스터(300)가 제공되는 영역 등으로부터 트랜지스터(500)가 제공되어 있는 영역으로의 수소, 불순물이 확산되지 않도록 하는 배리어성을 갖는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
일례로서, 수소에 대한 배리어성을 갖는 막에는 CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서 트랜지스터(500) 등의 산화물 반도체를 갖는 반도체 소자로 수소가 확산됨으로써 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(500)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란, 구체적으로는 수소의 이탈량이 적은 막이다.
또한, 수소에 대한 배리어성을 갖는 막으로서, 예를 들어 절연체(510) 및 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물 양쪽에 대하여 막을 투과시키지 않도록 하는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 수소, 수분 등의 불순물이 트랜지스터(500)에 혼입되는 것을 방지할 수 있다. 또한, 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로, 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한, 예를 들어 절연체(512) 및 절연체(516)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(512) 및 절연체(516)로서 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연체(510), 절연체(512), 절연체(514), 및 절연체(516)에는 도전체(518), 및 트랜지스터(500)를 구성하는 도전체(예를 들어 도 7의 (A) 및 (B)에 도시된 도전체(503)) 등이 매립되어 있다. 또한, 도전체(518)는 용량 소자(600) 또는 트랜지스터(300)와 접속되는, 플러그 또는 배선으로서의 기능을 갖는다. 도전체(518)는 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
특히 절연체(510) 및 절연체(514)와 접촉하는 영역의 도전체(518)는 산소, 수소, 및 물에 대한 배리어성을 갖는 도전체인 것이 바람직하다. 상기 구성으로 함으로써, 트랜지스터(300)와 트랜지스터(500)는 산소, 수소, 및 물에 대한 배리어성을 갖는 층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(500)로 수소가 확산되는 것을 억제할 수 있다.
절연체(516)의 위쪽에는 트랜지스터(500)가 제공되어 있다.
도 7의 (A) 및 (B)에 도시된 바와 같이, 트랜지스터(500)는 절연체(514) 위의 절연체(516)와, 절연체(514) 또는 절연체(516)에 매립되도록 배치된 도전체(503)(도전체(503a) 및 도전체(503b))와, 절연체(516) 위 및 도전체(503) 위의 절연체(522)와, 절연체(522) 위의 절연체(524)와, 절연체(524) 위의 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 도전체(542a)와, 도전체(542a) 위의 절연체(571a)와, 산화물(530b) 위의 도전체(542b)와, 도전체(542b) 위의 절연체(571b)와, 산화물(530b) 위의 절연체(552)와, 절연체(552) 위의 절연체(550)와, 절연체(550) 위의 절연체(554)와, 절연체(554) 위에 위치하고 산화물(530b)의 일부와 중첩되는 도전체(560)(도전체(560a) 및 도전체(560b))와, 절연체(522), 절연체(524), 산화물(530a), 산화물(530b), 도전체(542a), 도전체(542b), 절연체(571a), 및 절연체(571b) 위에 배치되는 절연체(544)를 갖는다. 여기서 도 7의 (A) 및 (B)에 도시된 바와 같이, 절연체(552)는 절연체(522)의 상면, 절연체(524)의 측면, 산화물(530a)의 측면, 산화물(530b)의 측면 및 상면, 도전체(542)의 측면, 절연체(571)의 측면, 절연체(544)의 측면, 절연체(580)의 측면, 및 절연체(550)의 하면과 접촉한다. 또한, 도전체(560)의 상면은 절연체(554)의 상부, 절연체(550)의 상부, 절연체(552)의 상부, 및 절연체(580)의 상면과 높이가 실질적으로 일치하도록 배치된다. 또한, 절연체(574)는 도전체(560)의 상면, 절연체(552)의 상부, 절연체(550)의 상부, 절연체(554)의 상부, 및 절연체(580)의 상면 중 적어도 어느 것의 일부와 접촉한다. 또한, 본 명세서 등에서 도전체(542a)와 도전체(542b)를 통틀어 도전체(542)라고 하는 경우가 있고, 절연체(571a)와 절연체(571b)를 통틀어 절연체(571)라고 하는 경우가 있다. 다른 요소에 대해서도 같은 식으로 표현하는 경우가 있다.
절연체(580) 및 절연체(544)에는 산화물(530b)에 도달하는 개구가 제공된다. 상기 개구 내에 절연체(552), 절연체(550), 절연체(554), 및 도전체(560)가 배치되어 있다. 또한, 트랜지스터(500)의 채널 길이 방향에서, 절연체(571a)와 도전체(542a) 사이, 절연체(571b)와 도전체(542b) 사이에 도전체(560), 절연체(552), 절연체(550), 및 절연체(554)가 제공되어 있다. 절연체(554)는 도전체(560)의 측면과 접촉하는 영역과, 도전체(560)의 바닥면과 접촉하는 영역을 갖는다.
산화물(530)은 절연체(524) 위에 배치된 산화물(530a)과, 산화물(530a) 위에 배치된 산화물(530b)을 갖는 것이 바람직하다. 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로 불순물이 확산되는 것을 억제할 수 있다.
또한, 트랜지스터(500)에서는 산화물(530)을 산화물(530a)과 산화물(530b)의 2층이 적층된 구성으로 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 트랜지스터(500)는 산화물(530b)의 단층 구조 또는 3층 이상의 층의 적층 구조를 갖는 구성으로 할 수 있다. 또는, 산화물(530a) 및 산화물(530b)이 각각 적층 구조를 갖는 구성으로 할 수 있다.
도전체(560)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하고, 도전체(503)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능한다. 또한, 절연체(552), 절연체(550), 및 절연체(554)는 제 1 게이트 절연체로서 기능하고, 절연체(522) 및 절연체(524)는 제 2 게이트 절연체로서 기능한다. 또한, 게이트 절연체를 게이트 절연층 또는 게이트 절연막이라고 부르는 경우도 있다. 또한, 도전체(542a)는 소스 및 드레인 중 한쪽으로서 기능하고, 도전체(542b)는 소스 및 드레인 중 다른 쪽으로서 기능한다. 또한, 산화물(530)에서 도전체(560)와 중첩되는 영역의 적어도 일부는 채널 형성 영역으로서 기능한다.
여기서, 도 7의 (A)에서의 채널 형성 영역 근방의 확대도를 도 9의 (A)에 도시하였다. 산화물(530b)에 산소가 공급됨으로써, 도전체(542a)와 도전체(542b) 사이의 영역에 채널 형성 영역이 형성된다. 따라서, 도 9의 (A)에 도시된 바와 같이, 산화물(530b)은 트랜지스터(500)의 채널 형성 영역으로서 기능하는 영역(530bc)과, 영역(530bc)을 사이에 두고 제공되며 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)을 갖는다. 영역(530bc)은 적어도 일부가 도전체(560)와 중첩되어 있다. 바꿔 말하면, 영역(530bc)은 도전체(542a)와 도전체(542b) 사이의 영역에 제공되어 있다. 영역(530ba)은 도전체(542a)와 중첩하여 제공되어 있고, 영역(530bb)은 도전체(542b)와 중첩하여 제공되어 있다.
채널 형성 영역으로서 기능하는 영역(530bc)은 영역(530ba) 및 영역(530bb)보다 산소 결손(본 명세서 등에서 금속 산화물 내의 산소 결손을 VO(oxygen vacancy)라고 부르는 경우가 있음)이 적거나, 또는 불순물 농도가 낮기 때문에 캐리어 농도가 낮은 고저항 영역이다. 따라서, 영역(530bc)은 i형(진성) 또는 실질적으로 i형이라고 할 수 있다.
금속 산화물을 사용한 트랜지스터는 금속 산화물 내의 채널이 형성되는 영역에 불순물 또는 산소 결손(VO)이 존재하면, 전기 특성이 변동되기 쉬워 신뢰성이 떨어지는 경우가 있다. 또한, 산소 결손(VO) 근방의 수소가, 산소 결손(VO)에 수소가 들어간 결함(이하, VOH라고 부르는 경우가 있음)을 형성하여 캐리어가 되는 전자를 생성하는 경우가 있다. 그러므로, 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 갖기 쉽다. 따라서, 산화물 반도체 내의 채널이 형성되는 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다.
또한, 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)은 산소 결손(VO)이 많거나, 또는 수소, 질소, 금속 원소 등의 불순물 농도가 높기 때문에, 캐리어 농도가 증가되어 저저항화된 영역이다. 즉, 영역(530ba) 및 영역(530bb)은 영역(530bc)과 비교하여 캐리어 농도가 높고 저항이 낮은 n형의 영역이다.
여기서, 채널 형성 영역으로서 기능하는 영역(530bc)의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더 바람직하고, 1×1013cm-3 미만인 것이 더 바람직하고, 1×1012cm-3 미만인 것이 더 바람직하다. 또한, 채널 형성 영역으로서 기능하는 영역(530bc)의 캐리어 농도의 하한값에 대해서는 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3로 할 수 있다.
또한, 캐리어 농도가 영역(530ba) 및 영역(530bb)의 캐리어 농도와 동등하거나 이보다 낮고, 영역(530bc)의 캐리어 농도와 동등하거나 이보다 높은 영역이 영역(530bc)과 영역(530ba) 또는 영역(530bb) 사이에 형성되어 있어도 좋다. 즉, 상기 영역은 영역(530bc)과, 영역(530ba) 또는 영역(530bb)의 접합 영역으로서 기능한다. 상기 접합 영역은 수소 농도가 영역(530ba) 및 영역(530bb)의 수소 농도와 동등하거나 이보다 낮고, 영역(530bc)의 수소 농도와 동등하거나 이보다 높은 경우가 있다. 또한, 상기 접합 영역은 산소 결손이 영역(530ba) 및 영역(530bb)의 산소 결손과 동등하거나 이보다 적고, 영역(530bc)의 산소 결손과 동등하거나 이보다 많은 경우가 있다.
또한, 도 9의 (A)에는 영역(530ba), 영역(530bb), 및 영역(530bc)이 산화물(530b)에 형성되는 예에 대하여 도시하였지만, 본 발명은 이에 한정되지 않는다. 예를 들어 상기 각 영역이 산화물(530b)뿐만 아니라 산화물(530a)에도 형성되어도 좋다.
또한, 산화물(530)에서, 각 영역의 경계를 명확히 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다 단계적으로 변화되는 것에 한정되지 않고, 각 영역 내에서도 연속적으로 변화되어도 좋다. 즉, 채널 형성 영역에 가까운 영역일수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되면 좋다.
트랜지스터(500)에서는 채널 형성 영역을 포함하는 산화물(530)(산화물(530a) 및 산화물(530b))에, 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
또한, 반도체로서 기능하는 금속 산화물로서는 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(530)로서, 예를 들어 인듐, 원소 M, 및 아연을 갖는 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한, 산화물(530)로서, In-Ga 산화물, In-Zn 산화물, 인듐 산화물을 사용하여도 좋다.
여기서 산화물(530b)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
이와 같이, 산화물(530b) 아래에 산화물(530a)을 배치함으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물 및 산소의 확산을 억제할 수 있다.
또한, 산화물(530a) 및 산화물(530b)이 산소 이외에 공통된 원소를 가짐으로써(주성분으로 함으로써), 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있기 때문에, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아 높은 온 전류를 얻을 수 있다.
산화물(530b)은 결정성을 갖는 것이 바람직하다. 특히 산화물(530b)로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다.
CAAC-OS는 결정성이 높고 치밀한 구조를 가지며, 불순물 및 결함(예를 들어 산소 결손(VO 등)이 적은 금속 산화물이다. 특히 금속 산화물의 형성 후에, 금속 산화물이 다결정화되지 않을 정도의 온도(예를 들어 400℃ 이상 600℃ 이하)에서 가열 처리함으로써, CAAC-OS를 결정성이 더 높고 치밀한 구조로 할 수 있다. 이와 같이, CAAC-OS의 밀도를 더 높임으로써, 상기 CAAC-OS 내의 불순물 또는 산소의 확산을 더 저감할 수 있다.
한편으로, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 따라서, CAAC-OS를 갖는 금속 산화물은 물리적 성질이 안정된다. 그러므로, CAAC-OS를 갖는 금속 산화물은 열에 강하고 신뢰성이 높다.
산화물 반도체를 사용한 트랜지스터는, 산화물 반도체 내의 채널이 형성되는 영역에 불순물 및 산소 결손이 존재하면, 전기 특성이 변동되기 쉬워, 신뢰성이 떨어지는 경우가 있다. 또한, 산소 결손 근방의 수소가, 산소 결손에 수소가 들어간 결함(이하, VOH라고 부르는 경우가 있음)을 형성하고, 캐리어가 되는 전자를 생성하는 경우가 있다. 그러므로, 산화물 반도체 내의 채널이 형성되는 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 갖기 쉽다. 따라서, 산화물 반도체 내의 채널이 형성되는 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다. 바꿔 말하면, 산화물 반도체 내의 채널이 형성되는 영역은 캐리어 농도가 저감되고, i형(진성화) 또는 실질적으로 i형인 것이 바람직하다.
한편으로, 가열에 의하여 이탈되는 산소(이하, 과잉 산소라고 부르는 경우가 있음)를 포함하는 절연체를 산화물 반도체의 근방에 제공하고 열처리를 수행함으로써, 상기 절연체로부터 산화물 반도체에 산소를 공급하여, 산소 결손 및 VOH를 저감할 수 있다. 다만, 소스 영역 또는 드레인 영역에 과잉량의 산소가 공급되면, 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으킬 우려가 있다. 또한, 소스 영역 또는 드레인 영역에 공급되는 산소가 기판 면 내에서 편재함으로써, 트랜지스터를 갖는 반도체 장치의 특성에 편차가 생긴다.
따라서, 산화물 반도체 내에서, 채널 형성 영역으로서 기능하는 영역(530bc)은 캐리어 농도가 저감되고 i형 또는 실질적으로 i형인 것이 바람직하지만, 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)은 캐리어 농도가 높고 n형인 것이 바람직하다. 즉, 산화물 반도체의 영역(530bc)의 산소 결손 및 VOH를 저감하고, 영역(530ba) 및 영역(530bb)에는 과잉량의 산소가 공급되지 않도록 하는 것이 바람직하다.
따라서, 본 실시형태에서는 산화물(530b) 위에 도전체(542a) 및 도전체(542b)를 제공한 상태로, 산소를 포함하는 분위기에서 마이크로파 처리를 수행하여, 영역(530bc)의 산소 결손 및 VOH를 저감하는 것을 도모한다. 여기서, 마이크로파 처리란, 예를 들어 마이크로파를 사용하여 고밀도 플라스마를 발생시키는 전원을 갖는 장치를 사용한 처리를 가리킨다.
산소를 포함하는 분위기에서 마이크로파 처리를 수행함으로써, 마이크로파 또는 RF 등의 고주파를 사용하여 산소 가스를 플라스마화하여, 상기 산소 플라스마를 작용시킬 수 있다. 이때, 마이크로파 또는 RF 등의 고주파를 영역(530bc)에 조사할 수도 있다. 플라스마, 마이크로파 등의 작용에 의하여 영역(530bc)의 VOH를 분단하여, 수소 H를 영역(530bc)에서 제거하고 산소 결손 VO를 산소로 보전할 수 있다. 즉, 영역(530bc)에서 'VOH→H+VO'라는 반응이 일어나, 영역(530bc)의 수소 농도를 저감할 수 있다. 따라서, 영역(530bc) 내의 산소 결손 및 VOH를 저감하여, 캐리어 농도를 저하시킬 수 있다.
또한, 산소를 포함하는 분위기에서 마이크로파 처리를 수행할 때, 마이크로파, RF 등의 고주파, 또는 산소 플라스마 등의 작용은 도전체(542a) 및 도전체(542b)로 차폐되어, 영역(530ba) 및 영역(530bb)에는 미치지 않는다. 또한, 산소 플라스마의 작용은 산화물(530b) 및 도전체(542)를 덮어 제공되어 있는 절연체(571)(절연체(571a) 및 절연체(571b)) 및 절연체(580)에 의하여 저감할 수 있다. 이로써, 마이크로파 처리를 수행할 때에, 영역(530ba) 및 영역(530bb)에서 VOH의 저감 및 과잉량의 산소 공급이 발생하지 않기 때문에, 캐리어 농도의 저하를 방지할 수 있다.
또한, 절연체(552)가 되는 절연막의 성막 후, 또는 절연체(550)가 되는 절연막의 성막 후에, 산소를 포함하는 분위기에서 마이크로파 처리를 수행하는 것이 바람직하다. 이와 같이 절연체(552) 또는 절연체(550)를 통하여 산소를 포함하는 분위기에서 마이크로파 처리를 수행함으로써, 영역(530bc) 내에 산소를 효율적으로 주입할 수 있다. 또한, 절연체(552)를 도전체(542)의 측면 및 영역(530bc)의 표면과 접촉하도록 배치함으로써, 영역(530bc)에 필요 이상의 양의 산소가 주입되는 것을 억제하여, 도전체(542)의 측면이 산화되는 것을 억제할 수 있다. 또한, 절연체(550)가 되는 절연막의 성막 시에 도전체(542)의 측면이 산화되는 것을 억제할 수 있다.
또한, 영역(530bc) 내에 주입되는 산소로서는, 산소 원자, 산소 분자, 산소 라디칼(O 라디칼이라고도 함, 홀전자(unpaired electron)를 갖는 원자 또는 분자, 혹은 이온) 등 다양한 형태가 있다. 또한, 영역(530bc) 내에 주입되는 산소는 상술한 형태 중 어느 하나 또는 복수인 것이 바람직하고, 특히 산소 라디칼인 것이 적합하다. 또한, 절연체(552) 및 절연체(550)의 막질을 향상시킬 수 있기 때문에 트랜지스터(500)의 신뢰성이 향상된다.
이와 같이 하여, 산화물 반도체의 영역(530bc)에서 선택적으로 산소 결손 및 VOH를 제거하여, 영역(530bc)을 i형 또는 실질적으로 i형으로 할 수 있다. 또한, 소스 영역 또는 드레인 영역으로서 기능하는 영역(530ba) 및 영역(530bb)에 과잉량의 산소가 공급되는 것을 억제하여, n형을 유지할 수 있다. 이로써, 트랜지스터(500)의 전기 특성의 변동을 억제하고, 기판 면 내에서 트랜지스터(500)의 전기 특성의 편차를 줄일 수 있다.
상술한 바와 같은 구성으로 함으로써, 트랜지스터 특성의 편차가 적은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한, 양호한 전기 특성을 갖는 반도체 장치를 제공할 수 있다.
또한, 도 7의 (B)에 도시된 바와 같이, 트랜지스터(500)의 채널 폭 방향의 단면에서 보았을 때, 산화물(530b)의 측면과 산화물(530b)의 상면 사이에 만곡면을 가져도 좋다. 즉, 상기 측면의 단부와 상기 상면의 단부는 만곡되어도 좋다(이하, 라운드 형상이라고도 함).
상기 만곡면에서의 곡률 반경은 0nm보다 크고, 도전체(542)와 중첩되는 영역의 산화물(530b)의 막 두께보다 작거나, 또는 상기 만곡면을 갖지 않는 영역의 길이의 절반보다 작은 것이 바람직하다. 상기 만곡면에서의 곡률 반경은, 구체적으로는 0nm보다 크고 20nm 이하로, 바람직하게는 1nm 이상 15nm 이하로, 더 바람직하게는 2nm 이상 10nm 이하로 한다. 이러한 형상으로 함으로써, 산화물(530b)에 대한 절연체(552), 절연체(550), 절연체(554), 및 도전체(560)의 피복성을 높일 수 있다.
산화물(530)은 화학 조성이 상이한 복수의 산화물층의 적층 구조를 갖는 것이 바람직하다. 구체적으로는 산화물(530a)에 사용하는 금속 산화물에서 주성분인 금속 원소에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 주성분인 금속 원소에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(530a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(530b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
또한, 산화물(530b)은 CAAC-OS 등 결정성을 갖는 산화물인 것이 바람직하다. CAAC-OS 등 결정성을 갖는 산화물은 불순물 및 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 갖는다. 따라서, 소스 전극 또는 드레인 전극에 의한 산화물(530b)로부터의 산소 추출을 억제할 수 있다. 이로써, 열처리를 수행한 경우에도 산화물(530b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(500)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
여기서, 산화물(530a)과 산화물(530b)의 접합부에서 전도대 하단은 완만하게 변화된다. 바꿔 말하면, 산화물(530a)과 산화물(530b)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(530a)과 산화물(530b)이 산소 이외에 공통된 원소를 주성분으로서 가짐으로써, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(530b)이 In-M-Zn 산화물인 경우, 산화물(530a)로서 In-M-Zn 산화물, M-Zn 산화물, 원소 M의 산화물, In-Zn 산화물, 인듐 산화물 등을 사용하여도 좋다.
구체적으로는 산화물(530a)로서, In:M:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(530b)로서, In:M:Zn=1:1:1[원자수비] 또는 그 근방의 조성, 혹은 In:M:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다. 또한, 원소 M으로서 갈륨을 사용하는 것이 바람직하다.
또한, 금속 산화물을 스퍼터링법에 의하여 성막하는 경우, 상기 원자수비는 성막된 금속 산화물의 원자수비에 한정되지 않고, 금속 산화물의 성막에 사용하는 스퍼터링 타깃의 원자수비이어도 좋다.
또한, 도 7의 (A) 등에 도시된 바와 같이, 산화물(530)의 상면 및 측면과 접촉하여, 산화 알루미늄 등으로 형성되는 절연체(552)를 제공함으로써, 산화물(530)과 절연체(552)의 계면 및 그 근방에 산화물(530)에 포함되는 인듐이 편재되는 경우가 있다. 이로써, 산화물(530)의 표면 근방이 인듐 산화물에 가까운 원자수비 또는 In-Zn 산화물에 가까운 원자수비가 된다. 이와 같이 산화물(530), 특히 산화물(530b)의 표면 근방의 인듐의 원자수비가 커짐으로써 트랜지스터(500)의 전계 효과 이동도를 향상시킬 수 있다.
산화물(530a) 및 산화물(530b)을 상술한 구성으로 함으로써 산화물(530a)과 산화물(530b)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(500)는 큰 온 전류 및 높은 주파수 특성을 얻을 수 있다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581) 중 적어도 하나는 물, 수소 등의 불순물이 기판 측으로부터, 또는 트랜지스터(500)의 위쪽으로부터 트랜지스터(500)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581) 중 적어도 하나에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
또한, 본 명세서에서 배리어 절연막이란, 배리어성을 갖는 절연막을 가리킨다. 본 명세서에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)으로 한다. 또는, 대응하는 물질을 포획하거나 고착(게터링이라고도 함)하는 기능으로 한다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)로서는, 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등을 사용할 수 있다. 예를 들어 절연체(512), 절연체(544), 및 절연체(576)로서는, 수소 배리어성이 더 높은 질화 실리콘 등을 사용하는 것이 바람직하다. 또한, 예를 들어 절연체(514), 절연체(571), 절연체(574), 및 절연체(581)로서, 수소를 포획하거나 고착하는 기능이 높은, 산화 알루미늄 또는 산화 마그네슘 등을 사용하는 것이 바람직하다. 이로써, 물, 수소 등의 불순물이 절연체(512) 및 절연체(514)를 통하여 기판 측으로부터 트랜지스터(500) 측으로 확산되는 것을 억제할 수 있다. 또는, 물, 수소 등의 불순물이 절연체(581)보다 외측에 배치되어 있는 층간 절연막 등으로부터 트랜지스터(500) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(524) 등에 포함되는 산소가 절연체(512) 및 절연체(514)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(580) 등에 포함되는 산소가 절연체(574) 등을 통하여 트랜지스터(500)보다 위쪽으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(500)를 물, 수소 등의 불순물, 그리고 산소의 확산을 억제하는 기능을 갖는 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)로 둘러싸는 구조로 하는 것이 바람직하다.
여기서, 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)로서, 비정질 구조를 갖는 산화물을 사용하는 것이 바람직하다. 예를 들어 AlOx(x는 0보다 큰 임의의 수) 또는 MgOy(y는 0보다 큰 임의의 수) 등의 금속 산화물을 사용하는 것이 바람직하다. 이러한 비정질 구조를 갖는 금속 산화물에서는 산소 원자가 댕글링 본드를 갖고, 상기 댕글링 본드로 수소를 포획하거나 고착하는 성질을 갖는 경우가 있다. 이러한 비정질 구조를 갖는 금속 산화물을 트랜지스터(500)의 구성 요소로서 사용하거나 트랜지스터(500)의 주위에 제공함으로써, 트랜지스터(500)에 포함되는 수소 또는 트랜지스터(500)의 주위에 존재하는 수소를 포획하거나 고착할 수 있다. 특히 트랜지스터(500)의 채널 형성 영역에 포함되는 수소를 포획하거나 고착하는 것이 바람직하다. 비정질 구조를 갖는 금속 산화물을 트랜지스터(500)의 구성 요소로서 사용하거나 트랜지스터(500)의 주위에 제공함으로써, 양호한 특성을 갖고 신뢰성이 높은 트랜지스터(500), 및 반도체 장치를 제작할 수 있다.
또한, 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)는 비정질 구조인 것이 바람직하지만, 일부에 다결정 구조의 영역이 형성되어 있어도 좋다. 또한, 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)는 비정질 구조의 층과 다결정 구조의 층이 적층된 다층 구조이어도 좋다. 예를 들어 비정질 구조의 층 위에 다결정 구조의 층이 형성된 적층 구조이어도 좋다.
절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)의 성막은 예를 들어 스퍼터링법을 사용하여 수행하면 좋다. 스퍼터링법은 성막 가스로서 수소를 포함하는 분자를 사용하지 않아도 되기 때문에, 절연체(512), 절연체(514), 절연체(544), 절연체(571), 절연체(574), 절연체(576), 및 절연체(581)의 수소 농도를 저감할 수 있다. 또한, 성막 방법은 스퍼터링법에 한정되지 않고, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 적절히 사용하여도 좋다.
또한, 절연체(512), 절연체(544), 및 절연체(576)의 저항률을 낮추는 것이 바람직한 경우가 있다. 예를 들어 절연체(512), 절연체(544), 및 절연체(576)의 저항률을 실질적으로 1×1013Ωcm로 함으로써, 반도체 장치 제작 공정의 플라스마 등을 사용하는 처리에서 절연체(512), 절연체(544), 및 절연체(576)가 도전체(503), 도전체(542), 도전체(560) 등의 차지 업을 완화할 수 있는 경우가 있다. 절연체(512), 절연체(544), 및 절연체(576)의 저항률은 바람직하게는 1×1010Ωcm 이상 1×1015Ωcm 이하로 한다.
또한, 절연체(516), 절연체(574), 절연체(580), 및 절연체(581)는 절연체(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(516), 절연체(580), 및 절연체(581)에, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 갖는 산화 실리콘 등을 적절히 사용하면 좋다.
또한, 절연체(581)는 일례로서 층간막, 평탄화막 등으로서 기능하는 절연체로 하는 것이 바람직하다.
도전체(503)는 산화물(530) 및 도전체(560)와 중첩되도록 배치된다. 여기서 도전체(503)는 절연체(516)에 형성된 개구에 매립되도록 제공되는 것이 바람직하다. 또한, 도전체(503)의 일부가 절연체(514)에 매립되는 경우가 있다.
도전체(503)는 도전체(503a) 및 도전체(503b)를 갖는다. 도전체(503a)는 상기 개구의 바닥면 및 측벽과 접촉하여 제공된다. 도전체(503b)는 도전체(503a)에 형성된 오목부에 매립되도록 제공된다. 여기서, 도전체(503b)의 상부의 높이는 도전체(503a)의 상부의 높이 및 절연체(516)의 상부의 높이와 실질적으로 일치한다.
여기서, 도전체(503a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
도전체(503a)에, 수소의 확산을 저감하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(503b)에 포함되는 수소 등의 불순물이 절연체(524) 등을 통하여 산화물(530)로 확산되는 것을 방지할 수 있다. 또한, 도전체(503a)에, 산소의 확산을 억제하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(503b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서, 도전체(503a)로서는, 상기 도전성 재료를 단층 또는 적층하면 좋다. 예를 들어 도전체(503a)에는 질화 타이타늄을 사용하면 좋다.
또한, 도전체(503b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 도전체(503b)에는 텅스텐을 사용하면 좋다.
도전체(503)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(503)에 인가하는 전위를 도전체(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(500)의 문턱 전압(Vth)을 제어할 수 있다. 특히 도전체(503)에 음의 전위를 인가함으로써, 트랜지스터(500)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있다. 따라서, 도전체(503)에 음의 전위를 인가하는 경우에는, 인가하지 않은 경우와 비교하여 도전체(560)에 인가하는 전위가 0V일 때의 드레인 전류를 저감할 수 있다.
또한, 도전체(503)의 전기 저항률은 상기 도전체(503)에 인가하는 전위를 고려하여 설계되고, 도전체(503)의 막 두께는 상기 전기 저항률에 맞추어 설정된다. 또한, 절연체(516)의 막 두께는 도전체(503)와 거의 같다. 여기서, 도전체(503)의 설계의 허용 범위에서 도전체(503) 및 절연체(516)의 막 두께를 얇게 하는 것이 바람직하다. 절연체(516)의 막 두께를 얇게 함으로써, 절연체(516) 내에 포함되는 수소 등의 불순물의 절대량을 저감할 수 있기 때문에 상기 불순물이 산화물(530)로 확산되는 것을 저감할 수 있다.
또한, 도전체(503)는 상면에서 보았을 때, 산화물(530)에서의 도전체(542a) 및 도전체(542b)와 중첩되지 않는 영역의 크기보다 크게 제공되는 것이 좋다. 특히 도 7의 (B)에 도시된 바와 같이, 도전체(503)는 산화물(530a) 및 산화물(530b)의 채널 폭 방향의 단부보다 외측의 영역에서도 연장되는 것이 바람직하다. 즉, 산화물(530)의 채널 폭 방향에서의 측면의 외측에서 도전체(503)와 도전체(560)는 절연체를 개재하여 중첩되는 것이 바람직하다. 상기 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전체(560)의 전계와 제 2 게이트 전극으로서 기능하는 도전체(503)의 전계에 의하여, 산화물(530)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 및 제 2 게이트의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한, 본 명세서 등에서 S-channel 구조의 트랜지스터란, 한 쌍의 게이트 전극 중 한쪽 및 다른 쪽의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 말한다. 또한, 본 명세서 등에서 개시하는 S-channel 구조는 Fin형 구조 및 플레이너형 구조와는 상이하다. S-channel 구조를 채용함으로써, 단채널 효과에 대한 내성을 높일 수 있고, 바꿔 말하면 단채널 효과가 일어나기 어려운 트랜지스터로 할 수 있다.
또한, 도 7의 (B) 등에 도시된 바와 같이, 도전체(503)는 연장되어 배선으로서도 기능한다. 다만, 이에 한정되지 않고, 도전체(503) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한, 도전체(503)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(503)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한, 트랜지스터(500)에서는 도전체(503)를 도전체(503a) 및 도전체(503b)가 적층된 구성으로 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 도전체(503)를 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다.
절연체(522) 및 절연체(524)는 게이트 절연체로서 기능한다.
절연체(522)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 또한, 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(522)는 절연체(524)보다 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 갖는 것이 바람직하다.
절연체(522)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 상기 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이러한 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터 기판 측으로의 산소의 방출과, 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 확산을 억제하는 층으로서 기능한다. 따라서, 절연체(522)를 제공함으로써, 수소 등의 불순물이 트랜지스터(500)의 내측으로 확산되는 것을 억제하고, 산화물(530) 내에 산소 결손이 생성되는 것을 억제할 수 있다. 또한, 도전체(503)가 절연체(524) 또는 산화물(530)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
또는, 상기 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는, 이들 절연체를 질화 처리하여도 좋다. 또한, 절연체(522)로서는 이들 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 절연체(522)로서는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄 등의 소위 high-k 재료를 포함하는 절연체를 단층으로 또는 적층하여 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다. 또한, 절연체(522)에는, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 유전율이 높은 물질을 사용할 수 있는 경우도 있다.
산화물(530)과 접촉하는 절연체(524)에는, 예를 들어 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다.
또한, 트랜지스터(500)의 제작 공정에서, 산화물(530)의 표면이 노출된 상태에서 가열 처리를 수행하면 적합하다. 상기 가열 처리는 예를 들어 100℃ 이상 600℃ 이하에서, 바람직하게는 350℃ 이상 550℃ 이하에서 수행하면 좋다. 또한, 가열 처리는 질소 가스 또는 불활성 가스 분위기, 혹은 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이로써, 산화물(530)에 산소를 공급함으로써, 산소 결손(VO)을 저감할 수 있다. 또한, 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 또는, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행한 후에, 연속하여 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 수행하여도 좋다.
또한, 산화물(530)에 대하여 가산소화 처리를 수행함으로써, 공급된 산소에 의하여 산화물(530) 내의 산소 결손을 수복(修復)할 수 있고, 바꿔 말하면 'VO+O→null'이라는 반응을 촉진시킬 수 있다. 또한, 산화물(530) 내에 잔존한 수소와 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거(탈수화)할 수 있다. 이로써, 산화물(530) 내에 잔존한 수소가 산소 결손과 재결합하여 VOH가 형성되는 것을 억제할 수 있다.
또한, 절연체(522) 및 절연체(524)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 또한, 절연체(524)는 산화물(530a)과 중첩하여 섬 형상으로 형성하여도 좋다. 이 경우 절연체(544)가 절연체(524)의 측면 및 절연체(522)의 상면과 접촉하는 구성이 된다.
도전체(542a) 및 도전체(542b)는 산화물(530b)의 상면과 접촉하여 제공된다. 도전체(542a) 및 도전체(542b)는 각각 트랜지스터(500)의 소스 전극 또는 드레인 전극으로서 기능한다.
도전체(542)(도전체(542a) 및 도전체(542b))로서는, 예를 들어 탄탈럼을 포함하는 질화물, 타이타늄을 포함하는 질화물, 몰리브데넘을 포함하는 질화물, 텅스텐을 포함하는 질화물, 탄탈럼 및 알루미늄을 포함하는 질화물, 타이타늄 및 알루미늄을 포함하는 질화물 등을 사용하는 것이 바람직하다. 본 발명의 일 형태에서는 탄탈럼을 포함하는 질화물이 특히 바람직하다. 또한, 예를 들어 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하여도 좋다. 이들 재료는 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한, 산화물(530b) 등에 포함되는 수소가 도전체(542a) 또는 도전체(542b)로 확산되는 경우가 있다. 특히 도전체(542a) 또는 도전체(542b)에 탄탈럼을 포함하는 질화물을 사용함으로써, 산화물(530b) 등에 포함되는 수소는 도전체(542a) 또는 도전체(542b)로 확산되기 쉽고, 확산된 수소는 도전체(542a) 또는 도전체(542b)가 갖는 질소와 결합하는 경우가 있다. 즉, 산화물(530b) 등에 포함되는 수소는 도전체(542a) 또는 도전체(542b)에 흡수되는 경우가 있다.
또한, 도전체(542)의 측면과 도전체(542)의 상면 사이에 만곡면이 형성되지 않는 것이 바람직하다. 상기 만곡면이 형성되지 않는 도전체(542)로 함으로써, 채널 폭 방향의 단면에서의 도전체(542)의 단면적을 크게 할 수 있다. 이로써, 도전체(542)의 도전율을 높여, 트랜지스터(500)의 온 전류를 크게 할 수 있다.
절연체(571a)는 도전체(542a)의 상면과 접촉하여 제공되고, 절연체(571b)는 도전체(542b)의 상면과 접촉하여 제공된다. 절연체(571)는 적어도 산소에 대한 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(571)는 산소의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(571)는 절연체(580)보다 산소의 확산을 억제하는 기능을 갖는 것이 바람직하다. 절연체(571)에는 예를 들어 질화 실리콘 등의 실리콘을 포함하는 질화물을 사용하면 좋다. 또한, 절연체(571)는 수소 등의 불순물을 포획하는 기능을 갖는 것이 바람직하다. 그 경우, 절연체(571)로서는 비정질 구조를 갖는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 사용하면 좋다. 특히 절연체(571)에 비정질 구조를 갖는 산화 알루미늄 또는 비정질 구조의 산화 알루미늄을 사용함으로써, 더 효과적으로 수소를 포획하거나 고착할 수 있는 경우가 있기 때문에 바람직하다. 이로써, 특성이 양호하고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
절연체(544)는 절연체(524), 산화물(530a), 산화물(530b), 도전체(542), 및 절연체(571)를 덮도록 제공된다. 절연체(544)로서 수소를 포획하거나 고착하는 기능을 갖는 것이 바람직하다. 그 경우, 절연체(544)로서는 질화 실리콘 또는 비정질 구조를 갖는 금속 산화물, 예를 들어 산화 알루미늄 또는 산화 마그네슘 등의 절연체를 포함하는 것이 바람직하다. 또한, 예를 들어 절연체(544)로서 산화 알루미늄과, 상기 산화 알루미늄 위의 질화 실리콘의 적층막을 사용하여도 좋다.
상술한 바와 같은 절연체(571) 및 절연체(544)를 제공함으로써, 산소에 대한 배리어성을 갖는 절연체로 도전체(542)를 감쌀 수 있다. 즉, 절연체(524) 및 절연체(580)에 포함되는 산소가 도전체(542)로 확산되는 것을 방지할 수 있다. 이로써, 절연체(524) 및 절연체(580)에 포함되는 산소에 의하여 도전체(542)가 직접 산화되어 저항률이 증대되고 온 전류가 저감되는 것을 억제할 수 있다.
절연체(552)는 게이트 절연체의 일부로서 기능한다. 절연체(552)로서는 산소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 절연체(552)로서는 상술한 절연체(574)에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(552)로서, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 상기 절연체에는 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 하프늄 및 실리콘을 포함하는 산화물(하프늄 실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(552)에 산화 알루미늄을 사용한다. 이 경우, 절연체(552)는 적어도 산소와 알루미늄을 갖는다.
도 7의 (B)에 도시된 바와 같이, 절연체(552)는 산화물(530b)의 상면 및 측면, 산화물(530a)의 측면, 절연체(524)의 측면, 및 절연체(522)의 상면과 접촉하여 제공된다. 즉, 산화물(530a), 산화물(530b), 및 절연체(524)에서 도전체(560)와 중첩되는 영역은 채널 폭 방향의 단면에서 절연체(552)로 덮여 있다. 이로써, 열처리 등을 수행한 경우에 산화물(530a) 및 산화물(530b)에서 산소가 이탈되는 것을 산소에 대한 배리어성을 갖는 절연체(552)로 차단할 수 있다. 따라서, 산화물(530a) 및 산화물(530b)에서의 산소 결손(VO)의 형성을 저감할 수 있다. 이로써, 영역(530bc)에 형성되는 산소 결손(VO) 및 VOH를 저감할 수 있다. 따라서, 트랜지스터(500)의 전기 특성을 양호하게 하고 신뢰성을 향상시킬 수 있다.
또한, 반대로, 절연체(580) 및 절연체(550) 등에 과잉량의 산소가 포함되어도 상기 산소가 산화물(530a) 및 산화물(530b)에 과잉으로 공급되는 것을 억제할 수 있다. 따라서, 영역(530bc)을 통하여 영역(530ba) 및 영역(530bb)이 과잉으로 산화되어 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으키는 것을 억제할 수 있다.
또한, 도 7의 (A)에 도시된 바와 같이, 절연체(552)는 도전체(542), 절연체(571), 절연체(544), 및 절연체(580) 각각의 측면과 접촉하여 제공된다. 따라서, 도전체(542)의 측면이 산화되어 상기 측면에 산화막이 형성되는 것을 저감할 수 있다. 이로써, 트랜지스터(500)의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으키는 것을 억제할 수 있다.
또한, 절연체(552)는 절연체(554), 절연체(550), 및 도전체(560)와 함께, 절연체(580) 등에 형성된 개구에 제공될 필요가 있다. 트랜지스터(500)의 미세화를 도모할 때 절연체(552)의 막 두께는 얇은 것이 바람직하다. 절연체(552)의 막 두께는 0.1nm 이상, 0.5nm 이상, 또는 1.0nm 이상으로 하는 것이 바람직하고, 또한 1.0nm 이하, 3.0nm 이하, 또는 5.0nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(552)는 적어도 일부에서 상기와 같은 막 두께의 영역을 가지면 좋다. 또한, 절연체(552)의 막 두께는 절연체(550)의 막 두께보다 얇은 것이 바람직하다. 이 경우, 절연체(552)는 적어도 일부에서 절연체(550)보다 막 두께가 얇은 영역을 가지면 좋다.
절연체(552)를 상술한 바와 같이 얇은 막 두께로 성막하기 위해서는 ALD법을 사용하여 성막하는 것이 바람직하다. ALD법에는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응제를 사용하는 PEALD(Plasma Enhanced ALD)법 등이 있다. PEALD법에서는 플라스마를 이용함으로써 더 낮은 온도에서 성막할 수 있기 때문에 바람직한 경우가 있다.
ALD법에서는 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막이 가능하고, 종횡비가 높은 구조에 대한 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 저온에서의 성막이 가능하다는 등의 효과가 있다. 따라서, 절연체(552)를 절연체(580) 등에 형성된 개구의 측면 등에 높은 피복성으로, 상기와 같이 얇은 막 두께로 성막할 수 있다.
또한, ALD법에서 사용하는 전구체에는 탄소 등이 포함되는 경우가 있다. 그러므로, ALD법으로 제공된 막은, 다른 성막법으로 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한, 불순물의 정량은 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 또는 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
절연체(550)는 게이트 절연체의 일부로서 기능한다. 절연체(550)는 절연체(552)의 상면과 접촉하여 배치되는 것이 바람직하다. 절연체(550)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘 등을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다. 이 경우, 절연체(550)는 적어도 산소와 실리콘을 갖는다.
절연체(550)는 절연체(524)와 같은 식으로, 절연체(550) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 또는 0.5nm 이상으로 하는 것이 바람직하고, 또한 15nm 이하 또는 20nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(550)는 적어도 일부에서 상기와 같은 막 두께의 영역을 가지면 좋다.
도 7의 (A) 및 (B) 등에는 절연체(550)를 단층으로 하는 구성에 대하여 도시하였지만, 본 발명은 이에 한정되지 않고 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 도 9의 (B)에 도시된 바와 같이, 절연체(550)를 절연체(550a)와, 절연체(550a) 위의 절연체(550b)의 2층의 적층 구조로 하여도 좋다.
도 9의 (B)에 도시된 바와 같이, 절연체(550)를 2층의 적층 구조로 하는 경우, 아래층인 절연체(550a)는 산소를 투과시키기 쉬운 절연체를 사용하여 형성되고, 위층인 절연체(550b)는 산소의 확산을 억제하는 기능을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 이러한 구성으로 함으로써, 절연체(550a)에 포함되는 산소가 도전체(560)로 확산되는 것을 억제할 수 있다. 즉, 산화물(530)에 공급하는 산소량의 감소를 억제할 수 있다. 또한, 절연체(550a)에 포함되는 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 예를 들어 절연체(550a)는 상술한 절연체(550)에 사용할 수 있는 재료를 사용하여 제공되고, 절연체(550b)에는 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 상기 절연체에는 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 하프늄 및 실리콘을 포함하는 산화물(하프늄 실리케이트) 등을 사용할 수 있다. 본 실시형태에서는 절연체(550b)에 산화 하프늄을 사용한다. 이 경우, 절연체(550b)는 적어도 산소와 하프늄을 갖는다. 또한, 절연체(550b)의 막 두께는 0.5nm 이상 또는 1.0nm 이상으로 하는 것이 바람직하고, 또한 3.0nm 이하 또는 5.0nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(550b)는 적어도 일부에서 상기와 같은 막 두께의 영역을 가지면 좋다.
또한, 절연체(550a)에 산화 실리콘, 산화질화 실리콘 등을 사용하는 경우, 절연체(550b)에는 비유전율이 높은 high-k 재료인 절연성 재료를 사용하여도 좋다. 게이트 절연체를 절연체(550a)와 절연체(550b)의 적층 구조로 함으로써, 열에 대하여 안정적이고, 또한 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 게이트 절연체의 물리적 막 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있게 된다. 또한, 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다. 따라서, 절연체(550)의 절연 내압을 높일 수 있다.
절연체(554)는 게이트 절연체의 일부로서 기능한다. 절연체(554)로서는 수소에 대한 배리어 절연막을 사용하는 것이 바람직하다. 이로써, 도전체(560)에 포함되는 수소 등의 불순물이 절연체(550) 및 산화물(530b)로 확산되는 것을 방지할 수 있다. 절연체(554)로서는 상술한 절연체(576)에 사용할 수 있는 절연체를 사용하면 좋다. 예를 들어 절연체(554)에는 PEALD법으로 성막한 질화 실리콘을 사용하면 좋다. 이 경우, 절연체(554)는 적어도 질소와 실리콘을 갖는다.
또한, 절연체(554)가 산소에 대한 배리어성을 더 가져도 좋다. 이로써, 절연체(550)에 포함되는 산소가 도전체(560)로 확산되는 것을 억제할 수 있다.
또한, 절연체(554)는 절연체(552), 절연체(550), 및 도전체(560)와 함께, 절연체(580) 등에 형성된 개구에 제공될 필요가 있다. 트랜지스터(500)의 미세화를 도모할 때 절연체(554)의 막 두께는 얇은 것이 바람직하다. 절연체(554)의 막 두께는 0.1nm 이상, 0.5nm 이상, 또는 1.0nm 이상으로 하는 것이 바람직하고, 또한 3.0nm 이하 또는 5.0nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 이 경우, 절연체(554)는 적어도 일부에서 상기와 같은 막 두께의 영역을 가지면 좋다. 또한, 절연체(554)의 막 두께는 절연체(550)의 막 두께보다 얇은 것이 바람직하다. 이 경우, 절연체(554)는 적어도 일부에서 절연체(550)보다 막 두께가 얇은 영역을 가지면 좋다.
도전체(560)는 트랜지스터(500)의 제 1 게이트 전극으로서 기능한다. 도전체(560)는 도전체(560a)와, 도전체(560a) 위에 배치된 도전체(560b)를 갖는 것이 바람직하다. 예를 들어 도전체(560a)는 도전체(560b)의 바닥면 및 측면을 감싸도록 배치되는 것이 바람직하다. 또한, 도 7의 (A), (B)에 도시된 바와 같이, 도전체(560)의 상부의 높이의 위치는 절연체(550)의 상부의 높이의 위치와 실질적으로 일치한다. 또한, 도 7의 (A), (B)에서는 도전체(560)는 도전체(560a)와 도전체(560b)의 2층 구조로서 도시하였지만, 도전체(560)는 상기 2층 구조 이외에는 단층 구조 또는 3층 이상의 적층 구조으로 할 수 있다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
또한, 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소로 인하여 도전체(560b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한, 도전체(560)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(560b)는 적층 구조로 할 수 있다. 구체적으로는, 예를 들어 도전체(560b)는 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 할 수 있다.
또한, 트랜지스터(500)에서는 도전체(560)가 절연체(580) 등에 형성되어 있는 개구를 매립하도록 자기 정합(self-aligned)적으로 형성된다. 도전체(560)를 이와 같이 형성함으로써, 도전체(542a)와 도전체(542b) 사이의 영역에 도전체(560)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한, 도 7의 (B)에 도시된 바와 같이, 트랜지스터(500)의 채널 폭 방향에서, 절연체(522)의 바닥면을 기준으로 하였을 때의, 도전체(560)에서 도전체(560)와 산화물(530b)이 중첩되지 않는 영역의 바닥면의 높이는 산화물(530b)의 바닥면의 높이보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(560)가 절연체(550) 등을 개재하여 산화물(530b)의 채널 형성 영역의 측면 및 상면을 덮는 구성으로 함으로써, 도전체(560)의 전계를 산화물(530b)의 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서, 트랜지스터(500)의 온 전류를 증대시켜 주파수 특성을 향상시킬 수 있다. 절연체(522)의 바닥면을 기준으로 하였을 때의, 산화물(530a) 및 산화물(530b)과 도전체(560)가 중첩되지 않는 영역의 도전체(560)의 바닥면의 높이와, 산화물(530b)의 바닥면의 높이의 차이는 0nm 이상, 3nm 이상, 또는 5nm 이상으로 하는 것이 바람직하고, 또한 20nm 이하, 50nm 이하, 또는 100nm 이하로 하는 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다.
절연체(580)는 절연체(544) 위에 제공되고, 절연체(550) 및 도전체(560)가 제공되는 영역에 개구가 형성되어 있다. 또한, 절연체(580)의 상면은 평탄화되어 있어도 좋다.
층간막으로서 기능하는 절연체(580)는 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 절연체(580)는 예를 들어 절연체(516)와 같은 재료를 사용하여 제공되는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 공공을 갖는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함하는 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(580) 내의 물, 수소 등의 불순물의 농도는 저감되어 있는 것이 바람직하다. 예를 들어 절연체(580)에는 산화 실리콘, 산화질화 실리콘 등, 실리콘을 포함하는 산화물을 적절히 사용하면 좋다.
절연체(574)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(580)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하고, 수소 등의 불순물을 포획하는 기능을 갖는 것이 바람직하다. 또한, 절연체(574)는 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(574)로서는 비정질 구조를 갖는 금속 산화물, 예를 들어 산화 알루미늄 등의 절연체를 사용하면 좋다. 이 경우, 절연체(574)는 적어도 산소와 알루미늄을 갖는다. 절연체(512)와 절연체(581)에 끼워진 영역 내에서, 절연체(580)와 접촉하여, 수소 등의 불순물을 포획하는 기능을 갖는 절연체(574)를 제공함으로써, 절연체(580) 등에 포함되는 수소 등의 불순물을 포획하고, 상기 영역 내에서의 수소의 양을 일정한 값으로 할 수 있다. 특히 절연체(574)에 비정질 구조를 갖는 산화 알루미늄을 사용함으로써, 더 효과적으로 수소를 포획하거나 고착할 수 있는 경우가 있기 때문에 바람직하다. 이로써, 특성이 양호하고 신뢰성이 높은 트랜지스터(500) 및 반도체 장치를 제작할 수 있다.
절연체(576)는 물, 수소 등의 불순물이 위쪽으로부터 절연체(580)로 확산되는 것을 억제하는 배리어 절연막으로서 기능한다. 절연체(576)는 절연체(574) 위에 배치된다. 절연체(576)에는 질화 실리콘 또는 질화산화 실리콘 등의 실리콘을 포함하는 질화물을 사용하는 것이 바람직하다. 예를 들어 절연체(576)에 스퍼터링법으로 성막된 질화 실리콘을 사용하면 좋다. 절연체(576)를 스퍼터링법으로 성막함으로써, 밀도가 높은 질화 실리콘막을 형성할 수 있다. 또한, 절연체(576)로서, 스퍼터링법으로 성막된 질화 실리콘 위에 PEALD법 또는 CVD법으로 성막된 질화 실리콘을 더 적층하여도 좋다.
또한, 트랜지스터(500)의 제 1 단자 및 제 2 단자 중 한쪽은 플러그로서 기능하는 도전체(540a)와 전기적으로 접속되고, 트랜지스터(500)의 제 1 단자 및 제 2 단자 중 다른 쪽은 도전체(540b)와 전기적으로 접속되어 있다. 또한, 본 명세서 등에서는 도전체(540a) 및 도전체(540b)를 통틀어 도전체(540)라고 부르기로 한다.
도전체(540a)는 일례로서 도전체(542a)와 중첩되는 영역에 제공되어 있다. 구체적으로는, 도전체(542a)와 중첩되는 영역에서 도 7의 (A)에 도시된 절연체(571), 절연체(544), 절연체(580), 절연체(574), 절연체(576), 및 절연체(581), 그리고 도 6에 도시된 절연체(582) 및 절연체(586)에는 개구부가 형성되어 있고, 도전체(540a)는 상기 개구부의 내측에 제공되어 있다. 또한, 도전체(540b)는 일례로서 도전체(542b)와 중첩되는 영역에 제공되어 있다. 구체적으로는, 도전체(542b)와 중첩되는 영역에서 도 7의 (A)에 도시된 절연체(571), 절연체(544), 절연체(580), 절연체(574), 절연체(576), 및 절연체(581), 그리고 도 6에 도시된 절연체(582) 및 절연체(586)에는 개구부가 형성되어 있고, 도전체(540b)는 상기 개구부의 내측에 제공되어 있다. 또한, 절연체(582) 및 절연체(586)에 대해서는 후술한다.
또한, 도 7의 (A)에 도시된 바와 같이, 도전체(542a)와 중첩되는 영역의 개구부의 측면과 도전체(540a) 사이에는 불순물에 대하여 배리어성을 갖는 절연체로서 절연체(541a)를 제공하여도 좋다. 마찬가지로, 도전체(542b)와 중첩되는 영역의 개구부의 측면과 도전체(540b) 사이에는 불순물에 대하여 배리어성을 갖는 절연체로서 절연체(541b)를 제공하여도 좋다. 또한, 본 명세서 등에서는 절연체(541a) 및 절연체(541b)를 통틀어 절연체(541)라고 부르기로 한다.
도전체(540a) 및 도전체(540b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(540a) 및 도전체(540b)는 적층 구조로 하여도 좋다.
또한, 도전체(540)를 적층 구조로 하는 경우, 절연체(574), 절연체(576), 절연체(581), 절연체(580), 절연체(544), 및 절연체(571) 근방에 배치되는 제 1 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 또한, 절연체(576)보다 위층에 포함되는 물, 수소 등의 불순물이 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다.
절연체(541a) 및 절연체(541b)로서는 절연체(544) 등에 사용할 수 있는 배리어 절연막을 사용하면 좋다. 예를 들어 절연체(541a) 및 절연체(541b)로서는 질화 실리콘, 산화 알루미늄, 질화산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(541a) 및 절연체(541b)는 절연체(580)와 접촉하여 제공되기 때문에, 절연체(580) 등에 포함되는 물, 수소 등의 불순물이 도전체(540a) 및 도전체(540b)를 통하여 산화물(530)에 혼입되는 것을 억제할 수 있다. 특히 질화 실리콘은 수소에 대한 차단성이 높기 때문에 적합하다. 또한, 절연체(580)에 포함되는 산소가 도전체(540a) 및 도전체(540b)에 흡수되는 것을 방지할 수 있다.
절연체(541a) 및 절연체(541b)를 도 7의 (A)에 도시된 바와 같이 적층 구조로 하는 경우, 절연체(580) 등의 개구의 내벽과 접촉하는 제 1 절연체와, 그 내측의 제 2 절연체로서는 산소에 대한 배리어 절연막과 수소에 대한 배리어 절연막을 조합한 것을 사용하는 것이 바람직하다.
예를 들어 제 1 절연체로서 ALD법으로 성막된 산화 알루미늄을 사용하고, 제 2 절연체로서 PEALD법으로 성막된 질화 실리콘을 사용하면 좋다. 이러한 구성으로 함으로써, 도전체(540)의 산화를 억제하고, 도전체(540)에 수소가 혼입되는 것을 저감할 수 있다.
또한, 트랜지스터(500)에서는 절연체(541)의 제 1 절연체 및 절연체(541)의 제 2 도전체가 적층된 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 절연체(541)를 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다. 또한, 트랜지스터(500)에서는 도전체(540)의 제 1 도전체 및 도전체(540)의 제 2 도전체가 적층된 구성을 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(540)를 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다.
또한, 도 6에 도시된 바와 같이, 도전체(540a)의 상부 및 도전체(540b)의 상부와 접촉하여, 배선으로서 기능하는 도전체(610), 도전체(612) 등을 배치하여도 좋다. 도전체(610), 도전체(612)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상기 도전체는 적층 구조로 할 수도 있다. 구체적으로, 예를 들어 상기 도전체는 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한, 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
또한, 본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조는 도 6, 도 7의 (A), (B), 및 도 8에 도시된 트랜지스터(500)에 한정되지 않는다. 본 발명의 일 형태의 반도체 장치에 포함되는 트랜지스터의 구조는 상황에 따라 변경하여도 좋다.
예를 들어 도 6, 도 7의 (A), (B), 및 도 8에 도시된 트랜지스터(500)는 도 10에 도시된 구성으로 하여도 좋다. 도 10의 트랜지스터는 산화물(543a) 및 산화물(543b)을 갖는 점에서 도 6, 도 7의 (A), (B), 및 도 8에 도시된 트랜지스터(500)와 상이하다. 또한, 본 명세서 등에서는 산화물(543a) 및 산화물(543b)을 통틀어 산화물(543)이라고 부르기로 한다. 또한, 도 10의 트랜지스터의 채널 폭 방향의 단면의 구성에 대해서는 도 7의 (B)에 도시된 트랜지스터(500)의 단면과 같은 구성으로 할 수 있다.
산화물(543a)은 산화물(530b)과 도전체(542a) 사이에 제공되고, 산화물(543b)은 산화물(530b)과 도전체(542b) 사이에 제공된다. 여기서 산화물(543a)은 산화물(530b)의 상면 및 도전체(542a)의 하면과 접촉하는 것이 바람직하다. 또한, 산화물(543b)은 산화물(530b)의 상면 및 도전체(542b)의 하면과 접촉하는 것이 바람직하다.
산화물(543)은 산소의 투과를 억제하는 기능을 갖는 것이 바람직하다. 소스 전극 또는 드레인 전극으로서 기능하는 도전체(542)와 산화물(530b) 사이에 산소의 투과를 억제하는 기능을 갖는 산화물(543)을 배치함으로써, 도전체(542)와 산화물(530b) 사이의 전기 저항이 저감되기 때문에 바람직하다. 이러한 구성으로 함으로써, 트랜지스터(500)의 전기 특성, 전계 효과 이동도, 및 신뢰성을 향상시킬 수 있는 경우가 있다.
또한, 산화물(543)로서 원소 M을 갖는 금속 산화물을 사용하여도 좋다. 특히 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하는 것이 좋다. 또한, 산화물(543)은 산화물(530b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한, 산화물(543)로서 산화 갈륨을 사용하여도 좋다. 또한, 산화물(543)로서 In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는 산화물에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(543)의 막 두께는 0.5nm 이상 또는 1nm 이상인 것이 바람직하고, 또한 2nm 이하, 3nm 이하, 또는 5nm 이하인 것이 바람직하다. 또한, 상술한 하한값 및 상한값은 각각 조합할 수 있는 것으로 한다. 또한, 산화물(543)은 결정성을 갖는 것이 바람직하다. 산화물(543)이 결정성을 갖는 경우, 산화물(530) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(543)이 육방정 등의 결정 구조를 가지면, 산화물(530) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
절연체(581) 위에는 절연체(582)가 제공되고, 절연체(582) 위에는 절연체(586)가 제공되어 있다.
절연체(582)에는 산소 및 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 따라서, 절연체(582)에는 절연체(514)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(582)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
또한, 절연체(586)에는 절연체(320)와 같은 재료를 사용할 수 있다. 또한, 이들 절연체에 유전율이 비교적 낮은 재료를 적용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(586)로서 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
이어서 도 6 및 도 8에 도시된 반도체 장치에 포함되는 용량 소자(600), 및 그 주변의 배선 또는 플러그에 대하여 설명한다. 또한, 도 6 및 도 8에 도시된 트랜지스터(500)의 위쪽에는 용량 소자(600)와, 배선 및/또는 플러그가 제공되어 있다.
용량 소자(600)는 일례로서 도전체(610)와, 도전체(620)와, 절연체(630)를 갖는다.
도전체(540a) 및 도전체(540b) 중 한쪽, 도전체(546), 그리고 절연체(586) 위에는 도전체(610)가 제공되어 있다. 도전체(610)는 용량 소자(600)의 한 쌍의 전극 중 한쪽으로서의 기능을 갖는다.
또한, 도전체(540a) 및 도전체(540b) 중 다른 쪽, 그리고 절연체(586) 위에는 도전체(612)가 제공된다. 도전체(612)는 트랜지스터(500)와 그 위쪽에 배치되는 회로 소자, 배선 등을 전기적으로 접속하는 플러그, 배선, 단자 등으로서의 기능을 갖는다.
또한, 도전체(612) 및 도전체(610)는 동시에 형성하여도 좋다.
도전체(612) 및 도전체(610)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등을 사용할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도 6에서는 도전체(612) 및 도전체(610)는 단층 구조로 도시하였지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(586), 도전체(610) 위에는 절연체(630)가 제공되어 있다. 절연체(630)는 용량 소자(600)에서 한 쌍의 전극 사이에 끼워지는 유전체로서 기능한다.
절연체(630)로서는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄, 산화 지르코늄 등을 사용할 수 있다. 또한, 절연체(630)는 상술한 재료를 사용하여 적층으로 또는 단층으로 제공할 수 있다.
또한, 예를 들어 절연체(630)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하여도 좋다. 상기 구성으로 하면, 용량 소자(600)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되어 용량 소자(600)의 정전 파괴를 억제할 수 있다.
또한, 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물, 실리콘 및 하프늄을 갖는 산화질화물, 또는 실리콘 및 하프늄을 갖는 질화물 등이 있다.
또는, 절연체(630)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 high-k 재료를 포함하는 절연체를 단층으로 또는 적층하여 사용하여도 좋다. 또한, 절연체(630)로서는 하프늄과 지르코늄이 포함되는 화합물 등을 사용하여도 좋다. 반도체 장치의 미세화 및 고집적화가 진행되면, 게이트 절연체 및 용량 소자에 사용하는 유전체의 박막화로 인하여 트랜지스터, 용량 소자 등의 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체 및 용량 소자에 사용하는 유전체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감, 및 용량 소자의 용량의 확보가 가능해진다.
절연체(630)를 개재하여 도전체(610)와 중첩되도록 도전체(620)를 제공한다. 도전체(610)는 용량 소자(600)의 한 쌍의 전극 중 한쪽으로서의 기능을 갖는다.
또한, 도전체(620)에는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐, 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한, 도전체 등의 다른 구조와 동시에 형성하는 경우에는 저저항 금속 재료인 Cu(구리), Al(알루미늄) 등을 사용하면 좋다. 또한, 예를 들어 도전체(620)에는 도전체(610)에 적용할 수 있는 재료를 사용할 수 있다. 또한, 도전체(620)는 단층 구조가 아니라 2층 이상의 적층 구조로 하여도 좋다.
도전체(620) 및 절연체(630) 위에는 절연체(640)가 제공되어 있다. 절연체(640)로서는 예를 들어 트랜지스터(500)가 제공되어 있는 영역에 수소, 불순물 등이 확산되지 않도록 하는 배리어성을 갖는 막을 사용하는 것이 바람직하다. 따라서, 절연체(324)와 같은 재료를 사용할 수 있다.
절연체(640) 위에는 절연체(650)가 제공되어 있다. 절연체(650)는 절연체(320)와 같은 재료를 사용하여 제공할 수 있다. 또한, 절연체(650)는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 그러므로, 절연체(650)에는 예를 들어 절연체(324)에 적용할 수 있는 재료를 사용할 수 있다.
또한, 도 6 및 도 8에 도시된 용량 소자(600)는 플레이너형으로 하였지만, 용량 소자의 형상은 이에 한정되지 않는다. 용량 소자(600)는 플레이너형이 아니라, 예를 들어 실린더형으로 하여도 좋다.
또한, 용량 소자(600)의 위쪽에는 배선층을 제공하여도 좋다. 예를 들어 도 6에서 절연체(411), 절연체(412), 절연체(413), 및 절연체(414)가 절연체(650)의 위쪽에 이 순서대로 제공되어 있다. 또한, 절연체(411), 절연체(412), 및 절연체(413)에 플러그 또는 배선으로서 기능하는 도전체(416)가 제공되어 있는 구성을 나타내었다. 또한, 도전체(416)는 일례로서 후술하는 도전체(660)와 중첩되는 영역에 제공될 수 있다.
또한, 절연체(630), 절연체(640), 및 절연체(650)에는 도전체(612)와 중첩되는 영역에 개구부가 제공되고, 상기 개구부를 매립하도록 도전체(660)가 제공되어 있다. 도전체(660)는 상술한 배선층에 포함되는 도전체(416)와 전기적으로 접속되는 플러그, 배선으로서 기능한다.
절연체(411) 및 절연체(414)로서는 예를 들어 절연체(324) 등과 같은 식으로 물, 수소 등의 불순물에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 그러므로, 절연체(411) 및 절연체(414)에는 예를 들어 절연체(324) 등에 적용할 수 있는 재료를 사용할 수 있다.
절연체(412) 및 절연체(413)로서는, 예를 들어 절연체(326)와 같은 식으로 배선 사이에 생기는 기생 용량을 저감하기 위하여, 비유전율이 비교적 낮은 절연체를 사용하는 것이 바람직하다.
또한, 도전체(612) 및 도전체(416)는 예를 들어 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
<트랜지스터와 강유전 커패시터의 구성예>
다음으로, 금속 산화물이 채널 형성 영역에 포함되는 트랜지스터(500) 내 또는 그 주변에 강유전성을 가질 수 있는 유전체가 제공되어 있는 구성에 대하여 설명한다.
도 11의 (A)는 도 6, 도 7의 (A) 등의 트랜지스터(500)의 구성에 강유전성을 가질 수 있는 유전체가 제공된 트랜지스터의 구성의 일례를 도시한 것이다.
도 11의 (A)에 도시된 트랜지스터는 제 2 게이트 절연체로서 기능하는 절연체(522)를 절연체(520)로 치환한 구성이다. 절연체(520)에는 일례로서 강유전성을 가질 수 있는 유전체를 사용할 수 있다.
그러므로, 도 11의 (A)의 트랜지스터에서는, 제 2 게이트 전극으로서 기능하는 도전체(503)와, 산화물(530) 사이에 강유전 커패시터를 제공할 수 있다. 바꿔 말하면, 도 11의 (A)의 트랜지스터는 제 2 게이트 절연체의 일부에 강유전성을 가질 수 있는 유전체가 제공된 FeFET(Ferroelectric FET)로 할 수 있다.
또한, 강유전성을 가질 수 있는 재료로서, 상기 실시형태에 나타낸 용량 소자(FEC)의 유전체에 사용할 수 있는 재료와 같은 재료를 사용할 수 있다.
또한, 도 11의 (A)에는 절연체(520)를 하나의 층으로서 도시하였지만, 절연체(520)는 강유전성을 가질 수 있는 유전체를 포함하는 2층 이상의 절연막으로 하여도 좋다. 그 구체적인 일례의 트랜지스터를 도 11의 (B)에 도시하였다. 도 11의 (B)에서, 예를 들어 절연체(520)는 절연체(520a)와 절연체(520b)를 갖는다. 절연체(520a)는 절연체(516)와 도전체(503) 각각의 상면에 제공되고, 절연체(520b)는 절연체(520a)의 상면에 제공되어 있다.
절연체(520a)에는 예를 들어 강유전성을 가질 수 있는 유전체를 사용할 수 있다. 또한, 절연체(520b)에는, 산화 실리콘 등을 사용할 수 있다. 또한, 예를 들어 반대로 절연체(520a)에 산화 실리콘을 사용하고, 절연체(520b)에 강유전성을 가질 수 있는 유전체를 사용하여도 좋다.
도 11의 (B)에 도시된 바와 같이 절연체(520)를 2층으로 하고, 한쪽 층에 강유전성을 가질 수 있는 유전체를 제공하고 다른 쪽 층에 산화 실리콘을 제공함으로써, 산화물(530)과 게이트 전극으로서 기능하는 도전체(503) 사이를 흐르는 전류 누설을 억제할 수 있다.
또한, 도 11의 (C)에는 절연체(520)를 3층으로 하는 트랜지스터의 구성예를 도시하였다. 도 11의 (C)에서, 예를 들어 절연체(520)는 절연체(520a)와, 절연체(520b)와, 절연체(520c)를 갖는다. 절연체(520c)는 절연체(516)와 도전체(503) 각각의 상면에 제공되고, 절연체(520a)는 절연체(520c)의 상면에 제공되고, 절연체(520b)는 절연체(520a)의 상면에 제공되어 있다.
절연체(520a)에는 예를 들어 강유전성을 가질 수 있는 유전체를 사용할 수 있다. 또한, 절연체(520b) 및 절연체(520c)에는 산화 실리콘 등을 사용할 수 있다.
도 11의 (A) 내지 (C)에 도시된 트랜지스터와 강유전 커패시터 각각의 구성으로서는 예를 들어 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 트랜지스터(M1) 및 용량 소자(FEC) 등을 적용할 수 있다.
도 12는 도 11의 (A) 내지 (C) 각각의 트랜지스터와는 상이한, 도 6, 도 7의 (A) 등의 트랜지스터(500)의 구성에 강유전성을 가질 수 있는 유전체가 제공된 트랜지스터의 구성의 일례를 도시한 것이다.
도 12에는 절연체(580)의 일부 영역의 위쪽에 제공된 강유전성을 가질 수 있는 유전체와, 제 1 게이트 절연체로서 기능하는 절연체(552), 절연체(550), 및 절연체(554)와, 제 1 게이트 전극으로서 기능하는 도전체(560)가 제공된 트랜지스터의 구성의 일례를 도시하였다.
구체적으로는, 절연체(552)와, 절연체(550)와, 절연체(554)와, 도전체(560)와, 절연체(580)의 일부의 영역과 접촉하도록 절연체(561)가 제공되어 있다. 일례로서, 절연체(561)에는 도 11의 (A)의 절연체(520)에 적용할 수 있는, 강유전성을 가질 수 있는 유전체를 사용할 수 있다.
또한, 절연체(561)의 상부에는 도전체(562)가 접촉하도록 제공되어 있다. 도전체(562)는 예를 들어 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
그러므로, 도 12의 트랜지스터의 구성으로 함으로써, 도전체(562)와 제 1 게이트 전극으로서 기능하는 도전체(503) 사이에 강유전 커패시터를 제공할 수 있다.
또한, 절연체(561)는 도 11의 (B) 및 (C)에 도시된 절연체(520)와 같은 식으로 2층 이상의 적층 구조로 하여도 좋다.
또한, 도 12에 도시된 트랜지스터와 강유전 커패시터 각각의 구성으로서는 예를 들어 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 트랜지스터(M2) 및 용량 소자(FEC) 등을 적용할 수 있다.
도 13의 (A)는 도 11의 (A) 내지 (C) 및 도 12 각각의 트랜지스터와는 상이한, 도 6, 도 7의 (A) 등의 트랜지스터(500)의 구성에 강유전성을 가질 수 있는 유전체가 제공된 트랜지스터의 구성의 일례를 도시한 것이다.
도 13의 (A)에 도시된 트랜지스터에는 도전체(542b)와 중첩되는 영역에서 절연체(544), 절연체(571b), 절연체(580), 절연체(574), 절연체(576), 절연체(581)에 제공되어 있는 개구부 내에 절연체(602)가 제공되어 있다. 구체적으로는, 상기 개구부 내에서, 상기 개구부의 측면에 절연체(541b)가 제공되고, 절연체(541b) 위와 상기 개구부의 바닥 부분인 도전체(542b) 위에 도전체(540b)가 제공되고, 절연체(581)의 일부의 영역 위와 도전체(540b) 위에 절연체(602)가 제공되고, 나머지 개구부를 매립하도록 절연체(602) 위에 도전체(613)가 제공되어 있다.
또한, 다른 구체적인 구성예로서는, 상기 개구부 내에서, 상기 개구부의 측면에 절연체(541b)가 제공되고, 절연체(541b) 위에 도전체(540b)가 제공되고, 절연체(581)의 일부의 영역 위와, 도전체(540b) 위와, 상기 개구부의 바닥 부분인 도전체(542b) 위에 절연체(602)가 제공되고, 나머지 개구부를 매립하도록 절연체(602) 위에 도전체(613)가 제공되어 있어도 좋다.
일례로서, 절연체(602)에는 도 11의 (A)의 절연체(520)에 적용할 수 있는, 강유전성을 가질 수 있는 유전체를 사용할 수 있다.
도전체(613)는 예를 들어 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
그러므로, 도 13의 (A)의 트랜지스터의 구성으로 함으로써, 도전체(542b)와 중첩되는 영역에 포함되는 개구부 내에서 도전체(540b)와 도전체(613) 사이에 강유전 커패시터를 제공할 수 있다.
또한, 절연체(602)는 도 11의 (B) 및 (C)에 도시된 절연체(520)와 같은 식으로 2층 이상의 적층 구조로 하여도 좋다.
또한, 도 13의 (A)에 도시된 트랜지스터와 강유전 커패시터 각각의 구성으로서는 예를 들어 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 트랜지스터(M2) 및 용량 소자(FEC) 등을 적용할 수 있다.
도 13의 (B)는 도 11의 (A) 내지 (C), 도 12, 및 도 13의 (A) 각각의 트랜지스터와는 상이한, 도 6, 도 7의 (A) 등의 트랜지스터(500)의 구성에 강유전성을 가질 수 있는 유전체가 제공된 트랜지스터의 구성의 일례를 도시한 것이다.
도 13의 (B)에 도시된 트랜지스터는 절연체(550), 절연체(554), 및 제 1 게이트 절연체로서 기능하는 절연체(552)를 절연체(553)로 치환한 구성이다. 일례로서, 절연체(553)로서는 도 11의 (A)의 절연체(520)에 적용할 수 있는, 강유전성을 가질 수 있는 유전체를 사용할 수 있다.
그러므로, 도 13의 (B)의 트랜지스터에서는, 제 1 게이트 전극으로서 기능하는 도전체(560)와, 산화물(530) 사이에 강유전 커패시터를 제공할 수 있다. 바꿔 말하면, 도 13의 (B)의 트랜지스터는 제 1 게이트 절연체의 일부에 강유전성을 가질 수 있는 유전체가 제공된 FeFET로 할 수 있다.
또한, 절연체(553)는 도 11의 (B) 및 (C)에 도시된 절연체(520)와 같은 식으로 2층 이상의 적층 구조로 하여도 좋다.
또한, 도 13의 (B)에서는 절연체(552), 절연체(550), 및 절연체(554)를 절연체(553)로 치환한 구성으로 하였지만, 다른 구성예로서는, 절연체(552), 절연체(550), 및 절연체(554) 중 적어도 하나를 절연체(553)로 치환하고, 나머지 절연체와 절연체(553)의 적층 구조로 한 구성으로 하여도 좋다.
또한, 도 13의 (B)에 도시된 트랜지스터와 강유전 커패시터 각각의 구성으로서는 예를 들어 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 트랜지스터(M2) 및 용량 소자(FEC) 등을 적용할 수 있다.
도 14의 (A)는 주변에 강유전성을 가질 수 있는 유전체를 포함하는 용량 소자가 제공된 트랜지스터(500)와, 상기 용량 소자의 구성의 일례를 도시한 것이다.
도 14의 (A)에 도시된 트랜지스터는, 일례로서, 도전체(542b)와 중첩되는 영역에서 절연체(544), 절연체(571b), 절연체(580), 절연체(574), 절연체(576), 절연체(581)에 복수의 개구부가 형성되어 있다. 또한, 하나의 개구부의 내측에는 플러그로서 기능하는 도전체(540c)가 제공되고, 또한 상기 개구부의 측면과 도전체(540c) 사이에는 불순물에 대하여 배리어성을 갖는 절연체로서 절연체(541c)가 제공되어 있다. 또한, 다른 하나의 개구부의 내측에는 플러그로서 기능하는 도전체(540d)가 제공되고, 또한 상기 개구부의 측면과 도전체(540d) 사이에는 불순물에 대하여 배리어성을 갖는 절연체로서 절연체(541d)가 제공되어 있다. 또한, 도전체(540c) 및 도전체(540d)에는 예를 들어 도전체(540a) 및 도전체(540b)에 적용할 수 있는 재료를 사용할 수 있고, 또한 절연체(541c) 및 절연체(541d)에는 예를 들어 절연체(541a) 및 절연체(541b)에 적용할 수 있는 재료를 사용할 수 있다.
도전체(540c) 및 도전체(540d)의 상부에는 절연체(601)가 접촉하도록 제공되어 있다. 일례로서, 절연체(601)에는 도 11의 (A)의 절연체(520)에 적용할 수 있는, 강유전성을 가질 수 있는 유전체를 사용할 수 있다.
또한, 절연체(601)의 상부에는 도전체(611)가 접촉하도록 제공되어 있다. 도전체(611)는 예를 들어 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
그러므로, 도 14의 (A)에 도시된 구성으로 함으로써, 도전체(611)와 플러그로서 기능하는 도전체(540c) 및 도전체(540d) 사이에 강유전 커패시터를 제공할 수 있다.
또한, 절연체(601)는 도 11의 (B) 및 (C)에 도시된 절연체(520)와 같은 식으로 2층 이상의 적층 구조로 하여도 좋다.
또한, 도 14의 (A)에서의 절연체(601)와 접촉하는 플러그의 개수는 2개(도전체(540c) 및 도전체(540d))이었지만, 상기 플러그의 개수는 하나이어도 좋고, 3개 이상이어도 좋다. 바꿔 말하면, 도 14의 (A)에는 절연체(601)와 중첩되는 영역에서, 플러그로서 도전체를 갖는 2개의 개구부가 제공된 예를 도시하였지만, 절연체(601)와 중첩되는 영역에 제공되는 개구부는 하나이어도 좋고, 3개 이상이어도 좋다.
또한, 도 14의 (A)에 도시된 트랜지스터와 강유전 커패시터 각각의 구성으로서는 예를 들어 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 트랜지스터(M2) 및 용량 소자(FEC) 등을 적용할 수 있다.
도 14의 (B)는 도 14의 (A)와 상이한, 주변에 강유전성을 가질 수 있는 유전체를 포함하는 용량 소자가 제공된 트랜지스터(500)와, 상기 용량 소자의 구성의 일례를 도시한 것이다.
도 14의 (B)에 도시된 트랜지스터에서, 절연체(581)의 일부의 영역의 상면 및 플러그로서 기능하는 도전체(540b) 위에 위치하는 도전체(610)에는 절연체(631)가 제공되어 있다. 일례로서, 절연체(631)에는 도 11의 (A)의 절연체(520)에 적용할 수 있는, 강유전성을 가질 수 있는 유전체를 사용할 수 있다.
또한, 절연체(631)의 상면에는 도전체(620)가 제공되고, 또한 절연체(631)의 일부의 영역과, 절연체(581)와, 도전체(612)와, 도전체(620)의 상면에는 절연체(640) 및 절연체(650)가 이 순서대로 제공되어 있다.
그러므로, 도 14의 (B)에 도시된 구성으로 함으로써, 도전체(610)와 도전체(620) 사이에 강유전 커패시터를 제공할 수 있다.
또한, 절연체(631)는 도 11의 (B) 및 (C)에 도시된 절연체(520)와 같은 식으로 2층 이상의 적층 구조로 하여도 좋다.
도 14의 (B)에 도시된 트랜지스터와 강유전 커패시터 각각의 구성으로서는 예를 들어 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 트랜지스터(M1) 및 용량 소자(FEC) 등을 적용할 수 있다.
도 15는 도 14의 (A) 및 (B)와 상이한, 주변에 강유전성을 가질 수 있는 유전체를 포함하는 용량 소자가 제공된 트랜지스터(500)와, 상기 용량 소자의 구성의 일례를 도시한 것이다.
도 15에서 절연체(516)에는 복수의 개구가 형성되어 있고, 하나의 개구에는 도전체(503)가 매립되어 있고, 다른 개구에는 도전체(503A)가 매립되어 있다.
도전체(503A)로서는 예를 들어 도전체(503)에 적용할 수 있는 재료를 사용할 수 있다.
또한, 도전체(503A)의 상부에는 절연체(517)와 도전체(519)가 이 순서대로 제공되어 있다. 또한, 절연체(517) 및 도전체(519) 위에서는 도 7의 (A)의 트랜지스터(500)에서 설명한 절연체(522)가 덮여 있다. 또한, 절연체(522) 위에서는 도 7의 (A)의 트랜지스터(500)에서 설명한 절연체(544)가 덮여 있다.
일례로서, 절연체(517)에는 도 11의 (A)의 절연체(520)에 적용할 수 있는, 강유전성을 가질 수 있는 유전체를 사용할 수 있다.
도전체(519)는 예를 들어 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
그러므로, 도 15에 도시된 구성으로 함으로써, 도전체(503A)와 도전체(519) 사이에 강유전 커패시터를 제공할 수 있다.
또한, 절연체(517)는 도 11의 (B) 및 (C)에 도시된 절연체(520)와 같은 식으로 2층 이상의 적층 구조로 하여도 좋다.
또한, 절연체(581)를 제공한 후에 도전체(503)와 중첩되는 영역에서, 절연체(522), 절연체(544), 절연체(580), 절연체(574), 절연체(576), 및 절연체(581)에 개구부가 형성된다. 또한, 상기 개구부의 내측에는 플러그로서 기능하는 도전체(540e)가 제공되고, 또한 상기 개구부의 측면과 도전체(540e) 사이에는 불순물에 대하여 배리어성을 갖는 절연체로서 절연체(541e)가 제공되어 있다. 또한, 도전체(540e)에는 예를 들어 도전체(540a) 및 도전체(540b)에 적용할 수 있는 재료를 사용할 수 있고, 또한 절연체(541e)에는 예를 들어 절연체(541a) 및 절연체(541b)에 적용할 수 있는 재료를 사용할 수 있다.
또한, 플러그로서 기능하는 도전체(540a) 및 도전체(540e)와, 절연체(581)의 일부의 영역의 상면에는 도전체(611)가 제공되어 있다. 도전체(611)는 예를 들어 도전체(328) 및 도전체(330)와 같은 재료를 사용하여 제공할 수 있다.
또한, 절연체(581)의 일부의 영역과 도전체(611)의 상면에는 절연체(640) 및 절연체(650)가 이 순서대로 제공되어 있다.
도 15에 도시된 트랜지스터와 강유전 커패시터 각각의 구성으로서는 예를 들어 앞의 실시형태에서 설명한, 도 2의 (A) 등에 나타낸 트랜지스터(M1) 및 용량 소자(FEC) 등을 적용할 수 있다.
<반도체 장치의 구성예 2>
다음으로, 상술한 반도체 장치가 강유전 커패시터를 갖는 경우의 구성예에 대하여 설명한다.
도 16은 도 6에 도시된 반도체 장치에서, 절연체(582)의 상면 및 도전체(546)의 상면에 위치하는 용량 소자(600)의 구성을 변경한 예를 도시한 것이다.
구체적으로는, 용량 소자(600)는 일례로서 도전체(610)와, 도전체(620)와, 절연체(630)와, 절연체(631)를 갖는다. 특히 절연체(631)에는, 도 14의 (B)에서 설명한 바와 같이, 강유전성을 가질 수 있는 유전체를 사용할 수 있다.
도 16에서 도전체(610) 및 도전체(612)는 도 6의 도전체(610) 및 도전체(612)와 같은 재료로 형성할 수 있다. 또한, 도 16에서 도전체(610) 및 도전체(612)는 도 6의 도전체(610) 및 도전체(612)와 같은 방법으로 형성할 수 있다.
또한, 도 16에서, 절연체(630)는 절연체(586)의 일부의 영역과 도전체(610)의 상면에 제공되어 있다. 또한, 절연체(631)는 절연체(630)의 상면에 제공되고, 도전체(620)는 절연체(631)의 상면에 제공되어 있다.
절연체(630)에는, 예를 들어 도 6의 절연체(630)에 적용할 수 있는 재료를 사용할 수 있다.
또한, 도 16에서, 절연체(640)는 절연체(586)의 일부의 영역과, 절연체(630)의 단부를 포함하는 영역과, 절연체(631)의 단부를 포함하는 영역과, 도전체(620)의 상면에 제공되어 있다.
절연체(640)에는, 예를 들어 도 6의 절연체(640)에 적용할 수 있는 재료를 사용할 수 있다.
도 16과 같이 용량 소자(600)의 구성을 적용함으로써, 도 6에 도시된 반도체 장치에 강유전 커패시터를 제공할 수 있다.
다음으로, 도 16과는 상이한, 강유전 커패시터를 갖는 경우의 반도체 장치의 구성예에 대하여 설명한다.
도 17에 도시된 반도체 장치는 도 16의 반도체 장치의 변형예이고, 절연체(571), 절연체(544), 절연체(574), 절연체(576), 절연체(581), 절연체(641), 절연체(642) 등으로 트랜지스터(500)와 용량 소자(600)를 둘러싸는 구조이다.
또한, 도 6 및 도 16 각각의 반도체 장치에서는, 기판(310)으로부터 절연체(574)까지가 순차적으로 제공된 후에, 절연체(514)까지 도달하는 개구부가 제공되어 있지만, 도 17의 반도체 장치에서는 기판(310)으로부터 절연체(640)까지가 순차적으로 제공된 후에, 절연체(514)까지 도달하는 개구부가 제공되어 있다.
또한, 도 17의 반도체 장치에서, 상기 개구부의 바닥 부분과 절연체(640)의 상면에는 절연체(641), 절연체(642), 및 절연체(650)가 이 순서대로 제공되어 있다.
절연체(641), 절연체(642)로서는, 예를 들어 물, 수소 등의 불순물이 트랜지스터(500) 및 용량 소자(600) 각각의 위쪽으로부터 트랜지스터(500) 및 용량 소자(600)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
절연체(641)의 성막 방법으로서는 예를 들어 스퍼터링법을 사용할 수 있다. 예를 들어 절연체(641)에는, 스퍼터링법으로 성막한 질화 실리콘을 사용할 수 있다. 스퍼터링법은 성막 가스에 수소를 포함하는 분자를 사용하지 않아도 되기 때문에, 절연체(641)의 수소 농도를 저감할 수 있다. 절연체(641)의 수소 농도가 저감됨으로써, 절연체(641)로부터 도전체(610), 도전체(612), 및 절연체(586)로 수소가 확산되는 것을 억제할 수 있다.
절연체(642)를 예를 들어 ALD법, 특히 PEALD법을 사용하여 성막하는 것이 바람직하다. 예를 들어 절연체(642)에는 PEALD법으로 성막한 질화 실리콘을 사용할 수 있다. 이로써, 절연체(642)를 높은 피복성을 갖도록 성막할 수 있기 때문에, 하지의 요철에 의하여 절연체(641)에 핀홀 또는 단절 등이 형성되어도 절연체(642)로 이들을 덮음으로써, 수소가 도전체(610), 도전체(612), 및 절연체(586)로 확산되는 것을 저감할 수 있다.
도 17에 도시된 구성을 적용함으로써, 물, 수소 등의 불순물이 절연체(512), 절연체(514), 절연체(641), 절연체(642) 등을 통하여 트랜지스터(500) 및 용량 소자(600) 측으로 확산되는 것을 방지할 수 있다. 또한, 절연체(580) 등에 포함되는 산소가 절연체(574), 절연체(641), 절연체(642) 등을 통하여 외부로 확산되는 것을 방지할 수 있다.
산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치로서 본 실시형태에서 설명한 구조를 적용함으로써, 상기 트랜지스터의 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에서, 적층 구조로 하거나, 미세화하거나, 고집적화함으로써, 반도체 장치를 구성하는 회로의 면적을 축소할 수 있다. 특히 반도체 장치에 포함되는 용량 소자로서 강유전 커패시터를 사용함으로써, 상기 용량 소자의 정전 용량의 값을 크게 할 수 있기 때문에, 용량 소자를 미세화할 수 있다. 그러므로, 상기 용량 소자를 포함하는 회로의 면적을 축소할 수 있다. 또한, 본 실시형태에서 설명한 바와 같이 트랜지스터 및 용량 소자를 적층함으로써, 반도체 장치의 회로 면적의 증가를 억제하면서, 회로 규모를 크게 할 수 있다.
본 실시형태는 본 명세서 등에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 앞의 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물(이하, 산화물 반도체라고도 함)에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
<결정 구조의 분류>
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 18의 (A)를 사용하여 설명한다. 도 18의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga과, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 18의 (A)에 나타낸 바와 같이, 산화물 반도체는 'Amorphous(무정형)'와, 'Crystalline(결정성)'과, 'Crystal(결정)'로 크게 분류된다. 또한, 'Amorphous'의 범주에는 completely amorphous가 포함된다. 또한, 'Crystalline'의 범주에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(Cloud-Aligned Composite)가 포함된다. 또한, 'Crystalline'의 분류에서는 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한, 'Crystal'의 범주에는 single crystal 및 poly crystal이 포함된다.
또한, 도 18의 (A)에 나타낸 굵은 테두리 내의 구조는 'Amorphous(무정형)'와 'Crystal(결정)' 사이의 중간 상태이고, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉, 상기 구조는 에너지적으로 불안정한 'Amorphous(무정형)', 및 'Crystal(결정)'과는 전혀 다른 구조라고 바꿔 말할 수 있다.
또한, 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서 'Crystalline'으로 분류되는 CAAC-IGZO막의 GIXD(Grazing-Incidence XRD) 측정으로 얻어지는 XRD 스펙트럼을 도 18의 (B)에 나타내었다. 또한, GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이하에서는, 도 18의 (B)에 나타낸 GIXD 측정으로 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 기재하는 경우가 있다. 또한, 도 18의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한, 도 18의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 18의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크가 검출된다. 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한, 도 18의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 하여 좌우 비대칭이다.
또한, 막 또는 기판의 결정 구조는, 극미 전자선 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(극미 전자선 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 18의 (C)에 나타내었다. 도 18의 (C)는 기판에 대하여 평행하게 전자선을 입사하는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한, 도 18의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한, 극미 전자선 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 18의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
<<산화물 반도체의 구조>>
또한, 산화물 반도체는 결정 구조에 착안한 경우, 도 18의 (A)와는 다른 식으로 분류되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와 이 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한, 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서 상술한 CAAC-OS, nc-OS, 및 a-like OS의 자세한 사항에 대하여 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 갖고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한, 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향이다. 또한, 결정 영역이란 원자 배열에 주기성을 갖는 영역을 말한다. 또한, 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한, CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 갖고, 상기 영역은 변형을 갖는 경우가 있다. 또한, 변형이란 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉, CAAC-OS는 c축 배향을 갖고, a-b면 방향으로는 명확한 배향을 갖지 않는 산화물 반도체이다.
또한, 상기 복수의 결정 영역은 각각, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한, 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한, In-M-Zn 산화물에서, CAAC-OS는 인듐(In) 및 산소를 갖는 층(이하, In층)과, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 타이타늄 등에서 선택된 1종류 또는 복수 종류), 아연(Zn), 및 산소를 갖는 층(이하 (M, Zn)층)이 적층된 층상 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한, 인듐과 원소 M은 서로 치환될 수 있다. 따라서, (M, Zn)층에는 인듐이 포함되는 경우가 있다. 또한, In층에는 원소 M이 포함되는 경우가 있다. 또한, In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행하면, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한, c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한, 예를 들어 CAAC-OS막의 전자선 회절 패턴에서 복수의 휘점(스폿)이 관측된다. 또한, 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한, 상기 변형에서 오각형, 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한, CAAC-OS에서는, 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않은 것, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다.
또한, 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이라고 불린다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류 저하, 전계 효과 이동도 저하 등을 일으킬 가능성이 높다. 따라서, 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 갖는 결정성 산화물의 하나이다. 또한, CAAC-OS를 구성하기 위해서는 Zn을 갖는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서, CAAC-OS는 결정립계에 기인하는 전자 이동도 저하가 일어나기 어렵다고 할 수 있다. 또한, 산화물 반도체의 결정성은 불순물 혼입 및 결함 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물, 결함(산소 결손 등) 등이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 갖는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 갖는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한, CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서, OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있게 된다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 바꿔 말하면, nc-OS는 미소한 결정을 갖는다. 또한, 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한, nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS 및 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행하면, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는 결정성을 나타내는 피크가 검출되지 않는다. 또한, 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편으로, 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다. 또한, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 막 내의 수소 농도가 높다.
<<산화물 반도체의 구성>>
다음으로, 상술한 CAC-OS의 자세한 사항에 대하여 설명한다. 또한, CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한, 이하에서는, 금속 산화물에서 하나 또는 복수의 금속 원소가 편재되고, 상기 금속 원소를 갖는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한, CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리하여 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하, 클라우드상이라고도 함)이다. 즉, CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 갖는 복합 금속 산화물이다.
여기서 In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한, 제 2 영역은 [Ga]이 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는, 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크고, [Ga]이 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한, 제 2 영역은 [Ga]이 제 1 영역에서의 [Ga]보다 크고, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는, 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한, 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉, 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 바꿔 말할 수 있다. 또한, 상기 제 2 영역을 Ga을 주성분으로 하는 영역이라고 바꿔 말할 수 있다.
또한, 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과 Ga을 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합된 구조를 갖는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉, CAC-OS는 재료의 일부에서는 도전성 기능을 갖고, 재료의 일부에서는 절연성 기능을 갖고, 재료의 전체에서는 반도체로서의 기능을 갖는다. 도전성 기능과 절연성 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서, CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 갖고, 각각이 다른 특성을 갖는다. 본 발명의 일 형태에 따른 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
<산화물 반도체를 갖는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 캐리어 농도는 1×1017cm-3 이하이고, 바람직하게는 1×1015cm-3 이하이고, 더 바람직하게는 1×1013cm-3 이하이고, 더 바람직하게는 1×1011cm-3 이하이고, 더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상이다. 또한, 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한, 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부르는 경우가 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실되는 데 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한, 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘, 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로, 산화물 반도체에서의 실리콘, 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘, 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하로, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하로, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로, 질소가 포함되는 산화물 반도체를 반도체로서 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또는, 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로, SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만으로, 바람직하게는 5×1018atoms/cm3 이하로, 더 바람직하게는 1×1018atoms/cm3 이하로, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만으로, 더 바람직하게는 1×1019atoms/cm3 미만으로, 더 바람직하게는 5×1018atoms/cm3 미만으로, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
본 실시형태는 본 명세서 등에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에 나타낸 반도체 장치 등이 형성된 반도체 웨이퍼 및 상기 반도체 장치가 제공된 전자 부품의 일례를 나타낸다.
<반도체 웨이퍼>
우선, 반도체 장치 등이 형성된 반도체 웨이퍼의 예를 도 19의 (A)를 사용하여 설명한다.
도 19의 (A)에 도시된 반도체 웨이퍼(4800)는 웨이퍼(4801)와 웨이퍼(4801)의 상면에 제공된 복수의 회로부(4802)를 갖는다. 또한, 웨이퍼(4801)의 상면에서 회로부(4802)가 없는 부분은 공간(spacing)(4803)이고 다이싱용 영역이다.
반도체 웨이퍼(4800)는, 전(前)공정에 의하여 웨이퍼(4801)의 표면에 복수의 회로부(4802)를 형성함으로써 제작할 수 있다. 또한, 그 후에, 웨이퍼(4801)에서 복수의 회로부(4802)가 형성된 면의 반대 측의 면을 연삭하여 웨이퍼(4801)를 얇게 하여도 좋다. 이 공정을 통하여, 웨이퍼(4801)의 휨 등을 저감하고 부품의 크기를 작게 할 수 있다.
다음으로, 다이싱 공정이 수행된다. 다이싱은 일점쇄선으로 나타낸 스크라이브 라인(SCL1) 및 스크라이브 라인(SCL2)(다이싱 라인 또는 절단 라인이라고 하는 경우가 있음)을 따라 수행된다. 또한, 다이싱 공정을 용이하게 수행하기 위하여, 복수의 스크라이브 라인(SCL1)이 평행하게 되고, 복수의 스크라이브 라인(SCL2)이 평행하게 되고, 스크라이브 라인(SCL1)과 스크라이브 라인(SCL2)이 수직이 되도록 공간(4803)을 제공하는 것이 바람직하다.
다이싱 공정을 수행함으로써, 도 19의 (B)에 도시된 바와 같은 칩(4800a)을 반도체 웨이퍼(4800)로부터 잘라 낼 수 있다. 칩(4800a)은 웨이퍼(4801a)와, 회로부(4802)와, 공간(4803a)을 갖는다. 또한, 공간(4803a)은 가능한 한 작게 하는 것이 바람직하다. 이 경우, 인접한 회로부(4802)들 사이의 공간(4803)의 폭이, 스크라이브 라인(SCL1)의 가공 여유 또는 스크라이브 라인(SCL2)의 가공 여유의 폭과 거의 같으면 좋다.
또한, 본 발명의 일 형태의 소자 기판의 형상은 도 19의 (A)에 도시된 반도체 웨이퍼(4800)의 형상에 한정되지 않는다. 예를 들어 소자 기판은 직사각형의 반도체 웨이퍼이어도 좋다. 소자 기판의 형상은, 소자의 제작 공정 및 소자를 제작하기 위한 장치에 따라 적절히 변경할 수 있다.
<전자 부품>
도 19의 (C)에 전자 부품(4700) 및 전자 부품(4700)이 실장된 기판(실장 기판(4704))의 사시도를 도시하였다. 도 19의 (C)에 도시된 전자 부품(4700)은 몰드(4711) 내에 칩(4800a)을 갖는다. 또한, 도 19의 (C)에 도시된 칩(4800a)에는 회로부(4802)가 적층된 구성을 나타내었다. 즉, 회로부(4802)로서, 앞의 실시형태에서 설명한 반도체 장치를 적용할 수 있다. 도 19의 (C)에서는 전자 부품(4700)의 내부를 나타내기 위하여, 일부를 생략하였다. 전자 부품(4700)은 몰드(4711)의 외측에 랜드(4712)를 갖는다. 랜드(4712)는 전극 패드(4713)와 전기적으로 접속되고, 전극 패드(4713)는 와이어(4714)에 의하여 칩(4800a)과 전기적으로 접속되어 있다. 전자 부품(4700)은 예를 들어 인쇄 기판(4702)에 실장된다. 이러한 전자 부품이 복수 조합되고, 각각이 인쇄 기판(4702) 위에서 전기적으로 접속됨으로써, 실장 기판(4704)이 완성된다.
도 19의 (D)에 전자 부품(4730)의 사시도를 도시하였다. 전자 부품(4730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(4730)에서는 패키지 기판(4732)(인쇄 기판) 위에 인터포저(4731)가 제공되고, 인터포저(4731) 위에 반도체 장치(4735) 및 복수의 반도체 장치(4710)가 제공되어 있다.
전자 부품(4730)은 반도체 장치(4710)를 갖는다. 반도체 장치(4710)로서는, 예를 들어 앞의 실시형태에서 설명한 반도체 장치, 광대역 메모리(HBM: High Bandwidth Memory) 등으로 할 수 있다. 또한, 반도체 장치(4735)로서는 CPU, GPU, FPGA, 기억 장치 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(4732)으로서는 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(4731)로서는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(4731)는 복수의 배선을 갖고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 갖는다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한, 인터포저(4731)는 인터포저(4731) 위에 제공된 집적 회로를 패키지 기판(4732)에 제공된 전극과 전기적으로 접속하는 기능을 갖는다. 그러므로, 인터포저를 '재배선 기판' 또는 '중간 기판'이라고 부르는 경우가 있다. 또한, 인터포저(4731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(4732)을 전기적으로 접속하는 경우도 있다. 또한, 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(4731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 적은 비용으로 제작할 수 있다. 또한, 실리콘 인터포저의 배선 형성은 반도체 공정으로 수행할 수 있기 때문에, 수지 인터포저에서는 어려운 미세 배선의 형성이 용이하다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로, HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서, HBM을 실장하는 인터포저로서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한, 실리콘 인터포저를 사용한 SiP, MCM 등에서는, 집적 회로와 인터포저 간의 팽창 계수의 차이로 인한 신뢰성의 저하가 생기기 어렵다. 또한, 실리콘 인터포저는 표면의 평탄성이 높기 때문에, 실리콘 인터포저 위에 제공하는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히 복수의 집적 회로를 인터포저 위에 옆으로 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한, 전자 부품(4730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는, 인터포저(4731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타내는 전자 부품(4730)에서는 반도체 장치(4710)와 반도체 장치(4735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(4730)을 다른 기판에 실장하기 위하여, 패키지 기판(4732)의 바닥 부분에 전극(4733)을 제공하여도 좋다. 도 19의 (D)에는 전극(4733)을 땜납 볼로 형성하는 예를 도시하였다. 패키지 기판(4732)의 바닥 부분에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한, 전극(4733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(4732)의 바닥 부분에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(4730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
본 실시형태는 본 명세서 등에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 앞의 실시형태의 반도체 장치를 포함할 수 있는 CPU에 대하여 설명한다.
도 20은 앞의 실시형태에서 설명한 반도체 장치를 일부에 사용한 CPU의 일례의 구성을 나타낸 블록도이다.
도 20에 나타낸 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록이 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)를 다른 칩에 제공하여도 좋다. 물론, 도 20에 나타낸 CPU는 그 구성을 간략화하여 나타낸 일례에 불과하고 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어, 도 20에 나타낸 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고 상기 코어를 복수로 포함하고 각각의 코어가 병렬로 동작하는 구성, 즉 GPU와 같은 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로, 데이터 버스에서 취급하는 비트 수를, 예를 들어, 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령에 기초하여 각종 제어를 수행한다. 구체적으로, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, CPU의 프로그램 실행 중에, 인터럽트 컨트롤러(1194)는 외부의 입출력 장치, 주변 회로 등으로부터의 인터럽트 요구를 그 우선도, 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독 또는 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호를 바탕으로 내부 클록 신호를 생성하는 내부 클록 생성부를 갖고, 내부 클록 신호를 상기 각종 회로에 공급한다.
도 20에 나타낸 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)는 예를 들어, 앞의 실시형태에서 설명한 반도체 장치 등을 가져도 좋다.
도 20에 나타낸 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서 플립플롭에 의한 데이터의 유지를 수행할지 또는 용량 소자에 의한 데이터의 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급이 수행된다. 용량 소자에서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에 데이터가 재기록되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
본 실시형태는 본 명세서 등에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 앞의 실시형태에서 설명한 반도체 장치를 갖는 전자 기기의 일례에 대하여 설명한다. 또한, 도 21의 (A) 내지 (J), 도 22의 (A) 내지 (E)에는 상기 반도체 장치를 갖는 전자 부품(4700)이 각 전자 기기에 포함되어 있는 상태를 도시하였다.
[휴대 전화]
도 21의 (A)에 도시된 정보 단말기(5500)는 정보 단말기의 1종류인 휴대 전화(스마트폰)이다. 정보 단말기(5500)는 하우징(5510)과, 표시부(5511)를 갖고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 제공되고, 버튼이 하우징(5510)에 제공되어 있다.
정보 단말기(5500)는 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 애플리케이션 실행 시에 생성되는 일시적인 파일(예를 들어 웹 브라우저 사용 시의 캐시 등)을 유지할 수 있다.
정보 단말기(5500)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 정보 단말기(5500)를 실현할 수 있다.
[웨어러블 단말기]
또한, 도 21의 (B)에는 웨어러블 단말기의 일례인 정보 단말기(5900)를 도시하였다. 정보 단말기(5900)는 하우징(5901), 표시부(5902), 조작 버튼(5903), 조작자(操作子)(5904), 밴드(5905) 등을 갖는다.
웨어러블 단말기는 상술한 정보 단말기(5500)와 같은 식으로, 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써, 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
정보 단말기(5900)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 정보 단말기(5900)를 실현할 수 있다.
[정보 단말기]
또한, 도 21의 (C)에는 데스크톱형 정보 단말기(5300)를 도시하였다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와, 디스플레이(5302)와, 키보드(5303)를 갖는다.
데스크톱형 정보 단말기(5300)는 상술한 정보 단말기(5500)와 같은 식으로, 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써, 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
또한, 전자 기기로서 스마트폰, 웨어러블 단말기, 데스크톱용 정보 단말기를 예로 들어 각각 도 21의 (A) 내지 (C)에 도시하였지만, 스마트폰, 웨어러블 단말기, 데스크톱용 정보 단말기 이외의 정보 단말기를 적용할 수도 있다. 스마트폰, 웨어러블 단말기, 데스크톱용 정보 단말기 이외의 정보 단말기로서는, 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등이 있다.
데스크톱형 정보 단말기(5300)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 데스크톱형 정보 단말기(5300)를 실현할 수 있다.
[전자 제품]
또한, 도 21의 (D)에는 전자 제품의 일례로서 전기 냉동 냉장고(5800)를 도시하였다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 갖는다.
전기 냉동 냉장고(5800)에 앞의 실시형태에서 설명한 기억 장치를 적용함으로써 전기 냉동 냉장고(5800)를 예를 들어 IoT(Internet of Things)로서 이용할 수 있다. IoT를 이용함으로써, 전기 냉동 냉장고(5800)는, 전기 냉동 냉장고(5800)에 보관되는 식재료, 그 식재료의 소비 기한 등의 정보를 인터넷 등을 통하여 상술한 바와 같은 정보 단말기 등에 송신하거나 정보 단말기 등으로부터 수신할 수 있다. 또한, 전기 냉동 냉장고(5800)에서는 상기 정보를 송신하는 경우에, 상기 정보를 일시 파일로서 상기 반도체 장치에 유지할 수 있다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 이외의 전자 제품으로서는, 예를 들어 청소기, 전자 레인지, 전기 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함하는 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
전기 냉동 냉장고(5800)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 전기 냉동 냉장고(5800)를 실현할 수 있다.
[게임기]
또한, 도 21의 (E)에는 게임기의 일례인 휴대용 게임기(5200)를 도시하였다. 휴대용 게임기(5200)는 하우징(5201), 표시부(5202), 버튼(5203) 등을 갖는다.
또한, 도 21의 (F)에는 게임기의 일례인 거치형 게임기(7500)를 도시하였다. 거치형 게임기(7500)는 본체(7520)와 컨트롤러(7522)를 갖는다. 또한, 본체(7520)에는 무선 또는 유선으로 컨트롤러(7522)를 접속할 수 있다. 또한, 도 21의 (F)에는 도시하지 않았지만, 컨트롤러(7522)는 게임의 화상을 표시하는 표시부, 버튼 이외의 입력 인터페이스로서 기능하는 터치 패널, 스틱, 회전식 손잡이, 슬라이드식 손잡이 등을 가질 수 있다. 또한, 컨트롤러(7522)의 형상은 도 21의 (F)에 도시된 것에 한정되지 않고, 게임의 장르에 따라 다양하게 변경하여도 좋다. 예를 들어 FPS(First Person Shooter) 등의 슈팅 게임에서는, 트리거를 버튼으로 하고, 총의 형상을 갖는 컨트롤러를 사용할 수 있다. 또한, 예를 들어 음악 게임 등에서는 악기, 음악 기기 등의 형상을 갖는 컨트롤러를 사용할 수 있다. 또한, 거치형 게임기는 컨트롤러를 사용하는 대신에 카메라, 심도 센서, 마이크로폰 등을 갖고, 게임 플레이어의 제스처 및/또는 음성으로 조작되어도 좋다.
또한, 상술한 게임기의 영상은 텔레비전 장치, 퍼스널 컴퓨터용 디스플레이, 게임용 디스플레이, 헤드 마운트 디스플레이 등의 표시 장치에 의하여 출력할 수 있다.
휴대용 게임기(5200) 및 거치형 게임기(7500)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 휴대용 게임기(5200)를 실현할 수 있다.
또한, 휴대용 게임기(5200) 및 거치형 게임기(7500)에 앞의 실시형태에서 설명한 반도체 장치를적용함으로써, 게임 중에 발생하는 연산에 필요한 일시 파일 등을 유지할 수 있다.
도 21의 (E) 및 (F)에는 게임기의 일례로서 휴대용 게임기 및 거치형 게임기를 도시하였지만, 본 발명의 일 형태의 전자 기기는 이에 한정되지 않는다. 본 발명의 일 형태의 전자 기기로서는, 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[이동체]
앞의 실시형태에서 설명한 반도체 장치는 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 21의 (G)에는 이동체의 일례인 자동차(5700)를 도시하였다.
자동차(5700)의 운전석 주변에는, 속도계, 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써 다양한 정보를 제공하는 계기판이 제공되어 있다. 또한, 운전석 주변에는, 이들 정보를 표시하는 표시 장치가 제공되어도 좋다.
특히 상기 표시 장치에는 자동차(5700)의 외측에 제공된 촬상 장치(도시하지 않았음)가 찍은 영상을 표시함으로써, 필러 등에 가려진 시계, 운전석의 사각 등을 보완할 수 있어 안전성을 높일 수 있다.
앞의 실시형태에서 설명한 반도체 장치는 정보를 일시적으로 유지할 수 있기 때문에, 예를 들어 자동차(5700)의 자율 주행 시스템, 도로 안내, 위험 예측 등을 실행하는 시스템 등에서 필요한 일시적인 정보 유지에 상기 컴퓨터를 사용할 수 있다. 상기 표시 장치에 도로 안내, 위험 예측 등의 일시적인 정보를 표시하는 구성으로 하여도 좋다. 또한, 자동차(5700)에 제공된 블랙박스가 찍은 영상을 유지하는 구성으로 하여도 좋다.
또한, 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있다.
자동차(5700)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 자동차(5700)를 실현할 수 있다.
[카메라]
앞의 실시형태에서 설명한 반도체 장치는 카메라에 적용할 수 있다.
도 21의 (H)에는 촬상 장치의 일례로서 디지털 카메라(6240)를 도시하였다. 디지털 카메라(6240)는 하우징(6241), 표시부(6242), 조작 버튼(6243), 셔터 버튼(6244) 등을 갖고, 탈착 가능한 렌즈(6246)가 장착되어 있다. 또한, 여기서 디지털 카메라(6240)는 하우징(6241)에서 렌즈(6246)를 떼어 교환할 수 있는 구성을 갖지만, 렌즈(6246)와 하우징(6241)은 일체가 되어도 좋다. 또한, 디지털 카메라(6240)는 스트로보 장치, 뷰파인더 등을 별도로 장착할 수 있는 구성으로 하여도 좋다.
디지털 카메라(6240)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 디지털 카메라(6240)를 실현할 수 있다.
[비디오 카메라]
앞의 실시형태에서 설명한 반도체 장치는 비디오 카메라에 적용할 수 있다.
도 21의 (I)에는 촬상 장치의 일례로서 비디오 카메라(6300)를 도시하였다. 비디오 카메라(6300)는 제 1 하우징(6301), 제 2 하우징(6302), 표시부(6303), 조작 키(6304), 렌즈(6305), 접속부(6306) 등을 갖는다. 조작 키(6304) 및 렌즈(6305)는 제 1 하우징(6301)에 제공되어 있고, 표시부(6303)는 제 2 하우징(6302)에 제공되어 있다. 그리고, 제 1 하우징(6301)과 제 2 하우징(6302)은 접속부(6306)에 의하여 접속되어 있고, 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도는 접속부(6306)에 의하여 변경할 수 있다. 표시부(6303)에서의 영상을 접속부(6306)에서의 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
비디오 카메라(6300)로 촬영한 영상을 기록하는 경우, 데이터의 기록 형식에 따른 인코딩을 수행할 필요가 있다. 상술한 반도체 장치를 이용함으로써, 비디오 카메라(6300)는 인코딩을 수행할 때 발생하는 일시적인 파일을 유지할 수 있다.
비디오 카메라(6300)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써, 신뢰성이 높은 비디오 카메라(6300)를 실현할 수 있다.
[ICD]
앞의 실시형태에서 설명한 반도체 장치는 ICD(implantable cardioverter-defibrillator)에 적용할 수 있다.
도 21의 (J)는 ICD의 일례를 도시한 단면 모식도이다. ICD 본체(5400)는 배터리(5401)와, 전자 부품(4700)과, 레귤레이터와, 제어 회로와, 안테나(5404)와, 우심방에 연결되는 와이어(5402)와, 우심실에 연결되는 와이어(5403)를 적어도 갖는다.
ICD 본체(5400)는 수술에 의하여 몸 안에 설치되고, 2개의 와이어는 인체의 쇄골하 정맥(5405) 및 상대정맥(5406)을 통과하여 한쪽 와이어 끝이 우심실에 설치되고, 다른 쪽 와이어 끝이 우심방에 설치되도록 한다.
ICD 본체(5400)는 페이스메이커로서의 기능을 갖고, 심박수가 규정의 범위에서 벗어난 경우에 심장 박동 조율을 수행한다. 또한, 심장 박동 조율을 수행하여도 심박수가 개선되지 않는 경우(심실 빈맥, 심실세동 등이 일어나는 경우)에는, 전기 충격에 의한 치료가 수행된다.
심장 박동 조율 및 전기 충격을 적절히 수행하기 위하여, ICD 본체(5400)는 심박수를 항상 감시할 필요가 있다. 그러므로, ICD 본체(5400)는 심박수를 검지하기 위한 센서를 갖는다. 또한, ICD 본체(5400)에서는, 상기 센서 등에 의하여 취득한 심박수의 데이터, 심장 박동 조율에 의한 치료를 수행한 횟수, 시간 등을 전자 부품(4700)에 기억할 수 있다.
또한, 안테나(5404)는 전력을 수신할 수 있고, 그 전력은 배터리(5401)에 충전된다. 또한, ICD 본체(5400)가 복수의 배터리를 가짐으로써, 안전성을 높일 수 있다. 구체적으로는, ICD 본체(5400)의 일부의 배터리를 사용할 수 없어도, 나머지 배터리가 기능할 수 있기 때문에, 보조 전원으로서도 기능한다.
또한, 전력을 수신할 수 있는 안테나(5404)에 더하여, 생체 신호를 송신할 수 있는 안테나를 가져도 좋고, 예를 들어 맥박, 호흡수, 심박수, 체온 등의 생체 신호를 외부의 모니터 장치로 확인할 수 있는, 심장 활동을 감시하는 시스템을 구성하여도 좋다.
ICD 본체(5400)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 ICD 본체(5400)를 실현할 수 있다.
[PC용 확장 디바이스]
앞의 실시형태에서 설명한 반도체 장치는 PC(Personal Computer) 등의 계산기, 정보 단말기용 확장 디바이스에 적용할 수 있다.
도 22의 (A)에는, 상기 확장 디바이스의 일례로서, 정보의 저장이 가능한 칩을 포함하고, PC 외부에 장착되는 포터블 확장 디바이스(6100)를 도시하였다. 확장 디바이스(6100)는 예를 들어 USB(Universal Serial Bus) 등으로 PC에 접속되면, 상기 칩에 정보를 저장할 수 있다. 또한, 도 22의 (A)에는 포터블 확장 디바이스(6100)를 도시하였지만, 본 발명의 일 형태에 따른 확장 디바이스는 이에 한정되지 않고, 예를 들어 냉각용 팬 등이 탑재된 비교적 큰 확장 디바이스이어도 좋다.
확장 디바이스(6100)는 하우징(6101), 캡(6102), USB 커넥터(6103), 및 기판(6104)을 갖는다. 기판(6104)은 하우징(6101)에 수납되어 있다. 기판(6104)에는, 앞의 실시형태에서 설명한 반도체 장치 등을 구동하는 회로가 제공되어 있다. 예를 들어 기판(6104)에는 전자 부품(4700), 컨트롤러 칩(6106)이 장착되어 있다. USB 커넥터(6103)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다.
확장 디바이스(6100)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 확장 디바이스(6100)를 실현할 수 있다.
[SD 카드]
앞의 실시형태에서 설명한 반도체 장치는 정보 단말기, 디지털 카메라 등의 전자 기기에 장착할 수 있는 SD 카드에 적용할 수 있다.
도 22의 (B)는 SD 카드의 외관을 도시한 모식도이고, 도 22의 (C)는 SD 카드의 내부 구조를 도시한 모식도이다. SD 카드(5110)는 하우징(5111), 커넥터(5112), 및 기판(5113)을 갖는다. 커넥터(5112)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5113)은 하우징(5111)에 수납되어 있다. 기판(5113)에는 반도체 장치 및 반도체 장치를 구동하는 회로가 제공되어 있다. 예를 들어 기판(5113)에는 전자 부품(4700), 컨트롤러 칩(5115)이 장착되어 있다. 또한, 전자 부품(4700)과 컨트롤러 칩(5115) 각각의 회로 구성은 앞의 기재에 한정되지 않고, 상황에 따라 적절히 변경하여도 좋다. 예를 들어 전자 부품에 제공되는 기록 회로, 행 드라이버, 판독 회로 등은 전자 부품(4700)이 아니라 컨트롤러 칩(5115)에 제공되어도 좋다.
기판(5113)의 뒷면 측에도 전자 부품(4700)을 제공함으로써, SD 카드(5110)의 용량을 늘릴 수 있다. 또한, 무선 통신 기능을 갖는 무선 칩을 기판(5113)에 제공하여도 좋다. 이로써, 외부 장치와 SD 카드(5110) 사이에서 무선 통신을 수행할 수 있기 때문에, 데이터를 전자 부품(4700)으로부터 판독하거나 전자 부품(4700)에 기록할 수 있게 된다.
SD 카드(5110)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 SD 카드(5110)를 실현할 수 있다.
[SSD]
앞의 실시형태에서 설명한 반도체 장치는, 정보 단말기 등의 전자 기기에 장착할 수 있는 SSD(Solid State Drive)에 적용할 수 있다.
도 22의 (D)는 SSD의 외관을 도시한 모식도이고, 도 22의 (E)는 SSD의 내부 구조를 도시한 모식도이다. SSD(5150)는 하우징(5151), 커넥터(5152), 및 기판(5153)을 갖는다. 커넥터(5152)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5153)은 하우징(5151)에 수납되어 있다. 기판(5153)에는 반도체 장치 및 반도체 장치를 구동하는 회로가 제공되어 있다. 예를 들어 기판(5153)에는 전자 부품(4700), 메모리 칩(5155), 컨트롤러 칩(5156)이 장착되어 있다. 기판(5153)의 뒷면 측에도 전자 부품(4700)을 제공함으로써, SSD(5150)의 용량을 늘릴 수 있다. 메모리 칩(5155)에는 작업 메모리가 포함된다. 예를 들어 메모리 칩(5155)으로서는 DRAM 칩을 사용하면 좋다. 컨트롤러 칩(5156)에는 프로세서, ECC 회로 등이 포함된다. 또한, 전자 부품(4700)과, 메모리 칩(5155)과, 컨트롤러 칩(5115) 각각의 회로 구성은 앞의 기재에 한정되지 않고, 상황에 따라 적절히 변경하여도 좋다. 예를 들어 컨트롤러 칩(5156)에도 작업 메모리로서 기능하는 메모리를 제공하여도 좋다.
SSD(5150)에 앞의 실시형태에서 설명한 반도체 장치를 적용함으로써 신뢰성이 높은 SSD(5150)를 실현할 수 있다.
앞의 실시형태에서 설명한 반도체 장치를 상술한 전자 기기에 포함되는 반도체 장치에 적용함으로써 신규 전자 기기를 제공할 수 있다.
본 실시형태는 본 명세서 등에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
10: 반도체 장치, 11: 곡선, 12: 곡선, 300: 트랜지스터, 310: 기판, 310A: 기판, 312: 소자 분리층, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 411: 절연체, 412: 절연체, 413: 절연체, 414: 절연체, 416: 도전체, 500: 트랜지스터, 503: 도전체, 503a: 도전체, 503A: 도전체, 503b: 도전체, 510: 절연체, 512: 절연체, 514: 절연체, 516: 절연체, 517: 절연체, 518: 도전체, 519: 도전체, 520: 절연체, 520a: 절연체, 520b: 절연체, 520c: 절연체, 522: 절연체, 524: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530ba: 영역, 530bb: 영역, 530bc: 영역, 540: 도전체, 540a: 도전체, 540b: 도전체, 540c: 도전체, 540d: 도전체, 540e: 도전체, 541: 절연체, 541a: 절연체, 541b: 절연체, 541c: 절연체, 541d: 절연체, 541e: 절연체, 542: 도전체, 542a: 도전체, 542b: 도전체, 543: 산화물, 543a: 산화물, 543b: 산화물, 544: 절연체, 546: 도전체, 550: 절연체, 550a: 절연체, 550b: 절연체, 552: 절연체, 553: 절연체, 554: 절연체, 560: 도전체, 560a: 도전체, 560b: 도전체, 561: 절연체, 562: 도전체, 571: 절연체, 571a: 절연체, 571b: 절연체, 574: 절연체, 576: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 586: 절연체, 600: 용량 소자, 601: 절연체, 602: 절연체, 610: 도전체, 611: 도전체, 612: 도전체, 613: 도전체, 620: 도전체, 630: 절연체, 631: 절연체, 640: 절연체, 641: 절연체, 642: 절연체, 650: 절연체, 660: 도전체, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 4700: 전자 부품, 4702: 인쇄 기판, 4704: 실장 기판, 4710: 반도체 장치, 4711: 몰드, 4712: 랜드, 4713: 전극 패드, 4714: 와이어, 4730: 전자 부품, 4731: 인터포저, 4732: 패키지 기판, 4733: 전극, 4735: 반도체 장치, 4800: 반도체 웨이퍼, 4800a: 칩, 4801: 웨이퍼, 4801a: 웨이퍼, 4802: 회로부, 4803: 공간, 4803a: 공간, 5110: SD 카드, 5111: 하우징, 5112: 커넥터, 5113: 기판, 5115: 컨트롤러 칩, 5150: SSD, 5151: 하우징, 5152: 커넥터, 5153: 기판, 5155: 메모리 칩, 5156: 컨트롤러 칩, 5200: 휴대용 게임기, 5201: 하우징, 5202: 표시부, 5203: 버튼, 5300: 데스크톱형 정보 단말기, 5301: 본체, 5302: 디스플레이, 5303: 키보드, 5400: ICD 본체, 5401: 배터리, 5402: 와이어, 5403: 와이어, 5404: 안테나, 5405: 쇄골하 정맥, 5406: 상대정맥, 5500: 정보 단말기, 5510: 하우징, 5511: 표시부, 5700: 자동차, 5800: 전기 냉동 냉장고, 5801: 하우징, 5802: 냉장실용 도어, 5803: 냉동실용 도어, 5900: 정보 단말기, 5901: 하우징, 5902: 표시부, 5903: 조작 버튼, 5904: 조작자, 5905: 밴드, 6100: 확장 디바이스, 6101: 하우징, 6102: 캡, 6103: USB 커넥터, 6104: 기판, 6106: 컨트롤러 칩, 6240: 디지털 카메라, 6241: 하우징, 6242: 표시부, 6243: 조작 버튼, 6244: 셔터 버튼, 6246: 렌즈, 6300: 비디오 카메라, 6301: 하우징, 6302: 하우징, 6303: 표시부, 6304: 조작 키, 6305: 렌즈, 6306: 접속부, 7500: 거치형 게임기, 7520: 본체, 7522: 컨트롤러
Claims (11)
- 강유전 커패시터를 갖는 메모리 셀이 제공되는 반도체 장치의 구동 방법으로서,
제 1 기간에 상기 메모리 셀에 2치 데이터를 기록하고,
제 2 기간에 상기 메모리 셀로부터 상기 2치 데이터를 판독하고,
제 3 기간에 상기 강유전 커패시터에 분극 반전을 발생시킴으로써 상기 메모리 셀에 상기 2치 데이터를 복귀시키는, 반도체 장치의 구동 방법. - 제 1 항에 있어서,
상기 제 3 기간에 상기 2치 데이터의 값에 상관없이 상기 강유전 커패시터에 분극 반전을 발생시키는, 반도체 장치의 구동 방법. - 제 1 항 또는 제 2 항에 있어서,
상기 반도체 장치는 참조 메모리 셀을 갖고,
상기 제 1 기간에 상기 참조 메모리 셀에 참조 2치 데이터를 기록하고,
상기 제 2 기간에 상기 참조 메모리 셀로부터 상기 참조 2치 데이터를 판독하고,
상기 제 2 기간에 상기 메모리 셀로부터 판독된 상기 2치 데이터와 상기 참조 메모리 셀로부터 판독된 상기 참조 2치 데이터의 논리 연산을 수행하는, 반도체 장치의 구동 방법. - 제 3 항에 있어서,
상기 논리 연산은 배타적 논리합인, 반도체 장치의 구동 방법. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 메모리 셀은 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 갖고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트 및 상기 강유전 커패시터의 한쪽 전극과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과 전기적으로 접속되고,
상기 제 1 기간 및 상기 제 3 기간에 상기 제 1 트랜지스터를 온 상태로, 상기 제 3 트랜지스터를 오프 상태로 하고,
상기 제 2 기간에 상기 제 1 트랜지스터를 오프 상태로, 상기 제 3 트랜지스터를 온 상태로 하는, 반도체 장치의 구동 방법. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 강유전 커패시터는 유전체를 갖고
상기 유전체는 산화 하프늄 및/또는 산화 지르코늄을 갖는, 반도체 장치의 구동 방법. - 제 1 강유전 커패시터를 갖는 메모리 셀과 제 2 강유전 커패시터를 갖는 참조 메모리 셀이 제공되는 반도체 장치의 구동 방법으로서,
제 1 기간에 상기 메모리 셀에 대한 제 1 2치 데이터의 기록 및 상기 참조 메모리 셀에 대한 제 1 참조 2치 데이터의 기록을 수행하고,
제 2 기간에 상기 메모리 셀로부터의 상기 제 1 2치 데이터의 판독 및 상기 참조 메모리 셀로부터의 상기 제 1 참조 2치 데이터의 판독을 수행하고,
제 3 기간에 상기 제 1 2치 데이터와 상기 제 1 참조 2치 데이터의 논리 연산을 수행하고,
제 4 기간에 상기 메모리 셀에 대한 제 2 2치 데이터의 기록 및 상기 참조 메모리 셀에 대한 제 2 참조 2치 데이터의 기록을 수행하고,
상기 제 1 2치 데이터의 값과 상기 제 2 2치 데이터의 값은 상이하고,
상기 제 1 참조 2치 데이터의 값과 상기 제 2 참조 2치 데이터의 값은 상이한, 반도체 장치의 구동 방법. - 제 7 항에 있어서,
상기 반도체 장치는 제 1 감지 증폭기 회로 및 제 2 감지 증폭기 회로를 갖고,
상기 제 1 감지 증폭기 회로는 상기 메모리 셀과 전기적으로 접속되고,
상기 제 2 감지 증폭기 회로는 상기 참조 메모리 셀과 전기적으로 접속되고,
상기 제 3 기간에 상기 제 1 감지 증폭기 회로와 상기 제 2 감지 증폭기 회로를 활성화 상태로 하는, 반도체 장치의 구동 방법. - 제 8 항에 있어서,
상기 메모리 셀은 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 갖고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 게이트 및 상기 제 1 강유전 커패시터의 한쪽 전극과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽, 그리고 상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 감지 증폭기 회로와 전기적으로 접속되고,
상기 제 1 기간 및 상기 제 4 기간에 상기 제 1 트랜지스터를 온 상태로, 상기 제 3 트랜지스터를 오프 상태로 하고,
상기 제 2 기간 및 상기 제 3 기간에 상기 제 1 트랜지스터를 오프 상태로, 상기 제 3 트랜지스터를 온 상태로 하는, 반도체 장치의 구동 방법. - 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 1 강유전 커패시터는 제 1 유전체를 갖고,
상기 제 2 강유전 커패시터는 제 2 유전체를 갖고,
상기 제 1 유전체 및 상기 제 2 유전체는 산화 하프늄 및/또는 산화 지르코늄을 갖는, 반도체 장치의 구동 방법. - 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 논리 연산은 배타적 논리합인, 반도체 장치의 구동 방법.
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