CN116097358A - 半导体装置及电子设备 - Google Patents

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鱼地秀贵
宫口厚
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Abstract

提供一种能够进行非破坏读出的低功耗半导体装置。该半导体装置包括具有第一晶体管及第一FTJ元件的第一电路、具有第二晶体管及第二FTJ元件的第二电路。第一晶体管的第一端子与第一FTJ元件的输出端子电连接，第二晶体管的第一端子与第二FTJ元件的输入端子电连接。此外，第一晶体管的第二端子及第二晶体管的第二端子与读出电路电连接。作为数据写入方法，对第一FTJ元件及第二FTJ元件各自的输入端子‑输出端子间施加电压，使得第一FTJ元件及第二FTJ元件发生极化。作为数据读出方法，将流过第一FTJ元件及第二FTJ元件的差分电流输入到读出电路。

Description

半导体装置及电子设备
技术领域
本发明的一个方式涉及一种半导体装置及电子设备。
本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、驱动方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、摄像装置、存储装置、信号处理装置、处理器、电子设备、系统、它们的驱动方法、它们的制造方法或它们的检查方法。
背景技术
近年来，已对半导体装置进行开发，作为LSI(Large Scale Integration：大规模集成电路)的CPU(Central Processing Unit：中央处理器)、存储器等主要用于半导体装置。CPU是半导体元件的集合体，包括将半导体晶片加工为芯片的半导体集成电路(至少包括晶体管及存储器)。此外，CPU形成有作为连接端子的电极。
此外，已对一种半导体装置进行开发，该半导体装置中上述半导体集成电路设置有使用具有铁电性的介电体的铁电电容器、FTJ(Ferroelectric Tunnel Junction或Ferroelectric Transportation Junction)元件、FeFET(Ferroelectric FET)等。例如，专利文献1公开了包括背栅极一侧的栅极绝缘膜中设置有铁电膜的晶体管的半导体存储单元。此外，例如，专利文献2公开了使铁电电容器电连接于晶体管的栅极的存储器。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2009-164473号公报
[专利文献2]日本专利申请公开第2003-178577号公报
发明内容
发明所要解决的技术问题
近年来，电子设备等所处理的数据量倾向于增大，为了提高存储容量，已尝试存储装置，尤其是存储单元的微型化。当为了使存储单元微型化减小电容器的尺寸时，其静电电容值变小，因此难以长时间保持数据。此外，为保持数据进行的刷新工作的次数变多，因此功耗也有时变高。因此，存储装置优选使用可以长时间保持数据的存储单元。
尤其是，当存储装置具有DRAM(Dynamic Random Access Memory：动态随机存取存储器)结构时，在从存储单元读出数据时所保持的数据破坏(发生破坏性读出)，因此必须重新写入数据。由此，DRAM有时需要用来读出后写回数据的电路。此外，由于重新写入数据，因此功耗也有时变高。
本发明的一个方式的目的之一是提供一种不需重新写入数据的半导体装置(进行非破坏性读出的半导体装置)。此外，本发明的一个方式的目的之一是提供一种功耗得到降低的半导体装置。此外，本发明的一个方式的目的之一是提供一种电路面积得到减小的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有上述任意半导体装置的电子设备。
注意，本发明的一个方式的目的不局限于上述目的。上述目的并不妨碍其他目的的存在。其他目的是指将在下面的记载中描述的上述以外的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的目的。本发明的一个方式实现上述目的及其他目的中的至少一个目的。此外，本发明的一个方式不需要实现所有的上述目的及其他目的。
解决技术问题的手段
(1)
本发明的一个方式是一种包括第一电路、第二电路以及第三电路的半导体装置。尤其是，第一电路包括第一晶体管及第一FTJ元件，第二电路包括第二晶体管及第二FTJ元件，并且第三电路包括开关、运算放大器以及负载。此外，第一FTJ元件及第二FTJ元件各自包括输入端子、隧穿绝缘膜、介电体以及输出端子，第一FTJ元件及第二FTJ元件各自具有依次层叠有输入端子、隧穿绝缘膜、介电体以及输出端子的结构。此外，第一晶体管的源极及漏极中的一个与第一FTJ元件的输出端子电连接，第二晶体管的源极及漏极中的一个与第二FTJ元件的输入端子电连接。此外，开关的第一端子与第一晶体管的源极及漏极中的另一个及第二晶体管的源极及漏极中的另一个电连接，开关的第二端子与运算放大器的反转输入端子及负载的第一端子电连接，并且运算放大器的输出端子与负载的第二端子电连接。此外，负载包括电阻器、电容器以及晶体管中的至少一个。
(2)
此外，本发明的一个方式是一种包括第一晶体管及第一FTJ元件的半导体装置。第一FTJ元件包括输入端子、隧穿绝缘膜、介电体以及输出端子，并且第一FTJ元件具有依次层叠有输入端子、隧穿绝缘膜、介电体以及输出端子的结构。此外，第一晶体管的源极及漏极中的一个与第一FTJ元件的输出端子电连接。
(3)
此外，本发明的一个方式也可以具有如下结构：在上述(1)或(2)中，隧穿绝缘膜包含氧化硅或氮化硅，并且介电体包含含有铪及锆中的一个或两个的氧化物。
(4)
此外，本发明的一个方式是一种包括第一电路、第二电路、第三电路的半导体装置，该半导体装置与上述(1)不同。第一电路包括第一晶体管及第一铁电电容器，第二电路包括第二晶体管及第二铁电电容器，并且第三电路包括开关、运算放大器以及负载。此外，第一晶体管的源极及漏极中的一个与第一铁电电容器的第一端子电连接，第二晶体管的源极及漏极中的一个与第二铁电电容器的第一端子电连接。此外，开关的第一端子与第一晶体管的源极及漏极中的另一个及第二晶体管的源极及漏极中的另一个电连接，开关的第二端子与运算放大器的反转输入端子及负载的第一端子电连接，并且运算放大器的输出端子与负载的第二端子电连接。此外，负载包括电阻器、电容器以及晶体管中的至少一个。此外，第一铁电电容器及第二铁电电容器各自包括介电体，并且介电体包含含有铪及锆中的一个或两个的氧化物。
(5)
此外，本发明的一个方式是一种包括第一电路、第二电路、第三电路的半导体装置，该半导体装置与上述(1)及上述(4)不同。第一电路包括第一晶体管及第一电路元件，第二电路包括第二晶体管及第二电路元件，并且第三电路包括开关、运算放大器以及负载。此外，第一晶体管的源极及漏极中的一个与第一电路元件的第一端子电连接，第二晶体管的源极及漏极中的一个与第二电路元件的第一端子电连接。此外，开关的第一端子与第一晶体管的源极及漏极中的另一个及第二晶体管的源极及漏极中的另一个电连接，开关的第二端子与运算放大器的反转输入端子及负载的第一端子电连接，并且运算放大器的输出端子与负载的第二端子电连接。此外，负载包括电阻器、电容器以及晶体管中的至少一个。此外，第一电路元件及第二电路元件各自包括电阻变化元件、MTJ元件、相变存储元件中的任一个。
(6)
此外，本发明的一个方式是一种包括上述(1)至(5)中任一个半导体装置及外壳的电子设备。
在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。此外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具有集成电路的芯片、封装中容纳有芯片等的电子构件。此外，有时存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
此外，在本说明书等中，当记载为“X与Y连接”时，表示在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于如附图或文中所示的连接关系等规定连接关系，附图或文中所示的连接关系以外的连接关系也被认为是附图或文中所记载的。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示器件、发光器件、负载等)。此外，开关具有控制开启或关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(数字模拟转换电路、模拟数字转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。
此外，当明确地记载为“X与Y电连接”时，包括如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。
例如，可以表现为“X、Y、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表现为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表达为“X通过晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置”。通过使用与这种例子相同的表达方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。注意，这种表达方法是一个例子，不局限于上述表达方法。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
此外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
在本说明书等中，“电阻器”例如包括具有高于0Ω的电阻值的电路元件、具有高于0Ω的电阻值的布线等。因此，在本说明书等中，“电阻器”包括具有电阻值的布线、电流流过源极和漏极之间的晶体管、二极管、线圈等。因此，有时“电阻器”也可以称为“电阻”、“负载”、“具有电阻值的区域”等。与此相反，有时“电阻”、“负载”、“具有电阻值的区域”也可以称为“电阻器”等。作为电阻值，例如优选为1mΩ以上且10Ω以下，更优选为5mΩ以上且5Ω以下，进一步优选为10mΩ以上且1Ω以下。此外，例如也可以为1Ω以上且1×109Ω以下。
在本说明书等中，“电容器”例如包括具有高于0F的静电电容值的电路元件、具有高于0F的静电电容值的布线的区域、寄生电容、晶体管的栅极电容等。因此，在本说明书等中，“电容器”包括具有一对电极及在该电极之间的介电体的电路元件等。此外，“电容器”、“寄生电容”、“栅极电容”等有时也可以称为“电容”等。与此相反，有时“电容”也可以称为“电容器”、“寄生电容”、“栅极电容”等。此外，“电容”的“一对电极”也可以称为“一对导电体”、“一对导电区域”、“一对区域”等。静电电容值例如可以为0.05fF以上且10pF以下。此外，例如，也可以为1pF以上且10μF以下。
在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极用作控制晶体管的导通状态的控制端子。用作源极或漏极的两个端子是晶体管的输入输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入输出端子中的一方用作源极而另一方用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。此外，根据晶体管的结构，有时除了上述三个端子以外还包括背栅极。在此情况下，在本说明书等中，有时将晶体管的栅极和背栅极中的一个称为第一栅极，将晶体管的栅极和背栅极的另一个称为第二栅极。并且，在相同晶体管中，有时可以将“栅极”与“背栅极”相互调换。此外，在晶体管包括三个以上的栅极时，在本说明书等中，有时将各栅极称为第一栅极、第二栅极、第三栅极等。
例如在本说明书等中，作为晶体管的一个例子可以采用具有两个以上的栅电极的多栅结构晶体管。当采用多栅结构时，由于将沟道形成区域串联连接，所以成为多个晶体管串联连接的结构。因此，通过采用多栅结构，可以降低关态电流(off-state current)，且提高晶体管的耐压性(提高可靠性)。或者，通过利用多栅结构，当晶体管在饱和区域工作时，即便漏极-源极间的电压发生变化，漏极-源极间电流的变化也不太大，从而可以得到倾斜角平坦的电压-电流特性。当利用倾斜角平坦的电压-电流特性时，可以实现理想的电流源电路或电阻值极高的有源负载。其结果是，可以实现特性良好的差动电路或电流反射镜电路等。
此外，电路图示出一个电路元件的情况有时包括该电路元件具有多个电路元件的情况。例如，电路图示出一个电阻的情况包括两个以上的电阻串联连接的情况。此外，例如，电路图示出一个电容的情况包括两个以上的电容并联连接的情况。此外，例如，电路图示出一个晶体管的情况包括两个以上的晶体管串联连接且各晶体管的栅极彼此电连接的情况。同样，例如，电路图示出一个开关的情况包括该开关具有两个以上的晶体管，两个以上的晶体管串联电连接或者并联电连接并且各晶体管的栅极彼此电连接的情况。
此外，在本说明书等中，节点也可以根据电路结构或器件结构等称为端子、布线、电极、导电层、导电体或杂质区域等。此外，端子、布线等也可以被称为节点。
此外，在本说明书等中，可以适当地调换“电压”和“电位”。”电压”是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，也可以将“电压”称为“电位”。地电位不一定意味着0V。此外，电位是相对性的，当基准电位变化时，供应到布线的电位、施加到电路等的电位、从电路等输出的电位等也变化。
此外，在本说明书等中，“高电平电位”、“低电平电位”不意味着特定的电位。例如，在两个布线都被记为“用作供应高电平电位的布线”的情况下，两个布线所供应的高电平电位也可以互不相同。同样，在两个布线都被记为“用作供应低电平电位的布线”的情况下，两个布线所供应的低电平电位也可以互不相同。
“电流”是指电荷的移动现象(导电)，例如，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、金属、电解液、真空中等)不同。此外，布线等中的“电流的方向”是带正电的载流子移动的方向，以正电流量记载。换言之，带负电的载流子移动的方向与电流方向相反，以负电流量记载。因此，在本说明书等中，在没有特别的说明的情况下，关于电流的正负(或电流的方向)，“电流从元件A向元件B流过”等记载可以替换为“电流从元件B向元件A流过”等记载。此外，“对元件A输入电流”等记载可以替换为“从元件A输出电流”等记载。
此外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。此外，例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他的实施方式或权利要求书中附有“第二”。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书中被省略。
在本说明书中，为了方便起见，有时使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书等中所说明的词句，根据情况可以适当地换词句。例如，在“位于导电体上面的绝缘体”的表述中，通过将所示的附图的方向旋转180度，也可以称为“位于导电体下面的绝缘体”。
此外，“上”或“下”这样的术语不局限于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，在本说明书等中，根据状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。此外，根据情况或状态，可以使用其他词句代替“膜”和“层”等词句。例如，有时可以将“导电层”或“导电膜”变换为“导电体”。此外，例如有时可以将“绝缘层”或“绝缘膜”变换为“绝缘体”。
注意，在本说明书等中，“电极”、“布线”、“端子”等的词句不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。此外，例如，有时将“端子”用作“布线”或“电极”的一部分，反之亦然。再者，“端子”的词句包括多个“电极”、“布线”、“端子”等被形成为一体的情况等。因此，例如，“电极”可以为“布线”或“端子”的一部分，例如，“端子”可以为“布线”或“电极”的一部分。此外，“电极”、“布线”、“端子”等的词句有时置换为“区域”等的词句。
在本说明书等中，根据情况或状态，可以互相调换“布线”、“信号线”及“电源线”等词句。例如，有时可以将“布线”变换为“信号线”。此外，例如有时可以将“布线”变换为“电源线”。反之亦然，有时可以将“信号线”或“电源线”变换为“布线”。有时可以将“电源线”变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。此外，根据情况或状态，可以将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”变换为“电位”。
在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，半导体中的缺陷态密度有可能提高，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水中)、锂、钠、硅、硼、磷、碳、氮等。具体而言，当半导体是硅层时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第15族元素等(有时不包含氧、氢)。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。因此，开关有时除了控制端子之外还包括两个或三个以上的流过电流的端子。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。
电开关的例子包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM：Metal Insulator Metal)二极管、金属-绝缘体-半导体(MIS：Metal Insulator Semiconductor)二极管或者二极管接法的晶体管)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态”是指晶体管的源电极与漏电极在电性上短路的状态、能够使电流流过源电极与漏电极间的状态等。此外，晶体管的“非导通状态”是指晶体管的源电极与漏电极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。
作为机械开关的例子，可以举出利用了MEMS(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。”大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。”大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
发明效果
根据本发明的一个方式，可以提供一种不需重新写入数据的半导体装置(进行非破坏性读出的半导体装置)。此外，根据本发明的一个方式，可以提供一种功耗得到降低的半导体装置。此外，根据本发明的一个方式，可以提供一种电路面积得到减小的半导体装置。此外，根据本发明的一个方式，可以提供一种新颖的半导体装置。此外，根据本发明的一个方式，可以提供一种具有上述任意半导体装置的电子设备。
注意，本发明的一个方式的效果不局限于上述效果。上述效果并不妨碍其他效果的存在。其他效果是指将在下面的记载中描述的上述以外的效果。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的效果。此外，本发明的一个方式具有上述效果及其他效果中的至少一个效果。因此，本发明的一个方式根据情况而有时没有上述效果。因此，本发明的一个方式根据情况有时不具有上述效果。
附图说明
图1A至图1C是示出根据半导体装置的存储单元的结构例子的电路图。
图2是示出半导体装置的结构例子的电路图。
图3是说明根据半导体装置的存储单元的工作例子的时序图。
图4是说明根据半导体装置的存储单元的工作例子的时序图。
图5A及图5B是说明根据半导体装置的存储单元的工作例子的时序图。
图6A及图6B是示出根据半导体装置的存储单元的结构例子的电路图。
图7是示出存储装置的结构例子的方框图。
图8是说明存储装置的工作例子的时序图。
图9是说明存储装置的工作例子的时序图。
图10是说明存储装置的工作例子的时序图。
图11是说明存储装置的工作例子的时序图。
图12是说明存储装置的工作例子的时序图。
图13是示出半导体装置的结构例子的截面示意图。
图14A至图14C是示出晶体管的结构例子的截面示意图。
图15是示出半导体装置的结构例子的截面示意图。
图16A及图16B是示出晶体管的结构例子的截面示意图。
图17是示出晶体管的结构例子的截面示意图。
图18是示出半导体装置的结构例子的截面示意图。
图19是示出半导体装置的结构例子的截面示意图。
图20是示出半导体装置的结构例子的截面示意图。
图21A是说明IGZO的晶体结构的分类的图，图21B是说明结晶性IGZO的XRD谱的图，图21C是说明结晶性IGZO的纳米束电子衍射图案的图。
图22A是示出半导体晶片的一个例子的立体图，图22B是示出芯片的一个例子的立体图，图22C及图22D是示出电子构件的一个例子的立体图。
图23是说明CPU的方框图。
图24A至图24I是说明产品的一个例子的立体图或示意图。
具体实施方式
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在晶体管的沟道形成区域包含金属氧化物的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，该金属氧化物被称为金属氧化物半导体(metal oxide semiconductor)。此外，也可以将OS晶体管称为包含金属氧化物或氧化物半导体的晶体管。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
此外，在本说明书等中，各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)和另一个或多个其他实施方式中说明的内容(或其一部分)中的至少一个内容。
注意，实施方式中说明的内容是指各实施方式(或实施例)中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)和另一个或多个其他实施方式中示出的附图(或其一部分)中的至少一个附图组合，可以构成更多图。
参照附图说明本说明书所记载的实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在实施方式中的发明的结构中，有时在不同的附图中共同使用相同的符号来表示相同的部分或具有相同功能的部分，而省略反复说明。在立体图等中，为了明确起见，有时省略部分构成要素的图示。
此外，在本说明书等中，在多个要素使用同一符号并且需要区分它们时，有时对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号。此外，在附图等中，在对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号的情况下，如果不需要在本说明书等中区分它们，有时不附加“_1”，“[n]”，“[m，n]”等用于识别的符号。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
(实施方式1)
在本实施方式中，说明本发明的一个方式的半导体装置。
<结构例子1>
图1A示出作为本发明的一个方式的半导体装置的存储装置所包括的电路MCs的电路结构例子。
电路MCs包括晶体管M1及FTJ元件FJA。此外，电路MCs有时例如被称为存储单元等。
FTJ元件FJA是包括一对电极、可具有铁电性的材料及用作隧道绝缘膜的绝缘体的隧道结元件。此外，FTJ元件具有根据可具有铁电性的材料的极化方向而改变电阻值的功能。
该绝缘体以与可具有铁电性的材料重叠的方式设置，该绝缘体及可具有铁电性的材料设置在该一对电极之间。FTJ元件以与可具有铁电性的材料重叠的方式设置有用作隧道绝缘膜的绝缘体，所以具有整流特性。例如，在FTJ元件具有依次层叠有一对电极中的一个、用作隧道绝缘膜的绝缘体、可具有铁电性的材料和一对电极中的另一个的结构的情况下，流过FTJ元件的电流的顺向是从一对电极中的一个向一对电极中的另一个的方向。注意，在本说明书中，将该一对电极中的一个和另一个分别记作输入端子和输出端子。
例如，本说明书等中说明的FTJ元件可以通过在平坦的绝缘膜或导电膜上依次层叠第一导电体、隧道绝缘膜、可具有铁电性的材料和第二导电体来形成。第一导电体和第二导电体分别可以被称为下部电极和上部电极。此时，第一导电体及第二导电体是上述一对电极，第一导电体(下部电极)例如被用作输入端子，第二导电体(上部电极)例如被用作输出端子。此外，例如，本说明书等中说明的FTJ元件也可以通过在平坦的绝缘膜或导电膜上依次层叠第一导电体(下部电极)、可具有铁电性的材料、隧道绝缘膜和第二导电体(上部电极)来形成。此时，第一导电体(下部电极)例如被用作输出端子，第二导电体(上部电极)例如被用作输入端子。
此外，作为隧道绝缘膜例如可以使用氧化硅、氮化硅、氧化硅和氮化硅的叠层体等。
如上所述，FTJ元件的电阻值根据可具有铁电性的材料的极化方向而变化。例如，当在FTJ元件的输入端子与输出端子之间的可具有铁电性的材料中极化方向为从输出端子向输入端子的方向(此时极化矢量的方向为负)时，FTJ元件中从输入端子流到输出端子的电流量大。另一方面，当在FTJ元件的输入端子与输出端子之间的可具有铁电性的材料中极化方向为从输入端子向输出端子(此时极化矢量的方向为正)的方向时，FTJ元件中从输入端子流到输出端子的电流量小。换言之：在FTJ元件中，在极化方向为从输入端子向输出端子的方向时，FTJ元件的对于从输入端子流到输出端子的电流的电阻值小；在FTJ元件中，在极化方向为从输出端子向输入端子的方向时，FTJ元件的对于从输入端子流到输出端子的电流的电阻值大。
作为在FTJ元件的可具有铁电性的材料中引起极化(改变极化方向)的方法，例如对FTJ元件的输入端子与输出端子之间施加高电压即可。例如：在对FTJ元件的输入端子一侧和输出端子一侧分别施加高电平电位和低电平电位时，在FTJ元件的可具有铁电性的材料中极化方向成为从输入端子向输出端子的方向(正向)；另一方面，在对FTJ元件的输入端子一侧和输出端子一侧分别施加低电平电位和高电平电位时，极化方向成为从输出端子向输入端子的方向(负向)。注意，FTJ元件在极化强度上具有滞后性，所以为了引起极化(改变极化方向)需要施加相应于FTJ元件的结构的电压，在低于该电压的电压下，FTJ元件中不发生极化(极化方向不变)。
在本说明书的附图中，对二极管的电路符号附上箭头来表示FTJ元件。此外，在本说明书的附图中，相当于与布线连接的二极管的电路符号的阳极的三角形之边为FTJ元件的输入端子，相当于与布线连接的二极管的电路符号的阴极的三角形之顶点和线为FTJ元件的输出端子。
作为可具有铁电性的材料，例如优选使用氧化铪。此外，在作为FTJ元件所包含的可具有铁电性的材料使用氧化铪的情况下，氧化铪的厚度(或者FTJ元件的一对电极之间的距离)优选为10nm以下，更优选为5nm以下，进一步优选为2nm以下。
或者，作为可具有铁电性的材料，除了氧化铪之外还可以举出氧化锆、氧化锆铪(有时记作HfZrOX(X是大于0的实数)或HZO)、对氧化铪添加元素J1(这里的元素J1是锆(Zr)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料、对氧化锆添加元素J2(这里的元素J2是铪(Hf)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料等。此外，作为可具有铁电性的材料，也可以使用钛酸铅(有时记作PbTiOX)、钛酸钡锶(BST)、钛酸锶、锆钛酸铅(PZT)、钽酸锶铋(SBT)、铁酸铋(BFO)、钛酸钡等具有钙钛矿结构的压电陶瓷。此外，作为可具有铁电性的材料，例如，可以使用选自上述材料中的混合物或化合物。或者，可具有铁电性的材料可以具有由选自上述材料中的多个材料构成的叠层结构。此外，对氧化铪、氧化锆、氧化锆铪及对氧化铪添加元素J1的材料等的晶体结构(特性)有可能不仅由于沉积条件而且由于各种工艺等而变化，所以在本说明书等中上述材料不仅被称为铁电体而且被称为可具有铁电性的材料。
此外，当作为可具有铁电性的材料使用氧化锆铪时，优选通过原子层沉积(ALD：Atomic Layer Deposition)法，尤其优选通过热ALD法进行沉积。此外，当通过热ALD法沉积可具有铁电性的材料时，优选作为前驱物使用不包含碳氢(Hydro Carbon，也称为HC)的材料。当可具有铁电性的材料包含氢和碳中的一方或双方时，可具有铁电性的材料的晶化有时被阻挡。因此，优选的是，如上所述，通过使用不包含碳氢的前驱物来降低可具有铁电性的材料中的氢和碳中的一方或双方的浓度。例如，作为不包含碳氢的前驱物可以举出氯类材料。此外，当作为可具有铁电性的材料使用包含氧化铪及氧化锆的材料(氧化锆铪等)时，作为前驱物使用HfCl4及/或ZrCl4即可。
此外，当沉积使用可具有铁电性的材料的膜时，通过彻底排除膜中的杂质，这里是指氢、碳氢和碳中的一个以上，可以形成高纯度本征的可具有铁电性的膜。高纯度本征的可具有铁电性的膜与后面的实施方式所示的高纯度本征的氧化物半导体之间的制造工艺整合性非常高。因此，可以提供一种生产率高的半导体装置的制造方法。
此外，当作为可具有铁电性的材料使用氧化锆铪时，优选通过热ALD法以具有1:1的组成的方式交替沉积氧化铪和氧化锆。
此外，当通过热ALD法沉积可具有铁电性的材料时，作为氧化剂可以使用H2O或O3。注意，热ALD法中的氧化剂不局限于此。例如，作为热ALD法中的氧化剂，也可以包含选自O2、O3、N2O、NO2、H2O和H2O2中的任一个或多个。
此外，对可具有铁电性的材料的晶体结构没有特别的限制。例如，作为可具有铁电性的材料的晶体结构采用立方晶系、四方晶系、正交晶系和单斜晶系中的任一个晶体结构或具有多个该晶体结构的复合结构即可。尤其是，当可具有铁电性的材料具有正交晶系晶体结构时呈现铁电性，所以是优选的。或者，作为可具有铁电性的材料也可以采用具有非晶结构和晶体结构的复合结构。
作为晶体管M1，例如可以使用OS晶体管。此外，作为OS晶体管的沟道形成区域所包含的金属氧化物，例如优选含有包含铟、镓、锌中的至少一个的氧化物。或者，该金属氧化物例如也可以为包含铟、元素M(作为元素M例如可以举出选自铝、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种等)和锌中的至少一个的氧化物。此外，晶体管M1更优选具有实施方式3所示的晶体管的结构。
此外，作为晶体管M1，除了OS晶体管之外也可以使用沟道形成区域中包含硅的晶体管(以下称为Si晶体管)。作为该硅，例如也可以使用非晶硅(有时称为氢化非晶硅)、微晶硅、多晶硅、单晶硅等。
此外，作为晶体管M1，除了OS晶体管及Si晶体管之外也可以使用沟道形成区域中包含Ge等的晶体管、沟道形成区域中包含ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体的晶体管、沟道形成区域中包含碳纳米管的晶体管、沟道形成区域中包含有机半导体的晶体管等。
图1A所示的晶体管例如采用具有在沟道上下包括栅极的结构的晶体管，晶体管M1包括第一栅极及第二栅极。为了方便起见，例如将第一栅极记为栅极(有时记为前栅极)，将第二栅极记为背栅极来进行区分，但是第一栅极和第二栅极可以相互调换。因此，在本说明书等中，“栅极”可以记为“背栅极”。同样地，“背栅极”可以记为“栅极”。具体而言，“栅极与第一布线电连接且背栅极与第二布线电连接”的连接结构可以调换为“背栅极与第一布线电连接且栅极与第二布线电连接”的连接结构。
此外，根据本发明的一个方式的半导体装置的电路MCs不取决于晶体管的背栅极的连接结构。在图1A所示的晶体管M1中示出背栅极而不示出该背栅极的连接结构，但是可以在进行设计时决定该背栅极的电连接点。例如，在包括背栅极的晶体管中，为了提高该晶体管的通态电流，可以使栅极与背栅极电连接。换言之，例如，也可以使晶体管M1的栅极与背栅极电连接。此外，例如，在包括背栅极的晶体管中，为了使该晶体管的阈值电压改变或降低该晶体管的关态电流，设置与外部电路等电连接的布线而通过该外部电路等对晶体管的背栅极供应固定电位或可变电位。除了图1A以外，说明书中的其他部分所记载的晶体管或其他附图所示的晶体管也是同样的。
此外，根据本发明的一个方式的半导体装置的电路MCs不取决于电路MCs所包括的晶体管的结构。例如，如图1B所示，图1A所示的晶体管M1也可以为不包括背栅极的结构，即单栅极结构的晶体管。此外，也可以采用一部分晶体管包括背栅极且其他一部分晶体管不包括背栅极的结构。除了图1A以外，说明书中的其他部分所记载的晶体管或其他附图所示的晶体管也是同样的。
此外，作为一个例子，图1A所示的晶体管M1为n沟道型晶体管，但根据状况或情况也可以调换为p沟道型晶体管。当将n沟道型晶体管调换为p沟道型晶体管时，需要适当地改变输入到电路MCs等的电位等以使电路MCs正常工作。此外，有时电路MCs所输出的结果也变化。除了图1A以外，说明书中的其他部分所记载的晶体管或其他附图所示的晶体管也是同样的。在本实施方式中，在晶体管M1为n沟道型晶体管的前提下说明电路MCs的结构及工作。
在图1A的电路MCs中，晶体管M1的第一端子与布线WRDL电连接，晶体管M1的栅极与布线WRWL电连接。此外，FTJ元件FJA的输入端子与布线FCA电连接。此外，FTJ元件FJA的输出端子与晶体管M1的第二端子电连接。
布线WRDL例如被用作发送写入到电路MCs的数据的布线。此外，布线WRDL例如也被用作发送从电路MCs读出的数据的布线。换言之，布线WRDL被用作写入数据线和读出数据线。
布线WRWL例如被用作用来选择数据的写入对象的电路MCs的布线。此外，布线WRWL例如被用作选择进行所保持的数据的读出的电路MCs的布线。换言之，布线WRWL被用作写入字线和读出字线。
布线FCA例如被用作如下布线：在向电路MCs写入数据时，供应足以在FTJ元件FJA所包含的可具有铁电性的材料中发生极化的可变电位。此外，布线FCA例如也被用作具有如下功能的布线：在从电路MCs读出数据时，供应不足以在可具有铁电性的材料中发生极化变化的电位。
此外，作为本发明的一个方式的半导体装置的存储装置所包括的电路MCs的电路结构例子也可以具有如下结构：如图1C所示，图1A中的FTJ元件FJA的输入端子与输出端子被交换。具体而言，在图1C的电路MCs中，FTJ元件FJA的输出端子与布线FCA电连接，FTJ元件FJA的输入端子与晶体管M1的第二端子电连接。
将在后面说明电路MCs的详细工作例子，通过对FTJ元件FJA的输入端子与输出端子间施加适当电压，隧道电流流过FTJ元件FJA的输入端子与输出端子间。此时，在想要防止隧道电流经由晶体管M1泄漏时，作为晶体管M1优选使用OS晶体管。因为OS晶体管的关态电流极低，所以有时可以防止流过FTJ元件FJA的隧道电流泄漏到布线WRDL一侧。
注意，流过FTJ元件的电流的大小取决于可具有铁电性的材料的厚度及夹持可具有铁电性的材料的一对电极的重叠面积。例如，表1示出估计可具有铁电性的材料为HZO时的流过FTJ元件的电流的结果。
[表1]
Figure BDA0004120824020000211
<工作例子>
接着，说明使用图1A的电路MCs的存储单元、数据写入工作例子以及数据读出工作例子。
首先，说明使用电路MCs的存储单元及该存储单元的外围电路以说明数据写入工作例子及数据读出工作例子。
图2是示出存储单元MC、其外围电路的电路WDD及电路RDD的电路图。
作为一个例子，存储单元MC包括电路MCa及电路MCb。在图2中，例如使用图1A的电路MCs作为电路MCa，例如使用图1C的电路MCs作为电路MCb。
在图2中，电路MCa包括晶体管M1a及FTJ元件FJAa。晶体管M1a相当于图1A的电路MCs中的晶体管M1，FTJ元件FJAa相当于图1A的电路MCs中的FTJ元件FJA。此外，在图2中，电路MCb包括晶体管M1b及FTJ元件FJAb。晶体管M1b相当于图1C的电路MCs中的晶体管M1，FTJ元件FJAb相当于图1C的电路MCs中的FTJ元件FJA。
此外，在图2中，FTJ元件FJAa的输入端子与布线FCA电连接，FTJ元件FJAb的输出端子与布线FCB电连接。此外，晶体管M1a的栅极及晶体管M1b的栅极与布线WRWL电连接。此外，晶体管M1a的第一端子及晶体管M1b的第一端子与布线WRDL电连接。
与布线FCA同样，布线FCB例如被用作如下布线：在向电路MCb写入数据时，供应足以在FTJ元件FJAb所包含的可具有铁电性的材料中发生极化的可变电位。此外，布线FCB例如也被用作具有如下功能的布线：在从电路MCb读出数据时，供应不足以在该介电体中发生极化变化的电位。
电路WDD例如被用作存储单元MC的写入数据线驱动器电路。电路WDD例如包括开关SW1。注意，在图2中，电路WDD中仅示出开关SW1、布线IL及布线SL1。
电路RDD例如被用作存储单元MC的读出电路。电路RDD例如包括开关SW2、运算放大器OP及负载LE。注意，在图2中，电路RDD中仅示出开关SW2、运算放大器OP、负载LE、布线SL2及布线RFL。
作为开关SW1及开关SW2，例如可以使用模拟开关、晶体管等电开关等。当作为开关SW1及开关SW2例如使用晶体管时，该晶体管可以为具有与晶体管M1(晶体管M1a及晶体管M1b)同样的结构的晶体管。此外，除了电开关以外，也可以使用机械开关。此外，在本说明书等中，开关SW1及开关SW2在高电平电位被输入到控制端子时处于开启状态，在低电平电位被输入到控制端子时处于关闭状态。
作为负载LE，例如可以使用电阻、晶体管等。尤其是，通过作为负载LE使用电阻等，可以使用负载LE和运算放大器OP构成电流电压转换电路。或者，作为负载LE可以使用电容。尤其是，通过作为负载LE使用电容等，可以使用负载LE和运算放大器OP构成积分电路。
开关SW1的第一端子与布线WRDL电连接，开关SW1的第二端子与布线IL电连接。此外，开关SW1的控制端子与布线SL1电连接。
开关SW2的第一端子与布线WRDL电连接，开关SW2的第二端子与运算放大器OP的反相输入端子及负载LE的第一端子电连接。此外，运算放大器OP的输出端子与负载LE的第二端子及布线OL电连接。此外，运算放大器OP的非反相输入端子与布线RFL电连接。
布线IL与电路WDD所包括的内部电路(未图示)电连接。该内部电路例如具有生成写入数据的功能以及从该内部电路通过布线IL、开关SW1及布线WRDL向存储单元MC发送该数据的功能。
作为一个例子，布线SL1被用作切换开关SW1的开启状态和关闭状态的布线。因此，布线SL1例如被供应高电平电位或低电平电位。
作为一个例子，布线SL2被用作切换开关SW2的开启状态和关闭状态的布线。因此，布线SL2例如被供应高电平电位或低电平电位。
作为一个例子，布线RFL被用作供应恒电压的布线。该恒电压例如可以为用来输入到运算放大器OP的非反相输入端子的参考电位。
作为一个例子，布线OL被用作发送对应于从存储单元MC读出的数据的电位的布线。
使用图2所示的电路说明对存储单元MC写入数据的工作以及从存储单元MC读出数据的工作。
<<数据写入工作例子1>>
图3是示出图2的电路结构中对存储单元MC写入数据的工作的一个例子的时序图。图3的时序图示出时间T11至时间T19及其附近的时间的布线SL1、布线SL2、布线WRWL、布线WRDL、布线FCA、布线FCB及布线OL的电位变化。
此外，在本工作例子中，布线FCA与布线FCB被供应相等的电位。因此，在图3的时序图中，一并示出布线FCA的电位变化及布线FCB的电位变化。
此外，作为一个例子，将布线RFL所供应的电位设定为VRF。VRF例如可以为固定电位也可以为可变电位。在本工作例子中，VRF为任意固定电位。
此外，作为一个例子，电路RDD中的负载LE为电阻。
此外，在图3的时序图中，以实线和虚线表示时间T14之后的布线WRDL及时间T15以后的布线FCA及布线FCB的电位变动。实线所示的电位变化是本写入工作中V0被写入到存储单元MC时的电压变化。此外，虚线所示的电位变化是本写入工作中V1被写入到存储单元MC时的电压变化。此外，关于V0及V1将在后面叙述。
[时间T11至时间T12]
在时间T11至时间T12，布线SL1和布线SL2的电位都为低电平电位(图3中记作Low)。由此，开关SW1和开关SW2的各控制端子被输入低电平电位，开关SW1和开关SW2都处于关闭状态。
此外，由于开关SW1处于关闭状态，因此用来对存储单元MC写入的数据不从电路WDD的内部电路发送到布线WRDL。此外，作为一个例子，时间T11至时间T12的布线WRDL的电位为V0。关于V0将在后面叙述。此外，作为一个例子，V0也可以为接地电位。
此外，在时间T11至时间T12，布线WRWL被输入低电平电位。由此，晶体管M1a及晶体管M1b各自的栅极被输入低电平电位。因此，晶体管M1a及晶体管M1b各自处于关闭状态。
此外，将布线FCA和布线FCB各自所供应的电位设定为V0A。V0A例如可以为基准电位或基准电位附近的值。基准电位VC例如可以为0[V]或接地电位。此外，在基准电位为VC时，基准电位附近的值例如优选为VC-0.1[V]以上、VC-0.05[V]以上或VC-0.01[V]以上且为VC+0.01[V]以下、VC+0.05[V]以下或VC+0.1[V]以下。上述下限值及上限值可以分别组合。
此外，在时间T11至时间T12，开关SW2处于关闭状态，所以运算放大器OP的连接结构起到电压跟随器的作用。因此，从运算放大器OP的输出端子输出电位VRF，其结果是从布线OL输出电位VRF。
[时间T12至时间T13]
在时间T12至时间T13，布线SL1被供应高电平电位(图3中记作High)。由此，开关SW1的控制端子被输入高电平电位，因此开关SW1成为开启状态。
此外，在本工作例子中，在时间T12至时间T13，用来对存储单元MC写入的数据不从电路WDD的内部电路发送到布线WRDL。此外，在本工作例子中，在时间T12至时间T13，也可以从电路WDD的内部电路对布线WRDL供应初始化电位。初始化电位可以为接地电位、电位V0等。此外，在本工作例子中，作为初始化电位，供应V0。
[时间T13至时间T14]
在时间T13至时间T14，布线WRWL所供应的电位从低电平电位变为高电平电位。由此，晶体管M1a及晶体管M1b各自的栅极被输入高电平电位，晶体管M1a及晶体管M1b各自成为开启状态。也就是说，布线WRDL与FTJ元件FJAa的输出端子间成为导通状态，布线WRDL与FTJ元件FJAb的输入端子间成为导通状态。由此，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子从布线WRDL被供应初始化电位。在本工作例子中，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为V0。
[时间T14至时间T15]
在时间T14至时间T15，用来对存储单元MC写入的数据从电路WDD的内部电路发送到布线WRDL。具体而言，例如，V0或V1作为对应于该数据的电位从该内部电路供应到布线WRDL。晶体管M1a及晶体管M1b各自从时间T14之前处于开启状态，因此FTJ元件FJAa的输出端子和FTJ元件FJAb的输入端子从布线WRDL被供应V0或V1。由此，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为V0或V1。
注意，V0和V1是表示2值的数据(数字值)的电位。例如，V0可以为表示“0”和“1”中的一方的电位，V1可以为表示“0”和“1”中的另一方的电位。在本工作例子中，在V0和V1分别为表示“0”和“1”的电位的前提下进行说明。此外，可以以V1-V0为足以在FTJ元件FJAa及FTJ元件FJAb的每一个中发生极化或者改写上述FTJ元件的每一个的极化方向的电压的方式设定V0和V1的大小。例如，当足以在FTJ元件FJAa及FTJ元件FJAb的每一个中发生极化(改变上述FTJ元件的极化方向)的电压为3V时，以V1-V0为3V以上的方式设定V1和V0，即可。注意，V0例如优选与电位V0A相等。具体而言，例如将V0设定为0V等且例如将V1设定为3V等，即可。注意，虽然在本工作例子中说明2值的数据的写入及读出，但存储单元MC有时例如可以进行多值的数据、模拟电位的写入及/或读出。
[时间T15至时间T16]
在时间T15至时间T16，布线FCA及布线FCB各自被输入在时间T14至时间T15从电路WDD的内部电路通过布线WRDL被发送到存储单元MC的数据所对应的电位。例如，当在时间T14至时间T15从电路WDD的内部电路通过布线WRDL被发送到存储单元MC的数据所对应的电位为V0时，布线FCA及布线FCB各自被输入V1A。此外，例如，当在时间T14至时间T15从电路WDD的内部电路通过布线WRDL被发送到存储单元MC的数据所对应的电位为V1时，布线FCA及布线FCB各自被输入V0A。
作为一个例子，V1A为高于V0A的电位。此外，V1A为在FTJ元件FJAa的输出端子为V0时足以在FTJ元件FJAa中发生极化(足以发生极化方向的改变)的电位。此时，该极化方向为FTJ元件FJAa的从输入端子向输出端子的方向(正向)。此外，V1A为在FTJ元件FJAb的输入端子为V0时足以在FTJ元件FJAb中发生极化(足以发生极化方向的改变)的电位。此时，该极化方向为FTJ元件FJAb的从输出端子向输入端子的方向(负向)。
此外，在本工作例子中，作为一个例子，V1A与V1优选相等。
首先，着眼于FTJ元件FJAa。当FTJ元件FJAa的输出端子的电位为V0时，FTJ元件FJAa的输入端子(布线FCA)的电位为V1A，由此FTJ元件FJAa所包含的具有铁电性的介电体在从输入端子(布线FCA)向输出端子的方向(正向)上发生极化。另一方面，当FTJ元件FJAa的输出端子的电位为V1时，FTJ元件FJAa的输入端子(布线FCA)的电位为V0A，由此FTJ元件FJAa所包含的具有铁电性的介电体在从输出端子向输入端子(布线FCA)的方向(负向)上发生极化。
接着，着眼于FTJ元件FJAb。当FTJ元件FJAb的输入端子的电位为V0时，FTJ元件FJAb的输出端子(布线FCB)的电位为V1A，由此FTJ元件FJAb所包含的具有铁电性的介电体在从输出端子(布线FCB)向输入端子的方向(负向)上发生极化。另一方面，当FTJ元件FJAb的输入端子的电位为V1时，FTJ元件FJAb的输出端子(布线FCB)的电位为V0A，由此FTJ元件FJAb所包含的具有铁电性的介电体在从输入端子向输出端子(布线FCB)的方向(正向)上发生极化。
也就是说，在时间T15至时间T16，FTJ元件FJAa及FTJ元件FJAb的极化方向根据写入到存储单元MC的数据(V0或V1)而如下表所示确定。
[表2]
Figure BDA0004120824020000271
注意，在时间T16之后，布线FCA和布线FCB所供应的电位各自为V0A。也就是说，在时间T16之后布线FCA及布线FCB所供应的电位与在时间T15之前布线FCA及布线FCB所供应的电位同样。
[时间T16至时间T17]
在时间T16至时间T17，将用来对存储单元MC写入的数据从电路WDD的内部电路发送到布线WRDL的工作结束。具体而言，例如，从电路WDD的内部电路向布线WRDL供应初始化电位。此外，在本工作例子中，作为初始化电位，供应V0。
由于晶体管M1从时间T16之前处于开启状态，因此FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子被供应布线WRDL所供应的初始化电位。因此，在本工作例子中，FTJ元件FJAa的输出端子和FTJ元件FJAb的输入端子的电位成为V0。注意，即使FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为初始化电位，在时间T15至时间T16写入的FTJ元件FJAa及FTJ元件FJAb的每一个的极化方向也不变。也就是说，存储单元MC所保持的数据被保持而不被破坏。
[时间T17至时间T18]
在时间T17至时间T18，布线WRWL的电位从高电平电位变为低电平电位。由此，晶体管M1a及晶体管M1b各自的栅极被输入低电平电位，晶体管M1a及晶体管M1b各自成为关闭状态。
[时间T18至时间T19]
在时间T18至时间T19，布线SL1的电位从高电平电位变为低电平电位。由此，开关SW1的控制端子被输入低电平电位，开关SW1成为关闭状态。
由此，在时间T18至时间T19，电路WDD的内部电路与布线WRDL之间成为非导通状态，电位不从电路WDD的内部电路供应到布线WRDL。
通过上述时间T11至时间T19的工作，可以对图2的存储单元MC写入数据。
<<数据读出工作例子>>
图4是示出图2的电路结构中从存储单元MC读出数据的工作的一个例子的时序图。图4的时序图示出时间T21至时间T30及其附近的时间的布线SL1、布线SL2、布线WRWL、布线WRDL、布线FCA、布线FCB及布线OL的电位变化。
此外，作为一个例子，将布线RFL所供应的电位设定为VRF。VRF例如可以可以为固定电位也可以为可变电位。在本工作例子中，VRF为(VM+V0B)/2，关于电位VM及V0B将在后面进行说明。
此外，作为一个例子，电路RDD中的负载LE为电阻。
此外，在图4的时序图中，以实线和虚线表示时间T24之后的布线OL的电位变动。实线所示的电位变化是图3的时序图的写入工作中V0被写入到存储单元MC时的电压变化。此外，虚线所示的电位变化是图3的时序图的写入工作中V1被写入到存储单元MC时的电压变化。
[时间T21至时间T22]
在时间T21至时间T22，布线SL1和布线SL2的电位都为低电平电位(图4中记作Low)。由此，开关SW1和开关SW2的各控制端子被输入低电平电位，开关SW1和开关SW2都处于关闭状态。
此外，由于开关SW1处于关闭状态，因此电路WDD的内部电路与布线WRDL之间处于非导通状态。此外，作为一个例子，时间T21至时间T22的布线WRDL的电位为接地电位(图4中记作GND)。在本工作例子中，接地电位优选为0V。
此外，在时间T21至时间T22，布线WRWL被输入低电平电位。由此，晶体管M1a及晶体管M1b各自的栅极被输入低电平电位。因此，晶体管M1a及晶体管M1b各自处于关闭状态。
此外，与在时间T11至时间T12布线FCA所供应的电位同样，将在时间T21至时间T22布线FCA所供应的电位设定为V0A。此外，将布线FCB所供应的电位设定为V0B。此外，与V0A同样，V0B可以为基准电位或基准电位附近的值。此外，关于基准电位或基准电位附近的值可以参照V0A的说明。
此外，在时间T21至时间T22，由于图3的时序图的工作，从布线OL输出电位VRF。
[时间T22至时间T23]
在时间T22至时间T23，布线WRWL所供应的电位从低电平电位变为高电平电位(图4中记作High)。由此，晶体管M1a及晶体管M1b各自的栅极被输入高电平电位，晶体管M1a及晶体管M1b各自成为开启状态。
此时，布线WRDL与FTJ元件FJAa的输出端子之间成为导通状态，布线WRDL与FTJ元件FJAb的输入端子之间成为导通状态，因此布线WRDL、FTJ元件FJAa的输出端子和FTJ元件FJAb的输入端子的电位大致相等。在此，布线WRDL、FTJ元件FJAa的输出端子和FTJ元件FJAb的输入端子都成为接地电位。
[时间T23至时间T24]
在时间T23至时间T24，布线FCA被供应电位VM，布线FCB被供应电位V0B。VM为高于V0A及V0B且低于V1A的电位。此外，VM为如下电位：在FTJ元件FJAa的输出端子的电位为接地电位时，不足以在FTJ元件FJAa中发生极化变化(极化方向不变)。
[时间T24至时间T25]
在时间T24至时间T25，布线SL2被供应高电平电位。由此，开关SW2的控制端子被输入高电平电位，因此开关SW2成为开启状态。
由此，布线WRDL与电路RDD的运算放大器OP的反相输入端子及负载LE的第一端子之间成为导通状态。此外，负载LE为电阻，且运算放大器OP具有负反馈结构，所以负载LE和运算放大器OP被用作布线WRDL为输入布线的电流电压转换电路。此外，由于运算放大器OP具有负反馈结构，因此运算放大器OP的反相输入端子与非反相输入端子虚短，布线WRDL的电位成为VRF。
此时，晶体管M1处于开启状态，因此处于与布线WRDL导通的状态的FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的各电位也成为VRF。
由此，施加到FTJ元件FJAa的输入端子(布线FCA)及输出端子的电压成为VM-VRF(＝VFJA)，施加到FTJ元件FJAb的输入端子及输出端子(布线FCB)的电压成为VRF-V0B(＝VFJB)。此外，当FTJ元件FJAa的输入端子及输出端子的电压为VM-VRF(＝VFJA)时，FTJ元件FJAa的极化不发生变化(极化方向不变)。此外，当FTJ元件FJAb的输入端子及输出端子的电压为VRF-V0B(＝VFJB)时，FTJ元件FJAb的极化不发生变化(极化方向不变)。
此外，在FTJ元件FJAa中，在极化方向为从输入端子(布线FCA)向输出端子的方向(正向)时FTJ元件FJA的电阻值较高，而在极化方向为从输出端子向输入端子(布线FCA)的方向(负向)时FTJ元件FJAa的电阻值较低。因为FTJ元件FJAa的输入端子-输出端子间的电压VFJA为一定的，所以在确定FTJ元件FJAa中的极化方向时决定从FTJ元件FJAa的输入端子流过输出端子的电流量(IA)。具体而言，在FTJ元件FJAa中，在极化方向为从输入端子(布线FCA)向输出端子的方向(正向)时IA小，而在极化方向为从输出端子向输入端子(布线FCA)的方向(负向)时IA大。
同样地，在FTJ元件FJAb中，在极化方向为从输入端子向输出端子(布线FCB)的方向(正向)时FTJ元件FJAb的电阻值较高，而在极化方向为从输出端子(布线FCB)向输入端子的方向(负向)时FTJ元件FJAb的电阻值较低。因为FTJ元件FJAb的输入端子-输出端子间的电压VFJB为一定的，所以在确定FTJ元件FJAb中的极化方向时决定从FTJ元件FJAb的输入端子流过输出端子的电流量(IB)。具体而言，在FTJ元件FJAb中，在极化方向为从输入端子向输出端子(布线FCB)的方向(正向)时IB小，而在极化方向为从输出端子(布线FCB)向输入端子的方向(负向)时IB大。
在此，例如，在图3的时序图的工作例子中写入到存储单元MC的电位为V0时，FTJ元件FJAa的极化方向成为从输入端子(布线FCA)向输出端子的方向(正向)，因此IA小；FTJ元件FJAb的极化方向成为从输出端子(布线FCB)向输入端子的方向(负向)，因此IB大。也就是说，由于IA比IB小，因此其差分电流|IA-IB|从电路RDD向布线WRDL流过。此外，该差分电流在从电路RDD的运算放大器OP的输出端子通过负载LE及开关SW2向布线WRDL的方向上流过，因此在包括运算放大器OP和负载LE的电流电压转换电路中，运算放大器OP的输出端子的电位成为高于电位VRF的电位(在此，VOUT_0)。由此，从布线OL输出VOUT_0。
此外，例如，在图3的时序图的工作例子中写入到存储单元MC的电位为V1时，FTJ元件FJAa的极化方向成为从输出端子向输入端子(布线FCA)的方向(负向)，因此IA大；FTJ元件FJAb的极化方向成为从输入端子向输出端子(布线FCB)的方向(正向)，因此IB小。也就是说，IA比IB大，因此其差分电流|IA-IB|从布线WRDL向电路RDD流过。该差分电流从布线WRDL通过开关SW2及负载LE向电路RDD的运算放大器OP的输出端子流过，因此在包括运算放大器OP和负载LE的电流电压转换电路中，运算放大器OP的输出端子的电位成为低于电位VRF的电位(在此，VOUT_1)。由此，从布线OL输出VOUT_1。
因此，通过取得布线OL的电位，可以读出存储单元MC所保持的数据。
[时间T25至时间T26]
在时间T25至时间T26，布线SL2被供应低电平电位。由此，开关SW2的控制端子被输入低电平电位，因此开关SW2成为关闭状态。
由此，布线WRDL与电路RDD的运算放大器OP的反相输入端子及负载LE的第一端子之间成为非导通状态。因此，运算放大器OP的虚短的反相输入端子-非反相输入端子的电位不被供应到布线WRDL，由此布线WRDL的电位从VRF下降。在本工作例子中，下降至接地电位。因为在后述的时间T27至时间T28进行使布线WRDL、FTJ元件FJAa的输出端子和FTJ元件FJAb的输入端子的电位成为接地电位的工作，所以在这时间T25至时间T26无需等待布线WRDL、FTJ元件FJAa的输出端子和FTJ元件FJAb的输入端子的各电位下降至接地电位。
此外，开关SW2处于关闭状态，所以运算放大器OP的连接结构被用作电压跟随器。因此，从运算放大器OP的输出端子输出电位VRF，其结果是从布线OL输出电位VRF。
[时间T26至时间T27]
在时间T26至时间T27，布线FCA被供应电位V0A，布线FCB被供应电位V0B。也就是说，在时间T26之后布线FCA及布线FCB所供应的电位与在时间T23之前布线FCA及布线FCB所供应的电位同样。
[时间T27至时间T28]
在时间T27至时间T28，布线SL1被供应高电平电位。由此，开关SW1的控制端子被输入高电平电位，因此开关SW1成为开启状态。
此外，在本工作例子中，在时间T27至时间T28，用来对存储单元MC写入的数据不从电路WDD的内部电路发送到布线WRDL。作为一个例子，从电路WDD的内部电路向布线WRDL供应接地电位而代替用来对存储单元MC写入的数据。
此时，晶体管M1处于开启状态，因此处于与布线WRDL导通的状态的FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的各电位也成为接地电位。注意，布线FCA的电位和布线FCB的电位分别为V0A和V0B，所以即使FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为接地电位，写入在FTJ元件FJAa及FTJ元件FJAb的每一个中的极化方向也不变。也就是说，存储单元MC所保持的数据被保持而不被破坏。
[时间T28至时间T29]
在时间T28至时间T29，布线SL1被供应低电平电位。由此，开关SW1的控制端子被输入低电平电位，因此开关SW1成为关闭状态。
[时间T29至时间T30]
在时间T29至时间T30，布线WRWL被供应低电平电位。由此，晶体管M1a及晶体管M1b各自的栅极被输入低电平电位，因此晶体管M1a及晶体管M1b各自成为关闭状态。
通过上述时间T21至时间T30的工作例子，可以读出写入在图2的存储单元MC中的数据。此外，在从图2的存储单元MC读出数据时，FTJ元件FJAa及FTJ元件FJAb的每一个的极化方向不变，所以上述数据读出工作例子不是破坏性读出。换言之，可以以保持写入在存储单元MC中的数据的状态从存储单元MC读出该数据。
<<数据写入工作例子2>>
在上述数据写入工作例子1中说明对存储单元MC写入2值的数据(数字值)的工作，而通过采用与图3所示的时序图的工作例子不同的对存储单元MC写入数据的方法，可以对存储单元MC写入第3值的数据。也就是说，可以对存储单元MC写入3值的数据并从存储单元MC读出3值的数据。
图5A的时序图示出与图3的时序图的工作例子不同的工作方法的一个例子，其中可以对存储单元MC写入第3值的数据。图5A的时序图示出时间T31至时间T41及其附近的时间的布线SL1、布线SL2、布线WRWL、布线WRDL、布线FCA、布线FCB及布线OL的电位变化。
此外，与图3的时序图的工作同样，作为一个例子，将布线RFL所供应的电位设定为VRF。VRF例如可以为固定电位也可以为可变电位。在本工作例子中，VRF为任意固定电位。
此外，与图3的时序图的工作同样，作为一个例子，电路RDD中的负载LE为电阻。
[时间T31至时间T34]
时间T31至时间T34的工作与图3的时序图的时间T11至时间T14的工作同样。因此，本工作例子中的时间T31至时间T34的工作参照图3的时序图的时间T11至时间T14的工作的说明。
[时间T34至时间T35]
在时间T34至时间T35，布线FCA被供应电位V1A，布线FCB被供应电位V0B。与图3的时序图的写入工作同样，作为一个例子，V1A为高于V0A的电位。
注意，在本工作例子中，V1A优选例如与V1的电位相等。
因此，V1A为在FTJ元件FJAa的输出端子为V0时足以在FTJ元件FJAa中发生极化的电位。此时，该极化方向为FTJ元件FJAa的从输入端子向输出端子的方向(正向)。
[时间T35至时间T36]
在时间T35至时间T36，用来对存储单元MC写入的数据从电路WDD的内部电路发送到布线WRDL。具体而言，例如，V0和V1中的一方作为对应于该数据的电位从该内部电路供应到布线WRDL。晶体管M1a及晶体管M1b各自从时间T35之前处于开启状态，因此FTJ元件FJAa的输出端子和FTJ元件FJAb的输入端子从布线WRDL被供应V0和V1中的一方。由此，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为V0和V1中的一方。
注意，本工作例子中的V0及V1是表示3值的数据中的两个的电位。例如，V0可以为表示“-1”和“1”中的一方的电位，V1可以为表示“-1”和“1”中的另一方的电位。此外，当对存储单元MC写入“-1”或“1”的数据时，将图3的时序图的说明中的“表示‘0’的电位”调换为“表示‘-1’的电位”来进行写入工作，即可。因此，关于V0及V1的各值参照图3的时序图的说明。
首先，着眼于FTJ元件FJAa。在FTJ元件FJAa的输出端子的电位为V0时，FTJ元件FJA所包括的具有铁电性的介电体的极化因布线FCA的电位为V1A而变为从输入端子向输出端子的方向(正向)。另一方面，在FTJ元件FJAa的输出端子的电位为V1时，FTJ元件FJA所包括的具有铁电性的介电体的极化因布线FCA的电位为V1A而不变。
接着，着眼于FTJ元件FJAb。在FTJ元件FJAb的输入端子的电位为V0时，在FTJ元件FJAb所包括的具有铁电性的介电体中极化因布线FCB的电位为V0B而不变。另一方面，在FTJ元件FJAb的输入端子的电位为V1时，FTJ元件FJAb所包括的具有铁电性的介电体的极化因布线FCB的电位为V0B而变为从输入端子向输出端子的方向(正向)。
[时间T36至时间T37]
在时间T36，从电路WDD的内部电路到布线WRDL的用来对存储单元MC写入的数据变化。具体而言，在时间T35至时间T36，V0和V1中的一方的电位从该内部电路供应到布线WRDL，而在时间T36至时间T37，V0和V1中的另一方的电位从该内部电路供应到布线WRDL。晶体管M1a及晶体管M1b各自从时间T36之前处于开启状态，因此FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子从布线WRDL被供应V0和V1中的另一方。由此，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为V0和V1中的另一方。
由于FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位从V0和V1中的一方变为V0和V1中的另一方，有时FTJ元件FJAa及FTJ元件FJAb的每一个所包括的具有铁电性的介电体的极化方向变化。
具体而言，作为一个例子，考虑在时间T35至时间T36FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位都为V0的情况。在此情况下，FTJ元件FJAa所包括的具有铁电性的介电体的极化方向为从输入端子向输出端子的方向(正向)，FTJ元件FJAb所包括的具有铁电性的介电体的极化方向没确定。在此，在时间T36至时间T37将FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位变为V1时，FTJ元件FJAa的输入端子-输出端子间的电压成为V1A-V1，FTJ元件FJAb的输入端子-输出端子间的电压成为V1-V0B。当FTJ元件FJAa的输入端子-输出端子间的电压为V1A-V1时，FTJ元件FJAa所包括的具有铁电性的介电体的极化方向仍为从输入端子向输出端子的方向(正向)而不变。另一方面，当FTJ元件FJAb的输入端子-输出端子间的电压为V1-V0B时，FTJ元件FJAb所包括的具有铁电性的介电体的极化方向成为从输入端子向输出端子的方向(正向)。
此外，作为一个例子，考虑在时间T35至时间T36FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位都为V1的情况。在此情况下，FTJ元件FJAa所包括的具有铁电性的介电体的极化方向没确定，FTJ元件FJAb所包括的具有铁电性的介电体的极化方向为从输入端子向输出端子的方向(正向)。在此，在时间T36至时间T37将FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位变为V0时，FTJ元件FJAa的输入端子-输出端子间的电压成为V1A-V0，FTJ元件FJAb的输入端子-输出端子间的电压成为V0-V0B。当FTJ元件FJAa的输入端子-输出端子间的电压为V1A-V0时，FTJ元件FJAa所包括的具有铁电性的介电体的极化方向变为从输入端子向输出端子的方向(正向)。另一方面，当FTJ元件FJAb的输入端子-输出端子间的电压为V0-V0B时，FTJ元件FJAb所包括的具有铁电性的介电体的极化方向仍为从输入端子向输出端子的方向(正向)而不变。
[时间T37至时间T38]
在时间T37至时间T38，将用来对存储单元MC写入的数据从电路WDD的内部电路发送到布线WRDL的工作结束。具体而言，例如，从电路WDD的内部电路向布线WRDL供应接地电位。
由于晶体管M1a及晶体管M1b各自从时间T37之前处于开启状态，因此FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子从布线WRDL被供应接地电位。因此，FTJ元件FJAa的输出端子和FTJ元件FJAb的输入端子的电位成为接地电位。注意，即使FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为接地电位，在时间T35至时间T37写入的FTJ元件FJAa及FTJ元件FJAb的每一个的极化方向也不变。也就是说，存储单元MC所保持的数据被保持而不被破坏。
在时间T34至时间T38，将布线FCA和布线FCB的电位分别设定为V1A和V0B，作为从电路WDD的内部电路通过布线WRDL写入到存储单元MC的数据输入V0和V1中的一方而接下来输入V0和V1中的另一方，由此FTJ元件FJAa及FTJ元件FJAb的极化方向如下表所示确定。
[表3]
Figure BDA0004120824020000371
[时间T38至时间T41]
时间T38至时间T41的工作与图3的时序图的时间T16至时间T19的工作同样。因此，本工作例子中的时间T38至时间T41的工作参照图3的时序图的时间T17至时间T19的工作的说明。
[读出写入在存储单元MC中的数据的情况]
在此，考虑通过从存储单元MC读出通过上述时间T31至时间T41的工作写入的数据的情况。注意，关于从存储单元MC读出数据的工作，参照图4的时序图的布线SL1、布线SL2、布线WRWL、布线WRDL、布线FCA及布线FCB的电位变化。
当进行图4的时序图的读出工作时，在时间T23至时间T24，电位VM被施加到布线FCA，电位V0B被施加到布线FCB。
在此，当进行图4的时序图中的时间T24至时间T25的工作时，具体的是当使开关SW2成为开启状态时，布线WRDL的电位成为VRF。此时，FTJ元件FJAa的输入端子-输出端子间的电压VFJA(＝VM-VRF)和FTJ元件FJAb的输入端子-输出端子间的电压VFJB(＝VRF-V0B)都约为(VM-V0B)/2。
通过图5A的时序图的工作被写入数据的存储单元MC的FTJ元件FJAa及FTJ元件FJAb的每一个的极化方向都为从输入端子向输出端子的方向(正向)，并且FTJ元件FJAa及FTJ元件FJAb的每一个的输入端子-输出端子间的电压相等，所以在FTJ元件FJAa和FTJ元件FJAb具有相同结构的情况下，FTJ元件FJAa及FTJ元件FJAb的每一个的输入端子-输出端子间的电阻值大致相等。也就是说，流过FTJ元件FJAa的输入端子-输出端子间的电流IA与流过FTJ元件FJAb的输入端子-输出端子间的电流IB大致相等。
由此，IA与IB的差分电流几乎为0，所以电流不从存储单元MC通过布线WRDL、开关SW2及负载LE流到运算放大器OP的输出端子，所以在包括运算放大器OP和负载LE的电流电压转换电路中，运算放大器OP的输出端子的电位成为接近电位VRF的电位(即高于VOUT_1且低于VOUT_0的电位)。由此，从布线OL输出接近电位VRF的电位。
如上所述，通过进行图3及图5A的时序图的写入工作，可以对存储单元MC写入三种数据。此外，通过进行图4的时序图的读出工作，可以读出存储单元MC所保持的3值的数据。也就是说，通过将图2的存储单元MC、电路WDD及电路RDD用于存储装置，可以处理3值的数据。
注意，本实施方式中说明的图3、图4及图5A的时序图的工作只是一个例子，所以可以根据状况或情况改变该工作。例如，图5A的时序图的写入工作可以改变为图5B的时序图的写入工作。图5B的时序图的写入工作的与图5A的时序图的写入工作不同之处在于：在时间T35至时间T37向布线FCA输入电位V0A并向布线FCB输入电位V1B。作为一个例子，V1B为高于V0B的电位。此外，V1B为在FTJ元件FJAb的输出端子为V0时足以在FTJ元件FJAb中发生极化(足以发生极化方向的改变)的电位。此时，该极化方向为FTJ元件FJAb的从输出端子向输入端子的方向(负向)。由此，V1B与V1A优选相等。也就是说，V1B与V1优选相等。
进行图5B的时序图的写入工作，由此在时间T35至时间T37进行数据的写入的存储单元MC的FTJ元件FJAa及FTJ元件FJAb的极化方向如下表所示确定。
[表4]
Figure BDA0004120824020000391
通过图5B的时序图的写入工作被写入的存储单元MC的FTJ元件FJAa及FTJ元件FJAb的极化方向与通过图5A的时序图的写入工作被写入的存储单元MC的FTJ元件FJAa及FTJ元件FJAb的极化方向不同。然而，当从通过图5B的时序图的写入工作被写入的存储单元MC通过图4的时序图的读出工作进行读出时，在时间T24至时间T25流过FTJ元件FJAa的输入端子-输出端子间的电流IA与流过FTJ元件FJAb的输入端子-输出端子间的电流IB大致相等，因此通过图5B的时序图的写入工作被写入的存储单元MC的读出结果与通过图5A的时序图的写入工作被写入的存储单元MC的读出结果大致一致。
<结构例子2>
作为本发明的一个方式的半导体装置的存储装置所具有的电路MCs(电路MCa、电路MCb)不局限于图1A的电路结构。该存储装置所具有的电路MCs的电路结构也可以根据情况或状况而改变。在本结构例子中，说明将图2的存储单元MC所具有的FTJ元件FJAa及FTJ元件FJAb中的一个改变为其他电路元件的存储单元MC。
例如，图1A的电路MCs的FTJ元件FJA也可以被置换为图6A所示的铁电电容器FEA。具体而言，铁电电容器FEA的第一端子与布线FCA电连接，铁电电容器FEA的第二端子与晶体管M1的第二端子电连接。
在将图6A的电路MCs用于图2所示的电路MCa、电路MCb的情况下，作为图2的负载LE，优选使用电容器。也就是说，优选使用运算放大器OP及负载LE构成积分电路。在将图6A的电路MCs用于电路MCa、电路MCb的情况下，作为电容器的铁电电容器FEA介于布线FCA与布线WRDL之间，由此在铁电电容器FEA与负载LE(电容器)之间流过的电荷量如下：该电荷量对应于被施加到铁电电容器FEA的第一端子与第二端子之间的恒定电压及铁电电容器FEA的静电电容的值。借助于该积分电路，可以将该电荷量转换为电压。
此外，例如，图1A的电路MCs的FTJ元件FJA也可以被置换为图6B所示的能够改变电阻值的电路元件ANA。具体而言，电路元件ANA的输入端子与布线FCA电连接，电路元件ANA的输出端子与晶体管M1的第二端子电连接。作为电路元件ANA，例如可以举出用于ReRAM(Resistive Random Access Memory：可变电阻式存储器)等的电阻变化元件、用于MRAM(Magnetoresistive Random Access Memory：磁性随机存储器)等的MTJ(Magnetic TunnelJunction或Magnetic Transportation Junction：磁性隧道结或磁性传输结)元件、相变存储器(PCM)元件等。
像图6B的电路MCs那样，即使将图1A的电路MCs的FTJ元件FJA置换为电路元件ANA，也可以与图1A的电路MCs同样改变布线FCA与晶体管M1的第二端子之间的电阻值。因此，与图1A的电路MCs同样，图6B的电路MCs可以根据写入到图6B的电路MCs的数据而决定电路元件ANA的电阻值。由此，可以决定流过电路元件ANA的输入端子-输出端子间的电流量，从而有时可以将数据写入到电路MCs并读出该数据而不破坏所保持的数据。
通过将存储单元MC用于本实施方式中说明的半导体装置，可以构成无需重新写入数据的半导体装置(进行非破坏性读出的半导体装置)。此外，通过将存储单元MC用于半导体装置无需重新写入数据，所以可以降低重新写入所需的功耗。此外，通过将存储单元MC用于半导体装置无需设置重新写入数据的电路，所以可以减小半导体装置的电路面积。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式2)
在本实施方式中，说明可包括上述实施方式中说明的存储单元MC的存储装置。
<存储装置的结构例子>
图7是该存储装置的电路结构的一个例子。存储装置100包括存储单元阵列MCA、电路WDD、电路RDD、电路WRWD及电路FECD。作为一个例子，可用于图7的存储装置100的存储单元MC为图2所示的存储单元MC。
存储单元阵列MCA包括多个存储单元MC。此外，在存储单元阵列MCA中，多个存储单元MC被配置为m行n列(m及n为1以上的整数)的矩阵状。注意，在本说明书等中，将第i行第j列(i为1以上且m以下的整数，j为1以上且n以下的整数)的存储单元MC记为存储单元MC[i，j](在图7中未图示)。
此外，在存储装置100的存储单元阵列MCA中，布线WRDL[1]至布线WRDL[n]在列方向上延伸而设置。注意，对布线WRDL的附上的[j]表示位于第j列。此外，布线WRWL[1]至布线WRWL[m]、布线FCA[1]至布线FCA[m]、布线FCB[1]至布线FCB[m]在行方向上延伸而设置。此外，对布线WRWL、布线FCA及布线FCB附上的[i]表示位于第i行。
布线WRDL[1]至布线WRDL[n]相当于图2的存储单元MC中的布线WRDL。此外，布线WRWL[1]至布线WRWL[m]相当于图2的存储单元MC中的布线WRWL，布线FCA[1]至布线FCA[m]相当于图2的存储单元MC中的布线FCA，布线FCB[1]至布线FCB[m]相当于图2的存储单元MC中的布线FCB。
电路WDD与布线WRDL[1]至布线WRDL[n]电连接。此外，电路WRWD与布线WRWL[1]至布线WRWL[m]电连接。此外，电路FECD与布线FCA[1]至布线FCA[m]以及布线FCB[1]至布线FCB[m]电连接。此外，电路RDD与布线WRDL[1]至布线WRDL[n]电连接。
电路WRWD例如被用作写入工作及读出工作时的字线驱动器电路。例如，电路WRWD向布线WRWL[1]至布线WRWL[m]中的一个布线发送选择信号而向其余的布线发送非选择信号，由此可以在存储单元阵列MCA中选择进行写入工作或读出工作的多个存储单元MC。具体而言，例如在采用图2的存储单元MC时，选择信号可以为高电平电位，非选择信号可以为低电平电位。在图2的存储单元MC中，当布线WRWL被供应高电平电位时，晶体管M1a及晶体管M1b各自成为开启状态，由此可以从布线WRDL向存储单元MC发送写入数据，或者可以从存储单元MC向布线WRDL发送存储单元MC所保持的数据。另一方面，在图2的存储单元MC中，当布线WRWL被供应低电平电位时，晶体管M1a及晶体管M1b各自成为关闭状态，由此即便从布线WRDL发送用来对另一个存储单元MC写入的数据或者从另一个存储单元MC发送对布线WRDL读出的数据，该数据也不被写入到由布线WRWL供应低电平电位的存储单元MC。
电路FECD例如被用作向布线FCA及布线FCB的每一个供应恒电位的功能。具体而言，例如，电路FECD通过在向存储单元MC写入数据时向布线FCA及布线FCB的每一个供应恒电位而可以引起多个存储单元MC的每一个所包括的FTJ元件FJAa及FTJ元件FJAb中的极化(改变该极化的方向)。或者，电路FECD通过在从存储单元MC读出数据时向布线FCA及布线FCB的每一个供应恒电位而可以使电流流过FTJ元件FJAa的输入端子-输出端子间以及FTJ元件FJAb的输入端子-输出端子间的每一个。
电路WDD例如被用作写入数据线驱动器电路。例如，电路WDD通过向布线WRDL[1]至布线WRDL[n]的每一个发送写入数据(例如，电压)而可以将该写入数据写入到配置在由电路WRWD选择的特定行上的多个存储单元MC。
电路RDD例如被用作读出电路。例如，电路RDD可以从布线WRDL[1]至布线WRDL[n]的每一个取得配置在由电路WRWD选择的特定行上的多个存储单元MC所输出的数据(例如，电压、电流等)来读出该数据。作为一个例子，电路RDD包括选自预充电电路、读出放大器电路、电流电压转换电路等中的一个或多个。作为具体例子，也可以采用图2所示的电路RDD所具有的电路结构。
<存储装置的工作例子>
接着，说明存储装置100的工作例子。
<<写入工作例子1>>
图8是示出存储装置100的对存储单元MC写入数据的工作的一个例子的时序图。注意，上述实施方式中说明的图3的时序图示出一个存储单元MC的工作例子，而图8的时序图示出对存储单元阵列MCA所包括的多个存储单元MC写入数据的工作例子。
图8的时序图示出时间U1至时间U13及其附近的时间的布线WRWL[1]、布线WRWL[2]、布线WRWL[m]、布线WRDL[1]、布线WRDL[2]、布线WRDL[n]、布线FCA[1]、布线FCB[1]、布线FCA[2]、布线FCB[2]、布线FCA[m]及布线FCB[m]的电位变化。
在时间U1至时间U2，例如，电路WRWD向布线WRWL[1]至布线WRWL[m]供应低电平电位(图8中记作Low)作为初始电位。由此，存储单元阵列MCA所包括的所有存储单元MC中的晶体管M1a及晶体管M1b各自的栅极被供应低电平电位，因此晶体管M1a及晶体管M1b各自成为关闭状态。
此外，在时间U1至时间U2，电路WDD不向布线WRDL[1]至布线WRDL[n]发送写入数据。因此，在时间U1至时间U2，作为一个例子，电路WDD向布线WRDL[1]至布线WRDL[n]供应接地电位(图8中记作GND)。此外，与图3的写入工作例子同样，电路WDD供应到布线WRDL[1]至布线WRDL[n]的电位也可以为V0而不是接地电位。
此外，在时间U1至时间U2，电路FECD向布线FCA[1]至布线FCA[m]以及布线FCB[1]至布线FCB[m]的每一个供应电位V0A。关于电位V0A，参照图3的时序图的说明。
在时间U2至时间U5，电路WRWD向布线WRWL[1]供应高电平电位(图8中记作High)，向布线WRWL[2]至布线WRWL[m]供应低电平电位。因此，在存储单元阵列MCA中，配置在第一行上的存储单元MC[1，1]至存储单元MC[1，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应高电平电位，由此存储单元MC[1，1]至存储单元MC[1，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为开启状态。此外，在存储单元阵列MCA中，配置在第二行至第m行上的存储单元MC[2，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应低电平电位，由此存储单元MC[2，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为关闭状态。也就是说，电路WRWD通过向布线WRWL[1]供应高电平电位并向布线WRWL[2]至布线WRWL[m]供应低电平电位而可以作为写入对象选择配置在存储单元阵列MCA的第一行上的存储单元MC。
此外，在时间U2至时间U5，作为一个例子，电路WDD向布线WRDL[1]至布线WRDL[n]的每一个供应D[1，1]至D[1，n]作为写入数据。此外，因为电路WRWD作为写入对象选择配置在存储单元阵列MCA的第一行上的存储单元MC，所以存储单元MC[1，1]至存储单元MC[1，n]的每一个的FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子被供应对应于D[1，1]至D[1，n]的电位。
此外，在时间U3至时间U4，电路FECD向布线FCA[1]及布线FCB[1]的每一个供应V0A及V1A中的一个。此外，电路FECD向布线FCA[2]至布线FCA[m]的每一个供应电位V0A并向布线FCB[2]至布线FCB[m]的每一个供应电位V0A。
再者，在时间U4至时间U5，电路FECD向布线FCA[1]及布线FCB[1]的每一个供应V0A及V1A中的另一个。此外，电路FECD继续向布线FCA[2]至布线FCA[m]的每一个供应电位V0A并向布线FCB[2]至布线FCB[m]的每一个供应电位V0A。
关于电位V0A及电位V1A，参照图3的时序图的说明。
通过时间U2至时间U5的工作，根据布线WRDL[1]至布线WRDL[n]所发送的D[1，1]至D[1，n]而确定存储单元阵列MCA的第一行的存储单元MC[1，1]至存储单元MC[1，n]的每一个所包括的FTJ元件FJAa及FTJ元件FJAb中产生的极化的方向。也就是说，通过时间U2至时间U5的工作，对存储单元MC[1，1]至存储单元MC[1，n]分别写入D[1，1]至D[1，n]。
在时间U5至时间U8，电路WRWD向布线WRWL[2]供应高电平电位并向布线WRWL[1]及布线WRWL[3]至布线WRWL[m]供应低电平电位。因此，在存储单元阵列MCA中，配置在第二行上的存储单元MC[2，1]至存储单元MC[2，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应高电平电位，由此存储单元MC[2，1]至存储单元MC[2，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为开启状态。此外，在存储单元阵列MCA中，配置在第一行上及第三行至第m行上的存储单元MC[1，1]至存储单元MC[1，n]以及存储单元MC[3，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应低电平电位，由此存储单元MC[1，1]至存储单元MC[1，n]以及存储单元MC[3，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为关闭状态。也就是说，电路WRWD通过向布线WRWL[2]供应高电平电位并向布线WRWL[1]及布线WRWL[3]至布线WRWL[m]供应低电平电位而可以作为写入对象选择配置在存储单元阵列MCA的第二行上的存储单元MC。
此外，在时间U5至时间U8，作为一个例子，电路WDD向布线WRDL[1]至布线WRDL[n]的每一个供应D[2，1]至D[2，n]作为写入数据。此外，因为电路WRWD作为写入对象选择配置在存储单元阵列MCA的第二行上的存储单元MC，所以存储单元MC[2，1]至存储单元MC[2，n]的各FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子被供应对应于D[2，1]至D[2，n]的电位。
此外，在时间U6至时间U7，电路FECD向布线FCA[2]及布线FCB[2]的每一个供应V0A及V1A中的一个。此外，电路FECD向布线FCA[1]及布线FCA[3]至布线FCA[m]的每一个供应电位V0A并向布线FCB[1]及布线FCB[3]至布线FCB[m]的每一个供应电位V0A。
再者，在时间U7至时间U8，电路FECD向布线FCA[2]及布线FCB[2]的每一个供应V0A及V1A中的另一个。此外，电路FECD继续向布线FCA[1]及布线FCA[3]至布线FCA[m]的每一个供应电位V0A并向布线FCB[1]及布线FCB[3]至布线FCB[m]的每一个供应电位V0A。
通过时间U5至时间U8的工作，根据布线WRDL[1]至布线WRDL[n]所发送的D[2，1]至D[2，n]而确定存储单元阵列MCA的第二行的存储单元MC[2，1]至存储单元MC[2，n]的每一个所包括的FTJ元件FJAa及FTJ元件FJAb中产生的极化的方向。也就是说，通过时间U5至时间U8的工作，对存储单元MC[2，1]至存储单元MC[2，n]分别写入D[2，1]至D[2，n]。
在时间U8至时间U9，与在时间U2至时间U5进行的对配置在存储单元阵列MCA的第一行上的存储单元MC写入数据的工作以及在时间U5至时间U8进行的对配置在存储单元阵列MCA的第二行上的存储单元MC写入数据的工作同样，进行对配置在存储单元阵列MCA的第三行至第m-1行上的存储单元MC写入数据的工作。
在时间U9至时间U12，电路WRWD向布线WRWL[m]供应高电平电位并向布线WRWL[1]至布线WRWL[m-1]供应低电平电位。因此，在存储单元阵列MCA中，配置在第m行上的存储单元MC[m，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应高电平电位，由此存储单元MC[m，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为开启状态。此外，在存储单元阵列MCA中，配置在第一行至第m-1行上的存储单元MC[1，1]至存储单元MC[m-1，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应低电平电位，由此存储单元MC[1，1]至存储单元MC[m-1，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为关闭状态。也就是说，电路WRWD通过向布线WRWL[m]供应高电平电位并向布线WRWL[1]至布线WRWL[m-1]供应低电平电位而可以作为写入对象选择配置在存储单元阵列MCA的第m行上的存储单元MC。
此外，在时间U9至时间U12，作为一个例子，电路WDD向布线WRDL[1]至布线WRDL[n]的每一个供应D[m，1]至D[m，n]作为写入数据。此外，因为电路WRWD作为写入对象选择配置在存储单元阵列MCA的第m行上的存储单元MC，所以存储单元MC[m，1]至存储单元MC[m，n]的各FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子被供应对应于D[m，1]至D[m，n]的电位。
此外，在时间U10至时间U11，电路FECD向布线FCA[m]及布线FCB[m]的每一个供应V0A及V1A中的一个。此外，电路FECD向布线FCA[1]至布线FCA[m-1]的每一个供应电位V0A，向布线FCB[1]至布线FCB[m-1]的每一个供应电位V0A。
再者，在时间U11至时间U12，电路FECD向布线FCA[m]及布线FCB[m]的每一个供应V0A及V1A中的另一个。此外，电路FECD继续向布线FCA[1]至布线FCA[m-1]的每一个供应电位V0A，向布线FCB[1]至布线FCB[m-1]的每一个供应电位V0A。
通过时间U9至时间U12的工作，根据布线WRDL[1]至布线WRDL[n]所发送的D[m，1]至D[m，n]而确定存储单元阵列MCA的第m行的存储单元MC[m，1]至存储单元MC[m，n]的每一个所包括的FTJ元件FJAa及FTJ元件FJAb中产生的极化的方向。也就是说，通过时间U9至时间U12的工作，对存储单元MC[m，1]至存储单元MC[m，n]分别写入D[m，1]至D[m，n]。
通过进行时间U1至时间U12的工作，可以对存储单元阵列MCA所包括的存储单元MC[1，1]至存储单元MC[m，n]分别写入D[1，1]至D[m，n]。
注意，在图8的时序图中，作为对存储单元MC[1，1]至存储单元MC[m，n]写入数据的工作结束后的工作(时间U12至时间U13的工作)的一个例子，电路WRWD向布线WRWL[1]至布线WRWL[m]供应低电平电位。此外，作为一个例子，电路WDD向布线WRDL[1]至布线WRDL[n]供应接地电位。此外，作为一个例子，电路FECD向布线FCA[1]至布线FCA[m]以及布线FCB[1]至布线FCB[m]的每一个供应电位V0A。
注意，图8的时序图的工作只是一个例子，所以也可以根据状况或情况改变该工作。例如，在图8的时序图的时间U2至时间U5的工作中，布线WRWL[1]被供应高电平电位且布线WRDL[1]至布线WRDL[n]被供应D[1，1]至D[1，n]，但是可以在布线WRWL[1]被供应高电平电位向布线WRDL[1]至布线WRDL[n]供应D[1，1]至D[1，n]，也可以在布线WRDL[1]至布线WRDL[n]被供应D[1，1]至D[1，n]向布线WRWL[1]供应高电平电位。此外，只要在布线WRWL[1]被供应高电平电位且布线WRDL[1]至布线WRDL[n]被供应D[1，1]至D[1，n]的期间内，布线FCA[1]及布线FCB[1]的每一个被供应电位V1A且布线FCA[1]及布线FCB[1]的每一个被供应电位V0A的期间就可以设定在哪个时序。
<<写入工作例子2>>
接着，说明与图8的时序图不同的存储装置100的对存储单元MC写入数据的工作的一个例子。
图9的时序图示出与图8的时序图的写入工作例子不同的写入工作的一个例子。与图8的时序图同样，图9的时序图示出时间U1至时间U13及其附近的时间的布线WRWL[1]、布线WRWL[2]、布线WRWL[m]、布线WRDL[1]、布线WRDL[2]、布线WRDL[n]、布线FCA[1]、布线FCB[1]、布线FCA[2]、布线FCB[2]、布线FCA[m]及布线FCB[m]的电位变化。
图9的时序图的写入工作的与图8的时序图的写入工作不同之处在于：在时间U2至时间U12布线WRWL[1]至布线WRWL[m]都被输入高电平电位(图9中记作High)；以及时间U1至时间U13的布线FCA[1]至布线FCA[m]及布线FCB[1]至布线FCB[m]的每一个的电位的变动。
由于在图9的时序图的时间U2至时间U12布线WRWL[1]至布线WRWL[m]都被输入高电平电位，因此在时间U2至时间U12存储单元阵列MCA所包括的存储单元MC[1，1]至存储单元MC[m，n]中的各晶体管M1a及晶体管M1b的栅极被输入高电平电位，由此存储单元MC[1，1]至存储单元MC[n，m]中的各晶体管M1a及晶体管M1b成为开启状态。换言之，在着眼于第j列时，布线WRDL[j]与存储单元MC[1，j]至存储单元MC[m，j]的各FTJ元件FJAa的输出端子和FTJ元件FJAb的输入端子之间成为导通状态。
此外，在图9的时序图的时间U1至时间U2，布线FCA[1]至布线FCA[m]及布线FCB[1]至布线FCB[m]被供应电位VNA。
VNA例如可以为高于V0A且低于V1A的电位。也就是说，VNA可以为不管从布线WRDL输入到FTJ元件FJAa的输出端子的电位为V0还是为V1都不足以在FTJ元件FJAa中发生(改变)极化的电位。同样，VNA可以为不管从布线WRDL输入到FTJ元件FJAb的输出端子的电位为V0还是为V1都不足以在FTJ元件FJAb中发生(改变)极化的电位。
此外，在图9的时序图的时间U3至时间U4，布线FCA[1]及布线FCB[1]的每一个被供应V0A及V1A中的一个。此外，布线FCA[2]至布线FCA[m]及布线FCB[2]至布线FCB[m]的每一个继续被供应电位VNA。
此外，在图9的时序图的时间U4至时间U5，布线FCA[1]及布线FCB[1]的每一个被供应V0A及V1A中的另一个。此外，布线FCA[2]至布线FCA[m]及布线FCB[2]至布线FCB[m]的每一个继续被供应电位VNA。
通过图9的时序图的时间U2至时间U5的工作，根据布线WRDL[1]至布线WRDL[n]所发送的D[1，1]至D[1，n]而确定存储单元阵列MCA的第一行的存储单元MC[1，1]至存储单元MC[1，n]的每一个所包括的FTJ元件FJAa及FTJ元件FJAb中发生的极化的方向。另一方面，在时间U2至时间U5，布线FCA[2]至布线FCA[m]及布线FCB[2]至布线FCB[m]的每一个被供应电位VNA，因此即便存储单元MC[2，1]至存储单元MC[m，n]中的各晶体管M1a及晶体管M1b处于开启状态，D[1，1]至D[1，n]也不被写入到各列的存储单元MC。
也就是说，在图9的时序图的工作中，可以将布线FCA[1]至布线FCA[m]及布线FCB[1]至布线FCB[m]的每一个兼作用于控制FTJ元件FJAa及FTJ元件FJAb的极化的布线和数据写入时的选择信号线。
在图9的时序图的时间U5之后，通过根据布线WRDL[1]至布线WRDL[n]所发送的数据使用布线FCA[1]至布线FCA[m]以及布线FCB[1]至布线FCB[m]从存储单元阵列MCA的第二行至第m行逐行选择存储单元MC，可以与图8的时序图的工作例子同样地对存储单元阵列MCA中的存储单元MC[2，1]至存储单元MC[m，n]的每一个写入D[2，1]至D[m，n]。
<<读出工作例子1>>
图10是示出存储装置100的从存储单元MC读出数据的工作的一个例子的时序图。注意，上述实施方式中说明的图4的时序图示出一个存储单元MC的工作例子，而图10的时序图示出从存储单元阵列MCA所包括的多个存储单元MC读出数据的工作例子。
图10的时序图示出时间U21至时间U39及其附近的时间的布线SL1、布线SL2、布线WRWL[1]、布线WRWL[2]、布线WRWL[m]、布线FCA[1]、布线FCB[1]、布线FCA[2]、布线FCB[2]、布线FCA[m]、布线FCB[m]、布线WRDL[1]、布线WRDL[2]及布线WRDL[n]的电位变化。
此外，与图2所示的电路WDD同样，在存储装置100所包括的电路WDD的结构中包括开关SW1。因此，图10的时序图还示出布线SL1的电位变化。
此外，关于存储装置100所包括的电路RDD的结构，参照图2所示的电路RDD的结构。因此，关于电路RDD的工作等，参照上述实施方式的说明。因此，图10的时序图还示出布线SL2的电位变化。
在时间U21至时间U22，例如，电路WRWD向布线WRWL[1]至布线WRWL[m]供应低电平电位(图10中记作Low)作为初始电位。由此，存储单元阵列MCA所包括的所有存储单元MC中的各晶体管M1a及晶体管M1b的栅极被供应低电平电位，因此晶体管M1a及晶体管M1b各自成为关闭状态。
此外，在时间U21至时间U22，电路FECD向布线FCA[1]至布线FCA[m]以及布线FCB[1]至布线FCB[m]的每一个供应电位V0A及电位V0B。关于电位V0A及电位V0B，参照图3、图4等的时序图的说明。
此外，在时间U21至时间U22，作为一个例子，布线WRDL[1]至布线WRDL[n]被供应接地电位作为初始电位。具体而言，例如，向布线SL1供应高电平电位(图10中记作High)来使开关SW1成为开启状态，电路WDD向布线WRDL[1]至布线WRDL[n]的每一个供应接地电位。此外，在本工作例子中，在向布线WRDL[1]至布线WRDL[n]供应接地电位之后向布线SL1供应低电平电位来使开关SW1成为关闭状态，由此使电路WDD与布线WRDL[1]至布线WRDL[n]的每一个之间成为非导通状态。
此外，在时间U21至时间U22，向布线SL2供应低电平电位来使开关SW2成为关闭状态，由此使电路RDD与布线WRDL[1]至布线WRDL[n]的每一个之间成为非导通状态。
在时间U22至时间U27，电路WRWD向布线WRWL[1]供应高电平电位。此外，电路WRWD向布线WRWL[2]至布线WRWL[m]供应低电平电位。因此，在存储单元阵列MCA中，配置在第一行上的存储单元MC[1，1]至存储单元MC[1，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应高电平电位，由此存储单元MC[1，1]至存储单元MC[1，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为开启状态。此外，在存储单元阵列MCA中，配置在第二行至第m行上的存储单元MC[2，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应低电平电位，由此存储单元MC[2，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为关闭状态。
在时间U23至时间U26，电路FECD向布线FCA[1]供应电位VM并向布线FCB[1]供应电位V0B。此外，电路FECD向布线FCA[2]至布线FCA[m]供应电位V0A并向布线FCB[2]至布线FCB[m]供应电位V0B。
关于电位VM，参照图4等的时序图的说明。
在时间U24至时间U25，布线SL2被供应高电平电位。由此，开关SW2成为开启状态，电路RDD与布线WRDL[1]至布线WRDL[n]的每一个之间成为导通状态。如在图4的时序图中说明，由于运算放大器OP的反相输入端子与非反相输入端子虚短，因此布线WRDL[1]至布线WRDL[n]的各电位成为VRF。
关于电位VRF，参照图4等的时序图的说明。
此时，由于存储单元阵列MCA的第一行的存储单元MC[1，1]至存储单元MC[1，n]中的各晶体管M1a及晶体管M1b处于开启状态，因此存储单元MC[1，1]至存储单元MC[1，n]的每一个的FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子被供应电位VRF。由此，FTJ元件FJAa的输入端子-输出端子被施加VM-VRF的电压，FTJ元件FJAb的输入端子-输出端子被施加VRF-V0B的电压。根据图4的时序图，电位VRF为(VM-V0B)/2，因此FTJ元件FJAa及FTJ元件FJAb的每一个的输入端子-输出端子间的电压成为(VM+V0B)/2。
再者，由于图4的时序图的工作，流过FTJ元件FJAa及FTJ元件FJAb的每一个的输入端子-输出端子间的电流量取决于FTJ元件FJAa及FTJ元件FJAb的每一个所包括的具有铁电性的介电体的极化方向。因为该介电体的极化方向取决于写入到存储单元MC的数据，所以可以根据流过FTJ元件FJAa和FTJ元件FJAb的每一个的输入端子-输出端子间的电流量之差分读出该数据。该电流量之差分可以通过电路RDD中的包括运算放大器OP和负载LE的电流电压电路转换为电压值来取得。
因此，在通过电路FECD向布线FCA[1]和布线FCB[1]分别供应电位VM和电位V0B的同时在电路RDD中使开关SW2成为开启状态，来使用电路RDD所包括的电流电压转换电路将流过FTJ元件FJAa和FTJ元件FJAb的每一个的输入端子-输出端子间的电流之差分转换为电压值，由此可以将存储单元阵列MCA的第一行的存储单元MC[1，1]至存储单元MC[1，n]的每一个所保持的数据D[1，1]至数据D[1，n]读出为该电压值。
在时间U25至时间U26，布线SL2被供应低电平电位。由此，开关SW2成为关闭状态，电路RDD与布线WRDL[1]至布线WRDL[n]的每一个之间成为非导通状态。此时，布线WRDL[1]至布线WRDL[n]的每一个的电位从VRF降低到接地电位。
在时间U27至时间U32，电路WRWD向布线WRWL[2]供应高电平电位。此外，电路WRWD向布线WRWL[1]及布线WRWL[3]至布线WRWL[m]供应低电平电位。因此，在存储单元阵列MCA中，配置在第二行上的存储单元MC[2，1]至存储单元MC[2，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应高电平电位，由此存储单元MC[2，1]至存储单元MC[2，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为开启状态。此外，在存储单元阵列MCA中，配置在第一行上及第三行至第m行上的存储单元MC[1，1]至存储单元MC[1，n]以及存储单元MC[3，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应低电平电位，由此存储单元MC[1，1]至存储单元MC[1，n]以及存储单元MC[3，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为关闭状态。
在时间U28至时间U31，电路FECD向布线FCA[2]供应电位VM，向布线FCB[2]供应电位V0B。此外，电路FECD向布线FCA[1]及布线FCA[3]至布线FCA[m]供应电位V0A并向布线FCB[1]及布线FCB[3]至布线FCB[m]供应电位V0B。
在时间U29至时间U30，布线SL2被供应高电平电位。由此，开关SW2成为开启状态，电路RDD与布线WRDL[1]至布线WRDL[n]的每一个之间成为导通状态。此外，与时间U24至时间U25的工作同样，由于运算放大器OP的反相输入端子与非反相输入端子虚短，因此布线WRDL[1]至布线WRDL[n]的各电位成为VRF。
此时，由于存储单元阵列MCA的第二行的存储单元MC[2，1]至存储单元MC[2，n]中的各晶体管M1处于开启状态，因此存储单元MC[2，1]至存储单元MC[2，n]的每一个的FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子被供应电位VRF＝(VM+V0B)/2。由此，FTJ元件FJAa的输入端子-输出端子被施加VM-VRF＝(VM-V0B)/2的电压，FTJ元件FJAb的输入端子-输出端子被施加VRF-V0B＝(VM-V0B)/2的电压。
并且，与时间U24至时间U25的工作同样，使用电路RDD中的包括运算放大器OP和负载LE的电流电压转换电路将流过FTJ元件FJAa和FTJ元件FJAb的每一个的输入端子-输出端子间的电流量之差分转换为电压值，由此可以将存储单元阵列MCA的第二行的存储单元MC[2，1]至存储单元MC[2，n]的每一个所保持的数据D[2，1]至数据D[2，n]读出为该电压值。
在时间U30至时间U31，布线SL2被供应低电平电位。由此，开关SW2成为关闭状态，电路RDD与布线WRDL[1]至布线WRDL[n]的每一个之间成为非导通状态。此时，布线WRDL[1]至布线WRDL[n]的每一个的电位从VRF降低到接地电位。
在时间U32至时间U33，与在时间U22至时间U27进行的从配置在存储单元阵列MCA的第一行上的存储单元MC读出数据的工作以及在时间U27至时间U32进行的从配置在存储单元阵列MCA的第二行上的存储单元MC读出数据的工作同样，进行从配置在存储单元阵列MCA的第三行至第m-1行上的存储单元MC读出数据的工作。
在时间U33至时间U38，电路WRWD向布线WRWL[m]供应高电平电位。此外，电路WRWD向布线WRWL[1]至布线WRWL[m-1]供应低电平电位。因此，在存储单元阵列MCA中，配置在第m行上的存储单元MC[m，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应高电平电位，由此存储单元MC[m，1]至存储单元MC[m，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为开启状态。此外，在存储单元阵列MCA中，配置在第一行至第m-1行上的存储单元MC[1，1]至存储单元MC[m-1，n]的每一个所包括的晶体管M1a及晶体管M1b各自的栅极被供应低电平电位，由此存储单元MC[1，1]至存储单元MC[m-1，n]的每一个所包括的晶体管M1a及晶体管M1b各自成为关闭状态。
此外，在时间U34至时间U37，电路FECD向布线FCA[m]供应电位VM并向布线FCB[m]供应电位V0B。此外，电路FECD向布线FCA[1]至布线FCA[m-1]供应电位V0A并向布线FCB[1]至布线FCB[m-1]供应电位V0B。
在时间U35至时间U36，布线SL2被供应高电平电位。由此，开关SW2成为开启状态，电路RDD与布线WRDL[1]至布线WRDL[n]的每一个之间成为导通状态。此外，与时间U24至时间U25的工作同样，由于运算放大器OP的反相输入端子与非反相输入端子虚短，因此布线WRDL[1]至布线WRDL[n]的各电位成为VRF。
此时，由于存储单元阵列MCA的第m行的存储单元MC[m，1]至存储单元MC[m，n]中的各晶体管M1a及晶体管M1b处于开启状态，因此存储单元MC[m，1]至存储单元MC[m，n]的每一个的FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子被供应电位VRF＝(VM+V0B)/2。由此，FTJ元件FJAa的输入端子-输出端子被施加VM-VRF＝(VM-V0B)/2的电压，FTJ元件FJAb的输入端子-输出端子被施加VRF-V0B＝(VM-V0B)/2的电压。
并且，与时间U24至时间U25的工作同样，使用电路RDD中的包括运算放大器OP和负载LE的电流电压电路将流过FTJ元件FJAa和FTJ元件FJAb的每一个的输入端子-输出端子间的电流量之差分转换为电压值，由此可以将存储单元阵列MCA的第m行的存储单元MC[m，1]至存储单元MC[m，n]的每一个所保持的数据D[m，1]至数据D[m，n]读出为该电压值。
注意，在图10的时序图中，作为从存储单元MC[1，1]至存储单元MC[m，n]读出数据的工作结束后的工作(时间U38至时间U39的工作)的一个例子，对布线SL1供应高电平电位而使开关SW1成为开启状态，使电路WDD通过开关SW1向布线WRDL[1]至布线WRDL[n]供应接地电位作为初始化电位。此外，作为一个例子，向布线FCA[1]至布线FCA[m]以及布线FCB[1]至布线FCB[m]的每一个通过电路FECD供应电位V0A及电位V0B。
<<读出工作例子2>>
接着，说明与图10的时序图不同的存储装置100的从存储单元MC读出数据的工作的一个例子。
图11的时序图示出与图10的时序图的读出工作例子不同的读出工作的一个例子。与图10的时序图同样，图11的时序图示出时间U21至时间U39及其附近的时间的布线SL1、布线SL2、布线WRWL[1]、布线WRWL[2]、布线WRWL[m]、布线FCA[1]、布线FCB[1]、布线FCA[2]、布线FCB[2]、布线FCA[m]、布线FCB[m]、布线WRDL[1]、布线WRDL[2]及布线WRDL[n]的电位变化。
图11的时序图的读出工作的与图10的时序图的读出工作的不同之处在于：在时间U22至时间U38布线FCA[1]至布线FCA[m]都具有电位VM。
在图11的时序图的时间U22至时间U38，布线FCA[1]至布线FCA[m]都被供应VM，且布线FCB[1]至布线FCB[m]都被供应V0B，因此在时间U22至时间U38，VM被输入到存储单元MC[1，1]至存储单元MC[m，n]各自所包括的FTJ元件FJAa的输入端子，V0B被输入到存储单元MC[1，1]至存储单元MC[m，n]各自所包括的FTJ元件FJAb的输出端子。
此外，在本工作例子中，从电路WRWD向布线WRWL[1]至布线WRWL[m]中的任一个输入高电平电位(图11中记作High)而向其余的布线输入低电平电位(图11中记作Low)，由此可以从存储单元阵列MCA中选择要读出的存储单元MC。例如，在图11的时序图中，如时间U22至时间U27那样向布线WRWL[1]供应高电平电位并向布线WRWL[2]至布线WRWL[m]供应低电平电位，由此可以选择配置在存储单元阵列MCA的第一行上的存储单元MC[1，1]至存储单元MC[1，n]。此外，在选择存储单元阵列MCA的第一行的存储单元MC，如时间U24至时间U25那样向布线SL2供应高电平电位，由此FTJ素子FJAa的输入端子-输出端子被施加VM-VRF的电压，FTJ素子FJAb的输入端子-输出端子被施加VRF-V0B的电压。因此，流过FTJ素子FJAa的电流与流过FTJ素子FJAb的电流的差分电流流过存储单元MC与布线WRDL间。通过使用电路RDD所包括的电流电压电路将该差分电流转换为电压值，可以读出配置在存储单元阵列MCA的第一行上的存储单元MC所保持的数据。
同样地，如时间U27至时间U32那样向布线WRWL[2]供应高电平电位并向布线WRWL[1]及布线WRWL[3]至布线WRWL[m]供应低电平电位，由此可以选择配置在存储单元阵列MCA的第二行上的存储单元MC[2，1]至存储单元MC[2，n]。此外，在选择存储单元阵列MCA的第二行的存储单元MC，如时间U29至时间U30那样向布线SL2供应高电平电位，由此FTJ素子FJAa的输入端子-输出端子被施加VM-VRF的电压，FTJ素子FJAb的输入端子-输出端子被施加VRF-V0B的电压。因此，流过FTJ素子FJAa的电流与流过FTJ素子FJAb的电流的差分电流流过存储单元MC与布线WRDL间。通过使用电路RDD所包括的电流电压电路将该差分电流转换为电压值，可以读出配置在存储单元阵列MCA的第二行上的存储单元MC所保持的数据。
同样地，如时间U33至时间U38那样向布线WRWL[m]供应高电平电位而向布线WRWL[1]至布线WRWL[m-1]供应低电平电位，由此可以选择配置在存储单元阵列MCA的第m行上的存储单元MC[m，1]至存储单元MC[m，n]。此外，在选择存储单元阵列MCA的第m行的存储单元MC，如时间U35至时间U36那样向布线SL2供应高电平电位，由此FTJ素子FJAa的输入端子-输出端子被施加VM-VRF的电压，FTJ素子FJAb的输入端子-输出端子被施加VRF-V0B的电压。因此，流过FTJ素子FJAa的电流与流过FTJ素子FJAb的电流的差分电流流过存储单元MC与布线WRDL间。通过使用电路RDD所包括的电流电压电路将该差分电流转换为电压值，可以读出配置在存储单元阵列MCA的第m行上的存储单元MC所保持的数据。
也就是说，可以使图11的时序图的工作例子中的布线WRWL[1]至布线WRWL[m]的电位变动与图10的时序图的工作例子同样。
在图11的时序图的工作中，在从存储单元阵列MCA所包括的多个存储单元MC读出数据时，无需根据要读出的存储单元MC改变布线FCA[1]至布线FCA[m]以及布线FCB[1]至布线FCB[m]的每一个电位。也就是说，通过采用图11的时序图的工作例子，电路FECD可以不包括如选择器等选择发送信号的布线的电路。
<<读出工作例子3>>
接着，说明与图10及图11的时序图不同的存储装置100的从存储单元MC读出数据的工作的一个例子。
图12的时序图示出与图10及图11的时序图的读出工作例子不同的读出工作的一个例子。与图10及图11的时序图同样，图12的时序图示出时间U21至时间U39及其附近的时间的布线SL1、布线SL2、布线WRWL[1]、布线WRWL[2]、布线WRWL[m]、布线FCA[1]、布线FCB[1]、布线FCA[2]、布线FCB[2]、布线FCA[m]、布线FCB[m]、布线WRDL[1]、布线WRDL[2]及布线WRDL[n]的电位变化。
图12的时序图的读出工作的与图10的时序图的读出工作不同之处在于：在时间U22至时间U38布线WRWL[1]至布线WRWL[m]都被输入高电平电位(图12中记作High)；以及时间U22至时间U38的布线FCA[1]至布线FCA[m]及布线FCB[1]至布线FCB[m]的每一个的电位的变动。
在图12的时序图中，由于在时间U22至时间U38布线WRWL[1]至布线WRWL[m]都被输入高电平电位，因此在时间U22至时间U38，存储单元MC[1，1]至存储单元MC[m，n]中的各晶体管M1a及晶体管M1b的栅极被供应高电平电位。由此，存储单元MC[1，1]至存储单元MC[m，n]中的各晶体管M1a及晶体管M1b成为开启状态。
此外，在图12的时序图的时间U23至时间U38，除非特别叙述，作为一个例子，电路FECD向布线FCB[1]至布线FCB[m]的每一个输入VRB。作为一个例子，VRB为如下电位：高于VRF且低于V1B；以及在FTJ元件FJAb的输入端子的电位为接地电位或VRF时FTJ元件FJAb中极化不发生(极化方向不变)。注意，当FTJ元件FJAb的输出端子的电位为VRB且FTJ元件FJAb的输入端子的电位小于VRB时，因为FTJ元件FJAb具有整流特性，所以电流不在从FTJ元件的输出端子向输入端子的方向上流过。
在图12的时序图中的时间U23至时间U26，布线FCA[1]被供应电位VM，布线FCB[1]被供应电位V0B。此外，布线FCA[2]至布线FCA[m]被供应电位V0A，布线FCB[2]至布线FCB[m]被供应电位VRB。此时，存储单元MC[1,1]至存储单元MC[1,n]各自所包括的FTJ元件FJAa的输入端子被输入VM，存储单元MC[1,1]至存储单元MC[1,n]各自所包括的FTJ元件FJAb的输出端子被输入V0B。在此，在FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位高于V0B且低于VM的情况下，电流流过FTJ元件FJAa及FTJ元件FJAb各自的输入端子-输出端子间。另一方面，在存储单元阵列MCA的第一行以外的存储单元MC中，FTJ元件FJAa的输入端子的电位为V0A且FTJ元件FJAb的输出端子的电位为VRB，由此在FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位为接地电位以上且低于VRB的情况下，电流不流过FTJ元件FJAa及FTJ元件FJAb。
再者，在时间U24至时间U25，向布线SL2供应高电平电位，由此配置在存储单元阵列MCA的第一行上的存储单元MC[1，1]至存储单元MC[1，n]的FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为VRF。此时，FTJ元件FJAa的输入端子的电位为VM，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位为VRF，FTJ元件FJAa的输出端子的电位为V0B，所以对应于极化方向的电流流过FTJ元件FJAa及FTJ元件FJAb的每一个，流过FTJ元件FJAa的电流与流过FTJ元件FJAb的电流的差分电流通过布线WRDL流过电路RDD。另一方面，在配置在存储单元阵列MCA的除第一行之外的行上的存储单元MC中，FTJ元件FJAa的输入端子的电位为V0A，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位为VRF，FTJ元件FJAb的输出端子的电位为VRB，因此电流不流过FTJ元件FJAa及FTJ元件FJAb，并可以将流过配置在存储单元阵列MCA的除第一行之外的行上的存储单元MC与电路RDD之间的电流量看作零。因此，电路RDD被输入配置在存储单元阵列MCA的第一行上的存储单元MC[1，1]至存储单元MC[1，n]的差分电流，所以电路RDD可以读出存储单元MC[1，1]至存储单元MC[1，n]所保持的数据。
同样地，在时间U28至时间U31，布线FCA[2]被供应电位VM，布线FCB[2]被供应电位V0B。此外，布线FCA[1]及布线FCA[3]至布线FCA[m]被供应电位V0A，布线FCB[1]及布线FCB[3]至布线FCB[m]被供应电位VRB。此时，存储单元MC[2,1]至存储单元MC[2,n]各自所包括的FTJ元件FJAa的输入端子被输入VM，存储单元MC[2,1]至存储单元MC[2,n]各自所包括的FTJ元件FJAb的输出端子被输入V0B。在此，在FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位高于V0B且低于VM的情况下，电流流过FTJ元件FJAa及FTJ元件FJAb各自的输入端子-输出端子间。另一方面，在存储单元阵列MCA的第二行以外的存储单元MC中，FTJ元件FJAa的输入端子的电位为V0A且FTJ元件FJAb的输出端子的电位为VRB，由此在FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位为接地电位以上且低于VRB的情况下，电流不流过FTJ元件FJAa及FTJ元件FJAb。
再者，在时间U29至时间U30，向布线SL2供应高电平电位，由此配置在存储单元阵列MCA的第二行上的存储单元MC[2，1]至存储单元MC[2，n]的FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为VRF。此时，FTJ元件FJAa的输入端子的电位为VM，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位为VRF，FTJ元件FJAa的输入端子的电位为V0B，所以对应于极化方向的电流流过FTJ元件FJAa及FTJ元件FJAb的每一个，流过FTJ元件FJAa的电流与流过FTJ元件FJAb的电流的差分电流通过布线WRDL流过电路RDD。另一方面，在配置在存储单元阵列MCA的除第二行之外的行上的存储单元MC中，FTJ元件FJAa的输入端子的电位为V0A，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位为VRF，FTJ元件FJAb的输出端子的电位为VRB，因此电流不流过FTJ元件FJAa及FTJ元件FJAb，并可以将流过配置在存储单元阵列MCA的除第二行之外的行上的存储单元MC与电路RDD之间的电流量看作零。因此，电路RDD被输入配置在存储单元阵列MCA的第二行上的存储单元MC[2，1]至存储单元MC[2，n]的差分电流，所以电路RDD可以读出存储单元MC[2，1]至存储单元MC[2，n]所保持的数据。
同样地，在时间U34至时间U37，布线FCA[m]被供应电位VM，布线FCB[m]被供应电位V0B。此外，布线FCA[1]至布线FCA[m-1]被供应电位V0A，布线FCB[1]至布线FCB[m-1]被供应电位VRB。存储单元MC[m,1]至存储单元MC[m,n]各自所包括的FTJ元件FJAa的输入端子被输入VM，存储单元MC[m,1]至存储单元MC[m,n]各自所包括的FTJ元件FJAb的输出端子被输入V0B。在此，在FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位高于V0B且低于VM的情况下，电流流过FTJ元件FJAa及FTJ元件FJAb各自的输入端子-输出端子间。另一方面，在存储单元阵列MCA的第m行以外的存储单元MC中，FTJ元件FJAa的输入端子的电位为V0A且FTJ元件FJAb的输出端子的电位为VRB，由此在FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位为接地电位以上且低于VRB的情况下，电流不流过FTJ元件FJAa及FTJ元件FJAb。
再者，在时间U35至时间U36，向布线SL2供应高电平电位，由此配置在存储单元阵列MCA的第m行上的存储单元MC[m，1]至存储单元MC[m，n]的FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位成为VRF。此时，FTJ元件FJAa的输入端子的电位为VM，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位为VRF，FTJ元件FJAa的输出端子的电位为V0B，所以对应于极化方向的电流流过FTJ元件FJAa及FTJ元件FJAb的每一个，流过FTJ元件FJAa的电流与流过FTJ元件FJAb的电流的差分电流通过布线WRDL流过电路RDD。另一方面，在配置在存储单元阵列MCA的除第m行之外的行上的存储单元MC中，FTJ元件FJAa的输入端子的电位为V0A，FTJ元件FJAa的输出端子及FTJ元件FJAb的输入端子的电位为VRF，FTJ元件FJAb的输出端子的电位为VRB，因此电流不流过FTJ元件FJAa及FTJ元件FJAb，并可以将流过配置在存储单元阵列MCA的除第m行之外的行上的存储单元MC与电路RDD之间的电流量看作零。因此，电路RDD被输入配置在存储单元阵列MCA的第m行上的存储单元MC[m，1]至存储单元MC[m，n]的差分电流，所以电路RDD可以读出存储单元MC[m，1]至存储单元MC[m，n]所保持的数据。
也就是说，在图12的时序图的工作例子中，布线FCA[1]至布线FCA[m]被用作从存储单元阵列MCA中选择要读出的存储单元MC的选择信号线。因此，在图12的时序图的工作例子中，无需根据要读出的存储单元MC改变布线WRWL[1]至布线WRWL[m]的每一个电位。因此，通过采用图12的时序图的工作例子，电路RDD可以不包括如选择器等选择发送信号的布线的电路。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，说明上述实施方式所示的半导体装置的结构例子及可以应用于上述实施方式所示的半导体装置的晶体管的结构例子。
<半导体装置的结构例子1>
图13示出包括具有电容器的存储单元的半导体装置，该半导体装置包括晶体管300、晶体管500以及电容器600。此外，图14A是晶体管500的沟道长度方向上的截面图，图14B是晶体管500的沟道宽度方向上的截面图，并且图14C是晶体管300的沟道宽度方向上的截面图。
晶体管500是在沟道形成区域中含有金属氧化物的晶体管(OS晶体管)。晶体管500具有如下特性：关态电流小；场效应迁移率在高温下也不容易变化。通过将晶体管500用作半导体装置，例如用作上述实施方式中说明的存储单元MC中的晶体管M1等，可以实现工作能力在高温下也不容易降低的半导体装置。尤其是，通过将晶体管500例如用作晶体管M1，可以利用关态电流小的特性长时间保持写入到存储单元MC的电容的电位。
晶体管500例如设置在晶体管300上方，电容器600例如设置在晶体管300及晶体管500上方。此外，电容器600例如可以为保持对应于写入到存储单元的数据的电位的电容器。注意，根据电路结构并不一定需要设置图13所示的电容器600。
晶体管300设置在衬底310上，包括元件分离层312、导电体316、绝缘体315、由衬底310的一部构成的半导体区域313、用作源极区域或漏极区域的低电阻区域314a及低电阻区域314b。晶体管300例如可以应用于上述实施方式中说明的电路WDD、电路RDD、电路WRWD、电路FECD等所包括的晶体管。注意，根据本发明的一个方式的半导体装置的结构，也可以采用如下结构：晶体管300的栅极与晶体管500的源极和漏极中的一个电连接的结构；晶体管300的源极和漏极中的一个与晶体管500的源极和漏极中的一个电连接的结构；晶体管300的源极和漏极中的一个与晶体管500的栅极电连接的结构；或者晶体管300的各端子都不与晶体管500的各端子及电容器600的各端子电连接的结构。
作为衬底310，优选使用半导体衬底(例如单晶衬底或硅衬底)。
如图14C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，实效上的沟道宽度增加，所以可以改善晶体管300的开启特性。此外，由于可以增加栅电极的电场的影响，所以可以改善晶体管300的关闭特性。
此外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域、其附近的区域、用作源极区域或漏极区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)、GaN(氮化镓)等的材料形成。可以使用对晶格施加应力改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛、氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨、铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
为了使形成在衬底310上的多个晶体管彼此分离设置有元件分离层312。元件分离层例如可以使用LOCOS(Local Oxidation of Silicon：硅局部氧化)法、STI(ShallowTrench Isolation：浅沟槽隔离)法或台面隔离法等形成。
此外，图13所示的晶体管300只是一个例子，本发明不局限于该结构，可以根据电路结构、驱动方法等而使用合适的晶体管。例如，晶体管300也可以具有平面型结构而不具有图14C所示的FIN型结构。例如，当在半导体装置中使用只由OS晶体管构成的单极性电路时，如图15所示，作为晶体管300的结构采用与使用氧化物半导体的晶体管500相同的结构即可。关于晶体管500将在后面详细描述。注意，在本说明书等中，单极性电路是指仅由n沟道型晶体管和p沟道型晶体管中的一个极性的晶体管构成的电路。
在图15中，晶体管300设置在衬底310A上，在此情况下，也可以使用与图13所示的半导体装置的衬底310同样的半导体衬底作为衬底310A。作为衬底310A，例如可以使用SOI衬底、玻璃衬底、石英衬底、塑料衬底、蓝宝石玻璃衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等。作为玻璃衬底的一个例子，可以举出钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或钠钙玻璃等。作为柔性衬底、贴合薄膜、基材薄膜等，可以举出如下例子。例如可以举出以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、聚四氟乙烯(PTFE)为代表的塑料。或者，作为一个例子，可以举出丙烯酸树脂等合成树脂等。或者，作为一个例子，可以举出聚丙烯、聚酯、聚氟乙烯或聚氯乙烯等。或者，作为一个例子，可以举出聚酰胺、聚酰亚胺、芳族聚酰胺、环氧树脂、无机蒸镀薄膜、纸类等。
图13所示的晶体管300从衬底310一侧依次层叠设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，“氧氮化铝”是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作使因被绝缘体320等覆盖的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP：Chemical Mechanical Polishing)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢、杂质等从衬底310或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容器600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一符号表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
在绝缘体326及导电体330上也可以形成布线层。例如，在图13中，在绝缘体326及导电体330的上方依次层叠设置有绝缘体350、绝缘体352及绝缘体354。此外，绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢、水等杂质具有阻挡性的绝缘体。此外，与绝缘体326同样，绝缘体352及绝缘体354优选使用相对介电常数较低的绝缘体以降低布线间产生的寄生电容。此外，导电体356优选包含对氢、水等杂质具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，绝缘体354及导电体356上依次层叠有绝缘体360、绝缘体362及绝缘体364。
此外，与绝缘体324等同样，绝缘体360优选使用对水、氢等杂质具有阻挡性的绝缘体。因此，绝缘体360例如可以使用可应用于绝缘体324等的材料。
绝缘体362及绝缘体364被用作层间绝缘膜及平坦化膜。此外，与绝缘体324同样，绝缘体362及绝缘体364例如优选使用对水、氢等杂质具有阻挡性的绝缘体。因此，绝缘体362及/或绝缘体364可以使用可应用于绝缘体324等的材料。
绝缘体364上依次层叠设置有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514和绝缘体516中的任意个，优选使用对氧、氢等具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，例如优选使用能够防止氢、杂质等从衬底310或设置有晶体管300的区域等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过作为上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，绝缘体510、绝缘体512、绝缘体514及绝缘体516中嵌入有构成晶体管500的导电体(例如，图14A及图14B所示的导电体503)等。
绝缘体516的上方设置有晶体管500。
如图14A及图14B所示，晶体管500包括绝缘体514上的绝缘体516、以嵌入绝缘体514或绝缘体516中的方式配置的导电体503(导电体503a及导电体503b)、绝缘体516及导电体503上的绝缘体522、绝缘体522上的绝缘体524、绝缘体524上的氧化物530a、氧化物530a上的氧化物530b、氧化物530b上的导电体542a、导电体542a上的绝缘体571a、氧化物530b上的导电体542b、导电体542b上的绝缘体571b、氧化物530b上的绝缘体552、绝缘体552上的绝缘体550、绝缘体550上的绝缘体554、位于绝缘体554上并与氧化物530b的一部分重叠的导电体560(导电体560a及导电体560b)、以及配置在绝缘体522、绝缘体524、氧化物530a、氧化物530b、导电体542a、导电体542b、绝缘体571a及绝缘体571b上的绝缘体544。在此，如图14A及图14B所示，绝缘体552与绝缘体522的顶面、绝缘体524的侧面、氧化物530a的侧面、氧化物530b的侧面及顶面、导电体542的侧面、绝缘体571的侧面、绝缘体544的侧面、绝缘体580的侧面及绝缘体550的底面接触。此外，导电体560的顶面以高度与绝缘体554的上部、绝缘体550的上部、绝缘体552的上部及绝缘体580的顶面的高度大致一致的方式配置。此外，绝缘体574与导电体560的顶面、绝缘体552的上部、绝缘体550的上部、绝缘体554的上部和绝缘体580的顶面中的至少一个的一部分接触。
在绝缘体580及绝缘体544中形成到达氧化物530b的开口。在该开口内设置绝缘体552、绝缘体550、绝缘体554及导电体560。此外，在晶体管500的沟道长度方向上，绝缘体571a及导电体542a与绝缘体571b及导电体542b间设置有导电体560、绝缘体552、绝缘体550及绝缘体554。绝缘体554具有与导电体560的侧面接触的区域及与导电体560的底面接触的区域。
氧化物530优选包括绝缘体524上的氧化物530a及氧化物530a上的氧化物530b。当在氧化物530b下包括氧化物530a时，可以抑制杂质从形成在氧化物530a的下方的结构物向氧化物530b扩散。
在晶体管500中，氧化物530具有氧化物530a及氧化物530b这两层的叠层结构，但是本发明不局限于此。例如，在晶体管500中，氧化物530b可以具有单层结构或三层以上的叠层结构。或者，氧化物530a及氧化物530b可以分别具有叠层结构。
导电体560被用作第一栅(也称为顶栅极)电极，导电体503被用作第二栅(也称为背栅极)电极。此外，绝缘体552、绝缘体550及绝缘体554被用作第一栅极绝缘体，绝缘体522及绝缘体524被用作第二栅极绝缘体。注意，有时将栅极绝缘体称为栅极绝缘层或栅极绝缘膜。此外，导电体542a被用作源极和漏极中的一个，导电体542b被用作源极和漏极中的另一个。此外，氧化物530的与导电体560重叠的区域的至少一部分被用作沟道形成区域。
在此，图16A示出图14A中的沟道形成区域附近的放大图。由于氧化物530b被供应氧，沟道形成区域形成在导电体542a和导电体542b之间的区域中。因此，如图16A所示，氧化物530b具有用作晶体管500的沟道形成区域的区域530bc及以夹持区域530bc的方式设置并用作源极区域或漏极区域的区域530ba及区域530bb。区域530bc的至少一部分与导电体560重叠。换言之，区域530bc设置在导电体542a与导电体542b间的区域中。区域530ba与导电体542a重叠，区域530bb与导电体542b重叠。
用作沟道形成区域的区域530bc是与区域530ba及区域530bb相比其氧空位(在本说明书等中，金属氧化物中的氧空位有时被称为VO(oxygen vacancy))少或杂质浓度低，由此载流子浓度低的高电阻区域。因此，区域530bc可以说是i型(本征)或实质上i型的区域。
在使用金属氧化物的晶体管中，如果金属氧化物中的形成沟道的区域存在杂质或氧空位(VO)，电特性则容易变动，有时降低可靠性。此外，氧空位(VO)附近的氢形成氢进入氧空位(VO)中的缺陷(下面有时称为VOH)而可能会产生成为载流子的电子。因此，当在氧化物半导体中的形成沟道的区域中包含氧空位时，晶体管会成为常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的形成沟道的区域中，优选尽量减少杂质、氧空位及VOH。
此外，用作源极区域或漏极区域的区域530ba及区域530bb是如下区域：因氧空位(VO)多或者因氢、氮、金属元素等杂质的浓度高而载流子浓度提高，由此被低电阻化。就是说，区域530ba及区域530bb是比区域530bc载流子浓度高且电阻低的n型区域。
在此，用作沟道形成区域的区域530bc的载流子浓度优选为1×1018cm-3以下，更优选低于1×1017cm-3，进一步优选低于1×1016cm-3，更优选的是低于1×1013cm-3，进一步优选的是低于1×1012cm-3。对用作沟道形成区域的区域530bc的载流子浓度的下限值没有特别的限定，例如，可以将其设定为1×10-9cm-3。
此外，也可以在区域530bc与区域530ba或区域530bb之间形成载流子浓度等于或低于区域530ba及区域530bb的载流子浓度且等于或高于区域530bc的载流子浓度的区域。换言之，该区域被用作区域530bc与区域530ba或区域530bb的接合区域。该接合区域的氢浓度有时相等于或低于区域530ba及区域530bb的氢浓度且等于或高于区域530bc的氢浓度。此外，该接合区域的氧空位有时等于或少于区域530ba及区域530bb的氧空位且等于或多于区域530bc的氧空位。
注意，图16A示出区域530ba、区域530bb及区域530bc形成在氧化物530b中的例子，但是本发明不局限于此。例如，上述各区域也可以形成在氧化物530b和氧化物530a中。
在氧化物530中，有时难以明确地观察各区域的边界。在各区域中检测出的金属元素和氢及氮等杂质元素的浓度并不需要按每区域分阶段地变化，也可以在各区域中连续地变化。就是说，越接近沟道形成区域，金属元素和氢及氮等杂质元素的浓度越低即可。
优选在晶体管500中将用作半导体的金属氧化物(以下，有时称为氧化物半导体)用于包含沟道形成区域的氧化物530(氧化物530a及氧化物530b)。
用作半导体的金属氧化物优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减少晶体管的关态电流。
例如，作为氧化物530优选使用包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等的金属氧化物。此外，作为氧化物530也可以使用In-Ga氧化物、In-Zn氧化物、铟氧化物。
在此，优选的是，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。
如此，通过在氧化物530b下配置氧化物530a，可以抑制杂质及氧从形成在氧化物530a的下方的结构物向氧化物530b扩散。
此外，氧化物530a及氧化物530b除了氧以外还包含共同元素(作为主要成分)，所以可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因为可以降低氧化物530a与氧化物530b的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到高通态电流。
氧化物530b优选具有结晶性。尤其是，优选使用CAAC-OS(c-axis alignedcrystalline oxide semiconductor：c轴取向结晶氧化物半导体)作为氧化物530b。
CAAC-OS具有结晶性高的致密结构且是杂质、缺陷(例如，氧空位(VO等)少的金属氧化物。尤其是，通过在形成金属氧化物后以金属氧化物不被多晶化的温度(例如，400℃以上且600℃以下)进行热处理，可以使CAAC-OS具有结晶性更高的致密结构。如此，通过进一步提高CAAC-OS的密度，可以进一步降低该CAAC-OS中的杂质或氧的扩散。
另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，具有CAAC-OS的金属氧化物具有耐热性且可靠性高。
在使用氧化物半导体的晶体管中，如果在氧化物半导体的形成沟道的区域中存在杂质或氧空位，电特性则容易变动，有时降低可靠性。此外，氧空位附近的氢形成氢进入氧空位中的缺陷(VOH)而可能会产生成为载流子的电子。因此，当在氧化物半导体的形成沟道的区域中包含氧空位时，晶体管容易具有常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的形成沟道的区域中，优选尽量减少杂质、氧空位及VOH。换言之，优选的是，氧化物半导体中的形成沟道的区域的载流子浓度降低且被i型化(本征化)或实质上被i型化。
相对于此，通过在氧化物半导体附近设置包含通过加热脱离的氧(以下，有时称为过剩氧)的绝缘体而进行热处理，可以从该绝缘体向氧化物半导体供应氧而减少氧空位及VOH。注意，在对源极区域或漏极区域供应过多的氧时，有可能引起晶体管500的通态电流下降或者场效应迁移率的下降。并且，在供应到源极区域或漏极区域的氧量在衬底面内有不均匀时，包括晶体管的半导体装置特性发生不均匀。
因此，优选的是，在氧化物半导体中，用作沟道形成区域的区域530bc的载流子浓度得到降低且被i型化或实质上被i型化。另一方面，优选的是，用作源极区域或漏极区域的区域530ba及区域530bb的载流子浓度高且被n型化。换言之，优选减少氧化物半导体的区域530bc的氧空位及VOH且区域530ba及区域530bb不被供应过多的氧。
于是，本实施方式以在氧化物530b上设置导电体542a及导电体542b的状态在含氧气氛下进行微波处理来减少区域530bc的氧空位及VOH。在此，微波处理例如是指使用包括利用微波生成高密度等离子体的电源的装置的处理。
通过在含氧气氛下进行微波处理，可以使用微波或RF等高频使氧气体等离子体化而使该氧等离子体作用。此时，也可以将微波或RF等高频照射到区域530bc。通过等离子体、微波等的作用，可以使区域530bc的VOH分开，可以将氢H从区域530bc去除而由氧填补氧空位(VO)。换言之，在区域530bc中发生“VOH→H+VO”的反应，可以降低区域530bc的氢浓度。由此，可以减少区域530bc中的氧空位及VOH而降低载流子浓度。
此外，当在含氧气氛下进行微波处理时，微波、RF等高频、氧等离子体等被导电体542a及导电体542b遮蔽而不作用于区域530ba及区域530bb。再者，可以通过覆盖氧化物530b及导电体542的绝缘体571及绝缘体580降低氧等离子体的作用。由此，在进行微波处理时在区域530ba及区域530bb中不发生VOH的减少以及过多的氧的供应，因此可以防止载流子浓度的降低。
此外，优选在沉积将成为绝缘体552的绝缘膜之后或者在沉积将成为绝缘体550的绝缘膜之后在含氧气氛下进行微波处理。如此，通过经由绝缘体552或绝缘体550在含氧气氛下进行微波处理，可以对区域530bc高效地注入氧。此外，通过以与导电体542的侧面及区域530bc的表面接触的方式配置绝缘体552，可以抑制区域530bc被注入不必要的氧，因此可以抑制导电体542的侧面的氧化。此外，可以抑制在沉积将成为绝缘体550的绝缘膜时导电体542的侧面被氧化。
此外，作为注入到区域530bc中的氧，有氧原子、氧分子、氧自由基(也称为O自由基，包含不成对电子的原子、分子或离子)等各种方式。注入到区域530bc中的氧可以为上述方式中的任一个或多个，尤其优选为氧自由基。此外，由于可以提高绝缘体552及绝缘体550的膜品质，晶体管500的可靠性得到提高。
如上所述，可以在氧化物半导体的区域530bc中选择性地去除氧空位及VOH而使区域530bc成为i型或实质上i型。并且，可以抑制对被用作源极区域或漏极区域的区域530ba及区域530bb供应过多的氧而保持导电性。由此，可以抑制晶体管500的电特性变动而抑制在衬底面内晶体管500的电特性不均匀。
通过采用上述结构，可以提供一种晶体管特性不均匀小的半导体装置。此外，可以提供一种可靠性良好的半导体装置。此外，可以提供一种具有良好的电特性的半导体装置。
此外，如图14B所示，在从晶体管500的沟道宽度方向的截面看时，也可以在氧化物530b的侧面与氧化物530b的顶面之间具有弯曲面。就是说，该侧面的端部和该顶面的端部也可以弯曲(以下，也称为圆形)。
上述弯曲面的曲率半径优选大于0nm且小于与导电体542重叠的区域的氧化物530b的厚度或者小于不具有上述弯曲面的区域的一半长度。具体而言，上述弯曲面的曲率半径大于0nm且为20nm以下，优选为1nm以上且15nm以下，更优选为2nm以上且10nm以下。通过采用上述形状，可以提高绝缘体552、绝缘体550、绝缘体554及导电体560的氧化物530b的覆盖性。
氧化物530优选具有化学组成互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比。此外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。
此外，氧化物530b优选为具有CAAC-OS等的结晶性的氧化物。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物530b抽出氧。因此，即使进行热处理也可以减少氧从氧化物530b被抽出，所以晶体管500对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。
在此，在氧化物530a与氧化物530b的接合部中，导带底平缓地变化。换言之，也可以将上述情况表达为氧化物530a与氧化物530b的接合部的导带底连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b除了包含氧之外还包含共同元素作为主要成分，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-M-Zn氧化物的情况下，作为氧化物530a也可以使用In-M-Zn氧化物、M-Zn氧化物、元素M的氧化物、In-Zn氧化物、铟氧化物等。
具体而言，作为氧化物530a使用In:M:Zn＝1:3:4[原子个数比]或其附近的组成或者In:M:Zn＝1:1:0.5[原子个数比]或其附近的组成的金属氧化物，即可。此外，作为氧化物530b，使用In:M:Zn＝1:1:1[原子个数比]或其附近的组成、In:M:Zn＝4:2:3[原子个数比]或其附近的组成的金属氧化物，即可。注意，附近的组成包括所希望的原子个数比的±30％的范围。此外，作为元素M优选使用镓。
此外，在通过溅射法沉积金属氧化物时，上述原子个数比不局限于所沉积的金属氧化物的原子个数比，而也可以是用于金属氧化物的沉积的溅射靶材的原子个数比。
此外，如图14A等所示，由于以与氧化物530的顶面及侧面接触的方式设置由氧化铝等形成的绝缘体552，氧化物530所包含的铟有时分布在氧化物530和绝缘体552的界面及其附近。因此，氧化物530的表面附近具有接近铟氧化物的原子个数比或者接近In-Zn氧化物的原子个数比。在如此氧化物530，尤其是氧化物530b的表面附近的铟的原子个数比较大时，可以提高晶体管500的场效应迁移率。
通过使氧化物530a及氧化物530b具有上述结构，可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因此，界面散射对载流子传导带来的影响减少，从而晶体管500可以得到高通态电流及高频率特性。
绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576、绝缘体581中的至少一个优选被用作抑制水、氢等杂质从衬底一侧或晶体管500的上方扩散到晶体管500的阻挡绝缘膜。因此，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576、绝缘体581中的至少一个优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
此外，在本说明书中，阻挡绝缘膜是指具有阻挡性的绝缘膜。在本说明书中，阻挡性是指抑制所对应的物质的扩散的功能(也可以说透过性低)。或者，是指俘获并固定所对应的物质(也称为吸杂)的功能。
作为绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581，优选使用具有抑制水、氢等杂质及氧的扩散的功能的绝缘体，例如可以使用氧化铝、氧化镁、氧化铪、氧化镓、铟镓锌氧化物、氮化硅或氮氧化硅等。例如，作为绝缘体512、绝缘体544及绝缘体576，优选使用氢阻挡性更高的氮化硅等。此外，例如，作为绝缘体514、绝缘体571、绝缘体574及绝缘体581，优选使用俘获并固定氢的性能高的氧化铝或氧化镁等。由此，可以抑制水、氢等杂质经过绝缘体512及绝缘体514从衬底一侧扩散到晶体管500一侧。或者，可以抑制水、氢等杂质从配置在绝缘体581的外方的层间绝缘膜等扩散到晶体管500一侧。或者，可以抑制包含在绝缘体524等中的氧经过绝缘体512及绝缘体514扩散到衬底一侧。或者，可以抑制含在绝缘体580等中的氧经过绝缘体574等向晶体管500的上方扩散。如此，优选采用由具有抑制水、氢等杂质及氧的扩散的功能的绝缘体512、绝缘体514、绝缘体571、绝缘体544、绝缘体574、绝缘体576及绝缘体581围绕晶体管500的结构。
在此，作为绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581，优选使用具有非晶结构的氧化物。例如，优选使用AlOx(x是大于0的任意数)或MgOy(y是大于0的任意数)等金属氧化物。上述具有非晶结构的金属氧化物有时具有如下性质：氧原子具有悬空键而由该悬空键俘获或固定氢。通过将上述具有非晶结构的金属氧化物作为晶体管500的构成要素使用或者设置在晶体管500的周围，可以俘获或固定含在晶体管500中的氢或存在于晶体管500的周围的氢。尤其是，优选俘获或固定含在晶体管500中的沟道形成区域的氢。通过将具有非晶结构的金属氧化物作为晶体管500的构成要素使用或者设置在晶体管500的周围，可以制造具有良好特性的可靠性高的晶体管500及半导体装置。
此外，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581优选具有非晶结构，但是其一部分也可以形成有多晶结构的区域。此外，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581也可以具有层叠有非晶结构的层与多晶结构的层的多层结构。例如，也可以具有非晶结构的层上形成有多晶结构的层的叠层结构。
绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581的沉积例如可以利用溅射法进行。溅射法不需要作为沉积气体使用包含氢的分子，所以可以降低绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581的氢浓度。作为沉积方法，除了溅射法以外还可以适当地使用化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、原子层沉积法(ALD：Atomic LayerDeposition)法等。
此外，有时优选降低绝缘体512、绝缘体544及绝缘体576的电阻率。例如，通过使绝缘体512、绝缘体544及绝缘体576的电阻率约为1×1013Ωcm，在半导体装置制造工序中的利用等离子体等的处理中，有时绝缘体512、绝缘体544及绝缘体576可以缓和导电体503、导电体542、导电体560等的电荷积聚(charge up)。绝缘体512、绝缘体544及绝缘体576的电阻率优选为1×1010Ωcm以上且1×1015Ωcm以下。
此外，绝缘体516、绝缘体574、绝缘体580及绝缘体581的介电常数优选比绝缘体514低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体516、绝缘体580及绝缘体581，可以适当地使用氧化硅、氧氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。
此外，绝缘体581例如优选为用作层间膜、平坦化膜等的绝缘体。
导电体503以与氧化物530及导电体560重叠的方式配置。在此，导电体503优选以嵌入形成在绝缘体516的开口中的方式设置。此外，导电体503的一部分有时嵌入绝缘体514中。
导电体503包括导电体503a及导电体503b。导电体503a以与该开口的底面及侧壁接触的方式设置。导电体503b以嵌入形成在导电体503a的凹部中的方式设置。在此，导电体503b的上部的高度与导电体503a的上部的高度及绝缘体516的上部的高度大致一致。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
通过作为导电体503a使用具有抑制氢的扩散的功能的导电材料，可以防止含在导电体503b中的氢等杂质通过绝缘体524等扩散到氧化物530。此外，通过作为导电体503a使用具有抑制氧的扩散的功能的导电材料，可以抑制导电体503b被氧化而导电率下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。因此，作为导电体503a使用单层或叠层的上述导电材料即可。例如，作为导电体503a使用氮化钛即可。
此外，导电体503b优选使用以钨、铜或铝为主要成分的导电材料。例如，导电体503b可以使用钨。
导电体503有时被用作第二栅电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压(Vth)。尤其是，通过对导电体503施加负电位，可以增大晶体管500的Vth而减少关态电流。由此，与不对导电体503施加负电位的情况相比，在对导电体503施加负电位的情况下，可以减少对导电体560施加的电位为0V时的漏极电流。
此外，导电体503的电阻率根据上述施加到导电体503的电位设计，导电体503的厚度根据该电阻率设定。此外，绝缘体516的厚度与导电体503大致相同。在此，优选在导电体503的设计允许的范围内减少导电体503及绝缘体516的厚度。通过减少绝缘体516的厚度，可以降低含在绝缘体516中的氢等杂质的绝对量，所以可以抑制该杂质扩散到氧化物530。
此外，导电体503在被俯视时优选比氧化物530的不与导电体542a及导电体542b重叠的区域大。尤其是，如图14B所示，导电体503优选延伸到氧化物530a及氧化物530b的沟道宽度方向的端部的外侧的区域。就是说，优选在氧化物530的沟道宽度方向的侧面的外侧，导电体503和导电体560隔着绝缘体重叠。通过具有上述结构，可以由用作第一栅电极的导电体560的电场和用作第二栅电极的导电体503的电场电围绕氧化物530的沟道形成区域。在本说明书中，将由第一栅极及第二栅极的电场电围绕沟道形成区域的晶体管结构称为surrounded channel(S-channel)结构。
在本说明书等中，S-channel结构的晶体管是指由一对栅电极中的一方及另一方的电场电围绕沟道形成区域的晶体管的结构。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以实现对短沟道效应的耐性得到提高的晶体管，换言之，可以实现不容易发生短沟道效应的晶体管。
此外，如图14B所示，将导电体503延伸来用作布线。但是，本发明不局限于此，也可以在导电体503下设置用作布线的导电体。此外，不一定需要在每一个晶体管中设置一个导电体503。例如，在多个晶体管中可以共同使用导电体503。
注意，示出在晶体管500中作为导电体503层叠有导电体503a及导电体503b的结构，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
绝缘体522及绝缘体524被用作栅极绝缘体。
绝缘体522优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。此外，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能。例如，绝缘体522优选具有与绝缘体524相比抑制氢和氧中的一方或双方的扩散的功能。
绝缘体522优选使用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放到衬底一侧及氢等杂质从晶体管500的周围部扩散到氧化物530的层。因此，通过设置绝缘体522，可以抑制氢等杂质扩散到晶体管500的内侧，而可以抑制在氧化物530中生成氧空位。此外，可以抑制导电体503与绝缘体524或氧化物530所包含的氧起反应。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇或氧化锆。或者，也可以对上述绝缘体进行氮化处理。此外，作为绝缘体522还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅而使用。
此外，作为绝缘体522，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，作为绝缘体522有时可以使用锆钛酸铅(PZT)、钛酸锶(SrTiO3)、(Ba，Sr)TiO3(BST)等介电常数高的物质。
作为与氧化物530接触的绝缘体524，例如适当地使用氧化硅、氧氮化硅等即可。
此外，在晶体管500的制造工序中，热处理优选在氧化物530的表面露出的状态下进行。该热处理例如以100℃以上且600℃以下，更优选以350℃以上且550℃以下进行即可。热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，热处理优选在氧气氛下进行。由此，对氧化物530供应氧，从而可以减少氧空位(VO)。热处理也可以在减压状态下进行。此外，也可以在氮气体或惰性气体的气氛下进行热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。此外，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理，然后连续地在氮气体或惰性气体的气氛下进行热处理。
通过对氧化物530进行加氧化处理，可以由所供应的氧填补氧化物530中的氧空位，换言之可以促进“VO+O→null”的反应。再者，氧化物530中残留的氢与被供给的氧发生反应而可以将氢以H2O的形态去除(脱水化)。由此，可以抑制残留在氧化物530中的氢与氧空位再结合而形成VOH。
此外，绝缘体522及绝缘体524也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以采用使用不同材料构成的叠层结构。此外，绝缘体524也可以形成为岛状且与氧化物530a重叠。在此情况下，绝缘体544与绝缘体524的侧面及绝缘体522的顶面接触。
导电体542a及导电体542b与氧化物530b的顶面接触。导电体542a及导电体542b分别被用作晶体管500的源电极或漏电极。
作为导电体542(导电体542a及导电体542b)例如优选使用包含钽的氮化物、包含钛的氮化物、包含钼的氮化物、包含钨的氮化物、包含钽及铝的氮化物、包含钛及铝的氮化物等。在本发明的一个方式中，尤其优选采用包含钽的氮化物。此外，例如也可以使用氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。这些材料是不容易氧化的导电材料或者即使吸收氧也维持导电性的材料，所以是优选的。
注意，有时包含在氧化物530b等中的氢扩散到导电体542a或导电体542b。尤其是，通过作为导电体542a及导电体542b使用包含钽的氮化物，有时包含在氧化物530b等中的氢容易扩散到导电体542a或导电体542b，该扩散的氢与导电体542a或导电体542b所包含的氮键合。也就是说，有时包含在氧化物530b等中的氢被导电体542a或导电体542b吸收。
此外，优选在导电体542的侧面与导电体542的顶面之间不形成弯曲面。通过使导电体542不具有该弯曲面，可以增大沟道宽度方向的截面上的导电体542的截面积。由此，增大导电体542的导电率，从而可以增大晶体管500的通态电流。
绝缘体571a与导电体542a的顶面接触，绝缘体571b与导电体542b的顶面接触。绝缘体571优选被用作至少对氧具有阻挡性的绝缘膜。因此，绝缘体571优选具有抑制氧扩散的功能。例如，与绝缘体580相比，绝缘体571优选具有进一步抑制氧扩散的功能。作为绝缘体571，例如可以使用氮化硅等包含硅的氮化物。此外，绝缘体571优选具有俘获氢等杂质的功能。在此情况下，绝缘体571可以使用具有非晶结构的金属氧化物，例如，氧化铝或氧化镁等绝缘体。尤其是，绝缘体571特别优选使用具有非晶结构的氧化铝或由非晶结构组成的氧化铝，因为有时能够更有效地俘获或固定氢。由此，可以制造特性良好且可靠性高的晶体管500及半导体装置。
绝缘体544以覆盖绝缘体524、氧化物530a、氧化物530b、导电体542及绝缘体571的方式设置。绝缘体544优选具有俘获并固定氢的功能。在此情况下，绝缘体544优选包括氮化硅或具有非晶结构的金属氧化物如氧化铝或氧化镁等绝缘体。此外，例如，作为绝缘体544也可以使用氧化铝与该氧化铝上的氮化硅的叠层膜。
通过设置上述绝缘体571及绝缘体544，可以由对氧具有阻挡性的绝缘体包围导电体542。换言之，可以防止包含在绝缘体524及绝缘体580中的氧扩散到导电体542中。由此，可以抑制包含在绝缘体524及绝缘体580中的氧而导致导电体542直接被氧化使得电阻率增大而通态电流减少。
绝缘体552被用作栅极绝缘体的一部分。作为绝缘体552优选使用对氧具有阻挡性的绝缘膜。作为绝缘体552使用上述可用于绝缘体574的绝缘体即可。作为绝缘体552优选使用包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，可以使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)、包含铪及硅的氧化物(硅酸铪)等。在本实施方式中，作为绝缘体552，使用氧化铝。此时，绝缘体552是至少包含氧及铝的绝缘体。
如图14B所示，绝缘体552以与氧化物530b的顶面及侧面、氧化物530a的侧面、绝缘体524的侧面及绝缘体522的顶面接触的方式设置。就是说，在沟道宽度方向的截面中氧化物530a、氧化物530b及绝缘体524的与导电体560重叠的区域被绝缘体552覆盖。因此，可以利用具有氧阻挡性的绝缘体552防止在进行热处理等时氧化物530a及氧化物530b中的氧脱离。因此，可以抑制氧化物530a及氧化物530b中形成氧空位(Vo)。由此，可以减少形成在区域530bc中的氧空位(Vo)及VOH。因此，可以提高晶体管500的电特性及可靠性。
此外，反之，即使绝缘体580及绝缘体550等包含过多的氧，也可以抑制该氧过度供应到氧化物530a及氧化物530b。因此，可以抑制区域530ba及区域530bb通过区域530bc被过度氧化而导致晶体管500的通态电流的下降或场效应迁移率的下降。
此外，如图14A所示，绝缘体552以与导电体542、绝缘体571、绝缘体544及绝缘体580各自的侧面接触的方式设置。因此，可以抑制导电体542的侧面被氧化而氧化膜形成在该侧面。因此，可以抑制导致晶体管500的通态电流的下降或场效应迁移率的下降。
此外，绝缘体552需要与绝缘体554、绝缘体550、导电体560一起设置在形成于绝缘体580等中的开口中。为了实现晶体管500的微型化，绝缘体552的厚度优选小。绝缘体552的厚度优选为0.1nm以上、0.5nm以上或1.0nm以上且1.0nm以下、3.0nm以下或5.0nm以下。假设上述下限值及上限值可以分别组合。此时，绝缘体552的至少一部分是具有上述厚度的区域即可。此外，绝缘体552的厚度优选比绝缘体550的厚度小。此时，绝缘体552的至少一部分是厚度比绝缘体550小的区域即可。
为了如上所述地将绝缘体552沉积得薄，优选利用ALD法沉积绝缘体552。ALD法是如下方法：将用于反应的第一源气体(还称为前驱体、前驱物或金属前驱物)和第二源气体(还称为反应剂、反应物或非金属前驱物)依次引入处理室内，并反复进行这两种源气体的引入，由此进行沉积。ALD法有只利用热能使前驱物及反应物起反应的热ALD(Thermal ALD)法、使用受到等离子体激发的反应物的PEALD(Plasma Enhanced ALD)法等。在PEALD法中，通过利用等离子体可以在更低温下进行沉积，所以有时是优选的。
此外，ALD法可以利用作为原子的性质的自调整性来沉积每一层的原子，从而发挥能够沉积极薄的膜、能够对纵横比高的结构沉积膜、能够以针孔等的缺陷少的方式沉积膜、能够沉积覆盖性优良的膜及能够在低温下沉积膜等的效果。因此，可以在形成于绝缘体580等中的开口的侧面等以上述较小的厚度且高覆盖性沉积绝缘体552。
ALD法中使用的前驱物有时包含碳等。因此，利用ALD法形成的膜有时与利用其它的沉积方法形成的膜相比包含更多的碳等杂质。此外，杂质的定量可以利用二次离子质谱分析(SIMS：Secondary Ion Mass Spectrometry)或X射线光电子能谱(XPS：X-rayPhotoelectron Spectroscopy)测量。
绝缘体550被用作栅极绝缘体的一部分。绝缘体550优选以与绝缘体552的顶面接触的方式配置。绝缘体550可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。此时，绝缘体550是至少包含氧及硅的绝缘体。
与绝缘体524同样，优选绝缘体550中的水、氢等杂质的浓度得到降低。绝缘体550的厚度优选为1nm以上或0.5nm以上且15nm以下或20nm以下。上述下限值及上限值可以分别组合。此时，绝缘体550的至少一部分是具有上述厚度的区域即可。
在图14A及图14B等中，示出绝缘体550具有单层的结构，但是本发明不局限于此，也可以采用两层以上的叠层结构。例如，如图16B所示，绝缘体550也可以具有绝缘体550a与绝缘体550a上的绝缘体550b这两层的叠层结构。
如图16B所示，在使绝缘体550具有两层叠层结构的情况下，优选的是，下层的绝缘体550a使用容易使氧透过的绝缘体形成，而上层的绝缘体550b使用具有抑制氧的扩散的功能的绝缘体形成。通过采用这种结构，可以抑制包含在绝缘体550a中的氧扩散到导电体560。换言之，可以抑制对氧化物530供应的氧量的减少。此外，可以抑制因包含在绝缘体550a中的氧导致的导电体560的氧化。例如，绝缘体550a使用上述的可用于绝缘体550的材料，绝缘体550b使用包含铝和铪中的一方或双方的氧化物的绝缘体，即可。作为该绝缘体，可以使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)、包含铪及硅的氧化物(硅酸铪)等。在本实施方式中，作为绝缘体550b，使用氧化铪。此时，绝缘体550b是至少包含氧及铪的绝缘体。此外，绝缘体550b的厚度优选为0.5nm以上或1.0nm以上且3.0nm以下或5.0nm以下。假设上述下限值及上限值可以分别组合。此时，绝缘体550b的至少一部分是具有上述厚度的区域即可。
注意，当绝缘体550a使用氧化硅、氧氮化硅等时，绝缘体550b也可以使用相对介电常数高的high-k材料的绝缘材料形成。通过作为栅极绝缘体采用绝缘体550a及绝缘体550b的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。此外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。因此，可以提高绝缘体550的绝缘耐压。
绝缘体554被用作栅极绝缘体的一部分。作为绝缘体554优选使用氢阻挡绝缘膜。由此，可以防止包含在导电体560中的氢等杂质扩散到绝缘体550及氧化物530b。作为绝缘体554使用上述可用于绝缘体576的绝缘体即可。例如，作为绝缘体554使用利用PEALD法沉积的氮化硅即可。此时，绝缘体554是至少包含氮、硅的绝缘体。
此外，绝缘体554也可以还具有氧阻挡性。由此，可以抑制包含在绝缘体550中的氧扩散到导电体560。
此外，绝缘体554需要与绝缘体552、绝缘体550、导电体560一起设置在形成于绝缘体580等中的开口中。为了实现晶体管500的微型化，绝缘体554的厚度优选小。绝缘体554的厚度优选为0.1nm以上、0.5nm以上或1.0nm以上且3.0nm以下或5.0nm以下。假设上述下限值及上限值可以分别组合。此时，绝缘体554的至少一部分是具有上述厚度的区域即可。此外，绝缘体554的厚度优选比绝缘体550的厚度小。此时，绝缘体554的至少一部分是厚度比绝缘体550小的区域即可。
导电体560被用作晶体管500的第一栅电极。导电体560优选包括导电体560a以及配置在导电体560a上的导电体560b。例如，优选以包围导电体560b的底面及侧面的方式配置导电体560a。此外，如图14A及图14B所示，导电体560的上部的高度与绝缘体550的上部的高度大致一致。虽然在图14A及图14B中导电体560具有导电体560a和导电体560b的两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体550所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。
此外，由于导电体560还被用作布线，所以优选使用导电性高的导电体。例如，导电体560b可以使用钨、铜或铝为主要成分的导电材料。此外，导电体560b可以具有叠层结构。具体而言，导电体560b例如可以具有钛或氮化钛与上述导电材料的叠层结构。
此外，在晶体管500中，以嵌入绝缘体580等的开口中的方式自对准地形成导电体560。通过如此形成导电体560，可以在导电体542a和导电体542b之间的区域中无需对准并确实地配置导电体560。
此外，如图14B所示，在晶体管500的沟道宽度方向上，以绝缘体522的底面为基准，导电体560的导电体560不与氧化物530b重叠的区域的底面的高度优选比氧化物530b的底面的高度低。通过采用用作栅电极的导电体560隔着绝缘体550等覆盖氧化物530b的沟道形成区域的侧面及顶面的结构，容易使导电体560的电场作用于氧化物530b的沟道形成区域整体。由此，可以提高晶体管500的通态电流及频率特性。以绝缘体522的底面为基准时的氧化物530a及氧化物530b不与导电体560重叠的区域的导电体560的底面的高度与氧化物530b的底面的高度之差为0nm以上、3nm以上或5nm以上且20nm以下、50nm以下或100nm以下。假设上述下限值及上限值可以分别组合。
绝缘体580设置在绝缘体544上，在将设置绝缘体550及导电体560的区域中形成开口。此外，绝缘体580的顶面也可以被平坦化。
优选的是，被用作层间膜的绝缘体580的介电常数低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。绝缘体580例如优选使用与绝缘体516同样的材料形成。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
绝缘体580中的水、氢等杂质浓度优选得到降低。例如，作为绝缘体580适当地使用氧化硅、氧氮化硅等包含硅的氧化物即可。
绝缘体574优选被用作抑制水、氢等杂质从上方向绝缘体580扩散的阻挡绝缘膜且具有俘获氢等杂质的功能。此外，绝缘体574优选被用作抑制氧透过的阻挡绝缘膜。作为绝缘体574，使用具有非晶结构的金属氧化物，例如氧化铝等绝缘体即可。此时的绝缘体574是至少包含氧及铝的绝缘体。通过在夹在绝缘体512与绝缘体581的区域内设置与绝缘体580接触且具有俘获氢等杂质的功能的绝缘体574，可以俘获包含在绝缘体580等中的氢等杂质而将该区域内的氢量为一定的值。尤其是，绝缘体574优选使用具有非晶结构的氧化铝，因为有时能够更有效地俘获或固定氢。由此，可以制造特性良好且可靠性高的晶体管500及半导体装置。
绝缘体576可以被用作抑制水、氢等杂质从上方扩散到绝缘体580的阻挡绝缘膜。绝缘体576配置在绝缘体574上。作为绝缘体576，优选使用氮化硅或氮氧化硅等包含硅的氮化物。例如，作为绝缘体576使用通过溅射法沉积的氮化硅。通过使用溅射法沉积绝缘体576，可以形成密度高的氮化硅膜。此外，作为绝缘体576，也可以在通过溅射法沉积的氮化硅上还层叠通过PEALD法或CVD法沉积的氮化硅。
此外，晶体管500的第一端子及第二端子中的一个与用作插头的导电体540a电连接，晶体管500的第一端子及第二端子中的另一个与导电体540b电连接。在本说明书等中，将导电体540a及导电体540b统称为导电体540。
作为一个例子，导电体540a设置在与导电体542a重叠的区域。具体而言，在与导电体542a重叠的区域，图14A所示的绝缘体571a、绝缘体544、绝缘体580、绝缘体574、绝缘体576、绝缘体581以及图13所示的绝缘体582及绝缘体586中形成有开口部，该开口部的内侧设置有导电体540a。此外，作为一个例子，导电体540b设置在与导电体542b重叠的区域。具体而言，在与导电体542b重叠的区域，图14A所示的绝缘体571b、绝缘体544、绝缘体580、绝缘体574、绝缘体576、绝缘体581以及图13所示的绝缘体582及绝缘体586中形成有开口部，该开口部的内侧设置有导电体540b。关于绝缘体582及绝缘体586将在后面描述。
此外，如图14A所示，也可以在与导电体542a重叠的区域中的开口部的侧面与导电体540a之间设置绝缘体541a作为具有杂质阻挡性的绝缘体。同样，也可以在与导电体542b重叠的区域中的开口部的侧面与导电体540b之间设置绝缘体541b作为具有杂质阻挡性的绝缘体。在本说明书等中，将绝缘体541a及绝缘体541b统称为绝缘体541。
导电体540a及导电体540b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体540a及导电体540b也可以具有叠层结构。
当作为导电体540采用叠层结构时，作为配置在绝缘体574、绝缘体576、绝缘体581、绝缘体580、绝缘体544及绝缘体571附近的第一导电体优选使用具有抑制水、氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌、氧化钌等。可以以单层或叠层使用具有抑制水、氢等杂质的透过的功能的导电材料。此外，可以防止包含在绝缘体576的上方的层的水、氢等杂质通过导电体540a及导电体540b混入氧化物530。
作为绝缘体541a及绝缘体541b，使用可用于绝缘体544等的阻挡绝缘膜即可。作为绝缘体541a及绝缘体541b，例如可以使用氮化硅、氧化铝、氮氧化硅等绝缘体。因为绝缘体541a及绝缘体541b与绝缘体576、绝缘体574及绝缘体571接触地设置，所以可以抑制包含在绝缘体580等中的水、氢等杂质经过导电体540a及导电体540b混入氧化物530。尤其是，氮化硅的氢阻挡性高，所以是优选的。此外，可以防止绝缘体580所包含的氧被导电体540a及导电体540b吸收。
在绝缘体541a及绝缘体541b具有如图14A所示那样的叠层结构时，作为与绝缘体580等的开口的内壁接触的第一绝缘体以及其内侧的第二绝缘体优选组合使用对氧具有阻挡性的绝缘膜和对氢具有阻挡性的绝缘膜。
例如，作为第一绝缘体使用利用ALD法沉积的氧化铝且作为第二绝缘体使用利用PEALD法沉积的氮化硅即可。通过采用这样的结构，可以抑制导电体540的氧化，并且可以抑制氢进入导电体540中。
此外，在晶体管500中，层叠有绝缘体541的第一绝缘体与绝缘体541的第二绝缘体，但是本发明不局限于此。例如，绝缘体541也可以具有单层结构或者三层以上的叠层结构。此外，在晶体管500中，层叠有导电体540的第一导电体与导电体540的第二导电体，但是本发明不局限于此。例如，导电体540也可以具有单层结构或者三层以上的叠层结构。
此外，如图13所示，也可以以与导电体540a的上部及导电体540b的上部接触的方式配置用作布线的导电体610、导电体612等。导电体610、导电体612优选使用以钨、铜或铝为主要成分的导电材料。此外，该导电体也可以具有叠层结构。具体而言，例如，该导电体也可以具有钛或氮化钛与上述导电材料的叠层。此外，该导电体也可以以嵌入形成于绝缘体的开口中的方式形成。
此外，本发明的一个方式的半导体装置所包括的晶体管的结构不局限于图13、图14A、图14B及图15所示的晶体管500。本发明的一个方式的半导体装置所包括的晶体管的结构也可以根据状况而改变。
例如，图13、图14A、图14B及图15所示的晶体管500也可以具有图17所示的结构。图17所示的晶体管包括氧化物543a及氧化物543b，这一点与图13、图14A、图14B及图15所示的晶体管500不同。在本说明书等中，将氧化物543a及氧化物543b统称为氧化物543。此外，图17所示的晶体管的沟道宽度方向上的截面结构可以与图14B所示的晶体管500的截面结构同样。
氧化物543a设置在氧化物530b和导电体542a之间，氧化物543b设置在氧化物530b和导电体542b之间。在此，氧化物543a优选与氧化物530b的顶面及导电体542a的底面接触。此外，氧化物543b优选与氧化物530b的顶面及导电体542b的底面接触。
氧化物543优选具有抑制氧透过的功能。通过在用作源电极或漏电极的导电体542与氧化物530b之间配置具有抑制氧透过的功能的氧化物543，导电体542与氧化物530b之间的电阻被减少，所以是优选的。通过采用这样的结构，有时可以提高晶体管500的电特性、场效应迁移率及可靠性。
作为氧化物543也可以使用包含元素M的金属氧化物。特别是，作为元素M可以使用铝、镓、钇或锡。氧化物543的元素M的浓度优选比氧化物530b高。此外，作为氧化物543也可以使用氧化镓。此外，作为氧化物543也可以使用In-M-Zn氧化物等金属氧化物。具体而言，用于氧化物的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，氧化物543的厚度优选为0.5nm以上或1nm以上且2nm以下、3nm以下或5nm以下。假设上述下限值及上限值可以分别组合。此外，氧化物543优选具有结晶性。在氧化物543具有结晶性的情况下，可以适当地抑制氧化物530中的氧的释放。例如，在氧化物543具有六方晶等晶体结构的情况下，有时可以抑制氧化物530中的氧的释放。
绝缘体581上设置有绝缘体582，绝缘体582上设置有绝缘体586。
绝缘体582优选使用对氧及氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过作为这些绝缘体应用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
接着，说明图13及图15所示的半导体装置所包括的电容器600及其周边的布线或插头。此外，在图13及图15所示的晶体管500上方设置有电容器600、布线及/或插头。
作为一个例子，电容器600包括导电体610、导电体620、绝缘体630。
导电体610设置在导电体540a和导电体540b中的一个及绝缘体586上。导电体610被用作电容器600的一对电极中的一个。
此外，导电体612设置在导电体540a和导电体540b中的另一个及绝缘体586上。导电体612具有电连接晶体管500与配置在其上方的电路元件、布线等的插头、布线、端子等的功能。
此外，也可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图13中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
在绝缘体586及导电体610上设置有绝缘体630。此外，绝缘体630被用作夹在电容器600的一对电极间的介电体。
作为绝缘体630，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪、氧化锆等。此外，绝缘体630可以使用上述材料形成为叠层或单层。
例如，绝缘体630可以使用氧氮化硅等介电强度高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器600可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括介电强度高的绝缘体来提高介电强度，从而可以抑制电容器600的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物或具有硅及铪的氮化物等。
此外，作为绝缘体630，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等high-k材料的绝缘体。此外，作为绝缘体630也可以使用包含铪、锆的化合物等。随着半导体装置微型化及高集成化，由于用于栅极绝缘体及电容器的介电体薄膜化，有时发生晶体管、电容器等的泄漏电流等的问题。通过作为用作栅极绝缘体及电容器的介电体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位并确保电容器的电容。
尤其是，例如通过使用可具有铁电性的材料作为绝缘体630，可以将电容器600用作铁电电容器。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。导电体610具有电容器600的一对电极中的一个的功能，导电体620具有电容器600的一对电极中的另一个的功能。
作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨、钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)、Al(铝)等即可。此外，例如，导电体620可以使用可以应用于导电体610的材料。此外，导电体620也可以具有两层以上的叠层结构而不具有单层结构。
导电体620及绝缘体630上设置有绝缘体640。作为绝缘体640，例如优选使用能够防止氢、杂质等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体640可以使用与绝缘体324同样的材料。
在绝缘体640上设置有绝缘体650。绝缘体650可以使用与绝缘体320同样的材料形成。此外，绝缘体650也可以被用作覆盖其下方的凹凸形状的平坦化膜。因此，绝缘体650例如可以使用可以应用于绝缘体324的材料。
虽然图13及图15所示的电容器600为平面型，但是电容器的形状不局限于此。电容器600例如也可以不是平面型而是圆柱型的电容器。
此外，也可以在电容器600上方设置有布线层。例如，在图13中，绝缘体411、绝缘体412、绝缘体413及绝缘体414依次设置在绝缘体650上方。此外，示出在绝缘体411、绝缘体412及绝缘体413中设置有用作插头或布线的导电体416的结构。作为一个例子，导电体416设置在与后述导电体660重叠的区域。
此外，在绝缘体630、绝缘体640及绝缘体650中，在与导电体612重叠的区域设置有开口部，以嵌入该开口部的方式设置有导电体660。导电体660被用作与上述布线层所包括的导电体416电连接的插头或布线。
与绝缘体324等同样，绝缘体411及绝缘体414例如优选使用对水、氢等杂质具有阻挡性的绝缘体。因此，绝缘体411及绝缘体414可以使用可以应用于绝缘体324等的材料。
例如，与绝缘体326同样，绝缘体412及绝缘体413优选使用相对介电常数较低的绝缘体以减少布线间产生的寄生电容。
此外，导电体612及导电体416例如可以使用与导电体328及导电体330同样的材料形成。
<半导体装置的结构例子2>
接着，说明包括FTJ元件时的上述半导体装置的结构例子。
图18示出在图13所示的半导体装置中将位于绝缘体582的顶面上的电容器600改变为FTJ元件700的例子。
具体而言，作为一个例子，FTJ元件700包括用作下部电极的导电体610、用作上部电极的导电体620、绝缘体632及绝缘体631。尤其是，作为绝缘体631可以使用可具有铁电性的材料。
作为可具有铁电性的材料，可以举出氧化铪、氧化锆、氧化锆铪、对氧化铪添加元素J1(这里的元素J1是锆(Zr)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料、对氧化锆添加元素J2(这里的元素J2是铪(Hf)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料等。此外，作为可具有铁电性的材料，也可以使用钛酸铅、钛酸钡锶(BST)、钛酸锶、锆钛酸铅(PZT)、钽酸锶铋(SBT)、铁酸铋(BFO)、钛酸钡等具有钙钛矿结构的压电陶瓷。此外，作为可具有铁电性的材料，例如，可以使用选自上述材料中的混合物或化合物。此外，可具有铁电性的材料可以具有由选自上述材料中的多个材料构成的叠层结构。此外，对氧化铪、氧化锆、氧化锆铪及对氧化铪添加元素J1的材料等的晶体结构(特性)有可能不仅由于沉积条件而且由于各种工艺等而变化，所以在本说明书等中上述材料不仅被称为铁电体而且被称为可具有铁电性的材料。
尤其是，作为可具有铁电性的材料，优选使用包含氧化铪的材料或包含氧化铪及氧化锆的材料，因为它们即使被加工为几nm的薄膜也可具有铁电性。在此，绝缘体631的厚度可以为100nm以下，优选为50nm以下，更优选为20nm以下，进一步优选为10nm以下。通过使用薄膜化了的铁电层，可以组合铁电电容器与微型化了的晶体管500而形成半导体装置。
在图18中，导电体610及导电体612可以使用与图13的导电体610及导电体612同样的材料。此外，在图18中，导电体610及导电体612可以通过与图13的导电体610及导电体612同样的方法形成。
此外，在图18中，绝缘体632设置在导电体610以及绝缘体586的一部分的区域的各顶面上。此外，绝缘体631设置在绝缘体632的顶面上，导电体620设置在绝缘体631的顶面上。
绝缘体632被用作FTJ元件700中的隧道绝缘膜。作为绝缘体632，例如可以使用氧化硅、氮化硅、氧化硅和氮化硅的叠层等。
此外，在图18中，绝缘体640设置在绝缘体632的包括端部的区域、绝缘体631的包括端部的区域、导电体620以及绝缘体586的一部分的区域的各顶面上。
绝缘体640例如可以使用可以应用于图13所示的绝缘体640的材料。
如图18所示，通过采用FTJ元件700的结构，可以在图13所示的半导体装置中设置FTJ元件。
此外，图18所示的FTJ元件700例如可以为上述实施方式所示的FTJ元件FJAb。注意，在改变用作隧道绝缘膜的绝缘体632与包含可具有铁电性的材料的绝缘体631的层叠顺序时，FTJ元件700可以为FTJ元件FJAa。
例如，图19示出调换图18所示的用作隧道绝缘膜的绝缘体632与包含可具有铁电性的材料的绝缘体631的层叠顺序的结构。图19所示的FTJ元件700例如可以为上述实施方式所示的FTJ元件FJAa。
接着，说明与图18不同的包括铁电电容器时的半导体装置的结构例子。
图20所示的半导体装置是图18所示的半导体装置的变形例子，具有如下结构：由绝缘体571、绝缘体544、绝缘体574、绝缘体576、绝缘体581、绝缘体641、绝缘体642等围绕晶体管500及FTJ元件700。
此外，在图13及图18各自所示的半导体装置中，在依次设置衬底310至绝缘体574之后设置到达绝缘体514的开口部，但是在图20所示的半导体装置中，在依次设置衬底310至绝缘体640之后设置到达绝缘体514的开口部。
此外，在图20所示的半导体装置中，该开口部的底部及绝缘体640的顶面上依次设置有绝缘体641、绝缘体642及绝缘体650。
绝缘体641、绝缘体642例如优选被用作抑制水、氢等杂质从晶体管500及FTJ元件700的上方向晶体管500及FTJ元件700扩散的阻挡绝缘膜。
作为绝缘体641的沉积方法，例如可以使用溅射法。例如，作为绝缘体641可以使用利用溅射法沉积的氮化硅。因为溅射法不需要作为沉积气体使用包含氢的分子，所以可以降低绝缘体641的氢浓度。通过如此降低与导电体610、导电体612及绝缘体586接触的绝缘体641的氢浓度，可以抑制氢从绝缘体641向导电体610、导电体612及绝缘体586扩散。
绝缘体642例如优选利用ALD法沉积，尤其优选利用PEALD法沉积。例如，作为绝缘体642可以使用利用PEALD法沉积的氮化硅。由此，可以以高覆盖性沉积绝缘体642，所以即使因基底的凹凸而绝缘体641中形成针孔或断开等，也通过由绝缘体642覆盖它们可以抑制氢扩散到导电体610、导电体612及绝缘体586。
通过采用图20所示的结构，可以防止水、氢等杂质通过绝缘体512、绝缘体514、绝缘体641、绝缘体642等扩散到晶体管500及FTJ元件700一侧。此外，可以防止包含在绝缘体580等中的氧通过绝缘体574、绝缘体641、绝缘体642等扩散到外部。
通过将本实施方式所说明的本结构用于使用包含氧化物半导体的晶体管的半导体装置，可以在抑制该晶体管的电特性的变动的同时提高可靠性。
此外，通过在使用包含氧化物半导体的晶体管的半导体装置中实现叠层结构、微型化、高集成化等，可以减小构成半导体装置的电路的面积。尤其是，在半导体装置中，通过层叠晶体管与FTJ元件，可以在抑制半导体装置的电路面积的增加的同时增大电路规模。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
在本实施方式中，说明可用于上述实施方式中说明的OS晶体管的金属氧化物(下面也称为氧化物半导体)。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇或锡等。此外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
<结晶结构的分类>
首先，对氧化物半导体中的结晶结构的分类参照图21A进行说明。图21A是说明氧化物半导体，典型为IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图21A所示，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(Cloud-Aligned Composite)(excluding single crystal and poly crystal)。此外，在“Crystalline”的分类中不包含single crystal、poly crystal及completely amorphous。此外，在“Crystal”中包含single crystal及poly crystal。
此外，图21A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新的边界区域(New crystalline phase)的结构。换言之，该结构与“Crystal(结晶)”及在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-Ray Diffraction)谱对膜或衬底的结晶结构进行评价。在此，图21B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD谱(横轴表示2θ[deg.]，纵轴以任意单位(a.u.)表示强度(Intensity))。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，有时将图21B所示的通过GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图21B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图21B所示的CAAC-IGZO膜的厚度为500nm。
如图21B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图21B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用通过纳米束电子衍射法(NBED：Nano Beam ElectronDiffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图21C示出CAAC-IGZO膜的衍射图案。图21C是通过将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图21C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图21C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
<<氧化物半导体的结构>>
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图21A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，在结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物(元素M为选自铝、镓、钇、锡及钛等中的一种或多种)中，CAAC-OS有包括层叠有含有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，可知晶格排列的畸变抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属原子被取代而使原子间的键合距离产生变化等而能够包容畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是具有适合用于晶体管的半导体层的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入及缺陷的生成等而降低，因此可以说CAAC-OS是杂质、缺陷(氧空位等)等少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性且可靠性良好。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS及非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，不检测出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
[氧化物半导体的结构]
接着，说明上述的CAC-OS的详细内容。此外，CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制开启/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现大通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<包括氧化物半导体的晶体管>
在此，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
此外，优选将载流子浓度低的氧化物半导体用于晶体管。例如，氧化物半导体中的载流子浓度优选为1×1017cm-3以下，更优选为1×1015cm-3以下，进一步优选为1×1013cm-3以下，更进一步优选为1×1011cm-3以下，还进一步优选低于1×1010cm-3，且为1×10-9cm-3以上。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将载流子浓度低的氧化物半导体称为“高纯度本征”或“实质上高纯度本征”的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅、碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体中的硅、碳的浓度、氧化物半导体的与沟道形成区域的界面附近的硅、碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS分析测得的氧化物半导体的沟道形成区域中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启型特性。或者，在氧化物半导体包含氮时，有时形成陷阱态。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，具有含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式5)
在本实施方式中，说明形成有上述实施方式所示的存储装置等的半导体晶片及组装有该存储装置的电子构件的一个例子。
<半导体晶片>
首先，使用图22A说明形成有存储装置等的半导体晶片的例子。
图22A所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。此外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
下面进行切割工序。沿点划线所示的划分线SCL1及划分线SCL2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线SCL1平行，多个划分线SCL2平行，且划分线SCL1与划分线SCL2垂直的方式设置空隙4803。
通过进行切割工序，可以从半导体晶片4800切割出图22B所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线SCL1的划分用部及划分线SCL2的划分用部大致相等即可。
此外，本发明的一个实施方式的元件衬底的形状不局限于图22A所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
<电子构件>
图22C示出电子构件4700及安装有电子构件4700的衬底(安装衬底4704)的立体图。图22C所示的电子构件4700在模子4711中包括芯片4800a。此外，在图22C所示的芯片4800a中，电路部4802被层叠。也就是说，作为电路部4802，可以应用上述实施方式所示的存储装置。在图22C中，省略电子构件4700的一部分以表示其内部。电子构件4700在模子4711的外侧包括连接盘(land)4712。连接盘4712与电极焊盘4713电连接，电极焊盘4713通过引线4714与芯片4800a电连接。电子构件4700例如安装于印刷电路板4702。通过组合多个该电子构件并使其分别在印刷电路板4702上电连接，由此完成安装衬底4704。
图22D示出电子构件4730的立体图。电子构件4730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片模块)的一个例子。在电子构件4730中，封装衬底4732(印刷电路板)上设置有插板(interposer)4731，插板4731上设置有半导体装置4735及多个半导体装置4710。
电子构件4730包括半导体装置4710。半导体装置4710例如可以使用在上述实施方式中说明的存储装置、高宽带存储器(HBM：High Bandwidth Memory)等。此外，半导体装置4735可以使用CPU、GPU、FPGA、存储装置等集成电路(半导体装置)。
封装衬底4732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板4731可以使用硅插板、树脂插板等。
插板4731具有多个布线且具有与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。此外，插板4731具有将设置于插板4731上的集成电路与设置于封装衬底4732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。此外，有时通过在插板4731中设置贯通电极，通过该贯通电极使集成电路与封装衬底4732电连接。此外，在使用硅插板的情况下，也可以使用TSV(Through Silicon Via：硅通孔)作为贯通电极。
作为插板4731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工序中进行，因此很容易形成在使用树脂插板时很难形成的微细布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
此外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。此外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
此外，也可以与电子构件4730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板4731上的集成电路的高度一致。例如，在本实施方式所示的电子构件4730中，优选使半导体装置4710与半导体装置4735的高度一致。
为了将电子构件4730安装在其他的衬底上，可以在封装衬底4732的底部设置电极4733。图22D示出用焊球形成电极4733的例子。通过在封装衬底4732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。此外，电极4733也可以使用导电针形成。通过在封装衬底4732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件4730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式6)
在本实施方式中，对可以包括上述实施方式的存储装置的CPU进行说明。
图23是示出将上述实施方式所示的存储装置用于其一部分的CPU的一个例子的结构的方框图。
图23所示的CPU在衬底1190上具有：ALU1191(ALU：Arithmetic logic unit：运算电路)、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198(Bus I/F)、能够改写的ROM1199以及ROM接口1189(ROMI/F)。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图23所示的CPU只不过是简化其结构而表示的一个例子，所以实际上的CPU根据其用途具有各种结构。例如，也可以以包括图23所示的CPU或运算电路的结构为核心，设置多个该核心并使其同时工作，就是说也可以为像GPU那样的结构。此外，在CPU的内部运算电路、数据总线中能够处理的位数例如可以为8位、16位、32位、64位等。
通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码之后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。此外，中断控制器1194在执行CPU的程序时，根据其优先度、掩码的状态来判断来自外部的输入/输出装置、外围电路等的中断要求而对该要求进行处理。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态来进行寄存器1196的读出或写入。
此外，时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据参考时钟信号生成内部时钟信号的内部时钟发生器，并将内部时钟信号供应到上述各种电路。
在图23所示的CPU中，在寄存器1196中设置有存储单元。作为寄存器1196，例如包括上面的实施方式所示的存储装置等。
在图23所示的CPU中，寄存器控制器1197根据来自ALU1191的指令进行寄存器1196中的保持工作的选择。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择由触发器保持数据还是由电容器保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容器保持数据的情况下，对电容器进行数据的改写，而可以停止对寄存器1196中的存储单元供应电源电压。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式7)
在本实施方式中，对包括在上述实施方式中说明的存储装置的电子设备的一个例子进行说明。图24A至图24I示出具有该存储装置的电子构件4700包括在各电子设备中的情况。
[移动电话机]
图24A所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入界面在显示部5511中包括触控面板，并且在外壳5510上设置有按钮。
通过将在上述实施方式中说明的存储装置应用于信息终端5500，可以储存在执行程序时暂时生成的文档(例如，使用网页浏览器时的缓存等)。
[可穿戴终端]
此外，图24B示出可穿戴终端的一个例子的信息终端5900。信息终端5900包括外壳5901、显示部5902、操作按钮5903、表把5904、表带5905等。
与上述信息终端5500同样，通过将在上述实施方式中说明的存储装置应用于可穿戴终端，可以储存在执行程序时暂时生成的文档。
[信息终端]
此外，图24C示出笔记本式信息终端5300。作为一个例子，在图24C所示的笔记本式信息终端5300中，外壳5330a具有显示部5331，外壳5330b具有键盘部5350。
与上述信息终端5500同样，通过将上述实施方式中说明的存储装置应用于笔记本式信息终端5300，可以储存在执行程序时暂时生成的文档。
注意，在上述例子中，图24A至图24C示出智能手机、可穿戴终端及笔记本式信息终端作为电子设备的例子，但是也可以应用智能手机、可穿戴终端及笔记本式信息终端以外的信息终端。作为智能手机、可穿戴终端及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、台式信息终端、工作站等。
[电器产品]
此外，图24D示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将在上述实施方式中说明的存储装置应用于电冷藏冷冻箱5800，例如可以将电冷藏冷冻箱5800用作对应于IoT(Internet of Things：物联网)的电冷藏冷冻箱。通过利用IoT，可以在电冷藏冷冻箱5800与上述信息终端等之间通过互联网等收发储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等的信息。此外，电冷藏冷冻箱5800可以在发送该信息时将该信息暂时作为文档储存在该存储装置中。
在上述例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
此外，图24E示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202、按钮5203等。
此外，便携式游戏机5200的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。
通过将上述实施方式所说明的存储装置用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
并且，通过将上述实施方式所说明的存储装置用于便携式游戏机5200，可以储存在执行游戏时暂时生成的运算用文档。
在图24E中，作为游戏机的例子示出便携式游戏机，但是本发明的一个方式的电子设备不局限于此。作为应用本发明的一个方式的电子设备，例如可以举出固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
上述实施方式所说明的存储装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
图24F示出作为移动体的一个例子的汽车5700。
汽车5700的驾驶座位附近设置有能够显示速度表、转速计、行驶距离、加油量、排档状态、空调的设定等以提供各种信息的仪表板。此外，驾驶座位附近也可以设置有表示上述信息的显示装置。
尤其是，通过将由设置在汽车5700上的摄像装置(未图示)拍摄的影像显示在上述显示装置上，可以补充被支柱等遮挡的视野、驾驶座位的死角等，从而可以提高安全性。
上述实施方式所说明的存储装置能够暂时储存信息，例如，可以将该存储装置应用于汽车5700的自动驾驶系统、进行导航、危险预测等的系统等来暂时储存必要信息。此外，也可以在该显示装置上暂时显示导航、危险预测等信息。此外，也可以储存安装在汽车5700上的行车记录仪的录像。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等。
[照相机]
上述实施方式所说明的存储装置可以应用于照相机。
图24G示出摄像装置的一个例子的数码相机6240。数码相机6240包括外壳6241、显示部6242、操作按钮6243、快门按钮6244等，并且安装有可装卸的镜头6246。在此，数码相机6240采用能够从外壳6241拆卸下镜头6246的结构，但是镜头6246及外壳6241也可以被形成为一体。此外，数码相机6240还可以包括另外安装的闪光灯装置及取景器等。
通过将上述实施方式所说明的存储装置用于数码相机6240，可以实现低功耗的数码相机6240。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
[ICD]
可以将上述实施方式所说明的存储装置应用于埋藏式心律转复除颤器(ICD)。
图24H是示出ICD的一个例子的截面示意图。ICD主体5400至少包括电池5401、电子构件4700、调节器、控制电路、天线5404、向右心房的金属丝5402、向右心室的金属丝5403。
ICD主体5400通过手术设置在体内，两个金属丝穿过人体的锁骨下静脉5405及上腔静脉5406，并且其中一个金属丝的先端设置于右心室，另一个金属丝的先端设置于右心房。
ICD主体5400具有心脏起搏器的功能，并在心律在规定范围之外时对心脏进行起搏。此外，在即使进行起搏也不改善心律时(快速的心室頻脉或心室颤动等)进行利用去颤的治疗。
为了适当地进行起搏及去颤，ICD主体5400需要经常监视心律。因此，ICD主体5400包括用来检测心律的传感器。此外，ICD主体5400可以在电子构件4700中储存通过该传感器测得的心律的数据、利用起搏进行治疗的次数、时间等。
此外，因为由天线5404接收电力，且该电力被充电到电池5401。此外，通过使ICD主体5400包括多个电池，可以提高安全性。具体而言，即使ICD主体5400中的部分电池产生故障，其他电池可以起作用而被用作辅助电源。
此外，除了能够接收电力的天线5404，还可以包括能够发送生理信号的天线，例如，也可以构成能够由外部的监视装置确认脉搏、呼吸数、心律、体温等生理信号的监视心脏活动的系统。
[PC用扩展装置]
上述实施方式所说明的存储装置可以应用于PC(Personal Computer；个人计算机)等计算机、信息终端用扩展装置。
图24I示出该扩展装置的一个例子的可以携带且安装有能够储存信息的芯片的设置在PC的外部的扩展装置6100。扩展装置6100例如通过由USB(Universal Serial Bus；通用串行总线)等连接于PC，可以储存信息。注意，虽然图24I示出可携带的扩展装置6100，但是根据本发明的一个方式的扩展装置不局限于此，例如也可以采用安装冷却风机等的较大结构的扩展装置。
扩展装置6100包括外壳6101、盖子6102、USB连接器6103及衬底6104。衬底6104被容纳在外壳6101中。衬底6104设置有驱动上述实施方式所说明的存储装置等的电路。例如，衬底6104安装有电子构件4700、控制器芯片6106。USB连接器6103被用作连接于外部装置的接口。
此外，虽然未图示，但也可以将上述实施方式中说明的存储装置应用于PC(Personal Computer：个人计算机)等计算机、可安装于信息终端用扩展装置的SD卡、SSD(Solid State Drive：固态驱动器)等。
通过将实施方式1或实施方式2中说明的半导体装置或存储装置应用于上述电子设备所包括的存储装置，可以提供一种新颖的电子设备。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
[符号说明]
MCA：存储单元阵列、MC：存储单元、MC[1，1]：存储单元、MC[m，1]：存储单元、MC[1，n]：存储单元、MC[m，n]：存储单元、MCs：存储单元、MCa：电路、MCb：电路、WDD：电路、RDD：电路、WRWD：电路、FECD：电路、M1：晶体管、M1a：晶体管、M1b：晶体管、FJA：FTJ元件、FJAa：FTJ元件、FJAb：FTJ元件、FJB：FTJ元件、ANA：电路元件、SW1：开关、SW2：开关、OP：运算放大器、LE：负载、WRDL：布线、WRDL[1]：布线、WRDL[n]：布线、WRWL：布线、WRWL[1]：布线、WRWL[m]：布线、FCA：布线、FCA[1]：布线、FCA[m]：布线、FCB：布线、FCB[1]：布线、FCB[m]：布线、IL：布线、OL：布线、SL1：布线、SL2：布线、RFL：布线、100：存储装置、300：晶体管、310：衬底、310A：衬底、312：元件分离层、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、411：绝缘体、412：绝缘体、413：绝缘体、414：绝缘体、416：导电体、500：晶体管、503：导电体、503a：导电体、503b：导电体、510：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530ba：区域、530bb：区域、530bc：区域、540：导电体、540a：导电体、540b：导电体、541：绝缘体、541a：绝缘体、541b：绝缘体、542：导电体、542a：导电体、542b：导电体、543：氧化物、543a：氧化物、543b：氧化物、544：绝缘体、550：绝缘体、550a：绝缘体、550b：绝缘体、552：绝缘体、554：绝缘体、560：导电体、560a：导电体、560b：导电体、571：绝缘体、571a：绝缘体、571b：绝缘体、574：绝缘体、576：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、600：电容器、610：导电体、612：导电体、620：导电体、630：绝缘体、631：绝缘体、632：绝缘体、640：绝缘体、641：绝缘体、642：绝缘体、650：绝缘体、660：导电体、700：FTJ元件、1189：ROM接口、1190：衬底、1191：ALU、1192：ALU控制器、1193：指令译码器、1194：中断控制器、1195：时序控制器、1196：寄存器、1197：寄存器控制器、1198：总线接口、1199：ROM、4700：电子构件、4702：印刷电路板、4704：安装衬底、4710：半导体装置、4711：模子、4712：连接盘、4713：电极焊盘、4714：引线、4730：电子构件、4731：插板、4732：封装衬底、4733：电极、4735：半导体装置、4800：半导体晶片、4800a：芯片、4801：晶片、4801a：晶片、4802：电路部、4803：空隙、4803a：空隙、5200：便携式游戏机、5201：外壳、5202：显示部、5203：按钮、5300：笔记本式信息终端、5330a：外壳、5330b：外壳、5331：显示部、5350：键盘部、5400：ICD主体、5401：电池、5402：金属丝、5403：引线、5404：天线、5405：锁骨下静脉、5406：上腔静脉、5500：信息终端、5510：外壳、5511：显示部、5700：汽车、5800：电冷藏冷冻箱、5801：外壳、5802：冷藏室门、5803：冷冻室门、5900：信息终端、5901：外壳、5902：显示部、5903：操作按钮、5904：表把、5905：表带、6100：扩展装置、6101：外壳、6102：盖子、6103：USB连接器、6104：衬底、6106：控制器芯片、6240：数码相机、6241：外壳、6242：显示部、6243：操作按钮、6244：快门按钮、6246：镜头

Claims (6)

1.一种半导体装置，包括：
第一电路；
第二电路；以及
第三电路，
其中，所述第一电路包括第一晶体管及第一FTJ元件，
所述第二电路包括第二晶体管及第二FTJ元件，
所述第三电路包括开关、运算放大器以及负载，
所述第一FTJ元件及所述第二FTJ元件各自包括输入端子、隧穿绝缘膜、介电体以及输出端子，
所述第一FTJ元件及所述第二FTJ元件各自具有依次层叠有所述输入端子、所述隧穿绝缘膜、所述介电体以及所述输出端子的结构，
所述第一晶体管的源极及漏极中的一个与所述第一FTJ元件的所述输出端子电连接，
所述第二晶体管的源极及漏极中的一个与所述第二FTJ元件的所述输入端子电连接，
所述开关的第一端子与所述第一晶体管的源极及漏极中的另一个及所述第二晶体管的源极及漏极中的另一个电连接，
所述开关的第二端子与所述运算放大器的反转输入端子及所述负载的第一端子电连接，
所述运算放大器的输出端子与所述负载的第二端子电连接，
并且，所述负载包括电阻器、电容器以及晶体管中的至少一个。
2.一种半导体装置，包括：
第一晶体管；以及
第一FTJ元件，
其中，所述第一FTJ元件包括输入端子、隧穿绝缘膜、介电体以及输出端子，
所述第一FTJ元件具有依次层叠有所述输入端子、所述隧穿绝缘膜、所述介电体以及所述输出端子的结构，
并且，所述第一晶体管的源极及漏极中的一个与所述第一FTJ元件的所述输出端子电连接。
3.根据权利要求1或2所述的半导体装置，
其中所述隧穿绝缘膜包含氧化硅或氮化硅，
并且所述介电体包含含有铪及锆中的一个或两个的氧化物。
4.一种半导体装置，包括：
第一电路；
第二电路；以及
第三电路，
其中，所述第一电路包括第一晶体管及第一铁电电容器，
所述第二电路包括第二晶体管及第二铁电电容器，
所述第三电路包括开关、运算放大器以及负载，
所述第一晶体管的源极及漏极中的一个与所述第一铁电电容器的第一端子电连接，
所述第二晶体管的源极及漏极中的一个与所述第二铁电电容器的第一端子电连接，
所述开关的第一端子与所述第一晶体管的源极及漏极中的另一个及所述第二晶体管的源极及漏极中的另一个电连接，
所述开关的第二端子与所述运算放大器的反转输入端子及所述负载的第一端子电连接，
所述运算放大器的输出端子与所述负载的第二端子电连接，
所述负载包括电阻器、电容器以及晶体管中的至少一个，
所述第一铁电电容器及所述第二铁电电容器各自包括介电体，
并且，所述介电体包含含有铪及锆中的一个或两个的氧化物。
5.一种半导体装置，包括：
第一电路；
第二电路；以及
第三电路，
其中，所述第一电路包括第一晶体管及第一电路元件，
所述第二电路包括第二晶体管及第二电路元件，
所述第三电路包括开关、运算放大器以及负载，
所述第一晶体管的源极及漏极中的一个与所述第一电路元件的第一端子电连接，
所述第二晶体管的源极及漏极中的一个与所述第二电路元件的第一端子电连接，
所述开关的第一端子与所述第一晶体管的源极及漏极中的另一个及所述第二晶体管的源极及漏极中的另一个电连接，
所述开关的第二端子与所述运算放大器的反转输入端子及所述负载的第一端子电连接，
所述运算放大器的输出端子与所述负载的第二端子电连接，
所述负载包括电阻器、电容器以及晶体管中的至少一个，
并且，所述第一电路元件及所述第二电路元件各自包括电阻变化元件、MTJ元件、相变存储元件中的任一个。
6.一种电子设备，包括：
权利要求1至5中任一项所述的半导体装置；以及
外壳。
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