WO2021181192A1 - 半導体装置、及び電子機器 - Google Patents

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WO2021181192A1
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conductor
transistor
oxide
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大嶋和晃
國武寛司
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株式会社半導体エネルギー研究所
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    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Definitions

  • One aspect of the present invention relates to a semiconductor device and an electronic device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, an operation method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and sensors. , Processors, electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • Patent Document 1 and Patent Document 2 disclose a configuration of a circuit capable of high-speed data transmission using a CML (current mode logic) circuit.
  • the CML circuit can be configured by using, for example, a bipolar transistor or a MOS transistor.
  • a bipolar transistor for example, it is difficult to form a CML circuit using a bipolar transistor on the same substrate as a circuit using a transistor other than the bipolar transistor.
  • a MOS transistor on the same substrate as a circuit using a transistor other than the MOS transistor.
  • the CML circuit and the other circuit are each composed of different transistors, it is necessary to form the CML circuit and the other circuit on different substrates. For example, when a CML circuit and another circuit are mounted on one printed circuit board, the area of the printed circuit board becomes large, so that the manufacturing cost of the semiconductor device including the CML circuit and the other circuit may increase. be.
  • the circuit area may become large depending on the circuit scale. Even in this case, as the circuit area increases, the area required for forming the circuit on the substrate increases, so that the manufacturing cost of the semiconductor device including the CML circuit and other circuits may increase.
  • One aspect of the present invention is to provide a semiconductor device capable of high-speed data transmission. Alternatively, one aspect of the present invention is to provide a semiconductor device having a reduced circuit area. Alternatively, one aspect of the present invention is to provide a semiconductor device having a reduced manufacturing cost. Alternatively, one aspect of the present invention is to provide a novel semiconductor device.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from descriptions in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is a semiconductor device having a layer having two surfaces, a semiconductor chip, and an external terminal.
  • the semiconductor chip is provided on one surface side of the layer, and the external terminal is provided on the other surface side of the layer, at least in a region that does not overlap with the semiconductor chip.
  • the semiconductor chip has a first circuit including a first transistor, and the layer has a second circuit including a second transistor.
  • the first circuit is electrically connected to the second circuit, and the second circuit is electrically connected to the external terminal.
  • the second transistor contains a metal oxide in the channel forming region.
  • the second circuit may be a CML circuit.
  • an insulator may be provided above one surface of the layer and on the side surface of the semiconductor chip.
  • the semiconductor chip has a connection terminal, and the first circuit and the second circuit are electrically connected via the connection terminal. It may be configured to be connected to. Further, the pitch width of the external terminals is preferably larger than the pitch width of the connection terminals.
  • the metal oxide is selected from indium and the element M (M is aluminum, gallium, yttrium, tin, and titanium. It may be composed of one kind or two or more kinds of elements) and zinc.
  • one aspect of the present invention is an electronic device having the semiconductor device according to any one of (1) to (5) above and a housing.
  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element transistor, diode, photodiode, etc.
  • the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have the semiconductor device.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (digital-to-analog conversion circuit, analog-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source , Switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected with another circuit in between) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor. (Terminals, etc.), transistor drains (or second terminals, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. Note that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • circuit diagram shows that the independent components are electrically connected to each other, one component has the functions of a plurality of components.
  • one component has the functions of a plurality of components.
  • the term "electrically connected” as used herein includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring, or the like. Therefore, in the present specification and the like, the “resistive element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistor element” can be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”, and conversely, “resistance", “load”, and “region having a resistance value”. Can be rephrased as a term such as “resistive element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value, a parasitic capacitance, a transistor gate capacitance, and the like. Can be. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic capacitance appearing between the wirings. , The gate capacitance that appears between the gate and one of the source or drain of the transistor.
  • capacitor element means “capacitive element” and “parasitic”. It can be paraphrased into terms such as “capacity” and “gate capacitance”.
  • the term “pair of electrodes” in “capacity” can be rephrased as “pair of conductors", “pair of conductive regions”, “pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type, p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain can be paraphrased.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit or the like, the potential output from the circuit or the like also changes.
  • the terms “high level potential” and “low level potential” do not mean a specific potential.
  • both of the two wires “function as a wire that supplies a high level potential”
  • the high level potentials provided by both wires do not have to be equal to each other.
  • both of the two wires are described as “functioning as a wire that supplies a low level potential”
  • the low level potentials given by both wires do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolyte, vacuum, etc.).
  • the "current direction” in the wiring or the like shall be the direction in which the positive carrier moves, and shall be described as a positive current amount.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no notice about the positive or negative of the current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. It can be paraphrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like may be the component referred to in “second” in another embodiment or in the claims. There can also be. Further, for example, the component mentioned in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the terms “above” and “below” do not limit the positional relationship of the components directly above or below and in direct contact with each other.
  • the expression “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • words such as “membrane” and “layer” can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” also includes a case where a plurality of “electrodes” or “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” and / or an “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of the “wiring” or the “terminal”, and for example, the “terminal” can be a part of the “wiring” or the “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power supply line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power supply line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • terms such as “signal line” may be changed to terms such as "power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may cause, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • transition metals and the like and in particular, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements other than hydrogen, Group 2 elements, Group 13 elements, Group 15 elements, oxygen, and the like. There is.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , A diode-connected transistor, etc.), or a logic circuit that combines these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , A diode-connected transistor, etc.
  • the "conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • the "non-conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical System) technology.
  • the switch has an electrode that can be moved mechanically, and the movement of the electrode controls conduction and non-conduction.
  • parallel means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a semiconductor device capable of high-speed data transmission.
  • one aspect of the present invention can provide a semiconductor device with reduced manufacturing costs.
  • a novel semiconductor device can be provided by one aspect of the present invention.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from those described in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 2A and 2B are block diagrams showing a configuration example of a semiconductor device.
  • 3A to 3C are circuit diagrams showing an example of a circuit included in the semiconductor device.
  • 4A to 4C are circuit diagrams showing an example of a circuit included in the semiconductor device.
  • 5A to 5D are circuit diagrams showing an example of a circuit included in the semiconductor device.
  • 6A to 6E are schematic cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 7A to 7E are schematic cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 8A to 8E are schematic cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 1 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 2A and 2B are block diagrams showing a configuration example of a semiconductor device.
  • FIG. 9 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 10 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • 11A to 11C are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 12 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 13A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 13B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 13C is a diagram for explaining the microelectron diffraction pattern of crystalline IGZO.
  • .. 14A is a perspective view showing an example of a semiconductor wafer, FIG.
  • FIG. 14B is a perspective view showing an example of a die
  • FIGS. 14C and 14D are perspective views showing an example of a semiconductor device
  • FIG. 14E is a perspective view of a mounting substrate. It is a perspective view which shows an example.
  • FIG. 15 is a perspective view showing an example of an electronic device.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when describing as an OS transistor, it can be paraphrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content (may be a part of the content) described in one embodiment is the other content (may be a part of the content) described in the embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • more figures can be formed.
  • FIG. 1 shows an example of a cross-sectional view of a semiconductor device having a FOWLP (Fan Out Wafer Level Package) configuration.
  • the semiconductor device PSD has, for example, a die SCD, a layer OSL, an insulator PR, and a bump HBL. Further, the die SCD has a substrate BSA, a layer SIL, and a connection terminal ET.
  • the die SCD can be a semiconductor chip cut out from a semiconductor wafer, which will be described in the fourth embodiment described later.
  • the layer SIL is formed on the substrate BSA.
  • the layer SIL can have, for example, a switching circuit, a logic circuit, an analog circuit, and the like.
  • the analog circuit may include, for example, a signal conversion circuit, a potential level conversion circuit, an amplifier circuit, or the like.
  • the layer SIL may include a storage device, an arithmetic circuit, and the like.
  • the substrate BSA can be, for example, a semiconductor substrate made of silicon. Further, by using the substrate BSA as a semiconductor substrate made of silicon, a transistor containing silicon in the channel forming region (hereinafter referred to as a Si transistor) can be formed on the substrate BSA and is included in the layer SIL.
  • a Si transistor a transistor containing silicon in the channel forming region
  • the switching circuit, logic circuit, analog circuit, etc. that are installed can be configured by Si transistors.
  • the substrate BSA may be, for example, a semiconductor substrate made of germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, gallium oxide, or the like. Further, as the substrate BSA, a semiconductor substrate having an insulator region inside the semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate or the like may be used.
  • SOI Silicon On Insulator
  • an insulator substrate may be used as the substrate BSA.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria-stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • a conductor substrate may be used as the substrate BSA. Examples of the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • the insulator substrate and the conductor substrate cannot form a channel forming region on the substrate unlike the semiconductor substrate, so that the insulator substrate and the conductor substrate cannot be formed. It is not possible to form a conductor directly on the body substrate. Therefore, in order to form a transistor on an insulator substrate or a conductor substrate, it is necessary to separately provide a semiconductor film above the insulator substrate or the conductor substrate.
  • connection terminal ET contacts the layer OSL.
  • the connection terminal ET functions as a terminal for electrically connecting the circuit included in the die SCD and the wiring included in the layer OSL.
  • a bump HBL is provided on the opposite side of the layer OSL where the die SCD is provided.
  • the layer OSL is provided with wiring for electrically connecting the circuit included in the die SCD and the bump HBL. Therefore, the layer OSL functions as a rewiring layer in FOWLP.
  • the bump HBL illustrates a ball as an example. Further, the bump HBL can be formed by using solder.
  • the semiconductor device PSD has a BGA (Ball Grid Array) terminal.
  • the terminals included in the semiconductor device PSD are not limited to BGA.
  • the semiconductor device PSD may have terminals such as LGA (Land Grid Array) and PGA (Pin Grid Array) instead of BGA.
  • the connection terminal ET can be extended to the outside of the die SCD. Therefore, the bump HBL is preferably provided at least in a region that does not overlap with the die SCD of the layer OSL, and is also preferably provided in a region that overlaps with the die SCD of the layer OSL. Further, by providing the bump HBL in a region that does not overlap with the die SCD of the layer OSL, the pitch width of the bump HBL can be made larger than the pitch width of the connection terminal ET of the die SCD.
  • the layer OSL is provided with a transistor OTr.
  • the transistor OTr for example, an OS transistor can be applied.
  • the channel forming region of the OS transistor is more preferably an oxide containing at least one of indium, gallium, and zinc.
  • indium and element M (element M includes, for example, aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, etc.)
  • cerium, neodymium, hafnium, tantalum, tungsten, gallium and the like can be mentioned), and oxides containing at least one of zinc may be used.
  • the OS transistor has the transistor structure described in the second embodiment.
  • the transistor OTr in the layer OSL which is the rewiring layer, a desired circuit can be configured in the rewiring layer. That is, for example, the layer OSL may have a circuit including a transistor OTr.
  • the die SCD and the layer OSL are bonded so as to be electrically connected to each other.
  • the electrical connection terminals included in the die SCD and the electrical connection terminals included in the layer OSL are attached so as to be in contact with each other.
  • the electrical connection terminal here include a conductor, wiring, and the like. The electrical connection method between the circuit formed on the die SCD and the rewiring layer of the layer OSL will be described later.
  • an insulator PR is provided as a sealing material on the die SCD and the layer OSL.
  • the insulator PR has a function as a protective layer for preventing electrostatic breakdown of the die SCD and a function as a sealing material for preventing the invasion of components contained in the outside world into the die SCD.
  • an organic resin layer such as an epoxy resin can be used.
  • the layer SIL has a circuit SIG and the layer OSL has a circuit OSC.
  • the circuit SIC or circuit OSC may include, for example, a switching circuit, a logic circuit, an analog circuit, or the like.
  • the circuit SIC is electrically connected to the circuit OSC
  • the circuit OSC is electrically connected to the external terminal EXT1.
  • the external terminal EXT1 here corresponds to, for example, the bump HBL shown in the semiconductor device PSD of FIG. As shown in FIG.
  • the circuit SIC may be electrically connected to the external terminal EXT2 without going through the circuit OSC.
  • the external terminal EXT2 here corresponds to the bump HBL shown in the semiconductor device PSD of FIG. 1, for example, like the external terminal EXT1.
  • the circuit OSC may include, for example, a CML (Current Mode Logical) circuit.
  • the CML circuit is a signal transmission circuit using a small-amplitude differential transmission method using a differential amplifier circuit, and realizes high-speed signal transmission. Further, the CML circuit has a function as an output buffer circuit in high-speed data communication, and can stabilize the level of the output signal via the CML circuit.
  • a signal is transmitted from the circuit SIG included in the layer SIL to the outside of the semiconductor device PSD1 and / or from the outside of the semiconductor device PSD1 to the circuit SIG included in the layer SIL. Signal transmission can be speeded up.
  • the semiconductor device of one aspect of the present invention is not limited to the configuration of the semiconductor device PSD shown in FIG. 2A.
  • the semiconductor device according to one aspect of the present invention may have, for example, the configuration shown in the block diagram of FIG. 2B.
  • the semiconductor device PSD of FIG. 2B is similar to the circuit configuration of the semiconductor device PSD of FIG. 2A in that the layer SIL has a circuit SIG and the layer OSL has a circuit OSC. It differs from the circuit configuration of the semiconductor device PSD of FIG. 2A in that the circuit DEV is configured. That is, the circuit OSC may be a part of a circuit that can form a circuit DEV by combining with the circuit SIG included in the layer SIL.
  • the circuit DEV may be, for example, a storage device, an arithmetic circuit, or the like. Further, as shown in FIG. 2B, similarly to the semiconductor device PSD of FIG. 2A, the circuit SIC may be electrically connected to the external terminal EXT2 without going through the circuit OSC.
  • the circuit RGCM shown in FIG. 3A is a CML circuit that functions as an oscillator, and has a differential amplifier circuit CM [1] to a differential amplifier circuit CM [n + 1] (where n is an even number of 4 or more). ..
  • circuit RGCM has a terminal OCRN and a terminal OCLP.
  • the terminal OCLP and the terminal OCRN function as output terminals in the circuit RGCM.
  • the inverting output terminal of the differential amplifier circuit CM [1] is electrically connected to the non-inverting input terminal of the differential amplifier circuit CM [2], and the non-inverting output terminal of the differential amplifier circuit CM [1] is different. It is electrically connected to the inverting input terminal of the amplifier circuit CM [2]. Further, the inverting output terminal of the differential amplifier circuit CM [n-1] is electrically connected to the inverting input terminal of the differential amplifier circuit CM [n], and the non-inverting terminal of the differential amplifier circuit CM [n-1] is not inverted. The output terminal is electrically connected to the non-inverting input terminal of the differential amplifier circuit CM [2].
  • the inverting output terminal of the differential amplifier circuit CM [n] is electrically connected to the inverting input terminal of the differential amplifier circuit CM [n + 1] and the non-inverting input terminal of the differential amplifier circuit CM1.
  • the non-inverting output terminal of the amplifier circuit CM [n] is electrically connected to the non-inverting input terminal of the differential amplifier circuit CM [n + 1] and the inverting input terminal of the differential amplifier circuit CM [1].
  • the inverting input terminal of the differential amplifier circuit CM [n + 1] is electrically connected to the terminal OCRN, and the non-inverting input terminal of the differential amplifier circuit CM [n + 1] is electrically connected to the terminal OCLP. ..
  • an oscillator (ring oscillator) can be configured by connecting the differential amplifier circuit CM [1] to the differential amplifier circuit CM [n] in a ring shape.
  • the configuration of the oscillator one non-inverting output terminal and the other non-inverting input terminal are electrically connected between certain adjacent differential amplifier circuits, and one inverting output terminal and the other inverting are used.
  • the input terminal is electrically connected, and the non-inverting output terminal of the front-stage differential amplifier circuit and the inverting input terminal of the rear-stage differential amplifier circuit are electrically connected between the remaining adjacent differential amplifier circuits. Then, the inverting output terminal of the front-stage differential amplifier circuit and the non-inverting input terminal of the rear-stage differential amplifier circuit are electrically connected.
  • the circuit RGCM of FIG. 3A shows a configuration including the differential amplifier circuit CM [n + 1] the circuit RGCM of FIG. 3A may be configured not to provide the differential amplifier circuit CM [n + 1].
  • the inverting output terminal of the differential amplifier circuit CM [n] and the terminal OCRN are electrically connected, and the non-inverting output terminal of the differential amplifier circuit CM [n] and the terminal OCLP are connected to each other. It may be an electrically connected configuration.
  • the differential amplifier circuit can operate at a higher speed than logic gates such as NAND circuits, AND circuits, and NOT circuits (inverter circuits). Further, the differential amplifier circuit has a strong feature against power supply noise and the like. Therefore, the circuit RGCM shown in FIG. 3A can be used as an oscillator, for example, in a high frequency circuit.
  • the number of differential amplifier circuits coupled in a ring shape is shown as an even number of 4 or more, but in some cases, it may be two. Further, for example, when the number of differential amplifier circuits coupled in a ring shape is an odd number of 3 or more, the configuration of the circuit RGCM shown in FIG. 3B may be applied, for example.
  • the circuit RGCM of FIG. 3B is also a CML circuit that functions as an oscillator, and has a differential amplifier circuit CM [1] to a differential amplifier circuit CM [m + 1] (m here is an odd number of 3 or more).
  • circuit RGCM of FIG. 3B shows a configuration including the differential amplifier circuit CM [m + 1]
  • the circuit RGCM of FIG. 3B may have a configuration in which the differential amplifier circuit CM [m + 1] is not provided.
  • the inverting output terminal of the differential amplifier circuit CM [m] and the terminal OCRN are electrically connected, and the non-inverting output terminal of the differential amplifier circuit CM [m] and the terminal OCLP are connected to each other. It may be an electrically connected configuration.
  • the circuit HSTC shown in FIG. 3C is a CML circuit that functions as a high-speed transmission circuit, and includes a differential amplifier circuit CMA, a differential amplifier circuit CMB, a capacitance C1P, a capacitance C1N, a load LE2P, and a load LE2N. Has.
  • the circuit HSTC has a terminal HIP, a terminal HIN, a terminal HON, and a terminal HOP.
  • the terminal HIP and the terminal HIN function as input terminals in the circuit HSTC, and the terminal HON and the terminal HOP function as output terminals in the circuit HSTC.
  • the non-inverting input terminal of the differential amplifier circuit CMA is electrically connected to the terminal HIP, and the inverting input terminal of the differential amplifier circuit CMA is electrically connected to the terminal HIN. Further, the inverting output terminal of the differential amplifier circuit CMA is electrically connected to the first terminal of the capacitance C1N, and the non-inverting output terminal of the differential amplifier circuit CMA is electrically connected to the first terminal of the capacitance C1P. ing.
  • the second terminal of the capacitance C1P is electrically connected to the first terminal of the load LE2P and the non-inverting input terminal of the differential amplifier circuit CMB, and the second terminal of the capacitance C1N is connected to the first terminal of the load LE2N.
  • the inverting input terminal of the differential amplifier circuit CMB is electrically connected to the terminal HON, and the non-inverting output terminal of the differential amplifier circuit CMB is electrically connected to the terminal HOP.
  • the second terminal of the load LE2P is electrically connected to the wiring VBL1, and the second terminal of the load LE2N is electrically connected to the wiring VBL2.
  • Wiring VBL1 and wiring VBL2 function as wiring that gives a constant voltage.
  • the constant voltage can be, for example, a positive potential, a negative potential, a ground potential, or the like. Further, the constant voltages given by the wiring VBL1 and the wiring VBL2 may be equal to each other or different from each other.
  • the capacitance C1P and the capacitance C1N function as DC blocking capacitances for AC-coupling the differential amplifier circuit CMA and the differential amplifier circuit CMB.
  • the circuit HSTC shown in FIG. 3C has a feature that the edge rate is faster than that of the LVDS (Low Voltage Differential Signaling) circuit which is the same high-speed transmission circuit. Further, the signal amplitude of the circuit HSTC may be higher than the signal amplitude of the LVDS circuit.
  • LVDS Low Voltage Differential Signaling
  • FIG. 4A shows a differential amplifier circuit CM [1] to a differential amplifier circuit CM [n + 1] included in the circuit RGCM, a differential amplifier circuit CMA included in the circuit HSTC, and a differential amplifier applicable to the differential amplifier circuit CMB.
  • the differential amplifier circuit CM shown in FIG. 4A has, for example, a transistor DTrA, a transistor DTRB, a load LE1A, a load LE1B, and a current source CC.
  • the differential amplifier circuit CM has a terminal INP, a terminal INN, a terminal OUTP, and a terminal OUTN.
  • the transistor DTrA and the transistor DTrB function as differential pairs with each other.
  • the terminal INP corresponds to the non-inverting input terminal
  • the terminal INN corresponds to the inverting input terminal
  • the terminal OUTP corresponds to the non-inverting output terminal
  • the terminal OUTN corresponds to the inverting output terminal.
  • the transistor DTrA and / or the transistor DTrB is provided as the above-mentioned transistor OTr as an example.
  • the transistor DTrA and the transistor DTrB shown in FIG. 4A have a back gate, but the semiconductor device according to one aspect of the present invention is not limited thereto.
  • the transistor DTrA and the transistor DTrB shown in FIG. 4A may have a configuration that does not have a back gate, that is, a transistor having a single gate structure. Further, some transistors may have a back gate, and some other transistors may not have a back gate.
  • the respective sizes of the transistor DTrA and the transistor DTrB are equal to each other.
  • the electrical characteristics of each transistor can be made substantially equal. Therefore, by making the sizes of the transistor DTrA and the transistor DTrB equal, each of the transistor DTrA and the transistor DTrB can perform substantially the same operation under the same conditions.
  • the same conditions here refer to, for example, the potentials of the source, drain, gate, etc. of the transistor DTrA, and the potentials of the source, drain, gate, etc. of the transistor DTrB.
  • each of the transistor DTrA and the transistor DTrB shall include the case where it finally operates in the saturation region when it is in the ON state. That is, it is assumed that the gate voltage, source voltage, and drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the transistor DTrA and the transistor DTrB may operate in a linear region when they are in the ON state, and may operate in a saturated region and may operate in a linear region in a mixed manner.
  • the gate of the transistor DTrA is electrically connected to the terminal INP, and the first terminal of the transistor DTrA is electrically connected to the first terminal of the load LE1A and the terminal OUTP.
  • the gate of the transistor DTrB is electrically connected to the terminal INN, and the first terminal of the transistor DTrB is electrically connected to the first terminal of the load LE1B and the terminal OUTN.
  • the input terminal of the current source CC is electrically connected to the second terminal of the transistor DTrA and the second terminal of the transistor DTrB, and the output terminal of the current source CC is electrically connected to the wiring VSE.
  • the second terminal of the load LE1A and the second terminal of the load LE1B are electrically connected to the wiring VDE.
  • the wiring VDE for example, it functions as a wiring that gives a constant voltage.
  • the constant voltage can be, for example, a high level potential.
  • the wiring VSE functions as a wiring that gives a constant voltage.
  • the constant voltage can be, for example, a low level potential, a ground potential (GND), or the like.
  • a back gate is shown for the transistor DTrA and / or the transistor DTrB, and the connection configuration of the back gate is not shown, but the electrical connection destination of the back gate is at the design stage.
  • the gate and the back gate may be electrically connected in order to increase the on-current of the transistor. That is, for example, the gate of the transistor DTrA and the back gate may be electrically connected, or the gate of the transistor DTrB and the back gate may be electrically connected.
  • the back gate of the transistor and an external circuit are electrically connected in order to fluctuate the threshold voltage of the transistor or to reduce the off current of the transistor.
  • a wiring for connection may be provided, and a potential may be applied to the back gate of the transistor by the external circuit or the like.
  • the differential amplifier circuit CM can have the configuration shown in FIG. 4B.
  • the differential amplifier circuit CM of FIG. 4B has a configuration in which the wiring BGE1 is electrically connected to the back gates of the transistor DTRA and the transistor DTrB included in the differential amplifier circuit CM of FIG. 4A.
  • the threshold voltages of the transistor DTRA and the transistor DTRB can be changed.
  • a desired gain can be obtained by fluctuating the threshold voltages of the transistors DTRA and the transistors DTRB, respectively. Further, as shown in FIG. 1 and the like, in the packaged semiconductor device PSD, the threshold voltage of each of the transistor DTrA and the transistor DTrB can be adjusted.
  • the transistor DTrA and the transistor DTrB shown in FIG. 4A are n-channel transistors, but the semiconductor device according to one aspect of the present invention is not limited thereto.
  • the transistor DTrA and a part or all of the transistor DTrB may be replaced with a p-channel transistor.
  • the above-mentioned examples of changes regarding the structure and polarity of the transistor are not limited to the transistor DTrA and the transistor DTrB.
  • the structure and polarity of the transistor described in other parts of the specification or the transistor shown in other drawings may be changed in the same manner.
  • the current source CC included in the differential amplifier circuit CM of FIG. 4A may have, for example, the circuit configuration shown in FIG. 4C. Note that FIG. 4C also shows the wiring VSE in order to show the connection configuration of the current source CC.
  • the current source CC shown in FIG. 4C has a transistor TrC as an example.
  • transistor TrC a transistor applicable to the transistor DTrA or the transistor DTrB can be used.
  • the transistor TrC an OS transistor applicable to the transistor DTrA and the transistor DTrB can be used.
  • the transistor TrC shall include the case where it finally operates in the saturation region when it is in the ON state. That is, it is assumed that the gate voltage, source voltage, and drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the transistor TrC may operate in the linear region when it is in the ON state, and may operate in the saturation region and may operate in the linear region in a mixed manner.
  • the first terminal of the transistor TrC is electrically connected to the input terminal of the current source CC, and the second terminal of the transistor TrC is electrically connected to the output terminal of the current source CC. That is, when the current source CC of FIG. 4C is applied to the differential amplifier circuit CM of FIG. 4A, the first terminal of the transistor TrC is electrically connected to the second terminal of the transistor DTrA and the second terminal of the transistor DTrB. It is connected to the. Further, the gate of the transistor TrC is electrically connected to the wiring VAL.
  • the wiring VAL functions as, for example, wiring that applies a constant voltage.
  • the constant voltage may be set so that the gate-source voltage of the transistor TrC is higher than the threshold voltage of the transistor TrC.
  • the load LE1A and the load LE1B can be, for example, a resistor, a diode, or the like.
  • FIG. 5A shows a circuit configuration when the load LE1A and the load LE1B are used as resistors.
  • the differential amplifier circuit CM1 shown in FIG. 5A has a circuit configuration in which a resistor REA and a resistor REB are applied as the load LE1A and the load LE1B, respectively.
  • the first terminal of the resistor REA is electrically connected to the first terminal of the transistor DTrA and the terminal OUTP
  • the first terminal of the resistor REB is electrically connected to the first terminal of the transistor DTrB and the terminal OUTN. It is connected to the.
  • the second terminal of the resistor REA and the second terminal of the resistor REB are electrically connected to the wiring VDE.
  • FIG. 5B shows a circuit configuration when the load LE1A and the load LE1B are diodes.
  • the differential amplifier circuit CM2 shown in FIG. 5B has a circuit configuration in which a diode DEA and a diode DEB are applied as the load LE1A and the load LE1B, respectively.
  • the output terminal of the diode DEA is electrically connected to the first terminal of the transistor DTrA and the terminal OUTP
  • the output terminal of the diode DEB is electrically connected to the first terminal of the transistor DTrB and the terminal OUTN.
  • the input terminal of the diode DEA and the input terminal of the diode DEB are electrically connected to the wiring VDE.
  • the differential amplifier circuit CM2 shown in FIG. 5C has a circuit configuration in which a transistor ItraA and a transistor ItrB are applied as the diode DEA and the diode DEB, respectively.
  • the first terminal of the transistor ItraA is electrically connected to the first terminal of the transistor DTrA and the terminal OUTP
  • the first terminal of the transistor ItrB is electrically connected to the first terminal of the transistor DTrB and the terminal OUTN. It is connected to the.
  • the wiring VDE is electrically connected to the second terminal of the transistor Itra, the gate of the transistor ItraA, the second terminal of the transistor ItrB, and the gate of the transistor ItrB.
  • transistor ItraA and the transistor ItrB a transistor applicable to the transistor DTrA or the transistor DTrB can be used.
  • an OS transistor can be applied to the transistor TrC.
  • the transistor ItrA and the transistor ItrB may be a transistor having a back gate, similarly to the transistor DTrA or the transistor DTrB.
  • the wiring that gives a potential to the back gates of the transistor ItraA and the transistor ItrB may be electrically connected.
  • the wiring BGE2 is electrically connected to the back gates of the transistor Itra and the transistor ItrB. It may be configured.
  • the differential amplifier circuit CM2 of FIG. 5D has a configuration in which the wiring BGE1 is electrically connected to the back gates of the transistor DTrA and the transistor DTRB, similarly to the configuration of the differential amplifier circuit CM of FIG. 4B. ing.
  • a desired gain can be obtained by varying the threshold voltages of each of the transistor DTrA, the transistor DTrB, the transistor Itra, and the transistor ItrB. Further, as shown in FIG. 1 and the like, in the packaged semiconductor device PSD, the threshold voltages of each of the transistor DTrA, the transistor DTRB, the transistor ITRA, and the transistor ITRB can be adjusted.
  • FIGS. 6A to 6D are cross-sectional views schematically showing the semiconductor device PSD1 in the middle of the manufacturing process
  • FIG. 6E is a cross-sectional view schematically showing the semiconductor device PSD1 in which the manufacturing process is completed.
  • this production method has a 1st step to a 5th step.
  • ⁇ First step prepare a die SCD.
  • the die SCD can be obtained, for example, by going through a semiconductor step of forming a circuit on a wafer, a wafer polishing step, a dicing step, and the like.
  • the layer SIL is provided with an electrical connection terminal ET.
  • the die SCD is attached and fixed on the support SB having the release layer RL (see FIG. 6A). Specifically, the layer SIL and connection terminal ET of the die SCD and the release layer RL of the support SB are bonded so as to be in contact with each other.
  • Examples of the support SB include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI (Silicon On Insulator) substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, and a stainless steel substrate.
  • a substrate having a still foil a tungsten substrate, a substrate having a tungsten foil, a flexible substrate, a laminated film, a paper containing a fibrous material, or a base film.
  • Examples of glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • Examples of the flexible substrate, the laminated film, the base film and the like are as follows.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • acrylic examples include polypropylene, polyester, polyvinyl fluoride, polyvinyl chloride, and the like.
  • the release layer RL for example, a laminated film having a tungsten film and a silicon oxide film, an organic resin film such as polyimide, or the like can be used.
  • the release layer RL may be a tape whose adhesive strength is reduced by light such as ultraviolet rays.
  • Second step >> Next, the insulator PR is molded on the die SCD and the release layer RL (see FIG. 6B).
  • the above-mentioned organic resin or the like is applied as a material for the insulator PR, and the insulator PR is molded using a molding die or the like.
  • ⁇ Third step >> Next, the die SCD and the molded insulator PR are separated from the support SB and the release layer RL (see FIG. 6C). It is preferable to expose the connection terminal ET of the die SCD by this step. Further, for example, after the support SB and the release layer RL are peeled off, the surface may be polished, organic substances may be removed by irradiation with ultraviolet rays in an ozone atmosphere, and the like.
  • ⁇ 4th step >> Next, a layer OSL is formed on the die SCD and the insulator PR (see FIG. 6D).
  • the die SCD and insulator PR shown in FIG. 6D are shown by rotating the die SCD and insulator PR of FIG. 6C by 180 degrees.
  • the layer OSL can be formed by, for example, a semiconductor process.
  • wirings, terminals, pads and the like are formed on the connection terminal ET included in the die SCD.
  • wirings, terminals, pads, etc. are formed so as to be exposed.
  • the transistor OTr can be formed on the layer OSL by the semiconductor process.
  • the layer OSL can be provided with a wiring electrically connected to the connection terminal ET of the die SCD and a transistor OTr.
  • ⁇ 5th step bump HBLs are formed on the wiring, terminals, pads, etc. of the layer OSL, which are exposed on the opposite side of the surface on which the die SCD is provided, on the layer OSL (see FIG. 6E).
  • the bump HBL is provided so as to be electrically connected to the wiring included in the layer OSL.
  • the bump HBL may be formed by using solder or the like.
  • a semiconductor device having a FOWLP configuration can be manufactured.
  • FIG. 7A to 7D are cross-sectional views schematically showing the semiconductor device PSD2 in the middle of the manufacturing process
  • FIG. 7E is a cross-sectional view schematically showing the semiconductor device PSD2 in which the manufacturing process is completed.
  • this production method has a 1st step to a 5th step.
  • First step prepare a die SCD.
  • the description of the die SCD described in Production Example 1 of the semiconductor device is taken into consideration.
  • the die SCD is attached and fixed on the substrate BSB (see FIG. 7A). Specifically, the substrate BSA of the die SCD and the substrate BSB are bonded so as to be in contact with each other.
  • the substrate BSB includes, for example, a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, and a stainless steel foil.
  • a substrate, a tungsten substrate, a substrate having a tungsten foil, or the like can be used.
  • the substrate BSB is preferably a substrate having heat resistance.
  • a die bonding film or the like may be used for bonding the die SCD and the substrate BSB (not shown in FIGS. 7A to 7E).
  • Second step >> Next, the insulator PR is molded on the die SCD and the substrate BSB (see FIG. 7B).
  • the above-mentioned organic resin or the like is applied as a material for the insulator PR, and the insulator PR is molded using a molding die or the like.
  • ⁇ Third step the upper part of the molded insulator PR is removed until the connection terminal ET of the die SCD is exposed (see FIG. 7C).
  • the method for removing the upper part of the insulator PR include a polishing treatment, an etching treatment, and an ashing treatment.
  • organic substances such as chemical solution residue and insulator PR residue that are unintentionally attached to the treated surface (with organic substance residue). Removal (sometimes called) may be performed (such as a cleaning step of irradiating ultraviolet rays in an ozone atmosphere).
  • ⁇ 4th step >> Next, a layer OSL is formed on the die SCD and the insulator PR (see FIG. 7D).
  • the description of the fourth step described in the production example 1 of the semiconductor device is taken into consideration.
  • the layer OSL can be provided with a wiring electrically connected to the connection terminal ET of the die SCD and a transistor OTr.
  • ⁇ 5th step bump HBL is formed on the wiring, terminals, pads, etc. (not shown in FIGS. 7A to 7E) of the layer OSL, which are exposed on the opposite side of the surface on which the die SCD is provided. (See FIG. 7E).
  • the description of the fifth step described in the production example 1 of the semiconductor device is taken into consideration.
  • a semiconductor device having a FOWLP configuration different from the semiconductor device PSD of FIG. 1 semiconductor device PSD1 of FIG. 6E can be manufactured.
  • FIG. 8A to 8D are cross-sectional views schematically showing the semiconductor device PSD3 in the middle of the manufacturing process
  • FIG. 8E is a cross-sectional view schematically showing the semiconductor device PSD3 in which the manufacturing process is completed.
  • this production method has a 1st step to a 5th step.
  • a support SB having a release layer RL is prepared.
  • the description of the release layer RL or the support SB described in Production Example 1 of the semiconductor device is taken into consideration.
  • a layer OSL is formed on the peeling layer RL (see FIG. 8A).
  • the layer OSL can be formed by a semiconductor process in the same manner as in Fabrication Example 1 and Fabrication Example 2 of the semiconductor device described above.
  • wirings, terminals, pads and the like (not shown) for electrically connecting to the bump HBL described later are formed on the surface side where the release layer RL is provided, and the release layer is formed.
  • Wiring, terminals, pads, etc. (not shown) for electrically connecting to the die SCD described later are formed on the opposite surface on which the RL is provided.
  • the transistor OTr can be formed on the layer OSL in the same manner as in the above-described semiconductor device manufacturing example 1 and manufacturing example 2.
  • the wiring and the transistor OTr can be formed in the layer OSL.
  • a die SCD is prepared.
  • the description of the die SCD described in Production Example 1 of the semiconductor device is taken into consideration.
  • the die SCD is mounted on the layer OSL by flip chip bonding (see FIG. 8B).
  • the connection terminal ET provided on the die SCD and the wiring, terminals, pads, etc. exposed on the upper surface of the layer OSL are electrically connected by using solder or the like.
  • the bump BP is formed so as to be in contact with the connection terminal ET of the die SCD.
  • Examples of the flip-chip bonding include a method of injecting a resin containing anisotropic conductive particles between the layer OSL and the die SCD to bond them, and a method of bonding using SnAg solder.
  • a method of injecting a resin containing anisotropic conductive particles between the layer OSL and the die SCD to bond them and a method of bonding using SnAg solder.
  • an ultrasonic joining method can be used.
  • an underfill agent may be injected between the layer OSL and the die SCD. good.
  • FIG. 8B shows, as an example, a configuration in which the layer OSL and the die SCD are bonded by the insulating resin IJ.
  • the insulating resin IJ can be, for example, a resin containing anisotropic conductive particles, an underfill agent, or the like. Depending on the method of joining the layer OSL and the die SCD, it is not necessary to inject the insulating resin IJ.
  • the above-mentioned organic resin or the like is applied as a material for the insulator PR, and the insulator PR is molded using a molding die or the like.
  • ⁇ 4th step >> Next, the layer OSL, the die SCD, and the insulator PR are separated from the support SB and the release layer RL (see FIG. 8D). By this step, it is preferable that the wiring, terminals, pads, etc. of the layer OSL (not shown in FIGS. 8A to 8E) are exposed on the opposite side of the surface of the layer OSL where the die SCD is provided. Further, for example, after the support SB and the release layer RL are peeled off, the surface may be polished, organic substances may be removed by irradiation with ultraviolet rays in an ozone atmosphere, and the like.
  • ⁇ 5th step bump HBL is formed on the wiring, terminals, pads, etc. of the layer OSL, which is exposed on the opposite side of the surface on which the die SCD is provided, on the layer OSL (see FIG. 8E).
  • the layer OSL, die SCD, and insulator PR shown in FIG. 8E are shown by rotating the die SCD and insulator PR of FIG. 8D by 180 degrees.
  • the description of the fifth step described in the production example 1 of the semiconductor device is taken into consideration.
  • a semiconductor device having a FOWLP configuration which is different from the semiconductor device PSD (semiconductor device PSD1 in FIG. 6E) and the semiconductor device PSD2 in FIG. 7E, is manufactured. can do.
  • a semiconductor device When a semiconductor device is configured by FOWLP, it is difficult to form a bipolar transistor or a MOS transistor in the rewiring layer of FOWLP (corresponding to the layer OSL in FIG. 1). For example, it is difficult to provide a CML circuit using a bipolar transistor, a CML circuit using a MOS transistor, or the like in the rewiring layer of the FOWLP.
  • the OS transistor can be formed in the rewiring layer of the FOWLP semiconductor device, as described above, a circuit using the OS transistor can be provided in the rewiring layer of the FOWLP semiconductor device.
  • the mounting area of the die on the rewiring layer can be reduced. Can reduce the cost of the die.
  • the semiconductor device configured by the FOWLP can perform high-speed data transmission in the input / output of the semiconductor device.
  • the FOWLP semiconductor device which is a package form in which the pitch of the die connection terminals is expanded by the rewiring layer so as to exceed the area of the die.
  • the semiconductor device according to one aspect of the present invention may be the semiconductor device PSD4 in the form of a wafer level chip size package (WLCSP, FIWLP (Fan In Wafer Level Package)) shown in FIG.
  • the semiconductor device PSD4 has a configuration in which the connection terminal ET of the die SCD is electrically connected to the bump HBL via a layer OSL corresponding to the rewiring layer. Similar to the layer OSL of the semiconductor device PSD of FIG.
  • a circuit using an OS transistor may be provided in the layer OSL of the semiconductor device PSD4 of FIG. Further, the circuit may be a CML circuit.
  • a layer OSL and a bump HBL may be formed on the semiconductor wafer before cutting out the die SCD, and then the semiconductor wafer may be cut out to a predetermined size.
  • the bump HBL may be formed after the layer OSL is formed on the semiconductor wafer and the semiconductor wafer is cut out to a predetermined size.
  • one aspect of the present invention may be a semiconductor device configured by using a TSV (Through Silicon Via) to provide a connection terminal on the semiconductor substrate side of the die so that the semiconductor substrate and the rewiring layer face each other.
  • TSV Through Silicon Via
  • FIG. 10 is a cross-sectional view schematically showing a configuration example of the semiconductor device PSD1 described in the first embodiment.
  • the semiconductor device PSD1 shown in FIG. 10 includes a transistor 300 and a transistor 500 as an example.
  • FIG. 11A shows a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 11B shows a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 11C shows a cross-sectional view of the transistor 300 in the channel width direction.
  • a cross-sectional view of the direction is shown.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region.
  • the transistor 500 has a characteristic that the off-current is small and the field effect mobility does not change even at a high temperature.
  • the transistor 500 By applying the transistor 500 to, for example, a transistor included in the semiconductor device PSD1 described in the above embodiment, it is possible to realize a semiconductor device whose operating ability does not deteriorate even at a high temperature.
  • the OS transistor since the OS transistor has a characteristic that the off-current is small, by applying the OS transistor as a transistor included in a memory cell or the like, the potential deteriorated in the memory cell due to the current passing through the transistor. Can be prevented. That is, the potential held in the memory cell can be stored for a long time.
  • the transistor 300 has a semiconductor region 313 composed of a conductor 316, an element separation layer 312, an insulator 315, and a part of a substrate 310, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b.
  • the transistor 300 can be applied to, for example, the transistor included in the layer SIL described in the above embodiment.
  • the substrate BSA included in the die SCD described in the above embodiment corresponds to the substrate 310 shown in FIG. Further, the layer OSL is provided above the die SCD. Therefore, the semiconductor device PSD1 in FIG. 10 has a configuration in which the transistor 500 is provided above the transistor 300.
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on-characteristics of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), GaN (gallium nitride), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the element separation layer 312 is provided to separate a plurality of transistors formed on the substrate 310.
  • the element separation layer 312 can be formed by using, for example, a LOCOS (LOCOxidation of Silicon) method, an STI (Shallow Trench Isolation) method, a mesa separation method, or the like.
  • LOCOS LOCOS
  • STI Shallow Trench Isolation
  • the transistor 300 shown in FIGS. 10 and 11C is an example, and is not limited to the structure thereof, and an appropriate transistor may be used depending on the circuit configuration, driving method, and the like.
  • the transistor 300 shown in FIGS. 10 and 11C may be a planar type transistor.
  • the transistor 300 shown in FIG. 10 is provided with an insulator 320, an insulator 322, an insulator 324, and an insulator 326 stacked in this order from the substrate 310 side.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum nitride, aluminum nitride and the like can be used. Just do it.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition means a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step caused by the insulator 320 and the transistor 300 covered with the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property such that impurities such as water and hydrogen do not diffuse in the region where the transistor 500 is provided from the substrate 310 or the transistor 300.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • the conductor 328, the conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated on the insulator 326 and the conductor 330 in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324.
  • the insulator 352 and the insulator 354 it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings, similarly to the insulator 326.
  • the conductor 356 preferably contains a conductor having a barrier property against water, hydrogen and the like.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • the insulator 360, the insulator 362, and the insulator 370 are laminated in this order on the insulator 354 and the conductor 356.
  • the insulator 360 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the like. Therefore, as the insulator 360, for example, a material applicable to the insulator 324 and the like can be used.
  • the insulator 362 has a function as an interlayer insulating film and a flattening film. Further, as the insulator 362, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324. Therefore, as the insulator 362, a material applicable to the insulator 324 can be used.
  • the insulator 370 for example, like the insulator 324, it is preferable to use a film having a barrier property so that impurities such as water and hydrogen do not diffuse. That is, as the insulator 370, it is preferable to use a material applicable to the insulator 324.
  • the insulator 370 for example, an insulator having a relatively low relative permittivity may be used in order to reduce the parasitic capacitance generated between the wirings, as in the insulator 326. That is, as the insulator 370, a material applicable to the insulator 326 may be used.
  • an opening is formed in a region of each of the insulator 360, the insulator 362, and the insulator 370 that overlaps with a part of the conductor 356, and the conductor 366 is provided so as to fill the opening. There is.
  • the conductor 366 is also formed on the insulator 362. After that, the conductor 366 is patterned into the shape of wiring, terminals, pads, etc. by etching treatment or the like.
  • the conductor 366 for example, copper, aluminum, tin, zinc, tungsten, silver, platinum, gold and the like can be used.
  • the conductor 366 is preferably composed of the same components as the material used for the conductor 406 contained in the layer OSL described later.
  • the conductor 366 can be formed on the die SCD as wiring, terminals, pads, and the like.
  • the conductor 366 in FIG. 10 corresponds to the connection terminal ET of the die SCD of the semiconductor device PSD1 described in the above embodiment.
  • the semiconductor device PSD1 has a configuration in which a layer OSL is formed on a die SCD. Specifically, the connection terminal ET of the die SCD and the wiring included in the layer OSL are electrically connected. Therefore, a conductor 406 corresponding to the wiring, terminals, pads, etc. of the die SCD is formed on the conductor 366 of the die SCD. Further, an insulator 402 for separating a plurality of wirings, terminals, pads, etc. of the die SCD is formed on the insulator 370 of the die SCD.
  • the conductor 406 and the insulator 402 are flattened by using a chemical mechanical polishing method or the like.
  • the conductor 406 for example, a material applicable to the conductor 366 can be used. Further, as described above, it is preferable to use the same material as the conductor 366 as the conductor 406.
  • the insulator 402 for example, a material applicable to the insulator 370 can be used.
  • the insulator 410, the insulator 412, and the insulator 414 are laminated in this order on the insulator 402 and the conductor 406.
  • the insulator 410 for example, like the insulator 324, it is preferable to use a film having a barrier property so that impurities such as water and hydrogen do not diffuse in the region where the transistor 500 is provided. That is, as the insulator 410, it is preferable to use a material applicable to the insulator 324. As a result, the die SCD and the transistor 500 can be separated by the barrier layer, and the diffusion of hydrogen from the die SCD to the transistor 500 can be suppressed.
  • the insulator 412 and the insulator 414 for example, like the insulator 326, it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings. That is, as the insulator 412 and the insulator 414, it is preferable to use a material applicable to the insulator 326.
  • a wiring layer may be provided on the insulator 410, the insulator 412, and the insulator 414.
  • the insulator 410, the insulator 412, and the insulator 414 are embedded with a conductor 416 that functions as wiring.
  • the conductor 416 functions as a wiring for connecting the conductor 497, the transistor 300, the transistor 500, etc., which will be described later. Therefore, the conductor 416 is formed so as to come into contact with the conductor 406.
  • a material applicable to the conductor 328, the conductor 330, and the like can be used.
  • a wiring layer may be provided on the insulator 414 and the conductor 416.
  • the insulator 420, the insulator 422, and the insulator 424 are laminated on the insulator 414 and the conductor 416 in this order.
  • a conductor 426 is formed in the insulator 420, the insulator 422, and the insulator 424.
  • the conductor 426 functions as, for example, a plug or wiring for connecting the conductor 497, the transistor 300, the transistor 500, etc., which will be described later. Therefore, the conductor 426 is formed so as to come into contact with the conductor 416.
  • the conductor 426 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 420 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324. Further, as the insulator 422 and the insulator 424, it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings, similarly to the insulator 326. Further, as the conductor 426, for example, like the conductor 356, it is preferable to include a conductor having a barrier property against impurities such as water and hydrogen. As a result, a conductor having a barrier property against impurities such as water and hydrogen is formed in the opening of the insulator 420 having a barrier property against impurities such as water and hydrogen.
  • a wiring layer may be further provided on the insulator 424 and the conductor 426.
  • the insulator 430, the insulator 432, and the insulator 434 are provided in this order on the insulator 424 and the conductor 426.
  • a conductor 436 is formed on the insulator 430, the insulator 432, and the insulator 434.
  • the conductor 436 functions as, for example, a plug or wiring for connecting the conductor 497, the transistor 300, the transistor 500, etc., which will be described later. Therefore, the conductor 436 is formed so as to come into contact with the conductor 426.
  • the conductor 436 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 430 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the insulator 420.
  • the insulator 432 and the insulator 434 it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings, similarly to the insulator 326.
  • the conductor 436 for example, like the conductor 356 and the conductor 426, it is preferable to include a conductor having a barrier property against impurities such as water and hydrogen.
  • the insulator 510, the insulator 512, the insulator 513, the insulator 514, and the insulator 516 are laminated in this order.
  • the insulator 510, the insulator 512, the insulator 513, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • the insulator 510 and the insulator 514 it is preferable to use a film having a barrier property such that impurities such as water and hydrogen do not diffuse in the region where the transistor 500 is provided from the substrate 310 or the like. Therefore, the same material as the insulator 324 and the like can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the substrate 310.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the insulator 513 it is preferable to use a film having a barrier property so that impurities such as water and hydrogen do not diffuse, like the insulator 510 and the insulator 514.
  • the insulator 513 functions as a film for sealing the transistor 500 together with the insulator 576 described later. Therefore, it is preferable to use a material applicable to the insulator 576 as the insulator 513. Further, as the insulator 513, a material applicable to the insulator 510 or the insulator 514 may be used.
  • the same material as the insulator 320 or the insulator 326 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 513, the insulator 514, and the insulator 516 include the conductor 518 and the conductors constituting the transistor 500 (for example, the conductors shown in FIGS. 11A and 11B). 503) etc. are embedded.
  • the conductor 518 has a function as a plug or wiring for connecting the conductor 497, the transistor 300, etc., which will be described later.
  • the conductor 518 can be provided, for example, by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the die SCD to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator arranged on the insulator 516 and the insulator 503.
  • 520 insulator 522 placed on insulator 520
  • insulator 524 placed on insulator 522
  • oxide 530a placed on insulator 524
  • oxide 530a placed on oxide 530a
  • the oxide 530b arranged on the oxide 530b, the conductor 542a and the conductor 542b arranged apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b arranged on the conductor 542a and the conductor 542b.
  • the oxide 530c arranged on the bottom surface and the side surface of the opening, the insulator 550 arranged on the forming surface of the oxide 530c, and the forming surface of the insulator 550. It has an arranged conductor 560 and. In this specification and the like, the conductor 542a and the conductor 542b are collectively referred to as the conductor 542.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550, a conductor 560b provided so as to be embedded inside the conductor 560a, and the conductor 560b. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 550.
  • oxide 530a, oxide 530b, and oxide 530c may be collectively referred to as oxide 530.
  • the transistor 500 shows a configuration in which three layers of oxide 530a, oxide 530b, and oxide 530c are laminated in a region where a channel is formed and in the vicinity thereof.
  • One aspect of the present invention is this. It is not limited to.
  • a single layer of oxide 530b, a two-layer structure of oxide 530b and oxide 530a, a two-layer structure of oxide 530b and oxide 530c, or a laminated structure of four or more layers may be provided.
  • the conductor 560 is shown as a two-layer laminated structure, but one aspect of the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 10, 11A, and 11B is an example, and the transistor 500 is not limited to the structure thereof, and an appropriate transistor may be used depending on the circuit configuration, driving method, and the like.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. Can be done.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the first gate electrode and the second gate electrode is referred to as a surroundd channel (S-channel) structure.
  • the conductor 503 has the same configuration as the conductor 518, and the conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the transistor 500 shows a configuration in which the conductor 503a and the conductor 503b are laminated, one aspect of the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductive material for the conductor 503a which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductor 503 also functions as a wiring
  • the conductor 503a does not necessarily have to be provided.
  • the conductor 503b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 is formed with an excess oxygen region.
  • oxygen deficiency in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • the oxygen deficiency in the metal oxide and V O (oxygen vacancy) sometimes called the oxygen deficiency in the metal oxide and V O (oxygen vacancy).
  • Transistors using metal oxides are likely to fluctuate in electrical characteristics and may be unreliable if impurities or oxygen deficiencies (VO ) are present in the region where channels are formed in the metal oxide.
  • the oxygen-deficient (V O) in the vicinity of hydrogen, oxygen vacancy (V O) containing hydrogen defects (hereinafter sometimes referred to as V O H.) Is formed, to generate electrons serving as carriers In some cases. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics).
  • the region in which the channel is formed in the oxide semiconductor is preferably i-type (intrinsicized) or substantially i-type with a reduced carrier concentration.
  • an oxide material in which a part of oxygen is desorbed by heating is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other to perform one or more of heat treatment, microwave treatment, or RF treatment.
  • heat treatment microwave treatment, or RF treatment.
  • water or hydrogen in the oxide 530 can be removed.
  • reactions occur which bonds VoH is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated.
  • the hydrogen generated as oxygen combines with H 2 O, it may be removed from the oxide 530 or oxide 530 near the insulator.
  • a part of hydrogen may be diffused or captured (also referred to as gettering) in the conductor 542a and the conductor 542b.
  • the microwave processing for example, it is preferable to use an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma for example, by using a gas containing oxygen and using a high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the pressure may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as the gas to be introduced into the apparatus for performing microwave treatment, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more and 30. It is better to do it at% or less.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 450 ° C. or lower, more preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO ).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be carried out in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of the oxidizing gas, and then the heat treatment may be continuously performed in an atmosphere of nitrogen gas or an inert gas.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 and the oxide 530.
  • the insulator 522 may be, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) in a single layer or in a laminated manner. As transistors become finer and more integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba, Sr) TiO 3 (BST)
  • an insulator containing oxides of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 is formed by using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen into the oxide 530 from the peripheral portion of the transistor 500. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon nitride nitride are suitable because they are thermally stable.
  • an insulator made of high-k material and silicon oxide or silicon oxide nitride an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are shown as a second gate insulating film having a three-layer laminated structure.
  • the gate insulating film may have a single layer, two layers, or a laminated structure of four or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • oxide 530 a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium).
  • Hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • the In-M-Zn oxide that can be applied as the oxide 530 is preferably CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) and CAC-OS (Cloud-Aligned Compound Semiconductor).
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • CAC-OS Cloud-Aligned Compound Semiconductor
  • In—Ga oxide, In—Zn oxide, In oxide and the like may be used as the oxide 530.
  • a metal oxide having a low carrier concentration for the transistor 500 it is preferable to use a metal oxide having a low carrier concentration for the transistor 500.
  • the impurity concentration in the metal oxide may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the metal oxide.
  • oxygen vacancies and hydrogen combine to form a V O H.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • the metal oxide since hydrogen in the metal oxide is easily moved by stress such as heat and electric field, if the metal oxide contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the impurities such as hydrogen (dehydration, may be described as dehydrogenation.) It is important to supply oxygen to the metal oxide to compensate for the oxygen deficiency (sometimes referred to as dehydrogenation treatment).
  • the metal oxide impurities is sufficiently reduced such V O H By using the channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • a defect containing hydrogen in an oxygen deficiency can function as a donor of a metal oxide.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the metal oxide, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the metal oxide is a semiconductor having a high band gap and is intrinsic (also referred to as type I) or substantially intrinsic, and has a channel forming region.
  • the carrier concentration of the metal oxide is preferably less than 1 ⁇ 10 18 cm -3 , more preferably less than 1 ⁇ 10 17 cm -3 , and further preferably less than 1 ⁇ 10 16 cm -3. It is preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the oxygen in the oxide 530 diffuses to the conductor 542a and the conductor 542b due to the contact between the conductor 542a and the conductor 542b and the oxide 530, and the conductor The 542a and the conductor 542b may be oxidized. It is highly probable that the conductivity of the conductor 542a and the conductor 542b will decrease due to the oxidation of the conductor 542a and the conductor 542b.
  • the diffusion of oxygen in the oxide 530 to the conductor 542a and the conductor 542b can be rephrased as the conductor 542a and the conductor 542b absorbing the oxygen in the oxide 530.
  • the oxide 530 diffuses into the conductor 542a and the conductor 542b, so that different layers are formed between the conductor 542a and the oxide 530b and between the conductor 542b and the oxide 530b. May be done. Since the different layer contains more oxygen than the conductor 542a and the conductor 542b, it is presumed that the different layer has an insulating property.
  • the three-layer structure of the conductor 542a or the conductor 542b, the different layer, and the oxide 530b can be regarded as a three-layer structure composed of a metal-insulator-semiconductor, and MIS (Metal-Insulator-). It may be referred to as a Semiconductor) structure, or it may be referred to as a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542a and the conductor 542b and the oxide 530b.
  • the different layer is formed between the conductor 542a and the conductor 542b and the oxide 530c. May be formed in.
  • the oxide 530 can suppress the diffusion of impurities into the oxide 530b from the structure formed below the oxide 530a. Further, by having the oxide 530c on the oxide 530b, it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 preferably has a laminated structure due to a plurality of oxide layers having different atomic number ratios of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a is smaller than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530b
  • In-Ga-Zn oxide having a composition of 3 or its vicinity can be used.
  • a metal oxide having a composition in the vicinity of any one can be used.
  • oxides 530a, oxides 530b, and oxides 530c so as to satisfy the above-mentioned atomic number ratio relationship.
  • the above composition indicates the atomic number ratio in the oxide formed on the substrate or the atomic number ratio in the sputter target.
  • the composition of the oxide 530b by increasing the ratio of In, the on-current of the transistor, the mobility of the field effect, and the like can be increased, which is preferable.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b that function as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium.
  • Iridium, strontium, lanthanum, or an alloy containing the above-mentioned metal element as a component, or an alloy in which the above-mentioned metal element is combined is preferably used.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single-layer structure, but a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may have a two-layer structure in which copper films are laminated.
  • a molybdenum nitride film and an aluminum film or a copper film are laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is further formed on the aluminum film or the copper film.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542a (conductor 542b) and its vicinity.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel forming region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced. Further, in the region 543a (region 543b), a metal compound layer containing the metal contained in the conductor 542a (conductor 542b) and the component of the oxide 530 may be formed. In such a case, the carrier concentration in the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542a and the conductor 542b, and suppresses the oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided so as to cover each side surface of the oxide 530 and the insulator 524 so as to be in contact with the insulator 522.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium and the like. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride or the like can also be used.
  • the insulator 544 it is preferable to use aluminum or an oxide containing one or both oxides of hafnium, such as aluminum oxide, hafnium oxide, aluminum, and an oxide containing hafnium (hafnium aluminate). ..
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the conductors 542a and 542b are made of a material having oxidation resistance, or if the conductivity does not significantly decrease even if oxygen is absorbed, the insulator 544 is not an indispensable configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b via the oxide 530c and the insulator 550. Further, it is possible to suppress the oxidation of the conductor 560 due to the excess oxygen contained in the insulator 580.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (upper surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed by using an insulator that contains excess oxygen and releases oxygen by heating.
  • silicon oxide having excess oxygen silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, carbon, silicon oxide to which nitrogen is added, and vacancies are used.
  • Silicon oxide having can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • oxygen is effectively applied from the insulator 550 through the oxide 530c to the channel forming region of the oxide 530b. Can be supplied. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 550 is reduced.
  • the film thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 550 may have a laminated structure as in the case of the second gate insulating film.
  • an insulator that functions as a gate insulating film is made of a high-k material and heat.
  • the conductor 560 that functions as the first gate electrode is shown as a two-layer structure in FIGS. 11A and 11B, but may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor applicable to the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be lowered to form a conductor. This can be referred to as an OC (Oxide Conductor) electrode.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon, resin, or the like silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 Since the insulator 580 has an excess oxygen region, oxygen can be released by heating the insulator 580. Therefore, by providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, the oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. It is preferable that the concentration of impurities such as water and hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 When miniaturizing a semiconductor device, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. Therefore, if the film thickness of the conductor 560 is increased, the conductor 560 may have a shape having a high aspect ratio. In the present embodiment, since the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, the aluminum oxide formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 513 and the insulator 576 preferably have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 513 and the insulator 576 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 581 that functions as an interlayer film and a flattening film on the insulator 576.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the insulator 552 is provided on the side surface of the insulator 581, the insulator 576, the insulator 574, the insulator 580, and the opening formed in the insulator 544. Then, the conductor 540a and the conductor 540b are provided so as to be in contact with the side surface of the insulator 552 and the bottom surface of the opening. In FIG. 11A, the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the insulator 552 is provided in contact with, for example, the insulator 581, the insulator 576, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 552 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 552.
  • the insulator 552 By using a material having a high hydrogen barrier property as the insulator 552, it is possible to suppress the diffusion of impurities such as water or hydrogen from the insulator 580 or the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to prevent the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the semiconductor device according to one aspect of the present invention can be enhanced.
  • each of the conductor 540a and the conductor 540b has a laminated structure of two or more layers, and the first layer in contact with the insulator 552 spreads impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms.
  • an insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen, hydrogen and the like. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • a conductor 540a, a conductor 540b, a conductor 546, and the like are embedded in the body 586.
  • the conductor 546 for example, a material applicable to the conductor 540a and the conductor 540b can be used.
  • the conductors 540a, 540b, and 546 function as plugs or wirings for connecting the transistor 500, the transistor 300, the conductor 497 described later, and the like. Further, the conductor 540a and the conductor 540b can be provided by using the same materials as the conductor 328 and the conductor 330. In particular, in FIG. 10, the conductor 546 is formed so as to come into contact with the conductor 518.
  • the conductor 450 may be provided on the conductor 540a, the conductor 540b, the conductor 546, and the insulator 586.
  • the conductor 450 functions as wiring for connecting the conductor 497, the transistor 300, the transistor 500, etc., which will be described later.
  • the conductor 450 is formed so as to come into contact with the conductor 540a, the conductor 540b, the conductor 546, and the like.
  • the conductor 450 includes, for example, a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements (tantallum nitride).
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium or a metal nitride film containing the above-mentioned elements (tantallum nitride).
  • a film, a titanium nitride film, a molybdenum nitride film, a tungsten nitride film) or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 450 has a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • a wiring layer is also provided above the transistor 500.
  • An insulator 451, an insulator 452, and an insulator 454 are laminated in this order on the insulator 586 and the conductor 450.
  • the insulator 451 for example, like the insulator 324, it is preferable to use a film having a barrier property so that impurities such as water and hydrogen do not diffuse in the region where the transistor 500 is provided. That is, as the insulator 451, it is preferable to use a material applicable to the insulator 324 and the like.
  • the insulator 452 and the insulator 454 for example, like the insulator 326, it is preferable to use an insulator having a relatively low relative permittivity. That is, as the insulator 452 and the insulator 454, it is preferable to use a material applicable to the insulator 326.
  • a conductor 456 is embedded in the insulator 451 and the insulator 452, and the insulator 454.
  • the conductor 456 functions as a plug or wiring for connecting the conductor 497, the transistor 300, the transistor 500, etc., which will be described later.
  • the conductor 456, for example, a material applicable to the conductor 328, the conductor 330, and the like can be used.
  • a wiring layer may be provided on the insulator 451 and the insulator 452, the insulator 454, and the conductor 456.
  • the insulator 460, the insulator 462, and the insulator 464 are provided in this order on the insulator 454 and the conductor 456.
  • a conductor 466 is formed on the insulator 460, the insulator 462, and the insulator 464.
  • the conductor 466 functions as, for example, a plug or wiring for connecting the conductor 497, the transistor 300, the transistor 500, etc., which will be described later.
  • the conductor 466 can be provided by using the same materials as the conductor 328 and the conductor 330.
  • the insulator 460 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the insulator 420.
  • the insulator 462 and the insulator 464 it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings, similarly to the insulator 326.
  • the conductor 466 for example, like the conductor 356 and the conductor 426, it is preferable to include a conductor having a barrier property against impurities such as water and hydrogen.
  • a conductor having a barrier property against impurities such as water and hydrogen is formed in the opening of the insulator 460 having a barrier property against impurities such as water and hydrogen.
  • the transistor 500 and the upper part of the layer OSL can be separated by the barrier layer, and the diffusion of impurities such as water and hydrogen from the upper part of the layer OSL to the transistor 500 can be suppressed.
  • the insulator 470 and the insulator 472 are laminated in this order on the insulator 464 and the conductor 466.
  • the insulator 470 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, like the insulator 324 and the like. Therefore, as the insulator 470, for example, a material applicable to the insulator 324 and the like can be used.
  • the insulator 472 has a function as a flattening film. Further, as the insulator 472, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324. Therefore, as the insulator 472, a material applicable to the insulator 324 can be used.
  • an opening is formed in a region of each of the insulator 470 and the insulator 472 that overlaps with a part of the conductor 466, and the conductor 493 is provided so as to fill the opening.
  • the conductor 493 is also formed on the insulator 472. After that, the conductor 493 is patterned into the shape of wiring, terminals, pads, etc. by etching treatment or the like.
  • the conductor 493 for example, copper, aluminum, tin, zinc, tungsten, silver, platinum, gold and the like can be used. Further, as the conductor 493, a material applicable to the conductor 366 or the conductor 406 can be used.
  • an insulator 492 is formed so as to cover the insulator 472 and the conductor 493, and then a flattening treatment using a chemical mechanical polishing (CMP) method or the like is performed until the conductor 493 is exposed. .. Thereby, the flatness of the insulator 492 and the conductor 493 can be improved.
  • CMP chemical mechanical polishing
  • the insulator 492 for example, it is preferable to provide an insulator that functions as a flattening film, similarly to the insulator 362. Therefore, as the insulator 492, for example, a material applicable to the insulator 362 or the like can be used.
  • the insulator 494 and the insulator 495 are formed on the insulator 492 and the conductor 493 in this order. After that, an opening is formed in the insulator 494 and the insulator 495 so that the conductor 493 is exposed, and the conductor 496 is formed in the opening.
  • the insulator 494 for example, it is preferable to provide an insulator that functions as a flattening film, similarly to the insulator 362. Therefore, as the insulator 494, for example, a material applicable to the insulator 362 or the like can be used.
  • the insulator 495 for example, like the insulator 324, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen. Therefore, as the insulator 495, for example, a material applicable to the insulator 324 and the like can be used.
  • the conductor 496 for example, a material applicable to the conductor 493 can be used. Further, the conductor 496 is preferably a material capable of forming the conductor 497 described later on the conductor 496.
  • a conductor 497 corresponding to the bump HBL of the semiconductor device PSD1 described in the first embodiment is provided.
  • the conductor 497 can be formed by using, for example, solder.
  • the conductor 497 can be formed by using one or more alloys selected from, for example, Sn, Cu, Ag, Au, Bi and the like.
  • the conductor 497 is shown as a ball-shaped bump in FIG. 10, a cone-shaped bump such as a cone or a quadrangular pyramid, a mushroom-shaped bump, or a columnar-shaped bump may be used.
  • Examples of the method for forming the conductor 497 include an electroplating method, an electroless plating method, and a printing method.
  • FIG. 12 is a cross-sectional view schematically showing a configuration example of the semiconductor device PSD3.
  • the semiconductor device PSD3 has a transistor 300 and a transistor 500, similarly to the semiconductor device PSD1.
  • the semiconductor device PSD3 Since the semiconductor device PSD3 has a configuration in which the die SCD is mounted on the layer OSL after the layer OSL is formed, the vertical orientation of the transistor 500 included in the layer OSL is included in the die SCD. It is different from the vertical orientation of the transistor 300. This is because in the layer OSL of the semiconductor device PSD3, wiring, insulators, etc. are formed from below the transistor 500, and wiring, terminals, pads, etc. for electrically connecting to the die SCD above the transistor 500 are provided. This is because it is provided.
  • the layer OSL of the semiconductor device PSD3 is formed in order from the insulator 402 and the conductor 406 to the insulator 482 and the conductor 486 described later.
  • the configuration and manufacturing method of the insulator 402 and the conductor 406 to the insulator 472, the insulator 474, and the conductor 476 in the layer OSL the configuration example of the layer OSL of the semiconductor device PSD1 described above is described. Take into consideration.
  • a conductor 486 is formed on the insulator 474 and the conductor 476.
  • the conductor 486 corresponds to a plurality of wires, terminals, pads, etc. for connecting to the die SCD in the layer OSL.
  • an insulator 482 for separating a plurality of wirings, terminals, pads, etc. of the layer OSL is formed on the insulator 474.
  • the conductor 486 is first formed into a film, and then the conductor 486 is patterned into the shape of wiring, terminals, pads, etc. by etching treatment or the like.
  • an insulator 482 is formed so as to cover the insulator 474 and the conductor 486, and then a flattening treatment using a chemical mechanical polishing (CMP) method or the like is performed until the conductor 486 is exposed.
  • CMP chemical mechanical polishing
  • the transistor 300 is formed on the substrate 310, and the insulator 320, the insulator 332, and the conductor 328 are formed on the transistor 300. Further, on the insulator 320, the insulator 332, and the conductor 328, the insulator 324, the insulator 326, and the insulator 330 to the insulator 362, the insulator 370, and the conductor 366 are formed. Regarding the configuration and manufacturing method of the die SCD of the semiconductor device PSD3, the configuration example of the die SCD of the semiconductor device PSD1 described above will be referred to.
  • the conductor 366 of the die SCD is electrically connected to the conductor 486 of the layer OSL via the conductor 376.
  • the conductor 376 corresponds to the bump BP of the semiconductor device PSD1 described in the first embodiment.
  • the conductor 376 can be formed by using, for example, solder.
  • the conductor 376 can be formed by using one or more alloys selected from, for example, Sn, Cu, Ag, Au, Bi and the like.
  • the conductor 376 is shown as a ball-shaped bump as an example, but a cone-shaped bump such as a cone or a quadrangular pyramid, a mushroom-shaped bump, or a columnar-shaped bump may be used.
  • Examples of the method for forming the conductor 486 include an electroplating method, an electroless plating method, and a printing method.
  • the layer OSL and the die SCD can be bonded by, for example, flip chip bonding.
  • an insulator 380 is injected as an insulating resin between the layer OSL and the die SCD.
  • the insulator 380 corresponds to the insulating resin IJ of the semiconductor device PSD3 described in the first embodiment.
  • the semiconductor device PSD1 and the semiconductor device PSD3 may have a capacitive element.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 13A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes complete amorphous.
  • “Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (Cloud-Aligned Composite) (extracting single crystal crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 13A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) spectrum.
  • XRD X-ray diffraction
  • FIG. 13B the XRD spectrum obtained by GIXD (Grazing-Incidence XRD) measurement of a CAAC-IGZO film classified as "Crystalline" is shown in FIG. 13B (horizontal axis is 2 ⁇ [deg.], And vertical axis is intensity. (Intensity) is expressed in an arbitrary unit (au)).
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 13B will be simply referred to as an XRD spectrum.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 13C.
  • FIG. 13C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 13A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, and the plurality of crystal regions are oriented in a specific direction on the c-axis.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to the replacement of metal atoms, and the like. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities, the generation of defects, etc., CAAC-OS can be said to be an oxide semiconductor having few impurities, defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when a structural analysis is performed on an nc-OS film using an XRD apparatus, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter (for example, 50 nm or more) larger than that of nanocrystals is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as selected area electron diffraction
  • a probe diameter for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). It says.). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on-current ( Ion ), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon, carbon, etc. in the oxide semiconductor and the concentration of silicon, carbon, etc. near the interface with the oxide semiconductor are determined. , 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor wafer 4800 shown in FIG. 14A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the surface of the wafer 4801 on the opposite side on which the plurality of circuit portions 4802 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by an alternate long and short dash line.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel to each other and a plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide them so as to be vertical.
  • the semiconductor chip 4800a as shown in FIG. 14B can be cut out from the semiconductor wafer 4800.
  • the semiconductor chip 4800a includes a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit units 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate according to the semiconductor device of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 14A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 14C shows a perspective view of the semiconductor device 4700.
  • a semiconductor chip 4800a is mounted above the rewiring layer 4716, and a sealing material 4711 is provided above the rewiring layer 4716 so as to cover the semiconductor chip 4800a.
  • FIG. 14C does not show a part of the sealing material 4711 in order to show the inside of the semiconductor device 4700.
  • FIG. 14D is a perspective view of the lower surface side of the semiconductor device 4700.
  • a BGA Bit grid array
  • the semiconductor device 4700 is not limited to the BGA, and may have an LGA, a PGA, or the like.
  • the semiconductor device 4700 is not limited to BGA, LGA, or PGA, and may be mounted on another substrate by using various mounting methods.
  • SPGA Sttaggered Pin Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-lead package
  • QFN Quad Flat Non-lead package may be used
  • heat sink heat dissipation plate
  • the semiconductor device 4700 the semiconductor chip 4800a, or the like.
  • the semiconductor device 4700 can be manufactured by packaging the semiconductor chip 4800a with FOWLP.
  • the semiconductor device 4700 may be, for example, a wideband memory (HBM: High Bandwidth Memory) or the like.
  • HBM High Bandwidth Memory
  • an integrated circuit semiconductor device such as a CPU, GPU, FPGA, or storage device can be used.
  • FIG. 14E shows, as an example, a perspective view of a substrate (mounting substrate 4704) on which the semiconductor device 4700 is mounted. Further, in FIG. 14E, the semiconductor device 4700 is mounted on, for example, a printed circuit board 4702. In this way, a plurality of semiconductor devices are combined and each is electrically connected on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 15 illustrates, for example, how the semiconductor device 4700 is included in each electronic device.
  • the information terminal 5500 shown in FIG. 15 is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and buttons are provided in the housing 5510.
  • the information terminal 5500 has semiconductor devices such as a storage device, an image pickup device, and a display device.
  • semiconductor devices such as a storage device, an image pickup device, and a display device.
  • the semiconductor device 4700 provided with the CML circuit in the rewiring layer to the information terminal 5500, between the circuit included in the semiconductor device 4700 and the external circuit of the semiconductor device 4700, Signals can be transmitted at high speed. As a result, the processing speed of the information terminal 5500 can be increased.
  • FIG. 15 shows a wristwatch-type information terminal 5900 as an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation button 5903, an operator 5904, a band 5905, and the like.
  • the wearable terminal can increase the processing speed of the wearable terminal by applying the semiconductor device 4700 provided with the CML circuit in the rewiring layer.
  • FIG. 15 shows a desktop type information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can reduce the power consumption of the semiconductor device provided in the desktop information terminal 5300 by applying the semiconductor device described in the above embodiment.
  • smartphones, desktop information terminals, and wearable terminals are taken as examples of electronic devices, respectively, as shown in FIG. 15, but information terminals other than smartphones, desktop information terminals, and wearable terminals can be applied.
  • Examples of information terminals other than smartphones, desktop information terminals, and wearable terminals include PDAs (Personal Digital Assistants), notebook-type information terminals, and workstations.
  • FIG. 15 shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric refrigerator / freezer 5800 may be provided with a communication device and may be configured to be able to connect to a network. That is, the electric refrigerator-freezer 5800 may be an electronic device compatible with IoT (Internet of Things). Further, by applying the semiconductor device 4700 having the CML circuit in the rewiring layer to the electric refrigerator / freezer 5800, for example, the processing speed of the electric refrigerator / freezer 5800 regarding IoT can be increased.
  • IoT Internet of Things
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH (Induction Heating) cooker, a water server, and an air conditioner.
  • air conditioners including conditioners, washing machines, dryers, and audiovisual equipment.
  • FIG. 15 shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 15 shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can be provided with a display unit for displaying a game image, a touch panel serving as an input interface other than buttons, a stick, a rotary knob, a slide type knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 15, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller shaped like a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be in a form in which a controller is not used, and instead, a camera, a depth sensor, a microphone, and the like are provided and operated by the gesture and / or voice of the game player.
  • the above-mentioned video of the game machine can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the processing speed of the portable game machine 5200 can be increased.
  • FIG. 15 illustrates a portable game machine as an example of a game machine, but the electronic device of one aspect of the present invention is not limited to this.
  • Examples of the electronic device of one aspect of the present invention include a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), and a pitching machine for batting practice installed in a sports facility. Machines and the like.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a moving body and around the driver's seat of the automobile.
  • FIG. 15 shows an automobile 5700 as an example of a moving body.
  • an instrument panel that can display speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc. Further, a display device for displaying such information may be provided around the driver's seat.
  • the semiconductor device described in the above embodiment can be applied to the above-mentioned instrument panel, image pickup device, and the like.
  • the CML circuit in the rewiring layer of the semiconductor device, it is possible to increase the processing speed of the instrument panel, the image pickup device, and the like provided in the automobile 5700.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • examples of moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the semiconductor device of one aspect of the present invention is applied to these moving objects. Therefore, the processing speed can be increased.
  • FIG. 15 shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation button 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, and the like can be separately attached.
  • the processing speed of the digital camera 6240 can be increased.
  • Video camera The semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 15 shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display unit 6303, an operation key 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation key 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connecting unit 6306.
  • the processing speed of the video camera 6300 can be increased by applying the semiconductor device 4700 provided with the CML circuit in the rewiring layer to the video camera 6300.
  • PSD Semiconductor device
  • SCD Die
  • PR Insulator
  • OSL Layer
  • HBL Bump
  • BSA Substrate
  • SIL Layer
  • ET Connection terminal
  • OTr Transistor
  • SIG Circuit
  • OSC Circuit
  • EXT1 External Terminal
  • EXT2 External terminal
  • DEV Circuit
  • RGCM Circuit
  • HSTC Circuit
  • CM Differential amplification circuit
  • CM1 Differential amplification circuit
  • CM2 Differential amplification circuit
  • CM [1] Differential amplification circuit
  • CM [2] differential amplification circuit
  • CM [n-1] differential amplification circuit
  • CM [n] differential amplification circuit
  • CM [m] differential amplification circuit
  • CM [n + 1] differential amplification Circuit
  • CMA differential amplification circuit
  • CMB differential amplification circuit
  • C1P capacitance
  • C1N capacitance
  • C1N capacitance

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Abstract

高速にデータ伝送が可能な、かつ回路面積が低減された半導体装置を提供する。 向かい合う２つの面を有する層と、半導体チップと、外部端子と、を有する、半導体装置である。半導体チップは、層の一方の面側に設けられ、外部端子は、層の他方の面側の、少なくとも半導体チップと重畳しない領域に設けられている。半導体チップは、第１トランジスタを含む第１回路を有し、層は、第２トランジスタを含む第２回路を有する。第１回路は、第２回路に電気的に接続され、第２回路は、外部端子に電気的に接続されている。また、第２トランジスタは、チャネル形成領域に金属酸化物を含む。なお、第２回路は、ＣＭＬ回路としてもよい。また、層の一方の面の上方と、半導体チップの側面と、には、絶縁体が設けられていてもよい。

Description

半導体装置、及び電子機器
　本発明の一態様は、半導体装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　近年、パーソナルコンピュータ、表示装置などの電子機器において、扱われるデータ量が大きくなってきている。これは、プロセッサなどの処理能力が向上したこと、記憶装置などの記憶容量が増大したこと、表示装置の高精細化が進んだこと、などに起因していると考えられる。
　また、プロセッサの処理能力の向上、記憶装置の記憶容量の増大に伴って、データ伝送の高速化についても求められるようになっている。例えば、プロセッサの処理能力が高くなっても、データの伝送量が小さければ、全体的に処理時間が増えてしまうことがある。また、例えば、記憶装置において、書き込み動作、又は読み出し動作で扱うデータの量が大きい場合、当該記憶装置に入出力されるデータの伝送にも長い時間を要する場合がある。特許文献１、及び特許文献２には、ＣＭＬ（カレントモードロジック）回路を用いた、高速にデータ伝送が可能な回路の構成について開示されている。
特開２０１５−２４０８号公報 特開２０１４−５００８７号公報
　ＣＭＬ回路は、例えば、バイポーラトランジスタ、又はＭＯＳトランジスタを用いて構成することができる。しかし、例えば、バイポーラトランジスタを用いたＣＭＬ回路は、バイポーラトランジスタ以外のトランジスタを用いた回路と、同一基板上に形成することが難しい。また、例えば、ＭＯＳトランジスタを用いたＣＭＬ回路は、ＭＯＳトランジスタ以外のトランジスタを用いた回路と、同一基板上に形成することが難しい。
　このため、ＣＭＬ回路と、他の回路と、のそれぞれを異なるトランジスタで構成する場合、ＣＭＬ回路と、他の回路と、のそれぞれを異なる基板上に形成する必要がある。例えば、ＣＭＬ回路と他の回路とを１枚のプリント基板に実装するとき、プリント基板の面積が大きくなるため、ＣＭＬ回路と、他の回路と、を含む半導体装置の製造コストも高くなる恐れがある。
　また、ＣＭＬ回路と、他の回路と、のそれぞれを同一のトランジスタで同一の基板（例えば、半導体ウェハなど）上に形成できたとしても、回路規模によっては回路面積が大きくなる場合がある。この場合においても、回路面積が大きくなると、基板への回路の形成に必要な面積が増大するため、ＣＭＬ回路と、他の回路と、を含む半導体装置の製造コストが高くなる恐れがある。
　本発明の一態様は、高速にデータ伝送が可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、製造コストが低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、２つの面を有する層と、半導体チップと、外部端子と、を有する、半導体装置である。半導体チップは、層の一方の面側に設けられ、外部端子は、層の他方の面側の、少なくとも半導体チップと重畳しない領域に設けられている。半導体チップは、第１トランジスタを含む第１回路を有し、層は、第２トランジスタを含む第２回路を有する。第１回路は、第２回路に電気的に接続され、第２回路は、外部端子に電気的に接続されている。また、第２トランジスタは、チャネル形成領域に金属酸化物を含む。
（２）
　又は、本発明の一態様は、上記（１）において、第２回路は、ＣＭＬ回路とする構成としてもよい。
（３）
　又は、本発明の一態様は、上記（１）又は（２）において、層の一方の面の上方と、半導体チップの側面と、には、絶縁体が設けられている構成としてもよい。
（４）
　又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、半導体チップは、接続端子を有し、第１回路と第２回路とは、接続端子を介して電気的に接続されている構成としてもよい。また、外部端子のピッチ幅は、接続端子のピッチ幅よりも大きいことが好ましい。
（５）
　又は、本発明の一態様は、上記（１）乃至（４）のいずれか一において、金属酸化物が、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンから選ばれた一種、又は二種以上の元素）と、亜鉛と、を有する構成としてもよい。
（６）
　又は、本発明の一態様は、上記（１）乃至（５）のいずれか一の半導体装置と、筐体と、を有する電子機器である。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品などは半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、及びドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　また、本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」、又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、又は「配線」の用語は、複数の「電極」、又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、及び／又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素、酸素などがある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本発明の一態様によって、高速にデータ伝送が可能な半導体装置を提供することができる。又は、本発明の一態様によって、回路面積が低減された半導体装置を提供することができる。又は、本発明の一態様によって、製造コストが低減された半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、半導体装置の構成例を示す断面模式図である。
図２Ａ、及び図２Ｂは、半導体装置の構成例を示すブロック図である。
図３Ａ乃至図３Ｃは、半導体装置に含まれる回路の一例を示す回路図である。
図４Ａ乃至図４Ｃは、半導体装置に含まれる回路の一例を示す回路図である。
図５Ａ乃至図５Ｄは、半導体装置に含まれる回路の一例を示す回路図である。
図６Ａ乃至図６Ｅは、半導体装置の作製方法の一例を説明する断面模式図である。
図７Ａ乃至図７Ｅは、半導体装置の作製方法の一例を説明する断面模式図である。
図８Ａ乃至図８Ｅは、半導体装置の作製方法の一例を説明する断面模式図である。
図９は、半導体装置の構成例を示す断面模式図である。
図１０は、半導体装置の構成例を示す断面模式図である。
図１１Ａ乃至図１１Ｃは、トランジスタの構成例を示す断面模式図である。
図１２は、半導体装置の構成例を示す断面模式図である。
図１３ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図１３Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図１３Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図１４Ａは半導体ウェハの一例を示す斜視図であり、図１４Ｂはダイの一例を示す斜視図であり、図１４Ｃ及び図１４Ｄは半導体装置の一例を示す斜視図であり、図１４Ｅは実装基板の一例を示す斜視図である。
図１５は、電子機器の一例を示す斜視図である。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について、説明する。
＜半導体装置の構成例＞
　図１は、ＦＯＷＬＰ（Ｆａｎ　Ｏｕｔ　Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｐａｃｋａｇｅ）の構成の半導体装置の断面図の一例を示している。半導体装置ＰＳＤは、一例として、ダイＳＣＤと、層ＯＳＬと、絶縁体ＰＲと、バンプＨＢＬと、を有する。また、ダイＳＣＤは、基板ＢＳＡと、層ＳＩＬと、接続端子ＥＴと、を有する。
　ダイＳＣＤは、後述する実施の形態４で説明する、半導体ウェハから切り出した半導体チップとすることができる。本実施の形態では、ダイＳＣＤにおいて、層ＳＩＬは、基板ＢＳＡ上に形成されている。層ＳＩＬは、例えば、切り替え回路、ロジック回路、アナログ回路などを有することができる。なお、アナログ回路としては、例えば、信号変換回路、電位レベル変換回路、増幅回路などが含まれる場合がある。また、層ＳＩＬは、記憶装置、演算回路などが含まれていてもよい。
　基板ＢＳＡとしては、例えば、シリコンを材料とした半導体基板とすることができる。また、基板ＢＳＡを、シリコンを材料とした半導体基板とすることで、基板ＢＳＡ上にシリコンをチャネル形成領域に含むトランジスタ（以後、Ｓｉトランジスタと呼称する）を形成することができ、層ＳＩＬに含まれている切り替え回路、ロジック回路、アナログ回路などを、Ｓｉトランジスタによって構成することができる。
　また、基板ＢＳＡとしては、例えば、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどを材料とした化合物半導体基板などとしてもよい。また、基板ＢＳＡとしては、半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板なども用いてもよい。
　また、基板ＢＳＡとして、例えば、絶縁体基板を用いてもよい。当該絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などが挙げられる。また、基板ＢＳＡとしては、例えば、導電体基板を用いてもよい。当該導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などが挙げられる。但し、基板ＢＳＡに絶縁体基板、又は導電体基板を適用した場合、絶縁体基板及び導電体基板は、半導体基板と異なって基板にチャネル形成領域を形成することができないため、絶縁体基板及び導電体基板に直接トランジスタを形成することができない。そのため、絶縁体基板又は導電体基板にトランジスタを形成するには、絶縁体基板又は導電体基板の上方に別途半導体膜を設ける必要がある。
　ダイＳＣＤは、接続端子ＥＴが層ＯＳＬ上に接触するように設けられている。接続端子ＥＴは、ダイＳＣＤに含まれている回路と、層ＯＳＬに含まれている配線と、を電気的に接続するための端子として機能する。
　また、層ＯＳＬの、ダイＳＣＤが設けられている面の反対側には、バンプＨＢＬが設けられている。層ＯＳＬは、ダイＳＣＤに含まれている回路とバンプＨＢＬとを電気的に接続するための配線が設けられている。このため、層ＯＳＬは、ＦＯＷＬＰにおける再配線層として機能する。
　なお、図１では、バンプＨＢＬは、一例として、ボールを図示している。また、バンプＨＢＬは、はんだを用いて形成することができる。このように、半導体装置ＰＳＤは、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）の端子を有する。なお、半導体装置ＰＳＤが備える端子は、ＢＧＡに限定されない。例えば、半導体装置ＰＳＤは、ＢＧＡでなく、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などの端子を有してもよい。
　また、バンプＨＢＬは、層ＯＳＬのダイＳＣＤと重畳しない領域に設けることによって、接続端子ＥＴをダイＳＣＤの外側まで拡張することができる。そのため、バンプＨＢＬは、少なくとも層ＯＳＬのダイＳＣＤと重畳しない領域に設けることが好ましく、加えて層ＯＳＬのダイＳＣＤと重畳する領域にも設けることが好ましい。また、バンプＨＢＬは、層ＯＳＬのダイＳＣＤと重畳しない領域に設けることによって、バンプＨＢＬのピッチ幅を、ダイＳＣＤの接続端子ＥＴのピッチ幅よりも大きくすることができる。
　また、層ＯＳＬには、トランジスタＯＴｒが設けられている。トランジスタＯＴｒとしては、例えば、ＯＳトランジスタを適用することができる。ＯＳトランジスタのチャネル形成領域は、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物であることがより好ましい。また、当該酸化物の代わりとしては、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物を用いてもよい。ＯＳトランジスタは、特に実施の形態２に記載するトランジスタの構造であることが更に好ましい。
　また、再配線層である層ＯＳＬにトランジスタＯＴｒを設けることによって、再配線層に所望の回路を構成することができる。つまり、例えば、層ＯＳＬは、トランジスタＯＴｒが含まれている回路を有してもよい。
　図１の半導体装置ＰＳＤにおいて、ダイＳＣＤと、層ＯＳＬと、は、互いに電気的に接続されるように貼り合わされている。具体的には、ダイＳＣＤに含まれている電気的な接続端子と、層ＯＳＬに含まれている電気的な接続端子と、が接触するように貼りあわされている。なお、ここでの電気的な接続端子としては、例えば、導電体、配線などが挙げられる。また、ダイＳＣＤ上に形成されている回路と、層ＯＳＬの再配線層と、の電気的な接続方法については、後述する。
　また、ダイＳＣＤ、及び層ＯＳＬ上には、封止材として絶縁体ＰＲが設けられている。絶縁体ＰＲは、ダイＳＣＤの静電破壊を防ぐための保護層としての機能と、ダイＳＣＤへの外界に含まれる成分の侵入を防ぐための封止材としての機能と、を有する。
　絶縁体ＰＲとしては、例えば、エポキシ系樹脂などの有機樹脂層などを用いることができる。
　ここで、具体例として、図１の半導体装置ＰＳＤに含まれる回路の構成例を、図２Ａのブロック図に示す。図２Ａの半導体装置ＰＳＤにおいて、一例として、層ＳＩＬは、回路ＳＩＣを有し、層ＯＳＬは、回路ＯＳＣを有する。回路ＳＩＣ、又は回路ＯＳＣとしては、例えば、切り替え回路、ロジック回路、アナログ回路などを有することができる。また、図２Ａの半導体装置ＰＳＤでは、一例として、回路ＳＩＣは、回路ＯＳＣに電気的に接続され、回路ＯＳＣは、外部端子ＥＸＴ１に電気的に接続されている。ここでの外部端子ＥＸＴ１は、例えば、図１の半導体装置ＰＳＤに示すバンプＨＢＬに相当する。なお、回路ＳＩＣは、図２Ａに示すとおり、回路ＯＳＣを介さず、外部端子ＥＸＴ２に電気的に接続されていてもよい。ここでの外部端子ＥＸＴ２は、例えば、外部端子ＥＸＴ１と同様に、図１の半導体装置ＰＳＤに示すバンプＨＢＬに相当する。
　特に、図２Ａの半導体装置ＰＳＤにおいて、回路ＯＳＣとしては、例えば、ＣＭＬ（Ｃｕｒｒｅｎｔ　Ｍｏｄｅ　Ｌｏｇｉｃ）回路を有してもよい。ＣＭＬ回路は、差動増幅回路を利用した小振幅差動伝送方式を用いた信号伝送回路であって、信号の高速伝送を実現する。また、ＣＭＬ回路は、高速データ通信における出力バッファ回路としての機能を有し、ＣＭＬ回路を介した出力信号のレベルを安定化することができる。
　層ＯＳＬにＣＭＬ回路を設けることにより、層ＳＩＬに含まれている回路ＳＩＣから半導体装置ＰＳＤ１の外部への信号伝送、及び／又は半導体装置ＰＳＤ１の外部から層ＳＩＬに含まれている回路ＳＩＣへの信号伝送を高速化することができる。
　ところで、本発明の一態様の半導体装置は、図２Ａに示す半導体装置ＰＳＤの構成に限定されない。本発明の一態様の半導体装置は、例えば、図２Ｂのブロック図に示す構成としてもよい。図２Ｂの半導体装置ＰＳＤは、層ＳＩＬが回路ＳＩＣを有し、かつ層ＯＳＬが回路ＯＳＣを有する点で図２Ａの半導体装置ＰＳＤの回路構成と同様であるが、回路ＳＩＣと回路ＯＳＣとによって、回路ＤＥＶが構成されている点で図２Ａの半導体装置ＰＳＤの回路構成と異なる。つまり、回路ＯＳＣは、層ＳＩＬに含まれている回路ＳＩＣと組み合わせることで回路ＤＥＶを構成することができる、一部分の回路としてもよい。なお、回路ＤＥＶとしては、例えば、記憶装置、演算回路などとすることができる。また、図２Ｂに示すとおり、図２Ａの半導体装置ＰＳＤと同様に、回路ＳＩＣは、回路ＯＳＣを介さず、外部端子ＥＸＴ２に電気的に接続されていてもよい。
＜＜ＣＭＬ回路の構成例＞＞
　ここでは、回路ＯＳＣに設けることができるＣＭＬ回路の構成例について説明する。
［発振器］
　図３Ａに示す回路ＲＧＣＭは、発振器として機能するＣＭＬ回路であって、差動増幅回路ＣＭ［１］乃至差動増幅回路ＣＭ［ｎ＋１］を有する（ここでのｎは４以上の偶数である）。
　また、回路ＲＧＣＭは、端子ＯＣＬＮと、端子ＯＣＬＰと、を有する。端子ＯＣＬＰ、及び端子ＯＣＬＮは、回路ＲＧＣＭにおける出力端子として機能する。
　差動増幅回路ＣＭ［１］の反転出力端子は、差動増幅回路ＣＭ［２］の非反転入力端子に電気的に接続され、差動増幅回路ＣＭ［１］の非反転出力端子は、差動増幅回路ＣＭ［２］の反転入力端子に電気的に接続されている。また、差動増幅回路ＣＭ［ｎ−１］の反転出力端子は、差動増幅回路ＣＭ［ｎ］の反転入力端子に電気的に接続され、差動増幅回路ＣＭ［ｎ−１］の非反転出力端子は、差動増幅回路ＣＭ［２］の非反転入力端子に電気的に接続されている。また、差動増幅回路ＣＭ［ｎ］の反転出力端子は、差動増幅回路ＣＭ［ｎ＋１］の反転入力端子と、差動増幅回路ＣＭ１の非反転入力端子と、に電気的に接続され、差動増幅回路ＣＭ［ｎ］の非反転出力端子は、差動増幅回路ＣＭ［ｎ＋１］の非反転入力端子と、差動増幅回路ＣＭ［１］の反転入力端子と、に電気的に接続されている。また、差動増幅回路ＣＭ［ｎ＋１］の反転入力端子は、端子ＯＣＬＮに電気的に接続され、差動増幅回路ＣＭ［ｎ＋１］の非反転入力端子は、端子ＯＣＬＰに電気的に接続されている。
　つまり、図３Ａに示すように差動増幅回路ＣＭ［１］乃至差動増幅回路ＣＭ［ｎ］をリング状に結合することによって、発振器（リング・オシレータ）を構成することができる。なお、当該発振器の構成としては、ある隣り合う差動増幅回路の間では、一方の非反転出力端子と他方の非反転入力端子とを電気的に接続し、一方の反転出力端子と他方の反転入力端子とを電気的に接続し、残りの隣り合う差動増幅回路の間では、前段の差動増幅回路の非反転出力端子と後段の差動増幅回路の反転入力端子とを電気的に接続し、前段の差動増幅回路の反転出力端子と後段の差動増幅回路の非反転入力端子とを電気的に接続している。
　なお、図３Ａの回路ＲＧＣＭは、差動増幅回路ＣＭ［ｎ＋１］を含めた構成を示しているが、図３Ａの回路ＲＧＣＭは、差動増幅回路ＣＭ［ｎ＋１］を設けない構成としてもよい。例えば、図３Ａの回路ＲＧＣＭは、差動増幅回路ＣＭ［ｎ］の反転出力端子と端子ＯＣＬＮとを電気的に接続し、差動増幅回路ＣＭ［ｎ］の非反転出力端子と端子ＯＣＬＰとを電気的に接続した構成としてもよい。
　差動増幅回路は、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＴ回路（インバータ回路）などの論理ゲートと比較して、高速に動作することができる。また、差動増幅回路は、電源ノイズなどにも強い特徴を有する。そのため、図３Ａに示した回路ＲＧＣＭは発振器として、例えば、高周波回路などに用いることができる。
　なお、図３Ａでは、リング状に結合する差動増幅回路の個数を４以上の偶数として図示しているが、場合によっては、２個としてもよい。また、例えば、リング状に結合する差動増幅回路の個数を３以上の奇数とする場合は、例えば、図３Ｂに示す回路ＲＧＣＭの構成を適用すればよい。図３Ｂの回路ＲＧＣＭも、発振器として機能するＣＭＬ回路であって、差動増幅回路ＣＭ［１］乃至差動増幅回路ＣＭ［ｍ＋１］を有する（ここでのｍは３以上の奇数である）。
　また、図３Ｂの回路ＲＧＣＭは、差動増幅回路ＣＭ［ｍ＋１］を含めた構成を示しているが、図３Ｂの回路ＲＧＣＭは、差動増幅回路ＣＭ［ｍ＋１］を設けない構成としてもよい。例えば、図３Ｂの回路ＲＧＣＭは、差動増幅回路ＣＭ［ｍ］の反転出力端子と端子ＯＣＬＮとを電気的に接続し、差動増幅回路ＣＭ［ｍ］の非反転出力端子と端子ＯＣＬＰとを電気的に接続した構成としてもよい。
［高速伝送回路］
　図３Ｃに示す回路ＨＳＴＣは、高速伝送回路として機能するＣＭＬ回路であって、差動増幅回路ＣＭＡと、差動増幅回路ＣＭＢと、容量Ｃ１Ｐと、容量Ｃ１Ｎと、負荷ＬＥ２Ｐと、負荷ＬＥ２Ｎと、を有する。
　また、回路ＨＳＴＣは、端子ＨＩＰと、端子ＨＩＮと、端子ＨＯＮと、端子ＨＯＰと、を有する。端子ＨＩＰ、及び端子ＨＩＮは、回路ＨＳＴＣにおける入力端子として機能し、端子ＨＯＮ、及び端子ＨＯＰは、回路ＨＳＴＣにおける出力端子として機能する。
　差動増幅回路ＣＭＡの非反転入力端子は、端子ＨＩＰに電気的に接続され、差動増幅回路ＣＭＡの反転入力端子は、端子ＨＩＮに電気的に接続されている。また、差動増幅回路ＣＭＡの反転出力端子は、容量Ｃ１Ｎの第１端子に電気的に接続され、差動増幅回路ＣＭＡの非反転出力端子は、容量Ｃ１Ｐの第１端子に電気的に接続されている。容量Ｃ１Ｐの第２端子は、負荷ＬＥ２Ｐの第１端子と、差動増幅回路ＣＭＢの非反転入力端子と、に電気的に接続され、容量Ｃ１Ｎの第２端子は、負荷ＬＥ２Ｎの第１端子と、差動増幅回路ＣＭＢの反転入力端子と、に電気的に接続されている。差動増幅回路ＣＭＢの反転出力端子は、端子ＨＯＮに電気的に接続され、差動増幅回路ＣＭＢの非反転出力端子は、端子ＨＯＰに電気的に接続されている。負荷ＬＥ２Ｐの第２端子は、配線ＶＢＬ１に電気的に接続され、負荷ＬＥ２Ｎの第２端子は、配線ＶＢＬ２に電気的に接続されている。
　配線ＶＢＬ１、及び配線ＶＢＬ２は、定電圧を与える配線として機能する。当該定電圧としては、例えば、正電位、負電位、接地電位などとすることができる。また、配線ＶＢＬ１、及び配線ＶＢＬ２のそれぞれが与える定電圧は、互いに等しくてもよく、又は互いに異なっていてもよい。
　なお、容量Ｃ１Ｐ及び容量Ｃ１Ｎは、差動増幅回路ＣＭＡと差動増幅回路ＣＭＢとをＡＣ結合するための、ＤＣブロッキング容量として機能する。
　図３Ｃに示した回路ＨＳＴＣは、同じ高速伝送回路であるＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）回路と比較して、エッジ・レートが速い特徴を有する。また、回路ＨＳＴＣの信号振幅は、ＬＶＤＳ回路の信号振幅よりも高くすることができる場合がある。
［差動増幅回路］
　次に、回路ＲＧＣＭ、及び回路ＨＳＴＣに適用できる差動増幅回路について、説明する。図４Ａは、回路ＲＧＣＭに含まれる差動増幅回路ＣＭ［１］乃至差動増幅回路ＣＭ［ｎ＋１］、及び回路ＨＳＴＣに含まれる差動増幅回路ＣＭＡ、差動増幅回路ＣＭＢに適用できる差動増幅回路の構成例を示している。図４Ａに示す差動増幅回路ＣＭは、一例として、トランジスタＤＴｒＡと、トランジスタＤＴｒＢと、負荷ＬＥ１Ａと、負荷ＬＥ１Ｂと、電流源ＣＣと、を有する。また、差動増幅回路ＣＭは、端子ＩＮＰと、端子ＩＮＮと、端子ＯＵＴＰと、端子ＯＵＴＮと、を有する。特に、トランジスタＤＴｒＡと、トランジスタＤＴｒＢと、は、互いに差動対として機能する。
　なお、差動増幅回路ＣＭにおいて、端子ＩＮＰは非反転入力端子に相当し、端子ＩＮＮは反転入力端子に相当し、端子ＯＵＴＰは非反転出力端子に相当し、端子ＯＵＴＮは反転出力端子に相当する。
　トランジスタＤＴｒＡ、及び／又はトランジスタＤＴｒＢは、一例として、上述したトランジスタＯＴｒとして設けられる。
　また、図４Ａに図示しているトランジスタＤＴｒＡ、及びトランジスタＤＴｒＢは、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図４Ａに図示しているトランジスタＤＴｒＡ、及びトランジスタＤＴｒＢは、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
　また、トランジスタＤＴｒＡ、及びトランジスタＤＴｒＢのそれぞれのサイズ（例えば、チャネル長、チャネル幅、トランジスタの構成など）は互いに等しいことが好ましい。トランジスタのサイズを互いに等しくすることによって、それぞれのトランジスタの電気特性をほぼ等しくすることができる。そのため、トランジスタＤＴｒＡ、及びトランジスタＤＴｒＢのサイズを等しくすることによって、トランジスタＤＴｒＡ、及びトランジスタＤＴｒＢのそれぞれは、互いに同一の条件である場合において、ほぼ同じ動作を行うことができる。ここでの同一の条件とは、例えば、トランジスタＤＴｒＡのソース、ドレイン、ゲートなどの電位、トランジスタＤＴｒＢのソース、ドレイン、ゲートなどの電位を指す。
　なお、トランジスタＤＴｒＡ、及びトランジスタＤＴｒＢのそれぞれは、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＤＴｒＡ、及びトランジスタＤＴｒＢは、オン状態のときは線形領域で動作してもよく、また、飽和領域で動作する場合と線形領域で動作する場合とが混在してもよい。
　トランジスタＤＴｒＡのゲートは、端子ＩＮＰに電気的に接続され、トランジスタＤＴｒＡの第１端子は、負荷ＬＥ１Ａの第１端子と、端子ＯＵＴＰと、に電気的に接続されている。トランジスタＤＴｒＢのゲートは、端子ＩＮＮに電気的に接続され、トランジスタＤＴｒＢの第１端子は、負荷ＬＥ１Ｂの第１端子と、端子ＯＵＴＮと、に電気的に接続されている。電流源ＣＣの入力端子は、トランジスタＤＴｒＡの第２端子と、トランジスタＤＴｒＢの第２端子と、に電気的に接続され、電流源ＣＣの出力端子は、配線ＶＳＥに電気的に接続されている。負荷ＬＥ１Ａの第２端子と、負荷ＬＥ１Ｂの第２端子と、は、配線ＶＤＥに電気的に接続されている。
　配線ＶＤＥとしては、例えば、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位などとすることができる。
　配線ＶＳＥとしては、例えば、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位（ＧＮＤ）などとすることができる。
　図４Ａにおいて、トランジスタＤＴｒＡ、及び／又はトランジスタＤＴｒＢには、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＤＴｒＡのゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＤＴｒＢのゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。具体的には、差動増幅回路ＣＭは、図４Ｂに示す構成とすることができる。図４Ｂの差動増幅回路ＣＭは、図４Ａの差動増幅回路ＣＭに含まれているトランジスタＤＴｒＡ、トランジスタＤＴｒＢのそれぞれのバックゲートに配線ＢＧＥ１が電気的に接続された構成となっている。配線ＢＧＥ１に所定の電位を与えることによって、トランジスタＤＴｒＡ、トランジスタＤＴｒＢのそれぞれのしきい値電圧を変動させることができる。
　また、図４Ｂの差動増幅回路ＣＭにおいて、トランジスタＤＴｒＡ、トランジスタＤＴｒＢのそれぞれのしきい値電圧を変動させることによって、所望の利得を得ることができる。また、図１などに示すように、パッケージされた半導体装置ＰＳＤにおいて、トランジスタＤＴｒＡ、トランジスタＤＴｒＢのそれぞれのしきい値電圧の調整を行うことができる。
　また、図４Ａに図示しているトランジスタＤＴｒＡ、及びトランジスタＤＴｒＢは、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタＤＴｒＡ、及びトランジスタＤＴｒＢの一部、又は全部をｐチャネル型トランジスタに置き換えてもよい。
　なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタＤＴｒＡ、及びトランジスタＤＴｒＢだけに限定されない。例えば、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタの構造、極性についても同様に変更を行ってもよい。
　図４Ａの差動増幅回路ＣＭに含まれている電流源ＣＣとしては、例えば、図４Ｃに示す回路構成とすることができる。なお、図４Ｃには、電流源ＣＣの接続構成を示すため、配線ＶＳＥも図示している。
　図４Ｃに示す電流源ＣＣは、一例として、トランジスタＴｒＣを有する。
　トランジスタＴｒＣは、トランジスタＤＴｒＡ、又はトランジスタＤＴｒＢに適用可能なトランジスタを用いることができる。例えば、トランジスタＴｒＣは、トランジスタＤＴｒＡ、トランジスタＤＴｒＢに適用可能なＯＳトランジスタを用いることができる。
　なお、トランジスタＴｒＣは、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。例えば、トランジスタＴｒＣは、オン状態のときは線形領域で動作してもよく、また、飽和領域で動作する場合と線形領域で動作する場合とが混在してもよい。
　トランジスタＴｒＣの第１端子は、電流源ＣＣの入力端子に電気的に接続され、トランジスタＴｒＣの第２端子は、電流源ＣＣの出力端子に電気的に接続されている。つまり、図４Ａの差動増幅回路ＣＭに、図４Ｃの電流源ＣＣを適用した場合、トランジスタＴｒＣの第１端子は、トランジスタＤＴｒＡの第２端子と、トランジスタＤＴｒＢの第２端子と、に電気的に接続されている。また、トランジスタＴｒＣのゲートは、配線ＶＡＬに電気的に接続されている。
　配線ＶＡＬは、例えば、定電圧を与える配線として機能する。特に、当該定電圧は、トランジスタＴｒＣのゲート−ソース間電圧がトランジスタＴｒＣのしきい値電圧よりも高くなるように設定すればよい。
　負荷ＬＥ１Ａ、及び負荷ＬＥ１Ｂとしては、例えば、抵抗、ダイオードなどとすることができる。
　一例として、負荷ＬＥ１Ａ、及び負荷ＬＥ１Ｂを、抵抗とした場合の回路構成を図５Ａに示す。図５Ａに示す差動増幅回路ＣＭ１は、負荷ＬＥ１Ａ、及び負荷ＬＥ１Ｂのそれぞれとして、抵抗ＲＥＡ、及び抵抗ＲＥＢを適用した回路構成となっている。抵抗ＲＥＡの第１端子は、トランジスタＤＴｒＡの第１端子と、端子ＯＵＴＰと、に電気的に接続され、抵抗ＲＥＢの第１端子は、トランジスタＤＴｒＢの第１端子と、端子ＯＵＴＮと、に電気的に接続されている。また、抵抗ＲＥＡの第２端子と、抵抗ＲＥＢの第２端子と、は、配線ＶＤＥに電気的に接続されている。
　また、一例として、負荷ＬＥ１Ａ、及び負荷ＬＥ１Ｂを、ダイオードとした場合の回路構成を図５Ｂに示す。図５Ｂに示す差動増幅回路ＣＭ２は、負荷ＬＥ１Ａ、及び負荷ＬＥ１Ｂのそれぞれとして、ダイオードＤＥＡ、及びダイオードＤＥＢを適用した回路構成となっている。ダイオードＤＥＡの出力端子は、トランジスタＤＴｒＡの第１端子と、端子ＯＵＴＰと、に電気的に接続され、ダイオードＤＥＢの出力端子は、トランジスタＤＴｒＢの第１端子と、端子ＯＵＴＮと、に電気的に接続されている。また、ダイオードＤＥＡの入力端子と、ダイオードＤＥＢの入力端子と、は、配線ＶＤＥに電気的に接続されている。
　また、図５Ｂに示した差動増幅回路ＣＭ２に含まれているダイオードＤＥＡ、及びダイオードＤＥＢは、ダイオード接続されたトランジスタを用いてもよい。図５Ｃに示す差動増幅回路ＣＭ２は、ダイオードＤＥＡ、及びダイオードＤＥＢのそれぞれとして、トランジスタＩＴｒＡ、及びトランジスタＩＴｒＢを適用した回路構成となっている。トランジスタＩＴｒＡの第１端子は、トランジスタＤＴｒＡの第１端子と、端子ＯＵＴＰと、に電気的に接続され、トランジスタＩＴｒＢの第１端子は、トランジスタＤＴｒＢの第１端子と、端子ＯＵＴＮと、に電気的に接続されている。また、配線ＶＤＥは、トランジスタＩＴｒＡの第２端子と、トランジスタＩＴｒＡのゲートと、トランジスタＩＴｒＢの第２端子と、トランジスタＩＴｒＢのゲートと、に電気的に接続されている。
　トランジスタＩＴｒＡ、及びトランジスタＩＴｒＢは、トランジスタＤＴｒＡ、又はトランジスタＤＴｒＢに適用可能なトランジスタを用いることができる。例えば、トランジスタＴｒＣは、ＯＳトランジスタを適用することができる。
　また、図５Ｃに示すとおり、トランジスタＩＴｒＡ、及びトランジスタＩＴｒＢは、トランジスタＤＴｒＡ、又はトランジスタＤＴｒＢと同様に、バックゲートを有するトランジスタとしてもよい。また、図４Ｂの差動増幅回路ＣＭにおけるトランジスタＤＴｒＡとトランジスタＤＴｒＢと同様に、トランジスタＩＴｒＡ、及びトランジスタＩＴｒＢのそれぞれのバックゲートに電位を与える配線を電気的に接続してもよい。具体的には、例えば、図５Ｃの差動増幅回路ＣＭ２は、図５Ｄに示す差動増幅回路ＣＭ２のとおり、トランジスタＩＴｒＡ、及びトランジスタＩＴｒＢのそれぞれのバックゲートに配線ＢＧＥ２が電気的に接続された構成としてもよい。図５Ｄにおいて、配線ＢＧＥ２に所定の電位を与えることによって、トランジスタＩＴｒＡ、トランジスタＩＴｒＢのそれぞれのしきい値電圧を変動させることができる。なお、図５Ｄの差動増幅回路ＣＭ２は、図４Ｂの差動増幅回路ＣＭの構成と同様に、トランジスタＤＴｒＡとトランジスタＤＴｒＢのそれぞれのバックゲートに配線ＢＧＥ１が電気的に接続されている構成となっている。
　また、図５Ｄの差動増幅回路ＣＭにおいて、トランジスタＤＴｒＡ、トランジスタＤＴｒＢ、トランジスタＩＴｒＡ、トランジスタＩＴｒＢのそれぞれのしきい値電圧を変動させることによって、所望の利得を得ることができる。また、図１などに示すように、パッケージされた半導体装置ＰＳＤにおいて、トランジスタＤＴｒＡ、トランジスタＤＴｒＢ、トランジスタＩＴｒＡ、トランジスタＩＴｒＢのそれぞれのしきい値電圧の調整を行うことができる。
＜半導体装置の作製例１＞
　次に、半導体装置ＰＳＤの作製方法の例について説明する。
　図６Ａ乃至図６Ｄは、作製工程の途中の半導体装置ＰＳＤ１を模式的に示した断面図であり、図６Ｅは、作製工程が完了した半導体装置ＰＳＤ１を模式的に示した断面図である。なお、本作製方法は、第１ステップ乃至第５ステップを有する。
＜＜第１ステップ＞＞
　初めに、ダイＳＣＤを用意する。ダイＳＣＤは、例えば、ウェハ上への回路を形成する半導体工程、ウェハの研磨工程、ダイシング工程などを経ることによって得ることができる。
　なお、図６Ａ乃至図６Ｅに示すダイＳＣＤにおいて、層ＳＩＬには、電気的な接続端子ＥＴが設けられている。
　次に、ダイＳＣＤを、剥離層ＲＬを有する支持体ＳＢ上に貼り付けて固定する（図６Ａ参照）。具体的には、ダイＳＣＤの層ＳＩＬ及び接続端子ＥＴと、支持体ＳＢの剥離層ＲＬと、が互いに接触するように貼り合わされる。
　支持体ＳＢとしては、例えば、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
　また、剥離層ＲＬとしては、例えば、タングステン膜と酸化シリコン膜とを有する積層膜、ポリイミド等の有機樹脂膜などとすることができる。又は、剥離層ＲＬとしては、紫外線などの光によって粘着力が低下するテープとしてもよい。
＜＜第２ステップ＞＞
　次に、ダイＳＣＤ上、及び剥離層ＲＬ上に、絶縁体ＰＲが成型される（図６Ｂ参照）。
　具体的には、例えば、絶縁体ＰＲの材料として上述した有機樹脂などを適用し、成型用の金型などを用いて、絶縁体ＰＲを成型する。
＜＜第３ステップ＞＞
　次に、ダイＳＣＤ、及び成型した絶縁体ＰＲを、支持体ＳＢ及び剥離層ＲＬから剥離する（図６Ｃ参照）。この工程によって、ダイＳＣＤの接続端子ＥＴを露出することが好ましい。また、例えば、支持体ＳＢ及び剥離層ＲＬの剥離後に、表面の研磨処理、オゾン雰囲気下での紫外線照射による有機物の除去などを行ってもよい。
＜＜第４ステップ＞＞
　次に、ダイＳＣＤ、及び絶縁体ＰＲ上に、層ＯＳＬを形成する（図６Ｄ参照）。
　なお、図６Ｄに示すダイＳＣＤ、及び絶縁体ＰＲは、図６ＣのダイＳＣＤ、及び絶縁体ＰＲを１８０度回転して示している。
　層ＯＳＬは、例えば、半導体工程によって形成することができる。特に、層ＯＳＬの形成工程では、ダイＳＣＤに含まれている接続端子ＥＴ上に配線、端子、パッドなど（図示しない）が形成される。また、層ＯＳＬの、ダイＳＣＤが設けられている反対側の面では、配線、端子、パッドなど（図示しない）が露出するように形成される。
　また、当該半導体工程によって、層ＯＳＬにトランジスタＯＴｒを形成することができる。
　層ＯＳＬを形成することによって、層ＯＳＬに、ダイＳＣＤの接続端子ＥＴに電気的に接続される配線と、トランジスタＯＴｒと、を設けることができる。
＜＜第５ステップ＞＞
　次に、層ＯＳＬ上の、ダイＳＣＤが設けられている面の反対側に露出している、層ＯＳＬの配線、端子、パッドなどに、バンプＨＢＬを形成する（図６Ｅ参照）。なお、バンプＨＢＬは、層ＯＳＬに含まれている配線に電気的に接続するように設けられる。
　なお、バンプＨＢＬは、はんだなどを用いて形成してもよい。
　上述した第１ステップ乃至第５ステップの作製工程を行うことで、ＦＯＷＬＰの構成の半導体装置を作製することができる。
＜半導体装置の作製例２＞
　ここでは、図１の半導体装置ＰＳＤとは異なる構成の半導体装置の作製方法の例について説明する。
　図７Ａ乃至図７Ｄは、作製工程の途中の半導体装置ＰＳＤ２を模式的に示した断面図であり、図７Ｅは、作製工程が完了した半導体装置ＰＳＤ２を模式的に示した断面図である。なお、本作製方法は、第１ステップ乃至第５ステップを有する。
＜＜第１ステップ＞＞
　初めに、ダイＳＣＤを用意する。ダイＳＣＤについては、半導体装置の作製例１で説明したダイＳＣＤの記載を参酌する。
　次に、ダイＳＣＤを、基板ＢＳＢ上に貼り付けて固定する（図７Ａ参照）。具体的には、ダイＳＣＤの基板ＢＳＡと、基板ＢＳＢと、が互いに接触するように貼り合わされる。
　基板ＢＳＢとしては、例えば、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などを用いることができる。特に、第２ステップ以降において、ダイＳＣＤ、及び基板ＢＳＢに熱を与える処理が行われる場合、基板ＢＳＢとしては、耐熱性を有する基板であることが好ましい。
　また、ダイＳＣＤと、基板ＢＳＢと、の貼り合わせには、ダイボンディングフィルムなどを用いればよい（図７Ａ乃至図７Ｅには図示しない）。
＜＜第２ステップ＞＞
　次に、ダイＳＣＤ上、及び基板ＢＳＢ上に、絶縁体ＰＲが成型される（図７Ｂ参照）。
　具体的には、例えば、絶縁体ＰＲの材料として上述した有機樹脂などを適用し、成型用の金型などを用いて、絶縁体ＰＲを成型する。
＜＜第３ステップ＞＞
　次に、ダイＳＣＤの接続端子ＥＴが露出するまで、成型した絶縁体ＰＲの上部を除去する（図７Ｃ参照）。絶縁体ＰＲの上部の除去方法としては、研磨処理、エッチング処理、アッシング処理などが挙げられる。また、研磨処理、エッチング処理、アッシング処理など、を行った後に、処理した面に対して、意図せず付着している薬液の残存物、絶縁体ＰＲの残存物などの有機物（有機物の残渣と呼ぶ場合がある）の除去（オゾン雰囲気下で紫外線照射を行う洗浄工程など）を行ってもよい。
＜＜第４ステップ＞＞
　次に、ダイＳＣＤ、及び絶縁体ＰＲ上に、層ＯＳＬを形成する（図７Ｄ参照）。
　層ＯＳＬの形成については、半導体装置の作製例１で説明した第４ステップの記載を参酌する。
　層ＯＳＬを形成することによって、層ＯＳＬに、ダイＳＣＤの接続端子ＥＴに電気的に接続される配線と、トランジスタＯＴｒと、を設けることができる。
＜＜第５ステップ＞＞
　次に、層ＯＳＬの、ダイＳＣＤが設けられている面の反対側に露出している、層ＯＳＬの配線、端子、パッドなど（図７Ａ乃至図７Ｅに図示しない）に、バンプＨＢＬを形成する（図７Ｅ参照）。
　バンプＨＢＬの形成については、半導体装置の作製例１で説明した第５ステップの記載を参酌する。
　上述した第１ステップ乃至第５ステップの作製工程によって、図１の半導体装置ＰＳＤ（図６Ｅの半導体装置ＰＳＤ１）とは異なる、ＦＯＷＬＰの構成の半導体装置を作製することができる。
＜半導体装置の作製例３＞
　次に、図６Ａ乃至図６Ｅに示した作製工程、及び図７Ａ乃至図７Ｅに示した作製工程とは異なる、半導体装置ＰＳＤの作製方法の例について説明する。
　図８Ａ乃至図８Ｄは、作製工程の途中の半導体装置ＰＳＤ３を模式的に示した断面図であり、図８Ｅは、作製工程が完了した半導体装置ＰＳＤ３を模式的に示した断面図である。なお、本作製方法は、第１ステップ乃至第５ステップを有する。
＜＜第１ステップ＞＞
　初めに、剥離層ＲＬを有する支持体ＳＢを準備する。なお、剥離層ＲＬ、又は支持体ＳＢについては、半導体装置の作製例１で説明した剥離層ＲＬ、又は支持体ＳＢの記載を参酌する。
　次に、剥離層ＲＬ上に層ＯＳＬを形成する（図８Ａ参照）。層ＯＳＬは、上述した半導体装置の作製例１、及び作製例２と同様に、半導体工程によって形成することができる。特に、層ＯＳＬの形成工程では、剥離層ＲＬが設けられている面側に、後述するバンプＨＢＬと電気的に接続するための配線、端子、パッドなど（図示しない。）が形成され、剥離層ＲＬが設けられている反対側の面に、後述するダイＳＣＤと電気的に接続するための配線、端子、パッドなど（図示しない。）が形成される。また、上述した半導体装置の作製例１、及び作製例２と同様に、層ＯＳＬにトランジスタＯＴｒを形成することができる。
　これにより、層ＯＳＬに配線とトランジスタＯＴｒとを形成することができる。
＜＜第２ステップ＞＞
　次に、ダイＳＣＤを用意する。ダイＳＣＤについては、半導体装置の作製例１で説明したダイＳＣＤの記載を参酌する。
　次に、フリップチップボンディングによって、ダイＳＣＤを層ＯＳＬ上に実装する（図８Ｂ参照）。具体的には、ダイＳＣＤに設けられている接続端子ＥＴと、層ＯＳＬの上面に露出している配線、端子、パッドなどと、をはんだなどを用いて、電気的に接続している。なお、図８Ｂでは、ダイＳＣＤの接続端子ＥＴに接するようにバンプＢＰを形成している。
　フリップチップボンディングとしては、例えば、異方性導電粒子を含む樹脂を層ＯＳＬとダイＳＣＤとの間に注入して接合する方法、ＳｎＡｇはんだを用いて接合する方法などが挙げられる。又は、バンプ及び、バンプに接続される導電体のそれぞれが金である場合、超音波接合法を用いることができる。また、衝撃などの物理的応力の軽減、熱的応力の軽減などを図るために、上記のフリップチップボンディングの方法に加えて、アンダーフィル剤を層ＯＳＬとダイＳＣＤとの間に注入してもよい。
　なお、図８Ｂでは、一例として、層ＯＳＬとダイＳＣＤとの間に絶縁性樹脂ＩＪによって接着されている構成を示している。また、絶縁性樹脂ＩＪとしては、例えば、異方性導電粒子を含む樹脂、アンダーフィル剤などとすることができる。なお、層ＯＳＬとダイＳＣＤとの接合方法によっては、絶縁性樹脂ＩＪを注入しなくてもよい。
＜＜第３ステップ＞＞
　次に、層ＯＳＬ上、及びダイＳＣＤ上に、絶縁体ＰＲが成型される（図８Ｃ参照）。
　具体的には、例えば、絶縁体ＰＲの材料として上述した有機樹脂などを適用し、成型用の金型などを用いて、絶縁体ＰＲを成型する。
＜＜第４ステップ＞＞
　次に、層ＯＳＬ、ダイＳＣＤ、及び絶縁体ＰＲを、支持体ＳＢ及び剥離層ＲＬから剥離する（図８Ｄ参照）。この工程によって、層ＯＳＬの、ダイＳＣＤが設けられている面の反対側に、層ＯＳＬの配線、端子、パッドなど（図８Ａ乃至図８Ｅには図示しない）が露出することが好ましい。また、例えば、支持体ＳＢ及び剥離層ＲＬの剥離後に、表面の研磨処理、オゾン雰囲気下での紫外線照射による有機物の除去などを行ってもよい。
＜＜第５ステップ＞＞
　次に、層ＯＳＬ上の、ダイＳＣＤが設けられている面の反対側に露出している、層ＯＳＬの配線、端子、パッドなどに、バンプＨＢＬを形成する（図８Ｅ参照）。
　なお、図８Ｅに示す層ＯＳＬ、ダイＳＣＤ、及び絶縁体ＰＲは、図８ＤのダイＳＣＤ、及び絶縁体ＰＲを１８０度回転して示している。
　バンプＨＢＬの形成については、半導体装置の作製例１で説明した第５ステップの記載を参酌する。
　上述した第１ステップ乃至第５ステップの作製工程を行うことで、図１の半導体装置ＰＳＤ（図６Ｅの半導体装置ＰＳＤ１）及び図７Ｅの半導体装置ＰＳＤ２とは異なる、ＦＯＷＬＰの構成の半導体装置を作製することができる。
　ＦＯＷＬＰで半導体装置を構成する場合、バイポーラトランジスタ、又はＭＯＳトランジスタをＦＯＷＬＰの再配線層（図１における層ＯＳＬに相当する。）に形成することが難しい。例えば、ＦＯＷＬＰの再配線層に、バイポーラトランジスタを用いたＣＭＬ回路、ＭＯＳトランジスタを用いたＣＭＬ回路などを設けることは難しい。一方、ＯＳトランジスタは、ＦＯＷＬＰの半導体装置の再配線層に形成することができるため、上述したとおり、ＯＳトランジスタを用いた回路をＦＯＷＬＰの半導体装置の再配線層に設けることができる。このため、例えば、従来ダイに形成されている回路を、ＯＳトランジスタを用いた回路として、ＦＯＷＬＰの半導体装置の再配線層に配置を変更することによって、ダイの再配線層への実装面積を縮小することができ、ダイのコストを削減することができる。
　特に、ＦＯＷＬＰの再配線層にＯＳトランジスタを用いたＣＭＬ回路を設けることができるため、ＦＯＷＬＰで構成された半導体装置は、当該半導体装置の入出力において、高速なデータ伝送を行うことができる。
　なお、本実施の形態では、ダイの接続端子のピッチを、再配線層によってダイの面積を超えるように広げていくパッケージの形態であるＦＯＷＬＰの半導体装置について説明したが、本発明の一態様は、これに限定されない。例えば、本発明の一態様の半導体装置は、図９に示す、ウェハーレベルチップサイズパッケージ（ＷＬＣＳＰ、ＦＩＷＬＰ（Ｆａｎ　Ｉｎ　Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｐａｃｋａｇｅ）と呼ぶ場合がある。）の形態の半導体装置ＰＳＤ４としてもよい。半導体装置ＰＳＤ４は、ダイＳＣＤの接続端子ＥＴが、再配線層に相当する層ＯＳＬを介して、バンプＨＢＬに電気的に接続されている構成となっている。図１の半導体装置ＰＳＤの層ＯＳＬと同様に、図９の半導体装置ＰＳＤ４の層ＯＳＬにＯＳトランジスタを用いた回路を設けてもよい。また、当該回路としては、ＣＭＬ回路としてもよい。なお、半導体装置ＰＳＤ４の作製方法としては、ダイＳＣＤを切り出す前の半導体ウェハに対して層ＯＳＬ、及びバンプＨＢＬを形成して、その後に半導体ウェハを所定のサイズに切り出せばよい。又は、半導体装置ＰＳＤ４の作製方法としては、半導体ウェハに層ＯＳＬを形成して半導体ウェハを所定のサイズに切り出した後に、バンプＨＢＬを形成してもよい。
　また、本実施の形態では、半導体基板と向かい合う面に接続端子を設けたダイを用いた、ＦＯＷＬＰの半導体装置について説明したが、本発明の一態様は、これに限定されない。例えば、本発明の一態様は、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いてダイの半導体基板側に接続端子を設けて、半導体基板と再配線層とが向かい合うように構成された半導体装置としてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様に係る、半導体装置の構成例について説明する。
＜半導体装置の構成例１＞
　図１０は、実施の形態１で説明した半導体装置ＰＳＤ１の構成例を模式的に表した断面図である。具体的には、図１０に示す半導体装置ＰＳＤ１は、一例として、トランジスタ３００と、トランジスタ５００と、を有する。また、図１１Ａには、トランジスタ５００のチャネル長方向の断面図を示しており、図１１Ｂには、トランジスタ５００のチャネル幅方向の断面図を示しており、図１１Ｃには、トランジスタ３００のチャネル幅方向の断面図を示している。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しない特性を有する。トランジスタ５００を、例えば、上記実施の形態で説明した半導体装置ＰＳＤ１などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しない半導体装置を実現できる。特に、ＯＳトランジスタは、オフ電流が小さい特性を有するため、メモリセルなどに含まれるトランジスタとして、ＯＳトランジスタを適用することによって、当該トランジスタを介した電流による、当該メモリセルに保持された電位の劣化を防ぐことができる。つまり、当該メモリセルに保持された電位を長時間記憶することができる。
　トランジスタ３００は、導電体３１６、素子分離層３１２、絶縁体３１５、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した層ＳＩＬに含まれるトランジスタなどに適用することができる。
　なお、上記実施の形態で説明した、ダイＳＣＤに含まれている基板ＢＳＡは、図１０に示す基板３１０に相当する。また、層ＯＳＬは、ダイＳＣＤの上方に設けられている。そのため、図１０における、半導体装置ＰＳＤ１は、トランジスタ５００がトランジスタ３００の上方に設けられている構成となっている。
　トランジスタ３００は、図１１Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層３１２は、例えば、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
　なお、図１０、及び図１１Ｃに示すトランジスタ３００は、一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、図１０、及び図１１Ｃに示すトランジスタ３００は、プレーナ型のトランジスタとしてもよい。
＜＜ダイＳＣＤの構成例＞＞
　次に、ダイＳＣＤの構成例について説明する。
　図１０に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００などの酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１０において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６上、及び導電体３３０上に順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水、水素などに対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３７０と、が順に積層されている。
　絶縁体３６０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体３６２は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２としては、絶縁体３２４に適用できる材料を用いることができる。
　絶縁体３７０としては、例えば、絶縁体３２４と同様に、水、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。つまり、絶縁体３７０としては、絶縁体３２４に適用できる材料を用いることが好ましい。又は、絶縁体３７０としては、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いてもよい。つまり、絶縁体３７０としては、絶縁体３２６に適用できる材料を用いてもよい。
　また、絶縁体３６０、絶縁体３６２、及び絶縁体３７０のそれぞれの、一部の導電体３５６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。その後、エッチング処理などによって、導電体３６６を配線、端子、パッドなどの形にパターニングする。
　導電体３６６としては、例えば、銅、アルミニウム、錫、亜鉛、タングステン、銀、白金、金などを用いることができる。なお、導電体３６６は、後述する層ＯＳＬに含まれている導電体４０６に用いられている材料と同一の成分で構成されていることが好ましい。
　その後、絶縁体３７０、及び導電体３６６のそれぞれの平坦性を高めるため、化学機械研磨（ＣＭＰ）法等を用いた平坦化処理を行う。これにより、導電体３６６を配線、端子、パッドなどとしてダイＳＣＤに形成することができる。なお、図１０における導電体３６６は、上記実施の形態で説明した半導体装置ＰＳＤ１のダイＳＣＤの接続端子ＥＴに相当する。
＜＜層ＯＳＬの構成例＞＞
　次に、層ＯＳＬの構成例について説明する。
　実施の形態１で説明した半導体装置の作製例１では、半導体装置ＰＳＤ１は、ダイＳＣＤ上に層ＯＳＬが形成された構成となっている。具体的には、ダイＳＣＤが有する接続端子ＥＴと、層ＯＳＬに含まれている配線と、が電気的に接続された構成となっている。そのため、ダイＳＣＤの導電体３６６上に、ダイＳＣＤの配線、端子、パッドなどに相当する導電体４０６が形成されている。また、ダイＳＣＤの絶縁体３７０上に、ダイＳＣＤの複数の配線、端子、パッドなどを分離するための絶縁体４０２が形成されている。
　また、導電体４０６、及び絶縁体４０２の平坦性を高めるために、導電体４０６、及び絶縁体４０２に対して、化学機械研磨法等を用いて平坦化処理が行われることが好ましい。
　導電体４０６としては、例えば、導電体３６６に適用できる材料を用いることができる。また、前述したとおり、導電体４０６としては、導電体３６６と同一の材料を用いることが好ましい。
　また、絶縁体４０２としては、例えば、絶縁体３７０に適用できる材料を用いることができる。
　図１０において、絶縁体４０２、及び導電体４０６上には、絶縁体４１０、絶縁体４１２、及び絶縁体４１４が順に積層して設けられている。
　絶縁体４１０としては、例えば、絶縁体３２４と同様に、トランジスタ５００が設けられる領域に、水、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。つまり、絶縁体４１０としては、絶縁体３２４に適用できる材料を用いることが好ましい。これにより、ダイＳＣＤとトランジスタ５００とは、バリア層により分離することができ、ダイＳＣＤからトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体４１２、及び絶縁体４１４としては、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。つまり、絶縁体４１２、及び絶縁体４１４としては、絶縁体３２６に適用できる材料を用いることが好ましい。
　また、絶縁体４１０、絶縁体４１２、及び絶縁体４１４に、配線層を設けてもよい。例えば、図１０では、絶縁体４１０、絶縁体４１２、及び絶縁体４１４には、配線として機能する導電体４１６が埋め込まれている。このとき、導電体４１６は、後述する導電体４９７、トランジスタ３００、トランジスタ５００などを接続する配線として機能する。そのため、導電体４１６は、導電体４０６と接触するように形成されている。また、導電体４１６としては、導電体３２８、導電体３３０などに適用できる材料を用いることができる。
　また、絶縁体４１４、及び導電体４１６上にも配線層を設けてもよい。例えば、図１０では、絶縁体４２０、絶縁体４２２、及び絶縁体４２４が、絶縁体４１４、及び導電体４１６上に順に積層して設けられている。また、絶縁体４２０、絶縁体４２２、及び絶縁体４２４には、導電体４２６が形成されている。導電体４２６は、例えば、後述する導電体４９７、トランジスタ３００、トランジスタ５００などを接続するプラグ、又は配線として機能する。そのため、導電体４２６は、導電体４１６と接触するように形成されている。なお、導電体４２６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　絶縁体４２０としては、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体４２２、及び絶縁体４２４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体４２６としては、例えば、導電体３５６と同様に、水、水素などの不純物に対するバリア性を有する導電体を含むことが好ましい。これにより、水、水素などの不純物に対するバリア性を有する絶縁体４２０が有する開口部に、水、水素などの不純物に対するバリア性を有する導電体が形成される。
　また、絶縁体４２４、及び導電体４２６上にも更に配線層を設けてもよい。例えば、図１０では、絶縁体４３０、絶縁体４３２、及び絶縁体４３４が、絶縁体４２４、及び導電体４２６上に順に積層して設けられている。また、絶縁体４３０、絶縁体４３２、及び絶縁体４３４には、導電体４３６が形成されている。導電体４３６は、例えば、後述する導電体４９７、トランジスタ３００、トランジスタ５００などを接続するプラグ、又は配線として機能する。そのため、導電体４３６は、導電体４２６と接触するように形成されている。なお、導電体４３６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　絶縁体４３０としては、絶縁体３２４、及び絶縁体４２０と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体４３２、及び絶縁体４３４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体４３６としては、例えば、導電体３５６、及び導電体４２６と同様に、水、水素などの不純物に対するバリア性を有する導電体を含むことが好ましい。
　絶縁体４３４、及び導電体４３６上には絶縁体５１０、絶縁体５１２、絶縁体５１３、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１３、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、基板３１０などから、トランジスタ５００を設ける領域に、水、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４などと同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と基板３１０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１３としては、絶縁体５１０、及び絶縁体５１４と同様に、水、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。特に、図１０では、絶縁体５１３は、後述する絶縁体５７６と共に、トランジスタ５００を封止する膜として機能している。このため、絶縁体５１３は、絶縁体５７６に適用できる材料を用いることが好ましい。また、絶縁体５１３は、絶縁体５１０、又は絶縁体５１４に適用できる材料を用いてもよい。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０、又は絶縁体３２６と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１３、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、図１１Ａ、及び図１１Ｂに示す導電体５０３）等が埋め込まれている。なお、導電体５１８は、後述する導電体４９７、トランジスタ３００などを接続するプラグ、又は配線としての機能を有する。導電体５１８は、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、ダイＳＣＤからトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図１１Ａ、及び図１１Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。なお、本明細書等では、導電体５４２ａと導電体５４２ｂとをまとめて、導電体５４２と記載する。
　また、図１１Ａ、及び図１１Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１１Ａ、及び図１１Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１１Ａ、及び図１１Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
　なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１０、図１１Ａ、及び図１１Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。また、当該配線の導電性を高く維持できる場合、導電体５０３ａは、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。なお、本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ　ｖａｃａｎｃｙ）と呼称する場合がある。
　金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、及び酸化物５３０が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入、などを抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
　なお、図１１Ａ、及び図１１Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。
　また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３未満であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼称する、またはＭＩＳ構造を主としたダイオード接合構造と呼称する場合がある。
　なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。
　酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
　具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。
　また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
　また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。
　これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とすることが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。
　また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
　また、図１１Ａ、及び図１１Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図１１Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０及び絶縁体５２４のそれぞれの側面を覆い、絶縁体５２２と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とすることが好ましい。
　また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電体５６０は、図１１Ａ、及び図１１Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼称することができる。
　また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０が過剰酸素領域を有することによって、絶縁体５８０を加熱することで、酸素を放出することができる。そのため、加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　トランジスタ５００を囲むように、かつ絶縁体５１３が露出するように、絶縁体５７４、絶縁体５８０、絶縁体５４４、絶縁体５２２、絶縁体５２０、絶縁体５１６、及び絶縁体５１４の一部分を除去して開口を形成し、水素、または水に対するバリア性が高い絶縁体５７６を形成する。このため、絶縁体５７４、絶縁体５８０、絶縁体５４４、絶縁体５２２、絶縁体５２０、絶縁体５１６、及び絶縁体５１４のそれぞれの側面は、絶縁体５７６と接する。これにより、トランジスタ５００に対して、外部から水分、および水素が侵入することを防止することができる。
　絶縁体５１３及び絶縁体５７６は、上述したとおり、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体５１３及び絶縁体５７６として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
　また、絶縁体５７６の上に、層間膜、平坦化膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７６、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口の側面に、絶縁体５５２が設けられる。そして、絶縁体５５２の側面と当該開口の底面に接するように、導電体５４０ａ及び導電体５４０ｂが設けられる。なお、図１１Ａでは、導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設けられている。
　絶縁体５５２は、例えば、絶縁体５８１、絶縁体５７６、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
　導電体５４０ａ、及び導電体５４０ｂとしては、例えば、導電体３２８、導電体３３０、導電体５０３などと同様の材料を用いて設けることができる。特に、導電体５４０ａ、及び導電体５４０ｂのそれぞれは、２層以上の積層構造として、絶縁体５５２に接する１層目には、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を形成し、２層目以降にはタングステン、銅、アルミニウムなどを主成分とする、導電性が高い導電性材料を形成することが好ましい。
　図１０において、絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、図１０、及び図１１Ａに示す通り、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４０ａ、導電体５４０ｂ、導電体５４６等が埋め込まれている。なお、導電体５４６としては、例えば、導電体５４０ａ、及び導電体５４０ｂに適用できる材料を用いることができる。
　導電体５４０ａ、導電体５４０ｂ、及び導電体５４６は、トランジスタ５００、トランジスタ３００、後述する導電体４９７などを接続するプラグ、又は配線として機能する。また、導電体５４０ａ、及び導電体５４０ｂは、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。特に、図１０では、導電体５４６は、導電体５１８と接触するように形成されている。
　また、導電体５４０ａ、導電体５４０ｂ、導電体５４６、絶縁体５８６上に、導電体４５０を設けてもよい。導電体４５０は、後述する導電体４９７、トランジスタ３００、トランジスタ５００などを接続する配線として機能する。特に、図１０では、導電体４５０は、導電体５４０ａ、導電体５４０ｂ、導電体５４６などと接触するように形成されている。
　導電体４５０には、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図１０では、導電体４５０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、図１０の半導体装置ＰＳＤ１の層ＯＳＬでは、一例として、トランジスタ５００の上方にも配線層が設けられている。
　絶縁体５８６、導電体４５０上には、絶縁体４５１、絶縁体４５２、及び絶縁体４５４が順に積層して設けられている。
　絶縁体４５１としては、例えば、絶縁体３２４などと同様に、トランジスタ５００が設けられる領域に、水、水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。つまり、絶縁体４５１としては、絶縁体３２４などに適用できる材料を用いることが好ましい。
　絶縁体４５２、及び絶縁体４５４としては、例えば、絶縁体３２６と同様に、比誘電率が比較的低い絶縁体を用いることが好ましい。つまり、絶縁体４５２、及び絶縁体４５４としては、絶縁体３２６に適用できる材料を用いることが好ましい。
　また、絶縁体４５１、絶縁体４５２、及び絶縁体４５４には、導電体４５６が埋め込まれている。なお、導電体４５６は、後述する導電体４９７、トランジスタ３００、トランジスタ５００などを接続するプラグ、又は配線として機能する。また、導電体４５６としては、例えば、導電体３２８、導電体３３０などに適用できる材料を用いることができる。
　また、絶縁体４５１、絶縁体４５２、絶縁体４５４、及び導電体４５６上に、配線層を設けてもよい。例えば、図１０において、絶縁体４６０、絶縁体４６２、及び絶縁体４６４が、絶縁体４５４、及び導電体４５６上に順に積層して設けられている。また、絶縁体４６０、絶縁体４６２、及び絶縁体４６４には、導電体４６６が形成されている。導電体４６６は、例えば、後述する導電体４９７、トランジスタ３００、トランジスタ５００などを接続するプラグ、又は配線として機能する。なお、導電体４６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　絶縁体４６０としては、絶縁体３２４、及び絶縁体４２０と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体４６２、及び絶縁体４６４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体４６６としては、例えば、導電体３５６、及び導電体４２６と同様に、水、水素などの不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水、水素などの不純物に対するバリア性を有する絶縁体４６０が有する開口部に、水、水素などの不純物に対するバリア性を有する導電体が形成される。これにより、トランジスタ５００と層ＯＳＬの上方とを、バリア層により分離することができ、層ＯＳＬの上方からトランジスタ５００への水、水素などの不純物の拡散を抑制することができる。
　また、絶縁体４６４、及び導電体４６６上には、絶縁体４７０と、絶縁体４７２と、が順に積層されている。
　絶縁体４７０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４７０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体４７２は、平坦化膜としての機能を有する。また、絶縁体４７２は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体４７２としては、絶縁体３２４に適用できる材料を用いることができる。
　また、絶縁体４７０、及び絶縁体４７２のそれぞれの、一部の導電体４６６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体４９３が設けられている。また、導電体４９３は、絶縁体４７２上にも形成されている。その後、エッチング処理などによって、導電体４９３を配線、端子、パッドなどの形にパターニングする。
　導電体４９３としては、例えば、銅、アルミニウム、錫、亜鉛、タングステン、銀、白金、金などを用いることができる。また、導電体４９３は、導電体３６６、又は導電体４０６に適用できる材料を用いることができる。
　次に、絶縁体４７２、及び導電体４９３を覆うように絶縁体４９２が成膜され、その後、導電体４９３が露出するまで、化学機械研磨（ＣＭＰ）法等を用いた平坦化処理が行われる。これにより、絶縁体４９２と導電体４９３との平坦性を高めることができる。
　絶縁体４９２としては、例えば、絶縁体３６２と同様に、平坦化膜として機能する絶縁体を設けることが好ましい。そのため、絶縁体４９２としては、例えば、絶縁体３６２などに適用できる材料を用いることができる。
　次に、絶縁体４９２、及び導電体４９３上に、絶縁体４９４、及び絶縁体４９５が順に成膜される。その後、導電体４９３が露出するように、絶縁体４９４、及び絶縁体４９５に開口部を形成し、当該開口部に導電体４９６を形成する。
　絶縁体４９４としては、例えば、絶縁体３６２と同様に、平坦化膜として機能する絶縁体を設けることが好ましい。そのため、絶縁体４９４としては、例えば、絶縁体３６２などに適用できる材料を用いることができる。
　絶縁体４９５としては、例えば、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４９５としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　導電体４９６としては、例えば、導電体４９３に適用できる材料を用いることができる。また、導電体４９６としては、導電体４９６上に後述する導電体４９７を形成可能な材料であることが好ましい。
　導電体４９６上には、例えば、実施の形態１で説明した半導体装置ＰＳＤ１のバンプＨＢＬに相当する導電体４９７が設けられる。導電体４９７は、例えば、はんだを用いて形成することができる。又は、導電体４９７は、例えば、Ｓｎ、Ｃｕ、Ａｇ、Ａｕ、Ｂｉなどから選ばれた一、若しくは二以上の合金を用いて形成することができる。なお、図１０では、一例として、導電体４９７をボール型のバンプとして図示しているが、円錐、四角錐などの錐形型、マッシュルーム型、柱状型などのバンプを用いてもよい。また、導電体４９７の形成方法としては、電気めっき法、無電解めっき法、印刷法などが挙げられる。
＜半導体装置の構成例２＞
　次に、実施の形態１で説明した半導体装置ＰＳＤ３の構成例について説明する。図１２は、半導体装置ＰＳＤ３の構成例を模式的に表した断面図であり、半導体装置ＰＳＤ３は、一例として、半導体装置ＰＳＤ１と同様に、トランジスタ３００と、トランジスタ５００と、を有する。
　半導体装置ＰＳＤ３は、層ＯＳＬを形成した後に、層ＯＳＬ上にダイＳＣＤが実装された構成となっているため、層ＯＳＬに含まれているトランジスタ５００の上下の向きは、ダイＳＣＤに含まれているトランジスタ３００の上下の向きと異なっている。これは、半導体装置ＰＳＤ３の層ＯＳＬでは、トランジスタ５００の下方から配線、絶縁体などの形成がされていき、トランジスタ５００の上方でダイＳＣＤと電気的に接続するための配線、端子、パッドなどが設けられるからである。
　なお、図１２の半導体装置ＰＳＤ３において、上述した半導体装置ＰＳＤ１の構成例の説明と同じ内容である箇所については、説明を省略する。
　半導体装置ＰＳＤ３の層ＯＳＬは、絶縁体４０２、及び導電体４０６から、後述する絶縁体４８２、及び導電体４８６まで順に形成されている。なお、層ＯＳＬにおいて、絶縁体４０２、及び導電体４０６から、絶縁体４７２、絶縁体４７４、及び導電体４７６までの構成、作製方法などについては、上述した半導体装置ＰＳＤ１の層ＯＳＬの構成例を参酌する。
　絶縁体４７４、及び導電体４７６上には、導電体４８６が形成されている。導電体４８６は、層ＯＳＬにおける、ダイＳＣＤと接続するための複数の配線、端子、パッドなどに相当する。また、絶縁体４７４上には、層ＯＳＬの複数の配線、端子、パッドなどを分離するための絶縁体４８２が形成されている。
　絶縁体４７４、及び導電体４８６の形成方法としては、例えば、先に、導電体４８６を成膜し、その後、エッチング処理などによって、導電体４８６を配線、端子、パッドなどの形にパターニングする。次に、絶縁体４７４、及び導電体４８６を覆うように絶縁体４８２を成膜し、その後、導電体４８６が露出するまで、化学機械研磨（ＣＭＰ）法等を用いた平坦化処理を行う。これにより、導電体４８６を配線、端子、パッドなどとして層ＯＳＬに形成することができる。
　また、半導体装置ＰＳＤ３のダイＳＣＤは、基板３１０上にトランジスタ３００が形成され、また、トランジスタ３００上に絶縁体３２０、絶縁体３３２、及び導電体３２８が形成されている。また、絶縁体３２０、絶縁体３３２、及び導電体３２８上には、絶縁体３２４、絶縁体３２６、及び導電体３３０から絶縁体３６２、絶縁体３７０、及び導電体３６６までが形成されている。なお、半導体装置ＰＳＤ３のダイＳＣＤの構成、作製方法などについては、上述した半導体装置ＰＳＤ１のダイＳＣＤの構成例を参酌する。
　半導体装置ＰＳＤ３において、ダイＳＣＤの導電体３６６は、導電体３７６を介して、層ＯＳＬの導電体４８６に電気的に接続されている。導電体３７６は、実施の形態１で説明した半導体装置ＰＳＤ１のバンプＢＰに相当する。導電体３７６としては、例えば、はんだを用いて形成することができる。又は、導電体３７６は、例えば、Ｓｎ、Ｃｕ、Ａｇ、Ａｕ、Ｂｉなどから選ばれた一、若しくは二以上の合金を用いて形成することができる。なお、図１２では、一例として、導電体３７６をボール型のバンプとして図示しているが、円錐、四角錐などの錐形型、マッシュルーム型、柱状型などのバンプを用いてもよい。また、導電体４８６の形成方法としては、電気めっき法、無電解めっき法、印刷法などが挙げられる。
　また、半導体装置ＰＳＤ３において、層ＯＳＬと、ダイＳＣＤと、は、例えば、フリップチップボンディングによって接合することができる。図１２の半導体装置ＰＳＤ３では、絶縁性樹脂として絶縁体３８０が層ＯＳＬと、ダイＳＣＤと、の間に注入されている。絶縁体３８０は、実施の形態１で説明した半導体装置ＰＳＤ３の絶縁性樹脂ＩＪに相当する。
　なお、図１０、及び図１２には図示していないが、半導体装置ＰＳＤ１、及び半導体装置ＰＳＤ３は、容量素子を有してもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図１３Ａを用いて説明を行う。図１３Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図１３Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図１３Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１３Ｂに示す（横軸は２θ［ｄｅｇ．］とし、また、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１３Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１３Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１３Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図１３Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１３Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１３Ｃに示す。図１３Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１３Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図１３Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図１３Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥などの生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物、欠陥（酸素欠損など）などの少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼称する場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコン、炭素などが含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、炭素などの濃度と、酸化物半導体との界面近傍のシリコン、炭素などの濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、半導体ウェハ、当該半導体ウェハを切り出すことで得られる半導体チップ、当該半導体チップをＦＯＷＬＰで組み込んだ半導体装置などについて説明する。
＜半導体ウェハ、及び半導体チップ＞
　初めに、回路などが形成された半導体ウェハの例を、図１４Ａを用いて説明する。
　図１４Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
　ダイシング工程を行うことにより、図１４Ｂに示すような半導体チップ４８００ａを、半導体ウェハ４８００から切り出すことができる。半導体チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の半導体装置に係る素子基板の形状は、図１４Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜半導体装置＞
　図１４Ｃに半導体装置４７００の斜視図を示す。図１４Ｃに示す半導体装置４７００は、再配線層４７１６の上方に半導体チップ４８００ａを実装して、半導体チップ４８００ａを覆うように再配線層４７１６の上方に封止材４７１１が設けられている。なお、図１４Ｃは、半導体装置４７００の内部を示すために、封止材４７１１の一部を示していない。
　図１４Ｄは、半導体装置４７００の下面側の斜視図である。半導体装置４７００の下面には、一例として、バンプ４７１７としたＢＧＡ（Ｂａｌｌ　ｇｒｉｄ　ａｒｒａｙ）を有する。なお、半導体装置４７００は、ＢＧＡに限らず、ＬＧＡ、ＰＧＡなどを有してもよい。
　また、半導体装置４７００は、ＢＧＡ、ＬＧＡ、又はＰＧＡに限らず、様々な実装方法を用いて他の基板に実装してもよい。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いてもよい。
　また、半導体装置４７００、半導体チップ４８００ａなどに重ねるようにヒートシンク（放熱板）を設けてもよい。
　上述したとおり、ＦＯＷＬＰによって半導体チップ４８００ａをパッケージすることによって、半導体装置４７００を作製することができる。なお、半導体装置４７００としては、例えば、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７００は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　半導体装置４７００をプリント基板などに実装することによって、電子機器などに備えられるメインボード、システムボードなどの回路基板を作成することができる。図１４Ｅには、一例として、半導体装置４７００が実装された基板（実装基板４７０４）の斜視図を示している。また、図１４Ｅには、半導体装置４７００は、例えば、プリント基板４７０２に実装されている。このように、半導体装置が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることによって、実装基板４７０４が完成する。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図１５には、例えば、半導体装置４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図１５に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　また、図１５には図示していないが、情報端末５５００は、記憶装置、撮像装置、表示装置などの半導体装置を有する。ここで、例えば、情報端末５５００に、再配線層にＣＭＬ回路が設けられた半導体装置４７００を適用することによって、半導体装置４７００に含まれる回路と、半導体装置４７００の外部回路と、の間において、信号を高速に伝送することができる。これにより、情報端末５５００の処理速度を速めることができる。
［ウェアラブル端末］
　また、図１５には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、再配線層にＣＭＬ回路が設けられた半導体装置４７００を適用することによって、ウェアラブル端末の処理速度を速めることができる。
［情報端末］
　また、図１５には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、デスクトップ型情報端末５３００に備わる半導体装置の消費電力を低減することができる。
　なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図１５に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図１５には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　また、電気冷凍冷蔵庫５８００は、通信機器が備えられて、ネットワークに接続できる構成としてもよい。つまり、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電子機器としてもよい。また、電気冷凍冷蔵庫５８００に、再配線層にＣＭＬ回路が設けられた半導体装置４７００を適用することによって、例えば、電気冷凍冷蔵庫５８００のＩｏＴに関する処理速度を速めることができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ　Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図１５には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図１５には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図１５に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図１５に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００に、再配線層にＣＭＬ回路が設けられた半導体装置４７００を適用することによって、携帯ゲーム機５２００の処理速度を速めることができる。
　図１５では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図１５には移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は、上述したインストゥルメントパネル、撮像装置などに適用することができる。特に、半導体装置の再配線層にＣＭＬ回路が設けられていることによって、自動車５７００に備えられるインストゥルメントパネル、撮像装置などの処理速度を速めることができる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置を適用して、処理速度を速めることができることができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図１５には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に、再配線層にＣＭＬ回路が設けられた半導体装置４７００を適用することによって、デジタルカメラ６２４０の処理速度を速めることができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図１５には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　上述したデジタルカメラ６２４０と同様に、ビデオカメラ６３００に、再配線層にＣＭＬ回路が設けられた半導体装置４７００を適用することによって、ビデオカメラ６３００の処理速度を速めることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＰＳＤ：半導体装置、ＳＣＤ：ダイ、ＰＲ：絶縁体、ＯＳＬ：層、ＨＢＬ：バンプ、ＢＳＡ：基板、ＳＩＬ：層、ＥＴ：接続端子、ＯＴｒ：トランジスタ、ＳＩＣ：回路、ＯＳＣ：回路、ＥＸＴ１：外部端子、ＥＸＴ２：外部端子、ＤＥＶ：回路、ＲＧＣＭ：回路、ＨＳＴＣ：回路、ＣＭ：差動増幅回路、ＣＭ１：差動増幅回路、ＣＭ２：差動増幅回路、ＣＭ［１］：差動増幅回路、ＣＭ［２］：差動増幅回路、ＣＭ［ｎ−１］：差動増幅回路、ＣＭ［ｎ］：差動増幅回路、ＣＭ［ｍ］：差動増幅回路、ＣＭ［ｎ＋１］：差動増幅回路、ＣＭ［ｍ＋１］：差動増幅回路、ＣＭＡ：差動増幅回路、ＣＭＢ：差動増幅回路、Ｃ１Ｐ：容量、Ｃ１Ｎ：容量、ＬＥ１Ａ：負荷、ＬＥ１Ｂ：負荷、ＬＥ２Ｐ：負荷、ＬＥ２Ｎ：負荷、ＤＴｒＡ：トランジスタ、ＤＴｒＢ：トランジスタ、ＴｒＣ：トランジスタ、ＩＴｒＡ：トランジスタ、ＩＴｒＢ：トランジスタ、ＤＥＡ：ダイオード、ＤＥＢ：ダイオード、ＣＣ：電流源、ＶＢＬ１：配線、ＶＢＬ２：配線、ＶＤＥ：配線、ＶＳＥ：配線、ＢＧＥ１：配線、ＢＧＥ２：配線、ＶＡＬ：配線、ＯＣＬＮ：端子、ＯＣＬＰ：端子、ＨＩＰ：端子、ＨＩＮ：端子、ＨＯＮ：端子、ＨＯＰ：端子、ＩＮＰ：端子、ＩＮＮ：端子、ＯＵＴＰ：端子、ＯＵＴＮ：端子、ＰＳＤ１：半導体装置、ＰＳＤ２：半導体装置、ＰＳＤ３：半導体装置、ＰＳＤ４：半導体装置、ＢＳＢ：基板、ＳＢ：支持体、ＲＬ：剥離層、ＢＰ：バンプ、ＩＪ：絶縁性樹脂、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、３００：トランジスタ、３１０：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３３２：絶縁体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６６：導電体、３７０：絶縁体、３７６：導電体、３８０：絶縁体、４０２：絶縁体、４０６：導電体、４１０：絶縁体、４１２：絶縁体、４１４：絶縁体、４１６：導電体、４２０：絶縁体、４２２：絶縁体、４２４：絶縁体、４２６：導電体、４３０：絶縁体、４３２：絶縁体、４３４：絶縁体、４３６：導電体、４５０：導電体、４５１：絶縁体、４５２：絶縁体、４５４：絶縁体、４５６：導電体、４６０：絶縁体、４６２：絶縁体、４６４：絶縁体、４６６：導電体、４７０：絶縁体、４７２：絶縁体、４７４：絶縁体、４７６：導電体、４８２：絶縁体、４８６：導電体、４９２：絶縁体、４９３：導電体、４９４：絶縁体、４９５：絶縁体、４９６：導電体、４９７：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１３：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、４７００：半導体装置、４７０２：プリント基板、４７０４：実装基板、４７１１：封止材、４７１６：再配線層、４７１７：バンプ、４８００：半導体ウェハ、４８００ａ：半導体チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (6)

  1. 　２つの面を有する層と、半導体チップと、外部端子と、を有し、
    　前記半導体チップは、前記層の一方の面側に設けられ、
    　前記外部端子は、前記層の他方の面側の、少なくとも前記半導体チップと重畳しない領域に設けられ、
    　前記半導体チップは、第１トランジスタを含む第１回路を有し、
    　前記層は、第２トランジスタを含む第２回路を有し、
    　前記第１回路は、前記第２回路に電気的に接続され、
    　前記第２回路は、前記外部端子に電気的に接続され、
    　前記第２トランジスタは、チャネル形成領域に金属酸化物を含む、
    　半導体装置。
  2. 　請求項１において、
    　前記第２回路は、ＣＭＬ回路である、
    　半導体装置。
  3. 　請求項１、又は請求項２において、
    　前記層の一方の面の上方と、前記半導体チップの側面と、には、絶縁体が設けられている、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記半導体チップは、接続端子を有し、
    　前記第１回路と前記第２回路とは、前記接続端子を介して電気的に接続され、
    　前記外部端子のピッチ幅は、前記接続端子のピッチ幅よりも大きい、
    　半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記金属酸化物は、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンから選ばれた一種、又は二種以上の元素）と、亜鉛と、を有する、
    　半導体装置。
  6. 　請求項１乃至請求項５のいずれか一の半導体装置と、筐体と、を有する電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7359754B2 (ja) * 2018-04-20 2023-10-11 株式会社半導体エネルギー研究所 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251912A (ja) * 2007-03-30 2008-10-16 Nec Corp 半導体装置及びその製造方法
US20110285005A1 (en) * 2010-05-18 2011-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
JP2015188052A (ja) * 2014-03-14 2015-10-29 株式会社東芝 半導体装置及びその製造方法
JP2018038038A (ja) * 2016-08-30 2018-03-08 株式会社半導体エネルギー研究所 差動信号を受信するレシーバ、レシーバを有するｉｃ、および表示装置
WO2019202431A1 (ja) * 2018-04-20 2019-10-24 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5848679B2 (ja) 2012-09-04 2016-01-27 ルネサスエレクトロニクス株式会社 差動出力回路および半導体装置
JP6127759B2 (ja) 2013-06-14 2017-05-17 富士通株式会社 伝送回路および出力回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251912A (ja) * 2007-03-30 2008-10-16 Nec Corp 半導体装置及びその製造方法
US20110285005A1 (en) * 2010-05-18 2011-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
JP2015188052A (ja) * 2014-03-14 2015-10-29 株式会社東芝 半導体装置及びその製造方法
JP2018038038A (ja) * 2016-08-30 2018-03-08 株式会社半導体エネルギー研究所 差動信号を受信するレシーバ、レシーバを有するｉｃ、および表示装置
WO2019202431A1 (ja) * 2018-04-20 2019-10-24 株式会社半導体エネルギー研究所 半導体装置

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