WO2021156700A1 - 半導体装置、及び撮像装置 - Google Patents

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WO2021156700A1
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transistor
insulator
conductor
oxide
terminal
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井上広樹
米田誠一
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株式会社半導体エネルギー研究所
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Definitions

  • One aspect of the present invention relates to a semiconductor device and an imaging device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, an operation method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and sensors. , Processors, electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • Logic circuits can be classified into, for example, static logic circuits, dynamic logic circuits, pseudo logic circuits, and the like. Since a dynamic logic circuit is a circuit that operates by temporarily holding data, a transistor leakage current becomes a problem as compared with a static logic circuit. If the leakage current of the transistor is large, the data held by the dynamic logic circuit will be destroyed. Leakage current is caused in part by the off-current that flows out when the transistor is in the off state.
  • Patent Document 1 and Patent Document 2 disclose that a transistor whose channel is formed of an oxide semiconductor is provided to reduce a leakage current of a dynamic logic circuit.
  • the manufacturing process of the semiconductor device may be shortened by using the same material as the material contained in the channel forming region of a plurality of transistors of the semiconductor device.
  • the material a metal oxide containing indium, gallium, zinc and the like can be used.
  • a metal oxide containing indium (for example, In oxide) or a metal oxide containing zinc (for example, Zn oxide) an n-type semiconductor can be produced, but a p-type semiconductor has mobility and reliability. Difficult to produce in terms of sex. Therefore, when manufacturing a semiconductor device, it is preferable to use a unipolar circuit composed of transistors (n-channel transistors) including n-type semiconductors. However, since the unipolar circuit does not include a transistor (p-channel type transistor) including a p-type semiconductor, the circuit area tends to be large unlike a CMOS circuit.
  • a level shifter (referred to as a negative voltage level shifter) that shifts the input potential to VSSL, which is a lower potential, is configured as a unipolar circuit including an n-channel transistor.
  • VSS which is an input signal
  • the gate-source voltage of the n-channel transistor may be higher than the threshold voltage.
  • the channel transistor may not turn off. If the n-channel transistor is not turned off, the negative voltage level shifter has a circuit configuration in which a steady current flows, so that power consumption may increase.
  • the level shifter has not only the function of a negative voltage level shifter but also the function of a positive voltage level shifter that shifts the input potential to a higher potential. Further, it is preferable that the level shifter has a circuit configuration in which only either a negative voltage level shifter or a positive voltage level shifter functions, depending on the situation.
  • One aspect of the present invention is to provide a semiconductor device having a function of shifting an input voltage to a lower voltage or a higher voltage. Alternatively, one aspect of the present invention is to provide a semiconductor device with reduced power consumption. Alternatively, one aspect of the present invention is to provide a semiconductor device having a reduced circuit area.
  • one aspect of the present invention is to provide a novel semiconductor device.
  • one aspect of the present invention is to provide an imaging device having the above-mentioned semiconductor device.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from descriptions in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is a semiconductor device having a first transistor, a second transistor, a third transistor, a fourth transistor, a first capacitance, an input terminal, and an output terminal.
  • the first terminal of the first transistor is electrically connected to the first terminal of the second transistor and the output terminal.
  • the second terminal of the second transistor is electrically connected to the first terminal of the third transistor.
  • the first terminal of the fourth transistor is electrically connected to the gate of the second transistor and the first terminal of the first capacitance, and the second terminal of the first capacitance is electrically connected to the input terminal.
  • the first transistor, the second transistor, the third transistor, and the fourth transistor may each have the same polarity.
  • the first potential is input to the input terminal
  • the second potential is input to the second terminal of the first transistor
  • the second potential of the third transistor is used.
  • the first transistor has a function of precharging the output terminal to the second potential when the first transistor is on.
  • the second transistor preferably has a function of turning on or off according to the first potential input to the input terminal when the fourth transistor is in the off state.
  • the second potential is precharged to the output terminal, the first transistor is turned off, and then the third transistor is turned on, so that the potential of the output terminal is changed to the second potential or the second potential. It is preferable to have a function of setting three potentials.
  • one aspect of the present invention is a semiconductor device having a first transistor, a second transistor, a third transistor, a fourth transistor, a first capacitance, an input terminal, and an output terminal.
  • the first terminal of the first transistor is electrically connected to the first terminal and the output terminal of the third transistor, and the second terminal of the third transistor is electrically connected to the first terminal of the second transistor.
  • the first terminal of the fourth transistor is electrically connected to the gate of the second transistor and the first terminal of the first capacitance, and the second terminal of the first capacitance is electrically connected to the input terminal.
  • the first potential may be input to the input terminal.
  • the first transistor, the second transistor, the third transistor, and the fourth transistor may each have the same polarity.
  • the first potential is input to the input terminal
  • the second potential is input to the second terminal of the first transistor
  • the second potential of the second transistor is input.
  • the first transistor precharges the output terminal to the second potential when the first transistor is on.
  • the second transistor has a function of turning on or off according to the first potential input to the input terminal when the fourth transistor is in the off state.
  • the potential of the output terminal is changed to the second potential or the second potential by turning on the third transistor after the second potential is precharged to the output terminal and the first transistor is turned off. It is preferable to have a function of setting three potentials.
  • one aspect of the present invention may be a semiconductor device having a second capacity in the configuration of (1) or (4) above.
  • the first terminal of the second capacitance is electrically connected to the first terminal of the first transistor, the first terminal of the second transistor, and the output terminal.
  • each of the first transistor to the fourth transistor has a metal oxide or silicon in the channel forming region. May be good.
  • the first capacitance may include a fifth transistor.
  • the fifth transistor has a metal oxide or silicon in the channel forming region. Further, the gate of the fifth transistor functions as one of the first terminal or the second terminal of the first capacitance, and the first terminal and the second terminal of the fifth transistor are the first terminal or the second terminal of the first capacitance. Acts as the other of.
  • one aspect of the present invention is an imaging device including the semiconductor device according to any one of (1) to (7) above and a photoelectric conversion element. Further, the photoelectric conversion element is preferably located above the first transistor to the fourth transistor.
  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element transistor, diode, photodiode, etc.
  • the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have the semiconductor device.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (digital-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source , Switching circuit, amplification circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplification circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected with another circuit in between) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor. (Terminals, etc.), transistor drains (or second terminals, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. Note that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • circuit diagram shows that the independent components are electrically connected to each other, one component has the functions of a plurality of components.
  • one component has the functions of a plurality of components.
  • the term "electrically connected” as used herein includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring, or the like. Therefore, in the present specification and the like, the “resistive element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” can be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”, and conversely, “resistance", “load”, and “region having a resistance value”. Can be rephrased as a term such as “resistive element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value, a parasitic capacitance, a transistor gate capacitance, and the like. Can be. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic capacitance appearing between the wirings. , The gate capacitance that appears between the gate and one of the source or drain of the transistor.
  • capacitor element means “capacitive element” and “parasitic”. It can be paraphrased into terms such as “capacity” and “gate capacitance”.
  • the term “pair of electrodes” in “capacity” can be rephrased as “pair of conductors", “pair of conductive regions”, “pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type, p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain can be paraphrased.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit or the like, the potential output from the circuit or the like also changes.
  • the terms “high level potential” and “low level potential” do not mean a specific potential.
  • both of the two wires “function as a wire that supplies a high level potential”
  • the high level potentials provided by both wires do not have to be equal to each other.
  • both of the two wires are described as “functioning as a wire that supplies a low level potential”
  • the low level potentials given by both wires do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified.
  • the carriers referred to here include electrons, holes, anions, cations, complex ions, etc., and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolyte, vacuum, etc.).
  • the "current direction” in the wiring or the like shall be the direction in which the positive carrier moves, and shall be described as a positive current amount.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no notice about the positive or negative of the current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. It can be paraphrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like may be the component referred to in “second” in another embodiment or in the claims. There can also be. Further, for example, the component mentioned in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the terms “upper” and “lower” do not limit the positional relationship of the components directly above or below and in direct contact with each other.
  • the electrode B on the insulating layer A it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • membrane and layer can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” also includes a case where a plurality of “electrodes” or “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of the “wiring” or the “terminal”, and for example, the “terminal” can be a part of the “wiring” or the “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power supply line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power supply line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • terms such as “signal line” may be changed to terms such as "power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may cause, for example, a high defect level density in a semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, group 15 elements, and components other than the main components.
  • transition metals and the like and in particular, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements other than hydrogen, Group 2 elements, Group 13 elements, Group 15 elements, oxygen, and the like. There is.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • the "non-conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical System) technology.
  • the switch has an electrode that can be moved mechanically, and the movement of the electrode controls conduction and non-conduction.
  • parallel means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • one aspect of the present invention it is possible to provide a semiconductor device having a function of shifting an input voltage to a lower voltage or a higher voltage.
  • one aspect of the present invention can provide a semiconductor device with reduced power consumption.
  • a novel semiconductor device can be provided by one aspect of the present invention.
  • an imaging device having the above semiconductor device can be provided.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from those described in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 2 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 3 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 4A is a circuit diagram showing a configuration example of capacitance
  • FIG. 4B is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 5 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 6 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 7 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • 8A to 8C are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 1 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 2 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 3 is a circuit diagram showing a configuration example of a semiconductor device
  • FIG. 9 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 10 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • 11A and 11B are schematic cross-sectional views showing a configuration example of a transistor.
  • 12A and 12B are schematic cross-sectional views showing a configuration example of a transistor.
  • 13A is a top view showing a configuration example of the capacitance
  • FIGS. 13B and 13C are cross-sectional perspective views showing a configuration example of the capacitance.
  • 14A is a top view showing a configuration example of the capacitance
  • FIG. 14B is a cross-sectional view showing the configuration example of the capacitance
  • FIG. 14A is a top view showing a configuration example of the capacitance
  • FIG. 14B is a cross-sectional view showing the configuration example of the capacitance
  • FIG. 14C is a cross-sectional perspective view showing the configuration example of the capacitance.
  • FIG. 15 is a schematic cross-sectional view showing a configuration example of the imaging device.
  • FIG. 16 is a schematic cross-sectional view showing a configuration example of the imaging device.
  • FIG. 17A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 17B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 17C is a diagram for explaining the microelectron diffraction pattern of crystalline IGZO.
  • .. 18A is a perspective view showing an example of a semiconductor wafer
  • FIG. 18B is a perspective view showing an example of a chip
  • FIGS. 18C and 18D are perspective views showing an example of an electronic component.
  • 19A to 19F are perspective views of a package and a module containing an imaging device.
  • FIG. 20 is a perspective view showing an example of an electronic device.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term OSFET or OS transistor is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content (may be a part of the content) described in one embodiment is the other content (may be a part of the content) described in the embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • more figures can be formed.
  • the level shifter in the present specification and the like is a potential level conversion circuit that converts an input voltage level into another voltage level. At this time, the other voltage may be lower or higher than the input voltage. Depending on the input voltage, the same voltage as the input voltage may be output without performing level shift.
  • the level shifter in the present specification and the like may have a function of level-shifting the input high level potential to the first potential and level-shifting the input low level potential to the second potential.
  • the first potential may be a potential higher than the high level potential, a high level potential, or a potential lower than the high level potential
  • the second potential may be a potential higher than the low level potential, a low level potential, or a low level potential.
  • the potential may be lower than.
  • one of the input high level potential or the low level potential is level-shifted to a potential higher than the high level potential, and the other of the input high level potential or the low level potential is used. May have a function of level-shifting to a potential lower than the low-level potential.
  • the level shifter which is a semiconductor device according to one aspect of the present invention, is a circuit using the architecture of a dynamic logic circuit.
  • a dynamic logic circuit is, for example, a circuit in which a circuit is driven by an operation including temporarily holding data, precharging an electric potential, evaluating, and the like.
  • FIG. 1 shows a configuration example of the level shifter.
  • the level shifter 100 has a transistor Tr1, a transistor Tr2, a transistor Tr3, a transistor Tr4, a capacitance C1, and a capacitance CL.
  • the transistors Tr1 to Tr4 are preferably OS transistors as an example.
  • the channel forming region of the transistors Tr1 to Tr4 is more preferably an oxide containing at least one of indium, gallium, and zinc.
  • indium and element M element M includes, for example, aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, etc.
  • oxides containing at least one of zinc may be used. It is more preferable that the transistors Tr1 to Tr4 have the transistor structure described in the second embodiment.
  • the transistors Tr1 to Tr4 may be, as an example, a transistor having silicon in the channel forming region (referred to as a Si transistor in the present specification).
  • a Si transistor in the present specification.
  • the silicon for example, amorphous silicon (sometimes referred to as hydride amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon and the like can be used.
  • transistors Tr1 to Tr4 other than the OS transistor and the Si transistor, for example, a transistor in which Ge or the like is included in the channel forming region, or a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, or SiGe forms a channel.
  • Transistors included in the region, transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like can be used.
  • Each of the transistors Tr1 to Tr4 has the same structure and material as each other (for example, materials such as a semiconductor, an insulator, and a conductor included in the channel forming region), so that the transistors Tr1 to Tr4 are the same. Since the production can be performed by a process, the production process of the level shifter 100 can be shortened.
  • the semiconductor device according to one aspect of the present invention is not limited to this, and may be, for example, a transistor in which a part of the transistors Tr1 to Tr4 has a different structure and material.
  • the transistor Tr1, the transistor Tr3, and the transistor Tr4 may be an OS transistor
  • the transistor Tr2 may be a Si transistor.
  • a back gate is shown for the transistors Tr1 to Tr4, and the connection configuration of the back gate is not shown, but the electrical connection destination of the back gate is determined at the design stage. be able to.
  • the gate and the back gate may be electrically connected in order to increase the on-current of the transistor. That is, for example, the gate of the transistor Tr1 and the back gate may be electrically connected, the gate of the transistor Tr2 and the back gate may be electrically connected, and the gate and the back of the transistor Tr3 may be electrically connected.
  • the gate may be electrically connected, or the gate of the transistor Tr4 and the back gate may be electrically connected.
  • the back gate of the transistor and an external circuit are electrically connected in order to fluctuate the threshold voltage of the transistor or to reduce the off current of the transistor.
  • a wiring for connection may be provided, and a potential may be applied to the back gate of the transistor by the external circuit or the like.
  • the threshold voltages of the transistors Tr1 to Tr4 are V TH1 , V TH2 , V TH3 , and V TH4 , respectively. Further, in the present specification and the like, unless otherwise specified, each of V TH1 to V TH4 is a real number larger than 0.
  • the transistors Tr1 to Tr4 shown in FIG. 1 have a back gate, but the semiconductor device according to one aspect of the present invention is not limited to this.
  • the transistors Tr1 to Tr4 shown in FIG. 1 may have a configuration that does not have a back gate, that is, a transistor having a single gate structure. Further, some transistors may have a back gate, and some other transistors may not have a back gate.
  • the transistors Tr1 to Tr4 shown in FIG. 1 are n-channel transistors, but the semiconductor device according to one aspect of the present invention is not limited thereto.
  • a part or all of the transistors Tr1 to Tr4 may be replaced with p-channel transistors.
  • the above-mentioned examples of changes regarding the structure and polarity of the transistor are not limited to the transistors Tr1 and Tr4.
  • the structure and polarity of the transistors may be changed in the same manner as described above.
  • the transistors Tr1 to Tr4 may operate in the saturation region when they are in the ON state. That is, when the transistors Tr1 to Tr4 are in the ON state, the gate voltage, source voltage, and drain voltage of the transistors Tr1 to Tr4 may be appropriately biased to the voltage within the operating range in the saturation region. And.
  • the first terminal of the transistor Tr1 is electrically connected to the wiring VDHE
  • the second terminal of the transistor Tr1 is electrically connected to the first terminal of the transistor Tr2 and the wiring BOTE
  • the gate of the transistor Tr1 is It is electrically connected to the wiring PRCE.
  • the second terminal of the transistor Tr2 is electrically connected to the first terminal of the transistor Tr3, and the gate of the transistor Tr2 is electrically connected to the first terminal of the transistor Tr4 and the first terminal of the capacitance C1.
  • the second terminal of the transistor Tr3 is electrically connected to the wiring VLSE, and the gate of the transistor Tr3 is electrically connected to the wiring EVE.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring VLSE, and the gate of the transistor Tr4 is electrically connected to the wiring CLPE. Further, the second terminal of the capacitance C1 is electrically connected to the wiring INE. Further, the first terminal of the capacitance CL is electrically connected to the wiring BOTE, and the second terminal of the capacitance CL is electrically connected to the wiring VLSE.
  • the level shifter 100 has a storage unit AM as an example.
  • the storage unit AM has a transistor Tr4 and a capacitance C1 as an example.
  • the electrical connection point between the gate of the transistor Tr2, the first terminal of the capacitance C1 and the first terminal of the transistor Tr4 is referred to as a node FN.
  • the storage unit AM has a function of holding an electric potential in the node FN. Specifically, for example, in the storage unit AM, when a high level potential is input to the wiring CLPE and the transistor Tr4 is turned on, the node FN and the wiring VLSE are in a conductive state, and the potential of the node FN is changed. It becomes the potential given by the wiring VLSE.
  • the storage unit AM can hold the potential given by the wiring VLSE to the node FN.
  • the capacitance CL is provided to stabilize the output signal from the wiring BOTE. Specifically, for example, when a voltage is output to the wiring BOTE and the transistor Tr1 and the transistor Tr2 are in the off state, the voltage can be held by the capacitance CL. On the other hand, when the capacitance CL is not provided, the voltage of the wiring BOTE may fluctuate due to the leakage current from the transistor Tr1, the transistor Tr2, and the like. Therefore, it is preferable that the level shifter 100 is provided with a capacitance CL. If the output signal from the wiring BOTE does not change unfavorably due to parasitic capacitance or the like, the level shifter 100 may not be provided with a capacitance CL.
  • Wiring VDHE functions as wiring that gives a constant voltage, for example.
  • the constant voltage is the power supply voltage on the high level side of the level shifter 100.
  • the power supply voltage is referred to as VDDH.
  • Wiring VLSE functions as wiring that gives a constant voltage, for example.
  • the constant voltage is the power supply voltage on the low level side of the level shifter 100.
  • the power supply voltage is referred to as VSSL.
  • VSSL has a voltage lower than VDDH.
  • the wiring INE is electrically connected to the input terminal of the level shifter 100, and the wiring INE functions as a wiring for applying an input voltage to the input terminal.
  • the input voltage can be a voltage output from a logic circuit or the like that is electrically connected to the level shifter 100 via the wiring INE.
  • the input voltage (output voltage of the logic circuit) can be, for example, a high level potential or a low level potential.
  • the high level potential is referred to as VDD
  • VSS the low level potential
  • VDD has a voltage higher than VSS and a voltage lower than VDDH.
  • VSS has a voltage higher than VSSL.
  • the wiring PRCE functions as a wiring for controlling the presence or absence of a potential charge from the wiring VDHE to the wiring BOTE.
  • the wiring PRCE may be a wire that gives the VDDH + V TH1 or VSS.
  • VTH1 is the threshold voltage of the transistor Tr1.
  • the high level potential wiring PRCE gives may be VDDH not VDDH + V TH1, or a potential of more than VDDH + V TH1.
  • the wiring EVE functions as a wiring that gives an evaluation signal, for example.
  • the wiring EVE can be wiring that gives VDDH + VTH3 or VSS.
  • the V TH3 is the threshold voltage of the transistor Tr3.
  • the high level potential wiring EVE gives may be VDDH not VDDH + V TH3, or a potential of more than VDDH + V TH3.
  • the high level potential wiring EVE gives may be a potential below higher VDDH than V TH3.
  • the wiring CLPE functions as wiring for controlling switching between the ON state and the OFF state of the transistor Tr4.
  • the wiring CLPE can be a wiring that gives VDD or VSSL.
  • the high level potential given by the wiring CLPE may be VDD + V TH4 instead of VDD, or may be a potential exceeding VDD + V TH4.
  • the V TH4 is the threshold voltage of the transistor Tr4.
  • the wiring BOTE is electrically connected to the input terminal of the level shifter 100, and the wiring BOTE functions as a wiring for outputting the output voltage of the level shifter 100.
  • the level shifter 100 shifts VDD to VDDH, inverts the logic, and outputs VSSL to the wiring BOTE.
  • VSS is input to the wiring INE
  • the level shifter 100 shifts the level of VSS to VSSL and inverts the logic, and outputs VDDH to the wiring BOTE.
  • FIG. 2 is a timing chart showing changes in the voltages of the wiring CLPE, the wiring PRCE, the wiring EVE, the wiring INE, the node FN, and the wiring BOT in and around the time T1 to the time T9.
  • VSS is input to the wiring INE
  • VSSL is input to the wiring CLPE
  • VSSL is input to the wiring PRCE
  • VSSL is input to the wiring EVE at a time before the time T1.
  • VSSL or VSS is held in the node FN of the storage unit AM, and VDDH or VSSL is output to the wiring BOTE.
  • VDD is input to the wiring CLPE as a high level potential between the time T1 and the time T2.
  • VDD is input to the gate of the transistor Tr4, so that the gate-source voltage of the transistor Tr4 becomes VDD-VSSL.
  • V TH4 so that VDD-VSSL> V TH4
  • VSSL is input to the wiring CLPE as a low level potential.
  • the VSSL is input to the gate of the transistor Tr4, so that the gate-source voltage of the transistor Tr4 becomes 0.
  • the transistor Tr4 is turned off.
  • VSSL is input to the wiring PRCE as a low level potential.
  • data is input to the level shifter 100 between the time T3 and the time T4.
  • VDD is input to the wiring INE as a high level potential between the time T3 and the time T4.
  • the potential of the node FN fluctuates due to the capacitive coupling in the capacitance C1.
  • the potential of the node FN becomes VSSL + ⁇ (VDD-VSS) due to the capacitive coupling in the capacitance C1.
  • ⁇ is a capacitance coupling coefficient determined by the circuit configuration around the node FN and the like.
  • the timing of data input to the level shifter 100 is preferably between time T3 and time T4, preferably while VDDH is input to the wiring PRCE. That is, it is preferable that the VDD input to the wiring INE is performed while the VDDH is precharged in the wiring BOTE.
  • Non-overlap period (1) The period from time T4 to time T5 is a non-overlapping period.
  • the non-overlap period is a period provided so that the precharge period between the time T3 and the time T4 described above and the evaluation period between the time T5 and the time T6 described later do not overlap. .. If the precharge period and the evaluation period do not overlap, the non-overlap period may not be provided.
  • the second terminal of the transistor Tr2 and the wiring VLSE are in a conductive state, and the potential VSSL given by the wiring VLSE is input to the second terminal of the transistor Tr2.
  • V EVE having a potential higher than V TH3 and lower than VDDH may be input to the wiring EVE as a high level potential.
  • V TH2 satisfies ⁇ (VDD-VSS)> V TH2 , the transistor Tr2 is turned on.
  • the VSSL is input to the wiring EVE as a low level potential.
  • VSSL is input to the gate of the transistor Tr3.
  • Precharge period (2), data entry period (2) Between the time T6 and the time T7, the electric potential is precharged to the wiring BOTE. Specifically, the operation from time T3 to time T4 is similarly performed between time T6 and time T7. Therefore, the wiring PRCE is, VDDH + V TH1 is input as a high level potential, the potential of the wiring BOTE becomes VDDH.
  • VSSL is input to the wiring PRCE as a low level potential.
  • VSS is input to the wiring INE as a low level potential between the time T6 and the time T7.
  • the potential of the node FN fluctuates due to the capacitive coupling in the capacitance C1.
  • the potential of the wiring INE is VSS
  • the potential of the node FN returns to the potential of the node FN between the time T2 and the time T3. That is, the potential of the node FN between the time T6 and the time T7 is VSSL.
  • the timing of data input to the level shifter 100 is preferably between time T6 and time T7, preferably while VDDH is input to the wiring PRCE. That is, it is preferable that the VSS input to the wiring INE is performed while the wiring BOTE is precharged with VDDH.
  • Non-overlap period (2) The period from time T7 to time T8 is the same non-overlapping period as the period from time T4 to time T5. Therefore, for the non-overlapping period, the description of the operation between the time T4 and the time T5 will be taken into consideration.
  • VDDH After the output of VDDH is performed from the wiring BOTE, VSSL is input to the wiring EVE as a low level potential. As a result, the transistor Tr3 is turned off.
  • the input VDD can be level-shifted to VSS lower than VSS, or the input VSS can be level-shifted to VDDH higher than VDD.
  • the semiconductor device according to one aspect of the present invention is not limited to the configuration shown in FIG.
  • the semiconductor device according to one aspect of the present invention may have a circuit configuration of the level shifter 100 shown in FIG. 1 changed depending on the situation.
  • the level shifter 100 shown in FIG. 1 may be changed to the circuit configuration of the level shifter 100A shown in FIG.
  • the level shifter 100A has a configuration in which the transistor Tr2 and the transistor Tr3 are replaced in the level shifter 100.
  • the circuit configuration of the level shifter 100A of FIG. 3 will be described only in terms of differences from the level shifter 100 of FIG.
  • the first terminal of the transistor Tr1 is electrically connected to the first terminal of the transistor Tr3
  • the second terminal of the transistor Tr3 is electrically connected to the first terminal of the transistor Tr2
  • the second terminal of the transistor Tr2 is. It is electrically connected to the wiring VLSE.
  • level shifter 100A of FIG. 3 As an operation example of the level shifter 100A of FIG. 3, for example, the same as the timing chart of FIG. 2 which is an operation example of the level shifter 100 of FIG. 1 can be used.
  • the level shifter 100 shown in FIG. 1 may have a configuration in which each of the capacitance C1 and the capacitance CL has a transistor.
  • the capacitance C1 (capacity CL) includes the transistor Tc1 (transistor TcL).
  • the first terminal and the second terminal of the transistor Tc1 are set as one of the first terminal or the second terminal of the capacitance C1 (capacity CL)
  • the gate of the transistor Tc1 (transistor TcL) is set as the capacitance. It is the other of the first terminal or the second terminal of C1 (capacity CL).
  • the level shifter 100B shown in FIG. 4B has a configuration in which the capacitance C1 and the capacitance CL are replaced with transistors Tc1 and transistors TcL, respectively.
  • the threshold voltage of the transistor Tc1 (transistor TcL) is preferably lower than the voltage between the gate of the transistor Tc1 (transistor TcL) and the source or drain of the transistor Tc1 (transistor TcL). Further, in the level shifter 100B shown in FIG.
  • the transistor Tc1 (transistor TcL) can be manufactured as the capacitance C1 (transistor CL) in the step of forming the transistor. It can be omitted. That is, the time required for producing the level shifter 100B can be shortened.
  • the level shifter 100 shown in FIG. 1 may have a configuration in which the second terminal of the capacitance CL is electrically connected to another wiring instead of the wiring VLSE.
  • the configuration of the level shifter 100C shown in FIG. 5 can be used.
  • the level shifter 100C is different from the level shifter 100 in that the second terminal of the capacitance CL is electrically connected to the wiring VAL.
  • the wiring VAL functions as a wiring that applies a constant voltage, similarly to the wiring VLSE.
  • the constant voltage may be VSS, ground potential (GND), or the like, instead of VSS provided by the wiring VLSE.
  • the wiring VAL may be wiring that applies a voltage such as VDD or VDDH.
  • the wiring VAL may be electrically connected to the wiring VDHE.
  • the semiconductor device shown in FIG. 6 includes a transistor 300, a transistor 500, and a capacitive element 600.
  • 8A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 8B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 8C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region.
  • the transistor 500 has a characteristic that the off-current is small and the field effect mobility does not change even at a high temperature.
  • a semiconductor device for example, a transistor included in the level shifter 100, the level shifter 100A, the level shifter 100B, the level shifter 100C, etc. described in the above embodiment, it is possible to realize a semiconductor device whose operating ability does not decrease even at high temperatures. ..
  • the transistor 500 to the transistor Tr4 by utilizing the characteristic that the off-current is small, the potential written to the node FN of the storage unit AM can be held for a long time.
  • the transistor 500 is provided above the transistor 300, for example, and the capacitive element 600 is provided above the transistor 300 and the transistor 500, for example.
  • the capacitance element 600 can be a capacitance included in the level shifter 100, the level shifter 100A, the level shifter 100B, the level shifter 100C, and the like described in the above embodiment. Depending on the circuit configuration, the capacitive element 600 shown in FIG. 6 may not necessarily be provided.
  • the transistor 300 is provided on the substrate 311 and has a semiconductor region 313 composed of a conductor 316, an insulator 315, and a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. ..
  • the transistor 300 can be applied to, for example, the transistors included in the level shifter 100, the level shifter 100A, the level shifter 100B, the level shifter 100C, and the like described in the above embodiment.
  • the transistor Tr2 included in the level shifter 100 of FIG. 1 can be used.
  • FIG. 6 shows a configuration in which the gate of the transistor 300 is electrically connected to one of the source and drain of the transistor 500 via one of the pair of electrodes of the capacitive element 600, the level shifter 100 Depending on the configuration of the level shifter 100A, the level shifter 100B, the level shifter 100C, etc., one of the source or drain of the transistor 300 electrically connects to one of the source or drain of the transistor 500 via one of the pair of electrodes of the capacitive element 600.
  • the configuration may be such that one of the source or drain of the transistor 300 is electrically connected to the gate of the transistor 500 via one of the pair of electrodes of the capacitive element 600.
  • each terminal of the transistor 300 may be configured not to be electrically connected to each terminal of the transistor 500 and each terminal of the capacitance element 600.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • the substrate 311 it is preferable to use a semiconductor substrate (for example, a single crystal substrate or a silicon substrate) as the substrate 311.
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on-characteristics of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), GaN (gallium nitride), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 6 is an example, and the transistor 300 is not limited to its structure, and an appropriate transistor may be used according to the circuit configuration, driving method, and the like.
  • the configuration of the transistor 300 may be the same as that of the transistor 500 using an oxide semiconductor, as shown in FIG. The details of the transistor 500 will be described later.
  • the transistor 300 is provided on the substrate 312.
  • a semiconductor substrate may be used in the same manner as the substrate 311 of the semiconductor device of FIG.
  • the substrate 312 includes, for example, an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having a stainless steel still foil, a tungsten substrate, and a tungsten foil.
  • a substrate, a flexible substrate, a laminated film, a paper containing a fibrous material, a base film, or the like can be used.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • Examples of the flexible substrate, the laminated film, the base film and the like are as follows.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • acrylic examples include polypropylene, polyester, polyvinyl fluoride, polyvinyl chloride, and the like.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum nitride, aluminum nitride and the like can be used. Just do it.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition means a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property such that hydrogen, impurities, etc. do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 300.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitance element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in this order.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or wiring.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • the insulator 370, the insulator 372, and the insulator 374 are laminated in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or wiring.
  • the conductor 376 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 370 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • the insulator 380, the insulator 382, and the insulator 384 are laminated in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or wiring.
  • the conductor 386 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 380 having a barrier property against hydrogen.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described, but the semiconductor device according to the present embodiment has been described. It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • Insulator 510, insulator 512, insulator 514, and insulator 516 are laminated in this order on the insulator 384.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • a film having a barrier property such that hydrogen, impurities, etc. do not diffuse from the region where the substrate 311 or the transistor 300 is provided to the region where the transistor 500 is provided is used. Is preferable. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are embedded with a conductor 518, a conductor (for example, a conductor 503) constituting the transistor 500, and the like.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitance element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator arranged on the insulator 516 and the insulator 503.
  • 520 insulator 522 placed on insulator 520
  • insulator 524 placed on insulator 522
  • oxide 530a placed on insulator 524
  • oxide 530a placed on oxide 530a
  • the oxide 530b arranged on the oxide 530b, the conductor 542a and the conductor 542b arranged apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b arranged on the conductor 542a and the conductor 542b.
  • the oxide 530c arranged on the bottom surface and the side surface of the opening, the insulator 550 arranged on the forming surface of the oxide 530c, and the forming surface of the insulator 550. It has an arranged conductor 560 and. In this specification and the like, the conductor 542a and the conductor 542b are collectively referred to as the conductor 542.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550, a conductor 560b provided so as to be embedded inside the conductor 560a, and the conductor 560b. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 550.
  • oxide 530a, oxide 530b, and oxide 530c may be collectively referred to as oxide 530.
  • the transistor 500 shows a configuration in which three layers of oxide 530a, oxide 530b, and oxide 530c are laminated in a region where a channel is formed and in the vicinity thereof.
  • One aspect of the present invention is this. It is not limited to.
  • a single layer of oxide 530b, a two-layer structure of oxide 530b and oxide 530a, a two-layer structure of oxide 530b and oxide 530c, or a laminated structure of four or more layers may be provided.
  • the conductor 560 is shown as a two-layer laminated structure, but one aspect of the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 6, 8A, and 8B is an example, and the transistor 500 is not limited to the structure thereof, and an appropriate transistor may be used depending on the circuit configuration, driving method, and the like.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. Can be done.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the first gate electrode and the second gate electrode is referred to as a surroundd channel (S-channel) structure.
  • the conductor 503 has the same configuration as the conductor 518, and the conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the transistor 500 shows a configuration in which the conductor 503a and the conductor 503b are laminated, one aspect of the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductive material for the conductor 503a which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductor 503 also functions as a wiring
  • the conductor 503a does not necessarily have to be provided.
  • the conductor 503b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 is formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen deficiency in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • the insulator having an excess oxygen region it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • Oxides that desorb oxygen by heating are those in which the amount of oxygen desorbed in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectrum) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other to perform one or more of heat treatment, microwave treatment, or RF treatment.
  • heat treatment microwave treatment, or RF treatment.
  • water or hydrogen in the oxide 530 can be removed.
  • reactions occur which bonds VoH is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated.
  • the hydrogen generated as oxygen combines with H 2 O, it may be removed from the oxide 530 or oxide 530 near the insulator.
  • a part of hydrogen may be diffused or captured (also referred to as gettering) in the conductor 542a and the conductor 542b.
  • the microwave processing for example, it is preferable to use an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma for example, by using a gas containing oxygen and using a high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the pressure may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as the gas to be introduced into the apparatus for performing microwave treatment, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more and 30. It is better to do it at% or less.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 450 ° C. or lower, more preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO ).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to supplement the desorbed oxygen after heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of the oxidizing gas, and then the heat treatment may be continuously performed in an atmosphere of nitrogen gas or an inert gas.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to prevent the conductor 503 from reacting with oxygen contained in the insulator 524, the oxide 530 and the like.
  • the insulator 522 may be, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) in a single layer or in a laminated state. As transistors become finer and more integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba, Sr) TiO 3 (BST)
  • an insulator containing oxides of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 is a layer that suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Functions as.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon nitride nitride are suitable because they are thermally stable.
  • an insulator made of high-k material and silicon oxide or silicon oxide nitride an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • the insulator 520, the insulator 522, and the insulator 524 are shown as the second gate insulating film having a three-layer laminated structure.
  • the gate insulating film may have a single layer, two layers, or a laminated structure of four or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • oxide 530 a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium).
  • Hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • the In-M-Zn oxide that can be applied as the oxide 530 is preferably CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) and CAC-OS (Cloud-Aligned Compound Oxide Semiconductor).
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • CAC-OS Cloud-Aligned Compound Oxide Semiconductor
  • In—Ga oxide, In—Zn oxide, In oxide and the like may be used as the oxide 530.
  • a metal oxide having a low carrier concentration for the transistor 500 it is preferable to use a metal oxide having a low carrier concentration for the transistor 500.
  • the impurity concentration in the metal oxide may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the metal oxide.
  • oxygen vacancies and hydrogen combine to form a V O H.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • the metal oxide since hydrogen in the metal oxide is easily moved by stress such as heat and electric field, if the metal oxide contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the impurities such as hydrogen (dehydration, may be described as dehydrogenation.) It is important to supply oxygen to the metal oxide to compensate for the oxygen deficiency (sometimes referred to as dehydrogenation treatment).
  • the metal oxide impurities is sufficiently reduced such V O H By using the channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • a defect containing hydrogen in an oxygen deficiency can function as a donor of a metal oxide.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the metal oxide, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the metal oxide is a semiconductor having a high band gap and is intrinsic (also referred to as type I) or substantially intrinsic, and has a channel forming region.
  • the carrier concentration of the metal oxide is preferably less than 1 ⁇ 10 18 cm -3 , more preferably less than 1 ⁇ 10 17 cm -3 , and further preferably less than 1 ⁇ 10 16 cm -3. It is preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the oxygen in the oxide 530 diffuses to the conductor 542a and the conductor 542b due to the contact between the conductor 542a and the conductor 542b and the oxide 530, and the conductor The 542a and the conductor 542b may be oxidized. It is highly probable that the conductivity of the conductor 542a and the conductor 542b will decrease due to the oxidation of the conductor 542a and the conductor 542b.
  • the diffusion of oxygen in the oxide 530 to the conductor 542a and the conductor 542b can be rephrased as the conductor 542a and the conductor 542b absorbing the oxygen in the oxide 530.
  • the three-layer structure of the conductor 542a or the conductor 542b, the different layer, and the oxide 530b can be regarded as a three-layer structure composed of a metal-insulator-semiconductor, and MIS (Metal-Insulator-). It may be referred to as a Semiconductor) structure, or it may be referred to as a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542a and the conductor 542b and the oxide 530b.
  • the different layer is formed between the conductor 542a and the conductor 542b and the oxide 530c. In some cases, it is formed between the conductor 542a and the conductor 542b and the oxide 530b, and between the conductor 542a and the conductor 542b and the oxide 530c.
  • the metal oxide that functions as a channel forming region in the oxide 530 preferably has a bandgap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • the oxide 530 can suppress the diffusion of impurities into the oxide 530b from the structure formed below the oxide 530a. Further, by having the oxide 530c on the oxide 530b, it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 preferably has a laminated structure due to a plurality of oxide layers having different atomic number ratios of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a is smaller than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530b
  • In-Ga-Zn oxide having a composition of 3 or its vicinity can be used.
  • a metal oxide having a composition in the vicinity of any one can be used.
  • oxides 530a, oxides 530b, and oxides 530c so as to satisfy the above-mentioned atomic number ratio relationship.
  • the above composition indicates the atomic number ratio in the oxide formed on the substrate or the atomic number ratio in the sputtering target.
  • the composition of the oxide 530b by increasing the ratio of In, the on-current of the transistor, the mobility of the field effect, and the like can be increased, which is preferable.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b that function as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium.
  • Iridium, strontium, lanthanum, or an alloy containing the above-mentioned metal element as a component, or an alloy in which the above-mentioned metal element is combined is preferably used.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single-layer structure, but a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may have a two-layer structure in which copper films are laminated.
  • a molybdenum nitride film and an aluminum film or a copper film are laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is further formed on the aluminum film or the copper film.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542a (conductor 542b) and its vicinity.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel forming region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced. Further, in the region 543a (region 543b), a metal compound layer containing the metal contained in the conductor 542a (conductor 542b) and the component of the oxide 530 may be formed. In such a case, the carrier concentration in the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542a and the conductor 542b, and suppresses the oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided so as to cover each side surface of the oxide 530 and the insulator 524 so as to be in contact with the insulator 522.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium and the like. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride or the like can also be used.
  • the insulator 544 it is preferable to use aluminum, or an oxide containing one or both oxides of aluminum or hafnium, such as aluminum oxide, hafnium oxide, aluminum, and an oxide containing hafnium (hafnium aluminate). ..
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the conductors 542a and 542b are made of a material having oxidation resistance, or if the conductivity does not significantly decrease even if oxygen is absorbed, the insulator 544 is not an indispensable configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b via the oxide 530c and the insulator 550. Further, it is possible to suppress the oxidation of the conductor 560 due to the excess oxygen contained in the insulator 580.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (upper surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed by using an insulator that contains excess oxygen and releases oxygen by heating.
  • silicon oxide having excess oxygen silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, carbon, silicon oxide to which nitrogen is added, and vacancies are used.
  • Silicon oxide having can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • oxygen is effectively applied from the insulator 550 through the oxide 530c to the channel forming region of the oxide 530b. Can be supplied. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 550 is reduced.
  • the film thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 550 may have a laminated structure as in the case of the second gate insulating film.
  • an insulator that functions as a gate insulating film is made of a high-k material and heat.
  • the conductor 560 functioning as the first gate electrode is shown as a two-layer structure in FIGS. 8A and 8B, it may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor applicable to the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be lowered to form a conductor. This can be referred to as an OC (Oxide Conductor) electrode.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon, resin, or the like silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, the oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. It is preferable that the concentration of impurities such as water and hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 When miniaturizing a semiconductor device, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. Therefore, if the film thickness of the conductor 560 is increased, the conductor 560 may have a shape having a high aspect ratio. In the present embodiment, since the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, the aluminum oxide formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen, hydrogen and the like. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546 and the conductor 548. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring for connecting to the capacitance element 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided by using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed so as to surround the transistor 500, and an insulator having a high barrier property against hydrogen or water may be formed so as to cover the opening.
  • an insulator having a high barrier property against hydrogen or water By wrapping the transistor 500 with the above-mentioned insulator having a high barrier property, it is possible to prevent moisture and hydrogen from entering from the outside.
  • a plurality of transistors 500 may be put together and wrapped with an insulator having a high barrier property against hydrogen or water.
  • an opening is formed so as to surround the transistor 500, for example, an opening reaching the insulator 514 or the insulator 522 is formed, and the above-mentioned insulator having a high barrier property is provided so as to be in contact with the insulator 514 or the insulator 522.
  • the insulator having a high barrier property to hydrogen or water for example, the same material as the insulator 522 may be used.
  • the capacitive element 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode of the capacitive element 600.
  • the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 620 is provided so as to overlap with the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • tungsten When it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum), or the like, which are low resistance metal materials, may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • the semiconductor device according to one aspect of the present invention may have a configuration in which, for example, another semiconductor substrate having a circuit is bonded below the substrate 311 on which the transistor 300 is formed.
  • FIG. 9 shows a configuration in which a layer SA, which is a part of the semiconductor device of FIG. 6, and a layer SB having a circuit formed on another semiconductor substrate are bonded together.
  • the semiconductor device shown in FIG. 9 has a configuration in which a substrate 211 including a circuit or the like included in the layer SB is bonded below the substrate 311 included in the layer SA. There is.
  • the conductor, the insulator, and the like above the insulator 360 are omitted in the layer SA.
  • the substrate 211 for example, a substrate applicable to the substrate 311 of the semiconductor device shown in FIG. 6 can be used.
  • an insulator 220, an insulator 222, an insulator 224, an insulator 226, and an insulator 230 are sequentially provided on the substrate 211 so as to cover the transistor 200, similarly to the transistor 300 on the substrate 311. ing.
  • the insulator 220, the insulator 222, the insulator 224, the insulator 226, the insulator 230, and the insulator 231 include, for example, the insulator 320, the insulator 322, the insulator 324, the insulator 326, and the insulator 230.
  • a material applicable to the above can be used.
  • the insulator 220, the insulator 222, the insulator 224, the insulator 226, the insulator 230, and the insulator 231 include, for example, the insulator 320, the insulator 322, the insulator 324, the insulator 326, and the insulator 350. It can be formed by the same process as the above.
  • a conductor 228, a conductor 229, and the like are embedded in the insulator 220, the insulator 222, the insulator 224, and the insulator 226.
  • the conductor 228 and the conductor 229 have a function as a plug or a wiring like the conductor 328 and the conductor 330. Further, as the conductor 228 and the conductor 229, materials applicable to the conductor 328 and the conductor 330 can be used.
  • the insulator 232 functions as a bonding layer for the insulator 341 provided below the substrate 311 described later. Further, a conductor 233 is embedded in the insulator 231 and the insulator 232 so as to be electrically connected to a part of the conductor 229, and the conductor 233 also functions as a part of the bonding layer. ..
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, titanium nitride and the like can be used as the insulator 232.
  • the conductor 233 for example, copper, aluminum, tin, zinc, tungsten, silver, platinum, gold or the like can be used. Copper, aluminum, tungsten, or gold is preferably used because of the ease of bonding with the conductor 342, which will be described later.
  • the conductor 233 may have a multi-layer structure including a plurality of layers.
  • a first conductor is formed on the side wall of the opening of the insulator 231 and the insulator 232, and then a second conductor is formed so as to fill the opening of the insulator 231 and the insulator 232. May be good.
  • the first conductor for example, a conductor having a barrier property against hydrogen such as tantalum nitride can be used, and as the second conductor, for example, tungsten having high conductivity can be used.
  • an insulator 341 is formed below the substrate 311.
  • the insulator 341 functions as a bonding layer for the insulator 232 on the substrate 211.
  • the insulator 34 for example, a material applicable to the insulator 232 can be used.
  • the insulator 232 and the insulator 341 are composed of the same components.
  • the insulator 341, the substrate 311 and the insulator 320, and the insulator 322 are embedded with the conductor 342 so as to be electrically connected to a part of the conductor 330, and the conductor 342 is also embedded. Acts as part of the laminating layer.
  • a material applicable to the conductor 233 can be used.
  • the conductor 342 may have a multi-layer structure including a plurality of layers.
  • a first conductor is formed on the side wall of the opening of the insulator 341, the substrate 311 and the insulator 320, and the insulator 322, and then the opening of the insulator 341, the substrate 311 and the insulator 320, and the insulator 322.
  • a second conductor may be formed so as to fill the portion.
  • the first conductor for example, a conductor having a barrier property against hydrogen such as tantalum nitride can be used, and as the second conductor, for example, tungsten having high conductivity can be used.
  • the surfaces of the insulator 232 and the conductor 233 are flattened in the layer SB so that their heights match.
  • the surfaces of the insulator 341 and the conductor 342 are flattened so that their heights match.
  • the oxide film on the surface and the adsorption layer of impurities are removed by a sputtering treatment or the like to clean and activate the surface.
  • a surface-activated bonding method in which they are brought into contact with each other and bonded can be used.
  • a diffusion bonding method or the like in which surfaces are bonded to each other by using both temperature and pressure can be used. In both cases, bonding at the atomic level occurs, so that excellent bonding can be obtained not only electrically but also mechanically.
  • the conductor 342 contained in the layer SA can be electrically connected to the conductor 233 contained in the layer SB. Further, it is possible to obtain a connection having mechanical strength between the insulator 341 contained in the layer SA and the insulator 232 contained in the layer SB.
  • an insulating layer and a metal layer are mixed on each bonding surface, so for example, a surface activation bonding method and a hydrophilic bonding method may be combined.
  • a method can be used in which the surface is cleaned after polishing, the surface of the metal layer is subjected to an antioxidant treatment, and then a hydrophilic treatment is performed to join the metal layer.
  • the surface of the metal layer may be made of a refractory metal such as gold and subjected to hydrophilic treatment.
  • a joining method other than the above-mentioned method may be used.
  • the bonding process described above it is possible to add more circuits to the semiconductor device. Therefore, it is possible to suppress an increase in the circuit area of the semiconductor device. Further, by the bonding process, another semiconductor device (for example, a logic circuit, a signal conversion circuit, a potential level conversion circuit, a current source, a voltage source, a switching circuit, an amplifier circuit, a photoelectric conversion circuit, an operation) is used for the semiconductor device. Circuits, etc.) can be electrically connected. Therefore, a new semiconductor device can be configured.
  • another semiconductor device for example, a logic circuit, a signal conversion circuit, a potential level conversion circuit, a current source, a voltage source, a switching circuit, an amplifier circuit, a photoelectric conversion circuit, an operation
  • a transistor 200 is formed on the substrate 211 included in the layer SB.
  • the transistor 200 is shown as having the same structure as the transistor 300, but the transistor 200 may have a structure different from that of the transistor 300.
  • the transistor 200 may have the structure of the transistor 500 shown in FIGS. 6, 7, 8A, and 8B as the OS transistor.
  • the substrate 212 shown in FIG. 10 for example, a substrate applicable to the substrate 312 of the semiconductor device shown in FIG. 7 can be used.
  • FIGS. 11A and 11B are modifications of the transistor 500 shown in FIGS. 8A and 8B.
  • FIG. 11A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 11B is a channel width direction of the transistor 500. It is a cross-sectional view of.
  • the configurations shown in FIGS. 11A and 11B can also be applied to other transistors included in the semiconductor device of one aspect of the present invention, such as the transistor 300.
  • the transistor 500 having the configuration shown in FIGS. 11A and 11B is different from the transistor 500 having the configuration shown in FIGS. 8A and 8B in that it has an insulator 402 and an insulator 404. Further, it is different from the transistor 500 having the configuration shown in FIGS. 8A and 8B in that the insulator 552 is provided in contact with the side surface of the conductor 540a and the insulator 552 is provided in contact with the side surface of the conductor 540b. Further, it is different from the transistor 500 having the configuration shown in FIGS. 8A and 8B in that it does not have the insulator 520.
  • an insulator 402 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and the insulator 402.
  • an insulator 514, an insulator 516, an insulator 522, an insulator 524, an insulator 544, an insulator 580, and an insulator 574 are provided, and the insulator is provided.
  • the structure is such that 404 covers them. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 524, a side surface of the insulator 522, a side surface of the insulator 516, and an insulator. It is in contact with the side surface of the body 514 and the upper surface of the insulator 402, respectively. As a result, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 552 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 552 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 552.
  • the insulator 552 By using a material having a high hydrogen barrier property as the insulator 552, it is possible to suppress the diffusion of impurities such as water or hydrogen from the insulator 580 or the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to prevent the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the semiconductor device according to one aspect of the present invention can be enhanced.
  • the transistor 500 shown in FIGS. 11A and 11B may have a transistor configuration changed depending on the situation.
  • the transistor 500 of FIGS. 11A and 11B can be the transistor shown in FIGS. 12A and 12B as a modification.
  • FIG. 12A is a cross-sectional view of the transistor in the channel length direction
  • FIG. 12B is a cross-sectional view of the transistor in the channel width direction.
  • the transistors shown in FIGS. 12A and 12B differ from the transistors shown in FIGS. 11A and 11B in that the oxide 530c has a two-layer structure of an oxide 530c1 and an oxide 530c2.
  • the oxide 530c1 is in contact with the upper surface of the insulator 524, the side surface of the oxide 530a, the upper surface and the side surface of the oxide 530b, the side surface of the conductor 542a and the conductor 542b, the side surface of the insulator 544, and the side surface of the insulator 580.
  • the oxide 530c2 is in contact with the insulator 550.
  • In-Zn oxide can be used as the oxide 530c1.
  • the same material as the material that can be used for the oxide 530c when the oxide 530c has a one-layer structure can be used.
  • Metal oxides can be used.
  • the oxide 530c By having the oxide 530c have a two-layer structure of the oxide 530c1 and the oxide 530c2, the on-current of the transistor can be increased as compared with the case where the oxide 530c has a one-layer structure. Therefore, the transistor can be applied as, for example, a power MOS transistor.
  • the oxide 530c of the transistors having the configurations shown in FIGS. 8A and 8B can also have a two-layer structure of oxide 530c1 and oxide 530c2.
  • the transistors having the configurations shown in FIGS. 12A and 12B can be applied to, for example, the transistors 300 shown in FIGS. 6 and 7. Further, for example, as described above, the transistor 300 is applied to the semiconductor device described in the above embodiment, for example, the transistor included in the level shifter 100, the level shifter 100A, the level shifter 100B, and the level shifter 100C described in the above embodiment. be able to.
  • the transistors shown in FIGS. 12A and 12B can also be applied to transistors other than the transistor 300 and the transistor 500 included in the semiconductor device of one aspect of the present invention.
  • FIG. 13 shows the capacitance element 600A as an example of the capacitance element 600 applicable to the semiconductor device shown in FIGS. 6 and 7.
  • 13A is a top view of the capacitive element 600A
  • FIG. 13B is a perspective view showing a cross section of the capacitive element 600A at the alternate long and short dash line L3-L4
  • FIG. 13C shows a cross section of the capacitive element 600A at the alternate long and short dash line W3-L4. It is a perspective view.
  • the conductor 610 functions as one of the pair of electrodes of the capacitance element 600A, and the conductor 620 functions as the other of the pair of electrodes of the capacitance element 600A. Further, the insulator 630 functions as a dielectric material sandwiched between the pair of electrodes.
  • Examples of the insulator 630 include silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, and hafnium nitride. Zirconium oxide or the like may be used, and it can be provided in a laminated or single layer.
  • the capacitance element 600A can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved.
  • the electrostatic breakdown of the element 600A can be suppressed.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • the insulator 630 may be, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST).
  • Insulators containing high-k material may be used in single layers or in layers. For example, when the insulator 630 is laminated, a three-layer laminate in which zirconium oxide, aluminum oxide, and zirconium oxide are formed in this order, or zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are formed. A four-layer laminate or the like formed in order may be used.
  • the insulator 630 a compound containing hafnium and zirconium may be used.
  • problems such as leakage currents in transistors and / or capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • a high-k material for the gate insulator and the insulator that functions as a dielectric used for the capacitive element it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • the capacitive element 600 is electrically connected to the conductor 546 and the conductor 548 at the lower part of the conductor 610.
  • the conductor 546 and the conductor 548 function as a plug or wiring for connecting to another circuit element. Further, in FIGS. 13A to 13C, the conductor 546 and the conductor 548 are collectively referred to as the conductor 540.
  • the insulator 586 in which the conductor 546 and the conductor 548 are embedded and the insulator 650 covering the conductor 620 and the insulator 630 are omitted. ing.
  • the capacitive element 600 shown in FIGS. 6, 7, 13A, 13B, and 13C is a planar type, but the shape of the capacitive element is not limited to this.
  • the capacitance element 600 may be the cylinder type capacitance element 600B shown in FIGS. 14A to 14C.
  • FIG. 14A is a top view of the capacitive element 600B
  • FIG. 14B is a cross-sectional view taken along the alternate long and short dash line L3-L4 of the capacitive element 600B
  • FIG. 14C is a perspective view showing a sectional view taken along the alternate long and short dash line W3-L4 of the capacitive element 600B. be.
  • the capacitive element 600B includes a pair of an insulator 631 on an insulator 586 in which a conductor 540 is embedded, an insulator 651 having an opening, and a conductor 610 that functions as one of a pair of electrodes. It has a conductor 620 that functions as the other of the electrodes of the above.
  • the insulator 586, the insulator 650, and the insulator 651 are omitted in order to clearly show the figure.
  • the same material as the insulator 586 can be used.
  • the conductor 611 is embedded so as to be electrically connected to the conductor 540.
  • the conductor 611 for example, the same material as the conductor 330 and the conductor 518 can be used.
  • the same material as the insulator 586 can be used.
  • the insulator 651 has an opening, and the opening is superimposed on the conductor 611.
  • the conductor 610 is formed on the bottom portion and the side surface of the opening. That is, the conductor 610 is superposed on the conductor 611 and is electrically connected to the conductor 611.
  • an opening is formed in the insulator 651 by an etching method or the like, and then the conductor 610 is formed by a sputtering method, an ALD method or the like. After that, the conductor 610 formed on the insulator 651 may be removed by leaving the conductor 610 formed in the opening by a CMP (Chemical Mechanical Polishing) method or the like.
  • CMP Chemical Mechanical Polishing
  • the insulator 630 is located on the insulator 651 and on the forming surface of the conductor 610.
  • the insulator 630 functions as a dielectric sandwiched between a pair of electrodes in the capacitive element.
  • the conductor 620 is formed on the insulator 630 so as to fill the opening of the insulator 651.
  • the insulator 650 is formed so as to cover the insulator 630 and the conductor 620.
  • the cylinder-type capacitive element 600B shown in FIG. 14 can have a higher capacitance value than the planar type capacitive element 600A.
  • a photoelectric conversion element may be provided above the capacitance element 600 of the semiconductor device shown in FIGS. 6 and 7. That is, as one aspect of the present invention, an imaging device including the level shifter described in the above embodiment may be used.
  • the image pickup apparatus converts the current induced by the photoelectric conversion element into a digital signal by a current-voltage conversion circuit, an analog-digital conversion circuit, or the like, and the digital signal is level-shifted by providing a level shifter in the image pickup apparatus. be able to.
  • FIG. 15 shows a configuration example of an imaging device in which the photoelectric conversion element 700 is provided above the capacitance element 600 in the semiconductor device shown in FIG. 7.
  • the photoelectric conversion element 700 may be provided below the transistor 300, not above the capacitance element 600.
  • the photoelectric conversion element 700 has, for example, a layer 767a, a layer 767b, a layer 767c, a layer 767d, and a layer 767e.
  • the photoelectric conversion element 700 shown in FIG. 15 is an example of an organic photoconductive film.
  • Layer 767a is a lower electrode
  • layer 767e is a translucent upper electrode
  • layers 767b, 767c, and 767d are photoelectric conversion units.
  • a pn junction type photodiode, an avalanche photodiode, or the like may be used.
  • the layer 767a which is the lower electrode, can be one of the anode and the cathode
  • the layer 767b which is the upper electrode, can be the other of the anode and the cathode.
  • the layer 767a is used as a cathode
  • the layer 767b is used as an anode.
  • the layer 767a is preferably a low resistance metal layer, for example.
  • a low resistance metal layer for example.
  • the layer 767a for example, aluminum, titanium, tungsten, tantalum, silver or a laminate thereof can be used.
  • the layer 767e for example, it is preferable to use a conductive layer having high translucency with respect to visible light.
  • a conductive layer having high translucency with respect to visible light.
  • indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene, or the like is used. Can be done.
  • the layer 767e may be omitted.
  • One of the layers 767b and 767d of the photoelectric conversion unit can be a hole transport layer and the other can be an electron transport layer. Further, the layer 767c can be a photoelectric conversion layer.
  • the hole transport layer for example, molybdenum oxide or the like can be used.
  • the electron transport layer for example, fullerenes such as C 60 and C 70 , or derivatives thereof and the like can be used.
  • a mixed layer (bulk heterojunction structure) of an n-type organic semiconductor and a p-type organic semiconductor can be used.
  • the insulator 751 is provided on the insulator 650, and the layer 767a is provided on the insulator 751. Further, the insulator 752 is provided on the insulator 751 and on the layer 767a. The layer 767b is provided on the insulator 752 and on the layer 767a.
  • a layer 767c, a layer 767d, a layer 767e, and an insulator 753 are laminated in this order.
  • the insulator 751 functions as an interlayer insulating film as an example.
  • the insulator 752 functions as an element separation layer as an example. Although not shown, the insulator 752 is provided to prevent a short circuit with another photoelectric conversion element located adjacent to the insulator 752. As the insulator 752, for example, it is preferable to use an organic insulator or the like.
  • the insulator 753 functions as a translucent flattening film as an example.
  • a material such as silicon oxide, silicon oxide nitride, silicon nitride oxide, or silicon nitride can be used.
  • a light-shielding layer 771 As an example, a light-shielding layer 771, an optical conversion layer 772, and a microlens array 773 are provided.
  • the light-shielding layer 771 provided on the insulator 753 can suppress the inflow of light to adjacent pixels.
  • a metal layer such as aluminum or tungsten can be used for the light-shielding layer 771. Further, the metal layer and a dielectric film having a function as an antireflection film may be laminated.
  • a color filter can be used for the optical conversion layer 772 provided on the insulator 753 and the light shielding layer 771.
  • a color image can be obtained by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filter for each pixel.
  • a wavelength cut filter is used for the optical conversion layer 772, it can be used as an image pickup device that can obtain images in various wavelength regions.
  • the optical conversion layer 772 uses a filter that blocks light below the wavelength of visible light, it can be used as an infrared imaging device. Further, if the optical conversion layer 772 uses a filter that blocks light having a wavelength of near infrared rays or less, a far infrared ray imaging device can be obtained. Further, if the optical conversion layer 772 uses a filter that blocks light having a wavelength equal to or higher than that of visible light, it can be used as an ultraviolet imaging device.
  • a scintillator is used for the optical conversion layer 772, it can be used as an imaging device for obtaining an image that visualizes the intensity of radiation used in an X-ray imaging device or the like.
  • radiation such as X-rays transmitted through a subject
  • a scintillator it is converted into light (fluorescence) such as visible light and ultraviolet light by a photoluminescence phenomenon.
  • the image data is acquired by detecting the light with the photoelectric conversion element 700.
  • an image pickup device having the above configuration may be used as a radiation detector or the like.
  • the scintillator contains a substance that absorbs the energy of radiation such as X-rays and gamma rays and emits visible light or ultraviolet light.
  • a substance that absorbs the energy of radiation such as X-rays and gamma rays and emits visible light or ultraviolet light.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • NaI, CsI, CaF 2 , BaF 2 , CeF 3 LiF, LiI, ZnO, etc.
  • Those dispersed in resin, ceramics, etc. can be used.
  • a microlens array 773 is provided on the light-shielding layer 771 and on the optical conversion layer 772. Light passing through the individual lenses of the microlens array 773 passes through the optical conversion layer 772 directly below and is irradiated to the photoelectric conversion element 700. By providing the microlens array 773, the focused light can be incident on the photoelectric conversion element 700, so that photoelectric conversion can be performed efficiently.
  • the microlens array 773 is preferably formed of a resin or glass having high translucency with respect to visible light.
  • FIG. 15 shows the configuration of an image pickup apparatus in which a transistor 300 and a photoelectric conversion element 700 using an organic photoconductive film are provided above the transistor 500.
  • the imaging device according to one aspect of the present invention may be configured to provide a back-illuminated pn junction type photoelectric conversion element instead of the photoelectric conversion element 700.
  • FIG. 16 shows a configuration example of an image pickup apparatus in which a back-illuminated pn junction type photoelectric conversion element 700A is provided above the transistor 300 and the transistor 500.
  • the image pickup apparatus shown in FIG. 16 has a configuration in which a structure SC having a photoelectric conversion element 700A is bonded above a substrate 312 provided with a transistor 300, a transistor 500, and a capacitance element 600.
  • the structure SC includes a light-shielding layer 771, an optical conversion layer 772, and a microlens array 773, and the above description is taken into consideration for these explanations.
  • the photoelectric conversion element 700A is a pn junction type photodiode formed on a silicon substrate, and has a layer 765b corresponding to a p-type region and a layer 765a corresponding to an n-type region.
  • the photoelectric conversion element 700A is an embedded photodiode, and a thin p-type region (a part of the layer 765b) provided on the surface side (current extraction side) of the layer 765a can suppress dark current and reduce noise. can.
  • the insulator 701, the conductor 741, and the conductor 742 have a function as a bonding layer.
  • the insulator 754 has a function as an interlayer insulating film and a flattening film.
  • the insulator 755 has a function as an element separation layer.
  • the insulator 756 has a function of suppressing the outflow of carriers.
  • the silicon substrate is provided with a groove for separating pixels, and the insulator 756 is provided on the upper surface of the silicon substrate and the groove.
  • the insulator 756 By providing the insulator 756, it is possible to prevent the carriers generated in the photoelectric conversion element 700A from flowing out to the adjacent pixels.
  • the insulator 756 also has a function of suppressing the intrusion of stray light. Therefore, the insulator 756 can suppress color mixing.
  • An antireflection film may be provided between the upper surface of the silicon substrate and the insulator 756.
  • the element separation layer can be formed by using the LOCOS (LOCOxidation of Silicon) method. Alternatively, it may be formed by using an STI (Shallow Trench Isolation) method or the like.
  • LOCOS LOCxidation of Silicon
  • STI Shallow Trench Isolation
  • an inorganic insulating film such as silicon oxide or silicon nitride, or an organic insulating film such as polyimide or acrylic can be used.
  • the insulator 756 may have a multi-layer structure.
  • the layer 765a (n-type region, corresponding to the cathode) of the photoelectric conversion element 700A is electrically connected to the conductor 741.
  • the layer 765b (p-type region, corresponding to the anode) is electrically connected to the conductor 742.
  • the conductor 741 and the conductor 742 have a region embedded in the insulator 701. Further, the surfaces of the insulator 701, the conductor 741, and the conductor 742 are flattened so that their heights match.
  • Insulator 691 and insulator 692 are laminated in this order above the insulator 650. Further, for example, in FIG. 16, the insulator 692 is provided with an opening, and the conductor 743 is formed so as to fill the opening.
  • insulator 691 for example, a material applicable to the insulator 751 can be used.
  • insulator 692 for example, a material applicable to the insulator 650 can be used.
  • Each of the insulator 693 and the insulator 701 functions as a part of the bonding layer. Further, each of the conductor 741, the conductor 742, and the conductor 743 also functions as a part of the bonding layer.
  • the insulator 693 and the insulator 701 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, titanium nitride and the like can be used.
  • the insulator 693 and the insulator 701 are composed of the same components.
  • the conductor 741, the conductor 742, and the conductor 743 for example, copper, aluminum, tin, zinc, tungsten, silver, platinum, gold, or the like can be used.
  • copper, aluminum, tungsten, or gold is preferably used in order to facilitate bonding between the conductor 741 and the conductor 743, and the conductor 742 and the conductor 743.
  • the conductor 741, the conductor 742, and the conductor 743 may have a multi-layer structure including a plurality of layers.
  • the first conductor may be formed on the side surface of the opening provided with the conductor 741, the conductor 742, or the conductor 743, and then the second conductor may be formed so as to fill the opening. ..
  • a conductor having a barrier property against hydrogen such as tantalum nitride can be used
  • the second conductor for example, tungsten having high conductivity can be used.
  • the heights of the surfaces of the insulator 693 and the conductor 743 are the same on the substrate 312 side. Flattening is done. Similarly, on the structure SC side, the surfaces of the insulator 701, the conductor 741, and the conductor 742 are flattened so that their heights match.
  • the surfaces treated with oxygen plasma or the like are brought into contact with each other after being given high flatness by polishing or the like. It is possible to use a hydrophilic bonding method or the like in which temporary bonding is performed by performing temporary bonding, and main bonding is performed by dehydration by heat treatment. Since the hydrophilic bonding method also causes bonding at the atomic level, it is possible to obtain mechanically excellent bonding.
  • the oxide film on the surface and the adsorption layer of impurities are subjected to sputtering treatment.
  • a surface-activated bonding method can be used in which the surfaces are removed by contact with each other, cleaned and activated, and then bonded to each other.
  • a diffusion bonding method or the like in which surfaces are bonded to each other by using both temperature and pressure can be used. In both cases, bonding at the atomic level occurs, so that excellent bonding can be obtained not only electrically but also mechanically.
  • the conductor 743 on the substrate 312 side can be electrically connected to the conductor 741 and the conductor 742 on the structure SC side. Further, it is possible to obtain a connection having mechanical strength between the insulator 693 on the substrate 312 side and the insulator 701 on the structure SC side.
  • an insulating layer and a metal layer are mixed on each bonding surface, so for example, a surface activation bonding method and a hydrophilic bonding method may be combined.
  • a method can be used in which the surface is cleaned after polishing, the surface of the metal layer is subjected to an antioxidant treatment, and then a hydrophilic treatment is performed to join the metal layer.
  • the surface of the metal layer may be made of a refractory metal such as gold and subjected to hydrophilic treatment.
  • a joining method other than the above-mentioned method may be used.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 17A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes complete amorphous.
  • the “Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (Cloud-LinkedComposite) (extracting single cycle).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 17A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • FIG. 17B the XRD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of a CAAC-IGZO film classified as "Crystalline" is shown in FIG. 17B (horizontal axis is 2 ⁇ [deg.], And vertical axis is intensity. (Intensity) is expressed in an arbitrary unit (au)).
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 17B will be simply referred to as an XRD spectrum.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 17C.
  • FIG. 17C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 17A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, and the plurality of crystal regions are oriented in a specific direction on the c-axis.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a hex.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor that has high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities and / or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and / or defects (oxygen deficiency, etc.). .. Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, when CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when a structural analysis is performed on an nc-OS film using an XRD apparatus, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as selected area electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). It says.). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to the CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current ( Ion ), high field-effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • ⁇ high field-effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon, carbon, etc. in the oxide semiconductor and the concentration of silicon, carbon, etc. near the interface with the oxide semiconductor are determined. 2, 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • This embodiment shows an example of a semiconductor wafer on which the semiconductor device and the like shown in the above embodiment are formed, and an electronic component in which the semiconductor device is incorporated.
  • the semiconductor wafer 4800 shown in FIG. 18A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the surface on the opposite side on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by an alternate long and short dash line.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel to each other and a plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide them so as to be vertical.
  • the chip 4800a as shown in FIG. 18B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit units 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 18A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 18C shows a perspective view of a substrate (mounting substrate 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 18C has a chip 4800a in the mold 4711. As shown in FIG. 18C, the chip 4800a may have a configuration in which circuit units 4802 are laminated. In FIG. 18C, a part is omitted in order to show the inside of the electronic component 4700.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711. The land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 18D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 4731 is provided on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 has a semiconductor device 4710.
  • the semiconductor device 4710 can be, for example, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like.
  • HBM High Bandwidth Memory
  • an integrated circuit semiconductor device such as a CPU, GPU, FPGA, or storage device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink heat dissipation plate
  • the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 18D shows an example in which the electrode 4733 is formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 4732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 4733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 4732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFNeged
  • FIG. 19A is an external perspective view of the upper surface side of the package containing the image sensor chip.
  • the package has a package substrate 4510 for fixing the image sensor chip 4550 (see FIG. 19C), a cover glass 4520, an adhesive 4530 for adhering the two, and the like.
  • FIG. 19B is an external perspective view of the lower surface side of the package.
  • BGA Ball Grid Array
  • solder balls are bumps 4540.
  • LGA Land Grid Array
  • PGA Peripheral Component Interconnect Express
  • FIG. 19C is a perspective view of the package shown by omitting a part of the cover glass 4520 and the adhesive 4530.
  • An electrode pad 4560 is formed on the package substrate 4510, and the electrode pad 4560 and the bump 4540 are electrically connected via a through hole.
  • the electrode pad 4560 is electrically connected to the image sensor chip 4550 by a wire 4570.
  • FIG. 19D is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens-integrated package.
  • the camera module includes a package substrate 4511 for fixing the image sensor chip 4551 (FIG. 19F), a lens cover 4521, a lens 4535, and the like.
  • an IC chip 4590 (FIG. 19F) having functions such as a drive circuit for an image pickup device and a signal conversion circuit is also provided between the package substrate 4511 and the image sensor chip 4551, and is configured as a SiP (System in Package). have.
  • FIG. 19E is an external perspective view of the lower surface side of the camera module.
  • the package substrate 4511 has a QFN (Quad Flat No-lead package) configuration in which a land 4541 for mounting is provided on the lower surface and the side surface thereof.
  • QFN Quad Flat No-lead package
  • the configuration is an example, and QFP (Quad Flat Package), the above-mentioned BGA, and the like may be provided.
  • FIG. 19F is a perspective view of the module shown by omitting a part of the lens cover 4521 and the lens 4535.
  • the land 4541 is electrically connected to the electrode pad 4651, and the electrode pad 4651 is electrically connected to the image sensor chip 4551 or the IC chip 4590 by a wire 4571.
  • the image sensor chip By housing the image sensor chip in the above-mentioned package, it becomes easy to mount it on a printed circuit board or the like, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • FIG. 20 illustrates how the electronic component 4700 having the semiconductor device is included in each electronic device.
  • the information terminal 5500 shown in FIG. 20 is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and buttons are provided in the housing 5510.
  • the information terminal 5500 has a semiconductor device such as a storage device and an image pickup device.
  • the information terminal 5500 can reduce the power consumption of the storage device, the image pickup device, the display unit 5511, and the like by applying the semiconductor device described in the above embodiment. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 20 shows a wristwatch-type information terminal 5900 as an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation button 5903, an operator 5904, a band 5905, and the like.
  • the wearable terminal can be a semiconductor device such as a storage device, an image pickup device, and a display unit 5902 included in the wearable terminal by applying the semiconductor device described in the above embodiment. Power consumption can be reduced.
  • FIG. 20 shows a desktop information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can reduce the power consumption of the semiconductor device provided in the desktop information terminal 5300 by applying the semiconductor device described in the above embodiment.
  • smartphones, desktop information terminals, and wearable terminals are taken as examples of electronic devices, respectively, as shown in FIG. 20, but information terminals other than smartphones, desktop information terminals, and wearable terminals can be applied.
  • Examples of information terminals other than smartphones, desktop information terminals, and wearable terminals include PDAs (Personal Digital Assistants), notebook-type information terminals, and workstations.
  • FIG. 20 shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the power consumption of the electric freezer / refrigerator 5800 can be reduced.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH (Induction Heating) cooker, a water server, and an air conditioner.
  • air conditioners including air conditioners, washing machines, dryers, and audiovisual equipment.
  • FIG. 20 shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 20 shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can be provided with a display unit for displaying a game image, a touch panel serving as an input interface other than buttons, a stick, a rotary knob, a slide type knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 20, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller shaped like a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be in a form in which a controller is not used, and instead, a camera, a depth sensor, a microphone, and the like are provided and operated by the gesture and / or voice of the game player.
  • the above-mentioned video of the game machine can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the semiconductor device described in the above embodiment By applying the semiconductor device described in the above embodiment to the portable game machine 5200, it is possible to realize the portable game machine 5200 with low power consumption. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 20 illustrates a portable game machine as an example of a game machine, but the electronic device of one aspect of the present invention is not limited to this.
  • Examples of the electronic device of one aspect of the present invention include a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), and a pitching machine for batting practice installed in a sports facility. Machines and the like.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a moving body and around the driver's seat of the automobile.
  • FIG. 20 shows an automobile 5700 which is an example of a moving body.
  • an instrument panel that can display speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc. Further, a display device for displaying such information may be provided around the driver's seat.
  • the semiconductor device described in the above embodiment can be applied to the above-mentioned instrument panel, image pickup device, and the like. Therefore, it is possible to reduce the power consumption of the instrument panel, the image pickup device, and the like provided in the automobile 5700. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • examples of moving objects include trains, monorails, ships, and flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the semiconductor device of one aspect of the present invention is applied to these moving objects. Therefore, the power consumption can be reduced.
  • FIG. 20 shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation button 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, and the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized by applying the semiconductor device described in the above embodiment to the image pickup apparatus included in the digital camera 6240. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 20 shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display unit 6303, an operation key 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation key 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connecting unit 6306.
  • the video camera 6300 has an imaging device like the digital camera 6240. Therefore, the low power consumption video camera 6300 can be realized by applying the semiconductor device described in the above embodiment to the image pickup device included in the video camera 6300. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • AM Storage unit

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Abstract

負電圧及び／又は正電圧をレベルシフトする半導体装置を提供する。 第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、入力端子と、出力端子と、を有する半導体装置である。第１トランジスタの第１端子は、第２トランジスタの第１端子と、前記出力端子と、に電気的に接続されている。また、第２トランジスタの第２端子は、第３トランジスタの第１端子に電気的に接続されている。また、第４トランジスタの第１端子は、第２トランジスタのゲートと、第１容量の第１端子に電気的に接続され、第１容量の第２端子は、入力端子に電気的に接続されている。また、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、のそれぞれは、同じ極性のトランジスタである。

Description

半導体装置、及び撮像装置
　本発明の一態様は、半導体装置、及び撮像装置に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　近年、電子機器において、動作時の消費電力を低くすることが強く求められている。例えば、電子機器の消費電力を低くすることを目的として、当該電子機器に含まれている個々のロジック回路の消費電力の低減が検討されている。
　ロジック回路は、例えば、スタティックロジック回路、ダイナミックロジック回路、および疑似（ｐｓｅｕｄｏ）ロジック回路等に分類できる。ダイナミックロジック回路は、データを一時的に保持することで動作する回路であるため、スタティックロジック回路と比較して、トランジスタのリーク電流が問題となる。トランジスタのリーク電流が大きいと、ダイナミックロジック回路で保持しているデータが破壊されてしまう。リーク電流は、トランジスタをオフ状態であるときに流れ出るオフ電流が一因となって生じる。例えば、特許文献１、及び特許文献２には、チャネルが酸化物半導体で形成されているトランジスタを備えることで、ダイナミックロジック回路のリーク電流を低減することが開示されている。
特開２０１３−９３１１号公報 特開２０１３−９３１３号公報
　半導体装置を作製するとき、当該半導体装置が有する複数のトランジスタのチャネル形成領域に含まれる材料は、互いに同じ材料とすることによって、半導体装置の作製工程を短くすることができる場合がある。具体的には、例えば、当該材料としては、インジウム、ガリウム、亜鉛などを含む金属酸化物を用いることができる。
　しかし、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい。そのため、半導体装置を作製するときは、ｎ型半導体を含むトランジスタ（ｎチャネル型トランジスタ）で構成された単極性回路とすることが好ましい。ただし、当該単極性回路は、ｐ型半導体を含むトランジスタ（ｐチャネル型トランジスタ）が含まれないため、ＣＭＯＳ回路と異なって、回路面積が大きくなりやすい。
　また、ここで、入力された電位をより低い電位であるＶＳＳＬにレベルシフトを行うレベルシフタ（負電圧レベルシフタと呼称する）を、ｎチャネル型トランジスタを含む単極性回路として構成する場合を考える。ｎチャネル型トランジスタのソースにＶＳＳＬが入力され、ゲートに入力信号であるＶＳＳが入力されたとき、ｎチャネル型トランジスタのゲート−ソース間電圧がしきい値電圧よりも高くなる場合があるため、ｎチャネル型トランジスタがオフ状態にならないことがある。ｎチャネル型トランジスタがオフ状態にならない場合、負電圧レベルシフタは定常電流が流れる回路構成となるため、消費電力が大きくなることがある。
　また、レベルシフタは、負電圧レベルシフタの機能だけでなく、入力された電位をより高い電位にレベルシフトを行う正電圧レベルシフタの機能も有することが好ましい。また、当該レベルシフタは、状況に応じて、負電圧レベルシフタ又は正電圧レベルシフタのどちらかのみ機能する回路構成とすることが好ましい。
　本発明の一態様は、入力電圧をより低い電圧、又はより高い電圧にシフトさせる機能を有する半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が低減された半導体装置を提供することを課題の一とする。
　又は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する撮像装置を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、入力端子と、出力端子と、を有する半導体装置である。第１トランジスタの第１端子は、第２トランジスタの第１端子と、出力端子と、に電気的に接続されている。また、第２トランジスタの第２端子は、第３トランジスタの第１端子に電気的に接続されている。また、第４トランジスタの第１端子は、第２トランジスタのゲートと、第１容量の第１端子に電気的に接続され、第１容量の第２端子は、入力端子に電気的に接続されている。なお、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、のそれぞれは同じ極性のトランジスタとしてもよい。
（２）
　又は、本発明の一態様は、上記（１）において、入力端子には第１電位が入力され、第１トランジスタの第２端子には第２電位が入力され、第３トランジスタの第２端子と、第４トランジスタの第２端子と、には第３電位が入力されている場合において、第１トランジスタは、第１トランジスタがオン状態のときに、出力端子を第２電位にプリチャージする機能を有することが好ましく、第２トランジスタは、第４トランジスタがオフ状態のときに、入力端子に入力された第１電位に応じてオン状態、又はオフ状態となる機能を有することが好ましい。また、半導体装置は、出力端子に第２電位がプリチャージされ、第１トランジスタがオフ状態になった後に、第３トランジスタがオン状態になることで、出力端子の電位を第２電位、又は第３電位にする機能を有することが好ましい。
（３）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、入力端子と、出力端子と、を有する半導体装置である。第１トランジスタの第１端子は、第３トランジスタの第１端子と、出力端子と、に電気的に接続され、第３トランジスタの第２端子は、第２トランジスタの第１端子に電気的に接続され、第４トランジスタの第１端子は、第２トランジスタのゲートと、第１容量の第１端子に電気的に接続され、第１容量の第２端子は、入力端子に電気的に接続されている。また、入力端子には、第１電位が入力されていてもよい。なお、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、のそれぞれは同じ極性のトランジスタとしてもよい。
（４）
　又は、本発明の一態様は、上記（３）の構成において、入力端子には第１電位が入力され、第１トランジスタの第２端子には第２電位が入力され、第２トランジスタの第２端子と、第４トランジスタの第２端子と、には第３電位が入力されている場合において、第１トランジスタは、第１トランジスタがオン状態のときに、出力端子を第２電位にプリチャージする機能を有することが好ましく、第２トランジスタは、第４トランジスタがオフ状態のときに、入力端子に入力された第１電位に応じてオン状態、又はオフ状態となる機能を有することが好ましい。また、半導体装置は、出力端子に第２電位がプリチャージされ、第１トランジスタがオフ状態になった後に、第３トランジスタをオン状態にすることで、出力端子の電位を第２電位、又は第３電位にする機能を有することが好ましい。
（５）
　又は、本発明の一態様は、上記（１）又は（４）の構成において、第２容量を有する半導体装置としてもよい。第２容量の第１端子は、第１トランジスタの第１端子と、第２トランジスタの第１端子と、出力端子と、に電気的に接続されている。
（６）
　又は、本発明の一態様は、上記（１）乃至（５）のいずれか一の構成において、第１トランジスタ乃至第４トランジスタのそれぞれは、チャネル形成領域に金属酸化物、又はシリコンを有してもよい。
（７）
　又は、本発明の一態様は、上記（１）乃至（６）のいずれか一の構成において、第１容量は、第５トランジスタを有してもよい。第５トランジスタは、チャネル形成領域に金属酸化物、又はシリコンを有する。また、第５トランジスタのゲートは、第１容量の第１端子又は第２端子の一方として機能し、第５トランジスタの第１端子及び第２端子は、第１容量の第１端子又は第２端子の他方として機能する。
（８）
　又は、本発明の一態様は、上記（１）乃至（７）のいずれか一の半導体装置と、光電変換素子と、を有する撮像装置である。また、光電変換素子は、第１トランジスタ乃至第４トランジスタの上方に位置することが好ましい。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージなどにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース及びドレインのそれぞれの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　また、本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」の用語は、複数の「電極」又は「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体に欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素、酸素などがある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本発明の一態様によって、入力電圧をより低い電圧又はより高い電圧にシフトさせる機能を有する半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様によって、回路面積が低減された半導体装置を提供することができる。
　又は、本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、上記半導体装置を有する撮像装置を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、半導体装置の構成例を示す回路図である。
図２は、半導体装置の動作例を示すタイミングチャートである。
図３は、半導体装置の構成例を示す回路図である。
図４Ａは容量の構成例を示す回路図であり、図４Ｂは半導体装置の構成例を示す回路図である。
図５は、半導体装置の構成例を示す回路図である。
図６は、半導体装置の構成例を示す断面模式図である。
図７は、半導体装置の構成例を示す断面模式図である。
図８Ａ乃至図８Ｃは、トランジスタの構成例を示す断面模式図である。
図９は、半導体装置の構成例を示す断面模式図である。
図１０は、半導体装置の構成例を示す断面模式図である。
図１１Ａ、及び図１１Ｂは、トランジスタの構成例を示す断面模式図である。
図１２Ａ、及び図１２Ｂは、トランジスタの構成例を示す断面模式図である。
図１３Ａは容量の構成例を示す上面図であり、図１３Ｂ、及び図１３Ｃは容量の構成例を示す断面斜視図である。
図１４Ａは容量の構成例を示す上面図であり、図１４Ｂは容量の構成例を示す断面図であり、図１４Ｃは容量の構成例を示す断面斜視図である。
図１５は、撮像装置の構成例を示す断面模式図である。
図１６は、撮像装置の構成例を示す断面模式図である。
図１７ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図１７Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図１７Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図１８Ａは半導体ウェハの一例を示す斜視図であり、図１８Ｂはチップの一例を示す斜視図であり、図１８Ｃ及び図１８Ｄは電子部品の一例を示す斜視図である。
図１９Ａ乃至図１９Ｆは、撮像装置を収めたパッケージ、モジュールの斜視図である。
図２０は、電子機器の一例を示す斜視図である。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置である、レベルシフタについて、説明する。
　なお、本明細書等におけるレベルシフタは、入力された電圧レベルを別の電圧レベルに変換する電位レベル変換回路とする。このとき、別の電圧とは、入力された電圧よりも低くてもよく高くてもよい。なお、入力された電圧によっては、レベルシフトを行わず、入力電圧と同じ電圧を出力してもよい。例えば、本明細書等におけるレベルシフタは、入力された高レベル電位を第１電位にレベルシフトさせ、入力された低レベル電位を第２電位にレベルシフトさせる機能を有するものとしてもよい。なお、第１電位は、高レベル電位より高い電位、高レベル電位、又は高レベル電位よりも低い電位としてもよく、第２電位は、低レベル電位より高い電位、低レベル電位、又は低レベル電位よりも低い電位としてもよい。このため、例えば、本明細書等におけるレベルシフタは、入力された高レベル電位又は低レベル電位の一方を高レベル電位よりも高い電位にレベルシフトさせ、入力された高レベル電位又は低レベル電位の他方を低レベル電位よりも低い電位にレベルシフトさせる機能を有するものとしてもよい。
　本発明の一態様の半導体装置である、レベルシフタは、ダイナミックロジック回路のアーキテクチャを用いた回路である。ダイナミックロジック回路は、一例として、データを一時的に保持する、電位をプリチャージする、評価する、などを含む動作によって、回路駆動が行われる回路である。
　図１は、当該レベルシフタの構成例を示している。レベルシフタ１００は、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ３と、トランジスタＴｒ４と、容量Ｃ１と、容量ＣＬと、を有する。
　トランジスタＴｒ１乃至トランジスタＴｒ４は、一例として、ＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１乃至トランジスタＴｒ４のチャネル形成領域は、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物であることがより好ましい。また、当該酸化物の代わりとしては、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物を用いてもよい。トランジスタＴｒ１乃至トランジスタＴｒ４は、特に実施の形態２に記載するトランジスタの構造であることが更に好ましい。
　又は、トランジスタＴｒ１乃至トランジスタＴｒ４は、一例として、チャネル形成領域にシリコンを有するトランジスタ（本明細書では、Ｓｉトランジスタと呼称する）としてもよい。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼称する場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。
　又は、トランジスタＴｒ１乃至トランジスタＴｒ４は、ＯＳトランジスタ及びＳｉトランジスタ以外としては、一例として、Ｇｅなどがチャネル形成領域に含まれるトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれるトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
　トランジスタＴｒ１乃至トランジスタＴｒ４のそれぞれは、互いに同様の構造、材料（例えば、チャネル形成領域に含まれている半導体、絶縁体、導電体などの材料）とすることにより、トランジスタＴｒ１乃至トランジスタＴｒ４を同一のプロセスで作製を行うことができるため、レベルシフタ１００の作製工程を短縮することができる。なお、本発明の一態様の半導体装置は、これに限定されず、例えば、トランジスタＴｒ１乃至トランジスタＴｒ４の一部を、異なる構造、材料としたトランジスタとしてもよい。例えば、トランジスタＴｒ１、トランジスタＴｒ３、及びトランジスタＴｒ４をＯＳトランジスタとし、トランジスタＴｒ２をＳｉトランジスタとしてもよい。
　また、図１において、トランジスタＴｒ１乃至トランジスタＴｒ４には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＴｒ１のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＴｒ２のゲートとバックゲートとを電気的に接続してもよいし、トランジスタＴｒ３のゲートとバックゲートとを電気的に接続してもよいし、また、トランジスタＴｒ４のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、そのトランジスタのバックゲートと外部回路などとを電気的に接続するための配線を設けて、当該外部回路などによってそのトランジスタのバックゲートに電位を与える構成としてもよい。
　なお、トランジスタＴｒ１乃至トランジスタＴｒ４のそれぞれのしきい値電圧をＶＴＨ１、ＶＴＨ２、ＶＴＨ３、ＶＴＨ４とする。また、本明細書等において、特に断らない限り、ＶＴＨ１乃至ＶＴＨ４のそれぞれは０よりも大きい実数とする。
　また、図１に図示しているトランジスタＴｒ１乃至トランジスタＴｒ４は、バックゲートを有しているが、本発明の一態様の半導体装置は、これに限定されない。例えば、図１に図示しているトランジスタＴｒ１乃至トランジスタＴｒ４は、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。
　また、図１に図示しているトランジスタＴｒ１乃至トランジスタＴｒ４は、ｎチャネル型トランジスタとしているが、本発明の一態様の半導体装置は、これに限定されない。例えば、トランジスタＴｒ１乃至トランジスタＴｒ４の一部、又は全部をｐチャネル型トランジスタに置き換えてもよい。
　なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタＴｒ１乃至トランジスタＴｒ４だけに限定されない。例えば、明細書の他の箇所に記載されているトランジスタ、他の図面に図示されているトランジスタなどについても、上記と同様にトランジスタの構造、極性に関して変更を行ってもよい。
　トランジスタＴｒ１乃至トランジスタＴｒ４は、特に断りのない場合は、オン状態のときは飽和領域で動作する場合がある。すなわち、トランジスタＴｒ１乃至トランジスタＴｒ４がオン状態のとき、トランジスタＴｒ１乃至トランジスタＴｒ４のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合があるものとする。
　トランジスタＴｒ１の第１端子は、配線ＶＤＨＥに電気的に接続され、トランジスタＴｒ１の第２端子は、トランジスタＴｒ２の第１端子と、配線ＢＯＴＥと、に電気的に接続され、トランジスタＴｒ１のゲートは、配線ＰＲＣＥに電気的に接続されている。トランジスタＴｒ２の第２端子は、トランジスタＴｒ３の第１端子に電気的に接続され、トランジスタＴｒ２のゲートは、トランジスタＴｒ４の第１端子と、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＴｒ３の第２端子は、配線ＶＬＳＥに電気的に接続され、トランジスタＴｒ３のゲートは、配線ＥＶＥに電気的に接続されている。トランジスタＴｒ４の第２端子は、配線ＶＬＳＥに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＣＬＰＥに電気的に接続されている。また、容量Ｃ１の第２端子は、配線ＩＮＥに電気的に接続されている。また、容量ＣＬの第１端子は、配線ＢＯＴＥに電気的に接続され、容量ＣＬの第２端子は、配線ＶＬＳＥに電気的に接続されている。
　また、レベルシフタ１００は、一例として、記憶部ＡＭを有する。記憶部ＡＭは、一例として、トランジスタＴｒ４と、容量Ｃ１と、を有する。また、本明細書等において、トランジスタＴｒ２のゲートと、容量Ｃ１の第１端子と、トランジスタＴｒ４の第１端子と、の電気的な接続点をノードＦＮと呼称する。
　記憶部ＡＭは、ノードＦＮに電位を保持する機能を有する。具体的には、例えば、記憶部ＡＭは、配線ＣＬＰＥに高レベル電位が入力されてトランジスタＴｒ４がオン状態になることで、ノードＦＮと配線ＶＬＳＥとの間が導通状態となり、ノードＦＮの電位は配線ＶＬＳＥから与えられる電位となる。ここで、配線ＣＬＰＥに低レベル電位が入力されてトランジスタＴｒ４がオフ状態になることで、記憶部ＡＭは、ノードＦＮに配線ＶＬＳＥが与えた電位を保持することができる。
　容量ＣＬは、配線ＢＯＴＥからの出力信号を安定化するために設けられている。具体的には、例えば、配線ＢＯＴＥに電圧が出力され、かつトランジスタＴｒ１、及びトランジスタＴｒ２がオフ状態のとき、容量ＣＬによって当該電圧を保持することができる。一方、容量ＣＬが設けられていない場合、配線ＢＯＴＥの電圧は、トランジスタＴｒ１、トランジスタＴｒ２などからのリーク電流によって、変動することがある。このため、レベルシフタ１００には容量ＣＬが設けられていることが好ましい。なお、配線ＢＯＴＥからの出力信号が寄生容量などによって好ましくない変化をしない場合は、レベルシフタ１００に容量ＣＬを設けなくてもよい。
　配線ＶＤＨＥは、一例として、定電圧を与える配線として機能する。なお、当該定電圧は、レベルシフタ１００における高レベル側の電源電圧とする。本明細書等では、当該電源電圧をＶＤＤＨと呼ぶこととする。
　配線ＶＬＳＥは、一例として、定電圧を与える配線として機能する。なお、当該定電圧は、レベルシフタ１００における低レベル側の電源電圧とする。本明細書等では、当該電源電圧をＶＳＳＬと呼ぶこととする。また、ＶＳＳＬは、ＶＤＤＨよりも低い電圧とする。
　配線ＩＮＥは、一例として、レベルシフタ１００の入力端子に電気的に接続されており、配線ＩＮＥは、当該入力端子に入力電圧を与えるための配線として機能する。例えば、当該入力電圧は、配線ＩＮＥを介してレベルシフタ１００に電気的に接続されている、ロジック回路などから出力される電圧とすることができる。なお、当該入力電圧（当該ロジック回路の出力電圧）としては、例えば、高レベル電位、又は低レベル電位とすることができる。本明細書では、当該高レベル電位をＶＤＤと呼び、当該低レベル電位をＶＳＳと呼ぶこととする。また、ＶＤＤは、ＶＳＳよりも高い電圧であって、ＶＤＤＨよりも低い電圧であるとする。また、ＶＳＳは、ＶＳＳＬよりも高い電圧であるとする。
　なお、レベルシフタ１００において、配線ＩＮＥに入力されたＶＤＤをＶＤＤＨにレベルシフトさせない場合は、配線ＶＤＨＥが与える定電圧をＶＤＤＨ＝ＶＤＤとすればよい。又は、レベルシフタ１００において、配線ＩＮＥに入力されたＶＳＳをＶＳＳＬにレベルシフトさせない場合は、配線ＶＬＳＥが与える定電圧をＶＳＳＬ＝ＶＳＳとすればよい。
　配線ＰＲＣＥは、一例として、配線ＶＤＨＥから配線ＢＯＴＥへの電位のチャージの有無を制御するための配線として機能する。具体的には、例えば、配線ＰＲＣＥは、ＶＤＤＨ＋ＶＴＨ１又はＶＳＳを与える配線とすることができる。なお、ＶＴＨ１は、トランジスタＴｒ１のしきい値電圧とする。また、配線ＰＲＣＥが与える高レベル電位はＶＤＤＨ＋ＶＴＨ１でなくＶＤＤＨとしてもよく、又はＶＤＤＨ＋ＶＴＨ１を超える電位としてもよい。
　配線ＥＶＥは、一例として、評価信号を与える配線として機能する。具体的には、例えば、配線ＥＶＥは、ＶＤＤＨ＋ＶＴＨ３又はＶＳＳを与える配線とすることができる。なお、ＶＴＨ３は、トランジスタＴｒ３のしきい値電圧とする。また、配線ＥＶＥが与える高レベル電位はＶＤＤＨ＋ＶＴＨ３でなくＶＤＤＨとしてもよく、又はＶＤＤＨ＋ＶＴＨ３を超える電位としてもよい。また、配線ＥＶＥが与える高レベル電位はＶＴＨ３より高くＶＤＤＨ以下の電位としてもよい。
　配線ＣＬＰＥは、一例として、トランジスタＴｒ４のオン状態、オフ状態の切り替えを制御するための配線として機能する。具体的には、例えば、配線ＣＬＰＥは、ＶＤＤ又はＶＳＳＬを与える配線とすることができる。また、配線ＣＬＰＥが与える高レベル電位はＶＤＤでなくＶＤＤ＋ＶＴＨ４としてもよく、又はＶＤＤ＋ＶＴＨ４を超える電位としてもよい。なお、ＶＴＨ４は、トランジスタＴｒ４のしきい値電圧とする。
　配線ＢＯＴＥは、一例として、レベルシフタ１００の入力端子に電気的に接続されており、配線ＢＯＴＥは、レベルシフタ１００における出力電圧を出力する配線として機能する。詳しくは後述するが、レベルシフタ１００は、配線ＩＮＥにＶＤＤが入力された時に、ＶＤＤをＶＤＤＨにレベルシフトし、かつ論理を反転させて、ＶＳＳＬを配線ＢＯＴＥに出力する。又は、レベルシフタ１００は、配線ＩＮＥにＶＳＳが入力された時に、ＶＳＳをＶＳＳＬにレベルシフトし、かつ論理を反転させて、ＶＤＤＨを配線ＢＯＴＥに出力する。
＜＜動作例＞＞
　次に、図１に示したレベルシフタ１００の動作例について説明する。
　図２は、時刻Ｔ１乃至時刻Ｔ９、及びその近傍における、配線ＣＬＰＥ、配線ＰＲＣＥ、配線ＥＶＥ、配線ＩＮＥ、ノードＦＮ、及び配線ＢＯＴＥの電圧の変化を示したタイミングチャートである。
　時刻Ｔ１より前の時刻において、配線ＩＮＥにはＶＳＳが入力され、配線ＣＬＰＥにはＶＳＳＬが入力され、配線ＰＲＣＥにはＶＳＳＬが入力され、配線ＥＶＥにはＶＳＳＬが入力されているものとする。また、記憶部ＡＭのノードＦＮには、ＶＳＳＬ又はＶＳＳが保持され、配線ＢＯＴＥにはＶＤＤＨ又はＶＳＳＬが出力されているものとする。
［記憶部ＡＭへの電位の書き込み期間］
　時刻Ｔ１から時刻Ｔ３までの間では、記憶部ＡＭのノードＦＮへのＶＳＳＬの書き込みが行われる。具体的には、時刻Ｔ１から時刻Ｔ２までの間において、配線ＣＬＰＥには、高レベル電位としてＶＤＤが入力されている。これにより、トランジスタＴｒ４のゲートにＶＤＤが入力されることで、トランジスタＴｒ４のゲート−ソース間電圧は、ＶＤＤ−ＶＳＳＬとなる。ここで、ＶＤＤ−ＶＳＳＬ＞ＶＴＨ４となるようにＶＴＨ４を決めることで、トランジスタＴｒ４をオン状態にすることができる。
　トランジスタＴｒ４がオン状態になることによって、配線ＶＬＳＥとノードＦＮとの間が導通状態となる。これにより、記憶部ＡＭのノードＦＮの電位がＶＳＳＬとなる。
　時刻Ｔ２から時刻Ｔ３までの間において、配線ＣＬＰＥには、低レベル電位としてＶＳＳＬが入力されている。これにより、トランジスタＴｒ４のゲートにＶＳＳＬが入力されることで、トランジスタＴｒ４のゲート−ソース間電圧は、０となる。このとき、０＜ＶＴＨ４なので、トランジスタＴｒ４はオフ状態となる。
　トランジスタＴｒ４がオフ状態になることによって、配線ＶＬＳＥとノードＦＮとの間が非導通状態となる。これにより、記憶部ＡＭのノードＦＮにＶＳＳＬが保持される。具体的には、このとき、容量Ｃ１には、容量Ｃ１の第１端子と第２端子間にＶＳＳ−ＶＳＳＬが保持される。
　ところで、トランジスタＴｒ３のゲートにはＶＳＳＬが入力されているため、トランジスタＴｒ３のゲート−ソース間電圧は、０となる。このとき、０＜ＶＴＨ３なので、トランジスタＴｒ３はオフ状態となる。トランジスタＴｒ３がオフ状態となっているため、トランジスタＴｒ２のソース−ドレイン間に電流は流れない。
［プリチャージ期間（１）、データ入力期間（１）］
　時刻Ｔ３から時刻Ｔ４までの間では、配線ＢＯＴＥへの電位のプリチャージが行われる。具体的には、時刻Ｔ３から時刻Ｔ４までの間において、配線ＰＲＣＥには、高レベル電位としてＶＤＤＨ＋ＶＴＨ１が入力されている。これにより、トランジスタＴｒ１のゲートにＶＤＤＨ＋ＶＴＨ１が入力される。また、このとき、トランジスタＴｒ１の第１端子には、ＶＤＤＨが入力されているため、トランジスタＴｒ１の第２端子の電位がＶＤＤＨに達するまでチャージされる。トランジスタＴｒ１の第２端子がＶＤＤＨに達することで、トランジスタＴｒ１のゲート−ソース間電圧が０となり、また０＜ＶＴＨ１なので、トランジスタＴｒ１はオフ状態となる。これにより、配線ＢＯＴＥの電位は、ＶＤＤＨとなる。
　なお、配線ＢＯＴＥへの電位のプリチャージが行われた後は、配線ＰＲＣＥには、低レベル電位としてＶＳＳＬが入力される。
　また、時刻Ｔ３から時刻Ｔ４までの間では、レベルシフタ１００へのデータの入力が行われる。具体的には、時刻Ｔ３から時刻Ｔ４までの間において、配線ＩＮＥには、高レベル電位としてＶＤＤが入力される。
　配線ＩＮＥにＶＤＤが入力された時、ノードＦＮの電位が容量Ｃ１における容量結合によって変動する。このとき、例えば、ノードＦＮの電位は、容量Ｃ１における容量結合によって、ＶＳＳＬ＋α（ＶＤＤ−ＶＳＳ）となる。なお、αは、ノードＦＮの周辺の回路構成などによって決まる容量結合係数である。
　なお、レベルシフタ１００へのデータの入力のタイミングとしては、時刻Ｔ３から時刻Ｔ４までの間、好ましくは配線ＰＲＣＥにＶＤＤＨが入力されている間、とすることが好ましい。つまり、配線ＩＮＥへのＶＤＤの入力は、配線ＢＯＴＥにＶＤＤＨのプリチャージが行われている間に行われることが好ましい。
［ノンオーバーラップ期間（１）］
　時刻Ｔ４から時刻Ｔ５までの間は、ノンオーバーラップ期間である。ノンオーバーラップ期間は、前述した時刻Ｔ３から時刻Ｔ４までの間のプリチャージ期間と後述する時刻Ｔ５から時刻Ｔ６までの間の評価期間とがオーバーラップしないようにするために設けられた期間である。なお、プリチャージ期間と評価期間とがオーバーラップしないのであれば、ノンオーバーラップ期間を設けなくてもよい。
［評価期間（１）］
　時刻Ｔ５から時刻Ｔ６までの間では、配線ＩＮＥに入力された信号の評価が行われる。具体的には、時刻Ｔ５から時刻Ｔ６までの間において、配線ＥＶＥには、一例として、高レベル電位としてＶＤＤＨ＋ＶＴＨ３が入力される。これにより、トランジスタＴｒ３のゲートにＶＤＤＨ＋ＶＴＨ３が入力される。トランジスタＴｒ３のゲートにＶＤＤＨ＋ＶＴＨ３が入力されることで、トランジスタＴｒ３のゲート−ソース間電圧は、ＶＤＤＨ＋ＶＴＨ３−ＶＳＳＬとなる。ここで、ＶＤＤＨ＋ＶＴＨ３−ＶＳＳＬ＞ＶＴＨ３、つまりＶＤＤＨ−ＶＳＳＬ＞０を満たすため、トランジスタＴｒ３をオン状態にすることができる。このため、トランジスタＴｒ２の第２端子と、配線ＶＬＳＥと、の間が導通状態となり、トランジスタＴｒ２の第２端子に配線ＶＬＳＥが与える電位ＶＳＳＬが入力される。なお、配線ＥＶＥには、高レベル電位として、一例として、ＶＴＨ３よりも高くＶＤＤＨ以下の電位であるＶＥＶＥが入力されてもよい。この場合、トランジスタＴｒ３のゲート−ソース間電圧は、ＶＥＶＥ−ＶＳＳＬとなるため、ＶＥＶＥ−ＶＳＳＬ＞ＶＴＨ３を満たすようにＶＳＳＬを設定すれば、トランジスタＴｒ３をオン状態にすることができる。
　このとき、トランジスタＴｒ２のゲート−ソース間電圧は、ＶＳＳＬ＋α（ＶＤＤ−ＶＳＳ）−ＶＳＳＬ＝α（ＶＤＤ−ＶＳＳ）となる。ここで、ＶＴＨ２が、α（ＶＤＤ−ＶＳＳ）＞ＶＴＨ２を満たすことで、トランジスタＴｒ２はオン状態となる。
　トランジスタＴｒ２、及びトランジスタＴｒ３のそれぞれがオン状態になることによって、配線ＢＯＴＥと配線ＶＬＳＥとの間が導通状態となる。このため、配線ＢＯＴＥにチャージされていたＶＤＤＨが、配線ＶＬＳＥが与えるＶＳＳＬにまでディスチャージされる。その結果、配線ＢＯＴＥは、ＶＳＳＬを出力する。
　なお、配線ＢＯＴＥからＶＳＳＬの出力が行われた後は、配線ＥＶＥには、低レベル電位としてＶＳＳＬが入力される。これにより、トランジスタＴｒ３のゲートにＶＳＳＬが入力される。トランジスタＴｒ３のゲートにＶＳＳＬが入力されることで、トランジスタＴｒ３のゲート−ソース間電圧は、ＶＳＳＬ−ＶＳＳＬ＝０となる。また０＜ＶＴＨ３なので、トランジスタＴｒ３はオフ状態となる。
［プリチャージ期間（２）、データ入力期間（２）］
　時刻Ｔ６から時刻Ｔ７までの間では、配線ＢＯＴＥへの電位のプリチャージが行われる。具体的には、時刻Ｔ６から時刻Ｔ７までの間において、時刻Ｔ３から時刻Ｔ４までの間での動作が同様に行われる。このため、配線ＰＲＣＥには、高レベル電位としてＶＤＤＨ＋ＶＴＨ１が入力され、配線ＢＯＴＥの電位がＶＤＤＨとなる。
　なお、配線ＢＯＴＥへの電位のプリチャージが行われた後は、配線ＰＲＣＥには、低レベル電位としてＶＳＳＬが入力される。
　また、時刻Ｔ６から時刻Ｔ７までの間では、レベルシフタ１００へのデータの入力が行われる。具体的には、時刻Ｔ６から時刻Ｔ７までの間において、配線ＩＮＥには、低レベル電位としてＶＳＳが入力される。
　配線ＩＮＥにＶＳＳが入力された時、ノードＦＮの電位が容量Ｃ１における容量結合によって変動する。このとき、配線ＩＮＥの電位はＶＳＳとなっているため、ノードＦＮの電位は、時刻Ｔ２から時刻Ｔ３までの間でのノードＦＮの電位に戻る。つまり、時刻Ｔ６から時刻Ｔ７までの間における、ノードＦＮの電位はＶＳＳＬとなる。
　なお、レベルシフタ１００へのデータの入力のタイミングとしては、時刻Ｔ６から時刻Ｔ７までの間、好ましくは配線ＰＲＣＥにＶＤＤＨが入力されている間、とすることが好ましい。つまり、配線ＩＮＥへのＶＳＳの入力は、配線ＢＯＴＥにＶＤＤＨのプリチャージが行われている間に行われることが好ましい。
［ノンオーバーラップ期間（２）］
　時刻Ｔ７から時刻Ｔ８までの間は、時刻Ｔ４から時刻Ｔ５までの間と同様の、ノンオーバーラップ期間である。そのため、ノンオーバーラップ期間については、時刻Ｔ４から時刻Ｔ５までの間での動作の説明を参酌する。
［評価期間（２）］
　時刻Ｔ８から時刻Ｔ９までの間では、配線ＩＮＥに入力された信号の評価が行われる。具体的には、時刻Ｔ８から時刻Ｔ９までの間において、配線ＥＶＥには、高レベル電位としてＶＤＤＨ＋ＶＴＨ３が入力される。このため、時刻Ｔ５から時刻Ｔ６までの間での動作と同様に、トランジスタＴｒ３をオン状態になる。また、これにより、トランジスタＴｒ２の第２端子に配線ＶＬＳＥが与えるＶＳＳＬが入力される。
　このとき、トランジスタＴｒ２のゲート−ソース間電圧は、ＶＳＳＬ−ＶＳＳＬ＝０となる。また０＜ＶＴＨ２なので、トランジスタＴｒ２はオフ状態となる。これにより、配線ＢＯＴＥの電位は、時刻Ｔ６から時刻Ｔ７までの間でチャージされたＶＤＤＨのままとなる。その結果、配線ＢＯＴＥは、ＶＤＤＨを出力する。
　なお、配線ＢＯＴＥからＶＤＤＨの出力が行われた後は、配線ＥＶＥには、低レベル電位としてＶＳＳＬが入力される。これにより、トランジスタＴｒ３はオフ状態となる。
　上述した動作例によって、入力されたＶＤＤをＶＳＳよりも低いＶＳＳＬにレベルシフトさせ、又は入力されたＶＳＳをＶＤＤよりも高いＶＤＤＨにレベルシフトさせることができる。
　なお、本発明の一態様の半導体装置は、図１の構成に限定されない。本発明の一態様の半導体装置は、状況に応じて図１に示すレベルシフタ１００の回路構成を変更したものとしてもよい。
　例えば、図１に示すレベルシフタ１００は、図３に示すレベルシフタ１００Ａの回路構成に変更してもよい。具体的には、レベルシフタ１００Ａは、レベルシフタ１００において、トランジスタＴｒ２とトランジスタＴｒ３とを入れ替えた構成となっている。
　図３のレベルシフタ１００Ａの回路構成について、図１のレベルシフタ１００と異なる点のみ説明する。トランジスタＴｒ１の第１端子は、トランジスタＴｒ３の第１端子に電気的に接続され、トランジスタＴｒ３の第２端子は、トランジスタＴｒ２の第１端子に電気的に接続され、トランジスタＴｒ２の第２端子は、配線ＶＬＳＥに電気的に接続されている。
　図３のレベルシフタ１００Ａの動作例としては、例えば、図１のレベルシフタ１００の動作例である図２のタイミングチャートと同様とすることができる。
　また、例えば、図１に示すレベルシフタ１００は、容量Ｃ１と容量ＣＬとのそれぞれがトランジスタを有する構成としてもよい。図４Ａは、容量Ｃ１（容量ＣＬ）がトランジスタＴｃ１（トランジスタＴｃＬ）を含む構成としている。具体的には、トランジスタＴｃ１（トランジスタＴｃＬ）の第１端子及び第２端子を、容量Ｃ１（容量ＣＬ）の第１端子又は第２端子の一方とし、トランジスタＴｃ１（トランジスタＴｃＬ）のゲートを、容量Ｃ１（容量ＣＬ）の第１端子又は第２端子の他方としている。つまり、トランジスタＴｃ１は、トランジスタＴｃ１のゲート容量を用いて、容量Ｃ１の代替とし、同様に、トランジスタＴｃＬは、トランジスタＴｃＬのゲート容量を用いて、容量ＣＬの代替としている。図４Ｂに示すレベルシフタ１００Ｂは、容量Ｃ１と容量ＣＬとのそれぞれをトランジスタＴｃ１とトランジスタＴｃＬに置き換えた構成となっている。なお、トランジスタＴｃ１（トランジスタＴｃＬ）のしきい値電圧は、トランジスタＴｃ１（トランジスタＴｃＬ）のゲートと、トランジスタＴｃ１（トランジスタＴｃＬ）のソース又はドレインと、の間の電圧よりも低いことが好ましい。また、図４Ｂに示すレベルシフタ１００Ｂは、トランジスタを形成する工程で容量Ｃ１（容量ＣＬ）としてトランジスタＴｃ１（トランジスタＴｃＬ）を作製することができるため、プレーナ型、トレンチ型などの容量を形成する工程を省略することができる。つまり、レベルシフタ１００Ｂの作製に要する時間を短くすることができる。
　また、例えば、図１に示すレベルシフタ１００は、容量ＣＬの第２端子が配線ＶＬＳＥでなく、別の配線に電気的に接続されている構成としてもよい。当該構成としては、例えば、図５に示すレベルシフタ１００Ｃの構成とすることができる。レベルシフタ１００Ｃは、容量ＣＬの第２端子が配線ＶＡＬに電気的に接続されている点で、レベルシフタ１００と異なっている。配線ＶＡＬは、配線ＶＬＳＥと同様に、定電圧を与える配線として機能する。なお、当該定電圧としては、配線ＶＬＳＥが与えるＶＳＳＬでなく、ＶＳＳ、接地電位（ＧＮＤ）などとすることができる。又は、状況に応じて、配線ＶＡＬは、ＶＤＤ、ＶＤＤＨなどの電圧を与える配線としてもよい。又は、配線ＶＡＬは、配線ＶＤＨＥに電気的に接続されていてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例＞
　図６に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図８Ａはトランジスタ５００のチャネル長方向の断面図であり、図８Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図８Ｃはトランジスタ３００のチャネル幅方向の断面図である。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しない特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明したレベルシフタ１００、レベルシフタ１００Ａ、レベルシフタ１００Ｂ、レベルシフタ１００Ｃなどに含まれるトランジスタに適用することにより、高温でも動作能力が低下しない半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００を、トランジスタＴｒ４に適用することにより、記憶部ＡＭのノードＦＮに書き込んだ電位を長時間保持することができる。
　図６に示す半導体装置において、トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明したレベルシフタ１００、レベルシフタ１００Ａ、レベルシフタ１００Ｂ、レベルシフタ１００Ｃなどに含まれる容量などとすることができる。なお、回路構成によっては、図６に示す容量素子６００は必ずしも設けなくてもよい。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明したレベルシフタ１００、レベルシフタ１００Ａ、レベルシフタ１００Ｂ、レベルシフタ１００Ｃなどに含まれるトランジスタなどに適用することができる。具体的には、例えば、図１のレベルシフタ１００が有するトランジスタＴｒ２とすることができる。なお、図６では、トランジスタ３００のゲートが、容量素子６００の一対の電極の一方を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、レベルシフタ１００、レベルシフタ１００Ａ、レベルシフタ１００Ｂ、レベルシフタ１００Ｃなどの構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極の一方を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成としてもよく、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極の一方を介して、トランジスタ５００のゲートに電気的に接続されている構成としてもよく、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成としてもよい。
　また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
　トランジスタ３００は、図８Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図７に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
　なお、図７において、トランジスタ３００は、基板３１２上に設けられているが、この場合、基板３１２としては、図６の半導体装置の基板３１１と同様に半導体基板を用いてもよい。また、基板３１２としては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図６において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図６において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図６において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお、導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図６において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお、導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図８Ａ、及び図８Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。なお、本明細書等では、導電体５４２ａと導電体５４２ｂとをまとめて、導電体５４２と記載する。
　また、図８Ａ、及び図８Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図８Ａ、及び図８Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図８Ａ、及び図８Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
　なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図６、図８Ａ、及び図８Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。また、当該配線の導電性を高く維持できる場合、その場合、導電体５０３ａは、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
　なお、図８Ａ、及び図８Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。
　また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３未満であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼称する、またはＭＩＳ構造を主としたダイオード接合構造と呼称する場合がある。
　なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合などがある。
　酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
　具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。
　また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
　また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。
　これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とすることが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。
　また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
　また、図８Ａ、及び図８Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図８Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０及び絶縁体５２４のそれぞれの側面を覆い、絶縁体５２２と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とすることが好ましい。
　また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電体５６０は、図８Ａ、及び図８Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼称することができる。
　また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
　導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
　続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図６では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
　なお、本発明の一態様の半導体装置は、トランジスタ３００が形成されている基板３１１の下方に、例えば、回路が構成されている別の半導体基板を貼り合わせた構成としてもよい。図９は、図６の半導体装置の一部である層ＳＡと、別の半導体基板上に回路が構成された層ＳＢと、を貼り合わせた構成を示している。具体的には、図９に示す半導体装置は、層ＳＡに含まれている基板３１１の下方に、層ＳＢに含まれている回路などが構成されている基板２１１を貼り合わせた構成となっている。なお、図９では、層ＳＡにおいて絶縁体３６０より上方の導電体、絶縁体などを省略している。
　基板２１１としては、例えば、図６の半導体装置の基板３１１に適用できる基板を用いることができる。
　基板２１１上には、一例として、基板３１１上のトランジスタ３００と同様に、トランジスタ２００を覆うように、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２６、及び絶縁体２３０が順に設けられている。
　また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２６、絶縁体２３０、及び絶縁体２３１としては、例えば、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、絶縁体２３０などに適用できる材料を用いることができる。また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２６、絶縁体２３０、及び絶縁体２３１としては、例えば、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、絶縁体３５０などと同様の工程によって形成することができる。
　また、絶縁体２２０、絶縁体２２２、絶縁体２２４、及び絶縁体２２６には、導電体２２８、及び導電体２２９などが埋め込まれている。導電体２２８、及び導電体２２９は、導電体３２８、及び導電体３３０と同様に、プラグ又は配線としての機能を有する。また、導電体２２８、及び導電体２２９としては、導電体３２８、及び導電体３３０に適用できる材料を用いることができる。
　絶縁体２３２は、後述する基板３１１の下方に設けられている絶縁体３４１に対する貼り合わせ層として機能する。また、絶縁体２３１、及び絶縁体２３２には、導電体２２９の一部と電気的に接続されるように導電体２３３が埋め込まれており、導電体２３３も貼り合わせ層の一部として機能する。
　絶縁体２３２としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
　導電体２３３としては、例えば、銅、アルミニウム、錫、亜鉛、タングステン、銀、白金または金などを用いることができる。後述する導電体３４２との接合のしやすさから、好ましくは銅、アルミニウム、タングステン、又は金を用いることが好ましい。
　なお、導電体２３３は、複数の層を含む多層構造としてもよい。例えば、絶縁体２３１、及び絶縁体２３２の開口の側壁に第１の導電体を形成し、その後に絶縁体２３１、及び絶縁体２３２の開口部を埋めるように第２の導電体を形成してもよい。第１の導電体としては、例えば、窒化タンタルなど水素に対するバリア性を有する導電体を用いることができ、また、第２の導電体としては、例えば、導電性の高いタングステンを用いることができる。
　また、基板３１１の下方には、絶縁体３４１が形成されている。絶縁体３４１は、基板２１１上の絶縁体２３２に対する貼り合わせ層として機能する。
　絶縁体３４１としては、例えば、絶縁体２３２に適用できる材料を用いることができる。特に、絶縁体２３２と絶縁体３４１とを接合するため、絶縁体２３２及び絶縁体３４１は、同一の成分で構成されていることが好ましい。
　層ＳＡにおいて、絶縁体３４１、基板３１１、絶縁体３２０、及び絶縁体３２２には、導電体３３０の一部と電気的に接続されるように導電体３４２が埋め込まれており、導電体３４２も貼り合わせ層の一部として機能する。
　導電体３４２としては、例えば、導電体２３３に適用できる材料を用いることができる。特に、導電体３４２と導電体２３３とを接合するため、導電体３４２及び導電体２３３は互いに同一の金属材料を用いることが好ましい。
　なお、導電体３４２は、複数の層を含む多層構造としてもよい。例えば、絶縁体３４１、基板３１１、絶縁体３２０、及び絶縁体３２２の開口の側壁に第１の導電体を形成し、その後に絶縁体３４１、基板３１１、絶縁体３２０、及び絶縁体３２２の開口部を埋めるように第２の導電体を形成してもよい。第１の導電体としては、例えば、窒化タンタルなど水素に対するバリア性を有する導電体を用いることができ、また、第２の導電体としては、例えば、導電性の高いタングステンを用いることができる。
　次に、層ＳＡと層ＳＢとの貼り合わせについて説明する。
　層ＳＡと層ＳＢとの貼り合わせを行う前工程では、層ＳＢにおいて、絶縁体２３２及び導電体２３３の表面はそれぞれ高さが一致するように平坦化が行われる。同様に、層ＳＡにおいて、絶縁体３４１及び導電体３４２の表面はそれぞれ高さが一致するように平坦化が行われる。
　貼り合わせ工程で、絶縁体２３２と絶縁体３４１との接合、つまり絶縁層同士の接合を行うとき、研磨などによって高い平坦性を与えた後に、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
　また、例えば、導電体２３３と導電体３４２との接合、つまり導電体同士の接合をおこなうとき、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
　上述した、貼り合わせ工程を行うことによって、層ＳＡに含まれている導電体３４２を、層ＳＢに含まれている導電体２３３に電気的に接続することができる。また、層ＳＡに含まれている絶縁体３４１と、層ＳＢに含まれている絶縁体２３２と、の機械的な強度を有する接続を得ることができる。
　層ＳＡと層ＳＢを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
　例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面を金などの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
　上述した、貼り合わせ工程を用いることによって、半導体装置に対して更に回路を追加することができる。そのため、半導体装置の回路面積の増大を抑制することができる。また、当該貼り合わせ工程によって、半導体装置に対して、別の半導体装置（例えば、論理回路、信号変換回路、電位レベル変換回路、電流源、電圧源、切り替え回路、増幅回路、光電変換回路、演算回路など）を電気的に接続することができる。そのため、新規な半導体装置を構成することができる。
　なお、層ＳＢに含まれている基板２１１上には、一例として、トランジスタ２００が形成されている。なお、図９では、一例として、トランジスタ２００をトランジスタ３００と同様の構造として示しているが、トランジスタ２００はトランジスタ３００と異なる構造としてもよい。例えば、図１０に示すとおり、トランジスタ２００としては、ＯＳトランジスタとして図６、図７、図８Ａ、及び図８Ｂに示すトランジスタ５００の構造としてもよい。なお、図１０に示す基板２１２としては、例えば、図７に示す半導体装置の基板３１２に適用できる基板を用いることができる。
　次に、図６、及び図７に図示している、ＯＳトランジスタの別の構成例について説明する。
　図１１Ａ、及び図１１Ｂは、図８Ａ、及び図８Ｂに示すトランジスタ５００の変形例であって、図１１Ａは、トランジスタ５００のチャネル長方向の断面図であり、図１１Ｂはトランジスタ５００のチャネル幅方向の断面図である。なお、図１１Ａ、及び図１１Ｂに示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
　図１１Ａ、及び図１１Ｂに示す構成のトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図８Ａ、及び図８Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図８Ａ、及び図８Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図８Ａ、及び図８Ｂに示す構成のトランジスタ５００と異なる。
　図１１Ａ、及び図１１Ｂに示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体４０２が設けられている。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられている。
　図１１Ａ、及び図１１Ｂに示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
　絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
　絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
　また、図１１Ａ、及び図１１Ｂに示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図１１Ａ、及び図１１Ｂのトランジスタ５００は、変更例として、図１２Ａ、及び図１２Ｂに示すトランジスタにすることができる。図１２Ａはトランジスタのチャネル長方向の断面図であり、図１２Ｂはトランジスタのチャネル幅方向の断面図である。図１２Ａ、及び図１２Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図１１Ａ、及び図１１Ｂに示すトランジスタと異なる。
　酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
　酸化物５３０ｃ１として、例えばＩｎ−Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
　酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図８Ａ、及び図８Ｂに示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
　図１２Ａ、及び図１２Ｂに示す構成のトランジスタは、例えば、図６、図７に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、上記実施の形態で説明した半導体装置、例えば、上記実施の形態で説明したレベルシフタ１００、レベルシフタ１００Ａ、レベルシフタ１００Ｂ、レベルシフタ１００Ｃに含まれるトランジスタなどに適用することができる。なお図１２Ａ、及び図１２Ｂに示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ３００、及びトランジスタ５００以外のトランジスタにも適用することができる。
　次に、図６、及び図７の半導体装置に適用できる容量素子について説明する。
　図１３では、図６、及び図７に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図１３Ａは容量素子６００Ａの上面図であり、図１３Ｂは容量素子６００Ａの一点鎖線Ｌ３−Ｌ４における断面を示した斜視図であり、図１３Ｃは容量素子６００Ａの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。
　絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
　また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００Ａは、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、及び／又は容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図１３Ａ乃至図１３Ｃでは、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
　また、図１３では、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
　なお、図６、図７、図１３Ａ、図１３Ｂ、及び図１３Ｃに示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図１４Ａ乃至図１４Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
　図１４Ａは容量素子６００Ｂの上面図であり、図１４Ｂは容量素子６００Ｂの一点鎖線Ｌ３−Ｌ４における断面図であり、図１４Ｃは容量素子６００Ｂの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　図１４Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。
　また、図１４Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
　絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
　絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
　導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
　なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
　絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。
　導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
　絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
　図１４に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。
　また、本発明の一態様の半導体装置は、図６、及び図７に示した半導体装置の容量素子６００の上方に光電変換素子を設けてもよい。つまり、本発明の一態様としては、上記実施の形態で説明したレベルシフタを含む撮像装置としてもよい。撮像装置は、例えば、光電変換素子によって誘起された電流を、電流電圧変換回路、アナログデジタル変換回路などによってデジタル信号に変換するが、撮像装置にレベルシフタを設けることによって、当該デジタル信号をレベルシフトすることができる。
　図１５は、図７に示した半導体装置において、容量素子６００の上方に光電変換素子７００を設けた、撮像装置の構成例を示している。なお、光電変換素子７００は、容量素子６００の上方ではなく、トランジスタ３００の下方に設けられていてもよい。
　光電変換素子７００は、一例として、層７６７ａと、層７６７ｂと、層７６７ｃと、層７６７ｄと、層７６７ｅと、を有する。
　図１５に示す光電変換素子７００は、有機光導電膜の一例であり、層７６７ａは下部電極、層７６７ｅは透光性を有する上部電極であり、層７６７ｂ、層７６７ｃ、層７６７ｄは光電変換部に相当する。なお、図１５に示す光電変換素子７００の代わりとして、例えば、ｐｎ接合型フォトダイオード、アバランシェフォトダイオードなどを用いてもよい。
　下部電極である層７６７ａは、アノード又はカソードの一方とすることができ、上部電極である層７６７ｂは、アノード又はカソードの他方とすることができる。なお、本実施の形態では、層７６７ａをカソードとし、層７６７ｂをアノードとする。
　層７６７ａとしては、例えば、低抵抗の金属層などとすることが好ましい。具体的には、層７６７ａとしては、例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
　層７６７ｅとしては、例えば、可視光に対して高い透光性を有する導電層を用いることが好ましい。具体的には、層７６７ｅとしては、例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層７６７ｅを省略した構成とすることもできる。
　光電変換部の層７６７ｂ、層７６７ｄのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層７６７ｃは光電変換層とすることができる。
　ホール輸送層としては、例えば酸化モリブデンなどを用いることができる。電子輸送層としては、例えば、Ｃ６０、Ｃ７０などのフラーレン、またはそれらの誘導体などを用いることができる。
　光電変換層としては、ｎ型有機半導体およびｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。
　図１５の撮像装置において、絶縁体７５１は、絶縁体６５０上に設けられ、層７６７ａは、絶縁体７５１上に設けられている。また、絶縁体７５２は、絶縁体７５１上と層７６７ａ上と、に設けられている。層７６７ｂは、絶縁体７５２上と層７６７ａ上に設けられている。
　また、層７６７ｂ上には、層７６７ｃ、層７６７ｄ、層７６７ｅ、絶縁体７５３が順に積層して設けられている。
　絶縁体７５１は、一例として、層間絶縁膜として機能する。絶縁体７５１は、例えば、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。絶縁体７５１に水素に対するバリア性を有する絶縁体を用いることにより、トランジスタ５００への水素の拡散を抑制することができる。そのため、絶縁体７５１としては、一例として、絶縁体３２４に適用できる材料を用いることができる。
　絶縁体７５２は、一例として、素子分離層として機能する。絶縁体７５２は、図示しないが、隣に位置する別の光電変換素子との短絡を防止するために設けられている。絶縁体７５２としては、例えば、有機絶縁体などを用いることが好ましい。
　絶縁体７５３は、一例として、透光性を有する平坦化膜として機能する。絶縁体７５３としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどの材料を用いることができる。
　絶縁体７５３の上方には、一例として、遮光層７７１と、光学変換層７７２と、マイクロレンズアレイ７７３と、が設けられている。
　絶縁体７５３上に設けられている遮光層７７１は、隣接する画素への光の流入を抑えることができる。遮光層７７１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
　絶縁体７５３上と遮光層７７１上とに設けられている光学変換層７７２には、カラーフィルタを用いることができる。カラーフィルタにＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。
　また、光学変換層７７２に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。
　例えば、光学変換層７７２に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層７７２に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層７７２に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
　また、光学変換層７７２にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線、紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子７００で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
　シンチレータは、Ｘ線、ガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光、又は紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂、セラミクスなどに分散させたものを用いることができる。
　遮光層７７１上と、光学変換層７７２上にはマイクロレンズアレイ７７３が設けられる。マイクロレンズアレイ７７３が有する個々のレンズを通る光が直下の光学変換層７７２を通り、光電変換素子７００に照射されるようになる。マイクロレンズアレイ７７３を設けることにより、集光した光を光電変換素子７００に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ７７３は、可視光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
　ところで、図１５には、トランジスタ３００、及びトランジスタ５００の上方に有機光導電膜を用いた光電変換素子７００を設けた撮像装置の構成を示しているが、本発明の一態様の撮像装置は、これに限定されない。例えば、本発明の一態様の撮像装置は、光電変換素子７００の代わりとして、裏面照射型であってｐｎ接合型の光電変換素子を設けた構成としてもよい。
　図１６は、トランジスタ３００、及びトランジスタ５００の上方に、裏面照射型であってｐｎ接合型の光電変換素子７００Ａを設けた撮像装置の構成例を示している。図１６に示している撮像装置は、トランジスタ３００、トランジスタ５００、及び容量素子６００が設けられた基板３１２の上方に、光電変換素子７００Ａを有する構造体ＳＣが貼り合わされた構成となっている。
　なお、構造体ＳＣには、遮光層７７１と、光学変換層７７２と、マイクロレンズアレイ７７３と、が含まれており、これらの説明については、上述した説明を参酌する。
　光電変換素子７００Ａは、シリコン基板に形成されたｐｎ接合型のフォトダイオードであり、ｐ型領域に相当する層７６５ｂおよびｎ型領域に相当する層７６５ａを有する。光電変換素子７００Ａは埋め込み型フォトダイオードであり、層７６５ａの表面側（電流の取り出し側）に設けられた薄いｐ型の領域（層７６５ｂの一部）によって暗電流を抑えノイズを低減させることができる。
　絶縁体７０１、導電体７４１、導電体７４２は、貼り合わせ層としての機能を有する。絶縁体７５４は、層間絶縁膜および平坦化膜としての機能を有する。絶縁体７５５は、素子分離層としての機能を有する。絶縁体７５６は、キャリアの流出を抑制する機能を有する。
　シリコン基板には画素を分離する溝が設けられ、絶縁体７５６はシリコン基板上面および当該溝に設けられる。絶縁体７５６が設けられることにより、光電変換素子７００Ａ内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁体７５６は、迷光の侵入を抑制する機能も有する。したがって、絶縁体７５６により、混色を抑制することができる。なお、シリコン基板の上面と絶縁体７５６との間に反射防止膜が設けられていてもよい。
　素子分離層は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて形成することができる。または、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法等を用いて形成してもよい。絶縁体７５６としては、例えば、酸化シリコン、窒化シリコンなどの無機絶縁膜、ポリイミド、アクリルなどの有機絶縁膜を用いることができる。なお、絶縁体７５６は多層構成であってもよい。
　光電変換素子７００Ａの層７６５ａ（ｎ型領域、カソードに相当）は、導電体７４１と電気的に接続される。層７６５ｂ（ｐ型領域、アノードに相当）は、導電体７４２と電気的に接続される。導電体７４１、導電体７４２は、絶縁体７０１に埋設された領域を有する。また、絶縁体７０１、導電体７４１、導電体７４２の表面は、それぞれ高さが一致するように平坦化されている。
　絶縁体６５０の上方には、絶縁体６９１、絶縁体６９２が順に積層されている。また、例えば、図１６では、絶縁体６９２には開口部が設けられており、当該開口部を埋めるように導電体７４３が形成されている。
　絶縁体６９１としては、例えば、絶縁体７５１に適用できる材料を用いることができる。
　また、絶縁体６９２としては、例えば、絶縁体６５０に適用できる材料を用いることができる。
　絶縁体６９３と、絶縁体７０１と、のそれぞれは貼り合わせ層の一部として機能する。また、導電体７４１、導電体７４２と、導電体７４３のそれぞれも貼り合わせ層の一部として機能する。
　絶縁体６９３、及び絶縁体７０１としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。特に、絶縁体６９３と絶縁体７０１とを接合するため、絶縁体６９３及び絶縁体７０１は、同一の成分で構成されていることが好ましい。
　導電体７４１、導電体７４２、及び導電体７４３としては、例えば、銅、アルミニウム、錫、亜鉛、タングステン、銀、白金または金などを用いることができる。特に、導電体７４１と導電体７４３、及び導電体７４２と導電体７４３とを接合しやすくするには、銅、アルミニウム、タングステン、又は金を用いることが好ましい。
　なお、導電体７４１、導電体７４２、及び導電体７４３は、複数の層を含む多層構造としてもよい。例えば、導電体７４１、導電体７４２、又は導電体７４３が設けられる開口部の側面に第１の導電体を形成し、その後に開口部を埋めるように第２の導電体を形成してもよい。第１の導電体としては、例えば、窒化タンタルなど水素に対するバリア性を有する導電体を用いることができ、また、第２の導電体としては、例えば、導電性の高いタングステンを用いることができる。
　基板３１２側の貼り合わせ層と構造体ＳＣ側の貼り合わせ層との貼り合わせを行う前工程では、基板３１２側において、絶縁体６９３と導電体７４３との表面はそれぞれ高さが一致するように平坦化が行われる。同様に、構造体ＳＣ側において、絶縁体７０１と、導電体７４１と、導電体７４２と、の表面はそれぞれ高さが一致するように平坦化が行われる。
　貼り合わせ工程で、絶縁体６９３と絶縁体７０１との接合、つまり絶縁層同士の接合を行うとき、研磨などによって高い平坦性を与えた後に、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
　また、例えば、導電体７４１と導電体７４３との接合、及び導電体７４２と導電体７４３との接合、つまり導電体同士の接合をおこなうとき、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
　上述した、貼り合わせ工程を行うことによって、基板３１２側の導電体７４３を、構造体ＳＣ側の導電体７４１、及び導電体７４２に電気的に接続することができる。また、基板３１２側の絶縁体６９３と、構造体ＳＣ側の絶縁体７０１と、の機械的な強度を有する接続を得ることができる。
　基板３１２と構造体ＳＣを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
　例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面を金などの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図１７Ａを用いて説明を行う。図１７Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図１７Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図１７Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１７Ｂに示す（横軸は２θ［ｄｅｇ．］とし、また、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１７Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図１７Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１７Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度（Ｉｎｔｅｎｓｉｔｙ）が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１７Ｃに示す。図１７Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１７Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図１７Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図１７Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、及び／又は欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物、及び／又は欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコン、炭素などが含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、炭素などの濃度と、酸化物半導体との界面近傍のシリコン、炭素などの濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図１８Ａを用いて説明する。
　図１８Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
　ダイシング工程を行うことにより、図１８Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図１８Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図１８Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図１８Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図１８Ｃに示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図１８Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図１８Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図１８Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　次に、光電変換素子が含まれているイメージセンサチップ（撮像装置）を有する、電子部品について説明する。
　図１９Ａは、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５５０（図１９Ｃ参照）を固定するパッケージ基板４５１０、カバーガラス４５２０および両者を接着する接着剤４５３０等を有する。
　図１９Ｂは、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４５４０としたＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
　図１９Ｃは、カバーガラス４５２０および接着剤４５３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４５１０上には電極パッド４５６０が形成され、電極パッド４５６０およびバンプ４５４０はスルーホールを介して電気的に接続されている。電極パッド４５６０は、イメージセンサチップ４５５０とワイヤ４５７０によって電気的に接続されている。
　また、図１９Ｄは、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５５１（図１９Ｆ）を固定するパッケージ基板４５１１、レンズカバー４５２１、およびレンズ４５３５等を有する。また、パッケージ基板４５１１およびイメージセンサチップ４５５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４５９０（図１９Ｆ）も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）としての構成を有している。
　図１９Ｅは、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４５１１の下面および側面には、実装用のランド４５４１が設けられたＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、前述したＢＧＡなどが設けられていてもよい。
　図１９Ｆは、レンズカバー４５２１およびレンズ４５３５の一部を省いて図示したモジュールの斜視図である。ランド４５４１は電極パッド４５６１と電気的に接続され、電極パッド４５６１はイメージセンサチップ４５５１またはＩＣチップ４５９０とワイヤ４５７１によって電気的に接続されている。
　イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図２０には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図２０に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　また、図２０には図示していないが、情報端末５５００は、記憶装置、撮像装置などの半導体装置を有する。ここで、情報端末５５００は、上記実施の形態で説明した半導体装置を適用することによって、記憶装置、撮像装置、表示部５５１１などの消費電力を低減することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ウェアラブル端末］
　また、図２０には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することによって、ウェアラブル端末に含まれている記憶装置、撮像装置、表示部５９０２などの半導体装置などの消費電力を低減することができる。
［情報端末］
　また、図２０には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することによって、デスクトップ型情報端末５３００に備わる半導体装置の消費電力を低減することができる。
　なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図２０に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図２０には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、電気冷凍冷蔵庫５８００の消費電力を低減することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ　Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図２０には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図２０には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２０に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２０に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　図２０では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図２０には移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は、上述したインストゥルメントパネル、撮像装置などに適用することができる。このため、自動車５７００に備えられるインストゥルメントパネル、撮像装置などの消費電力を低減することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置を適用して、消費電力の低減を図ることができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図２０には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に含まれている撮像装置に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図２０には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００は、デジタルカメラ６２４０と同様に撮像装置を有する。そのため、ビデオカメラ６３００に含まれている撮像装置に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のビデオカメラ６３００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＡＭ：記憶部、Ｔｒ１：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ３：トランジスタ、Ｔｒ４：トランジスタ、Ｔｃ１：トランジスタ、ＴｃＬ：トランジスタ、Ｃ１：容量、ＣＬ：容量、ＦＮ：ノード、ＩＮＥ：配線、ＢＯＴＥ：配線、ＶＤＨＥ：配線、ＶＬＳＥ：配線、ＰＲＣＥ：配線、ＥＶＥ：配線、ＣＬＰＥ：配線、ＶＡＬ：配線、ＳＡ：層、ＳＢ：層、ＳＣ：構造体、１００：レベルシフタ、１００Ａ：レベルシフタ、１００Ｂ：レベルシフタ、１００Ｃ：レベルシフタ、２００：トランジスタ、２１１：基板、２１２：基板、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２２６：絶縁体、２２８：導電体、２２９：導電体、２３０：絶縁体、２３１：絶縁体、２３２：絶縁体、２３３：導電体、３００：トランジスタ、３１１：基板、３１２：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３４１：絶縁体、３４２：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、６９１：絶縁体、６９２：絶縁体、６９３：絶縁体、７０１：絶縁体、７４１：導電体、７４２：導電体、７４３：導電体、７５１：絶縁体、７５２：絶縁体、７５３：絶縁体、７５４：絶縁体、７５５：絶縁体、７５６：絶縁体、７６５ａ：層、７６５ｂ：層、７６７ａ：層、７６７ｂ：層、７６７ｃ：層、７６７ｄ：層、７６７ｅ：層、７７１：遮光層、７７２：光学変換層、４５１０：パッケージ基板、４５１１：パッケージ基板、４５２０：カバーガラス、４５２１：レンズカバー、４５３０：接着剤、４５３５：レンズ、４５４０：バンプ、４５４１：ランド、４５５０：イメージセンサチップ、４５５１：イメージセンサチップ、４５６０：電極パッド、４５６１：電極パッド、４５７０：ワイヤ、４５７１：ワイヤ、４５９０：ＩＣチップ、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (8)

  1. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、入力端子と、出力端子と、を有し、
    　前記第１トランジスタと、前記第２トランジスタと、前記第３トランジスタと、前記第４トランジスタと、のそれぞれは同じ極性のトランジスタであり、
    　前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と、前記出力端子と、に電気的に接続され、
    　前記第２トランジスタの第２端子は、前記第３トランジスタの第１端子に電気的に接続され、
    　前記第４トランジスタの第１端子は、前記第２トランジスタのゲートと、前記第１容量の第１端子に電気的に接続され、
    　前記第１容量の第２端子は、前記入力端子に電気的に接続されている、
    　半導体装置。
  2. 　請求項１において、
    　前記入力端子には第１電位が入力され、前記第１トランジスタの第２端子には第２電位が入力され、前記第３トランジスタの第２端子と、前記第４トランジスタの第２端子と、には第３電位が入力されている場合において、
    　前記第１トランジスタは、前記第１トランジスタがオン状態のときに、前記出力端子を前記第２電位にプリチャージする機能を有し、
    　前記第２トランジスタは、前記第４トランジスタがオフ状態のときに、前記入力端子に入力された前記第１電位に応じてオン状態、又はオフ状態となる機能を有し、
    　前記出力端子に前記第２電位がプリチャージされ、前記第１トランジスタがオフ状態になった後に、前記第３トランジスタがオン状態になることで、前記出力端子の電位を前記第２電位、又は前記第３電位にする機能を有する、
    　半導体装置。
  3. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１容量と、入力端子と、出力端子と、を有し、
    　前記第１トランジスタと、前記第２トランジスタと、前記第３トランジスタと、前記第４トランジスタと、のそれぞれは同じ極性のトランジスタであり、
    　前記第１トランジスタの第１端子は、前記第３トランジスタの第１端子と、前記出力端子と、に電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第２トランジスタの第１端子に電気的に接続され、
    　前記第４トランジスタの第１端子は、前記第２トランジスタのゲートと、前記第１容量の第１端子に電気的に接続され、
    　前記第１容量の第２端子は、前記入力端子に電気的に接続され、
    　前記入力端子には第１電位が入力されている、
    　半導体装置。
  4. 　請求項３において、
    　前記入力端子には第１電位が入力され、前記第１トランジスタの第２端子には第２電位が入力され、前記第２トランジスタの第２端子と、前記第４トランジスタの第２端子と、には第３電位が入力されている場合において、
    　前記第１トランジスタは、前記第１トランジスタがオン状態のときに、前記出力端子を前記第２電位にプリチャージする機能を有し、
    　前記第２トランジスタは、前記第４トランジスタがオフ状態のときに、前記入力端子に入力された前記第１電位に応じてオン状態、又はオフ状態となる機能を有し、
    　前記出力端子に前記第２電位がプリチャージされ、前記第１トランジスタがオフ状態になった後に、前記第３トランジスタをオン状態にすることで、前記出力端子の電位を前記第２電位、又は前記第３電位にする機能を有する、
    　半導体装置。
  5. 　請求項１乃至請求項４において、
    　第２容量を有し、
    　前記第２容量の第１端子は、前記第１トランジスタの第１端子と、前記第２トランジスタの第１端子と、前記出力端子と、に電気的に接続されている、
    　半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記第１トランジスタ乃至前記第４トランジスタのそれぞれは、チャネル形成領域に金属酸化物、又はシリコンを有する、
    　半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記第１容量は、第５トランジスタを有し、
    　前記第５トランジスタは、チャネル形成領域に金属酸化物、又はシリコンを有し、
    　前記第５トランジスタのゲートは、前記第１容量の第１端子又は第２端子の一方として機能し、
    　前記第５トランジスタの第１端子及び第２端子は、前記第１容量の第１端子又は第２端子の他方として機能する、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一の半導体装置と、光電変換素子と、を有し、
    　前記光電変換素子は、前記第１トランジスタ乃至第４トランジスタの上方に位置する、
    　撮像装置。
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