WO2021079235A1 - 演算回路、半導体装置、及び電子機器 - Google Patents

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arithmetic circuit
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input
circuit
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上妻宗広
黒川義元
青木健
金村卓郎
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株式会社半導体エネルギー研究所
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One aspect of the present invention relates to arithmetic circuits, semiconductor devices, and electronic devices.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a driving method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and processors. , Electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • the mechanism of the brain is incorporated as an electronic circuit, and has a circuit corresponding to "neurons” and "synapses" of the human brain. Therefore, such integrated circuits are sometimes called “neuromorphic", “brainmorphic”, or “braininspire”.
  • the integrated circuit has a non-Von Neumann architecture, and is expected to be able to perform parallel processing with extremely low power consumption as compared with the von Neumann architecture in which the power consumption increases as the processing speed increases.
  • a model of information processing that imitates a neural network having "neurons” and “synapses” is called an artificial neural network (ANN).
  • ANN artificial neural network
  • the operation of the weighted sum of the neuron outputs, that is, the product-sum operation is the main operation.
  • Patent Document 1 has a programmable logic element, switches between a conductive state and a non-conducting state between circuits according to a plurality of contexts, and performs a product-sum operation on a circuit scale suitable for a desired artificial neural network.
  • Semiconductor devices are disclosed.
  • the degree of parallelism When implementing a product-sum calculation circuit as an operation of an artificial neural network, it is preferable to increase the degree of parallelism and arrange the product-sum calculation circuit.
  • the number of parallel product-sum operation circuits increases.
  • the wiring routing distance may become long on the circuit layout. As the wiring routing distance increases, the parasitic resistance of the wiring and the parasitic capacitance with other peripheral wiring or elements also increase, so the signal transmitted to the wiring is delayed and the operating speed of the product-sum calculation circuit. May decrease.
  • One aspect of the present invention is to provide a novel arithmetic circuit.
  • one aspect of the present invention is to provide a semiconductor device capable of suppressing signal delay and performing multiply-accumulate operations in parallel by providing the above-mentioned arithmetic circuit.
  • one aspect of the present invention is to provide a new semiconductor device or the like.
  • one aspect of the present invention is to provide an electronic device having the above-mentioned semiconductor device.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from those described in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is an arithmetic circuit having a first register, a second register, a third register, a fourth register, an adder, a multiplier, a selector, and a first storage unit. ..
  • the output terminal of the first register is electrically connected to the input terminal of the second register, and the output terminal of the second register is electrically connected to the first input terminal of the multiplier.
  • the output terminal of the multiplier is electrically connected to the first input terminal of the adder, the output terminal of the adder is electrically connected to the input terminal of the third register, and the output terminal of the third register is the selector.
  • the output terminal of the selector is electrically connected to the input terminal of the fourth register.
  • the first storage unit is electrically connected to the second input terminal of the multiplier, and the first storage unit reads out the first data corresponding to the context signal input to the first storage unit and performs the multiplier. It has a function of inputting to the second input terminal of.
  • one aspect of the present invention is a semiconductor device having a first arithmetic circuit and a second arithmetic circuit.
  • the second arithmetic circuit has the same circuit configuration as the first arithmetic circuit.
  • the first arithmetic circuit has a first storage unit, a first register, a second register, a third register, a first terminal, a second terminal, a third terminal, and a fourth terminal.
  • the input terminal of the first register is electrically connected to the first terminal
  • the output terminal of the first register is electrically connected to the input terminal of the second register and the second terminal.
  • the output terminal of the third register is electrically connected to the fourth terminal.
  • the first arithmetic circuit has a function of reading the first data corresponding to the context signal from the first storage unit by inputting the context signal to the first storage unit. Further, the first arithmetic circuit has a function of holding the second data input to the first terminal in the first register or the second register. Further, the first arithmetic circuit has a function of multiplying the first data and the second data held in the second register to generate the third data, and the third data and the fourth input from the third terminal. It has a function of adding data and generating added data, and a function of holding the added data in a third register.
  • the first arithmetic circuit has a function of outputting the second data held in the first register to the second terminal and inputting the second data to the first terminal of the second arithmetic circuit, and the addition data held in the third register. It has a function of outputting to four terminals and inputting additional data as fourth data to the third terminal of the second arithmetic circuit.
  • one aspect of the present invention may have an input register and a second storage unit in the configuration of (2) above.
  • the second storage unit is electrically connected to the input terminal of the input register. Further, the second storage unit has a function of reading out the second data and inputting the second data from the output terminal of the input register to the first terminal of the first arithmetic circuit via the input register.
  • one aspect of the present invention has a third arithmetic circuit having the same circuit configuration as the first arithmetic circuit in the configuration (3) above, and each of the first arithmetic circuit and the third arithmetic circuit has a selector.
  • a fourth register, a fifth terminal, and a sixth terminal may be provided.
  • the first input terminal of the selector is electrically connected to the output terminal of the third register, and the second input terminal of the selector is electrically connected to the fifth terminal.
  • the output terminal of the selector is electrically connected to the input terminal of the fourth register, the output terminal of the fourth register is electrically connected to the sixth terminal, and the fifth terminal of the first arithmetic circuit is connected. It is electrically connected to the sixth terminal of the third arithmetic circuit.
  • one aspect of the present invention may have a circuit that calculates an activation function in the configuration (4) above.
  • the circuit performs an operation of the activation function on the data output from the sixth terminal of the first arithmetic circuit or the third arithmetic circuit, and holds the result of the operation in the second storage unit.
  • one aspect of the present invention may have a plurality of first switches and a plurality of second switches in the configurations (2) to (5) above.
  • the second terminal of the first arithmetic circuit is electrically connected to the first terminal of the second arithmetic circuit via a plurality of first switches, and the third terminal of the first arithmetic circuit has a plurality of second switches. It is electrically connected to the fourth terminal of the second arithmetic circuit via.
  • one aspect of the present invention is an electronic device having the semiconductor device according to any one of (2) to (6) above and a housing.
  • the electronic device has a function of performing a neural network calculation by a semiconductor device.
  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip having an integrated circuit, and an electronic component in which the chip is housed in a package are examples of semiconductor devices. Further, the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have the semiconductor device.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (digital-to-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source , Switching circuit, amplification circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplification circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. To do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected with another circuit in between) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor. (Terminals, etc.), transistor drains (or second terminals, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. Note that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • circuit diagram shows that independent components are electrically connected to each other, one component has the functions of a plurality of components.
  • one component has the functions of a plurality of components.
  • the term "electrically connected” as used herein includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring, or the like. Therefore, in the present specification and the like, the “resistive element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistor element” can be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”, and conversely, “resistance", “load”, and “region having a resistance value”. Can be rephrased as a term such as “resistive element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value, a parasitic capacitance, a transistor gate capacitance, and the like. Can be. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic capacitance appearing between the wirings. , The gate capacitance that appears between the gate and one of the source or drain of the transistor.
  • the terms “capacitive element”, “parasitic capacitance”, “gate capacitance” and the like can be paraphrased into terms such as “capacity”, and conversely, the term “capacity” is “capacitive element” and “parasitic It can be paraphrased into terms such as “capacity” and “gate capacitance”.
  • the term “pair of electrodes” in “capacity” can be rephrased as “pair of conductors", “pair of conductive regions", “pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type, p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms of source and drain can be paraphrased.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit or the like, the potential output from the circuit or the like also changes.
  • the terms “high level potential” and “low level potential” do not mean a specific potential.
  • both of the two wires “function as a wire that supplies a high level potential”
  • the high level potentials provided by both wires do not have to be equal to each other.
  • both of the two wires are described as “functioning as a wire that supplies a low level potential”
  • the low level potentials given by both wires do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified.
  • the carriers referred to here include electrons, holes, anions, cations, complex ions, etc., and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolytic solution, vacuum, etc.).
  • the "current direction” in the wiring or the like shall be the direction in which the positive carrier moves, and shall be described as a positive current amount.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no notice about the positive or negative of the current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. It can be paraphrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like may be a component referred to in “second” in another embodiment or in the claims. There can also be. Further, for example, the component mentioned in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the terms “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • membrane and layer can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of the “wiring” or the “terminal”, and for example, the “terminal” can be a part of the “wiring” or the “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "region”.
  • terms such as “wiring”, “signal line”, and “power supply line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power supply line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • terms such as “signal line” may be changed to terms such as "power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may cause, for example, a high defect level density in a semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • transition metals and the like and in particular, hydrogen (including water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, and Group 15 elements (however, oxygen and hydrogen). Does not include) and so on.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • the "non-conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical System) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, it operates by controlling conduction and non-conduction.
  • parallel means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a novel arithmetic circuit can be provided by one aspect of the present invention.
  • a novel semiconductor device or the like can be provided by one aspect of the present invention.
  • an electronic device having the above semiconductor device can be provided.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from those described in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 2 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 3 is a block diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 4 is a block diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 5 is a block diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 6 is a diagram showing a configuration example of CNN.
  • FIG. 7 is a block diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 8 is a timing chart showing an operation example of the semiconductor device.
  • FIG. 9A is a diagram for explaining the filter value included in the filter, and FIG.
  • FIG. 9B is a block diagram showing the filter value read out inside the arithmetic circuit.
  • FIG. 10A is a diagram for explaining pixel data included in the image data
  • FIG. 10B is a diagram for explaining pixel data input to the arithmetic circuit.
  • FIG. 11 is a diagram illustrating pixel data input to the arithmetic circuit.
  • 12A and 12B are diagrams for explaining pixel data input to the arithmetic circuit.
  • FIG. 13 is a diagram illustrating pixel data input to the arithmetic circuit.
  • FIG. 14 is a diagram illustrating pixel data input to the arithmetic circuit.
  • FIG. 15 is a diagram illustrating pixel data input to the arithmetic circuit.
  • FIG. 10A is a diagram for explaining pixel data included in the image data
  • FIG. 10B is a diagram for explaining pixel data input to the arithmetic circuit.
  • FIG. 11 is a diagram illustrating pixel data input to the a
  • FIG. 16 is a diagram illustrating pixel data input to the arithmetic circuit.
  • FIG. 17 is a diagram for explaining the calculation result output from the calculation circuit.
  • FIG. 18 is a diagram for explaining image data (feature map) in which only characteristic portions are extracted by a filter.
  • 19A and 19B are block diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 20 is a block diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 21 is a timing chart showing an operation example of the semiconductor device.
  • 22A and 22B are diagrams for explaining pixel data input to the arithmetic circuit.
  • FIG. 23 is a diagram illustrating a filter value read out by the arithmetic circuit.
  • FIG. 24A to 24C are diagrams for explaining the calculation result output from the calculation circuit.
  • FIG. 25 is a block diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 26 is a diagram illustrating a neuron signal input to the arithmetic circuit and a weighting coefficient read out to the arithmetic circuit.
  • 27A to 27C are circuit diagrams showing an example of the configuration of a memory cell included in the storage circuit.
  • FIG. 28 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 29 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • 30A to 30C are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 31A and 31B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 32 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • 33A and 33B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 34 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • 35A is a top view showing a configuration example of the capacitance
  • FIGS. 35B and 35C are cross-sectional perspective views showing a configuration example of the capacitance.
  • 36A is a top view showing a configuration example of the capacitance
  • FIG. 36B is a cross-sectional view showing a configuration example of the capacitance
  • FIG. 36A is a top view showing a configuration example of the capacitance
  • FIG. 36B is a cross-sectional view showing a configuration example of the capacitance
  • FIG. 36C is a cross-sectional perspective view showing a configuration example of the capacitance.
  • FIG. 37A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 37B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 37C is a diagram for explaining the microelectron diffraction pattern of crystalline IGZO.
  • .. 38A is a perspective view showing an example of a semiconductor wafer
  • FIG. 38B is a perspective view showing an example of a chip
  • FIGS. 38C and 38D are perspective views showing an example of an electronic component.
  • FIG. 39 is a perspective view showing an example of an electronic device.
  • 40A to 40C are perspective views showing an example of an electronic device.
  • the synaptic connection strength can be changed by giving existing information to the neural network.
  • the process of giving existing information to the neural network and determining the coupling strength may be called "learning”.
  • new information can be output based on the coupling strength.
  • the process of outputting new information based on the given information and the connection strength may be referred to as “inference” or "cognition”.
  • Examples of the neural network model include a Hopfield type and a hierarchical type.
  • a neural network having a multi-layer structure may be referred to as a “deep neural network” (DNN), and machine learning by a deep neural network may be referred to as “deep learning”.
  • DNN deep neural network
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term OSFET or OS transistor is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content (may be a part of the content) described in one embodiment is the other content (may be a part of the content) described in the embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more other figures.
  • more figures can be formed.
  • FIG. 1 is a block diagram showing a configuration example of the arithmetic unit 100.
  • the arithmetic unit 100 includes a control circuit CTLR, a MAC (Multiply-Accumulate) array MAR, a storage unit MEMD, and circuits AF [1] to AF [v] (v is an integer of 2 or more).
  • the MAC array MAR has a plurality of arithmetic circuits MA, and the arithmetic circuits MA are provided in a matrix of u ⁇ v (u is an integer of 2 or more) in the MAC array MAR. That is, the MAC array MAR has u ⁇ v arithmetic circuits MA.
  • [,] is added to the reference numerals to indicate the position where the arithmetic circuit MA is provided.
  • the arithmetic circuit MA located in 1 row and 1 column is described as the arithmetic circuit MA [1,1], and for example, the arithmetic circuit MA located in u row and v column is the arithmetic circuit MA [ It is written as u, v].
  • the arithmetic circuit MA has a MAC function as an example. Specifically, the arithmetic circuit MA has the first data (for example, w [1] to w [m]; m is a positive integer) and the second data (for example, x [1]. ] To x [m]), and has a function to perform a product-sum operation.
  • the first data may be one of the multiplier data or the multiplicand data
  • the second data may be the other of the multiplier data or the multiplicand data.
  • the weighting coefficient and the output signal of the neuron are obtained by using the first data as the weighting coefficient and the second data as the value of the output signal of the neuron.
  • the sum of products with the value of can be calculated.
  • the MAC array MAR has a plurality of programmable switch PRs and a plurality of programmable switch PCs.
  • one of the plurality of programmable switch PRs is electrically connected to one of the plurality of arithmetic circuits MA
  • one of the plurality of programmable switch PCs has a plurality of arithmetic operations. It is electrically connected to one of the circuits MA. Therefore, in FIG. 1, [,] for indicating the position is added to the code of the programmable switch PR and the programmable switch PC as in the arithmetic circuit MA.
  • the number of wires electrically connected between the arithmetic circuit MA and the programmable switch PR may be one or a plurality. Further, the number of wires electrically connected between the arithmetic circuit MA and the programmable switch PC may be one or a plurality of wires. That is, the number of wirings that electrically connect the programmable switch PR, the programmable switch PC, and the arithmetic circuit MA can be determined according to the number of terminals of the arithmetic circuit MA.
  • Each of the programmable switch PR [1,1] to the programmable switch PR [1, v] located on the first line of the MAC array MAR is electrically connected in series.
  • each of the programmable switch PR [2,1] to the programmable switch PR [2, v] located on the second line of the MAC array MAR is electrically connected in series, and the uth line of the MAC array MAR.
  • Each of the programmable switch PR [u, 1] to the programmable switch PR [u, v] located in is electrically connected in series.
  • each of the programmable switch PC [1,1] to the programmable switch PC [u, 1] located in the first row of the MAC array MAR is electrically connected in series.
  • each of the programmable switch PCs [1, 2] to the programmable switch PCs [u, 2] located in the second row of the MAC array MAR is electrically connected in series and is in the vth row of the MAC array MAR.
  • Each of the programmable switch PC [1, v] to the programmable switch PC [u, v] located in is electrically connected in series.
  • Each of the programmable switch PR [1,1] to the programmable switch PR [u, 1] is electrically connected to the wiring XL [1] to the wiring XL [u] as an example. Further, each of the programmable switch PC [u, 1] to the programmable switch PC [u, v] is electrically connected to the wiring YL [1] to the wiring YL [v] as an example.
  • Each of the wiring XL [1] to the wiring XL [u] is electrically connected to the storage unit MEMD via a plurality of registers RG as an example. Further, each of the wiring YL [1] to the wiring YL [v] is electrically connected to the storage unit MEMD as an example.
  • the storage unit MEMD is connected to the MAC array MAR via the wiring XL [1] to the wiring XL [u] as an example. It has a function of holding a second data for input. Further, as an example, it has a function of holding the result of the product-sum calculation of the first data and the second data sent from the MAC array MAR via the wiring YL [1] to the wiring YL [v].
  • a plurality of registers RGs electrically connected to each of the wiring XL [1] to the wiring XL [u] are provided for performing pipeline processing in the arithmetic unit 100.
  • the plurality of registers RG are arranged in the wiring XL [1] between the programmable switch PR [1, 1] of the MAC array MAR and the storage unit MEMD in the register RG [1, 1]. 1] to the register RG [1, p] (p is an integer of 1 or more) are provided.
  • the input terminal and the output terminal are electrically connected to each other in the adjacent register RG, and the register RG [1,1] has a register RG [1,1].
  • the input terminal is electrically connected to the storage unit MEMD, and the output terminal of the register RG [1, p] is electrically connected to the programmable switch PR [1,1].
  • registers RG [2,1] to registers RG [2, p] are provided in the wiring XL [2] between the programmable switch PR [2,1] of the MAC array MAR and the storage unit MEMD. Has been done.
  • the input terminal and the output terminal are electrically connected to each other in the adjacent register RG, and the register RG [2,1] has a register RG [2,1].
  • the input terminal is electrically connected to the storage unit MEMD, and the output terminal of the register RG [2, p] is electrically connected to the programmable switch PR [2, 1].
  • registers RG [u, 1] to registers RG [u, p] are provided in the wiring XL [u] between the programmable switch PR [u, 1] of the MAC array MAR and the storage unit MEMD. ..
  • the input terminal and the output terminal are electrically connected in the adjacent register RG, and the register RG [u, 1] has a register RG [u, 1].
  • the input terminal is electrically connected to the storage unit MEMD, and the output terminal of the register RG [u, p] is electrically connected to the programmable switch PR [u, 1].
  • the register RG can be data (for example, digital data) given to the input terminal of the register RG when a pulse voltage is given as a clock signal given to the register RG. It has a function of temporarily holding (which may be a potential). Further, as an example, the register RG has a function of outputting the data held in the register RG to the output terminal of the register RG. In the present specification and the like, the register RG temporarily holds the data given to the input terminal of the register RG when a high level potential is given as a clock signal, and the register RG is the output terminal of the register RG. 1 Data shall be output. Therefore, the register RG functions as an input register for transmitting the first data to the MAC array MAR.
  • the clock signal can be, for example, a signal sent by the wiring CKL described later.
  • the register RG preferably holds, for example, 8-bit data, more preferably 16-bit data, and even more preferably 32 or more bits of data.
  • the registers RG [1,1] to the registers RG [1, p] between the programmable switch PR [1,1] and the storage unit MEMD may be replaced with one shift register.
  • the register RG [2,1] to the register RG [2, p] between the programmable switch PR [2,1] and the storage unit MEMD may be replaced with one shift register.
  • the register RG [u, 1] to the register RG [u, p] located between the programmable switch PR [u, 1] and the storage unit MEMD may be replaced with one shift register.
  • data is transmitted from the storage unit MEMD to the MAC array MAR by electrically connecting a plurality of register RGs in series between the storage unit MEMD and the MAC array MAR. It can be made into a pipeline. Further, by connecting a plurality of registers RG in series, it is possible to suppress the delay of the signal for transmitting data due to the parasitic resistance and the parasitic capacitance.
  • the control circuit CTLR is electrically connected to the MAC array MAR. Further, a wiring CKL is electrically connected to the control circuit CTLR and the MAC array MAR.
  • the wiring CKL functions as a wiring for supplying a clock signal as an example.
  • the clock signal can be, for example, a pulse voltage or the like.
  • the control circuit CTLR has a function of controlling the arithmetic circuit MA [1,1] to the arithmetic circuit MA [u, v] included in the MAC array MAR.
  • the control circuit CTLR has a function of transmitting a selection signal for writing data to a storage unit (corresponding to a storage unit OSM or the like described later) included in the arithmetic circuit MA, and the data. It has a function of transmitting.
  • the control circuit CTLR has a function of transmitting a signal for controlling a register (register RG2 to register RG4, which will be described later) included in the arithmetic circuit MA.
  • the control circuit CTLR may have a function of generating a different clock signal based on the clock signal from the wiring CKL.
  • Each of the circuit AF [1] to the circuit AF [v] is electrically connected to the wiring YL [1] to the wiring YL [v]. Further, each of the circuit AF [1] to the circuit AF [v] is electrically connected to the storage unit MEMD.
  • the value of the activation function is output using the result of the product-sum operation sent from the wiring YL [1] to the wiring YL [v]. It can be a function circuit.
  • the activation function can be, for example, a step function, a ReLU function, a sigmoid function, a tanh function, or the like.
  • each of the circuit AF [1] to the circuit AF [v] may be, for example, a circuit that performs pooling processing.
  • the pooling process may be, for example, maximum pooling, average pooling, Lp pooling, or the like.
  • each of the circuit AF [1] to the circuit AF [v] may be a circuit having a function circuit for outputting the value of the activation function, a circuit for performing pooling processing, and the like.
  • the arithmetic unit 100 by using the arithmetic unit 100, it is possible to perform a hierarchical neural network calculation, a convolutional neural network (CNN) calculation, and the like.
  • CNN convolutional neural network
  • one aspect of the present invention is not limited to the semiconductor device shown in FIG.
  • One aspect of the present invention may be a configuration in which the semiconductor device shown in FIG. 1 is modified depending on the situation.
  • the arithmetic unit 100 shown in FIG. 1 may not be provided with the circuit AF [1] to the circuit AF [v].
  • FIG. 3 is a block diagram showing an example of the arithmetic circuit MA.
  • the arithmetic circuit MA has a register RG1, a register RG2, a register RG3, a register RG4, a multiplier MP, an adder AD, a selector SLC, and a storage unit OSM.
  • the arithmetic circuit MA shown in FIG. 3 has, as an example, a terminal SI, a terminal SO, a terminal MI, a terminal MO, a terminal AI, and a terminal AO.
  • the register RG1 has a terminal IT1 corresponding to an input terminal and a terminal OT1 corresponding to an output terminal.
  • the register RG2 has a terminal IT2 corresponding to an input terminal, a terminal OT2 corresponding to an output terminal, and a terminal CT2 corresponding to an enable input terminal.
  • the register RG3 has a terminal IT3 corresponding to an input terminal, a terminal OT3 corresponding to an output terminal, and a terminal CT3 corresponding to an enable input terminal.
  • the register RG4 has a terminal IT4 corresponding to an input terminal and a terminal OT4 corresponding to an output terminal.
  • the multiplier MP has a terminal WI corresponding to the first input terminal, a terminal XI corresponding to the second input terminal, and a terminal ZO corresponding to the output terminal. Further, the adder AD has a terminal FT corresponding to the first input terminal, a terminal ST corresponding to the second input terminal, and a terminal TT corresponding to the output terminal.
  • the terminal IT1 of the register RG1 is electrically connected to the terminal SI, and the terminal OT1 of the register RG1 is electrically connected to the terminal IT2 of the register RG2 and the terminal SO.
  • the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, and the terminal CT2 of the register RG2 is electrically connected to the wiring SLT.
  • the storage unit OSM is electrically connected to the wiring CF, the wiring WDT, and the wiring CTX. Further, the storage unit OSM is electrically connected to the terminal WI of the multiplier MP.
  • the terminal ZO of the multiplier MP is electrically connected to the terminal FT of the adder AD. Further, the terminal ST of the adder AD is electrically connected to the terminal AI.
  • the terminal IT3 of the register RG3 is electrically connected to the terminal TT of the adder AD, and the terminal OT3 of the register RG3 is electrically connected to the terminal AO and the first input terminal of the selector SLC. Further, the terminal CT3 of the register RG3 is electrically connected to the wiring URST.
  • the terminal IT4 of the register RG4 is electrically connected to the output terminal of the selector SLC, and the terminal OT4 of the register RG4 is electrically connected to the terminal MO.
  • the second input terminal of the selector SLC is electrically connected to the terminal MI. Further, the control terminal of the selector SLC is electrically connected to the wiring SEL.
  • the register RG1 can be data given to the terminal IT1 when a pulse voltage is given as a clock signal (for example, it can be digital data, or it can be an electric potential). Has a function of temporarily holding.
  • the register RG1 temporarily uses the data given to the input terminal of the register RG1 as a clock signal, for example, when a potential change occurs from a low level potential to a high level potential. It shall be held and output to the data from the output terminal of the register RG1.
  • the register RG1 has a function of outputting the data held in the register RG1 to the terminal OT1 as an example.
  • the register RG2 is the data (for example, digital data) given to the terminal IT2 when the enable signal is given to the terminal CT2 which is the enable input terminal and the pulse voltage is given as the clock signal.
  • the register RG2 is a register when, for example, a high level potential is input to the enable input terminal and a potential change occurs from a low level potential to a high level potential as a clock signal. It is assumed that the data given to the input terminal of the RG2 is temporarily held. Further, the register RG2 has a function of outputting the data held in the register RG2 to the terminal OT2 as an example.
  • the register RG2 when a low level potential is input to the terminal CT2 of the register RG2, even if the potential changes from the low level potential to the high level potential as a clock signal, the register RG2 is the data input to the terminal IT2. It shall not be retained. However, it is assumed that the data held in the register RG2 is output even when the low level potential is input to the terminal CT2 of the register RG2.
  • the wiring SLT functions as a wiring for supplying an enable signal to the register RG2 as an example.
  • the register RG1 holds the data input to the terminal IT1 by changing from a low level potential to a high level potential as the potential given by the wiring CKL, and from the terminal OT1 of the register RG1 to the terminal IT2 of the register RG2. Send the data. Further, when a high level potential is given to the wiring SLT, the register RG2 is input to the terminal IT2 by changing the potential given by the wiring CKL, for example, from a low level potential to a high level potential. The data is held and the data is transmitted from the terminal OT2 of the register RG2 to the terminal XI of the multiplier MP.
  • the storage unit OSM has, for example, a function of holding data according to the context.
  • the data according to the context here can be, for example, the first data used in the operation of the multiplier MP.
  • the storage unit OSM has a function of acquiring a context signal from the wiring CTX, selecting a data set corresponding to the context signal, and inputting a plurality of first data to the terminal WI of the multiplier MP.
  • the context signal may be a digital signal or an analog signal.
  • the storage unit OSM has a function of acquiring a write signal from the wiring WDT and writing the configuration data sent from the wiring CF to the context corresponding to the write signal.
  • the context signal, write signal, and configuration data can be supplied from, for example, the control circuit CTLR.
  • the wiring CTX, the wiring WDT, and the wiring CF may be electrically connected to the control circuit CTLR.
  • the multiplier MP for example, multiplies the first data input to the terminal WI and the second data input to the terminal XI, and obtains the result of the multiplication (hereinafter referred to as multiplication data). It has a function of outputting to the terminal ZO. For example, when w is input to the terminal WI as the first data and x is input to the terminal XI as the second data, w ⁇ x is output as the multiplication data to the terminal ZO of the multiplier MP.
  • the adder AD for example, adds the multiplication data input to the terminal ZO and the data input to the terminal ST, and outputs the result of the addition (hereinafter referred to as addition data) to the terminal TT.
  • addition data the result of the addition
  • the register RG3 has a function of temporarily holding the added data given to the terminal IT3 when an enable signal is given to the terminal CT3 which is an enable input terminal and a pulse voltage is given as a clock signal.
  • the register RG3 is input to the register RG3 when, for example, a high level potential is input to the enable input terminal and a potential change occurs from a low level potential to a high level potential as a clock signal.
  • the data given to the terminal shall be temporarily retained.
  • the register RG3 has a function of outputting the data held in the register RG3 to the terminal OT3 as an example.
  • the register RG3 when a low level potential is input to the terminal CT3 of the register RG3, even if the potential changes from the low level potential to the high level potential as a clock signal, the register RG3 is the data input to the terminal IT3. It shall not be retained. However, it is assumed that the data held in the register RG3 is output even when the low level potential is input to the terminal CT3 of the register RG3.
  • the wiring URST functions as a wiring for supplying an enable signal to the register RG3 as an example.
  • the selector SLC makes one of the first input terminal or the second input terminal and the output terminal conductive, and does not connect the other of the first input terminal or the second input terminal and the output terminal. It has a function to make it conductive. Whether the selector SLC selects the first input terminal or the second input terminal that is in a conductive state with the output terminal is determined by the potential of the wiring SEL input to the control terminal. Here, as an example, when a high level potential is input to the control terminal, the selector SLC makes a conductive state between the first input terminal and the output terminal, and when a low level potential is input to the control terminal, the selector is selected. The SLC shall make the second input terminal and the output terminal conductive.
  • the added data from the terminal OT3 of the register RG3 is , Is input to the terminal IT4 of the register RG4.
  • the data from the terminal MI is a register. It is input to the terminal IT4 of RG4.
  • the wiring SEL functions as a wiring that supplies a signal for controlling the selector SLC.
  • the register RG4 may be data (for example, digital data) given to the terminal IT4 when a pulse voltage is given as a clock signal.
  • the register RG4 is a register RG4.
  • the register RG4 temporarily holds the data. As an example, it has a function of outputting the data held in the register RG4 to the terminal OT4.
  • the programmable switch PR [s, 1] to the programmable switch PR [s, v] (not shown in FIGS. 1 and 2) located in the sth line (s is an integer of 1 or more and u or less) are
  • Each of the arithmetic circuit MA [s, 1] to the arithmetic circuit MA [s, v] has a function of controlling each other's conduction state and non-conduction state.
  • the programmable switch PR can have the circuit configuration shown in FIG. In FIG. 4, the programmable switch PR [s, g] (g is an integer of 1 or more and v-1 or less) and the programmable switch PR [s, h] (h is an integer larger than g and v or less).
  • the arithmetic circuit MA [s, g] and the arithmetic circuit MA [s, h] are also shown in the figure.
  • FIG. 4 illustrates the terminal SI, the terminal SO, the terminal AI, and the terminal AO as the terminals of the arithmetic circuit MA [s, g] and the arithmetic circuit MA [s, h], respectively.
  • the programmable switch PR [s, g] and the programmable switch PR [s, h] are electrically connected to a plurality of wiring SLs. Further, the programmable switch PR [s, g] and the programmable switch PR [s, h] are electrically connected to a plurality of wirings ALX.
  • the plurality of wiring SLs and the plurality of wirings ALX are wirings extending in the row direction of the MAC array MAR.
  • the plurality of wiring SLs are electrically connected to the wiring XL [s].
  • the wiring XL [s] is shown as a plurality of wires in FIG. 4, the wiring XL [s] is electrically connected to one of the plurality of wiring SLs as one wiring. May be good.
  • Each of the programmable switch PR [s, g] and the programmable switch PR [s, h] has a plurality of switches as an example.
  • the programmable switch PR [s, g] includes a plurality of switches SW_SI [s, g], a plurality of switches SW_SO [s, g], and a plurality of switches SW_AIX [s, g]. It has a plurality of switches SW_AOX [s, g], and the programmable switch PR [s, h] includes a plurality of switches SW_SI [s, h], a plurality of switches SW_SO [s, h], and a plurality of switches. It shows a configuration having SW_AIX [s, h] and a plurality of switches SW_AOX [s, h].
  • the terminal SI of the arithmetic circuit MA [s, g] is electrically connected to the first terminal of each of the plurality of switches SW_SI [s, g], and is the second terminal of one of the plurality of switches SW_SI [s, g]. Is electrically connected to one of a plurality of wiring SLs. Further, the terminal SO of the arithmetic circuit MA [s, g] is electrically connected to the first terminal of each of the plurality of switches SW_SO [s, g], and is the first of the plurality of switches SW_SO [s, g]. The two terminals are electrically connected to one of the plurality of wiring SLs.
  • the terminal AI of the arithmetic circuit MA [s, g] is electrically connected to the first terminal of each of the plurality of switches SW_AIX [s, g], and is the second terminal of one of the plurality of switches SW_AIX [s, g]. Is electrically connected to one of a plurality of wirings ALX. Further, the terminal AO of the arithmetic circuit MA [s, g] is electrically connected to the first terminal of each of the plurality of switches SW_AOX [s, g], and is the first of the plurality of switches SW_AOX [s, g]. The two terminals are electrically connected to one of the plurality of wirings ALX.
  • the terminal SI of the arithmetic circuit MA [s, h] is electrically connected to the first terminal of each of the plurality of switches SW_SI [s, h], and is the second terminal of one of the plurality of switches SW_SI [s, h]. Is electrically connected to one of a plurality of wiring SLs. Further, the terminal SO of the arithmetic circuit MA [s, h] is electrically connected to the first terminal of each of the plurality of switches SW_SO [s, h], and is the first of the plurality of switches SW_SO [s, h]. The two terminals are electrically connected to one of the plurality of wiring SLs.
  • the terminal AI of the arithmetic circuit MA [s, h] is electrically connected to the first terminal of each of the plurality of switches SW_AIX [s, h], and is the second terminal of one of the plurality of switches SW_AIX [s, h]. Is electrically connected to one of a plurality of wirings ALX. Further, the terminal AO of the arithmetic circuit MA [s, h] is electrically connected to the first terminal of each of the plurality of switches SW_AOX [s, h], and is the first of the plurality of switches SW_AOX [s, h]. The two terminals are electrically connected to one of the plurality of wirings ALX.
  • the terminal SO of the arithmetic circuit MA [s, g] and the terminal SI of the arithmetic circuit MA [s, h] are to be in a conductive state
  • one of a plurality of wiring SLs is selected.
  • Each of the switch SW_SO [s, g] and the switch SW_SI [s, h] directly connected to the wiring is turned on, and the remaining plurality of switches SW_SO [s, g] and the remaining plurality of switches SW_SI are turned on.
  • Each of [s, h] may be turned off.
  • the programmable switch PC [1, t] to the programmable switch PC [u, t] (FIGS. 1 and 2) located in the t-th column (t is an integer of 1 or more and v or less). (Not shown in the above) has a function of controlling each other's conduction state and non-conduction state in each of the calculation circuit MA [1, t] to the calculation circuit MA [u, t].
  • the programmable switch PC can have the circuit configuration shown in FIG. In FIG. 5, the programmable switch PC [e, t] (e is an integer of 1 or more and u-1 or less) and the programmable switch PC [f, t] (f is an integer larger than e and u or less).
  • the arithmetic circuit MA [e, t] and the arithmetic circuit MA [f, t] are also shown in the figure.
  • FIG. 5 illustrates the terminal AI, the terminal AO, the terminal MI, and the terminal MO as the terminals of the arithmetic circuit MA [e, t] and the arithmetic circuit MA [f, t], respectively.
  • the programmable switch PC [e, t] and the programmable switch PC [f, t] are electrically connected to a plurality of wiring MLs and a plurality of wirings ALY.
  • the plurality of wiring MLs and the plurality of wirings ALY are wirings extending in the row direction of the MAC array MAR.
  • the plurality of wiring MLs are electrically connected to the wiring YL [t].
  • the wiring YL [t] is shown as a plurality of wires in FIG. 5, the wiring YL [t] is electrically connected to one of the plurality of wiring MLs as one wiring. May be good.
  • Each of the programmable switch PC [e, t] and the programmable switch PC [f, t] has a plurality of switches as an example.
  • the programmable switch PC [e, t] includes a plurality of switches SW_MI [e, t], a plurality of switches SW_MO [e, t], and a plurality of switches SW_AIY [e, t]. It has a plurality of switches SW_AOY [e, t], and the programmable switch PC [f, t] includes a plurality of switches SW_MI [f, t], a plurality of switches SW_MO [f, t], and a plurality of switches. It shows a configuration having SW_AIY [f, t] and a plurality of switches SW_AOY [f, t].
  • the terminal MI of the arithmetic circuit MA [e, t] is electrically connected to the first terminal of each of the plurality of switches SW_MI [e, t], and is the second terminal of one of the plurality of switches SW_MI [e, t]. Is electrically connected to one of a plurality of wiring MLs. Further, the terminal MO of the arithmetic circuit MA [e, t] is electrically connected to the first terminal of each of the plurality of switches SW_MO [e, t], and is the first of the plurality of switches SW_MO [e, t]. The two terminals are electrically connected to one of the plurality of wiring MLs.
  • the terminal AI of the arithmetic circuit MA [e, t] is electrically connected to the first terminal of each of the plurality of switches SW_AIY [e, t], and is the second terminal of one of the plurality of switches SW_AIY [e, t]. Is electrically connected to one of a plurality of wiring ALYs. Further, the terminal AO of the arithmetic circuit MA [e, t] is electrically connected to the first terminal of each of the plurality of switches SW_AOY [e, t], and is the first of the plurality of switches SW_AOY [e, t]. The two terminals are electrically connected to one of the plurality of wiring ALYs.
  • the terminal MI of the arithmetic circuit MA [f, t] is electrically connected to the first terminal of each of the plurality of switches SW_MI [f, t], and the first and second terminals of the plurality of switches SW_MI [t, t] are , Electrically connected to one of a plurality of wiring MLs.
  • the terminal MO of the arithmetic circuit MA [f, t] is electrically connected to the first terminal of each of the plurality of switches SW_MO [f, t], and is the first of the plurality of switches SW_MO [f, t].
  • the two terminals are electrically connected to one of the plurality of wiring MLs.
  • the terminal AI of the arithmetic circuit MA [f, t] is electrically connected to the first terminal of each of the plurality of switches SW_AIY [f, t], and is the second terminal of one of the plurality of switches SW_AIY [f, t]. Is electrically connected to one of a plurality of wiring ALYs. Further, the terminal AO of the arithmetic circuit MA [f, t] is electrically connected to the first terminal of each of the plurality of switches SW_AOY [f, t], and is the first of the plurality of switches SW_AOY [f, t]. The two terminals are electrically connected to one of the plurality of wiring ALYs.
  • the terminal MO of the arithmetic circuit MA [e, t] and the terminal MI of the arithmetic circuit MA [f, t] are to be in a conductive state
  • one of a plurality of wiring MLs is selected.
  • Each of the switch SW_MO [e, t] and the switch SW_MI [f, t] directly connected to the wiring is turned on, and the remaining plurality of switches SW_MO [e, t] and the remaining plurality of switches SW_MI are turned on.
  • Each of [f, t] may be turned off.
  • the terminal AO of the arithmetic circuit MA [e, t] and the terminal AI of the arithmetic circuit MA [f, t] are to be in a conductive state
  • one of a plurality of wiring ALYs is selected. Then, each of the switch SW_AOY [e, t] and the switch SW_SI [f, t] directly connected to the wiring is turned on, and the remaining plurality of switches SW_AOY [e, t] and the remaining plurality of switches are turned on.
  • Each of the switches SW_AIY [f, t] may be turned off.
  • FIG. 4 shows a configuration in which the programmable switch PR and the terminal SI, the terminal SO, the terminal AI, and the terminal AO of the arithmetic circuit MA are electrically connected
  • FIG. 5 shows the programmable switch PC and the arithmetic.
  • the arithmetic unit 100 may have a configuration in which the programmable switch PR is electrically connected not only to the terminal SI, the terminal SO, the terminal AI, and the terminal AO, but also to the terminal MI and the terminal MO, or the programmable switch.
  • the PC may be electrically connected not only to the terminal AI, the terminal AO, the terminal MI, and the terminal MO, but also to the terminal SI and the terminal SO.
  • the MAC array MAR is involved in the product-sum operation by the programmable switch PR [1,1] to the programmable switch PR [u, v] and the programmable switch PC [1,1] to the programmable switch PC [u, v].
  • the scale of the circuit can be changed. For example, when performing a product-sum operation using the MAC array MAR, if the operation is sufficient only with the arithmetic circuit MA [1, t] to the arithmetic circuit MA [u, t], the programmable switch PR [1, t] to The programmable switch PR [u, t] and the programmable switch PC [1, t] to the programmable switch PC [u, t] may be turned on, and the other programmable switches may be turned off.
  • CNN is one of the calculation models used when extracting features such as images.
  • FIG. 6 shows a configuration example of CNN.
  • the CNN is composed of a convolutional layer CL, a pooling layer PL, and a fully connected layer FCL.
  • this operation method for example, it is assumed that the image data IPD read from the storage unit MEMD is input to the MAC array MAR and feature extraction is performed.
  • the convolution layer CL has a function of performing convolution processing on image data.
  • the convolution process is performed by repeating the product-sum operation of a part of the image data area and the filter value of the weight filter.
  • the features of the image are extracted by the convolution in the convolution layer CL.
  • One or more weight filters can be used for the convolution process.
  • a plurality of weight filters it is possible to extract a plurality of features included in the image data.
  • FIG. 6 shows a filter fill 1 , a filter fill 2 , and a filter fill 3 as a plurality of weight filters. Although three filters are shown in FIG. 6, the number of filters used in the convolution process may be one, two, or four or more.
  • the image data input to the convolution layer CL is filtered using the filters fill 1 , fill 2 , and fill 3 , and the image data D 1 , D 2 , and D 3 are generated. Is shown.
  • the convolved image data D 1 , D 2 , and D 3 may be calculated by, for example, an activation function.
  • an activation function ReLU (Rectifier Units) or the like can be used as an example.
  • ReLU is a function that outputs "0" when the input value is negative, and outputs the input value as it is when the input value is "0" or more.
  • a sigmoid function, a tanh function, or the like can also be used as another activation function.
  • the image data D 1 , D 2 , and D 3 are output to, for example, the pooling layer PL regardless of the presence or absence of the calculation by the activation function.
  • the pooling layer PL has a function of pooling the image data input from the convolution layer CL. Pooling is a process of dividing image data into a plurality of regions, extracting predetermined data for each region, and newly arranging the data in a matrix. The pooling reduces the image data while retaining the features extracted by the convolution layer CL. As the pooling, maximum pooling, average pooling, Lp pooling and the like can be used.
  • the CNN performs feature extraction by, for example, the above-mentioned convolution treatment, pooling treatment, and the like.
  • the CNN may have a plurality of convolutional layers CL and / or a plurality of pooling layers PL.
  • the z here is an integer of 1 or more.
  • Layer composed of a convolution layer CL and the pooling layer PL L is z layer provided (the layer L 1 to layer L z), the convolution
  • FIG. 6 shows the layer L 1 , the layer L 2 , and the layer L z , and the other layers L are omitted.
  • Total binding layer FCL has, for example, by using the image data obtained through the layer L 1 to layer L z, the function for determining the image.
  • the fully connected layer FCL has a configuration in which all the nodes of one layer are connected to all the nodes of the next layer. That is, the fully connected layer FCL is calculated by the fully connected neural network (FNN).
  • the image data output from the convolution layer CL or the pooling layer PL is a two-dimensional feature map, and when input to the fully connected layer FCL, it is expanded in one dimension. Then, the image data OPD obtained by inference by the fully connected layer FCL is output.
  • the MAC array MAR in this operation method has a circuit configuration as shown in FIG. 7 by the programmable switch PR and the programmable switch PC.
  • the programmable switch PR is set so that the terminal SO of the arithmetic circuit MA is in a conductive state with the terminal SI of the arithmetic circuit MA next to it. It has been set.
  • the programmable switch PR [1,1] and the programmable switch PR [1,2] so that the terminal SO of the arithmetic circuit MA [1,1] is in a conductive state with the terminal SI of the arithmetic circuit MA [1,2].
  • the terminal SO of the arithmetic circuit MA [1,2] is programmable with the programmable switch PR [1,2] so that it is in a conductive state with the terminal SI of the arithmetic circuit MA [1,3].
  • the switch PR [1, 3] is set.
  • the wiring XL [1] is in a conductive state with the terminal SI of the arithmetic circuit MA [1,1] via the programmable switch PR [1,1].
  • the programmable switch PR is set so that the arithmetic circuit MA is connected in series in each line of the MAC array MAR.
  • the MAC array MAR in this operation method is specifically, in the arithmetic circuit MA included in one row of the MAC array MAR, the terminal AO of the arithmetic circuit MA is the terminal AI of the arithmetic circuit MA next to it.
  • the programmable switch PC is set so as to be in a conductive state.
  • the programmable switch PC [1,1] and the programmable switch PC [2,1] so that the terminal AO of the arithmetic circuit MA [1,1] is in a conductive state with the terminal AI of the arithmetic circuit MA [2,1]. ] And are set.
  • the wiring YL [1] is in a conductive state with the terminal AO of the arithmetic circuit MA [9,1] via the programmable switch PC [9,1].
  • the programmable switch PC is set so that the arithmetic circuit MA is connected in series in each row of the MAC array MAR.
  • FIG. 8 shows the terminal SI, the terminal SO, the terminal XI, the terminal WI, and the terminal AI (terminal ST) of the arithmetic circuit MA [2, 1] between the time T 1 and the time T 9 and the time in the vicinity thereof. ), The terminal TT, and the timing chart which showed the change of the data input to the terminal AO.
  • FIG. 8 also shows changes in the potentials of the wiring CKL, the wiring SLT, the wiring SEL, and the wiring URST.
  • “high” in FIG. 8 represents a high level potential
  • "low” represents a low level potential.
  • Step 0 Initialization
  • the initialization operation is performed in the arithmetic unit 100.
  • the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [9, 10] each terminal SI of terminals SO, terminals XT, the terminal WT, terminal AI (terminal ST) , Terminal TT, and terminal AO are preferably input with initialization data (not shown in FIG. 8).
  • the data for initialization can be, for example, data having a value of "0".
  • the potential of the wiring URST is changed from the low level potential to the high level potential, and the potential of the terminal AO is adjusted by the register RG3.
  • the potential of the terminal AO at this time is preferably, for example, a potential corresponding to the value of "0".
  • Step 1 Read filter value
  • the filter value is read out from the storage unit OSM Is done. Specifically, an operation of supplying a context signal from the wiring CTX and reading data according to a desired context, that is, a filter value is performed from the storage unit OSM.
  • t each storage unit of the arithmetic circuit MA [1, t] to the arithmetic circuit MA [9, t] located in the t-th column (t here is an integer of 1 or more and 10 or less).
  • Filter fil t as an example, a 3 3 matrix shown in FIG. 9A, the filter fil t is assumed to have the fil t [1, 1] to fil t [3,3] as a component of the matrix.
  • the storage unit OSM arithmetic circuit MA [1, t] reads the fil t [1, 1]
  • the storage unit OSM arithmetic circuit MA [2, t] reads the fil t [1, 2]
  • storage unit OSM arithmetic circuit MA [3, t] reads the fil t [1, 3]
  • the arithmetic circuit MA [4, t] of the storage unit OSM reads fil t [2,1]
  • the storage unit OSM arithmetic circuit MA [6, t] reads the fil t [2,3]
  • the arithmetic circuit MA [7, t storage unit OSM of] reads the fil
  • the filters fill 1 to filter 10 are read out in each of the first to tenth columns, as shown in FIG. 9B.
  • the filter value read from the storage unit OSM is input to the terminal WI of the multiplier MP.
  • Step 2 Input of image data
  • the image data IPD here is a plurality of pixel data pix [1,1] to pixels in m rows and n columns (m and n here are integers of 1 or more) as shown in FIG. 10A. It is assumed that it is composed of data pixels [m, n].
  • the image data IPD is read from the storage unit MEMD of the arithmetic unit 100 as an example.
  • the registers RG [1, p] to the registers RG [9, p] are electrically arranged in the MAC array MAR. You will be connected. Further, registers RG [s, 1] to registers RG [s, p] are electrically connected to the sth line of the MAC array MAR (where s is an integer of 1 or more and 9 or less). There is.
  • the register RG [s, 1] to the register RG [s, p] are read from the storage unit MEMD each time a potential change from a low level potential to a high level potential is input to the wiring CKL as a clock signal, for example.
  • the output plurality of pixel data pix are sequentially transmitted.
  • FIG. 10B in the period from time T 1 to time T 9, held in the respective register RG [1, p] to register RG [9, p], and the pixel data pix that is input to the MAC array MAR It is a block diagram shown.
  • the register RG [1, p] to each pixel data in the register RG [3, p] It is shown that the pix [1,1] is stored and the pixel data pix [1,1] is input to the respective terminal SIs of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. ing. Further, for example, in the FIG. 10B, at time T 1, the wiring CKL happening potential change from low level potential to high level potential, the register RG [1, p] to each pixel data in the register RG [3, p] It is shown that the pix [1,1] is stored and the pixel data pix [1,1] is input to the respective terminal SIs of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. ing. Further, for example, in the FIG.
  • the potential changes from the low level potential to high potential occurring in wire CKL, the respective registers RG [1, p] to register RG [3, p]
  • the pixel data pix [1,4] is stored, the pixel data pix [1,4] is input to each terminal SI of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1], and the register RG is input.
  • the pixel data pix [2,1] is stored in each of the [4, p] to the register RG [6, p], and the pixel data pix [2,1] is the arithmetic circuit MA [4,1] to the arithmetic circuit MA. It indicates that the data is input to the terminal SI of [6, 1].
  • the pixel data pix [1,7] is stored, the pixel data pix [1,7] is input to the terminal SI in each of the arithmetic circuits MA [1,1] to the arithmetic circuit MA [3,1], and the register RG is input.
  • the pixel data pix [2,4] is stored in the [4, p] to the register RG [6, p], and the pixel data pix [2, 4] is stored in the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6].
  • the pixel data pix [3,1] is stored in the register RG [7, p]
  • the pixel data pix [3,1] is stored in the arithmetic circuit MA [7,1]. It shows that it is input to the terminal SI of.
  • the pixel data pix [ 1,1] to pixel data pix [1, n] are sequentially input. Further, after data is input to the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1] in the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1], the wiring CKL is used.
  • the pixel data pix [2,1] to the pixel data pix [2, n] are sequentially input. Further, after data is input to the arithmetic circuit MA [7,1] to the arithmetic circuit MA [9,1] in the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1], the wiring CKL is used. After the potential changes from the low level potential to the high level potential occur three times as the clock signal, the pixel data pix [3,1] to the pixel data pix [3, n] are sequentially input.
  • the pixel data pix [1, n] is input to the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1], for example, the pixel data pix [4,1] to the pixel data pix. [4, n] may be input sequentially.
  • the pixel data pix [2, n] is input to the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1], for example, the pixel data pix [5,1] to After the pixel data pix [5, n] is sequentially input and the pixel data pix [3, n] is input to the arithmetic circuit MA [7,1] to the arithmetic circuit MA [9,1], for example, pixels.
  • Data pix [6,1] to pixel data pix [6, n] may be input in sequence. In this way, after inputting the pixel data pix for one line into the arithmetic circuit MA [1,1] to the arithmetic circuit MA [9,1], the pixel data pix of the next line is input to continue. Arithmetic processing can be performed.
  • FIG. 10B surrounded by a dotted line pixel data pix (e.g., at time T 1, is stored in the register RG [2, p] and the register RG [3, p], the arithmetic circuit MA [
  • the pixels pix [1,1] and the like input to each of the 2,1] and the arithmetic circuit MA [3,1] are data not used in the CNN calculation. Therefore, when the calculation is performed by the MAC array MAR, only the data of the pixel pix surrounded by the solid line may be input to the MAC array MAR.
  • the pixel pix surrounded by the dotted line is transmitted together with the pixel pix surrounded by the black line as dummy data, rather than the configuration in which only the data of the pixel pix surrounded by the solid line is input to the MAC array MAR. In some cases, it is easier to construct an arithmetic unit.
  • the method of inputting the pixel data pix to the MAC array MAR can be applied only when the filters fill 1 to 10 have 3 rows and 3 columns. Therefore, when the filter fill 1 to the filter fill 10 is a matrix other than 3 rows and 3 columns, it is necessary to change the input method of the pixel data pix to the MAC array MAR. For example, when the filter read into the arithmetic circuit MA of the MAC array MAR is row a and column b (a is an integer of 1 or more and b is an integer of 1 or more), the pixel data pix is input from the register RG.
  • the MAC array MAR to be used may be a ⁇ b rows (that is, the number of rows of the arithmetic circuit MA of the MAC array MAR may be a ⁇ b).
  • the pixel data pix may be input to the MAC array MAR by dividing it into a rows with a difference in the clock signals for a times. For example, when the filter read into the arithmetic circuit MA of the MAC array MAR has 2 rows and 3 columns, the pixel data and timing input from the register RG to the MAC array MAR may be as shown in FIG.
  • the pixel data pix input to the terminal SI of the arithmetic circuit MA is input to the terminal IT1 of the register RG1 included in the arithmetic circuit MA.
  • the register RG1 holds the pixel data pix input to the terminal IT1 and outputs the pixel data pix from the terminal OT1 as a clock signal, for example, when the potential changes from a low level potential to a high level potential.
  • the pixel data pix can be output to the terminal OT1 in synchronization with the register RG outside the MAC array MAR described above. Further, the pixel data pix output from the terminal OT1 is input to the terminal SO of the arithmetic circuit MA, and the terminal SO of the arithmetic circuit MA is in a conductive state with the terminal SI of the arithmetic circuit MA adjacent to the terminal SO. Therefore, the arithmetic circuit MA included in one line of the MAC array MAR can be regarded as a register connected in series with the terminal SI as the input terminal and the terminal SO as the output terminal.
  • the arithmetic circuit MA included in one line of the MAC array MAR can sequentially transmit the pixel data pix according to the clock signal, similarly to the register RG outside the MAC array MAR.
  • the pixel data pix output from the terminal OT1 of the register RG1 is input to the terminal IT2 of the register RG2. Since the register RG2 is electrically connected to the wiring CKL, the pixel data pix can be output to the terminal OT2 in synchronization with the register RG outside the MAC array MAR and the register RG1 described above. Therefore, the register RG2 holds the pixel data pix input to the terminal IT2 and outputs the pixel data pix to the terminal OT2.
  • the pixel data pix output to the terminal OT2 is input to the terminal XI of the multiplier MP.
  • the pixel data pix input to the terminal IT1 of the register RG1 is used as a clock signal input to the wiring CKL to the terminal OT2 of the register RG2 when the potential changes from the low level potential to the high level potential twice. It is output.
  • Step 3 Product of filter value and pixel data pix
  • the arithmetic circuit MA multiplies the pixel data pix by the filter value read from the storage unit OSM of the arithmetic circuit MA.
  • Figure 12A shows, as an example, at time T 1, a block diagram illustrating a data output terminal AO of the part of the operation circuit MA of MAC array MAR.
  • FIG. 12A only the registers RG [1, p] to the registers RG [5, p] and the arithmetic circuit MA [1,1] to the arithmetic circuit MA [5, 1] are excerpted and shown.
  • the respective registers RG [1, p] to register RG [9, p], the pixel data is input to the MAC array MAR.
  • the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1] to the pixel data pix [1, 1] is inputted, the arithmetic circuit MA [4, 1] to the arithmetic circuit MA [ No pixel data is input to 9,1]. Therefore, in FIG. 12A, a BLK indicating that no pixel data is input to the arithmetic circuit MA [4,1] to the arithmetic circuit MA [9,1] is shown.
  • the pixel data fix [1,1] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1].
  • FIG. 12A illustrates a BLK indicating that there is no output of the calculation result at each terminal AO of the calculation circuit MA [1,1] to the calculation circuit MA [9,1].
  • FIG. 12B a block diagram illustrating a data output terminal AO and the terminal SI of some arithmetic circuit MA of MAC array MAR.
  • the register RG [1, p] to the register RG [5, p] the register RG [5, p] to the register RG [5, p]
  • the arithmetic circuit MA [1,1] to the arithmetic circuit MA [5,1] the arithmetic circuit MA [1,3] to the arithmetic Only the circuit MA [5,3] is excerpted and shown.
  • the register RG [1, p] to register RG [3, p] from the pixel data pix [1, 2] is output, arithmetic circuit MA [4, 1] to the arithmetic circuit MA [9,1] Pixel data is not input from.
  • the arithmetic circuit MA of MAC array MAR in order to function as a register, at time T 2, the respective terminals SO of the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1]
  • the pixel data pix [1,1] is output. Further, the pixel data pix is not output from the respective terminals SO of the arithmetic circuit MA [4,1] to the arithmetic circuit MA [9,1].
  • the pixel data pix [1,1] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. Further, the pixel data pix [1, 2] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1].
  • the pixel data fix [1,1] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2].
  • FIG. 12B As in FIG. 12A, a BLK showing that there is no output of the calculation result at each terminal AO of the calculation circuit MA [1,1] to the calculation circuit MA [9,1] is shown. Shown.
  • FIG. 13 shows, as an example, at time T 3, a block diagram illustrating a data output terminal AO and the terminal SI of some arithmetic circuit MA of MAC array MAR.
  • the register RG [1, p] to the register RG [5, p] the arithmetic circuit MA [1,1] to the arithmetic circuit MA [5,1]
  • the arithmetic circuit MA [1,3] to the arithmetic circuit MA [5,3] are excerpted and shown.
  • the pixel data pix [1, 3] is entered into the register RG [1, p] to register RG [3, p] from the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1] , No pixel data is input to the arithmetic circuit MA [4,1] to the arithmetic circuit MA [9,1].
  • the arithmetic circuit MA of MAC array MAR in order to function as a register, at time T 3, from each of the terminal SO of the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1]
  • the pixel data pix [1, 2] is output, and the pixel data pix [1, 1] is output from the respective terminals SO of the arithmetic circuit MA [1, 2] to the arithmetic circuit MA [3, 2].
  • the pixel data pix can be obtained. Not output.
  • the pixel data fix [1, 2] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1].
  • the pixel data pix [1,3] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1].
  • the pixel data fix [1,1] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2].
  • the pixel data pix [1, 2] is input to the terminal IT1 of each register RG1 of the arithmetic circuits MA [1, 2] to the arithmetic circuits MA [3, 2].
  • the pixel data fix [1,1] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,3] to the arithmetic circuit MA [3,3].
  • the pixel data pix [1,1] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [1,1] is input to the terminal XI of the multiplier MP.
  • fill 1 [1,2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [1,2] ⁇ pix [1,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD as an example.
  • fill 1 [1,2] ⁇ pix [1,1] is output to the terminal TT of the adder AD.
  • this calculation result is not used for the CNN calculation, it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [2,1].
  • fill 1 [1,3] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [1,3] ⁇ pix [1,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD as an example.
  • fill 1 [1,3] ⁇ pix [1,1] is output to the terminal TT of the adder AD.
  • This calculation result is not used for the CNN calculation like the above calculation circuit MA [2,1], it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [3,1].
  • Figure 14 shows, as an example, at time T 4, a block diagram illustrating a data output terminal AO and the terminal SI of some arithmetic circuit MA of MAC array MAR.
  • the register RG [1, p] to the register RG [5, p] the arithmetic circuit MA [1,1] to the arithmetic circuit MA [5,1]
  • the arithmetic circuit MA [1,3] to the arithmetic circuit MA [5,3] are excerpted and shown.
  • register RG3 is when the potential changes to the high level potential from the low level potential occurs as a clock signal, and outputs the F 1 [1,1] [1] from the terminal OT3.
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [1,1], and in addition, the terminal AO of the arithmetic circuit MA [1,1] and the terminal AI of the arithmetic circuit MA [2,1]. Since there is a conduction state between the two, F 1 [1, 1] [1] is input to the terminal AI of the arithmetic circuit MA [2, 1].
  • the register RG3 has the terminal OT3 when a potential change occurs from a low level potential to a high level potential as a clock signal. Outputs FD from. Since the terminal OT3 of the register RG3 of the arithmetic circuit MA [2,1] is in a conductive state with the terminal AI of the arithmetic circuit MA [3,1] via the terminal AO of the arithmetic circuit MA [2,1]. , The result FD of the calculation performed by the calculation circuit MA [2,1] is input to the terminal AI of the circuit MA [3,1].
  • the terminal OT3 of the register RG3 of the arithmetic circuit MA [3,1] is in a conductive state with the terminal AI of the arithmetic circuit MA [4,1] via the terminal AO of the arithmetic circuit MA [3,1]. Therefore, the result FD of the calculation performed by the calculation circuit MA [3,1] is input to the terminal AI of the circuit MA [4,1].
  • the pixel data pix [l, 4] are input to the register RG [1, p] to register RG [3, p] from the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1]
  • Pixel data pix [2,1] is input from the register RG [4, p] to the register RG [6, p] to the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1]
  • the arithmetic circuit MA No pixel data is input to [7,1] to the arithmetic circuit MA [9,1].
  • the arithmetic circuit MA of MAC array MAR in order to function as a register, at time T 4, the respective terminals SO of the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1]
  • the pixel data pix [1,3] is output, and the pixel data pix [1,2] is output from the respective terminals SO of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2], and the arithmetic circuit MA is output.
  • the pixel data pix [1,1] is output from each terminal SO of the [1,3] to the arithmetic circuit MA [3,3].
  • the pixel data pix [1,3] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. Further, the pixel data pix [1,4] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1].
  • the pixel data fix [1, 2] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1, 2] to the arithmetic circuit MA [3, 2].
  • the pixel data pix [1,3] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2].
  • the pixel data fix [1,1] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,3] to the arithmetic circuit MA [3,3].
  • the pixel data pix [1, 2] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,3] to the arithmetic circuit MA [3,3].
  • the pixel data fix [2,1] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1].
  • the pixel data fix [1,2] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [1, 2] is input to the terminal XI of the multiplier MP.
  • the pixel data fix [1,1] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [1,1] is input to the terminal XI of the multiplier MP.
  • fill 1 [1,1] is input as a filter value to the terminal WI of the multiplier MP, and pixel pix [1,2] is input to the terminal XI of the multiplier MP. Has been done.
  • fill 1 [1,1] ⁇ fix [1,2] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD.
  • fill 1 [1,1] ⁇ fix [1,2] is output to the terminal TT of the adder AD.
  • F 1 [1, 2] [1] fill 1 [1, 1] ⁇ fix [1, 2].
  • F 1 [1, 2] [1] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [1, 1].
  • fill 1 [1,2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,2] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [1, 2] ⁇ fix [1, 2] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 1 [1, 1] and [1] are input to the terminal ST of the adder AD.
  • F 1 [1, 1] [1] + fill 1 [1, 1] ⁇ fix [1, 2] is output to the terminal TT of the adder AD.
  • F 1 [1, 1] [2] F 1 [1, 1] [1] + fill 1 [1, 1] ⁇ fix [1, 2].
  • F 1 [1,1] [2] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [2,1].
  • fill 1 [1,3] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [1,3] ⁇ pix [1,2] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the FD output from the terminal AO of the arithmetic circuit MA [2, 1] is input to the terminal ST of the adder AD.
  • this calculation result is not used for the CNN calculation, it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [3,1].
  • fill 2 [1,1] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,1] ⁇ pix [1,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD.
  • fill 2 [1,1] ⁇ pix [1,1] is output to the terminal TT of the adder AD.
  • F 2 [1,1] [1] fill 2 [1,1] ⁇ fix [1,1].
  • F 2 [1,1] [1] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [1,2].
  • fill 2 [1,2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,2] ⁇ pix [1,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD as an example.
  • fill 2 [1,2] ⁇ pix [1,1] is output to the terminal TT of the adder AD.
  • this calculation result is not used for the CNN calculation, it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [2,2].
  • fill 2 [1,3] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,3] ⁇ pix [1,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD as an example.
  • fill 2 [1,3] ⁇ pix [1,1] is output to the terminal TT of the adder AD.
  • This calculation result is not used for the CNN calculation like the above calculation circuit MA [2,2], it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [3,2].
  • pixel data is stored in the terminal XI of the multiplier MP. No operation is performed because no pix has been entered.
  • FIG. 15 shows, as an example, at time T 5, a block diagram illustrating a data output terminal AO and the terminal SI of some arithmetic circuit MA of MAC array MAR.
  • the register RG [1, p] to the register RG [5, p] the arithmetic circuit MA [1,1] to the arithmetic circuit MA [5,1]
  • the arithmetic circuit MA [1,3] to the arithmetic circuit MA [5,3] are excerpted and shown.
  • register RG3 is when the potential changes to the high level potential from the low level potential occurs as a clock signal, F 1 [1, 2] from the terminal OT3 outputs [1].
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [1,1], and in addition, the terminal AO of the arithmetic circuit MA [1,1] and the terminal AI of the arithmetic circuit MA [2,1]. Since there is a conduction state between and, F 1 [1, 2] [1] is input to the terminal AI of the arithmetic circuit MA [2, 1].
  • the arithmetic circuit MA [2,1], register RG3 is when the potential changes to the high level potential from the low level potential occurs as a clock signal, the F 1 [1,1] [2] from the terminal OT3 Output.
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [2,1], and in addition, the terminal AO of the arithmetic circuit MA [2,1] and the terminal AI of the arithmetic circuit MA [3,1]. Since there is a conduction state between and, F 1 [1, 1] [2] is input to the terminal AI of the arithmetic circuit MA [3, 1].
  • the register RG3 has the terminal OT3 when a potential change occurs from a low level potential to a high level potential as a clock signal. Outputs FD from. Since the terminal OT3 of the register RG3 of the arithmetic circuit MA [3,1] is in a conductive state with the terminal AI of the arithmetic circuit MA [4,1] via the terminal AO of the arithmetic circuit MA [3,1]. , The result FD of the calculation performed by the calculation circuit MA [3,1] is input to the terminal AI of the circuit MA [4,1].
  • the terminal OT3 of the register RG3 of the arithmetic circuit MA [4,1] is in a conductive state with the terminal AI of the arithmetic circuit MA [5,1] via the terminal AO of the arithmetic circuit MA [4,1]. Therefore, the result FD of the calculation performed by the calculation circuit MA [4,1] is input to the terminal AI of the circuit MA [5,1].
  • the register RG3 In the arithmetic circuit MA [1, 2], the register RG3 outputs F 2 [1, 1] [1] from the terminal OT3 when a potential change occurs from a low level potential to a high level potential as a clock signal.
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [1, 2], and in addition, the terminal AO of the arithmetic circuit MA [1, 2] and the terminal AI of the arithmetic circuit MA [2, 2]. Since there is a conduction state between and, F 2 [1, 1] [1] is input to the terminal AI of the arithmetic circuit MA [2, 2].
  • the register RG3 has the terminal OT3 when a potential change occurs from a low level potential to a high level potential as a clock signal. Outputs FD from. Since the terminal OT3 of the register RG3 of the arithmetic circuit MA [2,2] is in a conductive state with the terminal AI of the arithmetic circuit MA [3,2] via the terminal AO of the arithmetic circuit MA [2,2]. , The result FD of the calculation performed by the calculation circuit MA [2,2] is input to the terminal AI of the circuit MA [3,2].
  • the terminal OT3 of the register RG3 of the arithmetic circuit MA [3,2] is in a conductive state with the terminal AI of the arithmetic circuit MA [4,2] via the terminal AO of the arithmetic circuit MA [3,2]. Therefore, the result FD of the calculation performed by the calculation circuit MA [3,2] is input to the terminal AI of the circuit MA [4,2].
  • the pixel data pix [1, 5] is entered into the register RG [1, p] to register RG [3, p] from the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1]
  • Pixel data pix [2,2] is input from the register RG [3, p] to the register RG [6, p] to the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1]
  • the arithmetic circuit MA No pixel data is input to [7,1] to the arithmetic circuit MA [9,1].
  • the arithmetic circuit MA of MAC array MAR in order to function as a register, at time T 5, from each of the terminal SO of the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1]
  • the pixel data pix [1,4] is output, and the pixel data pix [1,3] is output from the respective terminals SO of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2], and the arithmetic circuit MA is output.
  • the pixel data fix [1, 2] is output from each terminal SO of the [1, 3] to the arithmetic circuit MA [3, 3].
  • pixel data pix [2,1] is output from each terminal SO of the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1]. Further, the arithmetic circuit MA [7,1] to the arithmetic circuit MA [9,1], the arithmetic circuit MA [4,2] to the arithmetic circuit MA [9,2], and the arithmetic circuit MA [4,3] to the arithmetic circuit. No pixel data pix is output from the respective terminals SO of MA [9, 3].
  • the pixel data pix [1,4] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. Further, the pixel data pix [1,5] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1].
  • the pixel data pix [1,3] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2]. Further, the pixel data pix [1,4] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2].
  • the pixel data fix [1, 2] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,3] to the arithmetic circuit MA [3,3].
  • the pixel data pix [1,3] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,3] to the arithmetic circuit MA [3,3].
  • the pixel data fix [2,1] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1].
  • the pixel data pix [2,2] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1].
  • the pixel data fix [2,1] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [4,2] to the arithmetic circuit MA [6,2].
  • the pixel data pix [1,3] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [1,3] is input to the terminal XI of the multiplier MP.
  • the pixel data fix [1, 2] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [1, 2] to the arithmetic circuit MA [3, 2]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [1, 2] is input to the terminal XI of the multiplier MP.
  • the pixel data pix [1,1] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [1,3] to the arithmetic circuit MA [3,3]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [1,1] is input to the terminal XI of the multiplier MP.
  • the arithmetic circuit MA [1,1] to the arithmetic circuit MA [9,1] the arithmetic circuit MA [1,2] to the arithmetic circuit MA [9,2]
  • the arithmetic circuit MA [1,3] to the arithmetic The operations performed by the circuit MA [9, 3] will be described.
  • fill 1 [1,2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,3] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [1,2] ⁇ pix [1,3] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 1 [1, 2] [1] are input to the terminal ST of the adder AD.
  • F 1 [1, 2] [1] + fill 1 [1, 2,] ⁇ pix [1, 3] is output to the terminal TT of the adder AD.
  • F 1 [1, 2] [2] F 1 [1, 2,] [1] + fill 1 [1, 2,] ⁇ fix [1, 3].
  • F 1 [1, 2] [2] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [2, 1].
  • fill 1 [1,3] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,3] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [1,3] ⁇ pix [1,3] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 1 [1, 1] and [2] are input to the terminal ST of the adder AD.
  • F 1 [1, 1] [2] + fill 1 [1, 3] ⁇ fix [1, 3] is output to the terminal TT of the adder AD.
  • F 1 [1, 1] [3] F 1 [1, 1] [2] + fill 1 [1, 3] ⁇ fix [1, 3].
  • F 1 [1,1] [3] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [3,1].
  • fill 2 [1,1] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,2] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,1] ⁇ fix [1,2] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD.
  • fill 2 [1,1] ⁇ fix [1,2] is output to the terminal TT of the adder AD.
  • F 2 [1, 2] [1] fill 2 [1, 1] ⁇ fix [1, 2].
  • F 2 [1, 2] [1] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [1, 2].
  • fill 2 [1,2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,2] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,2] ⁇ fix [1,2] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 2 [1, 1] and [1] are input to the terminal ST of the adder AD.
  • F 2 [1, 1] [1] + fill 2 [1, 2] ⁇ fix [1, 2] is output to the terminal TT of the adder AD.
  • F 2 [1, 1] [2] F 2 [1, 1] [1] + fill 2 [1, 2] ⁇ fix [1, 2].
  • F 2 [1,1] [2] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [2,2].
  • fill 2 [1,3] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,2] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,3] ⁇ fix [1,2] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the FD output from the terminal AO of the arithmetic circuit MA [2, 2] is input to the terminal ST of the adder AD.
  • this calculation result is not used for the CNN calculation, it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [3,2].
  • fill 3 [1,1] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 3 [1,1] ⁇ pix [1,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD.
  • fill 3 [1,1] ⁇ pix [1,1] is output to the terminal TT of the adder AD.
  • F 3 [1,1] [1] fill 3 [1,1] ⁇ fix [1,1].
  • F 3 [1,1] [1] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [1,3].
  • fill 3 [1, 2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1, 1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 3 [1,2] ⁇ pix [1,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD as an example.
  • fill 3 [1,2] ⁇ pix [1,1] is output to the terminal TT of the adder AD.
  • this calculation result is not used for the CNN calculation, it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [2, 3].
  • fill 3 [1,3] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 3 [1,3] ⁇ pix [1,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD as an example.
  • fill 3 [1,3] ⁇ pix [1,1] is output to the terminal TT of the adder AD.
  • This calculation result is not used for the CNN calculation like the above calculation circuit MA [2,3], it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [3,3].
  • MA [9,3] since the pixel data pix is not input to the terminal XI of the multiplier MP, the operation is not executed.
  • FIG. 16 a block diagram illustrating a data output terminal AO and the terminal SI of some arithmetic circuit MA of MAC array MAR.
  • the register RG [1, p] to the register RG [5, p] the arithmetic circuit MA [1,1] to the arithmetic circuit MA [5,1]
  • the arithmetic circuit MA [1,2] to the arithmetic Only the circuit MA [5,2] the arithmetic circuit MA [1,3] to the arithmetic circuit MA [5,3] are excerpted and shown.
  • register RG3 is when the potential changes to the high level potential from the low level potential occurs as a clock signal, and outputs the F 1 [1,3] [1] from the terminal OT3.
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [1,1], and in addition, the terminal AO of the arithmetic circuit MA [1,1] and the terminal AI of the arithmetic circuit MA [2,1]. Since there is a conduction state between and, F 1 [1, 3] [1] is input to the terminal AI of the arithmetic circuit MA [2, 1].
  • the arithmetic circuit MA [2,1], register RG3 is when the potential changes to the high level potential from the low level potential occurs as a clock signal, F 1 [1, 2] from the terminal OT3 [2] Output.
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [2,1], and in addition, the terminal AO of the arithmetic circuit MA [2,1] and the terminal AI of the arithmetic circuit MA [3,1]. Since there is a conduction state between and, F 1 [1, 2] [2] is input to the terminal AI of the arithmetic circuit MA [3, 1].
  • register RG3 is when the potential changes to the high level potential from the low level potential occurs as a clock signal, outputs F 1 [1,1] [3] from the terminal OT3 To do.
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [3,1], and in addition, the terminal AO of the arithmetic circuit MA [3,1] and the terminal AI of the arithmetic circuit MA [4,1]. Since there is a conduction state between and, F 1 [1, 1] [3] is input to the terminal AI of the arithmetic circuit MA [3, 1].
  • the register RG3 has the terminal OT3 when a potential change occurs from a low level potential to a high level potential as a clock signal. Outputs FD from. Since the terminal OT3 of the register RG3 of the arithmetic circuit MA [4,1] is in a conductive state with the terminal AI of the arithmetic circuit MA [5,1] via the terminal AO of the arithmetic circuit MA [4,1]. , The result FD of the calculation performed by the calculation circuit MA [4,1] is input to the terminal AI of the circuit MA [5,1].
  • the terminal OT3 of the register RG3 of the arithmetic circuit MA [5,1] is in a conductive state with the terminal AI of the arithmetic circuit MA [6,1] via the terminal AO of the arithmetic circuit MA [5,1]. Therefore, the result FD of the calculation performed by the calculation circuit MA [5,1] is input to the terminal AI of the circuit MA [6,1].
  • the register RG3 In the arithmetic circuit MA [1, 2], the register RG3 outputs F 2 [1, 2] [1] from the terminals OT3 when a potential change occurs from a low level potential to a high level potential as a clock signal.
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [1, 2], and in addition, the terminal AO of the arithmetic circuit MA [1, 2] and the terminal AI of the arithmetic circuit MA [2, 2]. Since there is a conduction state between and, F 2 [1, 2] [1] is input to the terminal AI of the arithmetic circuit MA [2, 2].
  • the register RG3 transmits F 2 [1, 1] [2] from the terminals OT3 when a potential change occurs from a low level potential to a high level potential as a clock signal. Output.
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [2,2], and in addition, the terminal AO of the arithmetic circuit MA [2,2] and the terminal AI of the arithmetic circuit MA [3,2]. Since there is a conduction state between and, F 2 [1, 1] [2] is input to the terminal AI of the arithmetic circuit MA [3, 2].
  • the register RG3 has the terminal OT3 when a potential change occurs from a low level potential to a high level potential as a clock signal. Outputs FD from. Since the terminal OT3 of the register RG3 of the arithmetic circuit MA [3,2] is in a conductive state with the terminal AI of the arithmetic circuit MA [4,2] via the terminal AO of the arithmetic circuit MA [3,2]. , The result FD of the calculation performed by the calculation circuit MA [3,2] is input to the terminal AI of the circuit MA [4,2].
  • the terminal OT3 of the register RG3 of the arithmetic circuit MA [4,2] is in a conductive state with the terminal AI of the arithmetic circuit MA [5,2] via the terminal AO of the arithmetic circuit MA [4,2]. Therefore, the result FD of the calculation performed by the calculation circuit MA [4,2] is input to the terminal AI of the circuit MA [5,2].
  • the register RG3 In the arithmetic circuit MA [1, 3], the register RG3, when potential changes to the high level potential from the low level potential occurs as a clock signal, and outputs the F 3 [1,1] [1] from the terminal OT3.
  • the terminal OT3 of the register RG3 is electrically connected to the terminal AO of the arithmetic circuit MA [1,3], and in addition, the terminal AO of the arithmetic circuit MA [1,3] and the terminal AI of the arithmetic circuit MA [2,3]. Since there is a conduction state between and, F 3 [1, 1] [1] is input to the terminal AI of the arithmetic circuit MA [2, 3].
  • the register RG3 has the terminal OT3 when a potential change occurs from a low level potential to a high level potential as a clock signal. Outputs FD from. Since the terminal OT3 of the register RG3 of the arithmetic circuit MA [2,3] is in a conductive state with the terminal AI of the arithmetic circuit MA [3,3] via the terminal AO of the arithmetic circuit MA [2,3]. , The result FD of the calculation performed by the calculation circuit MA [2,3] is input to the terminal AI of the circuit MA [3,3].
  • the terminal OT3 of the register RG3 of the arithmetic circuit MA [3,3] is in a conductive state with the terminal AI of the arithmetic circuit MA [4,3] via the terminal AO of the arithmetic circuit MA [3,3]. Therefore, the result FD of the calculation performed by the calculation circuit MA [3,3] is input to the terminal AI of the circuit MA [4,3].
  • the pixel data pix [1, 6] is entered into the register RG [1, p] to register RG [3, p] from the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1] ,
  • Pixel data pix [2,3] is input from the register RG [4, p] to the register RG [6, p] to the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1], and the arithmetic circuit MA No pixel data is input to [7,1] to the arithmetic circuit MA [9,1].
  • the arithmetic circuit MA of MAC array MAR in order to function as a register, at time T 6, the respective terminals SO of the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [3, 1]
  • the pixel data pix [1,5] is output, and the pixel data pix [1,4] is output from the respective terminals SO of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2], and the arithmetic circuit MA is output.
  • the pixel data pix [1,3] is output from each terminal SO of the [1,3] to the arithmetic circuit MA [3,3].
  • pixel data pix [2,2] is output from the respective terminals SO of the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1], and the arithmetic circuit MA [4,2] to the arithmetic circuit MA [
  • the pixel data pix [2,1] is output from each terminal SO of [6,2].
  • the arithmetic circuit MA [7,1] to the arithmetic circuit MA [9,1] the arithmetic circuit MA [4,2] to the arithmetic circuit MA [9,2]
  • the arithmetic circuit MA [4,3] to the arithmetic circuit.
  • No pixel data pix is output from the respective terminals SO of MA [9, 3].
  • the pixel data pix [1,5] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. Further, the pixel data pix [1,6] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1].
  • the pixel data fix [1,4] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2].
  • the pixel data pix [1,5] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2].
  • the pixel data fix [1,3] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [1,3] to the arithmetic circuit MA [3,3].
  • the pixel data pix [1,4] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [1,3] to the arithmetic circuit MA [3,3].
  • the pixel data fix [2,2] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1].
  • the pixel data pix [2,3] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1].
  • the pixel data fix [2,1] is input to the terminal IT2 of each register RG2 of the arithmetic circuit MA [4,2] to the arithmetic circuit MA [6,2].
  • the pixel data pix [2,2] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [4,2] to the arithmetic circuit MA [6,2].
  • the pixel data fix [2,1] is input to the terminal IT1 of each register RG1 of the arithmetic circuit MA [4,3] to the arithmetic circuit MA [6,3].
  • the pixel data pix [1,4] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [3,1]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [1,4] is input to the terminal XI of the multiplier MP.
  • the pixel data fix [1,3] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [3,2]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [1,3] is input to the terminal XI of the multiplier MP.
  • the pixel data fix [1, 2] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [1,3] to the arithmetic circuit MA [3,3]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [1, 2] is input to the terminal XI of the multiplier MP.
  • the pixel data fix [2,1] is output from the terminal OT2 of each register RG2 of the arithmetic circuit MA [4,1] to the arithmetic circuit MA [6,1]. Since the terminal OT2 of the register RG2 is electrically connected to the terminal XI of the multiplier MP, the pixel data pix [2,1] is input to the terminal XI of the multiplier MP.
  • the arithmetic circuit MA [1,1] to the arithmetic circuit MA [9,1] the arithmetic circuit MA [1,2] to the arithmetic circuit MA [9,2]
  • the arithmetic circuit MA [1,3] to the arithmetic The operations performed by the circuit MA [9, 3] will be described.
  • fill 1 [1,2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,4] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [1,2] ⁇ pix [1,4] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 1 [1, 3] and [1] are input to the terminal ST of the adder AD.
  • F 1 [1, 3] [1] + fill 1 [1, 2] ⁇ fix [1, 4] is output to the terminal TT of the adder AD.
  • F 1 [1, 3] [2] F 1 [1, 3] [1] + fill 1 [1, 2] ⁇ fix [1, 4].
  • F 1 [1,3] [2] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [2,1].
  • fill 1 [1,3] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,4] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [1,3] ⁇ pix [1,4] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 1 [1, 2] and [2] are input to the terminal ST of the adder AD.
  • F 1 [1, 2] [2] + fill 1 [1, 3] ⁇ fix [1, 4] is output to the terminal TT of the adder AD.
  • F 1 [1, 2] [3] F 1 [1, 2,] [2] + fill 1 [1, 3] ⁇ fix [1, 4].
  • F 1 [1, 2] [3] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [3,1].
  • fill 1 [2,1] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [2,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [2,1] ⁇ pix [2,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 1 [1, 1] and [3] are input to the terminal ST of the adder AD.
  • F 1 [1, 1] [3] + fill 1 [2, 1] ⁇ fix [2, 1] is output to the terminal TT of the adder AD.
  • F 1 [1, 1] [4] F 1 [1, 1] [3] + fill 1 [2, 1] ⁇ fix [2, 1].
  • F 1 [1,1] [4] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [4,1].
  • fill 1 [2,2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [2,1] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 1 [2,2] ⁇ pix [2,1] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the FD output from the terminal AO of the arithmetic circuit MA [4,1] is input to the terminal ST of the adder AD.
  • this calculation result is not used for the CNN calculation, it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [5,1].
  • fill 2 [1,1] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,3] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,1] ⁇ pix [1,3] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD.
  • fill 2 [1,1] ⁇ pix [1,3] is output to the terminal TT of the adder AD.
  • F 2 [1,3] [1] fill 2 [1,1] ⁇ fix [1,3].
  • F 2 [1,3] [1] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [1,1].
  • fill 2 [1,2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,3] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,2] ⁇ pix [1,3] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 2 [1, 2] and [1] are input to the terminal ST of the adder AD.
  • F 2 [1, 2] [1] + fill 2 [1, 2,] ⁇ fix [1, 3] is output to the terminal TT of the adder AD.
  • F 2 [1, 2] [2] F 2 [1, 2,] [1] + fill 2 [1, 2,] ⁇ fix [1, 3].
  • F 2 [1, 2] [2] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [2, 2].
  • fill 1 [1,3] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,3] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,3] ⁇ pix [1,3] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 2 [1, 1] and [2] are input to the terminal ST of the adder AD.
  • F 2 [1,1] [2] + fill 2 [1,3] ⁇ pix [1,3] is output to the terminal TT of the adder AD.
  • F 2 [1,1] [3] F 2 [1,1] [2] + fill 2 [1,3] ⁇ fix [1,3].
  • F 2 [1,1] [3] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [3,2].
  • fill 3 [1,1] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,2] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 3 [1,1] ⁇ fix [1,2] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • a value of "0" is input to the terminal ST of the adder AD.
  • fill 3 [1,1] ⁇ fix [1,2] is output to the terminal TT of the adder AD.
  • F 3 [1, 2] [1] fill 3 [1, 1] ⁇ fix [1, 2].
  • F 3 [1,2] [1] is input to the terminal IT3 of the arithmetic circuit MA [1, 3] of the register RG3.
  • fill 3 [1,2] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,2] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 3 [1,2] ⁇ fix [1,2] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the values of F 3 [1, 1] and [1] are input to the terminal ST of the adder AD.
  • F 3 [1, 1] [1] + fill 3 [1, 2] ⁇ fix [1, 2] is output to the terminal TT of the adder AD.
  • F 3 [1, 1] [2] F 3 [1, 1] [1] + fill 3 [1, 2] ⁇ fix [1, 2].
  • F 3 [1,1] [2] is input to the terminal IT3 register RG3 arithmetic circuit MA [2,3].
  • fill 3 [1,3] is input as a filter value to the terminal WI of the multiplier MP, and the pixel pix [1,2] is input to the terminal XI of the multiplier MP. Is entered.
  • fill 2 [1,3] ⁇ fix [1,2] is output to the terminal ZO of the multiplier MP and input to the terminal FT of the adder AD.
  • the FD output from the terminal AO of the arithmetic circuit MA [2, 3] is input to the terminal ST of the adder AD.
  • this calculation result is not used for the CNN calculation, it will be referred to as FD hereafter.
  • This FD is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [3,3].
  • MA [9,3] since the pixel data pix is not input to the terminal XI of the multiplier MP, the operation is not executed.
  • F 1 [1, 1] [9] is output from the terminal AO of the arithmetic circuit MA [9, 1].
  • F 1 [1, 1] [9] fill 1 [1, 1] ⁇ fix [1, 1] + fill 1 [1, 2] ⁇ pix [1,2] + fil 1 [1,3] x pix [1,3] + fil 1 [2,1] x pix [2,1] + fil 1 [2,2] x pix [2,2] + fil 1 [2,3] x pix [2,3] + fil 1 [2,3] x pix [2,3] + fil 1 [3,1] x pix [3,1] + fil 1 [3,2] x pix [3,2] + fil 1 [3,3] x pix [ 3,3].
  • F 1 [1,1] [9 ] is pixel data pix [1, 1] to the pixel data pix [1, 3] of the image data IPD, pixel data pix [2,1] to the pixel data pix [2 , 3], and the area of the pixel data pix [3,1] to the pixel data pix [3,3] is a value obtained by convolving the area with the filter fill 1.
  • F 1 [1, 2] [9] fill 1 [1, 1] ⁇ fix [1, 2] + fill 1 [1, 2] ⁇ pix [1,3] + fil 1 [1,3] x pix [1,4] + fil 1 [2,1] x pix [2,2] + fil 1 [2,2] x pix [2,3] + fil 1 [2,3] x pix [2,4] + fil 1 [3,1] x pix [3,2] + fil 1 [3,2] x pix [3,3] + fil 1 [3,3] x pix [ 3,4].
  • the pixel data pix [1, 2] to the pixel data pix [1, 4] of the image data IPD, the pixel data pix [2, 2] to the pixel data pix [2] , 4], and the area of the pixel data pix [3,2] to the pixel data pix [3,4] is a value obtained by convolving the area with the filter fill 1.
  • F 2 [1, 1] [9] is output from the terminal AO of the arithmetic circuit MA [9, 2].
  • F 2 [1,1] [9] fil 2 [1,1] ⁇ pix [1,1] + fil 2 [1,2] ⁇ pix [1,2] + fill 2 [1,3] x pix [1,3] + fil 2 [2,1] x pix [2,1] + fil 2 [2,2] x pix [2,2] + fil 2 [2,3] x pix [2,3] + fil 2 [3,1] x pix [3,1] + fil 2 [3,2] x pix [3,2] + fil 2 [3,3] x pix [ 3,3].
  • F 2 [1,1] [9] is the pixel data pix [1,1] to the pixel data pix [1,3] of the image data IPD, the pixel data pix [2,1] to the pixel data pix [2]. , 3], and the area of the pixel data pix [3,1] to the pixel data pix [3,3] is a value obtained by convolving the area with the filter fill 2.
  • the filter fill 1 to the filter fill 10 are performed from each of the arithmetic circuits MA [9, 1] to the arithmetic circuits MA [9, 10].
  • the calculation result of convolution is output sequentially.
  • the calculation result obtained by the convolution can be represented as shown in FIG. 17 as an example.
  • the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,9] and the arithmetic circuit MA [9,1] to the arithmetic circuit MA [9,9] are extracted. It is shown in the figure.
  • each of the time T 12 to the time T 20 is the time when the potential change from the low level potential to the high level potential occurs 1 to 9 times as a clock signal in the wiring CKL at the time T 11.
  • the convolution calculation result output from the calculation circuit MA [9,1] to the calculation circuit MA [9,10] is determined by the circuit AF [1] to the circuit AF [10] by the activation function, the pooling layer, and the like. Processing may have been performed.
  • all the pixel data pix [1, 1] to the pixel data pix [m, n] of the image data IPD against, F t obtained by convolution of the filter fil t [1,1] [9] By applying the activation function to each of F t [m-2, n-2] [9], F At [1,1] to F At [m-2, n-2] can be obtained. It shall be.
  • image data IPD-F t an array of F At [1,1] to F At [m-2, n-2] in a matrix of m-2 rows and n-2 columns is referred to as image data IPD-F t.
  • Image data IPD-F t is, for example, performs a convolution by a filter fil t against image data IPD, and obtained the result of the convolution process by performing the calculation by activation function, a characteristic which depends on the filter fil t Image data (sometimes called a feature map) obtained by extracting only a part can be used.
  • the image data IPD-F t is, for example, can be expressed as in FIG. 18.
  • the MAC array MAR in this operation method has a circuit configuration as shown in FIGS. 19A, 19B, and 20 by the programmable switch PR and the programmable switch PC.
  • the terminal SO of the arithmetic circuit MA is set so as to be in a conductive state with the terminal SI of the arithmetic circuit MA next to it.
  • the programmable switch PR [s, 1] and the programmable switch PR [s, 2] so that the terminal SO of the arithmetic circuit MA [s, 1] is in a conductive state with the terminal SI of the arithmetic circuit MA [s, 2].
  • the switch PR [s, 3] is set.
  • the wiring XL [s] is in a conductive state with the terminal SI of the arithmetic circuit MA [s, 1] via the programmable switch PR [s, 1].
  • the programmable switch PR is set so that the arithmetic circuit MA is connected in series in each line of the MAC array MAR.
  • the MAC array MAR in this operation method includes the arithmetic circuit MA [s, 1] to the arithmetic circuit MA [s, 9] included in one line of the MAC array MAR.
  • the terminal AO of the arithmetic circuit MA is in a conductive state with the terminal AI of another arithmetic circuit MA, and the data output from the terminal AO of a certain arithmetic circuit MA is different, and the original arithmetic is performed through the plurality of arithmetic circuits MA.
  • the programmable switch PC is set so that it is input to the terminal AI of the circuit MA.
  • the programmable switch PR [s, 9] and the programmable switch PR [s, 8] so that the terminal AO of the arithmetic circuit MA [s, 9] is in a conductive state with the terminal AI of the arithmetic circuit MA [s, 8].
  • the programmable switch PR [s, 8] and the programmable switch PR [s] so that the terminal AO of the arithmetic circuit MA [s, 8] is in a conductive state with the terminal AI of the arithmetic circuit MA [s, 7]. , 7] and are set.
  • the programmable switch PR [s, 1] and the programmable switch PR [s, 9] so that the terminal AO of the arithmetic circuit MA [s, 1] is in a conductive state with the terminal AI of the arithmetic circuit MA [s, 9]. ] And are set. That is, in this operation method, in the arithmetic circuit MA of each row of the MAC array MAR, the programmable switches PR [s, 1] to so that the data output from the arithmetic circuit MA circulates to other arithmetic circuits MA of the same row. It is assumed that the programmable switch PR [s, 9] is set.
  • the arithmetic circuit MA [s, 10] Since the arithmetic circuit MA [s, 10] is not used in this operation method, the arithmetic circuit MA [s, 10] is in a non-conducting state with other arithmetic circuits MA by the programmable switch PR [s, 10]. It has become.
  • the MAC array MAR in this operation method is included in the t-th column of the MAC array MAR (t here is an integer of 1 or more and 10 or less).
  • the programmable switch PC is set so that the terminal MO of the arithmetic circuit MA is in a conductive state with the terminal MI of the arithmetic circuit MA adjacent to the terminal MO.
  • the programmable switch PC [1, t] and the programmable switch PC [2, t] so that the terminal MO of the arithmetic circuit MA [1, t] is in a conductive state with the terminal MI of the arithmetic circuit MA [2, t]. ] And are set.
  • the programmable switch PC [2, t] and the programmable switch PC [3] so that the terminal MO of the arithmetic circuit MA [2, t] is in a conductive state with the terminal MI of the arithmetic circuit MA [3, t]. , T] and are set.
  • the wiring YL [t] is in a conductive state with the terminal MO of the arithmetic circuit MA [9, t] via the programmable switch PC [9, t].
  • the programmable switch PC is set so that the arithmetic circuit MA is connected in series in each row of the MAC array MAR.
  • FIG. 21 shows the terminal SI, the terminal SO, the terminal AI (the terminal ST of the adder), and the terminals of the arithmetic circuit MA [1,1] between the time T 21 and the time T 41 and the time in the vicinity thereof.
  • 6 is a timing chart showing changes in data input to AO, terminal MO, terminal XI and terminal WI of the multiplier MP, terminal TT of the adder, and terminal IT4 of the register RG4.
  • FIG. 21 also shows changes in the potentials of the wiring CKL, the wiring SLT, the wiring SEL, and the wiring URST.
  • “high” in FIG. 21 represents a high level potential
  • "low” represents a low level potential.
  • the calculation method performed by the MAC array MAR will be described below using the timing chart of FIG. 21. Unless otherwise specified, the calculation method is assumed to be performed by the calculation circuit MA [1,1] to the calculation circuit MA [1,9].
  • Step 0 Initialization
  • the initialization operation is performed in the arithmetic unit 100.
  • the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [9, 10] each terminal SI of terminals SO, terminals XT, the terminal WT, terminal AI (terminal ST) , Terminal TT, and terminal AO are preferably input with initialization data (not shown in FIG. 21).
  • the data for initialization can be, for example, data having a value of "0".
  • the potential of the wiring URST is changed from the low level potential to the high level potential, and the potential of the terminal AO is adjusted by the register RG3.
  • the potential of the terminal AO at this time is preferably, for example, a potential corresponding to the value of "0".
  • the potential of the wiring URST is a low level potential
  • the potential of the wiring SEL is set to a high level potential, and the potential of the terminal MO is adjusted appropriately by the register RG4.
  • the potential of the terminal MO at this time is preferably, for example, a potential corresponding to a value of “0”.
  • Step 1 Input image data
  • the pixel data pix of the image data IPD is input to each of the arithmetic circuits MA [1,1] to the arithmetic circuits MA [9,10] of the MAC array MAR of the arithmetic unit 100.
  • the image data IPD here is, as shown in FIG. 10A, a plurality of pixel data pix [1,1] to pixel data pix [m, n] of m rows and n columns, similarly to the above-described calculation method. ] It shall be composed of.
  • the image data IPD is read from the storage unit MEMD of the arithmetic unit 100 as an example.
  • registers RG [1, p] to registers RG [9, p] are electrically connected to the MAC array MAR. Therefore, the pixel data pix is input to the sth line of the MAC array MAR via the register RG [s, 1] to the register RG [s, p].
  • the register RG [s, 1] to the register RG [s, p] are read from the storage unit MEMD each time a potential change from a low level potential to a high level potential is input as a clock signal in the wiring CKL.
  • the output plurality of pixel data pix are sequentially transmitted.
  • the arithmetic circuit MA [s, 1] to the arithmetic circuit MA [s, 10] on the sth line has a function as a register in which the terminal SI is an input terminal and the terminal SO is an output terminal. Therefore, the pixel data pix sent to the register RG [s, p] is sequentially transmitted to the arithmetic circuit MA [s, 1] to the arithmetic circuit MA [s, 10] according to the clock signal.
  • the same pixel data pix is input to the same column of the arithmetic circuit MA at the same timing in each row as the transmission of the pixel data pix to the MAC array MAR.
  • FIG 22A shows an input to the MAC array MAR of pixel data pix at time T 23.
  • the pixel data pix [1,1] is held by the respective registers RG1 of the arithmetic circuit MA [1,2] to the arithmetic circuit MA [9,2], and is held by the arithmetic circuit MA [1,1]. It is output to each terminal SO of 2] to the arithmetic circuit MA [9, 2].
  • the pixel data pix [1,2] is held by the respective registers RG1 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [9,1].
  • the registers RG [1, p] to RG [9, p] outside the MAC array MAR hold the pixel data pix [1,3], and the pixel data pix [1,3] is transferred to the arithmetic circuit MA [1,3]. It is input to 1,1] to the arithmetic circuit MA [9,1]. Note that FIG. 22A does not show the arithmetic circuit MA [1,10] to the arithmetic circuit MA [9,10].
  • the potential change from the low level potential to the high level potential occurs 6 times as a clock signal, so that the pixel data pix [3,3] becomes the arithmetic circuit MA [1, 1] to the terminal SI of the arithmetic circuit MA [9,1].
  • the time at this time is set to time T 29 .
  • a low level potential is input to the wiring SLT until the pixel data fix [1,1] is held in the register RG1 of the arithmetic circuit MA [1,9] to the arithmetic circuit MA [9,9]. .. That is, from the time when the pixel data pix [1,1] is input to the MAC array MAR until it is held in the register RG1 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [9,9], it is a register.
  • the RG2 does not acquire the pixel data fix from the terminal IT2.
  • a high level potential is temporarily input to the wiring SLT ( The time at this time is set to time T 31 ). At this time, a potential change from a low level potential to a high level potential occurs as a clock signal, so that the register RG2 is a register RG2 of each of the arithmetic circuits MA [1,9] to the arithmetic circuit MA [9,9].
  • the pixel data pix [1,1] input to the terminal IT2 is held, and the pixel data pix [1,1] is output to the terminal OT2.
  • Step 2 Read filter value
  • the filter value is read from the storage unit OSM.
  • the filter value is one component of the matrix included in the filter fill Ct.
  • the matrix is the same 3 3 matrix and fil t shown in FIG. 9A.
  • the filter value corresponding to the context CTEX1 is read from each storage unit OSM of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,10] on the first line of the MAC array MAR. And.
  • the filter value corresponding to the context CTEX1 is in the block pointed to by the context CTEX1 read from the respective storage units OSM of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,9]. It is a value. Note that FIG. 23 shows not only the context CTEX1 but also the filter values corresponding to each of the context CTEX2 to the context CTEX9.
  • the storage unit of the arithmetic circuit MA [1,9] The file C1 [1,1] is read from the OSM, the file C2 [1,2] is read from the storage unit OSM of the arithmetic circuit MA [1,8], and the arithmetic circuit MA [1,7] is stored.
  • the file C3 [1,3] is read from the unit OSM, the file C4 [2,1] is read from the storage unit OSM of the arithmetic circuit MA [1,6], and the arithmetic circuit MA [1,5] is read.
  • Fill C5 [2,2] is read from the storage unit OSM of the above, and fill C6 [2,3] is read out from the storage unit OSM of the arithmetic circuit MA [1,4], and the arithmetic circuit MA [1,3] is read.
  • the file C7 [3,1] is read from the storage unit OSM of the arithmetic circuit MA [1,2]
  • the fill C8 [3,2] is read from the storage unit OSM of the arithmetic circuit MA [1,2].
  • file C9 [3, 3] is read from the storage unit OSM.
  • Step 3 Multiplication of pixel data and filter value
  • fill C1 [1,1] is input as a filter value to the terminal WI of the multiplier MP. Further, since the pixel data pix [1,1] is held in the register RG2, the pixel data pix [1,1] is input to the terminal XI of the multiplier MP. As a result, fill C1 [1,1] ⁇ pix [1,1] is output to the terminal ZO of the multiplier MP. Further, it is assumed that "0" data is input to the terminal ST of the adder AD as an initial value.
  • the terminal FT of the adder AD by fil C1 [1,1] ⁇ pix [ 1,1] are inputted to the terminal TT of the adder AD, fil C1 [1,1] ⁇ pix [1,1] is output.
  • a 1 [1] fill C1 [1, 1] ⁇ fix [1, 1].
  • a 1 [1] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [1, 9].
  • fill C9 [3,3] is input as a filter value to the terminal WI of the multiplier MP.
  • the pixel data pix [3,3] is held in the register RG2
  • the pixel data pix [3,3] is input to the terminal XI of the multiplier MP.
  • fill C1 [3,3] ⁇ pix [3,3] is output to the terminal ZO of the multiplier MP.
  • "0" data is input to the terminal ST of the adder AD as an initial value.
  • the terminal FT of the adder AD by fil C9 [3,3] ⁇ pix [ 3,3] are inputted to the terminal TT of the adder AD, fil C9 [3,3] ⁇ pix [3,3] is output.
  • a 9 [1] fill C9 [3, 3] ⁇ fix [3, 3].
  • a 9 [1] is input to the terminal IT3 of the register RG3 of the arithmetic circuit MA [1,1].
  • the same operations as those of the arithmetic circuit MA [1, 9] and the arithmetic circuit MA [1, 1] are performed on the arithmetic circuits MA [1, 2] to the arithmetic circuits MA [1, 8].
  • the multiplication result output from each adder AD is input to the terminal IT3 of each register RG3.
  • the following table shows the multiplication results input to the terminal IT3 of each register RG3 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,9].
  • the multiplication results are shown in A 9 [1], A 8 [1], A 7 [1], A 6 [1], A 5 [1], A 4 [1], A 3 [1], and so on. Let it be A 2 [1].
  • Step 4 Switching filter values and adding calculation results
  • the respective registers RG3 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,9] are set to the terminal IT3.
  • the input addition data is held and the addition data is output to the terminal OT3 of the register RG3 (the time at this time is set to time T 32 ).
  • a 9 [1], A 8 [1], and A 7 [1]. A 6 [1], A 5 [1], A 4 [1], A 3 [1], A 2 [1], A 1 [1] are output.
  • a 1 [1] is input to the terminal AI of the arithmetic circuit MA [1, 8]
  • a 2 [1] is input to the terminal AI of the arithmetic circuit MA [1, 7]
  • a 3 [1] is input to the terminal AI of the arithmetic circuit MA [1, 7].
  • a 4 [ 1] is input to the terminal AI of the arithmetic circuit MA [1,5]
  • a 5 [ 1] is the terminal of the arithmetic circuit MA [l, 4]
  • a 6 [1] is input to the terminal AI of the arithmetic circuit MA [1, 3]
  • a 7 [1] is input to the terminal AI of the arithmetic circuit MA [1, 2]
  • a 8 [ 1] is input to the terminal AI of the arithmetic circuit MA [1,1]
  • a 9 [1] is input to the terminal AI of the arithmetic circuit MA [1, 9].
  • fill C1 [1,2] is read from the storage unit OSM of the arithmetic circuit MA [1,8]
  • fill C2 [1,3] is read from the storage unit OSM of the arithmetic circuit MA [1,7].
  • the arithmetic circuit MA [1, 6] from the storage unit of OSM is read fil C3 [2,1]
  • the arithmetic circuit MA [1, 5] in the storage unit fil C4 [2 from OSM , 2] is read
  • fill C5 [2,3] is read from the storage unit OSM of the arithmetic circuit MA [1,4]
  • fill C6 [2] is read from the storage unit OSM of the arithmetic circuit MA [1,3].
  • fill C7 [3,2] is read from the storage unit OSM of the arithmetic circuit MA [1,2]
  • fill is read from the storage unit OSM of the arithmetic circuit MA [1,1]. It is assumed that C8 [3,3] is read out, and fill C9 [1,1] is read out from the storage unit OSM of the arithmetic circuit MA [1,9].
  • step 3 in each of the arithmetic circuits MA [1,1] to the arithmetic circuit MA [1,9], the pixel data pix held by the register RG2 is input to the terminal XI of the multiplier MP. Since the changed filter value is input to the terminal WI of the multiplier MP, the multiplication result of the pixel data and the filter value is output from the terminal ZO of the multiplier MP.
  • each adder AD of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,9] the multiplication result is input to the terminal FT of the adder AD, and the terminal ST of the adder AD is set to.
  • the data input to the terminal AI is input. Therefore, the addition data output from the terminal TT of the adder AD is as shown in the following table.
  • the multiplication results are shown in A 8 [2], A 7 [2], A 6 [2], A 5 [2], A 4 [2], A 3 [2], A 2 [2], and so on. Let A 1 [2] and A 9 [2].
  • Step 5 Repeat step 4] The operation of step 4, the holding of the data input to each register RG3 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,9], the output of the data to the terminal OT3 of the register RG3, and the arithmetic circuit.
  • the corresponding filter value is read from each storage unit OSM of the MA [1,1] to the arithmetic circuit MA [1,9], and the multiplication result of the filter value and the pixel data pix is repeatedly added to the data.
  • the context CNTX3 to the context CNTX9 of FIG. 23 may be sequentially selected.
  • the context CNTX3 to the context CNTX9 of FIG. 23 are sequentially selected as the filter values read from the storage unit OSM between the time T 33 and the time T 40.
  • the arithmetic circuit MA [1, 1] is the operations in each context CNTX3 to context CNTX9, A 7 [3] from the terminal AO, A 6 [4], A 5 [5], A 4 [6], Outputs A 3 [7], A 2 [8], and A 1 [9].
  • the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [1, 9] of the terminal IT3 of each register RG3, A 1 [9], A 9 [9], A 8 [9], A 7 [9], A 6 [9], A 5 [9], A 4 [9], A 3 [9], A 2 [9] are input.
  • a 1 [9] includes pixel data pix [1,1] to pixel data pix [1,3] of the image data IPD, pixel data pix [2,1] to pixel data pix [2,3], and It is a value obtained by convolving the area of the pixel data pix [3,1] to the pixel data pix [3,3] with the filter fill C1.
  • a 9 [9] fill C9 [3,3] ⁇ fix [3,3] + fill C9 [1,1] ⁇ fix [1,1] ] + Fill C9 [1,2] x fix [1,2] + fill C9 [1,3] x fix [1,3] + fill C9 [2,1] x fix [2,1] + fill C9 [2,2] ⁇ pix [2,2] + fill C9 [2,3] ⁇ pix [2,3] + fil C9 [3,1] ⁇ pix [3,1] + fil C9 [3,2] ⁇ pix [3,2] Become.
  • a 9 [9] includes pixel data pix [1,1] to pixel data pix [1,3] of the image data IPD, pixel data pix [2,1] to pixel data pix [2,3], and It is a value obtained by convolving the area of the pixel data pix [3,1] to the pixel data pix [3,3] with the filter fill C9.
  • each of A 2 [9] to A 8 [9] is the pixel data fix [1, 1] to the pixel data fix [1] of the image data IPD, as in the case of A 1 [9] and A 9 [9].
  • Step 6 Output the result of multiply-accumulate operation
  • the value of the product-sum operation is output from each terminal MO of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,9].
  • the first input terminal And the output terminal are in a conductive state
  • the second input terminal and the output terminal are in a non-conductive state.
  • the terminal OT3 of the register RG3 and the terminal IT4 of the register RG4 are in a conductive state.
  • the data input to the terminal IT4 of the register RG4 is held by the register RG4 due to the potential change from the low level potential to the high level potential as the clock signal (the time at this time is T 41). Then, the data is output to the terminal OT4 of the register RG4. Therefore, A 1 [9], A 9 [9], A 8 [9], and A 7 output from the respective registers RG4 of the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [1, 9]. [9], A 6 [9], A 5 [9], A 4 [9], A 3 [9], A 2 [9] are the arithmetic circuit MA [1, 1] to the arithmetic circuit MA [1, It is output from the terminal MO of 9].
  • step 6 a low level potential is input to the control terminal in each selector SLC of the arithmetic circuit MA other than the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,9] of the MAC array MAR. Therefore, the first input terminal and the output terminal are in a non-conducting state, and the second input terminal and the output terminal are in a conductive state. As a result, the terminal MI of the corresponding arithmetic circuit MA and the terminal IT4 of the register RG4 are in a conductive state.
  • the MAC array MAR In the first row, the terminal MO of the arithmetic circuit MA [1,1] is connected to the terminal MI of the arithmetic circuit MA [9,1] via the arithmetic circuit MA [2,1] to the arithmetic circuit MA [8,1]. It becomes a conductive state.
  • the terminal MO of the arithmetic circuit MA located in the first row is the ninth row via the arithmetic circuit MA in the second to eighth rows. It becomes conductive with the terminal MI of the arithmetic circuit MA.
  • the arithmetic circuits MA other than the arithmetic circuits MA [1,1] to the arithmetic circuit MA [1,9] of the MAC array MAR are A 1 [9], A 9 [9], and A 8 [9] described above. , A 7 [9], A 6 [9], A 5 [9], A 4 [9], A 3 [9], A 2 [9], etc. Can be done at the same time.
  • the pixel data pix [1,1] to the pixel data pix [1,3] of the image data IPD of the image data IPD and the pixel data pix [2] , 1] to the pixel data pix [2,3], and the area other than the pixel data pix [3,1] to the pixel data pix [3,3] may be subjected to the convolution operation.
  • the register RG [ From the 1, p] to the register RG [9, p] to the MAC array MAR, the pixel data pix [1, 2] to the pixel data pix [1, 4], the pixel data pix [2, 2] for performing the next calculation. ]
  • To the pixel data pix [2,4], and the pixel data pix [3,2] to the pixel data pix [3,4] may be sequentially transmitted.
  • the convolution calculation for the data pix [2,4] and the pixel data pix [3,2] to the pixel data pix [3,4] can be performed in the same manner. Further, by transmitting the pixel data during the calculation, the time for waiting for the data transfer can be reduced, so that the calculation efficiency can be improved.
  • the convolution calculation result output from the calculation circuit MA [9,1] to the calculation circuit MA [9,10] is processed by the activation function, the pooling layer, etc. by the circuit AF [1] to the circuit AF [10]. It may have been done. For the processing, the description of the operation method described above will be taken into consideration.
  • the image data IPD is convolved with the filter fill Ct to extract only the characteristic part depending on the filter value fill Ct (feature map). Can be generated.
  • m neurons N (k-1) 1 to N (k-1) m of the kth layer (m is an integer of 1 or more) in the kth layer For example, from m neurons N (k-1) 1 to N (k-1) m of the kth layer (m is an integer of 1 or more) in the kth layer.
  • a signal is sent to n neurons N (k) 1 to neurons N (k) n (where n is an integer of 1 or more).
  • the signal transmitted from the neuron N (k-1) i in the layer (k-1) layer (i here is an integer of 1 or more and m or less) is z (k-1) i, and is the third (k -1) i.
  • Z (k-1) i is held in the register RG2 of the arithmetic circuit MA in one line of the MAC array MAR included in the arithmetic unit 100.
  • z (k-1) 10 to z (k-1) 1 are set in the respective registers RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,10]. Holds.
  • the context CNTXF1 to the context CNTXF10 are set as an example, using the data read from the respective storage units OSM of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,10] as a weighting coefficient.
  • the context CNTXF1 to the context CNTXF10 may be set as shown in FIG. 26, for example.
  • z (k-1) 10 to z (k-1) 1 are held in the respective registers RG2 of the arithmetic circuit MA [1,1] to the arithmetic circuit MA [1,10] from the storage unit OSM.
  • the FNN calculation can be performed in the same manner as the convolution calculation described above.
  • the arithmetic circuit MA [1] when m is greater it is than 10, which performs the calculation of the sum of products signals z (k-1) 1 to z (k-1) 10 and the weight coefficient of the neuron, the arithmetic circuit MA [1, The signal of the neuron to be calculated next may be held in advance in each of the registers RG1 of 1] to the arithmetic circuit MA [1, 10].
  • the operation method of the semiconductor device according to one aspect of the present invention is not limited to the above-mentioned method.
  • the operating method of the semiconductor device according to one aspect of the present invention can be changed depending on the situation.
  • the configuration of the MAC array MAR set by the programmable switch PR shown in FIG. 19B may be changed to the configuration of the MAC array MAR set by the programmable switch PR shown in FIG. 25.
  • the programmable switch PR [s, 1] to the programmable switch PR [s, 1] so that the terminal AO of the arithmetic circuit MA is in a conductive state with the terminal AI of the arithmetic circuit MA adjacent to the two. s, 9] is set.
  • the terminal AO of the arithmetic circuit MA [s, 2] and the terminal AI of the arithmetic circuit MA [s, 1] are electrically connected.
  • the programmable switch PR [s, 2] and the programmable switch PR [s, 1] are set so as to be in the state, and the arithmetic circuit MA [s, 8] and the arithmetic circuit MA [s, 9] are the arithmetic circuits.
  • Programmable switch PR [s, 9] and programmable switch PR [s, 8] so that the terminal AO of MA [s, 9] and the terminal AI of the arithmetic circuit MA [s, 8] are in a conductive state. Is set.
  • the distance between the terminal AO of the arithmetic circuit MA [s, 1] and the terminal AI of the arithmetic circuit MA [s, 9] becomes long, so that a signal delay may occur.
  • the distance between the arithmetic circuits MA can be shortened on average, so that signal delay can be suppressed.
  • the storage unit OSM for example, a register, a flip-flop, an SRAM (Static Random Access Memory), or the like can be applied. Further, for example, a flash memory or the like may be applied.
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • NOSRAM Dynamic Oxide Sensor Memory
  • FIG. 27A shows an example of the circuit configuration of the memory cell of the DOSRAM.
  • the memory cell 221 has a transistor M1 and a capacitance element CA.
  • the transistor M1 has a front gate (sometimes referred to simply as a gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitive element CA
  • the second terminal of the transistor M1 is connected to the wiring BIL
  • the gate of the transistor M1 is connected to the wiring WOL
  • the second terminal of the capacitive element CA is connected to the wiring CVL.
  • the transistor M1 functions as a write transistor in the memory cell 221.
  • the writing transistor is preferably an OS transistor described later.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as wiring for applying a predetermined potential to the second terminal of the capacitive element CA. It is preferable to apply a low level potential (sometimes referred to as a reference potential) to the wiring CVL at the time of writing and reading data.
  • the wiring BGL functions as wiring for applying an electric potential to the back gate of the transistor M1.
  • the threshold voltage of the transistor M1 can be increased or decreased by applying an arbitrary potential to the wiring BGL.
  • Data writing and reading is performed by applying a high level potential to the wiring WOL, turning on the transistor M1 and making the wiring BIL and the first terminal of the capacitive element CA conductive.
  • the data is written by applying a potential corresponding to the data to be written to the wiring BIL and writing the potential to the first terminal of the capacitive element CA via the transistor M1.
  • a low level potential is applied to the wiring WOL to turn off the transistor M1, so that the potential can be held in the memory cell 221.
  • the wiring BIL is precharged to an appropriate potential, for example, a potential intermediate between the low level potential and the high level potential, and then the wiring BIL is electrically suspended. Then, after that, a high level potential is applied to the wiring WOL to turn on the transistor M1 and change the potential of the wiring BIL. Since the change in the potential of the wiring BIL is determined according to the potential written in the first terminal of the capacitive element CA, the data held in the memory cell 221 can be read out from the changed potential of the wiring BIL.
  • an appropriate potential for example, a potential intermediate between the low level potential and the high level potential
  • the memory cell 221 described above is not limited to the circuit configuration shown in FIG. 27A, and the circuit configuration of the memory cell 221 may be appropriately changed.
  • FIG. 27B shows an example of the circuit configuration of the memory cell of the NO SRAM.
  • the memory cell 231 includes a transistor M2, a transistor M3, and a capacitance element CB.
  • the transistor M2 has a front gate (sometimes referred to simply as a gate) and a back gate.
  • the transistor M2 functions as a write transistor in the memory cell 231.
  • the writing transistor is preferably an OS transistor described later.
  • the transistor M3 functions as a read transistor in the memory cell 231.
  • the readout transistor is preferably an OS transistor, which will be described later, or a transistor in which silicon is contained in the semiconductor layer.
  • the transistor M3 operates in the saturation region unless otherwise specified. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of the transistor M3 are appropriately biased to the voltage in the range operating in the saturation region.
  • the first terminal of the transistor M2 is connected to the first terminal of the capacitive element CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2. Is connected to the wiring BGL.
  • the second terminal of the capacitive element CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SOL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as wiring for applying a predetermined potential to the second terminal of the capacitance element CB. During data retention, it is preferable to apply a low level potential (sometimes referred to as a reference potential) to the wiring CAL, and to apply a high level potential to the wiring CAL when writing data or reading data. It is preferable to apply.
  • the wiring BGL functions as wiring for applying an electric potential to the back gate of the transistor M2.
  • the threshold voltage of the transistor M2 can be increased or decreased by applying an arbitrary potential to the wiring BGL.
  • Data is written by applying a high level potential to the wiring WOL, turning on the transistor M2, and making the wiring WBL and the first terminal of the capacitive element CB conductive. Specifically, when the transistor M2 is in the ON state, a potential corresponding to the information recorded in the wiring WBL is applied, and the potential is written to the first terminal of the capacitive element CB and the gate of the transistor M3. After that, a low level potential is applied to the wiring WOL to turn off the transistor M2, so that the potential of the first terminal of the capacitive element CB and the potential of the gate of the transistor M3 are maintained.
  • Data is read out by applying a predetermined potential to the wiring SOL. Since the current flowing between the source and drain of the transistor M3 and the potential of the first terminal of the transistor M3 are determined by the potential of the gate of the transistor M3 and the potential of the second terminal of the transistor M3, they are connected to the first terminal of the transistor M3.
  • the potential held in the first terminal (or the gate of the transistor M3) of the capacitive element CB can be read out. That is, the information written in this memory cell can be read from the potential held in the first terminal (or the gate of the transistor M3) of the capacitance element CB.
  • the memory cell 231 described above is not limited to the circuit configuration shown in FIG. 27B, and the circuit configuration of the memory cell 231 may be appropriately changed.
  • the wiring WBL and the wiring RBL may be combined into one wiring BIL.
  • An example of the circuit configuration of the memory cell is shown in FIG. 27C.
  • the memory cell 232 has a configuration in which the wiring WBL and the wiring RBL of the memory cell 231 are used as one wiring BIL, and the second terminal of the transistor M2 and the first terminal of the transistor M3 are connected to the wiring BIL. .. That is, the memory cell 232 has a configuration in which the write bit line and the read bit line operate as one wiring BIL.
  • the DOSRAM and the NOSRAM are storage devices having an OS transistor as a write transistor.
  • the semiconductor layer of the OS transistor has the metal oxide described in the third embodiment.
  • metal oxides include indium and element M (aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, and tantalum. , Tantalum, one or more elements selected from magnesium, etc.), and one or more selected materials from zinc.
  • the band gap of the semiconductor layer can be increased. Therefore, the off current of the OS transistor can be reduced.
  • the semiconductor device shown in FIG. 28 includes a transistor 300, a transistor 500, and a capacitive element 600.
  • 30A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 30B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 30C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region.
  • the transistor 500 has a characteristic that the off-current is small and the field effect mobility does not change even at a high temperature.
  • a semiconductor device for example, a transistor included in the arithmetic unit 100, the arithmetic unit 100A, etc. described in the above embodiment, it is possible to realize a semiconductor device whose operating ability does not deteriorate even at a high temperature.
  • the characteristic of small off-current and applying it to the transistor M1 and the transistor M2 as the transistor 500 the potential written in the memory cell 221 and the memory cell 231 and the memory cell 232 can be held for a long time. it can.
  • the semiconductor device described in this embodiment includes a transistor 300 and a transistor 500. It has a capacitive element 600.
  • the transistor 500 is provided above the transistor 300, for example, and the capacitive element 600 is provided above the transistor 300 and the transistor 500, for example.
  • the capacitance element 600 can be the capacitance included in the memory cells 231 and the memory cells 232 described in the above embodiment. Depending on the circuit configuration, the capacitance element 600 shown in FIG. 28 may not necessarily be provided.
  • the transistor 300 is provided on the substrate 311 and has a semiconductor region 313 composed of a conductor 316, an insulator 315, and a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. ..
  • the transistor 300 can be applied to, for example, the transistor included in the arithmetic unit 100, the arithmetic unit 100A, etc. described in the above embodiment.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • the substrate 311 it is preferable to use a semiconductor substrate (for example, a single crystal substrate or a silicon substrate) as the substrate 311.
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on-characteristics of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), GaN (gallium nitride), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 28 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the semiconductor device is a unipolar circuit consisting of only OS transistors (in the present specification and the like, it means a circuit composed of transistors having the same polarity such as only n-channel transistors)
  • the transistors are as shown in FIG.
  • the configuration of 300 may be the same as that of the transistor 500 using an oxide semiconductor. The details of the transistor 500 will be described later.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum nitride, aluminum nitride and the like can be used. Just do it.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition means a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 300.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitance element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in this order.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or wiring.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • the insulator 370, the insulator 372, and the insulator 374 are laminated in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or wiring.
  • the conductor 376 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 370 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • the insulator 380, the insulator 382, and the insulator 384 are laminated in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or wiring.
  • the conductor 386 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 380 having a barrier property against hydrogen.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described, but the semiconductor device according to the present embodiment has been described. It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • Insulator 510, insulator 512, insulator 514, and insulator 516 are laminated in this order on the insulator 384.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • a film having a barrier property so that hydrogen and impurities do not diffuse from the area where the substrate 311 or the transistor 300 is provided to the area where the transistor 500 is provided is used. Is preferable. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are embedded with a conductor 518, a conductor (for example, a conductor 503) constituting the transistor 500, and the like.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitance element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator arranged on the insulator 516 and the insulator 503.
  • 520 insulator 522 placed on insulator 520
  • insulator 524 placed on insulator 522
  • oxide 530a placed on insulator 524
  • oxide 530a placed on oxide 530a
  • the oxide 530b arranged on the oxide 530b, the conductor 542a and the conductor 542b arranged apart from each other on the oxide 530b, and the conductor 542a and the conductor 542b arranged on the conductor 542a and the conductor 542b.
  • the oxide 530c arranged on the bottom surface and the side surface of the opening, the insulator 550 arranged on the forming surface of the oxide 530c, and the forming surface of the insulator 550. It has an arranged conductor 560 and.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550, a conductor 560b provided so as to be embedded inside the conductor 560a, and the conductor 560b. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 550.
  • oxide 530a, oxide 530b, and oxide 530c may be collectively referred to as oxide 530.
  • the transistor 500 shows a configuration in which three layers of oxide 530a, oxide 530b, and oxide 530c are laminated in a region where a channel is formed and in the vicinity thereof.
  • One aspect of the present invention is this. It is not limited to.
  • a single layer of oxide 530b, a two-layer structure of oxide 530b and oxide 530a, a two-layer structure of oxide 530b and oxide 530c, or a laminated structure of four or more layers may be provided.
  • the conductor 560 is shown as a two-layer laminated structure, but one aspect of the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 28, 30A, and 30B is an example, and the transistor 500 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. Can be done.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the first gate electrode and the second gate electrode is referred to as a surroundd channel (S-channel) structure.
  • the conductor 503 has the same configuration as the conductor 518, and the conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the transistor 500 shows a configuration in which the conductor 503a and the conductor 503b are laminated, one aspect of the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductive material for the conductor 503a which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductor 503 When the conductor 503 also functions as a wiring, it is preferable to use a highly conductive conductive material containing tungsten, copper, or aluminum as a main component for the conductor 503b. In that case, the conductor 503a does not necessarily have to be provided. Although the conductor 503b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 is formed with an excess oxygen region.
  • oxygen deficiency in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • the oxygen deficiency in the metal oxide and V O oxygen vacancy.
  • impurities or oxygen deficiency (VO ) are present in the region where the channel is formed in the metal oxide, the electrical characteristics are liable to fluctuate and the reliability may be deteriorated.
  • V O H oxygen deficiency
  • V O H oxygen vacancy
  • generating electrons as carriers May be done.
  • the transistor 500 tends to have a normally-on characteristic.
  • the insulator having an excess oxygen region it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • Oxides that desorb oxygen by heating are those in which the amount of oxygen desorbed in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desolation Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other to perform one or more of heat treatment, microwave treatment, or RF treatment.
  • heat treatment microwave treatment, or RF treatment.
  • water or hydrogen in the oxide 530 can be removed.
  • reactions occur which bonds VoH is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated.
  • the hydrogen generated as oxygen combines with H 2 O, it may be removed from the oxide 530 or oxide 530 near the insulator.
  • a part of hydrogen may be diffused or captured (also referred to as gettering) in the conductor 542a and the conductor 542b.
  • the microwave processing for example, it is preferable to use an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma for example, by using a gas containing oxygen and using a high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the pressure may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as the gas to be introduced into the apparatus for performing microwave treatment, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more and 30. It is better to do it at% or less.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 450 ° C. or lower, more preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO ).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be carried out in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to supplement the desorbed oxygen after heat treatment in an atmosphere of nitrogen gas or an inert gas.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of the oxidizing gas, and then the heat treatment may be continuously performed in an atmosphere of nitrogen gas or an inert gas.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the insulator 522 has a function of suppressing the diffusion of oxygen and impurities, the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 and the oxide 530.
  • the insulator 522 may be, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) in a single layer or in a laminated state. As transistors become finer and more integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba, Sr) TiO 3 (BST)
  • an insulator containing oxides of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon nitride nitride are suitable because they are thermally stable.
  • an insulator made of high-k material and silicon oxide or silicon oxide nitride an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are shown as a second gate insulating film having a three-layer laminated structure.
  • the gate insulating film may have a single layer, two layers, or a laminated structure of four or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • oxide 530 a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium).
  • Hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • the In-M-Zn oxide that can be applied as the oxide 530 is preferably CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) and CAC-OS (Cloud-Aligned Compound Oxide Semiconductor).
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • CAC-OS Cloud-Aligned Compound Oxide Semiconductor
  • In—Ga oxide, In—Zn oxide, In oxide and the like may be used as the oxide 530.
  • a metal oxide having a low carrier concentration for the transistor 500 it is preferable to use a metal oxide having a low carrier concentration for the transistor 500.
  • the impurity concentration in the metal oxide may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to form water, which may form an oxygen deficiency in the metal oxide.
  • oxygen vacancies and hydrogen combine to form a V O H.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • the metal oxide since hydrogen in the metal oxide is easily moved by stress such as heat and electric field, if the metal oxide contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the impurities such as hydrogen (dehydration, may be described as dehydrogenation.) It is important to supply oxygen to the metal oxide to compensate for the oxygen deficiency (sometimes referred to as dehydrogenation treatment).
  • the metal oxide impurities is sufficiently reduced such V O H By using the channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • a defect containing hydrogen in an oxygen deficiency can function as a donor of a metal oxide.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as the parameter of the metal oxide, the carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the metal oxide is a semiconductor having a high band gap and is intrinsic (also referred to as type I) or substantially intrinsic, and has a channel forming region.
  • the carrier concentration of the metal oxide is preferably less than 1 ⁇ 10 18 cm -3 , more preferably less than 1 ⁇ 10 17 cm -3 , and further preferably less than 1 ⁇ 10 16 cm -3. It is preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the oxygen in the oxide 530 diffuses to the conductor 542a and the conductor 542b due to the contact between the conductor 542a and the conductor 542b and the oxide 530, and the conductor The 542a and the conductor 542b may be oxidized. It is highly probable that the conductivity of the conductor 542a and the conductor 542b will decrease due to the oxidation of the conductor 542a and the conductor 542b.
  • the diffusion of oxygen in the oxide 530 to the conductor 542a and the conductor 542b can be rephrased as the conductor 542a and the conductor 542b absorbing the oxygen in the oxide 530.
  • the three-layer structure of the conductor 542a or the conductor 542b, the different layer, and the oxide 530b can be regarded as a three-layer structure composed of a metal-insulator-semiconductor, and MIS (Metal-Insulator-). It may be referred to as a Semiconductor) structure, or may be referred to as a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542a and the conductor 542b and the oxide 530b.
  • the different layer is formed between the conductor 542a and the conductor 542b and the oxide 530c. It may be formed between the conductor 542a and the conductor 542b and the oxide 530b, or between the conductor 542a and the conductor 542b and the oxide 530c.
  • the metal oxide that functions as a channel forming region in the oxide 530 preferably has a bandgap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • the oxide 530 can suppress the diffusion of impurities into the oxide 530b from the structure formed below the oxide 530a. Further, by having the oxide 530c on the oxide 530b, it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 preferably has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom. Specifically, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b. Is preferable. Further, in the metal oxide used for the oxide 530a, the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a is smaller than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530b
  • In-Ga-Zn oxide having a composition of 3 or its vicinity can be used.
  • a metal oxide having a composition in the vicinity of any one can be used.
  • oxides 530a, oxides 530b, and oxides 530c so as to satisfy the above-mentioned atomic number ratio relationship.
  • the above composition indicates the atomic number ratio in the oxide formed on the substrate or the atomic number ratio in the sputtering target.
  • the composition of the oxide 530b it is preferable to increase the ratio of In because the on-current of the transistor, the mobility of the field effect, and the like can be increased.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b that function as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium.
  • Iridium, strontium, lanthanum, or an alloy containing the above-mentioned metal element as a component, or an alloy in which the above-mentioned metal element is combined is preferably used.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single-layer structure, but a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may have a two-layer structure in which copper films are laminated.
  • a molybdenum nitride film and an aluminum film or a copper film are laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is further formed on the aluminum film or the copper film.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542a (conductor 542b) and its vicinity.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel forming region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced. Further, in the region 543a (region 543b), a metal compound layer containing the metal contained in the conductor 542a (conductor 542b) and the component of the oxide 530 may be formed. In such a case, the carrier concentration in the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542a and the conductor 542b, and suppresses the oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided so as to cover the side surface of the oxide 530 and come into contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lantern, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride or the like can also be used.
  • the insulator 544 it is preferable to use aluminum, or an oxide containing one or both oxides of aluminum or hafnium, such as aluminum oxide, hafnium oxide, aluminum, and an oxide containing hafnium (hafnium aluminate). ..
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the conductors 542a and 542b are made of a material having oxidation resistance, or if the conductivity does not significantly decrease even if oxygen is absorbed, the insulator 544 is not an essential configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b via the oxide 530c and the insulator 550. Further, it is possible to suppress the oxidation of the conductor 560 due to the excess oxygen contained in the insulator 580.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (upper surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed by using an insulator that contains excess oxygen and releases oxygen by heating.
  • silicon oxide having excess oxygen silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, carbon, and silicon oxide to which nitrogen is added, and vacancies are used.
  • Silicon oxide having can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • oxygen is effectively applied from the insulator 550 through the oxide 530c to the channel forming region of the oxide 530b. Can be supplied. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 550 is reduced.
  • the film thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 550 may have a laminated structure as in the case of the second gate insulating film.
  • an insulator that functions as a gate insulating film is made of a high-k material and heat.
  • the conductor 560 that functions as the first gate electrode is shown as a two-layer structure in FIGS. 30A and 30B, but may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor applicable to the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be lowered to form a conductor. This can be referred to as an OC (Oxide Conductor) electrode.
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon, resin, or the like silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, the oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. It is preferable that the concentration of impurities such as water and hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 When miniaturizing a semiconductor device, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. Therefore, if the film thickness of the conductor 560 is increased, the conductor 560 may have a shape having a high aspect ratio. In the present embodiment, since the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, the aluminum oxide film formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546 and the conductor 548. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring for connecting to the capacitance element 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided by using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed so as to surround the transistor 500, and an insulator having a high barrier property against hydrogen or water may be formed so as to cover the opening.
  • an insulator having a high barrier property against hydrogen or water By wrapping the transistor 500 with the above-mentioned insulator having a high barrier property, it is possible to prevent moisture and hydrogen from entering from the outside.
  • a plurality of transistors 500 may be put together and wrapped with an insulator having a high barrier property against hydrogen or water.
  • an opening is formed so as to surround the transistor 500, for example, an opening reaching the insulator 514 or the insulator 522 is formed, and the above-mentioned insulator having a high barrier property is provided so as to be in contact with the insulator 514 or the insulator 522.
  • the insulator having a high barrier property to hydrogen or water for example, the same material as the insulator 522 may be used.
  • the capacitive element 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode of the capacitive element 600.
  • the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 620 is provided so as to overlap with the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. When it is formed at the same time as other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which are low resistance metal materials, may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • FIGS. 31A and 31B are modifications of the transistor 500 shown in FIGS. 30A and 30B.
  • FIG. 31A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 31B is a channel width direction of the transistor 500. It is a cross-sectional view of.
  • the configurations shown in FIGS. 31A and 31B can also be applied to other transistors included in the semiconductor device of one aspect of the present invention, such as the transistor 300.
  • the transistor 500 having the configuration shown in FIGS. 31A and 31B is different from the transistor 500 having the configuration shown in FIGS. 30A and 30B in that it has an insulator 402 and an insulator 404. Further, it is different from the transistor 500 having the configuration shown in FIGS. 30A and 30B in that the insulator 552 is provided in contact with the side surface of the conductor 540a and the insulator 552 is provided in contact with the side surface of the conductor 540b. Further, it is different from the transistor 500 having the configuration shown in FIGS. 30A and 30B in that it does not have the insulator 520.
  • an insulator 402 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and the insulator 402.
  • an insulator 514, an insulator 516, an insulator 522, an insulator 524, an insulator 544, an insulator 580, and an insulator 574 are provided, and the insulator is provided.
  • the structure is such that 404 covers them. That is, the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 524, a side surface of the insulator 522, a side surface of the insulator 516, and an insulator. It is in contact with the side surface of the body 514 and the upper surface of the insulator 402, respectively. As a result, the oxide 530 and the like are isolated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 552 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 552 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 552.
  • the insulator 552 By using a material having a high hydrogen barrier property as the insulator 552, it is possible to suppress the diffusion of impurities such as water or hydrogen from the insulator 580 or the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to suppress the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the semiconductor device according to one aspect of the present invention can be enhanced.
  • FIG. 32 is a cross-sectional view showing a configuration example of a semiconductor device when the transistor 500 and the transistor 300 have the configurations shown in FIGS. 31A and 31B.
  • An insulator 552 is provided on the side surface of the conductor 546.
  • the transistor 500 shown in FIGS. 31A and 31B may have a transistor configuration changed depending on the situation.
  • the transistor 500 of FIGS. 31A and 31B can be changed to the transistor shown in FIGS. 33A and 33B as a modification.
  • FIG. 33A is a cross-sectional view of the transistor in the channel length direction
  • FIG. 33B is a cross-sectional view of the transistor in the channel width direction.
  • the transistors shown in FIGS. 33A and 33B differ from the transistors shown in FIGS. 31A and 31B in that the oxide 530c has a two-layer structure of an oxide 530c1 and an oxide 530c2.
  • the oxide 530c1 is in contact with the upper surface of the insulator 524, the side surface of the oxide 530a, the upper surface and the side surface of the oxide 530b, the side surface of the conductor 542a and the conductor 542b, the side surface of the insulator 544, and the side surface of the insulator 580.
  • the oxide 530c2 is in contact with the insulator 550.
  • In-Zn oxide can be used as the oxide 530c1.
  • the same material as the material that can be used for the oxide 530c when the oxide 530c has a one-layer structure can be used.
  • Metal oxides can be used.
  • the oxide 530c By having the oxide 530c have a two-layer structure of the oxide 530c1 and the oxide 530c2, the on-current of the transistor can be increased as compared with the case where the oxide 530c has a one-layer structure. Therefore, the transistor can be applied as, for example, a power MOS transistor.
  • the oxide 530c of the transistors having the configurations shown in FIGS. 30A and 30B can also have a two-layer structure of oxide 530c1 and oxide 530c2.
  • the transistors having the configurations shown in FIGS. 33A and 33B can be applied to, for example, the transistors 300 shown in FIGS. 28 and 29. Further, as described above, the transistor 300 can be applied to the semiconductor device described in the above embodiment, for example, the transistor included in the arithmetic unit 100, the arithmetic unit 100A, etc. described in the above embodiment. The transistors shown in FIGS. 33A and 33B can also be applied to transistors other than the transistor 300 and the transistor 500 included in the semiconductor device of one aspect of the present invention.
  • FIG. 34 is a cross-sectional view showing a configuration example of a semiconductor device when the transistor 500 has the transistor configuration shown in FIG. 30A and the transistor 300 has the transistor configuration shown in FIG. 33A.
  • the insulator 552 is provided on the side surface of the conductor 546.
  • the transistor 300 and the transistor 500 can both be OS transistors, and the transistor 300 and the transistor 500 can have different configurations.
  • FIG. 35 shows the capacitance element 600A as an example of the capacitance element 600 applicable to the semiconductor device shown in FIGS. 28, 29, 32, and 34.
  • 35A is a top view of the capacitive element 600A
  • FIG. 35B is a perspective view showing a cross section of the capacitive element 600A at the alternate long and short dash line L3-L4
  • FIG. 35C shows a cross section of the capacitive element 600A at the alternate long and short dash line W3-L4. It is a perspective view.
  • the conductor 610 functions as one of the pair of electrodes of the capacitance element 600A, and the conductor 620 functions as the other of the pair of electrodes of the capacitance element 600A. Further, the insulator 630 functions as a dielectric material sandwiched between the pair of electrodes.
  • Examples of the insulator 630 include silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, and hafnium nitride. Zirconium oxide or the like may be used, and it can be provided in a laminated or single layer.
  • hafnium oxide refers to a material having a higher oxygen content than nitrogen as its composition, and hafnium nitride as its composition has a higher nitrogen content than oxygen. Is shown.
  • the capacitive element 600A can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved.
  • the electrostatic breakdown of the element 600A can be suppressed.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • the insulator 630 may be, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST).
  • Insulators containing high-k material may be used in single layers or in layers. For example, when the insulator 630 is laminated, a three-layer laminate in which zirconium oxide, aluminum oxide, and zirconium oxide are formed in this order, or zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are formed. A four-layer laminate or the like formed in order may be used.
  • the insulator 630 a compound containing hafnium and zirconium may be used.
  • problems such as leakage currents in transistors and capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • a high-k material for the gate insulator and the insulator that functions as a dielectric used for the capacitive element it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • the capacitive element 600 is electrically connected to the conductor 546 and the conductor 548 at the lower part of the conductor 610.
  • the conductor 546 and the conductor 548 function as a plug or wiring for connecting to another circuit element. Further, in FIGS. 35A to 35C, the conductor 546 and the conductor 548 are collectively referred to as the conductor 540.
  • the insulator 586 in which the conductor 546 and the conductor 548 are embedded and the insulator 650 covering the conductor 620 and the insulator 630 are omitted. ing.
  • the capacitive element 600 shown in FIGS. 28, 29, 32, 34, 35A, 35B, and 35C is a planar type, but the shape of the capacitive element is not limited to this.
  • the capacitance element 600 may be the cylinder type capacitance element 600B shown in FIGS. 36A to 36C.
  • FIG. 36A is a top view of the capacitive element 600B
  • FIG. 36B is a cross-sectional view taken along the alternate long and short dash line L3-L4 of the capacitive element 600B
  • FIG. 36C is a perspective view showing a sectional view taken along the alternate long and short dash line W3-L4 of the capacitive element 600B. is there.
  • the capacitive element 600B includes a pair of an insulator 631 on an insulator 586 in which a conductor 540 is embedded, an insulator 651 having an opening, and a conductor 610 that functions as one of a pair of electrodes. It has a conductor 620 that functions as the other of the electrodes of the above.
  • the insulator 586, the insulator 650, and the insulator 651 are omitted in order to clearly show the figure.
  • the same material as the insulator 586 can be used.
  • the conductor 611 is embedded so as to be electrically connected to the conductor 540.
  • the conductor 611 for example, the same material as the conductor 330 and the conductor 518 can be used.
  • the same material as the insulator 586 can be used.
  • the insulator 651 has an opening, and the opening is superimposed on the conductor 611.
  • the conductor 610 is formed on the bottom portion and the side surface of the opening. That is, the conductor 621 is superposed on the conductor 611 and is electrically connected to the conductor 611.
  • an opening is formed in the insulator 651 by an etching method or the like, and then the conductor 610 is formed by a sputtering method, an ALD method or the like. After that, the conductor 610 formed on the insulator 651 may be removed by leaving the conductor 610 formed in the opening by a CMP (Chemical Mechanical Polishing) method or the like.
  • CMP Chemical Mechanical Polishing
  • the insulator 630 is located on the insulator 651 and on the forming surface of the conductor 610.
  • the insulator 630 functions as a dielectric sandwiched between a pair of electrodes in the capacitive element.
  • the conductor 620 is formed on the insulator 630 so as to fill the opening of the insulator 651.
  • the insulator 650 is formed so as to cover the insulator 630 and the conductor 620.
  • the cylinder-type capacitive element 600B shown in FIG. 36 can have a higher capacitance value than the planar type capacitive element 600A.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 37A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes complete amorphous.
  • the “Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (extracting single crystal crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 37A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) spectrum.
  • XRD X-ray diffraction
  • the GIXD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of a CAAC-IGZO film classified as "Crystalline" is shown in FIG. 37B.
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 37B will be simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 37B is 500 nm.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 37C.
  • FIG. 37C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron beam diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 37A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, and the plurality of crystal regions are oriented in a specific direction on the c-axis.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the replacement of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor that has high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, when CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when a structural analysis is performed on an nc-OS film using an XRD apparatus, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as limited field electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as limited field electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). It says.). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to the CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current (I on ), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • I on on-current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • This embodiment shows an example of a semiconductor wafer on which the semiconductor device and the like shown in the above embodiment are formed, and an electronic component in which the semiconductor device is incorporated.
  • the semiconductor wafer 4800 shown in FIG. 38A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the surface of the wafer 4801 on the opposite side where the plurality of circuit portions 4802 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by an alternate long and short dash line.
  • the spacing 4803 is provided so that a plurality of scribe lines SCL1 are parallel to each other and a plurality of scribe lines SCL2 are parallel to each other so that the dicing process can be easily performed. It is preferable to provide them so as to be vertical.
  • the chip 4800a as shown in FIG. 38B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit units 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 38A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 38C shows a perspective view of a substrate (mounting substrate 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 38C has a chip 4800a in the mold 4711. As shown in FIG. 38C, the chip 4800a may have a configuration in which circuit units 4802 are laminated. In FIG. 38C, a part is omitted in order to show the inside of the electronic component 4700.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711. The land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 38D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 4731 is provided on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 has a semiconductor device 4710.
  • the semiconductor device 4710 can be, for example, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like.
  • HBM High Bandwidth Memory
  • an integrated circuit semiconductor device such as a CPU, GPU, FPGA, or storage device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 38D shows an example in which the electrode 4733 is formed of solder balls. By providing solder balls in a matrix on the bottom of the package substrate 4732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 4733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 4732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land-GPU
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • FIG. 39 illustrates how the electronic component 4700 having the semiconductor device is included in each electronic device.
  • the information terminal 5500 shown in FIG. 39 is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and buttons are provided in the housing 5510.
  • the information terminal 5500 can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • Examples of the application using artificial intelligence include an application that recognizes a conversation and displays the conversation content on the display unit 5511, and recognizes characters and figures input by the user on the touch panel provided in the display unit 5511.
  • Examples include an application displayed on the display unit 5511 and an application for performing biometric authentication such as fingerprints and voice prints.
  • FIG. 39 shows an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation button 5903, an operator 5904, a band 5905, and the like.
  • the wearable terminal can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • applications using artificial intelligence include an application that manages the health condition of a person wearing a wearable terminal, a navigation system that selects and guides the optimum route by inputting a destination, and the like.
  • FIG. 39 shows a desktop information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software. Further, by using the desktop type information terminal 5300, it is possible to develop a new artificial intelligence.
  • a smartphone and a desktop information terminal are taken as examples of electronic devices, respectively, as shown in FIG. 39, but information terminals other than smartphones and desktop information terminals can be applied.
  • information terminals other than smartphones and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • FIG. 39 shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 having artificial intelligence can be realized.
  • the electric freezer / refrigerator 5800 has a function of automatically generating a menu based on the foodstuffs stored in the electric freezer / refrigerator 5800, the expiration date of the foodstuffs, etc., and is stored in the electric freezer / refrigerator 5800. It can have a function of automatically adjusting the temperature according to the food.
  • an electric refrigerator / freezer was described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH (Induction Heating) cooker, a water server, and an air conditioner.
  • air conditioners including conditioners, washing machines, dryers, and audiovisual equipment.
  • FIG. 39 shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 39 shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can be provided with a display unit for displaying a game image, a touch panel or stick as an input interface other than buttons, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 39, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller shaped like a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be in a form in which a controller is not used and instead a camera, a depth sensor, a microphone and the like are provided and operated by the gesture and / or voice of the game player.
  • the above-mentioned video of the game machine can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the semiconductor device described in the above embodiment By applying the semiconductor device described in the above embodiment to the portable game machine 5200, it is possible to realize the portable game machine 5200 with low power consumption. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the portable game machine 5200 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behavior of creatures appearing in the game, and the phenomena that occur in the game are determined by the program that the game has, but by applying artificial intelligence to the handheld game machine 5200, .
  • Expressions that are not limited to game programs are possible. For example, it is possible to express what the player asks, the progress of the game, the time, and the behavior of the characters appearing in the game.
  • the game player can be constructed anthropomorphically by artificial intelligence. Therefore, by setting the opponent as a game player by artificial intelligence, even one player can play the game. You can play the game.
  • FIG. 39 illustrates a portable game machine as an example of a game machine
  • the electronic device of one aspect of the present invention is not limited to this.
  • the electronic device of one aspect of the present invention includes, for example, a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, an amusement park, etc.), and a batting practice machine installed in a sports facility. A pitching machine and the like can be mentioned.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a moving body and around the driver's seat of the automobile.
  • FIG. 39 shows an automobile 5700 as an example of a moving body.
  • an instrument panel that can display speedometers, tachometers, mileage, fuel gauges, gear status, air conditioner settings, etc. Further, a display device for displaying such information may be provided around the driver's seat.
  • the computer can be used in an automatic driving system of an automobile 5700.
  • the computer can be used in a system for performing road guidance, danger prediction, and the like.
  • the display device may be configured to display information such as road guidance and danger prediction.
  • moving objects may include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), etc., and the computer of one aspect of the present invention is applied to these moving objects. Therefore, a system using artificial intelligence can be provided.
  • FIG. 39 illustrates a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation button 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • the digital camera 6240 having artificial intelligence can be realized.
  • the digital camera 6240 has a function of automatically recognizing a subject such as a face or an object, a function of focusing according to the subject, a function of automatically firing a flash according to the environment, and an captured image. Can have a function of toning.
  • Video camera The semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 39 shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display unit 6303, an operation key 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation key 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. is there.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connecting unit 6306.
  • the video camera 6300 can perform pattern recognition by artificial intelligence at the time of encoding. By this pattern recognition, it is possible to calculate the difference data of people, animals, objects, etc. included in the continuous captured image data and compress the data.
  • the semiconductor device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 40A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of arithmetic processing.
  • the expansion device 6100 can perform arithmetic processing by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 40A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the semiconductor device or the like described in the above embodiment.
  • a chip 6105 for example, a semiconductor device, an electronic component 4700, a memory chip, etc. described in the above embodiment
  • a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • the expansion device 6100 such as a PC
  • the arithmetic processing capacity of the PC can be increased.
  • even a PC having insufficient processing capacity can perform calculations such as artificial intelligence and moving image processing.
  • FIG. 40B schematically shows data transmission in a broadcasting system. Specifically, FIG. 40B shows a route for a radio wave (broadcast signal) transmitted from a broadcasting station 5680 to reach a television receiving device (TV) 5600 in each home.
  • the TV 5600 includes a receiving device (not shown), and the broadcast signal received by the antenna 5650 is transmitted to the TV 5600 via the receiving device.
  • the antenna 5650 illustrates a UHF (Ultra High Frequency) antenna, but as the antenna 5650, a BS / 110 ° CS antenna, a CS antenna, or the like can also be applied.
  • UHF Ultra High Frequency
  • Radio waves 5675A and 5675B are broadcast signals for terrestrial broadcasting, and the radio tower 5670 amplifies the received radio waves 5675A and transmits the radio waves 5675B.
  • the terrestrial broadcasting can be viewed on the TV 5600.
  • the broadcasting system is not limited to the terrestrial broadcasting shown in FIG. 40B, and may be satellite broadcasting using artificial satellites, data broadcasting using optical lines, or the like.
  • the above-mentioned broadcasting system may be a broadcasting system using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • the broadcasting data is transmitted from the broadcasting station 5680 to the TV 5600 of each household, the broadcasting data is compressed by the encoder, and when the antenna 5650 receives the broadcasting data, the decoder of the receiving device included in the TV 5600 compresses the broadcasting data. Restoration is done.
  • artificial intelligence for example, in motion compensation prediction, which is one of the compression methods of an encoder, it is possible to recognize a display pattern included in a display image. In-frame prediction using artificial intelligence can also be performed. Further, for example, when receiving broadcast data having a low resolution and displaying the broadcast data on the TV 5600 having a high resolution, image interpolation processing such as up-conversion can be performed in the restoration of the broadcast data by the decoder.
  • the above-mentioned broadcasting system using artificial intelligence is suitable for ultra-high definition television (UHDTV: 4K, 8K) broadcasting in which the amount of broadcasting data increases.
  • UHDTV ultra-high definition television
  • the TV5600 may be provided with a recording device having the artificial intelligence.
  • the recording device can be made to learn the user's preference by artificial intelligence, so that a program suitable for the user's preference can be automatically recorded.
  • FIG. 40C shows a palm print authentication device, which has a housing 6431, a display unit 6432, a palm print reading unit 6433, and wiring 6434.
  • FIG. 40C shows how the palm print authentication device acquires the palm print of the hand 6435.
  • the acquired palm print is subjected to pattern recognition processing using artificial intelligence, and it is possible to determine whether or not the palm print belongs to the person himself / herself. This makes it possible to construct a system that performs highly secure authentication.
  • the authentication system according to one aspect of the present invention is not limited to the palm print authentication device, but is a device that acquires biometric information such as fingerprint, vein, face, iris, voice print, gene, and physique to perform biometric authentication. May be good.
  • MAR MAC array
  • MEMD Storage unit
  • CTLR Control circuit
  • MA Arithmetic circuit, MA [1,1]: Arithmetic circuit, MA [2,1]: Arithmetic circuit, MA [u, 1]: Arithmetic circuit, MA [1,2]: arithmetic circuit, MA [2,2]: arithmetic circuit, MA [u, 2]: arithmetic circuit, MA [1, v]: arithmetic circuit, MA [2, v]: arithmetic circuit, MA [u, v]: arithmetic circuit, PR [1,1]: programmable switch, PR [2,1]: programmable switch, PR [u, 1]: programmable switch, PR [1,2]: programmable switch, PR [2,2]: programmable switch, PR [u, 2]: programmable switch, PR [1, v]: programmable switch, PR [2, v]: programmable switch, PR [u, v]: programmable switch, PC [1,

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Abstract

信号遅延を抑制し、かつ並列に積和演算が可能な半導体装置を提供する。 第１乃至第４レジスタと、加算器と、乗算器と、セレクタと、第１記憶部と、を有する半導体装置である。第１レジスタの出力端子は、第２レジスタの入力端子に電気的に接続され、第２レジスタの出力端子は、乗算器の第１入力端子に電気的に接続されている。乗算器の出力端子は、加算器の第１入力端子に電気的に接続され、加算器の出力端子は、第３レジスタの入力端子に電気的に接続されている。第３レジスタの出力端子は、セレクタの第１入力端子に電気的に接続され、セレクタの出力端子は、第４レジスタの入力端子に電気的に接続され、第１記憶部は、乗算器の第２入力端子に電気的に接続されている。第１記憶部は、第１記憶部に入力されるコンテキスト信号に応じた第１データを読み出して、乗算器の第２入力端子に入力する機能を有する。

Description

演算回路、半導体装置、及び電子機器
　本発明の一態様は、演算回路、半導体装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」や「ブレインモーフィック」や「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。人工ニューラルネットワークを用いることで、人間並み、もしくは、人間を超える精度での推論も可能である。ニューラルネットワークでは、ニューロン出力の重み付け和の演算、すなわち、積和演算が主要な演算である。
　人工ニューラルネットワークが扱う対象とする問題によって、当該人工ニューラルネットワークの階層の深さ、ニューロンの素子数などの最適値は変わるため、当該問題に適するように人工ニューラルネットワークを構築することが好ましい。例えば、特許文献１には、プログラマブルロジックエレメントを有し、複数のコンテキストによって回路同士の導通状態、非導通状態の切り替えを行って、所望する人工ニューラルネットワークに適した回路規模で積和演算を行う半導体装置が開示されている。
特開２０１８−１１０３８６号公報
　近年、人工知能の開発が盛んに行われており、人工知能が行う「推論」（認知という場合もある）は、人工ニューラルネットワークの演算の結果によって導出される。人工知能が複雑な問題を解決するためには、当該人工ニューラルネットワークの規模を大きくする必要がある。つまり、人工ニューラルネットワークの階層を深くする、層に含まれているニューロンの素子数を多くするなどの対応が必要になる。
　人工ニューラルネットワークの演算として、積和演算回路を実装する場合、並列度を高めて積和演算回路を配置することが好ましい。一方で、人工ニューラルネットワークの規模が大きくなる場合、積和演算回路の並列数が増大する。このとき、並列した積和演算回路の入力端子及び出力端子、演算結果を記憶するバッファメモリなどの配置の関係によって、回路レイアウト上で配線の引き回し距離が長くなってしまうことがある。配線の引き回し距離が長くなることによって、配線の寄生抵抗、他の周辺の配線又は素子などとの寄生容量も増えてしまうため、当該配線に伝わる信号が遅延して、積和演算回路の動作速度が低下してしまう場合がある。
　本発明の一態様は、新規な演算回路を提供することを課題の一とする。又は、本発明の一態様は、上記の演算回路を備えることで、信号の遅延を抑制し、かつ並列に積和演算を行うことができる半導体装置を提供することを課題の一とする。
　又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、上記半導体装置を有する電子機器を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１レジスタと、第２レジスタと、第３レジスタと、第４レジスタと、加算器と、乗算器と、セレクタと、第１記憶部と、を有する演算回路である。第１レジスタの出力端子は、第２レジスタの入力端子に電気的に接続され、第２レジスタの出力端子は、乗算器の第１入力端子に電気的に接続されている。乗算器の出力端子は、加算器の第１入力端子に電気的に接続され、加算器の出力端子は、第３レジスタの入力端子に電気的に接続され、第３レジスタの出力端子は、セレクタの第１入力端子に電気的に接続され、セレクタの出力端子は、第４レジスタの入力端子に電気的に接続されている。また、第１記憶部は、乗算器の第２入力端子に電気的に接続され、第１記憶部は、第１記憶部に入力されるコンテキスト信号に応じた第１データを読み出して、乗算器の第２入力端子に入力する機能を有する。
（２）
　又は、本発明の一態様は、第１演算回路と、第２演算回路を有する半導体装置である。第２演算回路は、前記第１演算回路と同じ回路構成を有する。第１演算回路は、第１記憶部と、第１レジスタと、第２レジスタと、第３レジスタと、第１端子と、第２端子と、第３端子と、第４端子と、を有する。第１演算回路において、第１レジスタの入力端子は、第１端子に電気的に接続され、第１レジスタの出力端子は、第２レジスタの入力端子と、第２端子と、に電気的に接続され、第３レジスタの出力端子は、第４端子に電気的に接続されている。また、第１演算回路は、第１記憶部にコンテキスト信号が入力されることで、第１記憶部からコンテキスト信号に応じた第１データを読み出す機能を有する。また、第１演算回路は、第１端子に入力された第２データを第１レジスタ又は第２レジスタに保持する機能を有する。また、第１演算回路は、第１データと第２レジスタに保持された第２データとを乗算して、第３データを生成する機能と、第３データと第３端子から入力された第４データとを加算して、加算データを生成する機能と、加算データを第３レジスタに保持する機能と、を有する。第１演算回路は、第１レジスタに保持された第２データを第２端子に出力して、第２演算回路の第１端子に入力する機能と、第３レジスタに保持された加算データを第４端子に出力して、第２演算回路の第３端子に第４データとして加算データを入力する機能と、有する。
（３）
　又は、本発明の一態様は、上記（２）の構成において、入力レジスタと、第２記憶部と、を有してもよい。第２記憶部は、入力レジスタの入力端子に電気的に接続されている。また、第２記憶部は、第２データを読み出して、入力レジスタを介して、入力レジスタの出力端子から、第１演算回路の第１端子に入力する機能を有する。
（４）
　又は、本発明の一態様は、上記（３）の構成において、第１演算回路と同じ回路構成を有する第３演算回路を有し、第１演算回路、第３演算回路のそれぞれは、セレクタと、第４レジスタと、第５端子と、第６端子と、を有してもよい。第１演算回路、及び第３演算回路のそれぞれにおいて、セレクタの第１入力端子は、第３レジスタの出力端子に電気的に接続され、セレクタの第２入力端子は、第５端子に電気的に接続され、セレクタの出力端子は、第４レジスタの入力端子に電気的に接続され、第４レジスタの出力端子は、第６端子に電気的に接続され、第１演算回路の第５端子は、第３演算回路の第６端子に電気的に接続されている。
（５）
　又は、本発明の一態様は、上記（４）の構成において、活性化関数の演算を行う回路を有してもよい。回路は、第１演算回路又は第３演算回路の第６端子から出力されたデータに対して、活性化関数の演算を行って、その演算の結果を第２記憶部に保持する。
（６）
　又は、本発明の一態様は、上記（２）乃至（５）の構成において、複数の第１スイッチと、複数の第２スイッチと、を有してもよい。第１演算回路の第２端子は、複数の第１スイッチを介して、第２演算回路の第１端子に電気的に接続され、第１演算回路の第３端子は、複数の第２スイッチを介して、第２演算回路の第４端子に電気的に接続されている。
（７）
　又は、本発明の一態様は、上記（２）乃至（６）のいずれか一の半導体装置と、筐体と、を有する電子機器である。電子機器は、半導体装置によってニューラルネットワークの演算を行う機能を有する。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」、又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える揚合がある。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体において欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水も含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素（但し、酸素、水素は含まない）などがある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本発明の一態様によって、新規な演算回路を提供することができる。又は、本発明の一態様によって、上記の演算回路を備えることで、信号の遅延を抑制し、かつ並列に積和演算を行うことができる半導体装置を提供することができる。
　又は、本発明の一態様によって、新規な半導体装置などを提供することができる。又は、本発明の一態様によって、上記半導体装置を有する電子機器を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、半導体装置の構成例を示すブロック図である。
図２は、半導体装置の構成例を示すブロック図である。
図３は、半導体装置に含まれている回路の構成例を示すブロック図である。
図４は、半導体装置に含まれている回路の構成例を示すブロック図である。
図５は、半導体装置に含まれている回路の構成例を示すブロック図である。
図６は、ＣＮＮの構成例を示す図である。
図７は、半導体装置に含まれている回路の構成例を示すブロック図である。
図８は、半導体装置の動作例を示すタイミングチャートである。
図９Ａは、フィルタに含まれているフィルタ値を説明する図であり、図９Ｂは、演算回路の内部に読み出されたフィルタ値を示すブロック図である。
図１０Ａは、画像データに含まれている画素データを説明する図であり、図１０Ｂは、演算回路に入力される画素データを説明する図である。
図１１は、演算回路に入力される画素データを説明する図である。
図１２Ａ、及び図１２Ｂは、演算回路に入力される画素データを説明する図である。
図１３は、演算回路に入力される画素データを説明する図である。
図１４は、演算回路に入力される画素データを説明する図である。
図１５は、演算回路に入力される画素データを説明する図である。
図１６は、演算回路に入力される画素データを説明する図である。
図１７は、演算回路から出力される演算結果を説明する図である。
図１８は、フィルタによって特徴的な部分のみを抽出した画像データ（特徴マップ）を説明する図である。
図１９Ａ、及び図１９Ｂは、半導体装置に含まれている回路の構成例を示すブロック図である。
図２０は、半導体装置に含まれている回路の構成例を示すブロック図である。
図２１は、半導体装置の動作例を示すタイミングチャートである。
図２２Ａ、及び図２２Ｂは、演算回路に入力される画素データを説明する図である。
図２３は、演算回路に読み出されるフィルタ値を説明する図である。
図２４Ａ乃至図２４Ｃは、演算回路から出力される演算結果を説明する図である。
図２５は、半導体装置に含まれている回路の構成例を示すブロック図である。
図２６は、演算回路に入力されるニューロン信号と演算回路に読み出される重み係数とを説明する図である。
図２７Ａ乃至図２７Ｃは、記憶回路が有するメモリセルの構成の一例を示す回路図である。
図２８は、半導体装置の構成例を示す断面模式図である。
図２９は、半導体装置の構成例を示す断面模式図である。
図３０Ａ乃至図３０Ｃは、トランジスタの構成例を示す断面模式図である。
図３１Ａ、及び図３１Ｂは、トランジスタの構成例を示す断面模式図である。
図３２は、半導体装置の構成例を示す断面模式図である。
図３３Ａ、及び図３３Ｂは、トランジスタの構成例を示す断面模式図である。
図３４は、半導体装置の構成例を示す断面模式図である。
図３５Ａは容量の構成例を示す上面図であり、図３５Ｂ、及び図３５Ｃは容量の構成例を示す断面斜視図である。
図３６Ａは容量の構成例を示す上面図であり、図３６Ｂは容量の構成例を示す断面図であり、図３６Ｃは容量の構成例を示す断面斜視図である。
図３７ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図３７Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図３７Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図３８Ａは半導体ウェハの一例を示す斜視図であり、図３８Ｂはチップの一例を示す斜視図であり、図３８Ｃ及び図３８Ｄは電子部品の一例を示す斜視図である。
図３９は、電子機器の一例を示す斜視図である。
図４０Ａ乃至図４０Ｃは、電子機器の一例を示す斜視図である。
　人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼称する場合がある。
　また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼称する場合がある。
　ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置である、デジタル演算回路の構成について説明する。
　図１は、演算装置１００の構成例を示すブロック図である。演算装置１００は、制御回路ＣＴＬＲと、ＭＡＣ（Ｍｕｌｔｉｐｌｙ−Ａｃｃｕｍｕｌａｔｅ）アレイＭＡＲと、記憶部ＭＥＭＤと、回路ＡＦ［１］乃至回路ＡＦ［ｖ］（ｖは２以上の整数である。）を有する。
　ＭＡＣアレイＭＡＲは、一例として、複数の演算回路ＭＡを有し、演算回路ＭＡは、ＭＡＣアレイＭＡＲにおいて、ｕ×ｖ（ｕは２以上の整数であり。）のマトリクス状に設けられている。つまり、ＭＡＣアレイＭＡＲは、ｕ×ｖ個の演算回路ＭＡを有する。なお、図１には、演算回路ＭＡが設けられている位置を示すために［　，　］を符号に付している。例えば、１行１列に位置している演算回路ＭＡは、演算回路ＭＡ［１，１］と表記され、また、例えば、ｕ行ｖ列に位置している演算回路ＭＡは、演算回路ＭＡ［ｕ，ｖ］と表記されている。
　演算回路ＭＡは、一例として、ＭＡＣの機能を有する。具体的には、演算回路ＭＡは、第１データ（例えば、ｗ［１］乃至ｗ［ｍ］とする。なお、ｍは、正の整数とする。）と第２データ（例えば、ｘ［１］乃至ｘ［ｍ］とする。）との積和演算を行う機能を有する。なお、例えば、第１データは、乗数データ又は被乗数データの一方とし、第２データは、乗数データ又は被乗数データの他方とすることができる。また、例えば、演算装置１００において、階層型のニューラルネットワークの演算を行うとき、第１データを重み係数とし、第２データをニューロンの出力信号の値とすることで、重み係数とニューロンの出力信号の値との積和を計算することができる。
　また、ＭＡＣアレイＭＡＲは、複数のプログラマブルスイッチＰＲと、複数のプログラマブルスイッチＰＣと、を有する。図１では、複数のプログラマブルスイッチＰＲのうちの１個は、複数の演算回路ＭＡのうちの１個に電気的に接続され、また、複数のプログラマブルスイッチＰＣのうちの１個は、複数の演算回路ＭＡのうちの１個に電気的に接続されている。そのため、図１には、演算回路ＭＡと同様に、プログラマブルスイッチＰＲ、及びプログラマブルスイッチＰＣの符号に、位置を示すための［　，　］を付している。
　演算回路ＭＡとプログラマブルスイッチＰＲとの間に電気的に接続されている配線の数は、１本としてもよいし、複数本としてもよい。また、演算回路ＭＡとプログラマブルスイッチＰＣとの間に電気的に接続されている配線の数は、１本としてもよいし、複数本としてもよい。つまり、プログラマブルスイッチＰＲ、及びプログラマブルスイッチＰＣと、演算回路ＭＡと、を電気的に接続する配線の数は、演算回路ＭＡの端子の数に応じて決めることができる。
　ＭＡＣアレイＭＡＲの１行目に位置する、プログラマブルスイッチＰＲ［１，１］乃至プログラマブルスイッチＰＲ［１，ｖ］のそれぞれは、直列に電気的に接続されている。同様に、ＭＡＣアレイＭＡＲの２行目に位置する、プログラマブルスイッチＰＲ［２，１］乃至プログラマブルスイッチＰＲ［２，ｖ］のそれぞれは、直列に電気的に接続され、ＭＡＣアレイＭＡＲのｕ行目に位置する、プログラマブルスイッチＰＲ［ｕ，１］乃至プログラマブルスイッチＰＲ［ｕ，ｖ］のそれぞれは、直列に電気的に接続されている。
　また、ＭＡＣアレイＭＡＲの１列目に位置する、プログラマブルスイッチＰＣ［１，１］乃至プログラマブルスイッチＰＣ［ｕ，１］のそれぞれは、直列に電気的に接続されている。同様に、ＭＡＣアレイＭＡＲの２列目に位置する、プログラマブルスイッチＰＣ［１，２］乃至プログラマブルスイッチＰＣ［ｕ，２］のそれぞれは、直列に電気的に接続され、ＭＡＣアレイＭＡＲのｖ列目に位置する、プログラマブルスイッチＰＣ［１，ｖ］乃至プログラマブルスイッチＰＣ［ｕ，ｖ］のそれぞれは、直列に電気的に接続されている。
　プログラマブルスイッチＰＲ［１，１］乃至プログラマブルスイッチＰＲ［ｕ，１］のそれぞれは、一例として、配線ＸＬ［１］乃至配線ＸＬ［ｕ］に電気的に接続されている。また、プログラマブルスイッチＰＣ［ｕ，１］乃至プログラマブルスイッチＰＣ［ｕ，ｖ］のそれぞれは、一例として、配線ＹＬ［１］乃至配線ＹＬ［ｖ］に電気的に接続されている。
　配線ＸＬ［１］乃至配線ＸＬ［ｕ］のそれぞれは、一例として、複数のレジスタＲＧを介して、記憶部ＭＥＭＤに電気的に接続されている。また、配線ＹＬ［１］乃至配線ＹＬ［ｖ］のそれぞれは、一例として、記憶部ＭＥＭＤに電気的に接続されている。
　記憶部ＭＥＭＤは、ＭＡＣアレイＭＡＲにおいて、第１データと第２データとの積和演算を実行するために、一例として、配線ＸＬ［１］乃至配線ＸＬ［ｕ］を介して、ＭＡＣアレイＭＡＲに入力するための第２データを保持する機能を有する。また、一例として、ＭＡＣアレイＭＡＲから、配線ＹＬ［１］乃至配線ＹＬ［ｖ］を介して送られてくる第１データと第２データとの積和演算の結果を保持する機能を有する。
　配線ＸＬ［１］乃至配線ＸＬ［ｕ］のそれぞれに電気的に接続されている複数のレジスタＲＧは、演算装置１００においてパイプライン処理を行うために設けられている。複数のレジスタＲＧは、具体的には、例えば、図１において、ＭＡＣアレイＭＡＲのプログラマブルスイッチＰＲ［１，１］と記憶部ＭＥＭＤとの間の配線ＸＬ［１］には、レジスタＲＧ［１，１］乃至レジスタＲＧ［１，ｐ］（ｐは１以上の整数である。）が設けられている。なお、レジスタＲＧ［１，１］乃至レジスタＲＧ［１，ｐ］は、隣り合うレジスタＲＧにおいて、入力端子と出力端子とが電気的に接続されており、また、レジスタＲＧ［１，１］の入力端子は、記憶部ＭＥＭＤに電気的に接続され、レジスタＲＧ［１，ｐ］の出力端子は、プログラマブルスイッチＰＲ［１，１］に電気的に接続されている。
　また、同様に、ＭＡＣアレイＭＡＲのプログラマブルスイッチＰＲ［２，１］と記憶部ＭＥＭＤとの間の配線ＸＬ［２］には、レジスタＲＧ［２，１］乃至レジスタＲＧ［２，ｐ］が設けられている。なお、レジスタＲＧ［２，１］乃至レジスタＲＧ［２，ｐ］は、隣り合うレジスタＲＧにおいて、入力端子と出力端子とが電気的に接続されており、また、レジスタＲＧ［２，１］の入力端子は、記憶部ＭＥＭＤに電気的に接続され、レジスタＲＧ［２，ｐ］の出力端子は、プログラマブルスイッチＰＲ［２，１］に電気的に接続されている。また、ＭＡＣアレイＭＡＲのプログラマブルスイッチＰＲ［ｕ，１］と記憶部ＭＥＭＤとの間の配線ＸＬ［ｕ］には、レジスタＲＧ［ｕ，１］乃至レジスタＲＧ［ｕ，ｐ］が設けられている。なお、レジスタＲＧ［ｕ，１］乃至レジスタＲＧ［ｕ，ｐ］は、隣り合うレジスタＲＧにおいて、入力端子と出力端子とが電気的に接続されており、また、レジスタＲＧ［ｕ，１］の入力端子は、記憶部ＭＥＭＤに電気的に接続され、レジスタＲＧ［ｕ，ｐ］の出力端子は、プログラマブルスイッチＰＲ［ｕ，１］に電気的に接続されている。
　レジスタＲＧは、一例として、レジスタＲＧに与えられているクロック信号としてパルス電圧が与えられたときに、レジスタＲＧの入力端子に与えられているデータ（例えば、デジタルデータとすることができる。また、電位とすることができる場合がある）を一時的に保持する機能を有する。また、レジスタＲＧは、一例として、レジスタＲＧに保持されている当該データをレジスタＲＧの出力端子に出力する機能を有する。本明細書等では、レジスタＲＧは、クロック信号として高レベル電位が与えられたときに、レジスタＲＧの入力端子に与えられている当該データを一時的に保持し、かつレジスタＲＧの出力端子に第１データを出力するものとする。そのため、レジスタＲＧは、ＭＡＣアレイＭＡＲへの第１データを送信するための入力レジスタとして機能する。
　なお、クロック信号としては、例えば、後述する配線ＣＫＬによって送られる信号とすることができる。
　レジスタＲＧは、例えば、８ビットのデータを保持することが好ましく、１６ビットのデータを保持することがより好ましく、３２ビット以上のデータを保持することが更に好ましい。
　ところで、例えば、プログラマブルスイッチＰＲ［１，１］と記憶部ＭＥＭＤとの間にある、レジスタＲＧ［１，１］乃至レジスタＲＧ［１，ｐ］は、１つのシフトレジスタに置き換えてもよい。同様に、例えば、プログラマブルスイッチＰＲ［２，１］と記憶部ＭＥＭＤとの間にある、レジスタＲＧ［２，１］乃至レジスタＲＧ［２，ｐ］も、１つのシフトレジスタに置き換えてもよく、プログラマブルスイッチＰＲ［ｕ，１］と記憶部ＭＥＭＤとの間にある、レジスタＲＧ［ｕ，１］乃至レジスタＲＧ［ｕ，ｐ］は、１つのシフトレジスタに置き換えてもよい。
　上述した通り、図１に示すように、記憶部ＭＥＭＤとＭＡＣアレイＭＡＲとの間にレジスタＲＧを複数個直列に電気的に接続することによって、記憶部ＭＥＭＤからＭＡＣアレイＭＡＲへのデータの送信をパイプライン化することができる。また、レジスタＲＧを複数個直列に繋げることによって、寄生抵抗及び寄生容量などに起因する、データを送信するための信号の遅延を抑制することができる。
　制御回路ＣＴＬＲは、ＭＡＣアレイＭＡＲに電気的に接続されている。また、制御回路ＣＴＬＲと、ＭＡＣアレイＭＡＲと、には、配線ＣＫＬが電気的に接続されている。
　配線ＣＫＬは、一例として、クロック信号を供給する配線として機能する。また、クロック信号としては、例えば、パルス電圧などとすることができる。
　制御回路ＣＴＬＲは、一例として、ＭＡＣアレイＭＡＲに含まれている演算回路ＭＡ［１，１］乃至演算回路ＭＡ［ｕ，ｖ］を制御する機能を有する。具体的には、例えば、制御回路ＣＴＬＲは、演算回路ＭＡに含まれている記憶部（後述する記憶部ＯＳＭ等に相当する）にデータを書き込むための選択信号を送信する機能と、当該データを送信する機能と、を有する。また、例えば、制御回路ＣＴＬＲは、演算回路ＭＡに含まれているレジスタ（後述するレジスタＲＧ２乃至レジスタＲＧ４など）を制御するための信号を送信する機能を有する。また、制御回路ＣＴＬＲは、配線ＣＫＬからのクロック信号を基にして、異なるクロック信号を生成する機能を有してもよい。
　回路ＡＦ［１］乃至回路ＡＦ［ｖ］のそれぞれは、配線ＹＬ［１］乃至配線ＹＬ［ｖ］に電気的に接続されている。また、回路ＡＦ［１］乃至回路ＡＦ［ｖ］のそれぞれは、記憶部ＭＥＭＤに電気的に接続されている。
　回路ＡＦ［１］乃至回路ＡＦ［ｖ］のそれぞれとしては、例えば、配線ＹＬ［１］乃至配線ＹＬ［ｖ］から送られてくる積和演算の結果を用いて、活性化関数の値を出力する関数回路とすることができる。なお、活性化関数としては、例えば、ステップ関数、ＲｅＬＵ関数、シグモイド関数、ｔａｎｈ関数などとすることができる。
　また、回路ＡＦ［１］乃至回路ＡＦ［ｖ］のそれぞれとしては、例えば、プーリング処理を行う回路としてもよい。なお、プーリング処理としては、例えば、最大プーリング、平均プーリング、Ｌｐプーリングなどとすることができる。
　また、回路ＡＦ［１］乃至回路ＡＦ［ｖ］のそれぞれは、活性化関数の値を出力する関数回路、プーリング処理を行う回路などを有する回路としてもよい。
　つまり、演算装置１００を用いることによって、階層型のニューラルネットワークの演算、畳み込みニューラルネットワーク（ＣＮＮ）の演算などを行うことができる。
　ところで、本発明の一態様は、図１に示す半導体装置に限定されない。本発明の一態様は、図１に示す半導体装置を、状況に応じて変更した構成としてもよい。例えば、図２に示す演算装置１００Ａのように、図１に示す演算装置１００に回路ＡＦ［１］乃至回路ＡＦ［ｖ］を設けない構成としてもよい。
＜演算回路ＭＡの構成例＞
　次に、演算回路ＭＡの構成例について説明する。
　図３は、演算回路ＭＡの一例を示したブロック図である。演算回路ＭＡは、一例として、レジスタＲＧ１と、レジスタＲＧ２と、レジスタＲＧ３と、レジスタＲＧ４と、乗算器ＭＰと、加算器ＡＤと、セレクタＳＬＣと、記憶部ＯＳＭと、を有する。
　また、図３に示す演算回路ＭＡは、一例として、端子ＳＩと、端子ＳＯと、端子ＭＩと、端子ＭＯと、端子ＡＩと、端子ＡＯと、を有する。
　レジスタＲＧ１は、入力端子に相当する端子ＩＴ１と、出力端子に相当する端子ＯＴ１と、を有する。また、レジスタＲＧ２は、入力端子に相当する端子ＩＴ２と、出力端子に相当する端子ＯＴ２と、イネーブル入力端子に相当する端子ＣＴ２と、を有する。また、レジスタＲＧ３は、入力端子に相当する端子ＩＴ３、出力端子に相当する端子ＯＴ３と、イネーブル入力端子に相当する端子ＣＴ３と、を有する。また、レジスタＲＧ４は、入力端子に相当する端子ＩＴ４と、出力端子に相当する端子ＯＴ４と、を有する。なお、図３には図示していないが、レジスタＲＧ１乃至レジスタＲＧ４のそれぞれは、配線ＣＫＬに電気的に接続されており、配線ＣＫＬからのクロック信号を受け取っているものとする。
　乗算器ＭＰは、第１の入力端子に相当する端子ＷＩと、第２の入力端子に相当する端子ＸＩと、出力端子に相当する端子ＺＯと、を有する。また、加算器ＡＤは、第１の入力端子に相当する端子ＦＴと、第２の入力端子に相当する端子ＳＴと、出力端子に相当する端子ＴＴと、を有する。
　レジスタＲＧ１の端子ＩＴ１は、端子ＳＩに電気的に接続され、レジスタＲＧ１の端子ＯＴ１は、レジスタＲＧ２の端子ＩＴ２と、端子ＳＯと、に電気的に接続されている。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続され、レジスタＲＧ２の端子ＣＴ２は、配線ＳＬＴに電気的に接続されている。
　記憶部ＯＳＭは、配線ＣＦと、配線ＷＤＴと、配線ＣＴＸと、に電気的に接続されている。また、記憶部ＯＳＭは、乗算器ＭＰの端子ＷＩに電気的に接続されている。
　乗算器ＭＰの端子ＺＯは、加算器ＡＤの端子ＦＴに電気的に接続されている。また、加算器ＡＤの端子ＳＴは、端子ＡＩに電気的に接続されている。
　レジスタＲＧ３の端子ＩＴ３は、加算器ＡＤの端子ＴＴに電気的に接続され、レジスタＲＧ３の端子ＯＴ３は、端子ＡＯと、セレクタＳＬＣの第１入力端子と、に電気的に接続されている。また、レジスタＲＧ３の端子ＣＴ３は、配線ＵＲＳＴに電気的に接続されている。
　レジスタＲＧ４の端子ＩＴ４は、セレクタＳＬＣの出力端子に電気的に接続され、レジスタＲＧ４の端子ＯＴ４は、端子ＭＯに電気的に接続されている。
　セレクタＳＬＣの第２入力端子は、端子ＭＩに電気的に接続されている。また、セレクタＳＬＣの制御端子は、配線ＳＥＬに電気的に接続されている。
　レジスタＲＧ１は、一例として、クロック信号としてパルス電圧が与えられたときに、端子ＩＴ１に与えられているデータ（例えば、デジタルデータとすることができる。また、電位とすることができる場合がある）を一時的に保持する機能を有する。なお、本明細書等では、レジスタＲＧ１は、クロック信号として、例えば、低レベル電位から高レベル電位に電位変化が起きたときに、レジスタＲＧ１の入力端子に与えられている当該データを一時的に保持し、かつレジスタＲＧ１の出力端子から当該データに出力するものとする。また、レジスタＲＧ１は、一例として、レジスタＲＧ１に保持されている当該データを端子ＯＴ１に出力する機能を有する。
　レジスタＲＧ２は、一例として、イネーブル入力端子である端子ＣＴ２にイネーブル信号が与えられ、かつクロック信号としてパルス電圧が与えられたときに、端子ＩＴ２に与えられているデータ（例えば、デジタルデータとすることができる。なお、本明細書等では、レジスタＲＧ２は、例えば、イネーブル入力端子に高レベル電位が入力され、かつクロック信号として、低レベル電位から高レベル電位に電位変化が起きたときに、レジスタＲＧ２の入力端子に与えられている当該データを一時的に保持するものとする。また、レジスタＲＧ２は、一例として、レジスタＲＧ２に保持されている当該データを端子ＯＴ２に出力する機能を有する。
　また、レジスタＲＧ２の端子ＣＴ２に低レベル電位が入力されているとき、クロック信号として、低レベル電位から高レベル電位に電位変化が起きても、レジスタＲＧ２は、端子ＩＴ２に入力されているデータの保持は行わないものとする。ただし、レジスタＲＧ２の端子ＣＴ２に低レベル電位が入力されているときでも、レジスタＲＧ２に保持されているデータの出力は行われるものとする。
　配線ＳＬＴは、一例として、レジスタＲＧ２にイネーブル信号を供給する配線として機能する。
　レジスタＲＧ１は、配線ＣＫＬが与える電位として、例えば、低レベル電位から高レベル電位に変化することで、端子ＩＴ１に入力されたデータを保持し、かつレジスタＲＧ１の端子ＯＴ１からレジスタＲＧ２の端子ＩＴ２に当該データを送信する。また、配線ＳＬＴに高レベル電位が与えられているとき、レジスタＲＧ２は、配線ＣＫＬが与える電位として、例えば、低レベル電位から高レベル電位に変化することで、レジスタＲＧ２は、端子ＩＴ２に入力された当該データを保持し、かつレジスタＲＧ２の端子ＯＴ２から乗算器ＭＰの端子ＸＩに当該データを送信する。
　記憶部ＯＳＭは、例えば、コンテキストに応じたデータを保持する機能を有する。ここでのコンテキストに応じたデータとは、例えば、乗算器ＭＰの演算で用いる第１データとすることができる。記憶部ＯＳＭは、配線ＣＴＸからコンテキスト信号を取得することで、当該コンテキスト信号に応じたデータセットを選択して、乗算器ＭＰの端子ＷＩに複数の第１データを入力する機能を有する。なお、コンテキスト信号は、デジタル信号としてもよいし、アナログ信号としてもよい。
　また、記憶部ＯＳＭは、配線ＷＤＴから書き込み信号を取得することで、当該書き込み信号に応じたコンテキストに対して、配線ＣＦから送られるコンフィギュレーションデータに書き込む機能を有する。
　なお、コンテキスト信号、書き込み信号、コンフィギュレーションデータは、例えば、制御回路ＣＴＬＲから供給することができる。この場合、配線ＣＴＸ、配線ＷＤＴ、配線ＣＦは、制御回路ＣＴＬＲに電気的に接続されていてもよい。
　乗算器ＭＰは、例えば、端子ＷＩに入力される第１データと、端子ＸＩに入力される第２データと、の乗算を行って、当該乗算の結果（以後、乗算データと呼称する。）を端子ＺＯに出力する機能を有する機能を有する。例えば、第１データとしてｗが端子ＷＩに入力され、第２データとしてｘが端子ＸＩに入力されたとき、乗算器ＭＰの端子ＺＯには乗算データとしてｗ×ｘが出力される。
　加算器ＡＤは、例えば、端子ＺＯに入力された乗算データと、端子ＳＴに入力されたデータと、を加算して、当該加算の結果（以後、加算データと呼称する。）を端子ＴＴに出力する機能を有する。
　レジスタＲＧ３は、一例として、イネーブル入力端子である端子ＣＴ３にイネーブル信号が与えられ、かつクロック信号としてパルス電圧が与えられたときに、端子ＩＴ３に与えられている加算データを一時的に保持する機能を有する。なお、本明細書等では、レジスタＲＧ３は、例えば、イネーブル入力端子に高レベル電位が入力され、かつクロック信号として、低レベル電位から高レベル電位に電位変化が起きたときに、レジスタＲＧ３の入力端子に与えられている当該データを一時的に保持するものとする。また、レジスタＲＧ３は、一例として、レジスタＲＧ３に保持されている当該データを端子ＯＴ３に出力する機能を有する。
　また、レジスタＲＧ３の端子ＣＴ３に低レベル電位が入力されているとき、クロック信号として、低レベル電位から高レベル電位に電位変化が起きても、レジスタＲＧ３は、端子ＩＴ３に入力されているデータの保持は行わないものとする。ただし、レジスタＲＧ３の端子ＣＴ３に低レベル電位が入力されているときでも、レジスタＲＧ３に保持されているデータの出力は行われるものとする。
　配線ＵＲＳＴは、一例として、レジスタＲＧ３にイネーブル信号を供給する配線として機能する。
　セレクタＳＬＣは、第１入力端子又は第２入力端子の一方と、出力端子と、の間を導通状態にし、かつ第１入力端子又は第２入力端子の他方と、出力端子と、の間を非導通状態にする機能を有する。なお、セレクタＳＬＣが、出力端子と導通状態となる、第１入力端子又は第２入力端子のどちらを選択するかは、制御端子に入力される配線ＳＥＬの電位によって定まる。ここでは、一例として、制御端子に高レベル電位が入力された時、セレクタＳＬＣは、第１入力端子と出力端子との間を導通状態にし、制御端子に低レベル電位が入力された時、セレクタＳＬＣは、第２入力端子と出力端子との間を導通状態にするものとする。
　セレクタＳＬＣにおいて、第１入力端子と出力端子との間が導通状態となり、かつ第２入力端子と出力端子との間が非導通状態となっているとき、レジスタＲＧ３の端子ＯＴ３からの加算データは、レジスタＲＧ４の端子ＩＴ４に入力される。又は、セレクタＳＬＣにおいて、第２入力端子と出力端子との間が導通状態となり、かつ第１入力端子と出力端子との間が非導通状態となっているとき、端子ＭＩからのデータが、レジスタＲＧ４の端子ＩＴ４に入力される。
　配線ＳＥＬは、一例として、セレクタＳＬＣを制御するための信号を供給する配線として機能する。
　レジスタＲＧ４は、一例として、クロック信号としてパルス電圧が与えられたときに、端子ＩＴ４に与えられているデータ（例えば、デジタルデータとすることができる。なお、本明細書等では、レジスタＲＧ４は、例えば、クロック信号として、低レベル電位から高レベル電位に電位変化が起きたときに、レジスタＲＧ４の入力端子に与えられている当該データを一時的に保持するものとする。また、レジスタＲＧ４は、一例として、レジスタＲＧ４に保持されている当該データを端子ＯＴ４に出力する機能を有する。
＜プログラマブルスイッチの構成＞
　次に、図４及び図５を参照しながら、プログラマブルスイッチＰＲ、及びプログラマブルスイッチＰＣについて、説明する。
　ｓ行目（ｓは１以上ｕ以下の整数である。）に位置するプログラマブルスイッチＰＲ［ｓ，１］乃至プログラマブルスイッチＰＲ［ｓ，ｖ］（図１、及び図２には図示しない）は、演算回路ＭＡ［ｓ，１］乃至演算回路ＭＡ［ｓ，ｖ］のそれぞれにおいて、互いの導通状態、非導通状態を制御する機能を有する。
　例えば、プログラマブルスイッチＰＲは、図４に示す回路構成とすることができる。なお、図４には、プログラマブルスイッチＰＲ［ｓ，ｇ］（ｇは１以上ｖ−１以下の整数である。）及びプログラマブルスイッチＰＲ［ｓ，ｈ］（ｈはｇより大きくｖ以下の整数である。）の構成例だけでなく、演算回路ＭＡ［ｓ，ｇ］、演算回路ＭＡ［ｓ，ｈ］も図示している。
　また、図４には、演算回路ＭＡ［ｓ，ｇ］、及び演算回路ＭＡ［ｓ，ｈ］のそれぞれが有する端子として、端子ＳＩ、端子ＳＯ、端子ＡＩ、及び端子ＡＯを図示している。
　プログラマブルスイッチＰＲ［ｓ，ｇ］及びプログラマブルスイッチＰＲ［ｓ，ｈ］は、複数の配線ＳＬに電気的に接続されている。また、プログラマブルスイッチＰＲ［ｓ，ｇ］及びプログラマブルスイッチＰＲ［ｓ，ｈ］は、複数の配線ＡＬＸに電気的に接続されている。
　複数の配線ＳＬ、及び複数の配線ＡＬＸは、一例として、ＭＡＣアレイＭＡＲの行方向に延設されている配線としている。
　また、複数の配線ＳＬは、配線ＸＬ［ｓ］に電気的に接続されている。なお、図４において、配線ＸＬ［ｓ］は複数本として図示しているが、配線ＸＬ［ｓ］は１本の配線として、複数の配線ＳＬのうちの１本に電気的に接続されていてもよい。
　プログラマブルスイッチＰＲ［ｓ，ｇ］及びプログラマブルスイッチＰＲ［ｓ，ｈ］のそれぞれは、一例として、複数のスイッチを有する。例えば、図４には、プログラマブルスイッチＰＲ［ｓ，ｇ］は、複数のスイッチＳＷ＿ＳＩ［ｓ，ｇ］と、複数のスイッチＳＷ＿ＳＯ［ｓ，ｇ］と、複数のスイッチＳＷ＿ＡＩＸ［ｓ，ｇ］と、複数のスイッチＳＷ＿ＡＯＸ［ｓ，ｇ］と、を有し、プログラマブルスイッチＰＲ［ｓ，ｈ］は、複数のスイッチＳＷ＿ＳＩ［ｓ，ｈ］と、複数のスイッチＳＷ＿ＳＯ［ｓ，ｈ］と、複数のスイッチＳＷ＿ＡＩＸ［ｓ，ｈ］と、複数のスイッチＳＷ＿ＡＯＸ［ｓ，ｈ］と、を有している構成を示している。
　演算回路ＭＡ［ｓ，ｇ］の端子ＳＩは、複数のスイッチＳＷ＿ＳＩ［ｓ，ｇ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＳＩ［ｓ，ｇ］の一の第２端子は、複数の配線ＳＬの一に電気的に接続されている。また、演算回路ＭＡ［ｓ，ｇ］の端子ＳＯは、複数のスイッチＳＷ＿ＳＯ［ｓ，ｇ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＳＯ［ｓ，ｇ］の一の第２端子は、複数の配線ＳＬの一に電気的に接続されている。演算回路ＭＡ［ｓ，ｇ］の端子ＡＩは、複数のスイッチＳＷ＿ＡＩＸ［ｓ，ｇ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＡＩＸ［ｓ，ｇ］の一の第２端子は、複数の配線ＡＬＸの一に電気的に接続されている。また、演算回路ＭＡ［ｓ，ｇ］の端子ＡＯは、複数のスイッチＳＷ＿ＡＯＸ［ｓ，ｇ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＡＯＸ［ｓ，ｇ］の一の第２端子は、複数の配線ＡＬＸの一に電気的に接続されている。
　演算回路ＭＡ［ｓ，ｈ］の端子ＳＩは、複数のスイッチＳＷ＿ＳＩ［ｓ，ｈ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＳＩ［ｓ，ｈ］の一の第２端子は、複数の配線ＳＬの一に電気的に接続されている。また、演算回路ＭＡ［ｓ，ｈ］の端子ＳＯは、複数のスイッチＳＷ＿ＳＯ［ｓ，ｈ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＳＯ［ｓ，ｈ］の一の第２端子は、複数の配線ＳＬの一に電気的に接続されている。演算回路ＭＡ［ｓ，ｈ］の端子ＡＩは、複数のスイッチＳＷ＿ＡＩＸ［ｓ，ｈ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＡＩＸ［ｓ，ｈ］の一の第２端子は、複数の配線ＡＬＸの一に電気的に接続されている。また、演算回路ＭＡ［ｓ，ｈ］の端子ＡＯは、複数のスイッチＳＷ＿ＡＯＸ［ｓ，ｈ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＡＯＸ［ｓ，ｈ］の一の第２端子は、複数の配線ＡＬＸの一に電気的に接続されている。
　例えば、演算回路ＭＡ［ｓ，ｇ］の端子ＳＯと、演算回路ＭＡ［ｓ，ｈ］の端子ＳＩと、の間を導通状態にする場合、複数の配線ＳＬのうち１本を選択して、その配線に直接、接続されているスイッチＳＷ＿ＳＯ［ｓ，ｇ］とスイッチＳＷ＿ＳＩ［ｓ，ｈ］とのそれぞれをオン状態にし、残りの複数のスイッチＳＷ＿ＳＯ［ｓ，ｇ］と残りの複数のスイッチＳＷ＿ＳＩ［ｓ，ｈ］とのそれぞれをオフ状態にすればよい。
　プログラマブルスイッチＰＲと同様に、ｔ列目（ｔは１以上ｖ以下の整数である。）に位置するプログラマブルスイッチＰＣ［１，ｔ］乃至プログラマブルスイッチＰＣ［ｕ，ｔ］（図１、及び図２には図示しない）は、演算回路ＭＡ［１，ｔ］乃至演算回路ＭＡ［ｕ，ｔ］のそれぞれにおいて、互いの導通状態、非導通状態を制御する機能を有する。
　例えば、プログラマブルスイッチＰＣは、図５に示す回路構成とすることができる。なお、図５には、プログラマブルスイッチＰＣ［ｅ，ｔ］（ｅは１以上ｕ−１以下の整数である。）及びプログラマブルスイッチＰＣ［ｆ，ｔ］（ｆはｅよりも大きくｕ以下の整数である。）の構成例だけでなく、演算回路ＭＡ［ｅ，ｔ］、演算回路ＭＡ［ｆ，ｔ］も図示している。
　また、図５には、演算回路ＭＡ［ｅ，ｔ］、及び演算回路ＭＡ［ｆ，ｔ］のそれぞれが有する端子として、端子ＡＩ、端子ＡＯ、端子ＭＩ、及び端子ＭＯを図示している。
　プログラマブルスイッチＰＣ［ｅ，ｔ］及びプログラマブルスイッチＰＣ［ｆ，ｔ］は、複数の配線ＭＬと、複数の配線ＡＬＹと、に電気的に接続されている。
　複数の配線ＭＬ、及び複数の配線ＡＬＹは、一例として、ＭＡＣアレイＭＡＲの列方向に延設されている配線としている。
　また、複数の配線ＭＬは、配線ＹＬ［ｔ］に電気的に接続されている。なお、図５において、配線ＹＬ［ｔ］は複数本として図示しているが、配線ＹＬ［ｔ］は１本の配線として、複数の配線ＭＬのうちの１本に電気的に接続されていてもよい。
　プログラマブルスイッチＰＣ［ｅ，ｔ］及びプログラマブルスイッチＰＣ［ｆ，ｔ］のそれぞれは、一例として、複数のスイッチを有する。例えば、図５には、プログラマブルスイッチＰＣ［ｅ，ｔ］は、複数のスイッチＳＷ＿ＭＩ［ｅ，ｔ］と、複数のスイッチＳＷ＿ＭＯ［ｅ，ｔ］と、複数のスイッチＳＷ＿ＡＩＹ［ｅ，ｔ］と、複数のスイッチＳＷ＿ＡＯＹ［ｅ，ｔ］と、を有し、プログラマブルスイッチＰＣ［ｆ，ｔ］は、複数のスイッチＳＷ＿ＭＩ［ｆ，ｔ］と、複数のスイッチＳＷ＿ＭＯ［ｆ，ｔ］と、複数のスイッチＳＷ＿ＡＩＹ［ｆ，ｔ］と、複数のスイッチＳＷ＿ＡＯＹ［ｆ，ｔ］と、を有している構成を示している。
　演算回路ＭＡ［ｅ，ｔ］の端子ＭＩは、複数のスイッチＳＷ＿ＭＩ［ｅ，ｔ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＭＩ［ｅ，ｔ］の一の第２端子は、複数の配線ＭＬの一に電気的に接続されている。また、演算回路ＭＡ［ｅ，ｔ］の端子ＭＯは、複数のスイッチＳＷ＿ＭＯ［ｅ，ｔ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＭＯ［ｅ，ｔ］の一の第２端子は、複数の配線ＭＬの一に電気的に接続されている。演算回路ＭＡ［ｅ，ｔ］の端子ＡＩは、複数のスイッチＳＷ＿ＡＩＹ［ｅ，ｔ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＡＩＹ［ｅ，ｔ］の一の第２端子は、複数の配線ＡＬＹの一に電気的に接続されている。また、演算回路ＭＡ［ｅ，ｔ］の端子ＡＯは、複数のスイッチＳＷ＿ＡＯＹ［ｅ，ｔ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＡＯＹ［ｅ，ｔ］の一の第２端子は、複数の配線ＡＬＹの一に電気的に接続されている。
　演算回路ＭＡ［ｆ，ｔ］の端子ＭＩは、複数のスイッチＳＷ＿ＭＩ［ｆ，ｔ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＭＩ［ｔ，ｔ］の一第２端子は、複数の配線ＭＬの一に電気的に接続されている。また、演算回路ＭＡ［ｆ，ｔ］の端子ＭＯは、複数のスイッチＳＷ＿ＭＯ［ｆ，ｔ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＭＯ［ｆ，ｔ］の一の第２端子は、複数の配線ＭＬの一に電気的に接続されている。演算回路ＭＡ［ｆ，ｔ］の端子ＡＩは、複数のスイッチＳＷ＿ＡＩＹ［ｆ，ｔ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＡＩＹ［ｆ，ｔ］の一の第２端子は、複数の配線ＡＬＹの一に電気的に接続されている。また、演算回路ＭＡ［ｆ，ｔ］の端子ＡＯは、複数のスイッチＳＷ＿ＡＯＹ［ｆ，ｔ］のそれぞれの第１端子に電気的に接続され、複数のスイッチＳＷ＿ＡＯＹ［ｆ，ｔ］の一の第２端子は、複数の配線ＡＬＹの一に電気的に接続されている。
　例えば、演算回路ＭＡ［ｅ，ｔ］の端子ＭＯと、演算回路ＭＡ［ｆ，ｔ］の端子ＭＩと、の間を導通状態にする場合、複数の配線ＭＬのうち１本を選択して、その配線に直接、接続されているスイッチＳＷ＿ＭＯ［ｅ，ｔ］とスイッチＳＷ＿ＭＩ［ｆ，ｔ］とのそれぞれをオン状態にし、残りの複数のスイッチＳＷ＿ＭＯ［ｅ，ｔ］と残りの複数のスイッチＳＷ＿ＭＩ［ｆ，ｔ］とのそれぞれをオフ状態にすればよい。また、例えば、演算回路ＭＡ［ｅ，ｔ］の端子ＡＯと、演算回路ＭＡ［ｆ，ｔ］の端子ＡＩと、の間を導通状態にする場合、複数の配線ＡＬＹのうち１本を選択して、その配線に直接、接続されているスイッチＳＷ＿ＡＯＹ［ｅ，ｔ］とスイッチＳＷ＿ＳＩ［ｆ，ｔ］とのそれぞれをオン状態にし、残りの複数のスイッチＳＷ＿ＡＯＹ［ｅ，ｔ］と残りの複数のスイッチＳＷ＿ＡＩＹ［ｆ，ｔ］とのそれぞれをオフ状態にすればよい。
　なお、図４では、プログラマブルスイッチＰＲと、演算回路ＭＡの端子ＳＩ、端子ＳＯ、端子ＡＩ、及び端子ＡＯと、が電気的に接続された構成を示し、図５では、プログラマブルスイッチＰＣと、演算回路ＭＡの端子ＡＩ、端子ＡＯ、端子ＭＩ、及び端子ＭＯと、が電気的に接続された構成を示したが、本発明の一態様は、これに限定されない。例えば、演算装置１００は、プログラマブルスイッチＰＲが、端子ＳＩ、端子ＳＯ、端子ＡＩ、及び端子ＡＯだけでなく、端子ＭＩ、及び端子ＭＯにも電気的に接続された構成としてもよいし、プログラマブルスイッチＰＣが、端子ＡＩ、端子ＡＯ、端子ＭＩ、及び端子ＭＯだけでなく、端子ＳＩ、及び端子ＳＯにも電気的に接続された構成としてもよい。
　ＭＡＣアレイＭＡＲは、プログラマブルスイッチＰＲ［１，１］乃至プログラマブルスイッチＰＲ［ｕ，ｖ］と、プログラマブルスイッチＰＣ［１，１］乃至プログラマブルスイッチＰＣ［ｕ，ｖ］と、によって、積和演算に関わる回路の規模を変更することができる。例えば、ＭＡＣアレイＭＡＲを用いて積和演算を行うときにおいて、演算回路ＭＡ［１，ｔ］乃至演算回路ＭＡ［ｕ，ｔ］のみで演算が十分な場合、プログラマブルスイッチＰＲ［１，ｔ］乃至プログラマブルスイッチＰＲ［ｕ，ｔ］と、プログラマブルスイッチＰＣ［１，ｔ］乃至プログラマブルスイッチＰＣ［ｕ，ｔ］と、をオン状態にし、それら以外のプログラマブルスイッチをオフ状態にすればよい。
＜動作方法＞
　次に、演算装置１００の動作例について説明する。なお、本動作方法では、畳み込みニューラルネットワーク（ＣＮＮ）の演算における動作例について説明する。
　ＣＮＮは、画像などを特徴抽出する場合において使用される計算モデルの一である。図６に、ＣＮＮの構成例を示す。ＣＮＮは、畳み込み層ＣＬ、プーリング層ＰＬ、全結合層ＦＣＬによって構成されている。本動作方法では、例えば、記憶部ＭＥＭＤから読み出された画像データＩＰＤがＭＡＣアレイＭＡＲに入力されて、特徴抽出が行われるものとする。
　畳み込み層ＣＬは、画像データに対して畳み込み処理を行う機能を有する。畳み込み処理は、画像データの一部の領域と重みフィルタのフィルタ値との積和演算を繰り返すことにより行われる。畳み込み層ＣＬにおける畳み込みにより、画像の特徴が抽出される。
　畳み込み処理には、一又は複数の重みフィルタを用いることができる。複数の重みフィルタを用いる場合、画像データに含まれる複数の特徴を抽出することが可能となる。図６には、複数の重みフィルタとしてフィルタｆｉｌ１、フィルタｆｉｌ２、フィルタｆｉｌ３を示している。なお、図６では、３つのフィルタを図示しているが、畳み込み処理に用いるフィルタの数は、１つ、２つ、又は４つ以上としてもよい。図６では、畳み込み層ＣＬに入力された画像データには、フィルタｆｉｌ１、ｆｉｌ２、ｆｉｌ３を用いたフィルタ処理が施され、画像データＤ１、Ｄ２、Ｄ３が生成されている例を示している。
　畳み込みが施された画像データＤ１、Ｄ２、Ｄ３は、例えば、活性化関数による演算が行われていてもよい。活性化関数としては、一例として、ＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ　Ｌｉｎｅａｒ　Ｕｎｉｔｓ）などを用いることができる。ＲｅＬＵは、入力値が負である場合は“０”を出力し、入力値が“０”以上である場合は入力値をそのまま出力する関数である。また、別の活性化関数として、シグモイド関数、ｔａｎｈ関数などを用いることもできる。
　活性化関数による演算の有無に依らず、画像データＤ１、Ｄ２、Ｄ３は、例えば、プーリング層ＰＬに出力される。プーリング層ＰＬは、畳み込み層ＣＬから入力された画像データに対してプーリングを行う機能を有する。プーリングは、画像データを複数の領域に分割し、当該領域ごとに所定のデータを抽出して新たにマトリクス状に配置する処理である。プーリングにより、畳み込み層ＣＬによって抽出された特徴を残しつつ、画像データが縮小される。なお、プーリングとしては、最大プーリング、平均プーリング、Ｌｐプーリングなどを用いることができる。
　ＣＮＮは、例えば、上記の畳み込み処理、プーリング処理などにより特徴抽出を行う。なお、ＣＮＮは、複数の畳み込み層ＣＬ、及び／又は複数のプーリング層ＰＬを有してもよい。図６では、一例として、畳み込み層ＣＬ及びプーリング層ＰＬによって構成される層Ｌがｚ層（ここでのｚは１以上の整数である。）設けられ（層Ｌ１乃至層Ｌｚ）、畳み込み処理及びプーリング処理がｚ回行われる構成を示している。この場合、各層Ｌにおいて特徴抽出が行うことができ、より高度な特徴抽出が可能となる。なお、図６には、層Ｌ１、層Ｌ２、層Ｌｚを図示しており、それ以外の層Ｌについては、省略している。
　全結合層ＦＣＬは、例えば、層Ｌ１乃至層Ｌｚを経て得られた画像データを用いて、画像の判定を行う機能を有する。全結合層ＦＣＬは、ある層の全てのノードが、次の層の全てのノードと接続された構成を有する。つまり、全結合層ＦＣＬは、全結合型ニューラルネットワーク（ＦＮＮ）による演算が行われる。畳み込み層ＣＬ又はプーリング層ＰＬから出力された画像データは２次元の特徴マップであり、全結合層ＦＣＬに入力されると１次元に展開される。そして、全結合層ＦＣＬによる推論によって得られた画像データＯＰＤが出力される。
＜＜畳み込み層ＣＬの演算１＞＞
　ここで、演算装置１００を用いた、畳み込み層ＣＬの演算の方法について説明する。なお、演算装置１００のＭＡＣアレイＭＡＲに含まれている演算回路ＭＡは、一例として、９行１０列のマトリクス状に配置されているものとする。つまり、本動作方法で扱うＭＡＣアレイＭＡＲは、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１０］を含んでいるものとする。
　また、本動作方法におけるＭＡＣアレイＭＡＲとしては、プログラマブルスイッチＰＲ、プログラマブルスイッチＰＣによって、図７のような回路構成となっている。具体的には、ＭＡＣアレイＭＡＲの１行に含まれている演算回路ＭＡにおいて、演算回路ＭＡの端子ＳＯは、その隣の演算回路ＭＡの端子ＳＩと導通状態となるように、プログラマブルスイッチＰＲが設定されている。例えば、演算回路ＭＡ［１，１］の端子ＳＯは、演算回路ＭＡ［１，２］の端子ＳＩと導通状態となるように、プログラマブルスイッチＰＲ［１，１］とプログラマブルスイッチＰＲ［１，２］とが設定され、また、演算回路ＭＡ［１，２］の端子ＳＯは、演算回路ＭＡ［１，３］の端子ＳＩと導通状態となるように、プログラマブルスイッチＰＲ［１，２］とプログラマブルスイッチＰＲ［１，３］とが設定されている。なお、配線ＸＬ［１］は、プログラマブルスイッチＰＲ［１，１］を介して、演算回路ＭＡ［１，１］の端子ＳＩと導通状態になっている。このように、本動作方法では、ＭＡＣアレイＭＡＲの各行において、演算回路ＭＡが直列に導通状態となるように、プログラマブルスイッチＰＲが設定されているものとする。
　また、本動作方法におけるＭＡＣアレイＭＡＲは、具体的には、ＭＡＣアレイＭＡＲの１列に含まれている演算回路ＭＡにおいて、演算回路ＭＡの端子ＡＯは、その隣の演算回路ＭＡの端子ＡＩと導通状態となるように、プログラマブルスイッチＰＣが設定されている。例えば、演算回路ＭＡ［１，１］の端子ＡＯは、演算回路ＭＡ［２，１］の端子ＡＩと導通状態となるように、プログラマブルスイッチＰＣ［１，１］とプログラマブルスイッチＰＣ［２，１］とが設定されている。なお、配線ＹＬ［１］は、プログラマブルスイッチＰＣ［９，１］を介して、演算回路ＭＡ［９，１］の端子ＡＯと導通状態となっている。このように、本動作方法では、ＭＡＣアレイＭＡＲの各列において、演算回路ＭＡが直列に導通状態となるように、プログラマブルスイッチＰＣが設定されているものとする。
　図８は、時刻Ｔ１から時刻Ｔ９までの間、及びその近傍の時刻における、演算回路ＭＡ［２，１］が有する、端子ＳＩ、端子ＳＯ、端子ＸＩ、端子ＷＩ、端子ＡＩ（端子ＳＴ）、端子ＴＴ、及び端子ＡＯに入力されるデータの変化を示したタイミングチャートである。また、図８には、配線ＣＫＬ、配線ＳＬＴ、配線ＳＥＬ、及び配線ＵＲＳＴの電位の変化も示している。なお、図８の“ｈｉｇｈ”は高レベル電位を表し、“ｌｏｗ”は低レベル電位を表している。
　なお、本動作方法において、配線ＳＬＴには常に高レベル電位が入力されているものとする。このため、レジスタＲＧ２は、本動作方法の最中は、イネーブル状態となる。
　また、本動作方法において、配線ＳＥＬには、常に低レベル電位が入力されているものとする。このため、セレクタＳＬＣは、常に、第１入力端子と出力端子との間が非導通状態となり、かつ第２入力端子と出力端子との間が導通状態となる。
　以下に、図８のタイミングチャートを用いながら、ＭＡＣアレイＭＡＲで行われる演算方法について、説明する。
［ステップ０：初期化］
　初めに、演算装置１００において初期化動作が行われる。具体的には、時刻Ｔ１より前において、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１０］のそれぞれの端子ＳＩ、端子ＳＯ、端子ＸＴ、端子ＷＴ、端子ＡＩ（端子ＳＴ）、端子ＴＴ、及び端子ＡＯには、初期化用のデータが入力されていることが好ましい（図８に図示しない）。初期化用のデータとしては、例えば“０”の値のデータとすることができる。また、配線ＵＲＳＴの電位を低レベル電位から高レベル電位に変化させて、レジスタＲＧ３によって端子ＡＯの電位を適正にする。このときの端子ＡＯの電位としては、例えば“０”の値に応じた電位とすることが好ましい。
［ステップ１：フィルタ値の読み出し］
　ステップ０より後、かつ時刻Ｔ１より前において、演算装置１００のＭＡＣアレイＭＡＲの演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１０］のそれぞれにおいて、記憶部ＯＳＭからフィルタ値が読み出される。具体的には、配線ＣＴＸからコンテキスト信号を供給して、記憶部ＯＳＭから所望のコンテキストに応じたデータ、すなわちフィルタ値を読み出す動作が行われる。ここでは、一例として、ｔ列目（ここでのｔは１以上１０以下の整数とする。）に位置する演算回路ＭＡ［１，ｔ］乃至演算回路ＭＡ［９，ｔ］のそれぞれの記憶部ＯＳＭには、フィルタｆｉｌｔのフィルタ値が読み出される。フィルタｆｉｌｔは、一例として、図９Ａに示す３行３列の行列とし、フィルタｆｉｌｔは、行列の成分としてｆｉｌｔ［１，１］乃至ｆｉｌｔ［３，３］を有するものとする。例えば、ここでは、演算回路ＭＡ［１，ｔ］の記憶部ＯＳＭはｆｉｌｔ［１，１］を読み出し、演算回路ＭＡ［２，ｔ］の記憶部ＯＳＭはｆｉｌｔ［１，２］を読み出し、演算回路ＭＡ［３，ｔ］の記憶部ＯＳＭはｆｉｌｔ［１，３］を読み出し、演算回路ＭＡ［４，ｔ］の記憶部ＯＳＭはｆｉｌｔ［２，１］を読み出し、演算回路ＭＡ［５，ｔ］の記憶部ＯＳＭはｆｉｌｔ［２，２］を読み出し、演算回路ＭＡ［６，ｔ］の記憶部ＯＳＭはｆｉｌｔ［２，３］を読み出し、演算回路ＭＡ［７，ｔ］の記憶部ＯＳＭはｆｉｌｔ［３，１］を読み出し、演算回路ＭＡ［８，ｔ］の記憶部ＯＳＭはｆｉｌｔ［３，２］を読み出し、演算回路ＭＡ［９，ｔ］の記憶部ＯＳＭはｆｉｌｔ［３，３］を読み出すものとする。
　このため、ＭＡＣアレイＭＡＲの演算回路ＭＡは、図９Ｂに示すとおり、１列目乃至１０列目のそれぞれにおいて、フィルタｆｉｌ１乃至フィルタｆｉｌ１０が読み出される。
　演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１０］のそれぞれにおいて、記憶部ＯＳＭから読み出されたフィルタ値は、乗算器ＭＰの端子ＷＩに入力される。
［ステップ２：画像データの入力］
　次に、ＭＡＣアレイＭＡＲに画像データＩＰＤが入力される動作について、説明する。
　ここでの画像データＩＰＤは、一例として、図１０Ａに示すとおり、ｍ行ｎ列（ここでのｍ、ｎは１以上の整数である。）の複数の画素データｐｉｘ［１，１］乃至画素データｐｉｘ［ｍ，ｎ］によって構成されているものとする。
　また、画像データＩＰＤは、一例として、演算装置１００の記憶部ＭＥＭＤから読み出される。
　ところで、ＭＡＣアレイＭＡＲの演算回路ＭＡは、９行１０列のマトリクス状に配置されているため、ＭＡＣアレイＭＡＲには、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［９，ｐ］が電気的に接続されていることになる。また、ＭＡＣアレイＭＡＲのｓ行目（ここでのｓは１以上９以下の整数である。）には、レジスタＲＧ［ｓ，１］乃至レジスタＲＧ［ｓ，ｐ］が電気的に接続されている。つまり、記憶部ＭＥＭＤから読み出された画素データｐｉｘが、ＭＡＣアレイＭＡＲの演算回路ＭＡ［ｓ，１］に入力されるとき、レジスタＲＧ［ｓ，１］乃至レジスタＲＧ［ｓ，ｐ］を介することになる。
　レジスタＲＧ［ｓ，１］乃至レジスタＲＧ［ｓ，ｐ］は、配線ＣＫＬに、クロック信号として、例えば、低レベル電位から高レベル電位への電位変化が入力される度に、記憶部ＭＥＭＤから読み出された複数の画素データｐｉｘを順次送信する。
　図１０Ｂは、時刻Ｔ１から時刻Ｔ９までの間において、レジスタＲＧ［１、ｐ］乃至レジスタＲＧ［９、ｐ］のそれぞれに保持されて、かつＭＡＣアレイＭＡＲに入力される画素データｐｉｘを表したブロック図である。
　例えば、図１０Ｂには、時刻Ｔ１において、配線ＣＫＬで低レベル電位から高レベル電位への電位変化が起きて、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］のそれぞれに画素データｐｉｘ［１，１］が格納されて、画素データｐｉｘ［１，１］が演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれの端子ＳＩに入力されていることを示している。また、例えば、図１０Ｂには、時刻Ｔ２において、配線ＣＫＬで低レベル電位から高レベル電位への電位変化が起きて、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］のそれぞれに画素データｐｉｘ［１，２］が格納されて、画素データｐｉｘ［１，２］が演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれの端子ＳＩに入力されていることを示している。また、例えば、図１０Ｂには、時刻Ｔ３において、配線ＣＫＬで低レベル電位から高レベル電位への電位変化が起きて、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］のそれぞれに画素データｐｉｘ［１，３］が格納されて、画素データｐｉｘ［１，３］が演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，３］の端子ＳＩに入力されていることを示している。
　また、例えば、図１０Ｂには、時刻Ｔ４において、配線ＣＫＬで低レベル電位から高レベル電位への電位変化が起きて、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］のそれぞれに画素データｐｉｘ［１，４］が格納されて、画素データｐｉｘ［１，４］が演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれの端子ＳＩに入力され、レジスタＲＧ［４，ｐ］乃至レジスタＲＧ［６，ｐ］のそれぞれに画素データｐｉｘ［２，１］が格納されて、画素データｐｉｘ［２，１］が演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］の端子ＳＩに入力されていることを示している。
　また、例えば、図１０Ｂには、時刻Ｔ７において、配線ＣＫＬで低レベル電位から高レベル電位への電位変化が起きて、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］のそれぞれに画素データｐｉｘ［１，７］が格納されて、画素データｐｉｘ［１，７］が演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれに端子ＳＩに入力され、レジスタＲＧ［４，ｐ］乃至レジスタＲＧ［６，ｐ］に画素データｐｉｘ［２，４］が格納されて、画素データｐｉｘ［２，４］が演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］のそれぞれに端子ＳＩに入力され、レジスタＲＧ［７，ｐ］に画素データｐｉｘ［３，１］が格納されて、画素データｐｉｘ［３，１］が演算回路ＭＡ［７，１］の端子ＳＩに入力されていることを示している。
　上記の通り、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］には、配線ＣＫＬでクロック信号として低レベル電位から高レベル電位への電位変化が起きる度に、画素データｐｉｘ［１，１］乃至画素データｐｉｘ［１，ｎ］が順次入力される。また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］には、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］にデータが入力されてから、配線ＣＫＬでクロック信号として低レベル電位から高レベル電位への電位変化が３回起きた後に、画素データｐｉｘ［２，１］乃至画素データｐｉｘ［２，ｎ］が順次入力される。また、演算回路ＭＡ［７，１］乃至演算回路ＭＡ［９，１］には、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］にデータが入力されてから、配線ＣＫＬでクロック信号として低レベル電位から高レベル電位への電位変化が３回起きた後に、画素データｐｉｘ［３，１］乃至画素データｐｉｘ［３，ｎ］が順次入力される。
　なお、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］に、画素データｐｉｘ［１，ｎ］が入力された後は、例えば、画素データｐｉｘ［４，１］乃至画素データｐｉｘ［４，ｎ］を順次入力してもよい。また、同様に、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］に、画素データｐｉｘ［２，ｎ］が入力された後は、例えば、画素データｐｉｘ［５，１］乃至画素データｐｉｘ［５，ｎ］を順次入力し、演算回路ＭＡ［７，１］乃至演算回路ＭＡ［９，１］に、画素データｐｉｘ［３，ｎ］が入力された後は、例えば、画素データｐｉｘ［６，１］乃至画素データｐｉｘ［６，ｎ］を順次入力してもよい。このように、１行分の画素データｐｉｘを演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］に入力した後は、次の行の画素データｐｉｘを入力することで、続けて演算処理を行うことができる。
　なお、詳しくは後述するが、図１０Ｂにおいて、点線で囲んだ画素データｐｉｘ（例えば、時刻Ｔ１において、レジスタＲＧ［２，ｐ］及びレジスタＲＧ［３，ｐ］に格納され、演算回路ＭＡ［２，１］及び演算回路ＭＡ［３，１］のそれぞれに入力されている画素ｐｉｘ［１，１］など）は、ＣＮＮの演算に用いないデータである。そのため、ＭＡＣアレイＭＡＲで計算を行う場合は、実線で囲んだ画素ｐｉｘのデータのみをＭＡＣアレイＭＡＲに入力する構成としてもよい。しかしながら、実際に演算装置を構成する場合、実線で囲んだ画素ｐｉｘのデータのみをＭＡＣアレイＭＡＲに入力する構成よりも、点線で囲んだ画素ｐｉｘをダミーデータとして黒線で囲んだ画素ｐｉｘと共に送信する構成とした方が、簡単に演算装置を構築することができる場合がある。
　なお、上記のＭＡＣアレイＭＡＲへの画素データｐｉｘの入力方法は、フィルタｆｉｌ１乃至フィルタｆｉｌ１０が３行３列の場合にのみ適用できる。このため、フィルタｆｉｌ１乃至フィルタｆｉｌ１０が３行３列以外のマトリクスである場合、上記のＭＡＣアレイＭＡＲへの画素データｐｉｘの入力方法を変更する必要がある。例えば、ＭＡＣアレイＭＡＲの演算回路ＭＡに読み出したフィルタが、ａ行ｂ列（ａは１以上の整数であり、ｂは１以上の整数である）である場合、レジスタＲＧから画素データｐｉｘを入力するＭＡＣアレイＭＡＲをａ×ｂ行とすればよい（つまりＭＡＣアレイＭＡＲの演算回路ＭＡの行数をａ×ｂ個とすればよい）。また、ＭＡＣアレイＭＡＲへの画素データｐｉｘの入力は、ａ回分のクロック信号の差をつけて、ａ行ずつに分けて行えばよい。例えば、ＭＡＣアレイＭＡＲの演算回路ＭＡに読み出したフィルタが２行３列である場合、レジスタＲＧからＭＡＣアレイＭＡＲに入力する画素データとタイミングは、図１１に示すとおりにすればよい。
　次に、図３を参照しながら、演算回路ＭＡの端子ＳＩに画素データｐｉｘが入力された場合を考える。演算回路ＭＡの端子ＳＩに入力された画素データｐｉｘは、演算回路ＭＡに含まれているレジスタＲＧ１の端子ＩＴ１に入力される。レジスタＲＧ１は、クロック信号として、例えば、低レベル電位から高レベル電位に変化したときに、端子ＩＴ１に入力された画素データｐｉｘを保持し、かつ端子ＯＴ１から画素データｐｉｘを出力する。
　レジスタＲＧ１には、配線ＣＫＬと電気的に接続されているため、前述したＭＡＣアレイＭＡＲの外部のレジスタＲＧと同期して、画素データｐｉｘを端子ＯＴ１に出力することができる。また、端子ＯＴ１から出力された画素データｐｉｘは、演算回路ＭＡの端子ＳＯに入力されており、演算回路ＭＡの端子ＳＯは、その隣の演算回路ＭＡの端子ＳＩと導通状態となっている。このため、ＭＡＣアレイＭＡＲの１行に含まれている演算回路ＭＡは、端子ＳＩを入力端子とし、端子ＳＯを出力端子とする、直列に接続されたレジスタとしてみなすことができる。このため、ＭＡＣアレイＭＡＲの１行に含まれている演算回路ＭＡは、ＭＡＣアレイＭＡＲの外部のレジスタＲＧと同様に、クロック信号に応じて、画素データｐｉｘを順次送信することができる。例えば、レジスタＲＧ［ｓ，１］乃至レジスタＲＧ［ｓ，ｐ］に順次送信される画素データｐｉｘは、続けて、ＭＡＣアレイＭＡＲの演算回路ＭＡ［ｓ，１］乃至演算回路ＭＡ［ｓ，ｖ］（本動作例ではｖ＝１０となる）に順次送信される。
　また、本動作方法において、レジスタＲＧ２の端子ＣＴ２には、常に高レベル電位が与えられているものとする。つまり、配線ＳＬＴには、常に高レベル電位が与えられているものとする。
　レジスタＲＧ１の端子ＯＴ１から出力された画素データｐｉｘは、レジスタＲＧ２の端子ＩＴ２に入力される。レジスタＲＧ２には、配線ＣＫＬと電気的に接続されているため、前述したＭＡＣアレイＭＡＲの外部のレジスタＲＧ、及びレジスタＲＧ１と同期して、画素データｐｉｘを端子ＯＴ２に出力することができる。このため、レジスタＲＧ２は、端子ＩＴ２に入力された画素データｐｉｘを保持して、端子ＯＴ２に画素データｐｉｘを出力する。端子ＯＴ２に出力された画素データｐｉｘは、乗算器ＭＰの端子ＸＩに入力される。
　つまり、レジスタＲＧ１の端子ＩＴ１に入力された画素データｐｉｘは、配線ＣＫＬに入力されるクロック信号として、低レベル電位から高レベル電位への電位変化が２回起きた時、レジスタＲＧ２の端子ＯＴ２に出力される。
［ステップ３：フィルタ値と画素データｐｉｘの積和］
　ステップ２で、画素データｐｉｘが演算回路ＭＡに入力されることによって、演算回路ＭＡでは、画素データｐｉｘと、演算回路ＭＡの記憶部ＯＳＭから読み出されたフィルタ値と、の乗算が行われる。
〔時刻Ｔ１〕
　図１２Ａは、一例として、時刻Ｔ１における、ＭＡＣアレイＭＡＲの一部の演算回路ＭＡの端子ＡＯに出力されるデータを図示したブロック図である。なお、図１２Ａでは、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［５，ｐ］、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［５，１］のみ抜粋して図示している。
　時刻Ｔ１では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［９，ｐ］のそれぞれから、ＭＡＣアレイＭＡＲに画素データが入力されている。なお、時刻Ｔ１では、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］に画素データｐｉｘ［１，１］が入力され、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］には画素データの入力が行われない。そのため、図１２Ａでは、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］には、画素データの入力が無いことを示すＢＬＫを図示している。
　また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，１］が入力される。
　時刻Ｔ１の段階では、ＭＡＣアレイＭＡＲの全ての演算回路ＭＡにおいて演算結果は行われていない。そのため、図１２Ａには、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］のそれぞれの端子ＡＯに、当該演算結果の出力は無いことを示すＢＬＫを図示している。
〔時刻Ｔ２〕
　図１２Ｂは、一例として、時刻Ｔ２における、ＭＡＣアレイＭＡＲの一部の演算回路ＭＡの端子ＡＯ及び端子ＳＩに出力されるデータを図示したブロック図である。なお、図１２Ｂでは、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［５，ｐ］、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［５，１］、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［５，３］のみ抜粋して図示している。
　時刻Ｔ２では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］から画素データｐｉｘ［１，２］が出力され、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］から画素データの入力が行われない。また、上述した通り、ＭＡＣアレイＭＡＲの演算回路ＭＡは、レジスタとしても機能するため、時刻Ｔ２では、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれの端子ＳＯから画素データｐｉｘ［１，１］が出力される。また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］のそれぞれの端子ＳＯからは、画素データｐｉｘは出力されない。
　このとき、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，１］が入力される。また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，２］が入力される。
　また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，１］が入力される。
　時刻Ｔ２の段階では、ＭＡＣアレイＭＡＲの全ての演算回路ＭＡにおいて演算結果は行われていない。そのため、図１２Ｂには、図１２Ａと同様に、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］のそれぞれの端子ＡＯに、当該演算結果の出力は無いことを示すＢＬＫを図示している。
〔時刻Ｔ３〕
　次に、時刻Ｔ３におけるＭＡＣアレイＭＡＲの動作について考える。図１３は、一例として、時刻Ｔ３における、ＭＡＣアレイＭＡＲの一部の演算回路ＭＡの端子ＡＯ及び端子ＳＩに出力されるデータを図示したブロック図である。なお、図１３では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［５，ｐ］、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［５，１］、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［５，２］、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［５，３］のみ抜粋して図示している。
　時刻Ｔ３では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］から演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］に画素データｐｉｘ［１，３］が入力され、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］には画素データの入力が行われない。また、上述した通り、ＭＡＣアレイＭＡＲの演算回路ＭＡは、レジスタとしても機能するため、時刻Ｔ３では、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれの端子ＳＯから画素データｐｉｘ［１，２］が出力され、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれの端子ＳＯから画素データｐｉｘ［１，１］が出力される。また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］、及び演算回路ＭＡ［４，２］乃至演算回路ＭＡ［９，２］のそれぞれの端子ＳＯからは、画素データｐｉｘは出力されない。
　このとき、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，２］が入力される。また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，３］が入力される。
　また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，１］が入力される。また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，２］が入力される。
　また、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，１］が入力される。
　また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［１，１］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［１，１］は、乗算器ＭＰの端子ＸＩに入力される。
　ここで、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］で行われる演算について説明する。
　演算回路ＭＡ［１，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，１］×ｐｉｘ［１，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ１［１，１］×ｐｉｘ［１，１］が出力される。なお、本動作例では、Ｆ１ ［１，１］［１］＝ｆｉｌ１［１，１］×ｐｉｘ［１，１］とする。Ｆ１ ［１，１］［１］は、演算回路ＭＡ［１，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［２，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，２］×ｐｉｘ［１，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、一例として“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ１［１，２］×ｐｉｘ［１，１］が出力される。ただし、この演算結果は、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［２，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［３，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，３］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，３］×ｐｉｘ［１，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、一例として“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ１［１，３］×ｐｉｘ［１，１］が出力される。ただし、この演算結果は、先の演算回路ＭＡ［２，１］と同様に、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［３，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　なお、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］においては、乗算器ＭＰの端子ＸＩには画素データｐｉｘが入力されていないため、演算は実行されない。
〔時刻Ｔ４〕
　次に、時刻Ｔ４におけるＭＡＣアレイＭＡＲの動作について考える。図１４は、一例として、時刻Ｔ４における、ＭＡＣアレイＭＡＲの一部の演算回路ＭＡの端子ＡＯ及び端子ＳＩに出力されるデータを図示したブロック図である。なお、図１４では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［５，ｐ］、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［５，１］、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［５，２］、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［５，３］のみ抜粋して図示している。
　本動作方法において、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１０］のそれぞれのレジスタＲＧ３の端子ＣＴ３には、常に高レベル電位が与えられているものとする。つまり、配線ＵＲＳＴには、常に高レベル電位が与えられているものとする。
　演算回路ＭＡ［１，１］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ１ ［１，１］［１］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［１，１］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［１，１］の端子ＡＯと演算回路ＭＡ［２，１］の端子ＡＩとの間は導通状態となっているため、Ｆ１ ［１，１］［１］は、演算回路ＭＡ［２，１］の端子ＡＩに入力される。
　同様に、演算回路ＭＡ［２，１］、及び演算回路ＭＡ［３，１］のそれぞれにおいて、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦＤを出力する。演算回路ＭＡ［２，１］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［２，１］の端子ＡＯを介して、演算回路ＭＡ［３，１］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［２，１］で行われた演算の結果ＦＤは、回路ＭＡ［３，１］の端子ＡＩに入力される。また、演算回路ＭＡ［３，１］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［３，１］の端子ＡＯを介して、演算回路ＭＡ［４，１］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［３，１］で行われた演算の結果ＦＤは、回路ＭＡ［４，１］の端子ＡＩに入力される。
　時刻Ｔ４では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］から演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］に画素データｐｉｘ［１，４］が入力され、レジスタＲＧ［４，ｐ］乃至レジスタＲＧ［６，ｐ］から演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］に画素データｐｉｘ［２，１］が入力され、演算回路ＭＡ［７，１］乃至演算回路ＭＡ［９，１］には画素データの入力が行われない。また、上述した通り、ＭＡＣアレイＭＡＲの演算回路ＭＡは、レジスタとしても機能するため、時刻Ｔ４では、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれの端子ＳＯから画素データｐｉｘ［１，３］が出力され、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれの端子ＳＯから画素データｐｉｘ［１，２］が出力され、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれの端子ＳＯから画素データｐｉｘ［１，１］が出力される。また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［９，２］、及び演算回路ＭＡ［４，３］乃至演算回路ＭＡ［９，３］のそれぞれの端子ＳＯからは、画素データｐｉｘは出力されない。
　このとき、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，３］が入力される。また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，４］が入力される。
　また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，２］が入力される。また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，３］が入力される。
　また、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，１］が入力される。また、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，２］が入力される。
　また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［２，１］が入力される。
　また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［１，２］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［１，２］は、乗算器ＭＰの端子ＸＩに入力される。
　また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［１，１］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［１，１］は、乗算器ＭＰの端子ＸＩに入力される。
　ここで、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］、及び演算回路ＭＡ［１，２］乃至演算回路ＭＡ［９，２］で行われる演算について説明する。
　演算回路ＭＡ［１，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，２］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，１］×ｐｉｘ［１，２］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ１［１，１］×ｐｉｘ［１，２］が出力される。なお、本動作例では、Ｆ１ ［１，２］［１］＝ｆｉｌ１［１，１］×ｐｉｘ［１，２］とする。Ｆ１ ［１，２］［１］は、演算回路ＭＡ［１，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［２，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，２］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，２］×ｐｉｘ［１，２］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ１ ［１，１］［１］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ１ ［１，１］［１］＋ｆｉｌ１［１，１］×ｐｉｘ［１，２］が出力される。なお、本動作例では、Ｆ１ ［１，１］［２］＝Ｆ１ ［１，１］［１］＋ｆｉｌ１［１，１］×ｐｉｘ［１，２］とする。Ｆ１ ［１，１］［２］は、演算回路ＭＡ［２，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［３，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，３］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，３］×ｐｉｘ［１，２］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、演算回路ＭＡ［２，１］の端子ＡＯから出力されたＦＤが入力されているものとする。ただし、この演算結果は、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［３，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［１，２］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ２［１，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，１］×ｐｉｘ［１，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ２［１，１］×ｐｉｘ［１，１］が出力される。なお、本動作例では、Ｆ２ ［１，１］［１］＝ｆｉｌ２［１，１］×ｐｉｘ［１，１］とする。Ｆ２ ［１，１］［１］は、演算回路ＭＡ［１，２］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［２，２］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ２［１，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，２］×ｐｉｘ［１，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、一例として“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ２［１，２］×ｐｉｘ［１，１］が出力される。ただし、この演算結果は、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［２，２］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［３，２］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ２［１，３］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，３］×ｐｉｘ［１，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、一例として“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ２［１，３］×ｐｉｘ［１，１］が出力される。ただし、この演算結果は、先の演算回路ＭＡ［２，２］と同様に、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［３，２］のレジスタＲＧ３の端子ＩＴ３に入力される。
　なお、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［９，２］においては、乗算器ＭＰの端子ＸＩには画素データｐｉｘが入力されていないため、演算は実行されない。
〔時刻Ｔ５〕
　次に、時刻Ｔ５におけるＭＡＣアレイＭＡＲの動作について考える。図１５は、一例として、時刻Ｔ５における、ＭＡＣアレイＭＡＲの一部の演算回路ＭＡの端子ＡＯ及び端子ＳＩに出力されるデータを図示したブロック図である。なお、図１５では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［５，ｐ］、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［５，１］、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［５，２］、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［５，３］のみ抜粋して図示している。
　演算回路ＭＡ［１，１］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ１ ［１，２］［１］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［１，１］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［１，１］の端子ＡＯと演算回路ＭＡ［２，１］の端子ＡＩとの間は導通状態となっているため、Ｆ１ ［１，２］［１］は、演算回路ＭＡ［２，１］の端子ＡＩに入力される。同様に、演算回路ＭＡ［２，１］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ１ ［１，１］［２］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［２，１］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［２，１］の端子ＡＯと演算回路ＭＡ［３，１］の端子ＡＩとの間は導通状態となっているため、Ｆ１ ［１，１］［２］は、演算回路ＭＡ［３，１］の端子ＡＩに入力される。
　同様に、演算回路ＭＡ［３，１］、及び演算回路ＭＡ［４，１］のそれぞれにおいて、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦＤを出力する。演算回路ＭＡ［３，１］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［３，１］の端子ＡＯを介して、演算回路ＭＡ［４，１］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［３，１］で行われた演算の結果ＦＤは、回路ＭＡ［４，１］の端子ＡＩに入力される。また、演算回路ＭＡ［４，１］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［４，１］の端子ＡＯを介して、演算回路ＭＡ［５，１］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［４，１］で行われた演算の結果ＦＤは、回路ＭＡ［５，１］の端子ＡＩに入力される。
　演算回路ＭＡ［１，２］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ２ ［１，１］［１］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［１，２］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［１，２］の端子ＡＯと演算回路ＭＡ［２，２］の端子ＡＩとの間は導通状態となっているため、Ｆ２ ［１，１］［１］は、演算回路ＭＡ［２，２］の端子ＡＩに入力される。
　同様に、演算回路ＭＡ［２，２］、及び演算回路ＭＡ［３，２］のそれぞれにおいて、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦＤを出力する。演算回路ＭＡ［２，２］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［２，２］の端子ＡＯを介して、演算回路ＭＡ［３，２］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［２，２］で行われた演算の結果ＦＤは、回路ＭＡ［３，２］の端子ＡＩに入力される。また、演算回路ＭＡ［３，２］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［３，２］の端子ＡＯを介して、演算回路ＭＡ［４，２］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［３，２］で行われた演算の結果ＦＤは、回路ＭＡ［４，２］の端子ＡＩに入力される。
　時刻Ｔ５では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］から演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］に画素データｐｉｘ［１，５］が入力され、レジスタＲＧ［３，ｐ］乃至レジスタＲＧ［６，ｐ］から演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］に画素データｐｉｘ［２，２］が入力され、演算回路ＭＡ［７，１］乃至演算回路ＭＡ［９，１］には画素データの入力が行われない。また、上述した通り、ＭＡＣアレイＭＡＲの演算回路ＭＡは、レジスタとしても機能するため、時刻Ｔ５では、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれの端子ＳＯから画素データｐｉｘ［１，４］が出力され、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれの端子ＳＯから画素データｐｉｘ［１，３］が出力され、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれの端子ＳＯから画素データｐｉｘ［１，２］が出力される。また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］のそれぞれの端子ＳＯから画素データｐｉｘ［２，１］が出力される。また、演算回路ＭＡ［７，１］乃至演算回路ＭＡ［９，１］、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［９，２］、及び演算回路ＭＡ［４，３］乃至演算回路ＭＡ［９，３］のそれぞれの端子ＳＯからは、画素データｐｉｘは出力されない。
　このとき、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，４］が入力される。また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，５］が入力される。
　また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，３］が入力される。また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，４］が入力される。
　また、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，２］が入力される。また、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，３］が入力される。
　また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［２，１］が入力される。また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［２，２］が入力される。
　また、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［６，２］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［２，１］が入力される。
　また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［１，３］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［１，３］は、乗算器ＭＰの端子ＸＩに入力される。
　また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［１，２］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［１，２］は、乗算器ＭＰの端子ＸＩに入力される。
　また、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［１，１］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［１，１］は、乗算器ＭＰの端子ＸＩに入力される。
　ここで、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［９，２］、及び演算回路ＭＡ［１，３］乃至演算回路ＭＡ［９，３］で行われる演算について説明する。
　演算回路ＭＡ［１，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，３］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，１］×ｐｉｘ［１，３］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ１［１，１］×ｐｉｘ［１，３］が出力される。なお、本動作例では、Ｆ１ ［１，３］［１］＝ｆｉｌ１［１，１］×ｐｉｘ［１，３］とする。Ｆ１ ［１，３］［１］は、演算回路ＭＡ［１，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［２，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，３］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，２］×ｐｉｘ［１，３］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ１ ［１，２］［１］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ１ ［１，２］［１］＋ｆｉｌ１［１，２］×ｐｉｘ［１，３］が出力される。なお、本動作例では、Ｆ１ ［１，２］［２］＝Ｆ１ ［１，２］［１］＋ｆｉｌ１［１，２］×ｐｉｘ［１，３］とする。Ｆ１ ［１，２］［２］は、演算回路ＭＡ［２，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［３，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，３］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，３］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，３］×ｐｉｘ［１，３］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ１ ［１，１］［２］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ１ ［１，１］［２］＋ｆｉｌ１［１，３］×ｐｉｘ［１，３］が出力される。なお、本動作例では、Ｆ１ ［１，１］［３］＝Ｆ１ ［１，１］［２］＋ｆｉｌ１［１，３］×ｐｉｘ［１，３］とする。Ｆ１ ［１，１］［３］は、演算回路ＭＡ［３，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［１，２］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ２［１，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，２］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，１］×ｐｉｘ［１，２］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ２［１，１］×ｐｉｘ［１，２］が出力される。なお、本動作例では、Ｆ２ ［１，２］［１］＝ｆｉｌ２［１，１］×ｐｉｘ［１，２］とする。Ｆ２ ［１，２］［１］は、演算回路ＭＡ［１，２］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［２，２］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ２［１，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，２］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，２］×ｐｉｘ［１，２］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ２ ［１，１］［１］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ２ ［１，１］［１］＋ｆｉｌ２［１，２］×ｐｉｘ［１，２］が出力される。なお、本動作例では、Ｆ２ ［１，１］［２］＝Ｆ２ ［１，１］［１］＋ｆｉｌ２［１，２］×ｐｉｘ［１，２］とする。Ｆ２ ［１，１］［２］は、演算回路ＭＡ［２，２］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［３，２］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ２［１，３］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，２］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，３］×ｐｉｘ［１，２］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、演算回路ＭＡ［２，２］の端子ＡＯから出力されたＦＤが入力されているものとする。ただし、この演算結果は、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［３，２］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［１，３］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ３［１，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ３［１，１］×ｐｉｘ［１，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ３［１，１］×ｐｉｘ［１，１］が出力される。なお、本動作例では、Ｆ３ ［１，１］［１］＝ｆｉｌ３［１，１］×ｐｉｘ［１，１］とする。Ｆ３ ［１，１］［１］は、演算回路ＭＡ［１，３］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［２，３］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ３［１，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ３［１，２］×ｐｉｘ［１，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、一例として“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ３［１，２］×ｐｉｘ［１，１］が出力される。ただし、この演算結果は、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［２，３］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［３，３］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ３［１，３］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ３［１，３］×ｐｉｘ［１，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、一例として“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ３［１，３］×ｐｉｘ［１，１］が出力される。ただし、この演算結果は、先の演算回路ＭＡ［２，３］と同様に、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［３，３］のレジスタＲＧ３の端子ＩＴ３に入力される。
　なお、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［９，１］、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［９，２］、及び演算回路ＭＡ［４，３］乃至演算回路ＭＡ［９，３］においては、乗算器ＭＰの端子ＸＩには画素データｐｉｘが入力されていないため、演算は実行されない。
〔時刻Ｔ６〕
　次に、時刻Ｔ６におけるＭＡＣアレイＭＡＲの動作について考える。図１６は、一例として、時刻Ｔ６における、ＭＡＣアレイＭＡＲの一部の演算回路ＭＡの端子ＡＯ及び端子ＳＩに出力されるデータを図示したブロック図である。なお、図１６では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［５，ｐ］、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［５，１］、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［５，２］、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［５，３］のみ抜粋して図示している。
　演算回路ＭＡ［１，１］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ１ ［１，３］［１］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［１，１］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［１，１］の端子ＡＯと演算回路ＭＡ［２，１］の端子ＡＩとの間は導通状態となっているため、Ｆ１ ［１，３］［１］は、演算回路ＭＡ［２，１］の端子ＡＩに入力される。同様に、演算回路ＭＡ［２，１］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ１ ［１，２］［２］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［２，１］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［２，１］の端子ＡＯと演算回路ＭＡ［３，１］の端子ＡＩとの間は導通状態となっているため、Ｆ１ ［１，２］［２］は、演算回路ＭＡ［３，１］の端子ＡＩに入力される。また、演算回路ＭＡ［３，１］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ１ ［１，１］［３］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［３，１］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［３，１］の端子ＡＯと演算回路ＭＡ［４，１］の端子ＡＩとの間は導通状態となっているため、Ｆ１ ［１，１］［３］は、演算回路ＭＡ［３，１］の端子ＡＩに入力される。
　同様に、演算回路ＭＡ［４，１］、及び演算回路ＭＡ［５，１］のそれぞれにおいて、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦＤを出力する。演算回路ＭＡ［４，１］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［４，１］の端子ＡＯを介して、演算回路ＭＡ［５，１］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［４，１］で行われた演算の結果ＦＤは、回路ＭＡ［５，１］の端子ＡＩに入力される。また、演算回路ＭＡ［５，１］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［５，１］の端子ＡＯを介して、演算回路ＭＡ［６，１］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［５，１］で行われた演算の結果ＦＤは、回路ＭＡ［６，１］の端子ＡＩに入力される。
　演算回路ＭＡ［１，２］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ２ ［１，２］［１］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［１，２］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［１，２］の端子ＡＯと演算回路ＭＡ［２，２］の端子ＡＩとの間は導通状態となっているため、Ｆ２ ［１，２］［１］は、演算回路ＭＡ［２，２］の端子ＡＩに入力される。同様に、演算回路ＭＡ［２，２］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ２ ［１，１］［２］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［２，２］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［２，２］の端子ＡＯと演算回路ＭＡ［３，２］の端子ＡＩとの間は導通状態となっているため、Ｆ２ ［１，１］［２］は、演算回路ＭＡ［３，２］の端子ＡＩに入力される。
　同様に、演算回路ＭＡ［３，２］、及び演算回路ＭＡ［４，２］のそれぞれにおいて、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦＤを出力する。演算回路ＭＡ［３，２］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［３，２］の端子ＡＯを介して、演算回路ＭＡ［４，２］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［３，２］で行われた演算の結果ＦＤは、回路ＭＡ［４，２］の端子ＡＩに入力される。また、演算回路ＭＡ［４，２］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［４，２］の端子ＡＯを介して、演算回路ＭＡ［５，２］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［４，２］で行われた演算の結果ＦＤは、回路ＭＡ［５，２］の端子ＡＩに入力される。
　演算回路ＭＡ［１，３］において、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦ３ ［１，１］［１］を出力する。レジスタＲＧ３の端子ＯＴ３は演算回路ＭＡ［１，３］の端子ＡＯと電気的に接続され、加えて、演算回路ＭＡ［１，３］の端子ＡＯと演算回路ＭＡ［２，３］の端子ＡＩとの間は導通状態となっているため、Ｆ３ ［１，１］［１］は、演算回路ＭＡ［２，３］の端子ＡＩに入力される。
　同様に、演算回路ＭＡ［２，３］、及び演算回路ＭＡ［３，３］のそれぞれにおいて、レジスタＲＧ３は、クロック信号として低レベル電位から高レベル電位に電位変化が起きたときに、端子ＯＴ３からＦＤを出力する。演算回路ＭＡ［２，３］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［２，３］の端子ＡＯを介して、演算回路ＭＡ［３，３］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［２，３］で行われた演算の結果ＦＤは、回路ＭＡ［３，３］の端子ＡＩに入力される。また、演算回路ＭＡ［３，３］のレジスタＲＧ３の端子ＯＴ３は、演算回路ＭＡ［３，３］の端子ＡＯを介して、演算回路ＭＡ［４，３］の端子ＡＩと導通状態となっているため、演算回路ＭＡ［３，３］で行われた演算の結果ＦＤは、回路ＭＡ［４，３］の端子ＡＩに入力される。
　時刻Ｔ６では、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［３，ｐ］から演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］に画素データｐｉｘ［１，６］が入力され、レジスタＲＧ［４，ｐ］乃至レジスタＲＧ［６，ｐ］から演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］に画素データｐｉｘ［２，３］が入力され、演算回路ＭＡ［７，１］乃至演算回路ＭＡ［９，１］には画素データの入力が行われない。また、上述した通り、ＭＡＣアレイＭＡＲの演算回路ＭＡは、レジスタとしても機能するため、時刻Ｔ６では、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれの端子ＳＯから画素データｐｉｘ［１，５］が出力され、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれの端子ＳＯから画素データｐｉｘ［１，４］が出力され、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれの端子ＳＯから画素データｐｉｘ［１，３］が出力される。また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］のそれぞれの端子ＳＯから画素データｐｉｘ［２，２］が出力され、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［６，２］のそれぞれの端子ＳＯから画素データｐｉｘ［２，１］が出力される。また、演算回路ＭＡ［７，１］乃至演算回路ＭＡ［９，１］、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［９，２］、及び演算回路ＭＡ［４，３］乃至演算回路ＭＡ［９，３］のそれぞれの端子ＳＯからは、画素データｐｉｘは出力されない。
　このとき、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，５］が入力される。また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，６］が入力される。
　また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，４］が入力される。また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，５］が入力される。
　また、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［１，３］が入力される。また、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［１，４］が入力される。
　また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［２，２］が入力される。また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［２，３］が入力される。
　また、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［６，２］のそれぞれのレジスタＲＧ２の端子ＩＴ２に画素データｐｉｘ［２，１］が入力される。また、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［６，２］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［２，２］が入力される。
　また、演算回路ＭＡ［４，３］乃至演算回路ＭＡ［６，３］のそれぞれのレジスタＲＧ１の端子ＩＴ１に画素データｐｉｘ［２，１］が入力される。
　また、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［３，１］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［１，４］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［１，４］は、乗算器ＭＰの端子ＸＩに入力される。
　また、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［３，２］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［１，３］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［１，３］は、乗算器ＭＰの端子ＸＩに入力される。
　また、演算回路ＭＡ［１，３］乃至演算回路ＭＡ［３，３］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［１，２］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［１，２］は、乗算器ＭＰの端子ＸＩに入力される。
　また、演算回路ＭＡ［４，１］乃至演算回路ＭＡ［６，１］のそれぞれのレジスタＲＧ２の端子ＯＴ２から画素データｐｉｘ［２，１］が出力される。レジスタＲＧ２の端子ＯＴ２は、乗算器ＭＰの端子ＸＩに電気的に接続されているため、画素データｐｉｘ［２，１］は、乗算器ＭＰの端子ＸＩに入力される。
　ここで、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［９，２］、及び演算回路ＭＡ［１，３］乃至演算回路ＭＡ［９，３］で行われる演算について説明する。
　演算回路ＭＡ［１，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，４］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，１］×ｐｉｘ［１，４］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ１［１，１］×ｐｉｘ［１，４］が出力される。なお、本動作例では、Ｆ１ ［１，４］［１］＝ｆｉｌ１［１，１］×ｐｉｘ［１，４］とする。Ｆ１ ［１，４］［１］は、演算回路ＭＡ［１，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［２，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，４］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，２］×ｐｉｘ［１，４］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ１ ［１，３］［１］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ１ ［１，３］［１］＋ｆｉｌ１［１，２］×ｐｉｘ［１，４］が出力される。なお、本動作例では、Ｆ１ ［１，３］［２］＝Ｆ１ ［１，３］［１］＋ｆｉｌ１［１，２］×ｐｉｘ［１，４］とする。Ｆ１ ［１，３］［２］は、演算回路ＭＡ［２，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［３，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，３］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，４］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［１，３］×ｐｉｘ［１，４］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ１ ［１，２］［２］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ１ ［１，２］［２］＋ｆｉｌ１［１，３］×ｐｉｘ［１，４］が出力される。なお、本動作例では、Ｆ１ ［１，２］［３］＝Ｆ１ ［１，２］［２］＋ｆｉｌ１［１，３］×ｐｉｘ［１，４］とする。Ｆ１ ［１，２］［３］は、演算回路ＭＡ［３，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［４，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［２，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［２，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［２，１］×ｐｉｘ［２，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ１ ［１，１］［３］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ１ ［１，１］［３］＋ｆｉｌ１［２，１］×ｐｉｘ［２，１］が出力される。なお、本動作例では、Ｆ１ ［１，１］［４］＝Ｆ１ ［１，１］［３］＋ｆｉｌ１［２，１］×ｐｉｘ［２，１］とする。Ｆ１ ［１，１］［４］は、演算回路ＭＡ［４，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［５，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［２，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［２，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ１［２，２］×ｐｉｘ［２，１］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、演算回路ＭＡ［４，１］の端子ＡＯから出力されたＦＤが入力されているものとする。ただし、この演算結果は、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［５，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［１，２］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ２［１，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，３］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，１］×ｐｉｘ［１，３］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ２［１，１］×ｐｉｘ［１，３］が出力される。なお、本動作例では、Ｆ２ ［１，３］［１］＝ｆｉｌ２［１，１］×ｐｉｘ［１，３］とする。Ｆ２ ［１，３］［１］は、演算回路ＭＡ［１，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［２，２］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ２［１，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，３］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，２］×ｐｉｘ［１，３］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ２ ［１，２］［１］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ２ ［１，２］［１］＋ｆｉｌ２［１，２］×ｐｉｘ［１，３］が出力される。なお、本動作例では、Ｆ２ ［１，２］［２］＝Ｆ２ ［１，２］［１］＋ｆｉｌ２［１，２］×ｐｉｘ［１，３］とする。Ｆ２ ［１，２］［２］は、演算回路ＭＡ［２，２］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［３，２］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ１［１，３］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，３］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，３］×ｐｉｘ［１，３］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ２ ［１，１］［２］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ２ ［１，１］［２］＋ｆｉｌ２［１，３］×ｐｉｘ［１，３］が出力される。なお、本動作例では、Ｆ２ ［１，１］［３］＝Ｆ２ ［１，１］［２］＋ｆｉｌ２［１，３］×ｐｉｘ［１，３］とする。Ｆ２ ［１，１］［３］は、演算回路ＭＡ［３，２］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［１，３］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ３［１，１］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，２］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ３［１，１］×ｐｉｘ［１，２］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、“０”の値が入力されているものとする。これにより、加算器ＡＤの端子ＴＴにｆｉｌ３［１，１］×ｐｉｘ［１，２］が出力される。なお、本動作例では、Ｆ３ ［１，２］［１］＝ｆｉｌ３［１，１］×ｐｉｘ［１，２］とする。Ｆ３ ［１，２］［１］は、演算回路ＭＡ［１，３］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［２，３］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ３［１，２］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，２］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ３［１，２］×ｐｉｘ［１，２］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、Ｆ３ ［１，１］［１］の値が入力されている。これにより、加算器ＡＤの端子ＴＴにＦ３ ［１，１］［１］＋ｆｉｌ３［１，２］×ｐｉｘ［１，２］が出力される。なお、本動作例では、Ｆ３ ［１，１］［２］＝Ｆ３ ［１，１］［１］＋ｆｉｌ３［１，２］×ｐｉｘ［１，２］とする。Ｆ３ ［１，１］［２］は、演算回路ＭＡ［２，３］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、演算回路ＭＡ［３，３］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌ３［１，３］が入力され、乗算器ＭＰの端子ＸＩには画素ｐｉｘ［１，２］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌ２［１，３］×ｐｉｘ［１，２］が出力されて、加算器ＡＤの端子ＦＴに入力される。また、加算器ＡＤの端子ＳＴには、演算回路ＭＡ［２，３］の端子ＡＯから出力されたＦＤが入力されているものとする。ただし、この演算結果は、ＣＮＮの演算に用いないため、以後、ＦＤと記載する。このＦＤは、演算回路ＭＡ［３，３］のレジスタＲＧ３の端子ＩＴ３に入力される。
　なお、演算回路ＭＡ［６，１］乃至演算回路ＭＡ［９，１］、演算回路ＭＡ［４，２］乃至演算回路ＭＡ［９，２］、及び演算回路ＭＡ［４，３］乃至演算回路ＭＡ［９，３］においては、乗算器ＭＰの端子ＸＩには画素データｐｉｘが入力されていないため、演算は実行されない。
　上述した動作をある時刻（ここでは、例えば、時刻Ｔ１１とする）まで続けていくと、演算回路ＭＡ［９，１］の端子ＡＯから、Ｆ１ ［１，１］［９］が出力される。Ｆ１ ［１，１］［９］は、上述した動作より、Ｆ１ ［１，１］［９］＝ｆｉｌ１［１，１］×ｐｉｘ［１，１］＋ｆｉｌ１［１，２］×ｐｉｘ［１，２］＋ｆｉｌ１［１，３］×ｐｉｘ［１，３］＋ｆｉｌ１［２，１］×ｐｉｘ［２，１］＋ｆｉｌ１［２，２］×ｐｉｘ［２，２］＋ｆｉｌ１［２，３］×ｐｉｘ［２，３］＋ｆｉｌ１［３，１］×ｐｉｘ［３，１］＋ｆｉｌ１［３，２］×ｐｉｘ［３，２］＋ｆｉｌ１［３，３］×ｐｉｘ［３，３］となる。
　つまり、Ｆ１ ［１，１］［９］は、画像データＩＰＤの画素データｐｉｘ［１，１］乃至画素データｐｉｘ［１，３］、画素データｐｉｘ［２，１］乃至画素データｐｉｘ［２，３］、及び画素データｐｉｘ［３，１］乃至画素データｐｉｘ［３，３］の領域を、フィルタｆｉｌ１による畳み込みを行って得られた値となる。
　また、時刻Ｔ１１から、配線ＣＫＬのクロック信号として低レベル電位から高レベル電位への電位変化が１回起きたときの時刻（ここでは、例えば、時刻Ｔ１２とする）では、演算回路ＭＡ［９，１］の端子ＡＯから、Ｆ１ ［１，２］［９］が出力される。Ｆ１ ［１，２］［９］は、上述した動作より、Ｆ１ ［１，２］［９］＝ｆｉｌ１［１，１］×ｐｉｘ［１，２］＋ｆｉｌ１［１，２］×ｐｉｘ［１，３］＋ｆｉｌ１［１，３］×ｐｉｘ［１，４］＋ｆｉｌ１［２，１］×ｐｉｘ［２，２］＋ｆｉｌ１［２，２］×ｐｉｘ［２，３］＋ｆｉｌ１［２，３］×ｐｉｘ［２，４］＋ｆｉｌ１［３，１］×ｐｉｘ［３，２］＋ｆｉｌ１［３，２］×ｐｉｘ［３，３］＋ｆｉｌ１［３，３］×ｐｉｘ［３，４］となる。
　つまり、Ｆ１ ［１，２］［９］は、画像データＩＰＤの画素データｐｉｘ［１，２］乃至画素データｐｉｘ［１，４］、画素データｐｉｘ［２，２］乃至画素データｐｉｘ［２，４］、及び画素データｐｉｘ［３，２］乃至画素データｐｉｘ［３，４］の領域を、フィルタｆｉｌ１による畳み込みを行って得られた値となる。
　また、時刻Ｔ１２では、演算回路ＭＡ［９，２］の端子ＡＯから、Ｆ２ ［１，１］［９］が出力される。Ｆ２ ［１，１］［９］は、上述した動作より、Ｆ２ ［１，１］［９］＝ｆｉｌ２［１，１］×ｐｉｘ［１，１］＋ｆｉｌ２［１，２］×ｐｉｘ［１，２］＋ｆｉｌ２［１，３］×ｐｉｘ［１，３］＋ｆｉｌ２［２，１］×ｐｉｘ［２，１］＋ｆｉｌ２［２，２］×ｐｉｘ［２，２］＋ｆｉｌ２［２，３］×ｐｉｘ［２，３］＋ｆｉｌ２［３，１］×ｐｉｘ［３，１］＋ｆｉｌ２［３，２］×ｐｉｘ［３，２］＋ｆｉｌ２［３，３］×ｐｉｘ［３，３］となる。
　つまり、Ｆ２ ［１，１］［９］は、画像データＩＰＤの画素データｐｉｘ［１，１］乃至画素データｐｉｘ［１，３］、画素データｐｉｘ［２，１］乃至画素データｐｉｘ［２，３］、及び画素データｐｉｘ［３，１］乃至画素データｐｉｘ［３，３］の領域を、フィルタｆｉｌ２による畳み込みを行って得られた値となる。
　このように、ＭＡＣアレイＭＡＲに、画像データＩＰＤを入力することによって、演算回路ＭＡ［９，１］乃至演算回路ＭＡ［９，１０］のそれぞれから、フィルタｆｉｌ１乃至フィルタｆｉｌ１０によって行われた畳み込みの演算結果が順次出力される。なお、当該畳み込みによって得られる演算結果は、一例として、図１７のとおりに表すことができる。なお、図１７に示すＭＡＣアレイＭＡＲでは、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］、演算回路ＭＡ［９，１］乃至演算回路ＭＡ［９，９］を抜粋して図示している。また、時刻Ｔ１２乃至時刻Ｔ２０のそれぞれは、時刻Ｔ１１において、配線ＣＫＬにクロック信号として低レベル電位から高レベル電位への電位変化が１回乃至９回起きた時の時刻としている。
　例えば、時刻Ｔ１８において、配線ＣＫＬにクロック信号として低レベル電位から高レベル電位への電位変化が起きたことで、演算回路ＭＡ［９，１］乃至演算回路ＭＡ［９，８］のそれぞれから、フィルタｆｉｌ１乃至フィルタｆｉｌ８によって行われた畳み込みの演算結果として、Ｆ１ ［１，８］［９］、Ｆ２ ［１，７］［９］、Ｆ３ ［１，６］［９］、Ｆ４ ［１，５］［９］、Ｆ５ ［１，４］［９］、Ｆ６ ［１，３］［９］、Ｆ７ ［１，２］［９］、Ｆ８ ［１，１］［９］が出力される。なお、演算回路ＭＡ［９，９］、及び演算回路ＭＡ［９，１０］からは、ＭＡＣアレイＭＡＲの９列目、及び１０列目において、畳み込みの演算が終了していないため、演算結果は出力されていない。
　また、演算回路ＭＡ［９，１］乃至演算回路ＭＡ［９，１０］から出力された畳み込みの演算結果は、回路ＡＦ［１］乃至回路ＡＦ［１０］によって、活性化関数、プーリング層などによる処理が行われていてもよい。ここでは、一例として、画像データＩＰＤの全ての画素データｐｉｘ［１，１］乃至画素データｐｉｘ［ｍ，ｎ］にたいして、フィルタｆｉｌｔの畳み込みによって得られたＦｔ ［１，１］［９］乃至Ｆｔ ［ｍ−２，ｎ−２］［９］のそれぞれに、活性化関数の演算を施すことで、ＦＡｔ ［１，１］乃至ＦＡｔ ［ｍ−２，ｎ−２］が得られるものとする。
　ここで、ＦＡｔ ［１，１］乃至ＦＡｔ ［ｍ−２，ｎ−２］を、ｍ−２行ｎ−２列のマトリクス状に配列したものを画像データＩＰＤ−Ｆｔと呼称する。画像データＩＰＤ−Ｆｔは、例えば、画像データＩＰＤにたいしてフィルタｆｉｌｔによる畳み込み処理を行い、かつ畳み込み処理の結果を活性化関数による演算を行うことで得られる、フィルタｆｉｌｔに依存する特徴的な部分のみを抽出した画像データ（特徴マップと呼ばれることがある）とすることができる。なお、画像データＩＰＤ−Ｆｔは、例えば、図１８のとおりに表すことができる。
＜＜畳み込み層ＣＬの演算２＞＞
　次に、上述した方法とは異なる、演算装置１００を用いた、畳み込み層ＣＬ、及びプーリング層ＰＬの演算の方法について説明する。なお、演算装置１００のＭＡＣアレイＭＡＲに含まれている演算回路ＭＡは、上述した演算の方法と同様に、一例として、９行１０列のマトリクス状に配置されているものとする。
　また、本動作方法におけるＭＡＣアレイＭＡＲとしては、プログラマブルスイッチＰＲ、プログラマブルスイッチＰＣによって、図１９Ａ、図１９Ｂ、図２０のような回路構成となっている。具体的には、図１９Ａに示すとおり、ＭＡＣアレイＭＡＲのｓ行目（ここでのｓは１以上９以下の整数である。）に含まれている演算回路ＭＡにおいて、演算回路ＭＡの端子ＳＯは、その隣の演算回路ＭＡの端子ＳＩと導通状態となるように、プログラマブルスイッチＰＲが設定されている。例えば、演算回路ＭＡ［ｓ，１］の端子ＳＯは、演算回路ＭＡ［ｓ，２］の端子ＳＩと導通状態となるように、プログラマブルスイッチＰＲ［ｓ，１］とプログラマブルスイッチＰＲ［ｓ，２］とが設定され、また、演算回路ＭＡ［ｓ，２］の端子ＳＯは、演算回路ＭＡ［ｓ，３］の端子ＳＩと導通状態となるように、プログラマブルスイッチＰＲ［ｓ，２］とプログラマブルスイッチＰＲ［ｓ，３］とが設定されている。なお、配線ＸＬ［ｓ］は、プログラマブルスイッチＰＲ［ｓ，１］を介して、演算回路ＭＡ［ｓ，１］の端子ＳＩと導通状態になっている。このように、本動作方法では、ＭＡＣアレイＭＡＲの各行において、演算回路ＭＡが直列に導通状態となるように、プログラマブルスイッチＰＲが設定されているものとする。
　また、本動作方法におけるＭＡＣアレイＭＡＲは、具体的には、図１９Ｂに示すとおり、ＭＡＣアレイＭＡＲの１行に含まれている演算回路ＭＡ［ｓ，１］乃至演算回路ＭＡ［ｓ，９］において、演算回路ＭＡの端子ＡＯが別の演算回路ＭＡの端子ＡＩと導通状態となり、かつ、ある演算回路ＭＡの端子ＡＯから出力されたデータが異なる複数の演算回路ＭＡを介して、元の演算回路ＭＡの端子ＡＩに入力されるように、プログラマブルスイッチＰＣが設定されている。例えば、演算回路ＭＡ［ｓ，９］の端子ＡＯは、演算回路ＭＡ［ｓ，８］の端子ＡＩと導通状態となるように、プログラマブルスイッチＰＲ［ｓ，９］とプログラマブルスイッチＰＲ［ｓ，８］とが設定されている。また、例えば、演算回路ＭＡ［ｓ，８］の端子ＡＯは、演算回路ＭＡ［ｓ，７］の端子ＡＩと導通状態となるように、プログラマブルスイッチＰＲ［ｓ，８］とプログラマブルスイッチＰＲ［ｓ，７］とが設定されている。更に、演算回路ＭＡ［ｓ，１］の端子ＡＯは、演算回路ＭＡ［ｓ，９］の端子ＡＩと導通状態となるように、プログラマブルスイッチＰＲ［ｓ，１］とプログラマブルスイッチＰＲ［ｓ，９］とが設定されている。つまり、本動作方法では、ＭＡＣアレイＭＡＲの各行の演算回路ＭＡにおいて、演算回路ＭＡから出力されたデータが同じ行の他の演算回路ＭＡに循環するように、プログラマブルスイッチＰＲ［ｓ，１］乃至プログラマブルスイッチＰＲ［ｓ、９］が設定されているものとする。なお、本動作方法では、演算回路ＭＡ［ｓ，１０］は使用しないため、演算回路ＭＡ［ｓ，１０］は、プログラマブルスイッチＰＲ［ｓ，１０］によって、他の演算回路ＭＡと非導通状態となっている。
　また、本動作方法におけるＭＡＣアレイＭＡＲは、具体的には、図２０に示すとおり、ＭＡＣアレイＭＡＲのｔ列目（ここでのｔは１以上１０以下の整数である。）に含まれている演算回路ＭＡにおいて、演算回路ＭＡの端子ＭＯは、その隣の演算回路ＭＡの端子ＭＩと導通状態となるように、プログラマブルスイッチＰＣが設定されている。例えば、演算回路ＭＡ［１，ｔ］の端子ＭＯは、演算回路ＭＡ［２，ｔ］の端子ＭＩと導通状態となるように、プログラマブルスイッチＰＣ［１，ｔ］とプログラマブルスイッチＰＣ［２，ｔ］とが設定されている。また、例えば、演算回路ＭＡ［２，ｔ］の端子ＭＯは、演算回路ＭＡ［３，ｔ］の端子ＭＩと導通状態となるように、プログラマブルスイッチＰＣ［２，ｔ］とプログラマブルスイッチＰＣ［３，ｔ］とが設定されている。なお、配線ＹＬ［ｔ］は、プログラマブルスイッチＰＣ［９，ｔ］を介して、演算回路ＭＡ［９，ｔ］の端子ＭＯと導通状態となっている。このように、本動作方法では、ＭＡＣアレイＭＡＲの各列において、演算回路ＭＡが直列に導通状態となるように、プログラマブルスイッチＰＣが設定されているものとする。
　図２１は、時刻Ｔ２１から時刻Ｔ４１までの間、及びその近傍の時刻における、演算回路ＭＡ［１，１］が有する、端子ＳＩ、端子ＳＯ、端子ＡＩ（加算器の端子ＳＴ）、端子ＡＯ、端子ＭＯ、乗算器ＭＰの端子ＸＩ及び端子ＷＩ、加算器の端子ＴＴ、及びレジスタＲＧ４の端子ＩＴ４に入力されるデータの変化を示したタイミングチャートである。また、図２１には、配線ＣＫＬ、配線ＳＬＴ、配線ＳＥＬ、及び配線ＵＲＳＴの電位の変化も示している。なお、図２１の“ｈｉｇｈ”は高レベル電位を表し、“ｌｏｗ”は低レベル電位を表している。
　以下に、図２１のタイミングチャートを用いながら、ＭＡＣアレイＭＡＲで行われる演算方法について、説明する。なお、当該演算方法は、特に断らない限り、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］で行われているものとする。
［ステップ０：初期化］
　初めに、演算装置１００において初期化動作が行われる。具体的には、時刻Ｔ２１より前において、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１０］のそれぞれの端子ＳＩ、端子ＳＯ、端子ＸＴ、端子ＷＴ、端子ＡＩ（端子ＳＴ）、端子ＴＴ、及び端子ＡＯには、初期化用のデータが入力されていることが好ましい（図２１に図示しない）。初期化用のデータとしては、例えば“０”の値のデータとすることができる。また、配線ＵＲＳＴの電位を低レベル電位から高レベル電位に変化させて、レジスタＲＧ３によって端子ＡＯの電位を適正にする。このときの端子ＡＯの電位としては、例えば“０”の値に応じた電位とすることが好ましい。また、配線ＵＲＳＴの電位が低レベル電位のときに、配線ＳＥＬの電位を高レベル電位として、レジスタＲＧ４によって端子ＭＯの電位を適正にする。このときの端子ＭＯの電位としては、例えば“０”の値に応じた電位とすることが好ましい。
［ステップ１：画像データの入力］
　次に、演算装置１００のＭＡＣアレイＭＡＲの演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１０］のそれぞれに、画像データＩＰＤの画素データｐｉｘが入力される。なお、ここでの画像データＩＰＤは、一例として、上述した演算方法と同様に、図１０Ａに示すとおり、ｍ行ｎ列の複数の画素データｐｉｘ［１，１］乃至画素データｐｉｘ［ｍ，ｎ］によって構成されているものとする。
　画像データＩＰＤは、一例として、演算装置１００の記憶部ＭＥＭＤから読み出される。
　上述した演算方法と同様に、本動作方法においても、ＭＡＣアレイＭＡＲには、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［９，ｐ］が電気的に接続されている。そのため、ＭＡＣアレイＭＡＲのｓ行目には、レジスタＲＧ［ｓ，１］乃至レジスタＲＧ［ｓ，ｐ］を介して、画素データｐｉｘが入力される。
　レジスタＲＧ［ｓ，１］乃至レジスタＲＧ［ｓ，ｐ］は、配線ＣＫＬにおいて、クロック信号として、例えば、低レベル電位から高レベル電位への電位変化が入力される度に、記憶部ＭＥＭＤから読み出された複数の画素データｐｉｘを、順次送信する。また、上述したとおり、ｓ行目の演算回路ＭＡ［ｓ，１］乃至演算回路ＭＡ［ｓ，１０］は、端子ＳＩを入力端子とし、端子ＳＯを出力端子とする、レジスタとしての機能を有するため、レジスタＲＧ［ｓ，ｐ］に送られた画素データｐｉｘは、クロック信号に応じて順次、演算回路ＭＡ［ｓ，１］乃至演算回路ＭＡ［ｓ，１０］に送信される。
　本動作方法では、画素データｐｉｘのＭＡＣアレイＭＡＲへの送信としては、図２２Ａに示すとおり、各行に同じタイミングで、演算回路ＭＡの同じ列に同一の画素データｐｉｘを入力するようにしている。なお、図２２Ａでは、時刻Ｔ２３における画素データｐｉｘのＭＡＣアレイＭＡＲへの入力を示している。具体的には、例えば、画素データｐｉｘ［１，１］は、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［９，２］のそれぞれのレジスタＲＧ１によって保持されて、演算回路ＭＡ［１，２］乃至演算回路ＭＡ［９，２］のそれぞれの端子ＳＯに出力されている。同様に、画素データｐｉｘ［１，２］は、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］のそれぞれのレジスタＲＧ１によって保持されている。なお、ＭＡＣアレイＭＡＲの外部のレジスタＲＧ［１，ｐ］乃至レジスタＲＧ［９，ｐ］は、画素データｐｉｘ［１，３］を保持し、画素データｐｉｘ［１，３］を演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］に入力している。なお、図２２Ａでは、演算回路ＭＡ［１，１０］乃至演算回路ＭＡ［９，１０］などを図示していない。
　図２２Ａに示す段階から、クロック信号として低レベル電位から高レベル電位への電位変化が６回起きることによって、画素データｐｉｘ［３，３］は、図２２Ｂに示すとおり、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，１］の端子ＳＩに入力される。なお、このときの時刻を、時刻Ｔ２９とする。
　なお、画素データｐｉｘ［１，１］が演算回路ＭＡ［１，９］乃至演算回路ＭＡ［９，９］のレジスタＲＧ１に保持されるまでは、配線ＳＬＴには低レベル電位が入力されている。つまり、画素データｐｉｘ［１，１］が、ＭＡＣアレイＭＡＲに入力されてから演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，９］のレジスタＲＧ１に保持されるまでの間は、レジスタＲＧ２は、端子ＩＴ２から画素データｐｉｘを取得しない。
　ところで、演算回路ＭＡ［１，９］乃至演算回路ＭＡ［９，９］のレジスタＲＧ１に画素データｐｉｘ［１，１］が保持された後に、一時的に配線ＳＬＴに高レベル電位を入力する（このときの時刻を時刻Ｔ３１とする）。このときに、クロック信号として低レベル電位から高レベル電位への電位変化が起きることで、レジスタＲＧ２は、演算回路ＭＡ［１，９］乃至演算回路ＭＡ［９，９］のそれぞれのレジスタＲＧ２の端子ＩＴ２に入力されている画素データｐｉｘ［１，１］を保持して、端子ＯＴ２に画素データｐｉｘ［１，１］を出力する。なお、演算回路ＭＡ［１，９］乃至演算回路ＭＡ［９，９］のそれぞれのレジスタＲＧ２に画素データｐｉｘ［１，１］が保持された後は、配線ＳＬＴには低レベル電位が入力される。これは、クロック信号として低レベル電位から高レベル電位への電位変化が起きた時に、レジスタＲＧ２に保持されている画素データｐｉｘ［１，１］が書き換わることを防ぐために行っている。
　ＭＡＣアレイＭＡＲにおいて、演算回路ＭＡ［１，９］乃至演算回路ＭＡ［９，９］以外の演算回路についても同様に、時刻Ｔ３１で、一時的に配線ＳＬＴに高レベル電位を入力する。これによって、時刻Ｔ３１における、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［９，８］のそれぞれのレジスタＲＧ２の端子ＩＴ２に入力されている画素データｐｉｘを保持して、端子ＯＴ２に画素データｐｉｘを出力する。例えば、演算回路ＭＡ［９，１］のレジスタＲＧ２の端子ＩＴ２には、画素データｐｉｘ［３，３］が入力されているため、このとき配線ＳＬＴに高レベル電位が入力されることで、端子ＯＴ２に画素データｐｉｘ［３，３］が出力される。
［ステップ２：フィルタ値の読み出し］
　また、時刻Ｔ３１のときに、演算装置１００のＭＡＣアレイＭＡＲの演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれにおいて、記憶部ＯＳＭからフィルタ値が読み出される。また、当該フィルタ値は、フィルタｆｉｌＣｔに含まれている行列の一成分とする。また、ここでは、当該行列は、図９Ａに示すｆｉｌｔと同様の３行３列の行列とする。なお、一例として、ＭＡＣアレイＭＡＲの１行目の演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，１０］のそれぞれの記憶部ＯＳＭからは、コンテキストＣＴＥＸ１に対応するフィルタ値が読み出されるものとする。
　コンテキストＣＴＥＸ１に対応するフィルタ値とは、図２３のとおり、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの記憶部ＯＳＭから読み出される、コンテキストＣＴＥＸ１で指し示したブロック中の値としている。なお、図２３には、コンテキストＣＴＥＸ１だけでなく、コンテキストＣＴＥＸ２乃至コンテキストＣＴＥＸ９のそれぞれに対応するフィルタ値も示している。
　具体的には、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの記憶部ＯＳＭにコンテキストＣＴＥＸ１の信号が与えられることで、演算回路ＭＡ［１，９］の記憶部ＯＳＭからはｆｉｌＣ１［１，１］が読み出され、演算回路ＭＡ［１，８］の記憶部ＯＳＭからはｆｉｌＣ２［１，２］が読み出され演算回路ＭＡ［１，７］の記憶部ＯＳＭからはｆｉｌＣ３［１，３］が読み出され、演算回路ＭＡ［１，６］の記憶部ＯＳＭからはｆｉｌＣ４［２，１］が読み出され、演算回路ＭＡ［１，５］の記憶部ＯＳＭからはｆｉｌＣ５［２，２］が読み出され、演算回路ＭＡ［１，４］の記憶部ＯＳＭからはｆｉｌＣ６［２，３］が読み出され演算回路ＭＡ［１，３］の記憶部ＯＳＭからはｆｉｌＣ７［３，１］が読み出され、演算回路ＭＡ［１，２］の記憶部ＯＳＭからはｆｉｌＣ８［３，２］が読み出され、演算回路ＭＡ［１，１］の記憶部ＯＳＭからはｆｉｌＣ９［３，３］が読み出される。
［ステップ３：画素データとフィルタ値との乗算］
　次に、ＭＡＣアレイＭＡＲの１行目の演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの乗算器ＭＰで行われる、画素データとフィルタ値について説明する。
　例えば、演算回路ＭＡ［１，９］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌＣ１［１，１］が入力されている。また、レジスタＲＧ２には、画素データｐｉｘ［１，１］が保持されているため、乗算器ＭＰの端子ＸＩには、画素データｐｉｘ［１，１］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌＣ１［１，１］×ｐｉｘ［１，１］が出力される。また、加算器ＡＤの端子ＳＴには、初期値として“０”のデータが入力されるものとする。これにより、加算器ＡＤの端子ＦＴに、ｆｉｌＣ１［１，１］×ｐｉｘ［１，１］が入力されることで、加算器ＡＤの端子ＴＴには、ｆｉｌＣ１［１，１］×ｐｉｘ［１，１］が出力される。なお、本動作例では、Ａ１［１］＝ｆｉｌＣ１［１，１］×ｐｉｘ［１，１］とする。Ａ１［１］は、演算回路ＭＡ［１，９］のレジスタＲＧ３の端子ＩＴ３に入力される。
　また、例えば、演算回路ＭＡ［１，１］において、乗算器ＭＰの端子ＷＩには、フィルタ値としてｆｉｌＣ９［３，３］が入力されている。また、レジスタＲＧ２には、画素データｐｉｘ［３，３］が保持されているため、乗算器ＭＰの端子ＸＩには、画素データｐｉｘ［３，３］が入力されている。これにより、乗算器ＭＰの端子ＺＯには、ｆｉｌＣ１［３，３］×ｐｉｘ［３，３］が出力される。また、加算器ＡＤの端子ＳＴには、初期値として“０”のデータが入力されるものとする。これにより、加算器ＡＤの端子ＦＴに、ｆｉｌＣ９［３，３］×ｐｉｘ［３，３］が入力されることで、加算器ＡＤの端子ＴＴには、ｆｉｌＣ９［３，３］×ｐｉｘ［３，３］が出力される。なお、本動作例では、Ａ９［１］＝ｆｉｌＣ９［３，３］×ｐｉｘ［３，３］とする。Ａ９［１］は、演算回路ＭＡ［１，１］のレジスタＲＧ３の端子ＩＴ３に入力される。
　演算回路ＭＡ［１，２］乃至演算回路ＭＡ［１，８］についても、演算回路ＭＡ［１，９］及び演算回路ＭＡ［１，１］と同様の演算が行われる。このとき、それぞれの加算器ＡＤから出力される乗算結果は、それぞれのレジスタＲＧ３の端子ＩＴ３に入力される。次の表には、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのレジスタＲＧ３の端子ＩＴ３に入力される乗算結果を示している。なお、それぞれの乗算結果を、Ａ９［１］、Ａ８［１］、Ａ７［１］、Ａ６［１］、Ａ５［１］、Ａ４［１］、Ａ３［１］、Ａ２［１］とする。
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［ステップ４：フィルタ値の切り替えと演算結果の加算］
　ここで、クロック信号として、低レベル電位から高レベル電位への電位変化が起きた時、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのレジスタＲＧ３は、端子ＩＴ３に入力された加算データを保持して、レジスタＲＧ３の端子ＯＴ３に当該加算データを出力する（このときの時刻を、時刻Ｔ３２とする）。これにより、図２４Ａに示すとおり、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの端子ＡＯから、Ａ９［１］、Ａ８［１］、Ａ７［１］、Ａ６［１］、Ａ５［１］、Ａ４［１］、Ａ３［１］、Ａ２［１］、Ａ１［１］が出力される。
　Ａ１［１］は演算回路ＭＡ［１，８］の端子ＡＩに入力され、Ａ２［１］は演算回路ＭＡ［１，７］の端子ＡＩに入力され、Ａ３［１］は演算回路ＭＡ［１，６］の端子ＡＩに入力され、Ａ４［１］は演算回路ＭＡ［１，５］の端子ＡＩに入力され、Ａ５［１］は演算回路ＭＡ［１，４］の端子ＡＩに入力され、Ａ６［１］は演算回路ＭＡ［１，３］の端子ＡＩに入力され、Ａ７［１］は演算回路ＭＡ［１，２］の端子ＡＩに入力され、Ａ８［１］は演算回路ＭＡ［１，１］の端子ＡＩに入力され、Ａ９［１］は演算回路ＭＡ［１，９］の端子ＡＩに入力される。
　また、このとき、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれにおいて、記憶部ＯＳＭからは、図２３に示すコンテキストＣＮＴＸ２に対応するフィルタ値が読み出されるものとする。
　具体的には、演算回路ＭＡ［１，８］の記憶部ＯＳＭからはｆｉｌＣ１［１，２］が読み出され演算回路ＭＡ［１，７］の記憶部ＯＳＭからはｆｉｌＣ２［１，３］が読み出され、演算回路ＭＡ［１，６］の記憶部ＯＳＭからはｆｉｌＣ３［２，１］が読み出され、演算回路ＭＡ［１，５］の記憶部ＯＳＭからはｆｉｌＣ４［２，２］が読み出され、演算回路ＭＡ［１，４］の記憶部ＯＳＭからはｆｉｌＣ５［２，３］が読み出され演算回路ＭＡ［１，３］の記憶部ＯＳＭからはｆｉｌＣ６［３，１］が読み出され、演算回路ＭＡ［１，２］の記憶部ＯＳＭからはｆｉｌＣ７［３，２］が読み出され、演算回路ＭＡ［１，１］の記憶部ＯＳＭからはｆｉｌＣ８［３，３］が読み出され、演算回路ＭＡ［１，９］の記憶部ＯＳＭからはｆｉｌＣ９［１，１］が読み出されるものとする。
　これにより、ステップ３と同様に、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれにおいて、乗算器ＭＰの端子ＸＩに、レジスタＲＧ２によって保持された画素データｐｉｘが入力され、乗算器ＭＰの端子ＷＩに、変更されたフィルタ値が入力されるため、乗算器ＭＰの端子ＺＯから、画素データとフィルタ値との乗算結果が出力される。
　さらに、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの加算器ＡＤにおいて、加算器ＡＤの端子ＦＴに当該乗算結果が入力され、加算器ＡＤの端子ＳＴには、端子ＡＩに入力されたデータが入力される。そのため、加算器ＡＤの端子ＴＴから出力される加算データは、次の表のとおりとなる。なお、それぞれの乗算結果を、Ａ８［２］、Ａ７［２］、Ａ６［２］、Ａ５［２］、Ａ４［２］、Ａ３［２］、Ａ２［２］、Ａ１［２］、Ａ９［２］とする。
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　そして、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのレジスタＲＧ３の端子ＩＴ３に、Ａ８［２］、Ａ７［２］、Ａ６［２］、Ａ５［２］、Ａ４［２］、Ａ３［２］、Ａ２［２］、Ａ１［２］、Ａ９［２］が入力される。
　なお、ここで、クロック信号として、低レベル電位から高レベル電位への電位変化が起きた時、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのレジスタＲＧ３は、図２４Ｂに示すとおり、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの端子ＡＯから、Ａ８［２］、Ａ７［２］、Ａ６［２］、Ａ５［２］、Ａ４［２］、Ａ３［２］、Ａ２［２］、Ａ１［２］、Ａ９［２］が出力される。
［ステップ５：ステップ４の繰り返し］
　ステップ４の動作である、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのレジスタＲＧ３に入力されたデータの保持とレジスタＲＧ３の端子ＯＴ３に当該データの出力、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの記憶部ＯＳＭからの対応するフィルタ値の読み出し、そしてフィルタ値と画素データｐｉｘとの乗算結果を当該データへの足し合わせを繰り返し行う。特に、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの記憶部ＯＳＭから読み出されるフィルタ値としては、図２３のコンテキストＣＮＴＸ３乃至コンテキストＣＮＴＸ９を順次選択すればよい。
　例えば、演算回路ＭＡ［１，１］では、時刻Ｔ３３から時刻Ｔ４０までの間において、記憶部ＯＳＭから読み出されるフィルタ値としては、図２３のコンテキストＣＮＴＸ３乃至コンテキストＣＮＴＸ９を順次選択していき、ｆｉｌＣ７［３，３］、ｆｉｌＣ６［３，３］、ｆｉｌＣ５［３，３］、ｆｉｌＣ４［３，３］、ｆｉｌＣ３［３，３］、ｆｉｌＣ２［３，３］、ｆｉｌＣ１［３，３］と切り替わっている。そして、演算回路ＭＡ［１，１］は、コンテキストＣＮＴＸ３乃至コンテキストＣＮＴＸ９のそれぞれにおける演算によって、端子ＡＯからＡ７［３］、Ａ６［４］、Ａ５［５］、Ａ４［６］、Ａ３［７］、Ａ２［８］、Ａ１［９］を出力する。
　上記より、時刻Ｔ４０の段階では、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのレジスタＲＧ３の端子ＩＴ３に、Ａ１［９］、Ａ９［９］、Ａ８［９］、Ａ７［９］、Ａ６［９］、Ａ５［９］、Ａ４［９］、Ａ３［９］、Ａ２［９］が入力される。
　一例として、Ａ１［９］は、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］によって、フィルタ値と、画素データｐｉｘと、の積和演算の結果の値である。具体的には、Ａ１［９］は、上述の動作より、Ａ１［９］＝ｆｉｌＣ１［１，１］×ｐｉｘ［１，１］＋ｆｉｌＣ１［１，２］×ｐｉｘ［１，２］＋ｆｉｌＣ１［１，３］×ｐｉｘ［１，３］＋ｆｉｌＣ１［２，１］×ｐｉｘ［２，１］＋ｆｉｌＣ１［２，２］×ｐｉｘ［２，２］＋ｆｉｌＣ１［２，３］×ｐｉｘ［２，３］＋ｆｉｌＣ１［３，１］×ｐｉｘ［３，１］＋ｆｉｌＣ１［３，２］×ｐｉｘ［３，２］＋ｆｉｌＣ１［３，３］×ｐｉｘ［３，３］となる。
　つまり、Ａ１［９］は、画像データＩＰＤの画素データｐｉｘ［１，１］乃至画素データｐｉｘ［１，３］、画素データｐｉｘ［２，１］乃至画素データｐｉｘ［２，３］、及び画素データｐｉｘ［３，１］乃至画素データｐｉｘ［３，３］の領域を、フィルタｆｉｌＣ１による畳み込みを行って得られた値となる。
　また、同様に、Ａ９［９］は、上述の動作より、Ａ９［９］＝ｆｉｌＣ９［３，３］×ｐｉｘ［３，３］＋ｆｉｌＣ９［１，１］×ｐｉｘ［１，１］＋ｆｉｌＣ９［１，２］×ｐｉｘ［１，２］＋ｆｉｌＣ９［１，３］×ｐｉｘ［１，３］＋ｆｉｌＣ９［２，１］×ｐｉｘ［２，１］＋ｆｉｌＣ９［２，２］×ｐｉｘ［２，２］＋ｆｉｌＣ９［２，３］×ｐｉｘ［２，３］＋ｆｉｌＣ９［３，１］×ｐｉｘ［３，１］＋ｆｉｌＣ９［３，２］×ｐｉｘ［３，２］となる。
　つまり、Ａ９［９］は、画像データＩＰＤの画素データｐｉｘ［１，１］乃至画素データｐｉｘ［１，３］、画素データｐｉｘ［２，１］乃至画素データｐｉｘ［２，３］、及び画素データｐｉｘ［３，１］乃至画素データｐｉｘ［３，３］の領域を、フィルタｆｉｌＣ９による畳み込みを行って得られた値となる。
　したがって、Ａ２［９］乃至Ａ８［９］のそれぞれは、Ａ１［９］及びＡ９［９］と同様に、画像データＩＰＤの画素データｐｉｘ［１，１］乃至画素データｐｉｘ［１，３］、画素データｐｉｘ［２，１］乃至画素データｐｉｘ［２，３］、及び画素データｐｉｘ［３，１］乃至画素データｐｉｘ［３，３］の領域を、フィルタｆｉｌＣ２乃至フィルタｆｉｌＣ８による畳み込みを行って得られた値となる。
［ステップ６：積和演算の結果の出力］
　ステップ６では、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの端子ＭＯから積和演算の値が出力される。具体的には、時刻Ｔ４０において、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのセレクタＳＬＣの制御端子に高レベル電位が入力されているため、第１入力端子と出力端子との間が導通状態になり、第２入力端子と出力端子との間が非導通状態になる。これにより、レジスタＲＧ３の端子ＯＴ３とレジスタＲＧ４の端子ＩＴ４との間が導通状態となる。
　また、このときに、クロック信号として低レベル電位から高レベル電位への電位変化が起きることで、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのレジスタＲＧ３の端子ＩＴ３に入力されたデータが保持されて、レジスタＲＧ３の端子ＯＴ３に当該データが出力される。このため、当該データは、レジスタＲＧ４の端子ＩＴ４に入力される。
　つまり、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのレジスタＲＧ３にＡ１［９］、Ａ９［９］、Ａ８［９］、Ａ７［９］、Ａ６［９］、Ａ５［９］、Ａ４［９］、Ａ３［９］、Ａ２［９］が保持されて、それぞれのデータは、レジスタＲＧ４の端子ＩＴ４に入力される。
　また、更に、クロック信号として低レベル電位から高レベル電位への電位変化が起きることで（このときの時刻をＴ４１とする）、レジスタＲＧ４の端子ＩＴ４に入力されたデータは、レジスタＲＧ４によって保持されて、レジスタＲＧ４の端子ＯＴ４に当該データが出力される。このため、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれのレジスタＲＧ４から出力される、Ａ１［９］、Ａ９［９］、Ａ８［９］、Ａ７［９］、Ａ６［９］、Ａ５［９］、Ａ４［９］、Ａ３［９］、Ａ２［９］は、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］の端子ＭＯから出力される。
　また、ステップ６では、ＭＡＣアレイＭＡＲの演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］以外の演算回路ＭＡのそれぞれのセレクタＳＬＣにおいて、制御端子に低レベル電位が入力される。このため、第１入力端子と出力端子との間が非導通状態になり、第２入力端子と出力端子との間が導通状態になる。これにより、該当する演算回路ＭＡの端子ＭＩとレジスタＲＧ４の端子ＩＴ４との間が導通状態となる。
　また、前述した通り、本動作方法におけるＭＡＣアレイＭＡＲのプログラマブルスイッチＰＣ［１，ｔ］乃至プログラマブルスイッチＰＣ［９，ｔ］のそれぞれは、図２０に示す設定となっているため、ＭＡＣアレイＭＡＲの１列目において、演算回路ＭＡ［１，１］の端子ＭＯは、演算回路ＭＡ［２，１］乃至演算回路ＭＡ［８，１］を介して演算回路ＭＡ［９，１］の端子ＭＩと導通状態となる。また、他の列についても同様に、ＭＡＣアレイＭＡＲの同じ列において、１行目に位置する演算回路ＭＡの端子ＭＯは、２行目から８行目の演算回路ＭＡを介して９行目の演算回路ＭＡの端子ＭＩと導通状態となる。
　そのため、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］のそれぞれの端子ＭＯからＡ１［９］、Ａ９［９］、Ａ８［９］、Ａ７［９］、Ａ６［９］、Ａ５［９］、Ａ４［９］、Ａ３［９］、Ａ２［９］が出力されてから、クロック信号として低レベル電位から高レベル電位への電位変化が８回起きることで、図２４Ｃに示す通り、演算回路ＭＡ［９，１］乃至演算回路ＭＡ［９，９］のそれぞれの端子ＭＯから、Ａ１［９］、Ａ９［９］、Ａ８［９］、Ａ７［９］、Ａ６［９］、Ａ５［９］、Ａ４［９］、Ａ３［９］、Ａ２［９］が出力される。
　一方、ＭＡＣアレイＭＡＲの演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］以外の演算回路ＭＡにおいて、それぞれのセレクタＳＬＣにおいて、制御端子に低レベル電位が入力されているため、第１入力端子と出力端子との間が非導通状態になっている。このため、ＭＡＣアレイＭＡＲの演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，９］以外の演算回路ＭＡは、上述したＡ１［９］、Ａ９［９］、Ａ８［９］、Ａ７［９］、Ａ６［９］、Ａ５［９］、Ａ４［９］、Ａ３［９］、Ａ２［９］などの演算結果の出力を行うことと同時に、演算を同時に行うことができる。そのため、ＭＡＣアレイＭＡＲの１行目以外の演算回路ＭＡには、例えば、画像データＩＰＤの画像データＩＰＤの画素データｐｉｘ［１，１］乃至画素データｐｉｘ［１，３］、画素データｐｉｘ［２，１］乃至画素データｐｉｘ［２，３］、及び画素データｐｉｘ［３，１］乃至画素データｐｉｘ［３，３］以外の領域に対して畳み込みの演算を行ってもよい。
　また、図２１のタイミングチャートに示しているとおり、乗算器ＭＰ及び加算器ＡＤによる演算を行っている最中に、具体的には、時刻Ｔ３０から時刻Ｔ３９までの間に、レジスタＲＧ［１，ｐ］乃至レジスタＲＧ［９，ｐ］からＭＡＣアレイＭＡＲに、次の演算を行うための画素データｐｉｘ［１，２］乃至画素データｐｉｘ［１，４］、画素データｐｉｘ［２，２］乃至画素データｐｉｘ［２，４］、及び画素データｐｉｘ［３，２］乃至画素データｐｉｘ［３，４］を順次送信してもよい。この動作を行うことにより、画素データｐｉｘ［１，１］乃至画素データｐｉｘ［１，３］、画素データｐｉｘ［２，１］乃至画素データｐｉｘ［２，３］、及び画素データｐｉｘ［３，１］乃至画素データｐｉｘ［３，３］に対する畳み込みの演算が終わった後に、すぐに画素データｐｉｘ［１，２］乃至画素データｐｉｘ［１，４］、画素データｐｉｘ［２，２］乃至画素データｐｉｘ［２，４］、及び画素データｐｉｘ［３，２］乃至画素データｐｉｘ［３，４］に対する畳み込みの演算を同じ要領で行うことができる。また、画素データを演算中に送信しておくことでデータ転送待ちの時間を低減できるため、演算効率を向上させることができる。
　演算回路ＭＡ［９，１］乃至演算回路ＭＡ［９，１０］から出力された畳み込みの演算結果は、回路ＡＦ［１］乃至回路ＡＦ［１０］によって、活性化関数、プーリング層などによる処理が行われていてもよい。なお、当該処理については、前述した動作方法の説明を参酌する。
　本動作方法によっても、前述した動作方法と同様に、画像データＩＰＤにたいしてフィルタｆｉｌＣｔによる畳み込み処理を行うことで、フィルタ値ｆｉｌＣｔに依存する特徴的な部分のみを抽出した画像データ（特徴マップ）を生成することができる。
　なお、前述した動作方法は、画像データの畳み込みの演算だけでなく、ＦＮＮの演算にも適用することができる。
　例えば、第（ｋ−１）層のｍ個（ここでのｍは１以上の整数とする。）のニューロンＮ（ｋ−１） １乃至ニューロンＮ（ｋ−１） ｍから、第ｋ層のｎ個（ここでのｎは１以上の整数とする。）のニューロンＮ（ｋ） １乃至ニューロンＮ（ｋ） ｎに信号が送られる場合を考える。第（ｋ−１）層のニューロンＮ（ｋ−１） ｉ（ここでのｉは１以上ｍ以下の整数である。）から送信される信号をｚ（ｋ−１） ｉとし、第（ｋ−１）層のニューロンＮ（ｋ−１） ｉと第ｋ層のニューロンＮ（ｋ） ｊとの間の重み係数をｗ（ｋ−１） ｉ （ｋ） ｊとすると、第（ｋ−１）層のニューロンＮ（ｋ−１） １乃至ニューロンＮ（ｋ−１） ｍから第ｋ層のニューロンＮ（ｋ） ｊに入力される信号と重み係数との積の総和は、Ｓ（ｋ） ｊ＝Σｗ（ｋ−１） ｉ （ｋ） ｊ×ｚ（ｋ−１） ｉ（Σはｉについて１からｍまでの総和）となる。
　ここで、第ｋ層のニューロンＮ（ｋ） １乃至ニューロンＮ（ｋ） ｎのそれぞれについてのＳ（ｋ） ｊを演算する方法について説明する。演算装置１００に含まれているＭＡＣアレイＭＡＲの１行の演算回路ＭＡのレジスタＲＧ２にｚ（ｋ−１） ｉを保持する。具体的には、例えば、図２６には、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，１０］のそれぞれのレジスタＲＧ２にｚ（ｋ−１） １０乃至ｚ（ｋ−１） １を保持している。
　次に、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，１０］のそれぞれの記憶部ＯＳＭから読み出されるデータを重み係数として、一例として、コンテキストＣＮＴＸＦ１乃至コンテキストＣＮＴＸＦ１０を設定する。コンテキストＣＮＴＸＦ１乃至コンテキストＣＮＴＸＦ１０としては、例えば、図２６に示すとおりに設定すればよい。このように、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，１０］のそれぞれのレジスタＲＧ２にｚ（ｋ−１） １０乃至ｚ（ｋ−１） １を保持し、記憶部ＯＳＭから読み出す重み係数を図２６のとおりにコンテキストＣＮＴＸＦ１乃至コンテキストＣＮＴＸＦ１０を設定することによって、上述した畳み込みの演算と同様に、ＦＮＮの演算を行うことができる。
　なお、図２６は、第ｋ層のニューロンの数としてｎ＝１０である場合について示しているが、ｎが１０でない場合は、コンテキストの数をｎの数だけ設定すればよい。また、図２６は、第（ｋ−１）層のニューロンの数としてｍ＝１０である場合について示しているが、ｍが１０よりも小さい場合は、演算に用いる演算回路ＭＡの数を少なくすればよい。また、ｍが１０よりも大きい場合は、ニューロンの信号ｚ（ｋ−１） １乃至ｚ（ｋ−１） １０と重み係数の積和の演算を行っているときに、演算回路ＭＡ［１，１］乃至演算回路ＭＡ［１，１０］のそれぞれのレジスタＲＧ１に次に演算を行うニューロンの信号をあらかじめ保持しておけばよい。
　また、本発明の一態様の半導体装置の動作方法は、上述した方法に限定されない。本発明の一態様の半導体装置の動作方法は、状況に応じて、変更することができる。例えば、図１９Ｂに示す、プログラマブルスイッチＰＲによって設定されるＭＡＣアレイＭＡＲの構成を、図２５に示す、プログラマブルスイッチＰＲによって設定されるＭＡＣアレイＭＡＲの構成に変更してもよい。
　図２５に示すＭＡＣアレイＭＡＲの構成は、演算回路ＭＡの端子ＡＯが、２個隣の演算回路ＭＡの端子ＡＩと導通状態となるように、プログラマブルスイッチＰＲ［ｓ，１］乃至プログラマブルスイッチＰＲ［ｓ，９］が設定されている。なお、演算回路ＭＡ［ｓ，１］と演算回路ＭＡ［ｓ，２］については、演算回路ＭＡ［ｓ，２］の端子ＡＯと演算回路ＭＡ［ｓ，１］の端子ＡＩとの間が導通状態になるように、プログラマブルスイッチＰＲ［ｓ，２］とプログラマブルスイッチＰＲ［ｓ，１］とが設定され、演算回路ＭＡ［ｓ，８］と演算回路ＭＡ［ｓ，９］については、演算回路ＭＡ［ｓ，９］の端子ＡＯと演算回路ＭＡ［ｓ，８］の端子ＡＩとの間が導通状態になるように、プログラマブルスイッチＰＲ［ｓ，９］とプログラマブルスイッチＰＲ［ｓ，８］とが設定されている。
　図１９Ｂに示す構成では、演算回路ＭＡ［ｓ，１］の端子ＡＯと演算回路ＭＡ［ｓ，９］の端子ＡＩとの間の距離が長くなるため、信号の遅延が発生する場合があるが、図２５に示す構成では、演算回路ＭＡ間の距離を平均的に短くすることができるため、信号の遅延を抑制することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、上述した実施の形態で説明した記憶部ＯＳＭに適用できる記憶回路について説明する。
　記憶部ＯＳＭとしては、例えば、レジスタ、フリップフロップ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などを適用することができる。また、例えば、フラッシュメモリなどを適用してもよい。
　また、記憶部ＯＳＭとしては、例えば、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）（登録商標）、又はＮＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）（登録商標）を適用してもよい。
　図２７Ａには、ＤＯＳＲＡＭのメモリセルの回路構成の例を示している。メモリセル２２１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＶＬと接続されている。
　トランジスタＭ１は、メモリセル２２１における書き込みトランジスタとして機能する。なお、当該書き込みトランジスタは、後述するＯＳトランジスタであることが好ましい。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＶＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。
　配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　データの書き込み及び読み出しは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ１をオン状態にし、配線ＢＩＬと容量素子ＣＡの第１端子との間を導通状態にすることによって行われる。
　具体的には、データの書き込みは、配線ＢＩＬに書き込むデータに応じた電位を印加し、トランジスタＭ１を介して、容量素子ＣＡの第１端子に当該電位を書き込むことで行われる。データの書き込み後は、配線ＷＯＬに低レベル電位を印加して、トランジスタＭ１をオフ状態にすることで、当該電位をメモリセル２２１に保持することができる。
　また、データの読み出しは、初めに、配線ＢＩＬを適当な電位、例えば、低レベル電位と高レベル電位の中間の電位にプリチャージして、次に配線ＢＩＬを電気的に浮遊状態にする。そして、その後に、配線ＷＯＬに高レベル電位を印加して、トランジスタＭ１をオン状態にして、配線ＢＩＬの電位を変化させる。配線ＢＩＬの電位の変化は、容量素子ＣＡの第１端子に書き込まれた電位に応じて決まるため、変化した配線ＢＩＬの電位から、メモリセル２２１に保持されたデータを読み出すことができる。
　また、上述したメモリセル２２１は、図２７Ａに図示した回路構成に限定されず、メモリセル２２１の回路の構成を適宜変更してもよい。
　図２７Ｂには、ＮＯＳＲＡＭのメモリセルの回路構成の例を示している。メモリセル２３１は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ２は、メモリセル２３１における書き込みトランジスタとして機能する。なお、当該書き込みトランジスタは、後述するＯＳトランジスタであることが好ましい。
　また、トランジスタＭ３は、メモリセル２３１における読み出しトランジスタとして機能する。当該読み出しトランジスタは、後述するＯＳトランジスタ、又は半導体層にシリコンが含まれるトランジスタであることが好ましい。なお、本動作例において、トランジスタＭ３は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＭ３のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＯＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データ保持の最中において、配線ＣＡＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましく、データの書き込み時、データの読み出し時において、配線ＣＡＬには、高レベル電位を印加するのが好ましい。
　配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ２をオン状態にし、配線ＷＢＬと容量素子ＣＢの第１端子との間を導通状態にすることによって行われる。具体的には、トランジスタＭ２がオン状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの第１端子、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ２をオフ状態にすることによって、容量素子ＣＢの第１端子の電位、及びトランジスタＭ３のゲートの電位が保持される。
　データの読み出しは、配線ＳＯＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、及びトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３の第２端子の電位によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（又はトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（又はトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
　また、上述したメモリセル２３１は、図２７Ｂに図示した回路構成に限定されず、メモリセル２３１の回路の構成を適宜変更してもよい。例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図２７Ｃに示す。メモリセル２３２は、メモリセル２３１の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ２の第２端子、及びトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル２３２は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。
　ＤＯＳＲＡＭ、及びＮＯＳＲＡＭは、上述の通り、書き込みトランジスタとしてＯＳトランジスタを有する記憶装置である。ＯＳトランジスタの半導体層は、実施の形態３で説明する金属酸化物を有する。金属酸化物としては、例えば、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウム、スズ、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、又は複数種の元素）、亜鉛から一又は複数選ばれる材料とすることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物が、当該半導体層に含まれることによって、当該半導体層のバンドギャップを大きくすることができる。そのため、ＯＳトランジスタのオフ電流を小さくすることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例＞
　図２８に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図３０Ａはトランジスタ５００のチャネル長方向の断面図であり、図３０Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図３０Ｃはトランジスタ３００のチャネル幅方向の断面図である。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しない特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した演算装置１００、演算装置１００Ａなどに含まれるトランジスタに適用することにより、高温でも動作能力が低下しない半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００として、トランジスタＭ１、トランジスタＭ２に適用することにより、メモリセル２２１、メモリセル２３１、メモリセル２３２などに書き込んだ電位を長時間保持することができる。
　本実施の形態で説明する半導体装置は、一例として、図２８に示すようにトランジスタ３００、トランジスタ５００．容量素子６００を有する。トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明したメモリセル２３１、メモリセル２３２などに含まれる容量などとすることができる。なお、回路構成によっては、図２８に示す容量素子６００は必ずしも設けなくてもよい。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算装置１００、演算装置１００Ａなどに含まれるトランジスタなどに適用することができる。
　また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
　トランジスタ３００は、図３０Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図２８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（本明細書等では、ｎチャネル型トランジスタのみ、など同極性のトランジスタで構成される回路を意味する）とする場合、図２９に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２８において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図２８において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図２８において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図２８において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図３０Ａ、及び図３０Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
　また、図３０Ａ、及び図３０Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図３０Ａ、及び図３０Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図３０Ａ、及び図３０Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
　なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図２８、図３０Ａ、及び図３０Ｂに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３ａは、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。なお、本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ　ｖａｃａｎｃｙ）と呼称する場合がある。また、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。特に、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成して、キャリアとなる電子を生成する場合がある。これにより、トランジスタ５００は、ノーマリーオン特性になりやすくなる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
　なお、図３０Ａ、及び図３０Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。
　また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３未満であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼称する、またはＭＩＳ構造を主としたダイオード接合構造と呼称する場合がある。
　なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合や、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。
　酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
　具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。
　また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
　また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。
　これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とすることが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。
　また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
　また、図３０Ａ、及び図３０Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図３０Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とすることが好ましい。
　また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電体５６０は、図３０Ａ、及び図３０Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼称することができる。
　また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
　導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
　続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図２８では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
　次に、図２８、図２９に図示している、ＯＳトランジスタの別の構成例について説明する。
　図３１Ａ、及び図３１Ｂは、図３０Ａ、及び図３０Ｂに示すトランジスタ５００の変形例であって、図３１Ａは、トランジスタ５００のチャネル長方向の断面図であり、図３１Ｂはトランジスタ５００のチャネル幅方向の断面図である。なお、図３１Ａ、及び図３１Ｂに示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
　図３１Ａ、及び図３１Ｂに示す構成のトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図３０Ａ、及び図３０Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図３０Ａ、及び図３０Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図３０Ａ、及び図３０Ｂに示す構成のトランジスタ５００と異なる。
　図３１Ａ、及び図３１Ｂに示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体４０２が設けられている。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられている。
　図３１Ａ、及び図３１Ｂに示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
　絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
　絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
　図３２は、トランジスタ５００及びトランジスタ３００を図３１Ａ、及び図３１Ｂに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５２が設けられている。
　また、図３１Ａ、及び図３１Ｂに示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図３１Ａ、及び図３１Ｂのトランジスタ５００は、変更例として、図３３Ａ、及び図３３Ｂに示すトランジスタにすることができる。図３３Ａはトランジスタのチャネル長方向の断面図であり、図３３Ｂはトランジスタのチャネル幅方向の断面図である。図３３Ａ、及び図３３Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図３１Ａ、及び図３１Ｂに示すトランジスタと異なる。
　酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
　酸化物５３０ｃ１として、例えばＩｎ−Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
　酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図３０Ａ、及び図３０Ｂに示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
　図３３Ａ、及び図３３Ｂに示す構成のトランジスタは、例えば、図２８、図２９に示すトランジスタ３００に適用することができる。また、トランジスタ３００は、前述のとおり、上記実施の形態で説明した半導体装置、例えば、上記実施の形態で説明した演算装置１００、演算装置１００Ａなどに含まれるトランジスタなどに適用することができる。なお図３３Ａ、及び図３３Ｂに示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ３００、及びトランジスタ５００以外のトランジスタにも適用することができる。
　図３４は、トランジスタ５００を図３０Ａに示すトランジスタの構成とし、トランジスタ３００を図３３Ａに示すトランジスタ構成とした場合における、半導体装置の構成例を示す断面図である。なお、図３２と同様に、導電体５４６の側面に絶縁体５５２を設ける構成としている。図３４に示すように、本発明の一態様の半導体装置は、トランジスタ３００とトランジスタ５００を両方ともＯＳトランジスタとしつつ、トランジスタ３００とトランジスタ５００のそれぞれを異なる構成にすることができる。
　次に、図２８、図２９、図３２、及び図３４の半導体装置に適用できる容量素子について説明する。
　図３５では、図２８、図２９、図３２、及び図３４に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図３５Ａは容量素子６００Ａの上面図であり、図３５Ｂは容量素子６００Ａの一点鎖線Ｌ３−Ｌ４における断面を示した斜視図であり、図３５Ｃは容量素子６００Ａの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。
　絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
　なお、本明細書中において、酸化窒化ハフニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化ハフニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００Ａは、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図３５Ａ乃至図３５Ｃでは、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
　また、図３５では、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
　なお、図２８、図２９、図３２、図３４、図３５Ａ、図３５Ｂ、及び図３５Ｃに示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図３６Ａ乃至図３６Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
　図３６Ａは容量素子６００Ｂの上面図であり、図３６Ｂは容量素子６００Ｂの一点鎖線Ｌ３−Ｌ４における断面図であり、図３６Ｃは容量素子６００Ｂの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　図３６Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。
　また、図３６Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
　絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
　絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
　導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６２１は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
　なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
　絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。
　導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
　絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
　図３６に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図３７Ａを用いて説明を行う。図３７Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図３７Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図３７Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図３７Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図３７Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図３７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図３７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図３７Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図３７Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度（Ｉｎｔｅｎｓｉｔｙ）が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図３７Ｃに示す。図３７Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図３７Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図３７Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図３７Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図３８Ａを用いて説明する。
　図３８Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化をしてもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
　ダイシング工程を行うことにより、図３８Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図３８Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図３８Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図３８Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図３８Ｃに示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図３８Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図３８Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図３８Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図３９には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図３９に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［ウェアラブル端末］
　また、図３９には、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
［情報端末］
　また、図３９には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図３９に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図３９には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ　Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図３９には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図３９には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図３９に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図３９に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図３９では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器しては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図３９には移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該コンピュータを自動車５７００の自動運転システムに用いることができる。また、当該コンピュータを道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図３９には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成してもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図３９には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図４０Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図４０Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
　拡張デバイス６１００をＰＣなど用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
［放送システム］
　上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
　図４０Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図４０Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
　図４０Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
　電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図４０Ｂに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
　上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
　上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
　また、ＴＶ５６００側における人工知能の応用して、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［認証システム］
　上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
　図４０Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
　図４０Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＭＡＲ：ＭＡＣアレイ、ＭＥＭＤ：記憶部、ＣＴＬＲ：制御回路、ＭＡ：演算回路、ＭＡ［１，１］：演算回路、ＭＡ［２，１］：演算回路、ＭＡ［ｕ，１］：演算回路、ＭＡ［１，２］：演算回路、ＭＡ［２，２］：演算回路、ＭＡ［ｕ，２］：演算回路、ＭＡ［１，ｖ］：演算回路、ＭＡ［２，ｖ］：演算回路、ＭＡ［ｕ，ｖ］：演算回路、ＰＲ［１，１］：プログラマブルスイッチ、ＰＲ［２，１］：プログラマブルスイッチ、ＰＲ［ｕ，１］：プログラマブルスイッチ、ＰＲ［１，２］：プログラマブルスイッチ、ＰＲ［２，２］：プログラマブルスイッチ、ＰＲ［ｕ，２］：プログラマブルスイッチ、ＰＲ［１，ｖ］：プログラマブルスイッチ、ＰＲ［２，ｖ］：プログラマブルスイッチ、ＰＲ［ｕ，ｖ］：プログラマブルスイッチ、ＰＣ［１，１］：プログラマブルスイッチ、ＰＣ［２，１］：プログラマブルスイッチ、ＰＣ［ｕ，１］：プログラマブルスイッチ、ＰＣ［１，２］：プログラマブルスイッチ、ＰＣ［２，２］：プログラマブルスイッチ、ＰＣ［ｕ，２］：プログラマブルスイッチ、ＰＣ［１，ｖ］：プログラマブルスイッチ、ＰＣ［２，ｖ］：プログラマブルスイッチ、ＰＣ［ｕ，ｖ］：プログラマブルスイッチ、ＲＧ［１，１］：レジスタ、ＲＧ［１，ｐ］：レジスタ、ＲＧ［２，１］：レジスタ、ＲＧ［２，ｐ］：レジスタ、ＲＧ［ｕ，１］：レジスタ、ＲＧ［ｕ，ｐ］：レジスタ、ＡＦ［１］：回路、ＡＦ［２］：回路、ＡＦ［ｖ］：回路、ＣＫＬ：配線、ＸＬ［１］：配線、ＸＬ［２］：配線、ＸＬ［ｕ］：配線、ＹＬ［１］：配線、ＹＬ［２］：配線、ＹＬ［ｖ］：配線、ＲＧ１：レジスタ、ＲＧ２：レジスタ、ＲＧ３：レジスタ、ＲＧ４：レジスタ、ＯＳＭ：記憶部、ＭＰ：乗算器、ＡＤ：加算器、ＳＬＣ：セレクタ、ＳＩ：端子、ＳＯ：端子、ＡＩ：端子、ＡＯ：端子、ＭＩ：端子、ＭＯ：端子、ＩＴ１：端子、ＯＴ１：端子、ＩＴ２：端子、ＯＴ２：端子、ＣＴ２：端子、ＩＴ３：端子、ＯＴ３：端子、ＣＴ３：端子、ＩＴ４：端子、ＯＴ４：端子、ＸＩ：端子、ＷＩ：端子、ＺＯ：端子、ＦＴ：端子、ＳＴ：端子、ＴＴ：端子、ＣＦ：配線、ＷＤＴ：配線、ＵＲＳＴ：配線、ＳＬＴ：配線、ＳＥＬ：配線、ＣＴＸ：配線、ＭＡ［ｓ，ｇ］：演算回路、ＭＡ［ｓ，ｈ］：演算回路、ＰＲ［ｓ，ｇ］：プログラマブルスイッチ、ＰＲ［ｓ，ｈ］：プログラマブルスイッチ、ＳＷ＿ＳＩ［ｓ，ｇ］：スイッチ、ＳＷ＿ＳＩ［ｓ，ｈ］：スイッチ、ＳＷ＿ＳＯ［ｓ，ｇ］：スイッチ、ＳＷ＿ＳＯ［ｓ，ｈ］：スイッチ、ＳＷ＿ＡＩＸ［ｓ，ｇ］：スイッチ、ＳＷ＿ＡＩＸ［ｓ，ｈ］：スイッチ、ＳＷ＿ＡＯＸ［ｓ，ｇ］：スイッチ、ＳＷ＿ＡＯＸ［ｓ，ｈ］：スイッチ、ＳＬ：配線、ＡＬＸ：配線、ＸＬ［ｓ］：配線、ＭＡ［ｅ，ｔ］：演算回路、ＭＡ［ｆ，ｔ］：演算回路、ＰＣ［ｅ，ｔ］：プログラマブルスイッチ、ＰＣ［ｆ，ｔ］：プログラマブルスイッチ、ＳＷ＿ＭＩ［ｅ，ｔ］：スイッチ、ＳＷ＿ＭＩ［ｆ，ｔ］：スイッチ、ＳＷ＿ＭＯ［ｅ，ｔ］：スイッチ、ＳＷ＿ＭＯ［ｆ，ｔ］：スイッチ、ＳＷ＿ＡＩＹ［ｅ，ｔ］：スイッチ、ＳＷ＿ＡＩＹ［ｆ，ｔ］：スイッチ、ＳＷ＿ＡＯＹ［ｅ，ｔ］：スイッチ、ＳＷ＿ＡＯＹ［ｆ，ｔ］：スイッチ、ＭＬ：配線、ＡＬＹ：配線、ＹＬ［ｓ］：配線、ＩＰＤ：画像データ、ＩＰＤ−Ｆｔ：画像データ、ＯＰＤ：画像データ、ＣＬ：畳み込み層、ＰＬ：プーリング層、ＦＣＬ：全結合層、ｆｉｌ１：フィルタ、ｆｉｌ２：フィルタ、ｆｉｌ３：フィルタ、Ｌ１：層、Ｌ２：層、Ｌｚ：層、Ｄ１：画像データ、Ｄ２：画像データ、Ｄ３：画像データ、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、ＣＡ：容量素子、ＣＢ：容量素子、ＢＩＬ：配線、ＲＢＬ：配線、ＷＢＬ：配線、ＷＯＬ：配線、ＳＯＬ：配線、ＣＡＬ：配線、ＢＧＬ：配線、ＣＶＬ：配線、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、１００：演算装置、１００Ａ：演算装置、２２１：メモリセル、２３１：メモリセル、２３２：メモリセル、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６２１：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (7)

  1. 　第１レジスタと、第２レジスタと、第３レジスタと、第４レジスタと、加算器と、乗算器と、セレクタと、第１記憶部と、を有し、
    　前記第１レジスタの出力端子は、前記第２レジスタの入力端子に電気的に接続され、
    　前記第２レジスタの出力端子は、前記乗算器の第１入力端子に電気的に接続され、
    　前記乗算器の出力端子は、前記加算器の第１入力端子に電気的に接続され、
    　前記加算器の出力端子は、前記第３レジスタの入力端子に電気的に接続され、
    　前記第３レジスタの出力端子は、前記セレクタの第１入力端子に電気的に接続され、
    　前記セレクタの出力端子は、前記第４レジスタの入力端子に電気的に接続され、
    　前記第１記憶部は、前記乗算器の第２入力端子に電気的に接続され、
    　前記第１記憶部は、前記第１記憶部に入力されるコンテキスト信号に応じた第１データを読み出して、前記乗算器の第２入力端子に入力する機能を有する、
    　演算回路。
  2. 　第１演算回路と、第２演算回路を有し、
    　前記第２演算回路は、前記第１演算回路と同じ回路構成を有し、
    　前記第１演算回路は、第１記憶部と、第１レジスタと、第２レジスタと、第３レジスタと、第１端子と、第２端子と、第３端子と、第４端子と、を有し、
    　前記第１演算回路において、
    　前記第１レジスタの入力端子は、前記第１端子に電気的に接続され、
    　前記第１レジスタの出力端子は、前記第２レジスタの入力端子と、前記第２端子と、に電気的に接続され、
    　前記第３レジスタの出力端子は、前記第４端子に電気的に接続され、
    　前記第１演算回路は、
    　前記第１記憶部にコンテキスト信号が入力されることで、前記第１記憶部から前記コンテキスト信号に応じた第１データを読み出す機能と、
    　前記第１端子に入力された第２データを前記第１レジスタ又は前記第２レジスタに保持する機能と、
    　前記第１データと、前記第２レジスタに保持された前記第２データと、を乗算して、第３データを生成する機能と、
    　前記第３データと前記第３端子から入力された第４データとを加算して、加算データを生成する機能と、
    　前記加算データを前記第３レジスタに保持する機能と、を有し、
    　前記第１演算回路は、
    　前記第１レジスタに保持された前記第２データを前記第２端子に出力して、前記第２演算回路の前記第１端子に入力する機能と、
    　前記第３レジスタに保持された前記加算データを前記第４端子に出力して、前記第２演算回路の前記第３端子に前記第４データとして前記加算データを入力する機能と、有する、
    　半導体装置。
  3. 　請求項２において、
    　入力レジスタと、第２記憶部と、を有し、
    　前記第２記憶部は、前記入力レジスタの入力端子に電気的に接続され、
    　前記第２記憶部は、前記第２データを読み出して、前記入力レジスタを介して、前記入力レジスタの出力端子から、前記第１演算回路の前記第１端子に入力する機能を有する、
    　半導体装置。
  4. 　請求項３において、
    　第３演算回路を有し、
    　前記第３演算回路は、前記第１演算回路と同じ回路構成を有し、
    　前記第１演算回路、前記第３演算回路のそれぞれは、セレクタと、第４レジスタと、第５端子と、第６端子と、を有し、
    　前記第１演算回路、及び前記第３演算回路のそれぞれにおいて、
    　前記セレクタの第１入力端子は、前記第３レジスタの出力端子に電気的に接続され、
    　前記セレクタの第２入力端子は、前記第５端子に電気的に接続され、
    　前記セレクタの出力端子は、前記第４レジスタの入力端子に電気的に接続され、
    　前記第４レジスタの出力端子は、前記第６端子に電気的に接続され、
    　前記第１演算回路の前記第５端子は、前記第３演算回路の前記第６端子に電気的に接続されている、
    　半導体装置。
  5. 　請求項４において、
    　回路と、第２記憶部と、を有し、
    　前記回路は、
    　前記第１演算回路又は前記第３演算回路の前記第６端子から出力されたデータに対して、活性化関数の演算を行う機能と、
    　前記演算の結果を前記第２記憶部に保持する機能と、を有する、
    　半導体装置。
  6. 　請求項２乃至請求項５において、
    　複数の第１スイッチと、複数の第２スイッチと、を有し、
    　前記第１演算回路の前記第２端子は、複数の第１スイッチを介して、前記第２演算回路の前記第１端子に電気的に接続され、
    　前記第１演算回路の前記第３端子は、複数の第２スイッチを介して、前記第２演算回路の前記第４端子に電気的に接続されている、
    　半導体装置。
  7. 　請求項２乃至請求項６のいずれか一の半導体装置と、筐体と、を有し、
    　前記半導体装置によって、積和演算を行う機能を有する、
    　電子機器。
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