JP7536759B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7536759B2
JP7536759B2 JP2021524489A JP2021524489A JP7536759B2 JP 7536759 B2 JP7536759 B2 JP 7536759B2 JP 2021524489 A JP2021524489 A JP 2021524489A JP 2021524489 A JP2021524489 A JP 2021524489A JP 7536759 B2 JP7536759 B2 JP 7536759B2
Authority
JP
Japan
Prior art keywords
transistor
insulator
oxide
conductor
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021524489A
Other languages
English (en)
Other versions
JPWO2020245693A1 (ja
Inventor
港 伊藤
寛司 國武
隆之 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2020245693A1 publication Critical patent/JPWO2020245693A1/ja
Application granted granted Critical
Publication of JP7536759B2 publication Critical patent/JP7536759B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/129—Indexing scheme relating to amplifiers there being a feedback over the complete amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/20—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F2203/21—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F2203/211—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H03F2203/21112—A filter circuit being added at the input of a power amplifier stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45528—Indexing scheme relating to differential amplifiers the FBC comprising one or more passive resistors and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45594—Indexing scheme relating to differential amplifiers the IC comprising one or more resistors, which are not biasing resistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)

Description

本発明の一態様は、半導体装置に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や、半導体素子を含む回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、通信装置および電子機器などは、半導体素子や半導体回路を含む場合がある。よって、表示装置、発光装置、照明装置、電気光学装置、撮像装置、通信装置および電子機器なども、半導体装置と呼ばれる場合がある。
第５世代移動通信システム（５Ｇ）が導入されつつあるが、通信環境を提供するにあたり、通信遅延は大きな問題の一つである。通信遅延は、５Ｇのメリットが損なわれるだけでなく、Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ（ＩｏＴ）を見据えた環境下において、快適なサービス提供が難しくなることにつながる。通信遅延を払拭する対策として、エッジ・コンピューティングが検討されている。エッジ・コンピューティングは、中央基地とユーザ端末との間に、少なくとも中継基地を介するものである。中継基地はユーザ端末に近い場所に設置され、且つ中央基地よりも多数設置される。このようなエッジ・コンピューティングにより、中央基地とユーザ端末とで生じる通信遅延を低減できると期待されている。
上記のとおり、中継基地は、中央基地とは異なりユーザ端末の近くに設置する必要があるが、設置場所、設置コストを踏まえると、新たな建設を伴った中継基地を設置することは難しい。そのため、中継基地は既存の建物（オフィスビル、商業ビル等）に設置することが考えられる。
５Ｇに対応する半導体装置は、Ｓｉなど１種類の元素を主成分として用いる半導体や、ＧａとＡｓなど複数種類の元素を主成分として用いる化合物半導体を用いて作製される。さらに、金属酸化物の一種である酸化物半導体が注目されている。
酸化物半導体では、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１及び非特許文献２参照）。
非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ ４３，ｉｓｓｕｅ １，ｐ．１８３－１８６ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ ５３，Ｎｕｍｂｅｒ ４Ｓ，ｐ．０４ＥＤ１８－１－０４ＥＤ１８－１０
既存の建物に中継基地としての通信機器を設置する場合、広大な敷地面積に設置された中央基地と異なり、通信機器の小型化が求められる。そこで、本発明は、中継基地としての機能を備えつつ、小型化を達成した通信機器を提供することを課題とする。このような通信機器は、半導体装置又は電子機器と称することができる。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明は上記を鑑み、フェーズシフタの入力端子と、フェーズシフタの出力端子との間に、オペアンプを有し、前記オペアンプの第１の入力端子と電気的に接続された、トランジスタと、前記オペアンプの第２の入力端子と電気的に接続された、第１の抵抗素子と、前記オペアンプの第２の入力端子と電気的に接続された、第２の抵抗素子とを有し、前記トランジスタのゲートは、第１の端子と電気的に接続され、前記トランジスタのソースまたはドレインの一方は、前記フェーズシフタの入力端子と電気的に接続され、前記トランジスタのソースまたはドレインの他方は、前記オペアンプの第１の入力端子と電気的に接続され、前記第１の抵抗素子は、前記フェーズシフタの入力端子と電気的に接続され、前記第２の抵抗素子は、前記フェーズシフタの出力端子と電気的に接続され、少なくとも前記オペアンプが有するトランジスタは、前記トランジスタと重なる領域を有する、ことを特徴の一つとする。少なくとも前記オペアンプが有するトランジスタは、前記トランジスタと重なる領域を有するため、小型化されたフェーズシフタを提供することができる。
本発明は上記を鑑み、フェーズシフタの入力端子と、フェーズシフタの出力端子との間に、オペアンプを有し、前記オペアンプの第１の入力端子と電気的に接続された、トランジスタと、前記第１のトランジスタのゲートと電気的に接続された、記憶素子と、前記オペアンプの第２の入力端子と電気的に接続された、第１の抵抗素子と、前記オペアンプの第２の入力端子と電気的に接続された、第２の抵抗素子とを有し、前記トランジスタのゲートは、第１の端子と電気的に接続され、前記トランジスタのソースまたはドレインの一方は、前記フェーズシフタの入力端子と電気的に接続され、前記トランジスタのソースまたはドレインの他方は、前記オペアンプの第１の入力端子と電気的に接続され、前記第１の抵抗素子は、前記フェーズシフタの入力端子と電気的に接続され、前記第２の抵抗素子は、前記フェーズシフタの出力端子と電気的に接続され、少なくとも前記オペアンプが有するトランジスタは、前記トランジスタと重なる領域を有することを特徴の一つとする。少なくとも前記オペアンプが有するトランジスタは、前記第１のトランジスタと重なる領域を有するため、小型化されたフェーズシフタを提供することができる。
本発明は上記を鑑み前記記憶素子は、第１のトランジスタ及び第１の容量素子を有し、前記第１のトランジスタは、酸化物半導体膜を有し、少なくとも前記オペアンプが有するトランジスタは、前記第１のトランジスタと重なる領域を有してもよい。
本発明により、中継基地としての機能を備えつつ、小型化を達成した通信機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ、図１Ｂは、本発明の半導体装置を示す図である。
図２Ａ、図２Ｂは、本発明の半導体装置を示す図である。
図３Ａ、図３Ｂは、本発明の半導体装置を示す図である。
図４は、半導体装置を示す図である。
図５は、本発明の半導体装置を示す図である。
図６は、本発明の半導体装置を示す図である。
図７Ａ、図７Ｂ、図７Ｃは、本発明の半導体装置を示す図である。
図８Ａ、図８Ｂ、図８Ｃは、本発明の半導体装置を示す図である。
図９Ａ、図９Ｂ、図９Ｃは、本発明の半導体装置を示す図である。
図１０Ａ、図１０Ｂ、図１０Ｃは、本発明の酸化物半導体を示す図である。
図１１Ａ、図１１Ｂは、本発明の半導体装置を示す図である。
図１２Ａ、図１２Ｂは、本発明の半導体装置を示す図である。
図１３は、本発明の使用形態を示す図である。
図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄ、図１４Ｅ、図１４Ｆは、本発明の使用形態を示す図である。
図１５は、本発明の使用形態を示す図である。
図１６は、本発明の使用形態を示す図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。
また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書などにおいて、「平行」とは、例えば、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」、「Ｈ電位」、または「Ｈ」ともいう）とは、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」、「Ｌ電位」、または「Ｌ」ともいう）よりも高い電位の電源電位を示す。また、ＶＳＳとは、ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、単に「ＧＮＤ」、または「ＧＮＤ電位」ともいう）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、図面などにおいて、配線および電極などの電位をわかりやすくするため、配線および電極などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線および電極などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
（実施の形態１）
本実施の形態では、中継基地の通信機器が有するフェーズシフタ（移相器）について説明する。
５Ｇの通信周波数帯には、６ＧＨｚまでの周波数帯と、３０ＧＨｚ近辺から１００ＧＨｚ程度の周波数帯がある。日本では、上記周波数帯の両方が利用できるようになる動きがあり、さらに上記周波数帯のうち特定の周波数が各キャリアに割り当てられる。このためユーザ端末ごとに利用する周波数が異なることが予想される。また諸外国に目を向ければ、各国の事情に応じてどの周波数帯が使われるかは様々である。これらを踏まえると、通信機器は多数の周波数に対応させておかなければならない。
同様にフェーズシフタにおいても、多数の周波数に対応させる構成を備えておくことが望ましい。まず一般的なフェーズシフタについて、図４を用いて説明する。図４に示すフェーズシフタ６０００は入力端子Ｖｉｎと出力端子Ｖｏｕｔとを有する。フェーズシフタ６０００は、オペアンプ６００１と、抵抗素子Ｒ１乃至抵抗素子Ｒ３と、容量素子Ｃ１とを有する。抵抗素子Ｒ１は、フェーズシフタ６０００の入力端子Ｖｉｎと、オペアンプ６００１の非反転入力端子（＋側端子、第１の入力端子）との間に電気的に接続されている。すなわち、入力端子Ｖｉｎからの信号は、抵抗素子Ｒ１を介して、オペアンプ６００１に入力される。
抵抗素子Ｒ２は、フェーズシフタ６０００の入力端子Ｖｉｎと、オペアンプ６００１の反転入力端子（－側端子、第２の入力端子）との間に電気的に接続されている。すなわち、入力端子Ｖｉｎからの信号は、抵抗素子Ｒ２を介して、オペアンプ６００１に入力される。
抵抗素子Ｒ３は、オペアンプ６００１の第２の入力端子と、フェーズシフタ６０００の出力端子Ｖｏｕｔとの間に電気的に接続されている。つまり抵抗素子Ｒ３は、帰還回路内に配置されている。なお、フェーズシフタ６０００の出力端子Ｖｏｕｔはオペアンプ６００１の出力端子と等しい。
容量素子Ｃ１は、抵抗素子Ｒ１と、第１の入力端子と電気的に接続されている。
このような回路では、フェーズシフタ６０００において、入力端子Ｖｉｎに対する出力端子Ｖｏｕｔの位相は下式となる。なお式における各記号は次の通りである。ωは角周波数である。θは、入力波形と出力波形との移相の変化量である。Ｃ１は図４に示す容量素子Ｃ１の容量値である。Ｒ１は図４に示す抵抗素子Ｒ１の抵抗値である。Ｒは図４に示す抵抗素子Ｒ２の抵抗値であり、図４に示す抵抗素子Ｒ３の抵抗値は抵抗素子Ｒ２の抵抗値と等しい。
Figure 0007536759000001
周波数であるｆは、角周波数であるωとの間に、ω＝２πｆの関係がある。当該関係と、上記（数１）とによれば、ｆ＝１／２πＣ１Ｒ１の時にθ＝９０°となり、入力端子Ｖｉｎの位相が９０度移相することがわかる。
上述したように、５Ｇの通信周波数帯の利用事情を踏まえると、フェーズシフタにおいて、いくつもの周波数の波を９０度移相させる必要がある。さらに９０度ではない値に移相させることも必要である。上記（数１）をみると、Ｃ１Ｒ１の値を変更させることで、いくつもの周波数の波を９０度移相させること等が可能と思われる。しかしながら、図４の構成ではＣ１Ｒ１の値が設計時に決定されてしまうため、フェーズシフタ完成後にＣ１Ｒ１の値を変更することは困難である。そこで、本発明者等は、図１Ａに示すように新たなフェーズシフタ１１００を想到した。なお図１Ａ、図１Ｂにおいて、図４と同じ場所の抵抗素子には図４と同じ符号を付している。
なおフェーズシフタは、通信機器、半導体装置、又は電子機器として機能させることができる。つまりフェーズシフタは、通信機器、半導体装置、又は電子機器と称することができる。中継基地に配置する通信機器、半導体装置、又は電子機器がフェーズシフタを有すると称することもできる。
図１Ａに示すフェーズシフタ１１００は、図４とは異なり、トランジスタＴｒ１を有する。すなわち図１Ａに示すフェーズシフタ１１００は、オペアンプ１００１を有し、オペアンプ１００１の第１の入力端子と電気的に接続されたトランジスタＴｒ１を有し、オペアンプ１００１の第２の入力端子と電気的に接続された、抵抗素子Ｒ２と、抵抗素子Ｒ３とを有する。トランジスタＴｒ１のゲートは、端子Ｖｒｅｓと電気的に接続されている。トランジスタＴｒ１のソースまたはドレインの一方と、オペアンプ１００１の第１の入力端子とは電気的に接続され、当該一方と当該第１の入力端子とに電気的に接続された、容量素子Ｃ１を有する。
トランジスタＴｒ１のソースまたはドレインの他方は、フェーズシフタ１１００の入力端子Ｖｉｎと電気的に接続されている。当該入力端子Ｖｉｎには抵抗素子Ｒ２も電気的に接続されている。抵抗素子Ｒ３はオペアンプ１００１の第２の出力端子と電気的に接続され、且つオペアンプ１００１の出力端子とも電気的に接続されている。つまり抵抗素子Ｒ３は帰還回路に配置されている。オペアンプ１００１の出力端子はフェーズシフタ１１００の出力端子Ｖｏｕｔと等しい。
トランジスタＴｒ１のゲートは、端子Ｖｒｅｓと電気的に接続され、端子Ｖｒｅｓから当該ゲートを制御する信号が供給される。当該信号に応じて、トランジスタＴｒ１はオン状態またはオフ状態をとることができる。トランジスタＴｒ１のオフ状態の抵抗（オフ抵抗）はオン状態の抵抗（オン抵抗）より高い抵抗値となる。また上記オン抵抗は、トランジスタＴｒ１のｖｄ－Ｉｄの線形性に応じて、多様な抵抗値を取ることができる。つまりトランジスタＴｒ１のオン抵抗を端子Ｖｒｅｓからの信号によって制御することができる。フェーズシフタ１１００において、トランジスタＴｒ１のオン抵抗を可変抵抗として機能させることで、５Ｇに用いられる多様な周波数に応じることが可能となる。そのため、５Ｇに用いられる多様な周波数に応じたフェーズシフタ１１００を提供することができる。
図１ＡにおいてトランジスタＴｒ１は４端子を有している。すなわち、トランジスタＴｒ１はバックゲート用の端子を備えている。バックゲート用端子に信号を供給することで、トランジスタＴｒ１の閾値を制御すること等が可能となる。なお、フェーズシフタ１１００におけるトランジスタＴｒ１は少なくとも３端子を有していればよい。そこで図１Ｂには当該トランジスタＴｒ１に対応して、３端子有するトランジスタＴｒ１１を有する構成例を示す。図１Ｂにおいて、その他の構成は図１Ａと同様である。
図１Ａ、図１Ｂにおいて、トランジスタＴｒ１あるいはトランジスタＴｒ１１のオン抵抗値が大きければ容量素子Ｃ１を小さくすることができる。さらには容量素子Ｃ１を省略することもできる。容量素子Ｃ１を小さくする、又は省略することができると、さらにフェーズシフタ１１００を小型化することができる。
上述したトランジスタの活性層は、シリコンであっても、酸化物半導体であってもよい。シリコンを採用すると、移動度が速いため、フェーズシフタの動作が高速になることが期待される。酸化物半導体を採用すると、上述したトランジスタにおいてオフ電流を低くすることができるため、上述したとおり容量素子を省略することも可能となる。フェーズシフタの小面積化に貢献することができる。また上述した容量素子の代わりに、上述したトランジスタのゲート容量を採用することもできる。
上述したトランジスタの活性層にシリコンを採用する場合、活性層に酸化物半導体を有したトランジスタと比較して閾値を制御する必要性が低くなる。そのため、活性層にシリコンを有するトランジスタは、図１Ｂのような３端子構成とすることが可能となる。
＜変形例１＞
図１Ａ、図１Ｂに記載されたフェーズシフタの変形例を、それぞれ図２Ａ、図２Ｂを用いて説明する。図１Ａ、図１Ｂのフェーズシフタ１１００に対して、図２Ａ、図２Ｂのフェーズシフタ１２００は、トランジスタＴｒ２及び容量素子Ｃ２が追加された構成である。なお図２Ａ、図２Ｂにおいて、図４と同じ場所の抵抗素子には図４と同じ符号を付している。
図２Ａにおいて、新たに設けられたトランジスタＴｒ２及び容量素子Ｃ２とは、記憶素子Ｍ１として機能する。記憶素子Ｍ１は、容量素子Ｃ２に電荷等を保持することができる。記憶素子Ｍ１において、トランジスタＴｒ２にはオフ電流が小さい酸化物半導体膜を有するトランジスタ（ＯＳトランジスタ）を適用することが好ましい。容量素子Ｃ２の電荷等の保持時間を長くすることができるためである。
図２Ａに示すフェーズシフタ１２００は、オペアンプ１０２１を有し、オペアンプ１０２１の第１の入力端子と電気的に接続されたトランジスタＴｒ１を有し、オペアンプ１０２１の第２の入力端子と電気的に接続された、抵抗素子Ｒ２と、抵抗素子Ｒ３とを有する。トランジスタＴｒ１のゲートは、記憶素子Ｍ１と電気的に接続されている。記憶素子Ｍ１はトランジスタＴｒ２と容量素子Ｃ２とを有する。トランジスタＴｒ１のゲートはトランジスタＴｒ２のソースまたはドレインの一方と電気的に接続されている。トランジスタＴｒ１のゲートは容量素子Ｃ２と電気的に接続されている。トランジスタＴｒ２のゲートは端子ＳＥＴと電気的に接続されている。トランジスタＴｒ２のソースまたはドレインの他方は、端子Ｖｒｅｓと電気的に接続されている。
トランジスタＴｒ１のゲートは、記憶素子Ｍ１と電気的に接続されている。トランジスタＴｒ１は記憶素子Ｍ１によって制御される。記憶素子Ｍ１はトランジスタＴｒ１をオン状態とする電位を保持することができる。保持している間、新たな信号を端子ＳＥＴなどへ供給する必要がないため、フェーズシフタ１２００の消費電力を削減することができる。
トランジスタＴｒ１のソースまたはドレインの一方はオペアンプ１０２１の第１の入力端子と電気的に接続され、他方はフェーズシフタ１２００の入力端子Ｖｉｎと電気的に接続されている。当該入力端子Ｖｉｎには抵抗素子Ｒ２も電気的に接続されている。抵抗素子Ｒ３はオペアンプ１０２１の第２の出力端子と電気的に接続され、且つオペアンプ１０２１の出力端子とも電気的に接続されている。つまり抵抗素子Ｒ３は帰還回路に配置されている。オペアンプ１０２１の出力端子はフェーズシフタ１１００の出力端子Ｖｏｕｔと等しい。
さらに図２Ａでは４端子を有するトランジスタＴｒ１、トランジスタＴｒ２を有する。図２Ｂでは３端子を有するトランジスタＴｒ１１、トランジスタＴｒ２１を有する場合を示す。その他の構成は図２Ａと同様である。
図２Ａ、図２Ｂにおいて、トランジスタＴｒ１あるいはトランジスタＴｒ１１のオン抵抗値が大きければ容量素子Ｃ１を小さくすることができる。さらには容量素子Ｃ１を省略することもできる。容量素子Ｃ１を小さくする、又は省略することができると、さらにフェーズシフタ１２００を小型化することができる。
図２Ａ、図２Ｂに示された記憶素子Ｍ１によって、フェーズシフタ１２００の消費電力を削減することが可能となる。
＜変形例２＞
図２Ａ、図２Ｂに記載されたフェーズシフタの変形例を、それぞれ図３Ａ、図３Ｂを用いて説明する。図３Ａ、図３Ｂは負帰還側の抵抗素子にもトランジスタを用いた構成例である。すなわち、図３Ａ、図３Ｂのフェーズシフタ１３００は、図２Ａ、図２Ｂそれぞれに対してトランジスタＴｒ３乃至トランジスタＴｒ５及び容量素子Ｃ３が追加されたものである。
図３Ａに示すフェーズシフタ１３００は、オペアンプ１０３１を有し、オペアンプ１０３１の第１の入力端子と電気的に接続されたトランジスタＴｒ１を有し、オペアンプ１０３１の第２の入力端子と電気的に接続された、トランジスタＴｒ３と、トランジスタＴｒ４とを有する。トランジスタＴｒ１、記憶素子Ｍ１については、図２Ａと同様であるが、図３Ａでは、図２Ａの端子Ｖｒｅｓを端子Ｖｒｅｓ１とし、図２Ａの端子ＳＥＴを端子ＳＥＴ１と序数を付している。トランジスタＴｒ３及びトランジスタＴｒ４のゲートは、ともにトランジスタＴｒ５のソースまたはドレインの一方と電気的に接続されている。トランジスタＴｒ３のソースまたはドレインの一方は、フェーズシフタ１３００の入力端子Ｖｉｎと電気的に接続されている。トランジスタＴｒ３のソースまたはドレインの他方は、トランジスタＴｒ４のソースまたはドレインの一方と電気的に接続され、かつオペアンプ１０３１の第２の入力端子と電気的に接続されている。トランジスタＴｒ４のソースまたはドレインの他方は、フェーズシフタ１３００の出力端子と電気的に接続されている。
トランジスタＴｒ５のゲートは、端子ＳＥＴ２と電気的に接続されている。トランジスタＴｒ５のソースまたはドレインの一方は、容量素子Ｃ３と電気的に接続されている。トランジスタＴｒ５のソースまたはドレインの他方は、端子Ｖｒｅｓ２と電気的に接続されている。
さらに図３Ａでは４端子を有するトランジスタＴｒ１乃至Ｔｒ５を有する。図３Ｂでは３端子を有するトランジスタＴｒ１１、Ｔｒ２１、Ｔｒ３１、Ｔｒ４１、Ｔｒ５１を有する場合を示す。その他の構成は図３Ａと同様である。
図３Ａ、図３Ｂにおいて、トランジスタＴｒ１あるいはトランジスタＴｒ１１のオン抵抗値が大きければ容量素子Ｃ１を小さくすることができる。さらには容量素子Ｃ１を省略することもできる。容量素子Ｃ１を小さくする、又は省略することができると、さらにフェーズシフタ１３００を小型化することができる。
図３Ａ、図３Ｂにおいて、トランジスタＴｒ５あるいはトランジスタＴｒ５１のオン抵抗値が大きければ容量素子Ｃ３を小さくすることができる。さらには容量素子Ｃ３を省略することもできる。容量素子Ｃ３を小さくする、又は省略することができると、さらにフェーズシフタ１３００を小型化することができる。
図３Ａ、図３Ｂに示されたフェーズシフタ１３００は適用可能な周波数帯を広げることができる。
＜半導体装置の構造＞
半導体装置の断面構造の一部を図５に示す。図５に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量素子６００と、を有し、これらが順に積層している例であって、このような積層構造によってフェーズシフタ等の半導体装置を小型化することができる。トランジスタ５００はバックゲート端子として機能する導電体５９２と、ゲート端子として機能する導電体５９３を有する。バックゲート端子として機能する導電体５９２は省略することが可能である。
上述したオペアンプは活性層にシリコンを有するトランジスタ５５０を有し、トランジスタＴｒ１乃至Ｔｒ５は活性層に酸化物半導体を有するトランジスタ５００を有することができる。少なくともオペアンプが有するトランジスタ５５０は、トランジスタ５００と重なる領域を有する。そのため、フェーズシフタを小型化することができる。また上述した容量素子Ｃ１乃至Ｃ３は容量素子６００を有することができる。容量素子６００の面積縮小によって、フェーズシフタのさらなる小型化を達成できる。
トランジスタ５００は、活性層に酸化物半導体を有しており、ＯＳトランジスタと称することができる。トランジスタ５００は、オフ電流が極めて少ない。よって、トランジスタ５００を介して記憶ノードに書き込まれたデータ電圧又は電荷について、当該記憶ノードに長期間保持することが可能となる。図２Ａおよび図２Ｂに示したフェーズシフタにおいては、容量素子Ｃ２を備えた記憶素子Ｍ１に、上記ＯＳトランジスタの効果を適用することで、容量素子Ｃ２にデータ電圧又は電荷を長期間保持することが可能となる。フェーズシフタ等の半導体装置の消費電力を低減することができる。
トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。導電体３１６はトランジスタ５５０のゲートとして機能する。絶縁体３１５はトランジスタ５５０のゲート絶縁層として機能する。半導体領域３１３はチャネル形成領域として機能する。低抵抗領域３１４ａ、および低抵抗領域３１４ｂはそれぞれ、ソース領域またはドレイン領域の一方及び他方として機能する。トランジスタ５５０は活性層にシリコンを有しており、ＯＳトランジスタよりも移動度が高いものであり、オペアンプの高速動作に貢献できる。
＜各トランジスタの変形例＞
図７Ａ乃至図７Ｂには、上記トランジスタ５００の変形例を示し、図７Ｃには、上記トランジスタ５５０の変形例を示す。図７Ａはトランジスタ５００のチャネル長方向の断面図であり、図７Ｂはトランジスタ５００のチャネル幅方向の断面図である。
図７Ｃはトランジスタ５５０のチャネル幅方向の断面図である。トランジスタ５５０は、半導体領域３１３の上部が絶縁体３１５を介して導電体３１６に覆われている。いわゆるＦｉｎ型となっている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極からの電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。オン特性向上又はオフ特性向上は、オペアンプの高速動作に貢献できる。
なお、トランジスタ５５０において極性はｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。
半導体領域３１３は、半導体材料として単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０を高電子移動度トランジスタ（ＨＥＭＴ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、上述した半導体領域３１３に適用される半導体材料に、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を添加させて得ることができる。上記元素の添加により、低抵抗化を図ることができる。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタ５５０のしきい値電圧を制御することができる。しきい値電圧を制御するためには、導電体３１６として窒化チタンや窒化タンタルなどの窒化物導電体材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体３１６にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、タングステンを用いることは耐熱性の点でさらに好ましい。
トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
なお、図７Ｃに示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
例えば、半導体装置をＯＳトランジスタのみで構成し、且つ単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様な構成としてもよい。図６にトランジスタ５５０、トランジスタ５００を共にＯＳトランジスタとし、単極性回路を構成した例を示す。なお、トランジスタ５００の詳細については後述する。
図５や図６において、トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。各絶縁体は、その上下に配置された導電体同士の絶縁性を保つために配置される。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００及びトランジスタ５００が設けられる領域へ水素や不純物が拡散しないようなバリア性の高い材料を有するとよい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有するトランジスタへ、水素が拡散すると、当該トランジスタの素子特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制するための膜、つまりバリア性の高い膜を用いることが好ましい。
水素の拡散を抑制する膜とは、水素の脱離量が少ない膜と考えてもよい。水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ）を用いて分析することができる。例えば、絶縁体３２４の水素の脱離量について、ＴＤＳ分析に基づいて好ましい量を検討すると、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。バリア性の高い膜となっていることがわかる。なお、上記ＴＤＳ分析の際、絶縁体３２４の膜の表面温度が５０℃から５００℃の範囲とする。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができるからである。絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。例えば、絶縁体３２６の比誘電率は４未満、好ましくは３未満がよい。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には導電体３２８、および導電体３３０等が埋め込まれている。導電体３２８、導電体３３０は、プラグと称することができる。導電体３２８、導電体３３０を介して、トランジスタ５５０とトランジスタ５００との電気的な接続、トランジスタ５５０と容量素子６００との電気的な接続を可能とする。電気的な接続を可能にするという点から、導電体３２８、導電体３３０は、配線又は配線の一部の機能を奏していることがわかる。
各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。さらに耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。各プラグ、および配線（導電体３２８、導電体３３０等）は、高融点材料と低抵抗導電性材料との積層構造を有すると好ましい。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図５では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離された別の領域に配置されたと考えることができ、トランジスタ５５０及びトランジスタ５５０の近傍領域からトランジスタ５００、特にトランジスタ５００が有する酸化物半導体膜への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。水素に対するバリア性が高まるためである。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図５では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図５では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図５では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
プラグを構成する各層は、何層配置してもよい。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、導電体３５６を含む配線層が４層積層された構成と同じ構成と考えることができる。導電体３５６を含む配線層と同様の配線層を４層以上にしたことで、上記バリア性を高めることができる。一方、半導体装置は上記積層構造等に限られるものではない。たとえば導電体３５６を含む配線層と同様の配線層を３層以下にしてもよい。積層数が少なくなることで低コスト化を達成することができる。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散するのを抑制するバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図７Ａおよび図７Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
また、図７Ａおよび図７Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図７Ａおよび図７Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図７Ａおよび図７Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図５、図６、および図７Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成や駆動方法などに応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口に埋め込まれるように形成される。当該開口は導電体５４２ａと導電体５４２ｂに挟まれた領域に形成することができる。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択することができる。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、フェーズシフタにおいて高い周波数特性を有せしめることができる。
導電体５６０は、第１ゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２ゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
本明細書等において、一対のゲート電極（第１のゲート電極、および第２のゲート電極）の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構成を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構成とよぶ。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構成は、Ｆｉｎ型構成およびプレーナ型構成とは異なる。Ｓ－ｃｈａｎｎｅｌ構成を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能、上記不純物が透過しにくい機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能、上記酸素が透過しにくい機能を有する導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
絶縁体５２４は、酸素放出しやすくするため表面がエッチングされていてもよい。酸化物半導体をパターニングする際に、上記表面が削れることがあり、絶縁体５２４表面がオーバーエッチされていると称することがある。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲とする。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａおよび導電体５４２ｂにゲッタリングされる場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
なお、図７Ａおよび図７Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。
酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
また、酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
また、図７Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、図７Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が絶縁体５４５を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
第１のゲート電極として機能する導電体５６０は、図７Ａおよび図７Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構成としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂのそれぞれは、後述する導電体５４６および導電体５４８に相当する材料を含む構成としてもよい。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
または、基板として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタ、抵抗、および／または容量などを形成してもよい。または、基板と、トランジスタ、抵抗、および／または容量などの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタ、抵抗、および／または容量などは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構成や、基板上にポリイミド等の有機樹脂膜が形成された構成、水素を含むシリコン膜等を用いることができる。
つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、且つ破損しにくい半導体装置を提供することができる。
＜トランジスタの変形例１＞
図８Ａ、図８Ｂ、および図８Ｃに示すトランジスタ５００Ａは、図７Ａ、図７Ｂに示す構成のトランジスタ５００の変形例である。図８Ａはトランジスタ５００Ａの上面図であり、図８Ｂはトランジスタ５００Ａのチャネル長方向の断面図であり、図８Ｃはトランジスタ５００Ａのチャネル幅方向の断面図である。なお、図８Ａの上面図では、図の明瞭化のために一部の要素の記載を省略している。図８Ａ、図８Ｂ、および図８Ｃに示す構成は、トランジスタ５５０等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
図８Ａ、図８Ｂ、および図８Ｃに示す構成のトランジスタ５００Ａは、絶縁体５５２、絶縁体５１３および絶縁体４０４を有する点が、図７Ａ、図７Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図７Ａ、図７Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図７Ａ、図７Ｂに示す構成のトランジスタ５００と異なる。
図８Ａ、図８Ｂ、および図８Ｃに示す構成のトランジスタ５００Ａは、絶縁体５１２上に絶縁体５１３が設けられる。また、絶縁体５７４上、および絶縁体５１３上に絶縁体４０４が設けられる。
図８Ａ、図８Ｂ、および図８Ｃに示す構成のトランジスタ５００Ａでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、および絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構成になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体５１３の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体５１３によって外部から隔離される。
絶縁体５１３および絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）または水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体５１３および絶縁体４０４として、水素バリア性が高い材料である、窒化シリコンまたは窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００Ａの特性低下を抑制できる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、および絶縁体５４４に接して設けられる。絶縁体５５２は、水素または水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、または窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水または水素等の不純物が、絶縁体５８０等から導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
＜トランジスタの変形例２＞
図９Ａ、図９Ｂおよび図９Ｃを用いて、トランジスタ５００Ｂの構成例を説明する。図９Ａはトランジスタ５００Ｂの上面図である。図９Ｂは、図９Ａに一点鎖線で示すＬ１－Ｌ２部位の断面図である。図９Ｃは、図９Ａに一点鎖線で示すＷ１－Ｗ２部位の断面図である。なお、図９Ａの上面図では、図の明瞭化のために一部の要素の記載を省略している。
トランジスタ５００Ｂはトランジスタ５００の変形例であり、トランジスタ５００に置き換え可能なトランジスタである。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ｂのトランジスタ５００と異なる点について説明する。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電体５６０の上面および側面と絶縁体５４５の側面を覆うように、絶縁体５４４を設けることが好ましい。なお、絶縁体５４４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５４４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５４４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５００Ｂへ拡散することを抑制することができる。
トランジスタ５００Ｂは、導電体５４２ａの一部と導電体５４２ｂの一部に導電体５６０が重なるため、トランジスタ５００よりも寄生容量が大きくなりやすい。よって、トランジスタ５００に比べて動作周波数が低くなる傾向がある。しかしながら、絶縁体５８０などに開口を設けて導電体５６０や絶縁体５４５などを埋めこむ工程が不要であるため、トランジスタ５００と比較して生産性が高い。
本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。中継基地に配置されるフェーズシフタを例に説明したが、小型化が達成されたフェーズシフタは中央基地の電子機器に適用してもよい。また小型化が達成されたフェーズシフタは、携帯端末に適用してもよい。
（実施の形態２）
本実施の形態では、金属酸化物の一種である酸化物半導体について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図１０Ａを用いて説明を行う。図１０Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図１０Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図１０Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図１０Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図１０Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１０Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１０Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図１０Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１０Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図１０Ｃに示す。図１０Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１０Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図１０Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図１０Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では上述した半導体装置の応用例について説明する。
〔半導体ウエハ、チップ〕
図１１Ａは、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置や、ＣＰＵ、ＲＦタグ、またはイメージセンサなどを設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図１１Ｂにチップ７１５の拡大図を示す。
また、分離領域７１３に導電層や半導体層を設けてもよい。分離領域７１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域７１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
分離領域７１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下の材料を用いることが好ましく、２．７ｅＶ以上３．５ｅＶ以下の材料を用いることがより好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
〔電子部品〕
チップ７１５を電子部品に適用する例について、図１２Ａおよび図１２Ｂを用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図１２Ａに示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップ（チップ７１５）に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図１２Ｂに示す。図１２Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１２Ｂに示す電子部品７５０は、リード７５５および半導体装置７５３を示している。半導体装置７５３としては、上記実施の形態に示した半導体装置などを用いることができる。
図１２Ｂに示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
〔電子機器〕
次に、本発明の一態様に係る半導体装置または上記電子部品を備えた電子機器の例について図１３および図１４Ａ乃至図１４Ｆを用いて説明を行う。
本発明の一態様に係る半導体装置または電子部品を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯可能な情報端末（「携帯情報端末」ともいう。）、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソーなどの工具、煙感知器、透析装置などの医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置などの産業機器が挙げられる。
また、蓄電装置からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
本発明の一態様に係る半導体装置または電子部品は、これらの電子機器に内蔵される通信装置などに用いることができる。
電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）などを有していてもよい。
電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
図１３および図１４Ａ乃至図１４Ｆに、電子機器の一例を示す。図１３において、表示装置８０００は、本発明の一態様に係る半導体装置８００４を用いた電子機器の一例である。具体的に、表示装置８０００は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカ部８００３、半導体装置８００４、蓄電装置８００５などを有する。本発明の一態様に係る半導体装置８００４は、筐体８００１の内部に設けられている。半導体装置８００４により、制御情報や、制御プログラムなどを保持することができる。また、半導体装置８００４は通信機能を有し、表示装置８０００をＩｏＴ機器として機能させることができる。また、表示装置８０００は、商用電源から電力の供給を受けることもできるし、蓄電装置８００５に蓄積された電力を用いることもできる。
表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光表示装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などの表示装置を用いることができる。
なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。
図１３において、据え付け型の照明装置８１００は、本発明の一態様に係る半導体装置８１０３を用いた電子機器の一例である。具体的に、照明装置８１００は、筐体８１０１、光源８１０２、半導体装置８１０３、蓄電装置８１０５などを有する。図１３では、半導体装置８１０３が、筐体８１０１及び光源８１０２が据え付けられた天井８１０４の内部に設けられている場合を例示しているが、半導体装置８１０３は、筐体８１０１の内部に設けられていても良い。半導体装置８１０３により、光源８１０２の発光輝度などの情報や、制御プログラムなどを保持することができる。また、半導体装置８１０３は通信機能を有し、照明装置８１００を、ＩｏＴ機器として機能させることができる。また、照明装置８１００は、商用電源から電力の供給を受けることもできるし、蓄電装置８１０５に蓄積された電力を用いることもできる。
なお、図１３では天井８１０４に設けられた据え付け型の照明装置８１００を例示しているが、本発明の一態様に係る半導体装置は、天井８１０４以外、例えば側壁８４０５、床８４０６、窓８４０７などに設けられた据え付け型の照明装置に用いることもできるし、卓上型の照明装置などに用いることもできる。
また、光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光素子が、上記人工光源の一例として挙げられる。
図１３において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、本発明の一態様に係る半導体装置８２０３を用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、半導体装置８２０３、蓄電装置８２０５などを有する。図１３では、半導体装置８２０３が、室内機８２００に設けられている場合を例示しているが、半導体装置８２０３は室外機８２０４に設けられていても良い。或いは、室内機８２００と室外機８２０４の両方に、半導体装置８２０３が設けられていても良い。半導体装置８２０３により、エアコンディショナーの制御情報や、制御プログラムなどを保持することができる。また、半導体装置８２０３は通信機能を有し、エアコンディショナーを、ＩｏＴ機器として機能させることができる。また、エアコンディショナーは、商用電源から電力の供給を受けることもできるし、蓄電装置８２０５に蓄積された電力を用いることもできる。
なお、図１３では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコンディショナーに、本発明の一態様に係る半導体装置を用いることもできる。
図１３において、電気冷凍冷蔵庫８３００は、本発明の一態様に係る半導体装置８３０４を用いた電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、半導体装置８３０４、蓄電装置８３０５などを有する。図１３では、蓄電装置８３０５が、筐体８３０１の内部に設けられている。半導体装置８３０４により、電気冷凍冷蔵庫８３００の制御情報や、制御プログラムなどを保持することができる。また、半導体装置８３０４は通信機能を有し、電気冷凍冷蔵庫８３００を、ＩｏＴ機器として機能させることができる。また、電気冷凍冷蔵庫８３００は、商用電源から電力の供給を受けることもできるし、蓄電装置８３０５に蓄積された電力を用いることもできる。
図１４Ａに、腕時計型の携帯情報端末の一例を示す。携帯情報端末６１００は、筐体６１０１、表示部６１０２、バンド６１０３、操作ボタン６１０５などを備える。また、携帯情報端末６１００は、その内部に二次電池と、本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を携帯情報端末６１００に用いることで、携帯情報端末６１００を、ＩｏＴ機器として機能させることができる。
図１４Ｂは、携帯電話機の一例を示している。携帯情報端末６２００は、筐体６２０１に組み込まれた表示部６２０２の他、操作ボタン６２０３、スピーカ６２０４、マイクロフォン６２０５などを備えている。
また、携帯情報端末６２００は、表示部６２０２と重なる領域に指紋センサ６２０９を備える。指紋センサ６２０９は有機光センサであってもよい。指紋は個人によって異なるため、指紋センサ６２０９で指紋パターンを取得して、個人認証を行うことができる。指紋センサ６２０９で指紋パターンを取得するための光源として、表示部６２０２から発せられた光を用いることができる。
また、携帯情報端末６２００は、その内部に二次電池と、本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を携帯情報端末６２００に用いることで、携帯情報端末６２００を、ＩｏＴ機器として機能させることができる。
図１４Ｃは、掃除ロボットの一例を示している。掃除ロボット６３００は、筐体６３０１上面に配置された表示部６３０２、側面に配置された複数のカメラ６３０３、ブラシ６３０４、操作ボタン６３０５、各種センサなどを有する。図示されていないが、掃除ロボット６３００には、タイヤ、吸い込み口等が備えられている。掃除ロボット６３００は自走し、ゴミ６３１０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、掃除ロボット６３００は、カメラ６３０３が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ６３０４に絡まりそうな物体を検知した場合は、ブラシ６３０４の回転を止めることができる。掃除ロボット６３００は、その内部に二次電池と、本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を掃除ロボット６３００に用いることで、掃除ロボット６３００を、ＩｏＴ機器として機能させることができる。
図１４Ｄは、ロボットの一例を示している。図１４Ｄに示すロボット６４００は、演算装置６４０９、照度センサ６４０１、マイクロフォン６４０２、上部カメラ６４０３、スピーカ６４０４、表示部６４０５、下部カメラ６４０６、障害物センサ６４０７、および移動機構６４０８を備える。
マイクロフォン６４０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ６４０４は、音声を発する機能を有する。ロボット６４００は、マイクロフォン６４０２およびスピーカ６４０４を用いて、使用者とコミュニケーションをとることが可能である。
表示部６４０５は、種々の情報の表示を行う機能を有する。ロボット６４００は、使用者の望みの情報を表示部６４０５に表示することが可能である。表示部６４０５は、タッチパネルを搭載していてもよい。また、表示部６４０５は取り外しのできる情報端末であっても良く、ロボット６４００の定位置に設置することで、充電およびデータの受け渡しを可能とする。
上部カメラ６４０３および下部カメラ６４０６は、ロボット６４００の周囲を撮像する機能を有する。また、障害物センサ６４０７は、移動機構６４０８を用いてロボット６４００が前進する際の進行方向における障害物の有無を察知することができる。ロボット６４００は、上部カメラ６４０３、下部カメラ６４０６および障害物センサ６４０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
ロボット６４００は、その内部に二次電池と、本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品をロボット６４００に用いることで、ロボット６４００を、ＩｏＴ機器として機能させることができる。
図１４Ｅは、飛行体の一例を示している。図１４Ｅに示す飛行体６５００は、プロペラ６５０１、カメラ６５０２、およびバッテリ６５０３などを有し、自律して飛行する機能を有する。
例えば、カメラ６５０２で撮影した画像データは、電子部品６５０４に記憶される。電子部品６５０４は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品６５０４によってバッテリ６５０３の蓄電容量の変化から、バッテリ残量を推定することができる。飛行体６５００は、その内部に本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を飛行体６５００に用いることで、飛行体６５００を、ＩｏＴ機器として機能させることができる。
図１４Ｆは、自動車の一例を示している。自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。自動車７１６０は、その内部に本発明の一態様に係る半導体装置または電子部品を備える。本発明の一態様に係る半導体装置または電子部品を自動車７１６０に用いることで、自動車７１６０を、ＩｏＴ機器として機能させることができる。
本実施例に示す構成、構造、方法などは、他の実施の形態、および実施例に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本明細書などに示したＯＳトランジスタを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ－ＣＰＵ」ともいう。）を実現することができる。なお、Ｎｏｆｆ－ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。
Ｎｏｆｆ－ＣＰＵは、Ｎｏｆｆ－ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ－ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ－ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ－ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
Ｎｏｆｆ－ＣＰＵは、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）分野のＩｏＴ末端機器（「エンドポイントマイコン」ともいう。）８０３などの小規模システムに好適に用いることができる。
図１５にＩｏＴネットワークの階層構造と要求仕様の傾向を示す。図１５では、要求仕様として消費電力８０４と処理性能８０５を示している。ＩｏＴネットワークの階層構造は、上層部であるクラウド分野８０１と下層部である組み込み分野８０２に大別される。クラウド分野８０１には例えばサーバーが含まれる。組み込み分野８０２には例えば機械、産業用ロボット、車載機器、家電などが含まれる。
上層ほど、消費電力の少なさよりも高い処理性能が求められる。よって、クラウド分野８０１では高性能ＣＰＵ、高性能ＧＰＵ、大規模ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）などが用いられる。また、下層ほど処理性能よりも消費電力の少なさが求められ、デバイス個数も爆発的に多くなる。本発明の一態様に係る半導体装置は、低消費電力が求められるＩｏＴ末端機器の通信装置に好適に用いることができる。
なお、「エンドポイント」とは、組み込み分野８０２の末端領域を示す。エンドポイントに用いられるデバイスとしては、例えば、工場、家電、インフラ、農業などで使用されるマイコンが該当する。
図１６にエンドポイントマイコンの応用例として、ファクトリーオートメーションのイメージ図を示す。工場８８４はインターネット回線（Ｉｎｔｅｒｎｅｔ）を介してクラウド８８３と接続される。また、クラウド８８３は、インターネット回線を介してホーム８８１およびオフィス８８２と接続される。インターネット回線は有線通信方式であってもよいし、無線通信方式であってもよい。例えば、無線通信方式の場合は、通信装置に本発明の一態様に係る半導体装置を用いて、第４世代移動通信システム（４Ｇ）や第５世代移動通信システム（５Ｇ）などの通信規格に沿った無線通信を行なえばよい。また、工場８８４は、インターネット回線を介して工場８８５および工場８８６と接続してもよい。
工場８８４はマスタデバイス（制御機器）８３１を有する。マスタデバイス８３１は、クラウド８８３と接続し、情報の授受を行う機能を有する。また、マスタデバイス８３１は、ＩｏＴ末端機器８４１に含まれる複数の産業用ロボット８４２と、Ｍ２Ｍ（Ｍａｃｈｉｎｅ ｔｏ Ｍａｃｈｉｎｅ）インターフェイス８３２を介して接続される。Ｍ２Ｍインターフェイス８３２としては、例えば、有線通信方式の一種である産業イーサネット（「イーサネット」は登録商標）や、無線通信方式の一種であるローカル５Ｇなどを用いてもよい。
工場の管理者は、ホーム８８１またはオフィス８８２から、クラウド８８３を介して工場８８４に接続し、稼働状況などを知ることができる。また、誤品・欠品チェック、置き場所指示、タクトタイムの計測などを行うことができる。
近年「スマート工場」と銘打って、世界的にＩｏＴの工場への導入が進められている。スマート工場の事例では、エンドポイントマイコンによる単なる検査、監査だけでなく、故障検知や異常予測なども行う事例が報告されている。
エンドポイントマイコンなどの小規模システムは、稼働時のシステム全体の消費電力が小さい場合が多いため、Ｎｏｆｆ－ＣＰＵによる待機動作時の電力削減効果が大きくなる。一方で、ＩｏＴの組み込み分野では即応性が求められる場合があるが、Ｎｏｆｆ－ＣＰＵを用いることで待機動作時からの高速復帰が実現できる。
本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
Ｃ１：容量素子、Ｃ２：容量素子、Ｃ３：容量素子、Ｍ１：記憶素子、Ｒ１：抵抗素子、Ｒ２：抵抗素子、Ｒ３：抵抗素子、Ｖｒｅｓ：端子、Ｖｉｎ：入力端子、Ｖｏｕｔ：出力端子、ＳＥＴ：端子、ＳＥＴ１：端子、ＳＥＴ２：端子、Ｔｒ１：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ３：トランジスタ、Ｔｒ４：トランジスタ、Ｔｒ５：トランジスタ、Ｔｒ１１：トランジスタ、Ｔｒ２１：トランジスタ、Ｔｒ３１：トランジスタ、Ｔｒ４１：トランジスタ、Ｔｒ５１：トランジスタ、Ｖｒｅｓ１：端子、Ｖｒｅｓ２：端子、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０４：絶縁体、５００：トランジスタ、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１３：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４８：導電体、５５０：トランジスタ、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、５９２：導電体、５９３：導電体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、７１１：基板、７１２：回路領域、７１３：分離領域、７１４：分離線、７１５：チップ、７５０：電子部品、７５２：プリント基板、７５３：半導体装置、７５４：実装基板、７５５：リード、８０１：クラウド分野、８０２：分野、８０４：消費電力、８０５：処理性能、８３１：マスタデバイス、８３２：インターフェイス、８４１：ＩｏＴ末端機器、８４２：産業用ロボット、８８１：ホーム、８８２：オフィス、８８３：クラウド、８８４：工場、８８５：工場、８８６：工場、１００１：オペアンプ、１０２１：オペアンプ、１０３１：オペアンプ、１１００：フェーズシフタ、１２００：フェーズシフタ、１３００：フェーズシフタ、６０００：フェーズシフタ、６００１：オペアンプ、６１００：携帯情報端末、６１０１：筐体、６１０２：表示部、６１０３：バンド、６１０５：操作ボタン、６２００：携帯情報端末、６２０１：筐体、６２０２：表示部、６２０３：操作ボタン、６２０４：スピーカ、６２０５：マイクロフォン、６２０９：指紋センサ、６３００：掃除ロボット、６３０１：筐体、６３０２：表示部、６３０３：カメラ、６３０４：ブラシ、６３０５：操作ボタン、６３１０：ゴミ、６４００：ロボット、６４０１：照度センサ、６４０２：マイクロフォン、６４０３：上部カメラ、６４０４：スピーカ、６４０５：表示部、６４０６：下部カメラ、６４０７：障害物センサ、６４０８：移動機構、６４０９：演算装置、６５００：飛行体、６５０１：プロペラ、６５０２：カメラ、６５０３：バッテリ、６５０４：電子部品、７１６０：自動車、８０００：表示装置、８００１：筐体、８００２：表示部、８００３：スピーカ部、８００４：半導体装置、８００５：蓄電装置、８１００：照明装置、８１０１：筐体、８１０２：光源、８１０３：半導体装置、８１０４：天井、８１０５：蓄電装置、８２００：室内機、８２０１：筐体、８２０２：送風口、８２０３：半導体装置、８２０４：室外機、８２０５：蓄電装置、８３００：電気冷凍冷蔵庫、８３０１：筐体、８３０２：冷蔵室用扉、８３０３：冷凍室用扉、８３０４：半導体装置、８３０５：蓄電装置、８４０５：側壁、８４０６：床、８４０７：窓

Claims (4)

  1. フェーズシフタの入力端子と、フェーズシフタの出力端子との間に、オペアンプを有し、
    前記オペアンプの第１の入力端子と電気的に接続された、トランジスタと、
    前記オペアンプの第２の入力端子と電気的に接続された、第１の抵抗素子と、
    前記オペアンプの第２の入力端子と電気的に接続された、第２の抵抗素子と、を有し、
    前記トランジスタのゲートは、第１の端子と電気的に接続され、
    前記トランジスタのソースまたはドレインの一方は、前記フェーズシフタの入力端子と電気的に接続され、
    前記トランジスタのソースまたはドレインの他方は、前記オペアンプの第１の入力端子と電気的に接続され、
    前記第１の抵抗素子は、前記フェーズシフタの入力端子と電気的に接続され、
    前記第２の抵抗素子は、前記フェーズシフタの出力端子と電気的に接続され、
    少なくとも前記オペアンプが有するトランジスタは、前記トランジスタと重なる領域を有する、
    半導体装置。
  2. フェーズシフタの入力端子と、フェーズシフタの出力端子との間に、オペアンプを有し、
    前記オペアンプの第１の入力端子と電気的に接続された、トランジスタと、
    前記トランジスタのソースまたはドレインの他方と電気的に接続された、容量素子と、
    前記オペアンプの第２の入力端子と電気的に接続された、第１の抵抗素子と、
    前記オペアンプの第２の入力端子と電気的に接続された、第２の抵抗素子と、を有し、
    前記トランジスタのゲートは、第１の端子と電気的に接続され、
    前記トランジスタのソースまたはドレインの一方は、前記フェーズシフタの入力端子と電気的に接続され、
    前記トランジスタのソースまたはドレインの他方は、前記オペアンプの第１の入力端子と電気的に接続され、
    前記第１の抵抗素子は、前記フェーズシフタの入力端子と電気的に接続され、
    前記第２の抵抗素子は、前記フェーズシフタの出力端子と電気的に接続され、
    少なくとも前記オペアンプが有するトランジスタは、前記トランジスタと重なる領域を有する、
    半導体装置。
  3. フェーズシフタの入力端子と、フェーズシフタの出力端子との間に、オペアンプを有し、
    前記オペアンプの第１の入力端子と電気的に接続された、トランジスタと、
    前記トランジスタのゲートと電気的に接続された、記憶素子と、
    前記オペアンプの第２の入力端子と電気的に接続された、第１の抵抗素子と、
    前記オペアンプの第２の入力端子と電気的に接続された、第２の抵抗素子とを有し、
    前記トランジスタのゲートは、第１の端子と電気的に接続され、
    前記トランジスタのソースまたはドレインの一方は、前記フェーズシフタの入力端子と電気的に接続され、
    前記トランジスタのソースまたはドレインの他方は、前記オペアンプの第１の入力端子と電気的に接続され、
    前記第１の抵抗素子は、前記フェーズシフタの入力端子と電気的に接続され、
    前記第２の抵抗素子は、前記フェーズシフタの出力端子と電気的に接続され、
    少なくとも前記オペアンプが有するトランジスタは、前記トランジスタと重なる領域を有する、
    半導体装置。
  4. 請求項３において、
    前記記憶素子は、第１のトランジスタ及び第１の容量素子を有し、
    前記第１のトランジスタは、酸化物半導体膜を有し、
    少なくとも前記オペアンプが有するトランジスタは、前記第１のトランジスタと重なる領域を有する、
    半導体装置。
JP2021524489A 2019-06-07 2020-05-22 半導体装置 Active JP7536759B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019106670 2019-06-07
JP2019106670 2019-06-07
PCT/IB2020/054867 WO2020245693A1 (ja) 2019-06-07 2020-05-22 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2020245693A1 JPWO2020245693A1 (ja) 2020-12-10
JP7536759B2 true JP7536759B2 (ja) 2024-08-20

Family

ID=73652486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021524489A Active JP7536759B2 (ja) 2019-06-07 2020-05-22 半導体装置

Country Status (5)

Country Link
US (1) US12101067B2 (ja)
JP (1) JP7536759B2 (ja)
KR (1) KR20220017998A (ja)
CN (1) CN113950740A (ja)
WO (1) WO2020245693A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013235564A (ja) 2012-04-11 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015043686A (ja) 2013-07-26 2015-03-05 株式会社半導体エネルギー研究所 Ｄｃｄｃコンバータ
JP2015079944A (ja) 2013-09-10 2015-04-23 株式会社半導体エネルギー研究所 半導体装置
JP2015181081A (ja) 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置および電子機器
JP2017117508A (ja) 2015-12-22 2017-06-29 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
JP2018031619A (ja) 2016-08-23 2018-03-01 ルネサスエレクトロニクス株式会社 レゾルバ補正装置及び半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4249128A (en) * 1978-02-06 1981-02-03 White's Electronics, Inc. Wide pulse gated metal detector with improved noise rejection
TW379479B (en) * 1996-03-12 2000-01-11 Tif Co Ltd Tuned amplifier
US6646508B1 (en) * 1996-12-30 2003-11-11 Anthony T. Barbetta Wide bandwidth, current sharing, MOSFET audio power amplifier with multiple feedback loops
US8451071B2 (en) * 2008-11-24 2013-05-28 Raytheon Company Low noise oscillators
KR20150104518A (ko) 2014-03-05 2015-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레벨 시프터 회로
JP6582640B2 (ja) * 2015-07-07 2019-10-02 住友電気工業株式会社 レーザ駆動回路
TWI687054B (zh) * 2018-07-20 2020-03-01 茂達電子股份有限公司 多通道系統的相移控制電路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013235564A (ja) 2012-04-11 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015043686A (ja) 2013-07-26 2015-03-05 株式会社半導体エネルギー研究所 Ｄｃｄｃコンバータ
JP2015079944A (ja) 2013-09-10 2015-04-23 株式会社半導体エネルギー研究所 半導体装置
JP2015181081A (ja) 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置および電子機器
JP2017117508A (ja) 2015-12-22 2017-06-29 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
JP2018031619A (ja) 2016-08-23 2018-03-01 ルネサスエレクトロニクス株式会社 レゾルバ補正装置及び半導体装置

Also Published As

Publication number Publication date
US12101067B2 (en) 2024-09-24
JPWO2020245693A1 (ja) 2020-12-10
US20220231644A1 (en) 2022-07-21
KR20220017998A (ko) 2022-02-14
WO2020245693A1 (ja) 2020-12-10
CN113950740A (zh) 2022-01-18

Similar Documents

Publication Publication Date Title
JP7615027B2 (ja) 半導体装置、無線通信装置
JP7585200B2 (ja) 周波数電圧変換回路、または発振器
KR20220012268A (ko) 반도체 장치 및 전자 기기
JP2025019138A (ja) 半導体装置
US11948945B2 (en) Semiconductor device and wireless communication device with the semiconductor device
JP7611240B2 (ja) 半導体装置
JP7528072B2 (ja) 半導体装置
JP7536759B2 (ja) 半導体装置
US11848697B2 (en) Communication device and electronic device
WO2021229385A1 (ja) 半導体装置
KR20220017936A (ko) 반도체 장치
WO2021074737A1 (ja) 半導体装置
US12206370B2 (en) Semiconductor device including high frequency amplifier circuit, electronic component, and electronic device
US20220255511A1 (en) Communication device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230517

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240723

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240807

R150 Certificate of patent or registration of utility model

Ref document number: 7536759

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150