JP2015043686A - Ｄｃｄｃコンバータ - Google Patents

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Abstract

【課題】低消費電力化に優れたＤＣＤＣコンバータを提供すること。
【解決手段】制御回路内に、クロック生成回路、誤差増幅器と、比較器と、タイマーと、を有する構成とする。そして、クロック生成回路、誤差増幅器及び比較器では、それぞれの回路が有するバイアス回路で生成される定電位を、間欠的に保持するための電位保持部を設ける。そして、この電位保持部には容量素子とスイッチを設け、スイッチのオンまたはオフの制御をタイマーによって間欠的に制御し、電圧の供給が停止する期間であっても、バイアス回路で生成された定電位に基づく信号の出力を継続して行う構成とする。
【選択図】図１

Description

本発明は半導体装置に関する。特に本発明では、半導体特性を利用したＤＣＤＣコンバータに関する。
シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）をチャネル形成領域となる半導体層に用いたトランジスタ（以下、ＯＳトランジスタという）と、を組み合わせたＤＣＤＣコンバータが提案されている（特許文献１及び２参照）。
特開２０１２−１９６８２号公報 特開２０１２−１００５２２号公報
上記特許文献１及び２におけるＤＣＤＣコンバータは、スイッチング動作によって電力変換を行うトランジスタにＯＳトランジスタを用い、該ＯＳトランジスタのオフ電流を低減することを利用して、電力変換効率を高める構成について開示している。
その一方で、スイッチング動作を行うための制御回路には、断続的に電力が供給され、スイッチング動作をするトランジスタの制御をしている。そのため、制御回路で消費される電力は、十分に低減されているとはいえなかった。
そこで、本発明の一態様は、低消費電力化に優れた、新規な構成のＤＣＤＣコンバータを提供することを課題の一とする。または、本発明の一態様は、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な、新規な構成のＤＣＤＣコンバータを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
本発明の一態様は、スイッチング動作によって所望の電圧に変換する電圧変換回路と、スイッチング制御する制御回路と、を有するＤＣＤＣコンバータに関する。そして制御回路内に、クロック生成回路、誤差増幅器と、比較器と、タイマーと、を有する構成とする。そして、クロック生成回路、誤差増幅器及び比較器では、それぞれの回路が有するバイアス回路で生成される定電位を、間欠的に保持するための電位保持部を設ける。そして、この電位保持部には容量素子とスイッチを設け、スイッチのオンまたはオフの制御をタイマーによって間欠的に制御し、電力の供給が停止する期間であっても、バイアス回路で生成された定電位に基づく信号の出力を継続して行うことができるＤＣＤＣコンバータとするものである。
なお電位保持部におけるスイッチとしては、オフ電流が著しく小さいトランジスタを用いる。オフ電流が著しく小さいトランジスタとしては、チャネルが酸化物半導体膜に形成されるトランジスタを用いることができる。スイッチとして、チャネルが酸化物半導体膜に形成されるトランジスタを用いることにより、スイッチと、容量素子とが接続されたノードの電位が一定に保たれた後、スイッチをオフとしても、スイッチを介してリークする電荷量を、著しく小さく抑えることができる。
そのため、電位保持部では、スイッチをオフにすることにより、バイアス回路で生成される定電位を、スイッチと容量素子とが接続されたノードに保持することができる。したがって、バイアス回路で生成される定電位を出力し続ける必要がなくなるため、バイアス回路を常時動作させる必要がなくなる。これにより、バイアス回路へ電力の供給を停止することができるため、バイアス回路で消費される電力を削減することができる。
本発明の一態様は、トランジスタを有する電圧変換回路と、トランジスタを制御する制御回路と、を有し、制御回路は、クロック生成回路、誤差増幅器と、比較器と、タイマーと、を有し、クロック生成回路、誤差増幅器及び比較器は、それぞれバイアス回路、及びバイアス回路で生成される定電位を保持するための電位保持部を有し、電位保持部は、容量素子とスイッチとを有し、スイッチは、タイマーによってオン又はオフが間欠的に制御されるＤＣＤＣコンバータである。
本発明の一態様において、タイマーは、スイッチをオフにする期間において、バイアス回路への電力の供給を停止するよう制御する回路であるＤＣＤＣコンバータが好ましい。
本発明の一態様において、制御回路は、バンドギャップリファレンス回路、基準バイアス生成回路及び参照電圧生成回路を有し、タイマーは、スイッチをオフにする期間において、バンドギャップリファレンス回路、基準バイアス生成回路及び参照電圧生成回路が出力する信号を停止するよう制御する回路であるＤＣＤＣコンバータが好ましい。
本発明の一態様において、スイッチは、酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタであるＤＣＤＣコンバータが好ましい。
本発明の一態様において、電圧変換回路は、非絶縁型昇圧チョーク方式、非絶縁型降圧チョーク方式、絶縁型フォワード方式、絶縁型フライバック方式、ハーフブリッジ方式、又はフルブリッジ方式であるＤＣＤＣコンバータが好ましい。
本発明の一態様により、低消費電力化に優れた、新規な構成のＤＣＤＣコンバータを提供することができる。または、本発明の一態様により、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な、新規な構成のＤＣＤＣコンバータを提供することができる。
本発明の一形態に係るブロック図。 本発明の一形態に係るブロック図。 本発明の一形態に係るブロック図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る波形図。 本発明の一形態に係る波形図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る断面図。 ＤＣＤＣコンバータを用いた電子機器。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、ＤＣＤＣコンバータの回路構成、及びその動作について説明する。
なおＤＣＤＣコンバータは、半導体特性を利用した回路である。そのためＤＣＤＣコンバータのことを半導体装置ということもある。ここで半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。
まず図１（Ａ）では、ＤＣＤＣコンバータの一例について示し、説明する。
図１（Ａ）に示すＤＣＤＣコンバータ１０は、制御回路１００（図中、Ｃｏｎｔｒｏｌｌｅｒと略記する）、電圧変換回路２００（図中、Ｖｏｌｔａｇｅ Ｃｏｎｖｅｒｔｅｒと略記する）を有する。
ＤＣＤＣコンバータ１０は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換するための回路である。入力電圧Ｖｉｎは、直流電圧であることが好ましい。交流電圧の場合は、交流電圧を直流電圧に変換して、ＤＣＤＣコンバータ１０に与えることが好ましい。
制御回路１００は、電圧変換回路２００が有するスイッチとして機能するトランジスタのオンまたはオフを制御するためのパルス幅制御信号（図中、ＰＷＭ Ｓｉｇｎａｌと略記する）を出力する回路である。制御回路１００は、入力電圧Ｖｉｎ及び電圧変換回路２００からのフィードバック信号（図中、Ｆｅｅｄ Ｂａｃｋ Ｓｉｇｎａｌ（ＦＢ）と略記する）が与えられ、パルス幅制御信号を出力する。なお、本実施の形態では、パルス幅変調方式を行う構成について説明するが、ＰＦＭ（パルス周波数変調）方式であってもよい。
電圧変換回路２００は、スイッチとして機能するトランジスタを有し、該トランジスタのオン又はオフを切り替えることで、入力電圧Ｖｉｎを昇圧又は降圧した出力電圧Ｖｏｕｔに変換する回路である。本実施の形態における電圧変換回路２００は、入力電圧Ｖｉｎを昇圧する回路構成であってもよいし、入力電圧Ｖｉｎを降圧する回路構成であってもよい。なお、スイッチとして機能するトランジスタは、単結晶シリコンやＳｉＣを用いることで、高速でのスイッチング動作を可能としたトランジスタであることが好ましいが、その他の半導体材料を用いて作製されたトランジスタであってもよい。
次いで図１（Ｂ）では、図１（Ａ）に示す制御回路１００のブロック図の一例について、説明する。
図１（Ｂ）に示す制御回路１００は、バンドギャップリファレンス回路１０１（図中、ＢＧＲと略記する）、参照電圧生成回路１０２（図中、ＶＲＥＦＧＥＮと略記する）、基準バイアス生成回路１０３（図中、ＢＩＡＳＧＥＮと略記する）、クロック生成回路１０４（図中、ＣＬＫＧＥＮと略記する）、誤差増幅器１０５（図中、ＥＲＲＡＭＰと略記する）、比較器１０６（図中、ＰＷＭＣＭＰと略記する）、及びタイマー１０７（図中、Ｔｉｍｅｒと略記する）、を有する。
バンドギャップリファレンス回路１０１は、入力電圧Ｖｉｎをもとに、参照電圧生成回路１０２及び基準バイアス生成回路１０３を動作させるための基準電圧ＶＢＧＲを生成する機能を有する回路である。なおバンドギャップリファレンス回路１０１では、タイマー１０７から出力されるモード切替信号（図中、φ１と略記する）に従って基準電圧ＶＢＧＲの生成を停止することができる。なお、入力電圧Ｖｉｎの供給を停止するには、バンドギャップリファレンス回路１０１内のトランジスタのゲートに該トランジスタが動作しないよう電位を印加することで、出力される信号を停止する構成とすればよい。
参照電圧生成回路１０２は、基準電圧ＶＢＧＲをもとに、制御回路１００内で用いる参照電圧ＶＲＥＦを生成する機能を有する回路である。なお参照電圧ＶＲＥＦは、一例として、誤差増幅器１０５に与えられる電圧である。なお参照電圧生成回路１０２では入力電圧Ｖｉｎが供給されるが、タイマー１０７から出力されるモード切替信号に従って参照電圧ＶＲＥＦの生成を停止することができる。なお、入力電圧Ｖｉｎの供給を停止するには、参照電圧生成回路１０２内のトランジスタのゲートに該トランジスタが動作しないよう電位を印加することで、出力される信号を停止する構成とすればよい。
基準バイアス生成回路１０３は、基準電圧ＶＢＧＲをもとに、制御回路１００内で用いるバイアス電流（図中、ＢＩＡＳ ＣＵＲＲＥＮＴＳと略記する）を生成する機能を有する回路である。なおバイアス電流は、一例として、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６に与えられる電流である。なお基準バイアス生成回路１０３では入力電圧Ｖｉｎが供給されるが、タイマー１０７から出力されるモード切替信号に従ってバイアス電流の生成を停止することができる。なお、入力電圧Ｖｉｎの供給を停止するには、基準バイアス生成回路１０３内のトランジスタのゲートに該トランジスタが動作しないよう電位を印加することで、出力される信号を停止する構成とすればよい。
クロック生成回路１０４は、バイアス電流及び入力電圧Ｖｉｎが与えられ、制御回路１００内で用いるクロック信号及び三角波を生成する機能を有する回路である。クロック生成回路１０４は、一例として、バイアス回路、基準クロック生成回路及び電位保持部を有する。バイアス回路は、バイアス電流をもとに定電位であるバイアス電圧を生成する。また基準クロック生成回路は、該バイアス電圧に従ってクロック信号及び三角波を生成する。電位保持部は、容量素子とスイッチを有し、該スイッチのオンまたはオフの制御をタイマー１０７によって間欠的に制御することで、タイマー１０７から出力されるモード切替信号に従ってバイアス電圧を保持することができる。そのため、バイアス回路の機能を停止しても、基準クロック生成回路へのバイアス電圧の供給を継続して行うことができる。
なおクロック生成回路１０４では入力電圧Ｖｉｎが供給されるが、タイマー１０７から出力されるモード切替信号に従ってクロック生成回路１０４が有するバイアス回路への入力電圧Ｖｉｎの供給を停止し、バイアス電圧の生成を停止することができる。なお、バイアス回路への入力電圧Ｖｉｎの供給を停止するには、バイアス回路にパワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成としてもよい。
誤差増幅器１０５は、バイアス電流及び入力電圧Ｖｉｎが与えられ、フィードバック信号の電位と参照電圧ＶＲＥＦとの差を増幅したエラー信号（図中、ＥＲＲ＿ＯＵＴと略記する）を生成する機能を有する回路である。誤差増幅器１０５は、一例として、ＯＰアンプ（Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ）及びＯＴアンプ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓ−ｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ）を有する。
ＯＰアンプは、一例として、バイアス回路、電圧増幅回路及び電位保持部を有する。バイアス回路は、バイアス電流をもとに定電位であるバイアス電圧を生成する。また電圧増幅回路は、入力されるフィードバック信号の電位と参照電圧ＶＲＥＦの差分を、該バイアス電圧をもとに、増幅した信号として生成する。電位保持部は、容量素子とスイッチを有し、該スイッチのオンまたはオフの制御をタイマー１０７によって間欠的に制御することで、タイマー１０７から出力されるモード切替信号に従ってバイアス電圧を保持することができる。そのため、バイアス回路の機能を停止しても、電圧増幅回路へのバイアス電圧の供給を継続して行うことができる。
ＯＴアンプは、一例として、バイアス回路、電圧増幅回路及び電位保持部を有する。バイアス回路は、バイアス電流をもとに定電位であるバイアス電圧を生成する。また電圧増幅回路は、入力されるフィードバック信号の電位と参照電圧ＶＲＥＦの差分を、該バイアス電圧をもとに、増幅した信号として生成する。電位保持部は、容量素子とスイッチを有し、該スイッチのオンまたはオフの制御をタイマー１０７によって間欠的に制御することで、タイマー１０７から出力されるモード切替信号に従ってバイアス電圧を保持することができる。そのため、バイアス回路の機能を停止しても、電圧増幅回路へのバイアス電圧の供給を継続して行うことができる。
なお誤差増幅器１０５が有するＯＰアンプ及びＯＴアンプでは入力電圧Ｖｉｎが供給されるが、タイマー１０７から出力されるモード切替信号に従ってＯＰアンプ及びＯＴアンプが有するバイアス回路への入力電圧Ｖｉｎの供給を停止し、バイアス電圧の生成を停止することができる。なお、バイアス回路への入力電圧Ｖｉｎの供給を停止するには、入力電圧Ｖｉｎを与える配線とバイアス回路との間に、パワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成としてもよい。
比較器１０６は、エラー信号及び三角波が与えられ、電圧変換回路２００が有するスイッチとして機能するトランジスタのオンまたはオフを制御するためのパルス幅制御信号を生成する機能を有する回路である。比較器１０６は、一例として、バイアス回路、比較回路及び電位保持部を有する。バイアス回路は、バイアス電流をもとに定電位であるバイアス電圧を生成する。また比較回路は、該バイアス電圧に従って、エラー信号の電位と三角波の電位を比較し、該バイアス電圧をもとに、比較した大小関係によって得られる信号を生成する。電位保持部は、容量素子とスイッチを有し、該スイッチのオンまたはオフの制御をタイマー１０７によって間欠的に制御することで、タイマー１０７から出力されるモード切替信号に従ってバイアス電圧を保持することができる。そのため、バイアス回路の機能を停止しても、比較回路へのバイアス電圧の供給を継続して行うことができる。
なお比較器１０６では入力電圧Ｖｉｎが供給されるが、タイマー１０７から出力されるモード切替信号に従って比較器１０６が有するバイアス回路への入力電圧Ｖｉｎの供給を停止し、バイアス電圧の生成を停止することができる。なお、バイアス回路への入力電圧Ｖｉｎの供給を停止するには、入力電圧Ｖｉｎを与える配線とバイアス回路との間に、パワーゲーティング用のスイッチを設け、該スイッチのオンまたはオフを切り替える構成としてもよい。
タイマー１０７は、バンドギャップリファレンス回路１０１、参照電圧生成回路１０２、基準バイアス生成回路１０３、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６に、一定期間ごとに状態を切り替えるためのモード切替信号を出力する機能を有する回路である。モード切替信号は、第１のモードと、第２のモードとを切り替えるための信号である。また、モード切替信号は、一例としては、一定期間ごとにクロック生成回路１０４で生成されるクロック信号の波数を、カウンター等を用いてカウントし、モードが切り替わるようにして生成される。
なお第１のモードは、モード切替信号をＨレベルとして切り替えるよう設定すればよい。第１のモードでは、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６が有する電位保持部のスイッチをオンにし、バイアス電圧を電位保持部に与えるよう制御する。また第１のモードでは、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６が有するバイアス回路への入力電圧Ｖｉｎの供給を行うためのパワーゲーティング用のスイッチをオンにすればよい。また第１のモードでは、バンドギャップリファレンス回路１０１、参照電圧生成回路１０２、基準バイアス生成回路１０３への入力電圧Ｖｉｎの供給を行うためのパワーゲーティング用のスイッチをオンにすればよい。第１のモードは、サンプリングモード（Ｓａｍｐｌｉｎｇ ｍｏｄｅ）ということもある。
図２（Ａ）は、図１（Ｂ）の制御回路１００における第１のモードでの入力電圧Ｖｉｎの供給する状態を可視化して示したブロック図である。図中、太線の矢印で、各回路への入力電圧Ｖｉｎの供給を示している。
また、第２のモードは、モード切替信号をＬレベルとして切り替えるよう設定すればよい。第２のモードでは、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６が有する電位保持部のスイッチをオフにし、第１のモードで与えられたバイアス電圧を電位保持部で保持するよう制御する。また第２のモードでは、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６が有するバイアス回路への入力電圧Ｖｉｎの供給を行うためのパワーゲーティング用のスイッチをオフにすればよい。また第２のモードでは、バンドギャップリファレンス回路１０１、参照電圧生成回路１０２、基準バイアス生成回路１０３への入力電圧Ｖｉｎの供給を行うためのパワーゲーティング用のスイッチをオフにすればよい。第２のモードは、ホールドモード（Ｈｏｌｄ ｍｏｄｅ）ということもある。
図２（Ｂ）は、図１（Ｂ）の制御回路１００における第２のモードでの入力電圧Ｖｉｎの供給する状態を可視化して示したブロック図である。図中、太線の矢印で、各回路への入力電圧Ｖｉｎの供給を示している。また、図中、太線の点線矢印で、各回路への入力電圧Ｖｉｎの部分的な供給を示している。また、図中、細線の点線矢印で、各回路への入力電圧Ｖｉｎの供給停止を示している。図中、罰印で、各回路からの信号の供給が停止していることを示している。
以上説明した構成により、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６が有する電位保持部では、電位のサンプリング又は保持を、タイマー１０７からのモード切替信号により間欠的に制御することができる。この切り替えは、電位保持部が有するスイッチのオンまたはオフの制御を行うことで実現される。なお電位保持部では、バイアス回路で生成された定電位のバイアス電圧を保持し、バイアス回路への電力の供給が停止する期間であっても、後段にある回路では信号の出力を継続して行うことができる。従って本実施の形態の構成のＤＣＤＣコンバータの制御回路を用いることで、低消費電力化に優れたＤＣＤＣコンバータとすることができる。または、本実施の形態の構成のＤＣＤＣコンバータの制御回路を用いることで、制御回路が有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能させることができるＤＣＤＣコンバータとすることができる。
次いで、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６が有する電位保持部の構成について説明するため、各回路の具体的な回路構成の一例について説明する。
まず誤差増幅器１０５の回路構成の一例について図３に示す。図３に示す誤差増幅器１０５はＯＰアンプ１１１、ＯＰアンプ１１２、ＯＴアンプ１１３、抵抗素子１１４Ａ、抵抗素子１１４Ｂ及び電位保持部１１５を有する。
ＯＰアンプ１１１の入力端子には、フィードバック信号及び負帰還するための出力信号が与えられ、出力端子から出力信号を出力する。ＯＰアンプ１１２の入力端子には、参照電圧ＶＲＥＦ、及び抵抗素子１１４Ａを介してＯＰアンプ１１１の出力信号が与えられ、出力端子から出力信号を出力する。出力信号は、抵抗素子１１４Ｂを介して、ＯＰアンプ１１１の出力信号が与えられる入力端子に負帰還される。ＯＴアンプ１１３の入力端子には、参照電圧ＶＲＥＦ、及びＯＰアンプ１１２の出力信号が与えられ、出力端子からエラー信号を出力する。
電位保持部１１５は、スイッチとして機能するトランジスタと、容量素子とで構成される。スイッチとして機能するトランジスタのゲートには、モード切替信号が与えられ、該トランジスタのオンまたはオフを制御することができる。
スイッチとして機能するトランジスタとしては、オフ電流が著しく小さいトランジスタを用いる。オフ電流が極めて少ないトランジスタとしては、チャネルが酸化物半導体膜に形成されるトランジスタを用いることができる。
なおオフ電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ／μｍ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。
スイッチとして機能するトランジスタは、モード切替信号により第１のモードではオンとする。また、スイッチとして機能するトランジスタは、モード切替信号により第２のモードではオフとする。スイッチとして、チャネルが酸化物半導体膜に形成されるトランジスタを用いることにより、スイッチと、容量素子とが接続されたノードの電位が一定に保たれた後、スイッチをオフとしても、スイッチを介してリークする電荷量を、著しく小さく抑えることができる。
そのため、電位保持部１１５では、スイッチをオフにすることにより、参照電圧生成回路１０２で生成される参照電圧ＶＲＥＦを、スイッチと容量素子とが接続されたノードに保持することができる。
なお本明細書においてＯＳトランジスタは、酸化物半導体をチャネル形成領域となる半導体層に用いたことを明示するために、ＯＳの符号を合わせて付している。
なお電位保持部１１５が有する容量素子は、グラウンド線に接続されている。なお容量素子の一方の電極は、定電位の配線に接続されていればよい。また容量素子は、寄生容量や、トランジスタのゲート容量を利用することで省略することも可能である。
次いで、ＯＴアンプ１１３の具体的な回路構成の一例について、図４（Ａ）に示す。ＯＴアンプ１１３は、バイアス回路１２１、増幅回路１２２、電位保持部１２３Ａ乃至電位保持部１２３Ｃ及びパワースイッチＰ＿ＳＷＡを有する。
バイアス回路１２１は、基準バイアス生成回路１０３より与えられるバイアス電流に従って、増幅回路１２２で用いる定電圧のバイアス電圧を生成するための機能を有する回路である。なおバイアス電圧は、入力電圧Ｖｉｎが与えられる複数のトランジスタに電流を流すことで得られる。そして得られた複数の電圧が、バイアス電圧として電位保持部１２３Ａ乃至電位保持部１２３Ｃを介して、増幅回路１２２が有するトランジスタのゲートに与えられる。なおバイアス回路１２１は、カレントミラ−を用いた回路で構成すればよい。
増幅回路１２２は、電位保持部１２３Ａ乃至電位保持部１２３Ｃを介してトランジスタのゲートにバイアス電圧が与えられた状態で、入力端子ＩＮ＋、入力端子ＩＮ−に信号が入力されることで、フィードバック信号を増幅した信号であるエラー信号を出力する機能を有する回路である。なお増幅回路１２２は、差動増幅回路、カレントミラ−を用いた回路で構成すればよい。
電位保持部１２３Ａ乃至電位保持部１２３Ｃはそれぞれ、スイッチとして機能するトランジスタと、容量素子とで構成される。スイッチとして機能するトランジスタのゲートには、モード切替信号が与えられ、該トランジスタのオンまたはオフを制御することができる。
パワースイッチＰ＿ＳＷＡは、パワースイッチとして機能するトランジスタで構成される。パワースイッチとして機能するトランジスタのゲートには、モード切替信号が与えられ、該トランジスタのオンまたはオフを制御することができる。
そのため、電位保持部１２３Ａ乃至電位保持部１２３Ｃでは、スイッチをオフにすることにより、バイアス回路１２１で生成される定電位を、スイッチと容量素子とが接続されたノードに保持することができる。したがって、バイアス回路１２１で生成される定電位を出力し続ける必要がなくなるため、パワースイッチＰ＿ＳＷＡをオフにして、バイアス回路１２１の動作を停止することができる。これにより、ＯＴアンプ１１３の動作を停止することなく、バイアス回路へ電力の供給を停止することができるため、バイアス回路１２１で消費される電力を削減することが可能なＯＴアンプ１１３とすることができる。
なお電位保持部１２３Ａ乃至電位保持部１２３Ｃが有する容量素子は、入力電圧Ｖｉｎが与えられる配線、又はグラウンド線に接続されている。なお容量素子の一方の電極は、定電位の配線に接続されていればよい。また容量素子は、寄生容量や、トランジスタのゲート容量を利用することで省略することも可能である。
なおバイアス回路１２１及び増幅回路１２２を構成するトランジスタは、シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタで構成することが好適である。該構成とすることで、トランジスタに流れる電流量を大きくすることができ、回路動作の高速化を図ることができる。
次いで、ＯＰアンプ１１１及びＯＰアンプ１１２の具体的な回路構成の一例について、図４（Ｂ）に示す。ＯＰアンプ１１１及びＯＰアンプ１１２は、バイアス回路１３１、電圧増幅回路１３２、電位保持部１３３Ａ乃至電位保持部１３３Ｄ及びパワースイッチＰ＿ＳＷＢを有する。
バイアス回路１３１は、基準バイアス生成回路１０３より与えられるバイアス電流に従って、電圧増幅回路１３２で用いる定電圧のバイアス電圧を生成するための機能を有する回路である。なおバイアス電圧は、入力電圧Ｖｉｎが与えられる複数のトランジスタに電流を流すことで得られる。そして得られた複数の電圧が、バイアス電圧として電位保持部１３３Ａ乃至電位保持部１３３Ｄを介して、電圧増幅回路１３２が有するトランジスタのゲートに与えられる。なおバイアス回路１３１は、カレントミラ−を用いた回路で構成すればよい。
電圧増幅回路１３２は、電位保持部１３３Ａ乃至電位保持部１３３Ｄを介してトランジスタのゲートにバイアス電圧が与えられた状態で、入力端子ＩＮ＋、入力端子ＩＮ−に信号が入力されることで、出力信号ＯＵＴを出力する機能を有する回路である。なお電圧増幅回路１３２は、差動増幅回路、カレントミラ−を用いた回路で構成すればよい。
電位保持部１３３Ａ乃至電位保持部１３３Ｄはそれぞれ、電位保持部１２３Ａ乃至電位保持部１２３Ｃと同様に、スイッチとして機能するトランジスタと、容量素子とで構成される。また、パワースイッチＰ＿ＳＷＢは、パワースイッチＰ＿ＳＷＡと同様に、スイッチとして機能するトランジスタで構成される。
そのため、電位保持部１３３Ａ乃至電位保持部１３３Ｄでは、スイッチをオフにすることにより、バイアス回路１３１で生成される定電位を、スイッチと容量素子とが接続されたノードに保持することができる。したがって、バイアス回路１３１で生成される定電位を出力し続ける必要がなくなるため、パワースイッチＰ＿ＳＷＢをオフにして、バイアス回路１３１の動作を停止することができる。これにより、ＯＰアンプ１１１及びＯＰアンプ１１２の動作を停止することなく、バイアス回路へ電力の供給を停止することができるため、バイアス回路１３１で消費される電力を削減することが可能なＯＰアンプ１１１及びＯＰアンプ１１２とすることができる。
なおバイアス回路１３１及び電圧増幅回路１３２を構成するトランジスタは、シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタで構成することが好適である。該構成とすることで、トランジスタに流れる電流量を大きくすることができ、回路動作の高速化を図ることができる。
次いで、比較器１０６の具体的な回路構成の一例について、図５に示す。比較器１０６は、バイアス回路１４１、比較回路１４２、電位保持部１４３Ａ乃至電位保持部１４３Ｄ及びパワースイッチＰ＿ＳＷＣを有する。
バイアス回路１４１は、基準バイアス生成回路１０３より与えられるバイアス電流に従って、比較回路１４２で用いる定電圧のバイアス電圧を生成するための機能を有する回路である。なおバイアス電圧は、入力電圧Ｖｉｎが与えられる複数のトランジスタに電流を流すことで得られる。そして得られた複数の電圧が、バイアス電圧として電位保持部１４３Ａ乃至電位保持部１４３Ｄを介して、比較回路１４２が有するトランジスタのゲートに与えられる。なおバイアス回路１４１は、カレントミラ−を用いた回路で構成すればよい。
比較回路１４２は、電位保持部１４３Ａ乃至電位保持部１４３Ｄを介してトランジスタのゲートにバイアス電圧が与えられた状態で、入力端子ＩＮ＋、入力端子ＩＮ−に信号が入力されることで、出力信号ＯＵＴを出力する機能を有する回路である。なお比較回路１４２は、差動増幅回路、カレントミラ−を用いた回路で構成すればよい。
電位保持部１４３Ａ乃至電位保持部１４３Ｄはそれぞれ、電位保持部１２３Ａ乃至電位保持部１２３Ｃと同様に、スイッチとして機能するトランジスタと、容量素子とで構成される。また、パワースイッチＰ＿ＳＷＣは、パワースイッチＰ＿ＳＷＡと同様に、スイッチとして機能するトランジスタで構成される。
そのため、電位保持部１４３Ａ乃至電位保持部１４３Ｄでは、スイッチをオフにすることにより、バイアス回路１４１で生成される定電位を、スイッチと容量素子とが接続されたノードに保持することができる。したがって、バイアス回路１４１で生成される定電位を出力し続ける必要がなくなるため、パワースイッチＰ＿ＳＷＣをオフにして、バイアス回路１４１の動作を停止することができる。これにより、比較器１０６の動作を停止することなく、バイアス回路へ電力の供給を停止することができるため、性能を低下させることなく動作させ、バイアス回路１４１で消費される電力を削減することが可能な比較器１０６とすることができる。
なおバイアス回路１４１及び比較回路１４２を構成するトランジスタは、シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタで構成することが好適である。該構成とすることで、トランジスタに流れる電流量を大きくすることができ、回路動作の高速化を図ることができる。
次いで、クロック生成回路１０４の具体的な回路構成の一例について、図６に示す。クロック生成回路１０４は、バイアス回路１５１、クロック生成部１５２、電位保持部１５３Ａ乃至電位保持部１５３Ｄ及びパワースイッチＰ＿ＳＷＤを有する。
バイアス回路１５１は、基準バイアス生成回路１０３より与えられるバイアス電流に従って、クロック生成部１５２で用いる定電圧のバイアス電圧を生成するための機能を有する回路である。なおバイアス電圧は、入力電圧Ｖｉｎが与えられる複数のトランジスタに電流を流すことで得られる。そして得られた複数の電圧が、バイアス電圧として電位保持部１５３Ａ乃至電位保持部１５３Ｄを介して、クロック生成部１５２が有するトランジスタのゲートに与えられる。なおバイアス回路１５１は、カレントミラ−を用いた回路で構成すればよい。
クロック生成部１５２は、比較回路１５４、制御用論理回路１５５（図中、Ｃｏｎｔｒｏｌ Ｌｏｇｉｃと略記する）、スイッチとして機能するトランジスタ１５６及びトランジスタ１５７を有する。クロック生成部１５２では、電位保持部１５３Ａ乃至電位保持部１５３Ｄを介してトランジスタのゲートにバイアス電圧が与えられた状態で、制御用論理回路１５５によってトランジスタ１５６及びトランジスタ１５７のオンまたはオフを交互に選択することで、電圧の昇降を一定速度で行うよう制御する。そしてクロック生成部１５２では、比較回路１５４を用いて、一定の速度で昇降する電圧と参照電圧ＶＲＥＦＨ及び参照電圧ＶＲＥＦＬと比較し、制御用論理回路１５５が比較回路１５４の比較結果を用いてトランジスタ１５６及びトランジスタ１５７のオンまたはオフを制御し、一定の速度で昇降する電圧を三角波に整形する。また、制御用論理回路１５５は、成形された三角波に同期してクロック信号を生成することができる。
電位保持部１５３Ａ乃至電位保持部１５３Ｄはそれぞれ、電位保持部１２３Ａ乃至電位保持部１２３Ｃと同様に、スイッチとして機能するトランジスタと、容量素子とで構成される。また、パワースイッチＰ＿ＳＷＤは、パワースイッチＰ＿ＳＷＡと同様に、スイッチとして機能するトランジスタで構成される。
そのため、電位保持部１５３Ａ乃至電位保持部１５３Ｄでは、スイッチをオフにすることにより、バイアス回路１５１で生成される定電位を、スイッチと容量素子とが接続されたノードに保持することができる。したがって、バイアス回路１５１で生成される定電位を出力し続ける必要がなくなるため、パワースイッチＰ＿ＳＷＤをオフにして、バイアス回路１５１の動作を停止することができる。これにより、クロック生成部１５２の動作を停止することなく、バイアス回路へ電力の供給を停止することができるため、性能を低下させることなく動作させ、バイアス回路１５１で消費される電力を削減することが可能なクロック生成回路１０４とすることができる。
なおバイアス回路１５１及びクロック生成部１５２を構成するトランジスタは、シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタで構成することが好適である。該構成とすることで、トランジスタに流れる電流量を大きくすることができ、回路動作の高速化を図ることができる。
次いで、比較器１０６の動作について図７を参照して説明する。図７には、三角波（Ｔｒｉａｎｇｌｅ Ｗａｖｅ）の波形、三角波と誤差増幅器の出力信号（ＥＲＲ＿ＯＵＴ）の波形を重ねて示したもの、及び比較器１０６より出力されるパルス幅制御信号の波形を示す。
クロック生成回路１０４より出力される三角波は、図７に示すように、図６で説明した参照電圧ＶＲＥＦＨと参照電圧ＶＲＥＦＬとの間で振幅を繰り返す信号である。一方比較器１０６に入力される誤差増幅器の出力信号の波形は、出力電圧Ｖｏｕｔと同じように変化するフィードバック信号に従って連続的に変化する。そのため誤差増幅器の出力信号の波形も、連続的に変化する波形を有する信号である。
比較器１０６では、この２つの信号の大小関係をもとにパルス幅制御信号となる矩形波を生成することができる。パルス幅制御信号によって、電圧変換回路２００が有するスイッチとして機能するトランジスタのオンまたはオフを制御することができる。このトランジスタのオンまたはオフを制御することで、出力電圧Ｖｏｕｔが一定の定電圧となるよう制御することができる。例えば、出力電圧Ｖｏｕｔに変化が生じる際にはフィードバック信号に応じて誤差増幅器の出力信号の波形が変化し、それに応じたパルス幅制御信号が変化することで、出力電圧Ｖｏｕｔが一定の定電圧となるよう制御することができる。
次いでタイマー１０７によるスイッチの制御について図８を参照して説明する。図８には、入力電圧Ｖｉｎの変化、およびモード切替信号φ１の信号波形を示す。
本実施の形態におけるＤＣＤＣコンバータ１０の制御回路１００では、上述したようにモード切替信号φ１を用いて、第１のモードと第２のモードとの切り替えを行う。第１のモードと第２のモードとの切り替えによって、クロック生成回路、誤差増幅器及び比較回路のそれぞれに設けられたバイアス回路で生成される定電位を、電位保持部に間欠的に保持させることができる。
具体的には、図８に示すように入力電圧Ｖｉｎの立ち上がりと共に、第１のモード（サンプリングモード）となるようモード切替信号φ１を切り替える。その後、第２のモード（ホールドモード）となるようモード切替信号φ１を切り替える。タイマー１０７による一定期間経過の後、モード切替信号φ１は、再び第１のモードに切り替えられ、第２のモードとの切り替えを繰り返す。
制御回路１００が有するタイマー１０７によって、第１のモードと第２のモードとを交互に繰り返すよう制御することで、制御回路１００が有する各回路での低消費電力化を図ることができる。具体的には、第２のモード時において、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６のそれぞれに設けられたバイアス回路１２１、バイアス回路１３１、バイアス回路１４１及びバイアス回路１５１への電力の供給を停止する構成とする。該構成とすることで、第２のモード時におけるバイアス回路に流れる電流をなくし、その分の消費電力を低減することができる。
なお本実施の形態の構成では、クロック生成回路１０４、誤差増幅器１０５及び比較器１０６のそれぞれに設けられたバイアス回路１２１、バイアス回路１３１、バイアス回路１４１及びバイアス回路１５１への電力の供給を間欠的に停止しても、各回路の性能が低下することはない。具体的には、第２のモード時において、電位保持部１２３Ａ乃至１２３Ｃ、電位保持部１３３Ａ乃至１３３Ｄ、電位保持部１４３Ａ乃至１４３Ｄ、及び電位保持部１５３Ａ乃至１５３Ｄでは、スイッチと容量素子とが接続されたノードに、バイアス回路１２１、バイアス回路１３１、バイアス回路１４１及びバイアス回路１５１で得られる定電位を保持することができる。そのため、この定電位によって動作を行う、増幅回路１２２、電圧増幅回路１３２、比較回路１４２及びクロック生成部１５２では、バイアス回路への電力の供給を停止しても、出力する信号に変化はない。従って第２のモードにおいてもＤＣＤＣコンバータ１０は、性能を低下させることなく動作させることができる。
さらに第２のモード時においては、バンドギャップリファレンス回路１０１、参照電圧生成回路１０２及び基準バイアス生成回路１０３への電力の供給を停止するよう制御する構成とすることが有効である。該構成とすることで、第２のモード時における、バンドギャップリファレンス回路１０１、参照電圧生成回路１０２及び基準バイアス生成回路１０３に流れる電流を間欠的になくし、その分の消費電力を低減することができる。
以上説明した本発明の一態様では、低消費電力化に優れ、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能なＤＣＤＣコンバータとすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した電圧変換回路２００の具体例について説明する。また以下では、図９乃至図１０を参照して説明する。
図９（Ａ）は、図１（Ａ）で説明したＤＣＤＣコンバータ１０の構成において、非絶縁型昇圧チョーク方式の電圧変換回路２００Ａを用いた構成例を示すブロック図である。
図９（Ａ）に示す電圧変換回路２００Ａは、スイッチとして機能するトランジスタ２１１、コイル２１２、ダイオード２１３、容量素子２１４、及び直列に接続された抵抗素子２１５を有する。
トランジスタ２１１は、コイル２１２とダイオード２１３の間のノードと、固定電位（例えばグラウンド電位）との間の電気的な接続を制御している。具体的に、トランジスタ２１１は、ソース及びドレインの一方がコイル２１２とダイオード２１３間のノードに接続され、ソース及びドレインの他方が固定電位に接続されている。
コイル２１２は、一方の端子に入力電圧Ｖｉｎが与えられ、他方の端子がダイオード２１３の一方の電極に接続される。
ダイオード２１３の他方の電極は、出力電圧Ｖｏｕｔを与える端子に接続される。
容量素子２１４は、一方の電極が出力電圧Ｖｏｕｔを与える端子に接続され、他方が固定電位に接続されている。
抵抗素子２１５は、出力電圧Ｖｏｕｔを与える端子と、固定電位を与える端子との間で抵抗分割するよう設けられる。抵抗分割されて得られる電圧は、フィードバック信号として制御回路１００に与えられる。
図９（Ａ）に示す電圧変換回路２００Ａでは、トランジスタ２１１がオンである期間の比率が高くすることで、コイル２１２に流れる電流を大きくし、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの差が大きくなるように昇圧することができる。逆に、トランジスタ２１１がオフである期間の比率が高くすることで、コイル２１２に流れる電流を小さくし、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの差が小さくなるように昇圧することができる。
図９（Ｂ）は、図１（Ａ）で説明したＤＣＤＣコンバータ１０の構成において、非絶縁型降圧チョーク方式の電圧変換回路２００Ｂを用いた構成例を示すブロック図である。
図９（Ｂ）に示す電圧変換回路２００Ｂは、スイッチとして機能するトランジスタ２２１、ダイオード２２２、コイル２２３、容量素子２２４、及び直列に接続された抵抗素子２２５を有する。
トランジスタ２２１は、入力電圧Ｖｉｎが与えられるノードと、ダイオード２２２とコイル２２３の間のノードとの間の電気的な接続を制御している。具体的に、トランジスタ２２１は、ソース及びドレインの一方が入力電圧Ｖｉｎを与える端子に接続され、ソース及びドレインの他方がダイオード２２２とコイル２２３間のノードに接続されている。
ダイオード２２２の一方の電極がダイオード２２２とコイル２２３間のノードに接続され、他方が固定電位に接続されている。
コイル２２３は、一方の端子がダイオード２２２とコイル２２３間のノードに接続され、他方の端子が出力電圧Ｖｏｕｔを与える端子に接続される。
容量素子２２４は、一方の電極が出力電圧Ｖｏｕｔを与える端子に接続され、他方が固定電位に接続されている。
抵抗素子２２５は、出力電圧Ｖｏｕｔを与える端子と、固定電位を与える端子との間で抵抗分割するよう設けられる。抵抗分割されて得られる電圧は、フィードバック信号として制御回路１００に与えられる。
図９（Ｂ）に示す電圧変換回路２００Ｂでは、トランジスタ２２１がオンである期間の比率が高くすることで、容量素子２２４に保持される電圧を入力電圧Ｖｉｎに近づくように、降圧することができる。逆に、トランジスタ２２１がオフである期間の比率が高くすることで、容量素子２２４に保持される電圧を小さくし、降圧することができる。
図１０（Ａ）は、図１（Ａ）で説明したＤＣＤＣコンバータ１０の構成において、絶縁型フォワード方式の電圧変換回路２００Ｃを用いた構成例を示すブロック図である。
図１０（Ａ）に示す電圧変換回路２００Ｃは、スイッチとして機能するトランジスタ２３１、トランス２３２、ダイオード２３３、ダイオード２３４、コイル２３５及び容量素子２３６を有する。
トランジスタ２３１は、トランス２３２を構成する一次コイルと、固定電位に接続された端子との間の電気的な接続を制御している。具体的に、トランジスタ２３１は、ソース及びドレインの一方がトランス２３２を構成する一次コイルに接続され、ソース及びドレインの他方が固定電位に接続されている。
トランス２３２は、一次コイルと二次コイルで構成される。トランス２３２を構成する二次コイルは、ダイオード２３３の一方の電極に接続される。
ダイオード２３３の他方の電極は、ダイオード２３４とコイル２３５間のノードに接続される。
ダイオード２３４の一方の電極は、ダイオード２３３とコイル２３５間のノードに接続される。ダイオード２３４の他方の電極は、固定電位に接続された端子に接続される。
コイル２３５の一方の端子は、ダイオード２３３とダイオード２３４間のノードに接続される。コイル２３５の他方の端子は、出力電圧Ｖｏｕｔを与える端子に接続される。
容量素子２３６の一方の電極は、出力電圧Ｖｏｕｔを与える端子に接続される。容量素子２３６の他方の電極は、固定電位に接続された端子に接続される。出力電圧Ｖｏｕｔは、フィードバック信号として制御回路１００に与えられる。
図１０（Ａ）に示す電圧変換回路２００Ｃでは、トランジスタ２３１のオン又はオフを交互に切り替えることで、一次コイルに流れる電流を制御してトランス２３２を励磁する。そして二次コイル側での出力電圧Ｖｏｕｔの降圧を制御することができる。
図１０（Ｂ）は、図１（Ａ）で説明したＤＣＤＣコンバータ１０の構成において、絶縁型フライバック方式の電圧変換回路２００Ｄを用いた構成例を示すブロック図である。
図１０（Ｂ）に示す電圧変換回路２００Ｄは、スイッチとして機能するトランジスタ２４１、トランス２４２、ダイオード２４３、及び容量素子２４４を有する。
トランジスタ２４１は、トランス２４２を構成する一次コイルと、固定電位に接続された端子との間の電気的な接続を制御している。具体的に、トランジスタ２４１は、ソース及びドレインの一方がトランス２４２を構成する一次コイルに接続され、ソース及びドレインの他方が固定電位に接続されている。
トランス２４２は、一次コイルと二次コイルで構成される。トランス２４２を構成する二次コイルは、ダイオード２４３の一方の電極に接続される。
ダイオード２４３の他方の電極は、出力電圧Ｖｏｕｔを与える端子に接続される。
容量素子２４４の一方の電極は、出力電圧Ｖｏｕｔを与える端子に接続される。容量素子２４４の他方の電極は、固定電位に接続された端子に接続される。出力電圧Ｖｏｕｔは、フィードバック信号として制御回路１００に与えられる。
図１０（Ｂ）に示す電圧変換回路２００Ｄでは、トランジスタ２４１のオン又はオフを交互に切り替えることで、一次コイルに流れる電流を二次コイル側での自己誘導電圧に変換する。そして二次コイル側での出力電圧Ｖｏｕｔの昇圧を制御することができる。
なお上述したトランジスタ２１１、トランジスタ２２１、トランジスタ２３１、及びトランジスタ２４１は、一つだけ設ける構成を示したが、複数設ける構成としてもよい。あるいはｎチャネル型を図示したが、ｐチャネル型でもよい。あるいはシリコンを有する以外の半導体、例えば酸化物半導体、化合物半導体を用いたトランジスタとしてもよい。あるいは複数のゲート電極、例えばバックゲート電極を設け、トランジスタのオフ電流またはオン抵抗を、出力電力の大きさに合わせて調整し、電力変換効率を高めること構成としてもよい。
なお図９（Ａ）乃至図１０（Ｂ）で説明した、電圧変換回路２００Ａ乃至電圧変換回路２００Ｄでは、非絶縁型昇圧チョーク方式、非絶縁型降圧チョーク方式、絶縁型フォワード方式、絶縁型フライバック方式の電圧変換回路について説明したが、ハーフブリッジ方式、又はフルブリッジ方式の電圧変換回路とすることもできる。
以上、本実施の形態で説明したＤＣＤＣコンバータは、上記実施の形態１で説明した制御回路の構成を有する。そのため、低消費電力化に優れ、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能なＤＣＤＣコンバータとすることができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの、チャネル形成領域となる半導体層に用いることのできる酸化物半導体層について説明する。
トランジスタのチャネル形成領域となる半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタのチャネル形成領域となる半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
チャネル形成領域となる半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／およびｂ軸はマクロに揃っていない場合がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係るＤＣＤＣコンバータが有するトランジスタの断面の構造について、図面を参照して説明する。
なおＤＣＤＣコンバータが有するトランジスタとしては、電位保持部を構成するＯＳトランジスタのほか、制御回路１００のその他のトランジスタを構成するシリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタ（以下、Ｓｉトランジスタという）を挙げることができる。
本実施の形態では、特に電位保持部を構成するＯＳトランジスタ及び容量素子と、Ｓｉトランジスタとを積層して設けた際の断面構造の一例について図面を参照して説明する。図１１では、Ｓｉトランジスタ、ＯＳトランジスタ、容量素子の断面構造として、それぞれトランジスタＳｉＴｒ、トランジスタＯＳＴｒ、容量素子Ｃｐとして説明を行う。
また、本実施の形態では、トランジスタＳｉＴｒが、単結晶のシリコン基板に形成され、酸化物半導体を半導体層に用いたトランジスタＯＳＴｒが、トランジスタＳｉＴｒ上に形成されている場合を例示している。トランジスタＳｉＴｒは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。
薄膜のシリコンを用いてトランジスタＳｉＴｒを形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
なお、上記実施の形態１で説明したＤＣＤＣコンバータ１０の制御回路１００が有するトランジスタのうち、ＯＳトランジスタの割合は、Ｓｉトランジスタの数に対して少ない。よって、トランジスタＳｉＴｒ上にトランジスタＯＳＴｒを積層させることで、トランジスタＯＳＴｒのデザインルールを緩和させることができる。
このような、ＳｉトランジスタとＯＳトランジスタとを積層した構造では、ＤＣＤＣコンバータ１０の制御回路１００のチップ面積を縮小することができる。また一つの回路ブロックにおいて、Ｓｉトランジスタの数は、ＯＳトランジスタの数より多いため、実際のチップ面積は、Ｓｉトランジスタの数で決定される。
図１１では、半導体基板８００にｎチャネル型のトランジスタＳｉＴｒが形成されている。
半導体基板８００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
また、トランジスタＳｉＴｒは、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
具体的に、トランジスタＳｉＴｒは、半導体基板８００に形成された、ソース領域又はドレイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域８０３の間に形成されるチャネル形成領域と重なる。
トランジスタＳｉＴｒ上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成されている。
そして、配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶縁膜８０９上に形成された配線８１７に接続されている。
配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されている。
そして、図１１では、絶縁膜８２０上にトランジスタＯＳＴｒ及び容量素子Ｃｐが形成されている。
トランジスタＯＳＴｒは、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極又はドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に接続されている。
また、ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設けられている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なっている部分が、容量素子Ｃｐとして機能する。
なお、図１１では、容量素子ＣｐがトランジスタＯＳＴｒと共に絶縁膜８２０の上に設けられている場合を例示しているが、容量素子Ｃｐは、トランジスタＳｉＴｒと共に、絶縁膜８２０の下に設けられていても良い。
そして、トランジスタＯＳＴｒ、容量素子Ｃｐ上に、絶縁膜８４１が設けられている。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接する導電膜８４３が、絶縁膜８４１上に設けられている。
なお、図１１において、トランジスタＯＳＴｒは、ゲート電極８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタＯＳＴｒが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタＯＳＴｒの閾値電圧を制御することができる。
また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明したＤＣＤＣコンバータを具備する電子機器の例について説明する。電子機器の一例としては、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどを挙げることができる。
図１２（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示すＤＣＤＣコンバータが設けられている。そのため、低消費電力化に優れ、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１２（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１２（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１２（Ａ）に示す携帯型の情報端末は、図１２（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１２（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１２（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１２（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１２（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示すＤＣＤＣコンバータが設けられている。そのため、低消費電力化に優れ、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な電子書籍が実現される。
図１２（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示すＤＣＤＣコンバータが搭載されている。そのため、低消費電力化に優れ、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能なテレビジョン装置が実現される。
図１２（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示すＤＣＤＣコンバータが設けられている。そのため低消費電力化に優れ、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能なスマートフォンが実現される。
図１２（Ｅ）は、腕時計型表示装置であり、本体９４１、表示部９４２などによって構成されている。本体９４１内には、先の実施の形態に示すＤＣＤＣコンバータが設けられている。そのため、低消費電力化に優れ、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な腕時計型表示装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係るＤＣＤＣコンバータ搭載されている。このため、低消費電力化に優れ、ＤＣＤＣコンバータが有する一部の回路への電力の供給を停止しても、性能を低下させることなく動作可能な電子機器が実現される。
１０ ＤＣＤＣコンバータ
１００ 制御回路
１０１ バンドギャップリファレンス回路
１０２ 参照電圧生成回路
１０３ 基準バイアス生成回路
１０４ クロック生成回路
１０５ 誤差増幅器
１０６ 比較器
１０７ タイマー
１１１ ＯＰアンプ
１１２ ＯＰアンプ
１１３ ＯＴアンプ
１１４Ａ 抵抗素子
１１４Ｂ 抵抗素子
１１５ 電位保持部
１２１ バイアス回路
１２２ 増幅回路
１２３Ａ 電位保持部
１２３Ｃ 電位保持部
１２３Ｄ 電位保持部
１３１ バイアス回路
１３２ 電圧増幅回路
１３３Ａ 電位保持部
１３３Ｄ 電位保持部
１４１ バイアス回路
１４２ 比較回路
１４３Ａ 電位保持部
１４３Ｄ 電位保持部
１５１ バイアス回路
１５２ クロック生成部
１５３Ａ 電位保持部
１５３Ｄ 電位保持部
１５４ 比較回路
１５５ 制御用論理回路
１５６ トランジスタ
１５７ トランジスタ
２００ 電圧変換回路
２００Ａ 電圧変換回路
２００Ｂ 電圧変換回路
２００Ｃ 電圧変換回路
２００Ｄ 電圧変換回路
２１１ トランジスタ
２１２ コイル
２１３ ダイオード
２１４ 容量素子
２１５ 抵抗素子
２２１ トランジスタ
２２２ ダイオード
２２３ コイル
２２４ 容量素子
２２５ 抵抗素子
２３１ トランジスタ
２３２ トランス
２３３ ダイオード
２３４ ダイオード
２３５ コイル
２３６ 容量素子
２４１ トランジスタ
２４２ トランス
２４３ ダイオード
２４４ 容量素子
８００ 半導体基板
８０１ 素子分離用絶縁膜
８０２ 不純物領域
８０３ 不純物領域
８０４ ゲート電極
８０５ ゲート絶縁膜
８０９ 絶縁膜
８１０ 配線
８１１ 配線
８１２ 配線
８１５ 配線
８１６ 配線
８１７ 配線
８２０ 絶縁膜
８２１ 配線
８３０ 半導体膜
８３１ ゲート絶縁膜
８３２ 導電膜
８３３ 導電膜
８３４ ゲート電極
８３５ 導電膜
８４１ 絶縁膜
８４３ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
ＯＳＴｒ トランジスタ
ＳｉＴｒ トランジスタ
Ｃｐ 容量素子
Ｐ＿ＳＷＡ パワースイッチ
Ｐ＿ＳＷＢ パワースイッチ
Ｐ＿ＳＷＣ パワースイッチ
Ｐ＿ＳＷＤ パワースイッチ

Claims (5)

  1. トランジスタを有する電圧変換回路と、前記トランジスタを制御する制御回路と、を有し、
    前記制御回路は、クロック生成回路、誤差増幅器と、比較器と、タイマーと、を有し、
    前記クロック生成回路、前記誤差増幅器及び前記比較器は、それぞれバイアス回路、及び前記バイアス回路で生成される定電位を保持するための電位保持部を有し、
    前記電位保持部は、容量素子とスイッチとを有し、前記スイッチは、前記タイマーによってオン又はオフが間欠的に制御されることを特徴とするＤＣＤＣコンバータ。
  2. 請求項１において、前記タイマーは、前記スイッチをオフにする期間において、前記バイアス回路への電圧の供給を停止するよう制御する回路であることを特徴とするＤＣＤＣコンバータ。
  3. 請求項１又は２において、前記制御回路は、バンドギャップリファレンス回路、基準バイアス生成回路及び参照電圧生成回路を有し、
    前記タイマーは、前記スイッチをオフにする期間において、前記バンドギャップリファレンス回路、前記基準バイアス生成回路及び前記参照電圧生成回路が出力する信号を停止するよう制御する回路であることを特徴とするＤＣＤＣコンバータ。
  4. 請求項１乃至３のいずれか一において、
    前記スイッチは、酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタであることを特徴とするＤＣＤＣコンバータ。
  5. 請求項１乃至４のいずれか一において、
    前記電圧変換回路は、非絶縁型昇圧チョーク方式、非絶縁型降圧チョーク方式、絶縁型フォワード方式、絶縁型フライバック方式、ハーフブリッジ方式、又はフルブリッジ方式の回路であることを特徴とするＤＣＤＣコンバータ。
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