JPH06242847A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH06242847A JPH06242847A JP5319405A JP31940593A JPH06242847A JP H06242847 A JPH06242847 A JP H06242847A JP 5319405 A JP5319405 A JP 5319405A JP 31940593 A JP31940593 A JP 31940593A JP H06242847 A JPH06242847 A JP H06242847A
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Abstract
(57)【要約】
【目的】 消費電力が小さい基準電圧発生回路を提供す
る。 【構成】 ２つのＭＯＳトランジスタのしきい値電圧差
を基準とした電圧を発生する定電圧発生回路ＣＶＣと、
その出力電圧を保持する電圧保持手段ＳＨ３とを有し、
電圧保持手段ＳＨ３が電圧発生回路ＣＶＣの出力電圧を
保持した後に定電圧発生回路ＣＶＣの電源スイッチをオ
フする。 【効果】 定電圧発生回路ＣＶＣの消費電力を削減でき
る。
る。 【構成】 ２つのＭＯＳトランジスタのしきい値電圧差
を基準とした電圧を発生する定電圧発生回路ＣＶＣと、
その出力電圧を保持する電圧保持手段ＳＨ３とを有し、
電圧保持手段ＳＨ３が電圧発生回路ＣＶＣの出力電圧を
保持した後に定電圧発生回路ＣＶＣの電源スイッチをオ
フする。 【効果】 定電圧発生回路ＣＶＣの消費電力を削減でき
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に搭載す
る基準電圧発生回路に関する。
る基準電圧発生回路に関する。
【０００２】
【従来の技術】近年、ノート型パーソナルコンピュータ
に代表されるように、ＬＳＩを使った携帯用機器が多数
製品化されてきた携帯用機器ではバッテリーの持続時間
が重要となる。したがって、携帯用機器で使うＬＳＩは
消費電力を極力小さくすることが重要である。ＤＲＡＭ
も携帯用機器にフロッピーディスクやハードディスクの
置き換えとして使われようとしており、低消費電力化が
必要である。特にＤＲＡＭでは常時動作している基準電
圧発生回路や基板バイアス電圧回路の低消費電力化が重
要となる。
に代表されるように、ＬＳＩを使った携帯用機器が多数
製品化されてきた携帯用機器ではバッテリーの持続時間
が重要となる。したがって、携帯用機器で使うＬＳＩは
消費電力を極力小さくすることが重要である。ＤＲＡＭ
も携帯用機器にフロッピーディスクやハードディスクの
置き換えとして使われようとしており、低消費電力化が
必要である。特にＤＲＡＭでは常時動作している基準電
圧発生回路や基板バイアス電圧回路の低消費電力化が重
要となる。
【０００３】
【発明が解決しようとする課題】ここで、基準電圧発生
回路として、例えば特開平１−２９６４９１号に示す回
路がある。この回路はしきい電圧の異なるＭＯＳ−ＦＥ
Ｔを用いて、そのしきい電圧差に応じた基準電圧を発生
する回路である。この回路では、基準電圧の値がしきい
電圧のばらつきによって変動するが、その影響は動作電
流が大きい程小さくなる。また、動作電流が大きい程基
板からの雑音の影響を受けにくい。したがって、従来の
基準電圧発生回路では、高精度かつ高安定の基準電圧を
得ることと低消費電力化との両立は難しいという問題が
あった。
回路として、例えば特開平１−２９６４９１号に示す回
路がある。この回路はしきい電圧の異なるＭＯＳ−ＦＥ
Ｔを用いて、そのしきい電圧差に応じた基準電圧を発生
する回路である。この回路では、基準電圧の値がしきい
電圧のばらつきによって変動するが、その影響は動作電
流が大きい程小さくなる。また、動作電流が大きい程基
板からの雑音の影響を受けにくい。したがって、従来の
基準電圧発生回路では、高精度かつ高安定の基準電圧を
得ることと低消費電力化との両立は難しいという問題が
あった。
【０００４】本発明の目的は、高精度かつ耐雑音性に優
れ、かつ消費電力が小さい基準電圧発生回路を提供する
ことにある。
れ、かつ消費電力が小さい基準電圧発生回路を提供する
ことにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明では、第1の動作電位(Vcc)と第2の動作電位(GN
D)との間に設けられた定電圧発生回路(CVC)と、上記定
電圧発生回路(CVC)の出力電圧を保持する電圧保持手段
(SH3)とを具備し、上記定電圧発生回路(CVC)は、第1と
第2のMOSトランジスタ(M301,M302)と、上記第1と第2のM
OSトランジスタ(M301,M302)のそれぞれのソース−ドレ
イン経路と直列に上記第1の動作電位(Vcc)と上記第2の
動作電位(GND)との間に接続された第1のスイッチ手段(M
305,M306)とを有し、上記定電圧発生回路(CVC)は、上記
第1と第2のMOSトランジスタ(M301,M302)のしきい値電圧
の差電圧に比例した第1の電圧を第1の出力端子に出力
し、上記電圧保持手段(SH3)は、一端が上記定電圧発生
回路(CVC)の上記第1の出力端子に接続された第2のスイ
ッチ手段(M309,M310)と、上記第2のスイッチ手段(M309,
M310)の他端に接続されることにより、上記定電圧発生
回路(CVC)の上記第1の電圧を蓄積する第1のコンデンサ
(C310)とを有し、上記電圧保持手段(SH3)の上記第1のコ
ンデンサ(C310)が上記定電圧発生回路(CVC)の上記第1の
電圧を蓄積した後に上記電圧保持手段(SH3)の上記第2の
スイッチ手段(M309,M310)がオフとされ、その後上記定
電圧発生回路(CVC)の上記第1のスイッチ手段(M305,M30
6)がオフとされることにより上記定電圧発生回路(CVC)
の消費電流を低減する基準電圧発生回路を提供する(図
１参照)。
に本発明では、第1の動作電位(Vcc)と第2の動作電位(GN
D)との間に設けられた定電圧発生回路(CVC)と、上記定
電圧発生回路(CVC)の出力電圧を保持する電圧保持手段
(SH3)とを具備し、上記定電圧発生回路(CVC)は、第1と
第2のMOSトランジスタ(M301,M302)と、上記第1と第2のM
OSトランジスタ(M301,M302)のそれぞれのソース−ドレ
イン経路と直列に上記第1の動作電位(Vcc)と上記第2の
動作電位(GND)との間に接続された第1のスイッチ手段(M
305,M306)とを有し、上記定電圧発生回路(CVC)は、上記
第1と第2のMOSトランジスタ(M301,M302)のしきい値電圧
の差電圧に比例した第1の電圧を第1の出力端子に出力
し、上記電圧保持手段(SH3)は、一端が上記定電圧発生
回路(CVC)の上記第1の出力端子に接続された第2のスイ
ッチ手段(M309,M310)と、上記第2のスイッチ手段(M309,
M310)の他端に接続されることにより、上記定電圧発生
回路(CVC)の上記第1の電圧を蓄積する第1のコンデンサ
(C310)とを有し、上記電圧保持手段(SH3)の上記第1のコ
ンデンサ(C310)が上記定電圧発生回路(CVC)の上記第1の
電圧を蓄積した後に上記電圧保持手段(SH3)の上記第2の
スイッチ手段(M309,M310)がオフとされ、その後上記定
電圧発生回路(CVC)の上記第1のスイッチ手段(M305,M30
6)がオフとされることにより上記定電圧発生回路(CVC)
の消費電流を低減する基準電圧発生回路を提供する(図
１参照)。
【０００６】
【作用】定電圧発生回路(CVC)は上記第1と第2のMOSトラ
ンジスタ(M301,M302)のしきい値電圧の差電圧に比例し
た電圧を出力するので、消費電流が非常に大きい。しか
し、本願発明は、基準電圧出力を維持する一方で電力消
費の大きい定電圧発生回路での電力消費量を低減でき
る。
ンジスタ(M301,M302)のしきい値電圧の差電圧に比例し
た電圧を出力するので、消費電流が非常に大きい。しか
し、本願発明は、基準電圧出力を維持する一方で電力消
費の大きい定電圧発生回路での電力消費量を低減でき
る。
【０００７】さらに、定期的に上記定電圧発生回路(CV
C)の上記第1のスイッチ手段(M305,M306)をオンとする。
そして、上記定電圧発生回路(CVC)の上記第1のスイッチ
手段(M305,M306)がオンの間に上記電圧保持手段(SH3)の
上記第2のスイッチ手段(M309,M310)がオンとされ、上記
電圧保持手段(SH3)の第1のコンデンサ(C310)が上記定電
圧発生回路(CVC)の上記第1の電圧を再度蓄積する。
C)の上記第1のスイッチ手段(M305,M306)をオンとする。
そして、上記定電圧発生回路(CVC)の上記第1のスイッチ
手段(M305,M306)がオンの間に上記電圧保持手段(SH3)の
上記第2のスイッチ手段(M309,M310)がオンとされ、上記
電圧保持手段(SH3)の第1のコンデンサ(C310)が上記定電
圧発生回路(CVC)の上記第1の電圧を再度蓄積する。
【０００８】これにより、電圧保持手段(SH3)において
保持電圧が周期的にリフレッシュされ、常に所定の電圧
を出力できる。
保持電圧が周期的にリフレッシュされ、常に所定の電圧
を出力できる。
【０００９】また、本発明の基準電圧発生回路を半導体
記憶装置に適用することにより、ＤＲＡＭのメモリセル
のMOSトランジスタのゲートに印加される電圧を正確に
制御できる。
記憶装置に適用することにより、ＤＲＡＭのメモリセル
のMOSトランジスタのゲートに印加される電圧を正確に
制御できる。
【００１０】
【実施例】本発明の基準電圧発生回路の実施例を図１に
より説明する。
より説明する。
【００１１】図１は本発明の基準電圧発生回路の一実施
例である。
例である。
【００１２】基準電圧発生回路は、しきい電圧の異なる
ＭＯＳ−ＦＥＴを用いて、そのしきい電圧差に応じた電
圧を発生する定電圧発生回路ＣＶＣと、定電圧発生回路
ＣＶＣの出力電圧を保持する電圧保持回路ＳＨ３を有す
る。定電圧発生回路ＣＶＣは、電流源回路ＩＲ３、電流
−電圧変換回路ＩＶＣ３を有する。
ＭＯＳ−ＦＥＴを用いて、そのしきい電圧差に応じた電
圧を発生する定電圧発生回路ＣＶＣと、定電圧発生回路
ＣＶＣの出力電圧を保持する電圧保持回路ＳＨ３を有す
る。定電圧発生回路ＣＶＣは、電流源回路ＩＲ３、電流
−電圧変換回路ＩＶＣ３を有する。
【００１３】本実施例では、定電圧発生回路ＣＶＣの出
力電圧を電圧保持回路ＳＨ３で保持した後、定電圧発生
回路ＣＶＣへの電流供給を停止することにより、消費電
力の低減を図っている。
力電圧を電圧保持回路ＳＨ３で保持した後、定電圧発生
回路ＣＶＣへの電流供給を停止することにより、消費電
力の低減を図っている。
【００１４】以下、図１の回路の詳細な動作を説明す
る。
る。
【００１５】ここでは矢印のついているＭＯＳ−ＦＥＴ
はＰチャンネルＭＯＳ−ＦＥＴ（以下ＰＭＯＳと略
す）、矢印のついていないＭＯＳ−ＦＥＴはＮチャンネ
ルＭＯＳ−ＦＥＴ（以下ＮＭＯＳと略す）である。
はＰチャンネルＭＯＳ−ＦＥＴ（以下ＰＭＯＳと略
す）、矢印のついていないＭＯＳ−ＦＥＴはＮチャンネ
ルＭＯＳ−ＦＥＴ（以下ＮＭＯＳと略す）である。
【００１６】電流源回路ＩＲ３のＭ３０５、Ｍ３０６、
および電流−電圧変換回路ＩＶＣ３のＭ３０８はこれら
の回路の動作、非動作を制御するスイッチを構成してい
る。電圧保持回路のＭ３０９、Ｍ３１０は定電圧発生回
路と電圧保持回路の接続を行うスイッチを構成してい
る。
および電流−電圧変換回路ＩＶＣ３のＭ３０８はこれら
の回路の動作、非動作を制御するスイッチを構成してい
る。電圧保持回路のＭ３０９、Ｍ３１０は定電圧発生回
路と電圧保持回路の接続を行うスイッチを構成してい
る。
【００１７】電流源回路ＩＲ３は次のように動作する。
Ｍ３０１のチャンネル幅Ｗとチャンネル長Ｌの比Ｗ／Ｌ
とＭ３０２のＷ／Ｌは同一である。なお、Ｍ３０１のし
きい電圧はＭ３０２のしきい電圧より高い。Ｍ３０３と
Ｍ３０４のＷ／Ｌは同一である。Ｍ３０５、Ｍ３０６の
コンダクタンスは上記Ｍ３０１からＭ３０４のコンダク
タンスより十分大きい。Ｍ３０５、Ｍ３０６がオン状態
でＭ３０１からＭ３０４は飽和領域で動作する。Ｍ３０
５、Ｍ３０６がオン状態となると、Ｍ３０３とＭ３０４
のゲート・ソース間電圧が同一なのでＭ３０３とＭ３０
４には同じ大きさの電流が流れる。したがってＭ３０
１、Ｍ３０２にも同じ大きさの電流が流れる。この時の
Ｍ３０１、Ｍ３０２のゲート・ソース間電圧をＶｔ１、
Ｖｔ２とし、抵抗Ｒ３０１の抵抗値をＲ１とするとＲ３
０１に流れる電流は（Ｖｔ１−Ｖｔ２）／Ｒ１となる。
Ｍ３０１のチャンネル幅Ｗとチャンネル長Ｌの比Ｗ／Ｌ
とＭ３０２のＷ／Ｌは同一である。なお、Ｍ３０１のし
きい電圧はＭ３０２のしきい電圧より高い。Ｍ３０３と
Ｍ３０４のＷ／Ｌは同一である。Ｍ３０５、Ｍ３０６の
コンダクタンスは上記Ｍ３０１からＭ３０４のコンダク
タンスより十分大きい。Ｍ３０５、Ｍ３０６がオン状態
でＭ３０１からＭ３０４は飽和領域で動作する。Ｍ３０
５、Ｍ３０６がオン状態となると、Ｍ３０３とＭ３０４
のゲート・ソース間電圧が同一なのでＭ３０３とＭ３０
４には同じ大きさの電流が流れる。したがってＭ３０
１、Ｍ３０２にも同じ大きさの電流が流れる。この時の
Ｍ３０１、Ｍ３０２のゲート・ソース間電圧をＶｔ１、
Ｖｔ２とし、抵抗Ｒ３０１の抵抗値をＲ１とするとＲ３
０１に流れる電流は（Ｖｔ１−Ｖｔ２）／Ｒ１となる。
【００１８】電流−電圧変換回路ＩＶＣ３は次のように
動作する。Ｍ３０８がオン状態のときにＭ３０７が飽和
領域で動作する。Ｍ３０４とＭ３０７はカレントミラー
回路を構成しているので、Ｍ３０７のＷ／ＬをＳ７、Ｍ
３０４のＷ／ＬをＳ４とすると、Ｍ３０７に流れる電流
は（（Ｖｔ１−Ｖｔ２）・Ｓ７）／（Ｓ４・Ｒ１）とな
る。したがって、抵抗Ｒ３０２での電圧降下は、Ｒ３０
２の抵抗値をＲ２とすると（（Ｖｔ１−Ｖｔ２）・Ｓ７
・Ｒ２）／（Ｓ４・Ｒ１）となる。この電圧が基準電圧
Ｖｒとなる。この基準電圧はしきい電圧差、Ｗ／Ｌ比、
抵抗比で大きさが決まるので加工のバラツキ、電源電圧
の変動、温度の変動の影響をほとんどうけない。
動作する。Ｍ３０８がオン状態のときにＭ３０７が飽和
領域で動作する。Ｍ３０４とＭ３０７はカレントミラー
回路を構成しているので、Ｍ３０７のＷ／ＬをＳ７、Ｍ
３０４のＷ／ＬをＳ４とすると、Ｍ３０７に流れる電流
は（（Ｖｔ１−Ｖｔ２）・Ｓ７）／（Ｓ４・Ｒ１）とな
る。したがって、抵抗Ｒ３０２での電圧降下は、Ｒ３０
２の抵抗値をＲ２とすると（（Ｖｔ１−Ｖｔ２）・Ｓ７
・Ｒ２）／（Ｓ４・Ｒ１）となる。この電圧が基準電圧
Ｖｒとなる。この基準電圧はしきい電圧差、Ｗ／Ｌ比、
抵抗比で大きさが決まるので加工のバラツキ、電源電圧
の変動、温度の変動の影響をほとんどうけない。
【００１９】電圧保持回路ＳＨ３は次のように動作す
る。Ｍ３１１とＭ３１２のＷ／Ｌは同一である。また、
Ｍ３１１とＭ３１２は飽和領域で動作する。Ｍ３０９、
Ｍ３１０がオン状態になると定電圧発生回路の出力電圧
すなわち基準電圧ＶｒがコンデンサＣ３０１に加わる。
その後Ｍ３０９、Ｍ３１０がオフ状態になるとコンデン
サＣ３０１に基準電圧Ｖｒが保持される。この時点で
は、基準電圧Ｖｒは電源電位を基準とした電圧である。
この基準電圧Ｖｒの取り出しは次のように行う。基準電
圧ＶｒはＭ３１１のゲート・ソース間電圧となり、Ｍ３
１１にはこの電圧に応じた電流が流れる。Ｍ３１２にも
同じ大きさの電流が流れる。Ｍ３１１とＭ３１２のＷ／
Ｌは同一なのでＭ３１２のゲート・ソース間電圧はＶｒ
となる。すなわち、コンデンサＣ３０２の両端に基準電
圧Ｖｒが現われる。これにより電源電位を基準とした基
準電圧Ｖｒは接地電位を基準とした基準電圧Ｖｒとして
取り出される。
る。Ｍ３１１とＭ３１２のＷ／Ｌは同一である。また、
Ｍ３１１とＭ３１２は飽和領域で動作する。Ｍ３０９、
Ｍ３１０がオン状態になると定電圧発生回路の出力電圧
すなわち基準電圧ＶｒがコンデンサＣ３０１に加わる。
その後Ｍ３０９、Ｍ３１０がオフ状態になるとコンデン
サＣ３０１に基準電圧Ｖｒが保持される。この時点で
は、基準電圧Ｖｒは電源電位を基準とした電圧である。
この基準電圧Ｖｒの取り出しは次のように行う。基準電
圧ＶｒはＭ３１１のゲート・ソース間電圧となり、Ｍ３
１１にはこの電圧に応じた電流が流れる。Ｍ３１２にも
同じ大きさの電流が流れる。Ｍ３１１とＭ３１２のＷ／
Ｌは同一なのでＭ３１２のゲート・ソース間電圧はＶｒ
となる。すなわち、コンデンサＣ３０２の両端に基準電
圧Ｖｒが現われる。これにより電源電位を基準とした基
準電圧Ｖｒは接地電位を基準とした基準電圧Ｖｒとして
取り出される。
【００２０】次にこの基準電圧発生回路の動作の詳細を
図２のタイミングチャートを用いて説明する。信号ＯＳ
Ｃは発振回路の出力信号である。発振回路としては、た
とえばＭＯＳ−ＦＥＴによるインバータを用いたリング
オシレータなどがある。基準電圧回路を構成する各回路
はこの回路の出力信号に同期して動作する。信号ＳＷ
３、信号ＳＷ４及びＳＷ４Ｂは信号ＯＳＣに同期した信
号である。
図２のタイミングチャートを用いて説明する。信号ＯＳ
Ｃは発振回路の出力信号である。発振回路としては、た
とえばＭＯＳ−ＦＥＴによるインバータを用いたリング
オシレータなどがある。基準電圧回路を構成する各回路
はこの回路の出力信号に同期して動作する。信号ＳＷ
３、信号ＳＷ４及びＳＷ４Ｂは信号ＯＳＣに同期した信
号である。
【００２１】発振回路の出力信号ＯＳＣが低電位になる
と信号ＳＷ３が高電位となる。これにより図１の定電圧
発生回路のＭ３０５、Ｍ３０６、Ｍ３０８がオンとな
り、電流源回路、電流−電圧変換回路が動作する。これ
により電流−電圧変換回路の抵抗Ｒ３０２の両端には基
準電圧Ｖｒが現われる。信号ＳＷ３が高電位になってか
ら所定の時間後、信号ＳＷ４が高電位、信号ＳＷ４Ｂが
低電位となる。この遅延時間は電流源回路、電流−電圧
変換回路が動作して抵抗Ｒ３０２の両端にＶｒが現われ
るまでの時間で決められる。信号ＳＷ４が高電位、信号
ＳＷ４Ｂが低電位となることによりＭ３０９、Ｍ３１０
がオンとなる。したがってＣ３０１の両端子間の電圧が
Ｖｒとなる。これによりＭ３１１のゲート・ソース間電
圧もＶｒとなる。これによりＭ３１２のゲート・ソース
間、およびコンデンサＣ３０２の両端子間にＶｒが現わ
れる。その後信号ＳＷ４が低電位、信号ＳＷ４Ｂが高電
位となり、Ｍ３０９、Ｍ３１０がオフとなる。信号ＳＷ
４が高電位、信号ＳＷ４Ｂが低電位の時間は基準電圧Ｖ
ｒがコンデンサＣ３０１に十分に充電されるまでの時間
で決められる。これにより基準電圧ＶｒがコンデンサＣ
３０１に保持される。次にＳＷ３が低電位となり電流源
回路、電流−電圧変換回路は非動作状態となる。その
後、信号ＯＳＣが高電位となる。さらにその後、信号Ｏ
ＳＣが低電位となると上記と同様の動作を行う。この様
に定電圧発生回路は周期的に動作、非動作を繰り返す。
と信号ＳＷ３が高電位となる。これにより図１の定電圧
発生回路のＭ３０５、Ｍ３０６、Ｍ３０８がオンとな
り、電流源回路、電流−電圧変換回路が動作する。これ
により電流−電圧変換回路の抵抗Ｒ３０２の両端には基
準電圧Ｖｒが現われる。信号ＳＷ３が高電位になってか
ら所定の時間後、信号ＳＷ４が高電位、信号ＳＷ４Ｂが
低電位となる。この遅延時間は電流源回路、電流−電圧
変換回路が動作して抵抗Ｒ３０２の両端にＶｒが現われ
るまでの時間で決められる。信号ＳＷ４が高電位、信号
ＳＷ４Ｂが低電位となることによりＭ３０９、Ｍ３１０
がオンとなる。したがってＣ３０１の両端子間の電圧が
Ｖｒとなる。これによりＭ３１１のゲート・ソース間電
圧もＶｒとなる。これによりＭ３１２のゲート・ソース
間、およびコンデンサＣ３０２の両端子間にＶｒが現わ
れる。その後信号ＳＷ４が低電位、信号ＳＷ４Ｂが高電
位となり、Ｍ３０９、Ｍ３１０がオフとなる。信号ＳＷ
４が高電位、信号ＳＷ４Ｂが低電位の時間は基準電圧Ｖ
ｒがコンデンサＣ３０１に十分に充電されるまでの時間
で決められる。これにより基準電圧ＶｒがコンデンサＣ
３０１に保持される。次にＳＷ３が低電位となり電流源
回路、電流−電圧変換回路は非動作状態となる。その
後、信号ＯＳＣが高電位となる。さらにその後、信号Ｏ
ＳＣが低電位となると上記と同様の動作を行う。この様
に定電圧発生回路は周期的に動作、非動作を繰り返す。
【００２２】定電圧発生回路を周期的に動作させる理由
は以下の通りである。
は以下の通りである。
【００２３】（１）定電圧発生回路ＣＶＣで作った基準
電圧ＶｒはコンデンサＣ３０１で保持される。このコン
デンサＣ３０１に保持した基準電圧Ｖｒはリーク電流に
よって低下する。したがって、この基準電圧が許容範囲
を越えて低下した時、定電圧発生回路ＣＶＣで基準電圧
を作り充電すればよい。
電圧ＶｒはコンデンサＣ３０１で保持される。このコン
デンサＣ３０１に保持した基準電圧Ｖｒはリーク電流に
よって低下する。したがって、この基準電圧が許容範囲
を越えて低下した時、定電圧発生回路ＣＶＣで基準電圧
を作り充電すればよい。
【００２４】（２）コンデンサＣ３０１に保持した基準
電圧はＭ３１１、Ｍ３１２を介して、定電圧発生回路Ｃ
ＶＣの動作、非動作に関係なく常時取り出すことができ
る。
電圧はＭ３１１、Ｍ３１２を介して、定電圧発生回路Ｃ
ＶＣの動作、非動作に関係なく常時取り出すことができ
る。
【００２５】上記の様に定電圧発生回路を周期的に動作
させると定電圧発生回路の動作電流が流れている期間が
短くなるので、この回路の動作時の電流を小さくしなく
ても消費電力を低減できる。また、定電圧発生回路の動
作時の電流を小さくしないで基準電圧を作ることができ
るので、高制度の基準電圧が発生できる。また、定電圧
発生回路の動作時の電流を小さくしなくてもよいので、
それらの回路で使う抵抗の大きさを大きくする必要がな
くなる。一般的にＤＲＡＭプロセスでは抵抗は拡散層や
ポリシリコン層で作られ、そのシート抵抗は５０Ωから
１００Ωである。したがって、これらの層で高抵抗を作
ろうとすると、レイアウト面積は非常に大きくなる。本
実施例の基準電圧発生回路は上記のように抵抗は小さく
てもよいのでチップ寸法の増加を抑えることができる。
させると定電圧発生回路の動作電流が流れている期間が
短くなるので、この回路の動作時の電流を小さくしなく
ても消費電力を低減できる。また、定電圧発生回路の動
作時の電流を小さくしないで基準電圧を作ることができ
るので、高制度の基準電圧が発生できる。また、定電圧
発生回路の動作時の電流を小さくしなくてもよいので、
それらの回路で使う抵抗の大きさを大きくする必要がな
くなる。一般的にＤＲＡＭプロセスでは抵抗は拡散層や
ポリシリコン層で作られ、そのシート抵抗は５０Ωから
１００Ωである。したがって、これらの層で高抵抗を作
ろうとすると、レイアウト面積は非常に大きくなる。本
実施例の基準電圧発生回路は上記のように抵抗は小さく
てもよいのでチップ寸法の増加を抑えることができる。
【００２６】なお、コンデンサＣ３０２は基準電圧発生
回路の出力インピーダンスを小さくし、容量結合等を介
して伝わる雑音による基準電圧の変動を抑えるために設
けている。
回路の出力インピーダンスを小さくし、容量結合等を介
して伝わる雑音による基準電圧の変動を抑えるために設
けている。
【００２７】基準電圧発生回路の動作を制御する信号Ｏ
ＳＣの周期は次のように決める。コンデンサＣ３０１に
保持されている基準電圧Ｖｒはｐｎ接合での電流リーク
によって変化する。これはメモリセルに蓄積された電荷
のリークのメカニズムと同じである。したがって、コン
デンサＣ３０１にはメモリセルのリフレッシュの周期と
同じ、もしくは少し短い周期で基準電圧Ｖｒを供給すれ
ばよい。すなわち信号ＯＳＣの周期はメモリセルのリフ
レッシュの周期と同じ、もしくは少し短い周期でよい。
なお、メモリのリフレッシュを制御する回路を搭載した
チップでは信号ＯＳＣの代わりにこのリフレッシュを制
御する回路からの信号で基準電圧発生回路を制御しても
よい。基準電圧発生回路のうち電流源回路ＩＲ３と電流
−電圧変換回路ＩＶＣ３は、ほぼメモリセルのリフレッ
シュの周期でしか動作しないので消費電力は非常に小さ
くなる。例えば、ＳＷ３が高電位になっている時間が約
５０ｎｓ、メモリセルのリフレッシュ間隔が１５．６μ
ｓとすると、定電圧発生回路の消費電力はこの回路が常
時動作している場合に比べ約１／３００になる。したが
って、本発明の基準電圧発生回路を用いたＤＲＡＭ等を
携帯用機器に使ってもバッテリーの持続時間を長くでき
る。
ＳＣの周期は次のように決める。コンデンサＣ３０１に
保持されている基準電圧Ｖｒはｐｎ接合での電流リーク
によって変化する。これはメモリセルに蓄積された電荷
のリークのメカニズムと同じである。したがって、コン
デンサＣ３０１にはメモリセルのリフレッシュの周期と
同じ、もしくは少し短い周期で基準電圧Ｖｒを供給すれ
ばよい。すなわち信号ＯＳＣの周期はメモリセルのリフ
レッシュの周期と同じ、もしくは少し短い周期でよい。
なお、メモリのリフレッシュを制御する回路を搭載した
チップでは信号ＯＳＣの代わりにこのリフレッシュを制
御する回路からの信号で基準電圧発生回路を制御しても
よい。基準電圧発生回路のうち電流源回路ＩＲ３と電流
−電圧変換回路ＩＶＣ３は、ほぼメモリセルのリフレッ
シュの周期でしか動作しないので消費電力は非常に小さ
くなる。例えば、ＳＷ３が高電位になっている時間が約
５０ｎｓ、メモリセルのリフレッシュ間隔が１５．６μ
ｓとすると、定電圧発生回路の消費電力はこの回路が常
時動作している場合に比べ約１／３００になる。したが
って、本発明の基準電圧発生回路を用いたＤＲＡＭ等を
携帯用機器に使ってもバッテリーの持続時間を長くでき
る。
【００２８】本発明の別の実施例を図３を用いて説明す
る。本実施例は図１に示した電流源回路にスタートアッ
プ回路ＳＴＲおよびＭ３１６、Ｍ３１７を付加したもの
である。図１に示す電流源回路は２つの安定状態をも
つ。１つは設計通りの電流が流れる状態、他の１つは電
流が全く流れない状態である。電流が全く流れない状態
になると、Ｒ３０２での電圧降下はなくなり基準電圧Ｖ
ｒは０Ｖとなる。したがって、設計通りの電流が流れる
状態で安定させる必要がある。スタートアップ回路ＳＴ
Ｒは電流源回路に電流を流す働きをする。すなわち電源
電圧印加時、端子３０５はコンデンサＣ３０３により高
電位に引き上げられる。なお、Ｍ３１３のコンダクタン
スは小さくしてある。また、Ｍ３１４は信号Ｒ１が低電
位のためオフとなっている。端子３０５が高電位となる
とインバータＩ３０１により端子３０６が低電位とな
る。これによりＭ３１５がオン状態となり、端子３０７
を高電位にする。したがって、Ｍ３０３、Ｍ３０４がオ
ン状態となり電流源回路に電流が流れ始める。なおこの
時Ｍ３０５、Ｍ３０６は信号ＳＷ３によりオン状態にな
っている。その後、端子３０５の電位はＭ３１３を介し
ての放電により低電位となる。したがって、端子３０６
は高電位となりＭ３１５はオフ状態となる。その後、Ｍ
３０３とＭ３０４はカレントミラー回路として動作す
る。また信号Ｒ１が高電位となり端子３０５を確実に低
電位とする。以上述べたようにスタートアップ回路ＳＴ
Ｒを付加することにより電流源回路を確実に設計通りの
電流の流れる安定状態にすることができる。
る。本実施例は図１に示した電流源回路にスタートアッ
プ回路ＳＴＲおよびＭ３１６、Ｍ３１７を付加したもの
である。図１に示す電流源回路は２つの安定状態をも
つ。１つは設計通りの電流が流れる状態、他の１つは電
流が全く流れない状態である。電流が全く流れない状態
になると、Ｒ３０２での電圧降下はなくなり基準電圧Ｖ
ｒは０Ｖとなる。したがって、設計通りの電流が流れる
状態で安定させる必要がある。スタートアップ回路ＳＴ
Ｒは電流源回路に電流を流す働きをする。すなわち電源
電圧印加時、端子３０５はコンデンサＣ３０３により高
電位に引き上げられる。なお、Ｍ３１３のコンダクタン
スは小さくしてある。また、Ｍ３１４は信号Ｒ１が低電
位のためオフとなっている。端子３０５が高電位となる
とインバータＩ３０１により端子３０６が低電位とな
る。これによりＭ３１５がオン状態となり、端子３０７
を高電位にする。したがって、Ｍ３０３、Ｍ３０４がオ
ン状態となり電流源回路に電流が流れ始める。なおこの
時Ｍ３０５、Ｍ３０６は信号ＳＷ３によりオン状態にな
っている。その後、端子３０５の電位はＭ３１３を介し
ての放電により低電位となる。したがって、端子３０６
は高電位となりＭ３１５はオフ状態となる。その後、Ｍ
３０３とＭ３０４はカレントミラー回路として動作す
る。また信号Ｒ１が高電位となり端子３０５を確実に低
電位とする。以上述べたようにスタートアップ回路ＳＴ
Ｒを付加することにより電流源回路を確実に設計通りの
電流の流れる安定状態にすることができる。
【００２９】ところで図１に示す電流源回路はＰチャネ
ルＭＯＳのドレインコンダクタンスが大きくなると、Ｐ
ＳＲＲ特性が劣化する。ＭＯＳ−ＦＥＴのドレインコン
ダクタンスはチャンネル長が短くなるほど大きくなる。
したがって、微細デバイスで電流源回路を作るとＰＳＲ
Ｒ特性は劣化する。そこで図３に示すようにＰチャネル
ＭＯＳ Ｍ３１６、Ｍ３１７を設置すると等価的にドレ
インコンダクタンスは小さくなる。これにより微細デバ
イスで電流源回路を構成してもＰＳＲＲ特性は劣化しな
い。
ルＭＯＳのドレインコンダクタンスが大きくなると、Ｐ
ＳＲＲ特性が劣化する。ＭＯＳ−ＦＥＴのドレインコン
ダクタンスはチャンネル長が短くなるほど大きくなる。
したがって、微細デバイスで電流源回路を作るとＰＳＲ
Ｒ特性は劣化する。そこで図３に示すようにＰチャネル
ＭＯＳ Ｍ３１６、Ｍ３１７を設置すると等価的にドレ
インコンダクタンスは小さくなる。これにより微細デバ
イスで電流源回路を構成してもＰＳＲＲ特性は劣化しな
い。
【００３０】本発明の別の実施例を図４を用いて説明す
る。２つのトランジスタのしきい値電圧差に対応した電
圧を出力する点で図４は図１と同じである。しかし、図
１に示す実施例では定電圧発生回路は定電流源回路と電
流−電圧変換回路で構成されていた。本実施例ではそれ
らの回路が一体化されている。定電圧発生回路ＣＶＣ２
はＭ３５１からＭ３５６、Ｍ３６２、抵抗Ｒ３５１、Ｒ
３５２で構成されている。なお、電圧保持回路ＳＨ４は
図１に示す回路と同一である。
る。２つのトランジスタのしきい値電圧差に対応した電
圧を出力する点で図４は図１と同じである。しかし、図
１に示す実施例では定電圧発生回路は定電流源回路と電
流−電圧変換回路で構成されていた。本実施例ではそれ
らの回路が一体化されている。定電圧発生回路ＣＶＣ２
はＭ３５１からＭ３５６、Ｍ３６２、抵抗Ｒ３５１、Ｒ
３５２で構成されている。なお、電圧保持回路ＳＨ４は
図１に示す回路と同一である。
【００３１】定電圧発生回路ＣＶＣ２の動作は次のよう
である。Ｍ３５４のチャンネル幅Ｗとチャンネル長Ｌの
比Ｗ／ＬはＭ３５５のＷ／Ｌと同一である。Ｍ３５２と
Ｍ３５３のＷ／Ｌも同一である。Ｍ３５３のしきい電圧
はＭ３５２より高い。Ｍ３５１のコンダクタンスは上記
トランジスタより大きい。Ｍ３５１、Ｍ３６２がオン状
態でＭ３５２からＭ３５６が飽和領域で動作する。Ｍ３
５４とＭ３５５のゲート・ソース間電圧は同一なのでＭ
３５４とＭ３５５には同一の電流が流れる。したがって
Ｍ３５２とＭ３５３に流れる電流も同一である。この時
のＭ３５２、Ｍ３５３のゲート・ソース間電圧をＶｔ５
２、Ｖｔ５３とすると、抵抗Ｒ３５２には（Ｖｔ５３−
Ｖｔ５２）の電圧が加わる。Ｒ３５１の抵抗値をＲ５
１、Ｒ３５２の抵抗値をＲ５２とすると、Ｒ３５２には
（Ｖｔ５３−Ｖｔ５２）／Ｒ５２の電流が流れる。した
がって、端子１０１と端子３５６の間の電圧は（（Ｖｔ
５３−Ｖｔ５２）・（Ｒ５１＋Ｒ５２））／Ｒ５２とな
る。これが基準電圧Ｖｒとなる。この基準電圧Ｖｒもし
きい電圧差、抵抗比で大きさが決まるので加工のバラツ
キ、電源電圧の変動、温度の変動の影響をほとんどうけ
ない。電圧保持回路の動作は図１に示す実施例と同一で
ある。なお、Ｍ３５７は定電圧発生回路ＣＶＣ２を高速
に安定状態にするために設けている。すなわち、信号Ｓ
Ｗ５Ｂが低電位となった時、信号ＳＷ５は高電位となり
抵抗Ｒ３５１、Ｒ３５２、Ｍ３５７を通して電流を流
す。これにより定電圧発生回路ＣＶＣ２は高速に安定状
態になる。信号ＳＷ５が高電位となったあと、ある遅延
時間の後Ｍ３５６がオンとなる。Ｍ３６２、Ｍ３５６の
直列回路よりもＭ３５７のコンダクタンスを小さくして
あるので、Ｍ３５６がオンとなった後は主にＭ３６２、
Ｍ３５６を介して電流が流れる。
である。Ｍ３５４のチャンネル幅Ｗとチャンネル長Ｌの
比Ｗ／ＬはＭ３５５のＷ／Ｌと同一である。Ｍ３５２と
Ｍ３５３のＷ／Ｌも同一である。Ｍ３５３のしきい電圧
はＭ３５２より高い。Ｍ３５１のコンダクタンスは上記
トランジスタより大きい。Ｍ３５１、Ｍ３６２がオン状
態でＭ３５２からＭ３５６が飽和領域で動作する。Ｍ３
５４とＭ３５５のゲート・ソース間電圧は同一なのでＭ
３５４とＭ３５５には同一の電流が流れる。したがって
Ｍ３５２とＭ３５３に流れる電流も同一である。この時
のＭ３５２、Ｍ３５３のゲート・ソース間電圧をＶｔ５
２、Ｖｔ５３とすると、抵抗Ｒ３５２には（Ｖｔ５３−
Ｖｔ５２）の電圧が加わる。Ｒ３５１の抵抗値をＲ５
１、Ｒ３５２の抵抗値をＲ５２とすると、Ｒ３５２には
（Ｖｔ５３−Ｖｔ５２）／Ｒ５２の電流が流れる。した
がって、端子１０１と端子３５６の間の電圧は（（Ｖｔ
５３−Ｖｔ５２）・（Ｒ５１＋Ｒ５２））／Ｒ５２とな
る。これが基準電圧Ｖｒとなる。この基準電圧Ｖｒもし
きい電圧差、抵抗比で大きさが決まるので加工のバラツ
キ、電源電圧の変動、温度の変動の影響をほとんどうけ
ない。電圧保持回路の動作は図１に示す実施例と同一で
ある。なお、Ｍ３５７は定電圧発生回路ＣＶＣ２を高速
に安定状態にするために設けている。すなわち、信号Ｓ
Ｗ５Ｂが低電位となった時、信号ＳＷ５は高電位となり
抵抗Ｒ３５１、Ｒ３５２、Ｍ３５７を通して電流を流
す。これにより定電圧発生回路ＣＶＣ２は高速に安定状
態になる。信号ＳＷ５が高電位となったあと、ある遅延
時間の後Ｍ３５６がオンとなる。Ｍ３６２、Ｍ３５６の
直列回路よりもＭ３５７のコンダクタンスを小さくして
あるので、Ｍ３５６がオンとなった後は主にＭ３６２、
Ｍ３５６を介して電流が流れる。
【００３２】次にこの基準電圧発生回路の動作の詳細を
図５のタイミングチャートを用いて説明する。図２と同
様に発振回路の出力信号ＯＳＣが低電位となると信号Ｓ
Ｗ５Ｂが低電位、信号ＳＷ５が高電位となる。これによ
り定電圧発生回路ＣＶＣ２が動作し、端子１０１と端子
３５６間に基準電圧Ｖｒが現われる。所定の時間後信号
ＳＷ６Ｂが低電位、信号ＳＷ６が高電位となる。これに
よりＭ３５８、Ｍ３５９がオンとなりコンデンサＣ３５
１の両端の電圧がＶｒとなる。同時に、Ｍ３６０、Ｍ３
６１のゲート・ソース間電圧がＶｒとなり端子３５５と
接地端子間にＶｒが現われる。その後ＳＷ６Ｂが高電
位、ＳＷ６が低電位となり基準電圧ＶｒがコンデンサＣ
３５１に保持される。次に、ＳＷ５Ｂが高電位、ＳＷ５
が低電位となり定電圧発生回路ＣＶＣ２が非動作状態と
なる。その後信号ＯＳＣが高電位となる。さらにその後
信号ＯＳＣが低電位となると上記と同様の動作を繰り返
す。
図５のタイミングチャートを用いて説明する。図２と同
様に発振回路の出力信号ＯＳＣが低電位となると信号Ｓ
Ｗ５Ｂが低電位、信号ＳＷ５が高電位となる。これによ
り定電圧発生回路ＣＶＣ２が動作し、端子１０１と端子
３５６間に基準電圧Ｖｒが現われる。所定の時間後信号
ＳＷ６Ｂが低電位、信号ＳＷ６が高電位となる。これに
よりＭ３５８、Ｍ３５９がオンとなりコンデンサＣ３５
１の両端の電圧がＶｒとなる。同時に、Ｍ３６０、Ｍ３
６１のゲート・ソース間電圧がＶｒとなり端子３５５と
接地端子間にＶｒが現われる。その後ＳＷ６Ｂが高電
位、ＳＷ６が低電位となり基準電圧ＶｒがコンデンサＣ
３５１に保持される。次に、ＳＷ５Ｂが高電位、ＳＷ５
が低電位となり定電圧発生回路ＣＶＣ２が非動作状態と
なる。その後信号ＯＳＣが高電位となる。さらにその後
信号ＯＳＣが低電位となると上記と同様の動作を繰り返
す。
【００３３】次にＤＲＡＭのワード線電圧のレベルモニ
タ回路に本発明の基準電圧発生回路の出力電圧を使った
例を図６を用いて説明する。
タ回路に本発明の基準電圧発生回路の出力電圧を使った
例を図６を用いて説明する。
【００３４】ＶＲは基準電圧発生回路、ＬＭはレベルモ
ニタ回路である。ＶＧはワード線電圧Ｖｃｈを発生する
昇圧電圧発生回路である。ＭＡはＤＲＡＭのセルアレー
で、複数のワード線ＷＬと複数のデータ線ＤＬ、および
それらの交点に配されＭＯＳトランジスタとコンデンサ
からなる複数のメモリセルで構成される。ＸＤは、セル
アレーの複数のワード線ＷＬから所望のワード線を選択
するＸデコーダである。
ニタ回路である。ＶＧはワード線電圧Ｖｃｈを発生する
昇圧電圧発生回路である。ＭＡはＤＲＡＭのセルアレー
で、複数のワード線ＷＬと複数のデータ線ＤＬ、および
それらの交点に配されＭＯＳトランジスタとコンデンサ
からなる複数のメモリセルで構成される。ＸＤは、セル
アレーの複数のワード線ＷＬから所望のワード線を選択
するＸデコーダである。
【００３５】図６は、基準電圧発生回路ＶＲの出力電圧
ＶｒとＤＲＡＭのワード線電圧Ｖｃｈとをレベルモニタ
回路ＬＭで比較し、レベルモニタ回路ＬＭの出力信号に
応じてワード線電圧発生回路ＶＧが電源電圧Ｖｃｃから
昇圧した電圧Ｖｃｈを出力する回路を示している。
ＶｒとＤＲＡＭのワード線電圧Ｖｃｈとをレベルモニタ
回路ＬＭで比較し、レベルモニタ回路ＬＭの出力信号に
応じてワード線電圧発生回路ＶＧが電源電圧Ｖｃｃから
昇圧した電圧Ｖｃｈを出力する回路を示している。
【００３６】ワード線電圧発生回路ＶＧは次のように動
作する。ここで、ワード線電圧発生回路ＶＧ内のＰＵＭ
Ｐ１及びＰＵＭＰ２は昇圧回路、ＣＮＴはＰＵＭＰ１及
びＰＵＭＰ２の制御信号発生回路である。制御信号発生
回路ＣＮＴ内のＤＬＹはレベルモニタ活性化信号ＳＥを
遅延させる遅延回路、ＤＦＦはＤ型フリップフロップで
ある。
作する。ここで、ワード線電圧発生回路ＶＧ内のＰＵＭ
Ｐ１及びＰＵＭＰ２は昇圧回路、ＣＮＴはＰＵＭＰ１及
びＰＵＭＰ２の制御信号発生回路である。制御信号発生
回路ＣＮＴ内のＤＬＹはレベルモニタ活性化信号ＳＥを
遅延させる遅延回路、ＤＦＦはＤ型フリップフロップで
ある。
【００３７】まず、制御信号発生回路ＣＮＴがレベルモ
ニタ回路ＬＭの出力信号に応じて、昇圧回路ＰＵＭＰ１
及びＰＵＭＰ２のそれぞれに相補信号Ｆ１，Ｆ２を出力
する。昇圧回路ＰＵＭＰ１及びＰＵＭＰ２は、相補信号
Ｆ１，Ｆ２に従い、交互に動作する。これらの回路は、
コンデンサＣＢ４０１に蓄えた電荷をＭ４０１を通して
ＣＤ４０１に転送することにより電源電圧Ｖｃｃより高
い電圧Ｖｃｈを発生する。なお、このワード線電圧発生
回路ＶＧの出力電圧Ｖｃｈの電圧を制御するためには、
信号Ｆ１，Ｆ２の周期を制御すればよい。
ニタ回路ＬＭの出力信号に応じて、昇圧回路ＰＵＭＰ１
及びＰＵＭＰ２のそれぞれに相補信号Ｆ１，Ｆ２を出力
する。昇圧回路ＰＵＭＰ１及びＰＵＭＰ２は、相補信号
Ｆ１，Ｆ２に従い、交互に動作する。これらの回路は、
コンデンサＣＢ４０１に蓄えた電荷をＭ４０１を通して
ＣＤ４０１に転送することにより電源電圧Ｖｃｃより高
い電圧Ｖｃｈを発生する。なお、このワード線電圧発生
回路ＶＧの出力電圧Ｖｃｈの電圧を制御するためには、
信号Ｆ１，Ｆ２の周期を制御すればよい。
【００３８】ワード線電圧発生回路ＶＧの出力Ｖｃｈ
は、Ｍ４１０とＭ４１１からなるワード線駆動回路をＸ
デコーダＸＤで選択することにより、ワード線を駆動す
る。メモリセルのコンデンサＣＳ４０１に蓄積される電
圧を電源電圧Ｖｃｃとほぼ同じ電圧にするためには、ワ
ード線電圧ＶｃｈがメモリセルのＭＯＳトランジスタＭ
４１２のしきい値電圧Ｖｔｈだけ、電源電圧Ｖｃｃより
大きいように設定されればよい。
は、Ｍ４１０とＭ４１１からなるワード線駆動回路をＸ
デコーダＸＤで選択することにより、ワード線を駆動す
る。メモリセルのコンデンサＣＳ４０１に蓄積される電
圧を電源電圧Ｖｃｃとほぼ同じ電圧にするためには、ワ
ード線電圧ＶｃｈがメモリセルのＭＯＳトランジスタＭ
４１２のしきい値電圧Ｖｔｈだけ、電源電圧Ｖｃｃより
大きいように設定されればよい。
【００３９】図６の基準電圧発生回路ＶＲとレベルモニ
タ回路ＬＭの詳細を図７を用いて説明する。基準電圧発
生回路ＶＲは図１に示す基準電圧発生回路と同一であ
る。レベルモニタ回路ＬＭのＭ３２３からＭ３２５はス
イッチ回路を構成している。Ｍ３２１、Ｍ３２２、Ｍ３
２３はレベルシフト回路ＬＳ、Ｍ３２６からＭ３３０、
Ｍ３２４、Ｍ３２５は差動増幅回路である。レベルシフ
ト回路ＬＳのＭ３２１のＷ／Ｌ、Ｍ３２２のＷ／Ｌは同
一である。このレベルモニタ回路ＬＭは次の様に動作す
る。Ｍ３２３、Ｍ３２４、Ｍ３２５がオン状態で他のト
ランジスタは飽和領域で動作する。Ｍ３２１のゲート・
ソース間電圧はＶｃｈ−ＶｃｃであるのでＭ３２２のゲ
ート・ソース間電圧もＶｃｈ−Ｖｃｃとなる。したがっ
て、差動増幅回路の入力端子３２４の電圧はＶｃｈ−Ｖ
ｃｃとなる。また、他方の入力端子には基準電圧Ｖｒが
入力される。ここで、Ｖｃｈ−ＶｃｃとＶｒが比較さ
れ、その結果がトランジスタＭ３３０のゲートに入力さ
れる。Ｖｃｈ−ＶｃｃがＶｒより高くなる（Ｖｃｈ＞Ｖ
ｃｃ＋Ｖｒ）と、トランジスタＭ３３０のゲートの入力
レベルは低くなり、このレベルモニタ回路の出力端子３
２３は低電位となる。ここで、Ｍ３３０のコンダクタン
スはＭ３２５のコンダクタンスよりも充分に大きい。一
方Ｖｃｈ−ＶｃｃがＶｒより低い（Ｖｃｈ＜Ｖｃｃ＋Ｖ
ｒ）と端子３２３は高電位となる。したがって、Ｖｒの
大きさを調整することにより判別する電圧Ｖｃｈを決め
ることができる。
タ回路ＬＭの詳細を図７を用いて説明する。基準電圧発
生回路ＶＲは図１に示す基準電圧発生回路と同一であ
る。レベルモニタ回路ＬＭのＭ３２３からＭ３２５はス
イッチ回路を構成している。Ｍ３２１、Ｍ３２２、Ｍ３
２３はレベルシフト回路ＬＳ、Ｍ３２６からＭ３３０、
Ｍ３２４、Ｍ３２５は差動増幅回路である。レベルシフ
ト回路ＬＳのＭ３２１のＷ／Ｌ、Ｍ３２２のＷ／Ｌは同
一である。このレベルモニタ回路ＬＭは次の様に動作す
る。Ｍ３２３、Ｍ３２４、Ｍ３２５がオン状態で他のト
ランジスタは飽和領域で動作する。Ｍ３２１のゲート・
ソース間電圧はＶｃｈ−ＶｃｃであるのでＭ３２２のゲ
ート・ソース間電圧もＶｃｈ−Ｖｃｃとなる。したがっ
て、差動増幅回路の入力端子３２４の電圧はＶｃｈ−Ｖ
ｃｃとなる。また、他方の入力端子には基準電圧Ｖｒが
入力される。ここで、Ｖｃｈ−ＶｃｃとＶｒが比較さ
れ、その結果がトランジスタＭ３３０のゲートに入力さ
れる。Ｖｃｈ−ＶｃｃがＶｒより高くなる（Ｖｃｈ＞Ｖ
ｃｃ＋Ｖｒ）と、トランジスタＭ３３０のゲートの入力
レベルは低くなり、このレベルモニタ回路の出力端子３
２３は低電位となる。ここで、Ｍ３３０のコンダクタン
スはＭ３２５のコンダクタンスよりも充分に大きい。一
方Ｖｃｈ−ＶｃｃがＶｒより低い（Ｖｃｈ＜Ｖｃｃ＋Ｖ
ｒ）と端子３２３は高電位となる。したがって、Ｖｒの
大きさを調整することにより判別する電圧Ｖｃｈを決め
ることができる。
【００４０】以下、制御信号発生回路ＣＮＴの動作を図
８を用いて説明する。
８を用いて説明する。
【００４１】まずＶｃｈがＶｃｃ＋Ｖｒより低い場合を
考える。前述のように／ＲＡＳの立ち下がりに同期して
レベルモニタ活性化信号ＳＥが入力されると、レベルモ
ニタの出力ＯＵＴは高電位となる。するとＮＡＮＤゲー
トＮ４０４の出力はＤ型フリップフロップＤＦＦの出力
Ｑの反転レベルとなる。次に遅延回路ＤＬＹ２によりＳ
Ｅから少し遅れた信号ＳＥＰがＤＦＦのクロック入力端
子に入力されると、その立上りエッジで上記反転レベル
がＤＦＦの出力に伝達される。すなわち、ＤＦＦの出力
Ｑの電位は反転する。例えばＤＦＦの出力電位が高電位
から低電位に変化したとすると、Ｆ１は高電位から低電
位へ、Ｆ２は低電位から高電位に変化するので、ＰＵＭ
Ｐ１，２の内ＰＵＭＰ２が昇圧を行う。次に、Ｖｃｈが
Ｖｃｃ＋Ｖｒより高い場合を考える。この場合、レベル
モニタの出力ＯＵＴは低電位になる。そうすると、ＮＡ
ＮＤゲートＮ４０４の出力は、ＤＦＦの出力Ｑと同じ電
位を出力する。したがって、ＳＥＰが立ち上がってもＤ
ＦＦの出力は変化しない。このため、昇圧回路ＰＵＭＰ
１，２とも昇圧電圧を出力することを休止している。以
上の動作を繰り返すことによって、本実施例の回路はＶ
ｃｈをＶｃｃ＋Ｖｒの近傍に保つことができる。従っ
て、図６においては、Ｖｒ＝Ｖｔｈとすることにより、
ワード線電圧ＶｃｈをＶｃｃ＋Ｖｔｈ近傍とすることが
できる。なお、図８において、レベルモニタ活性化信号
ＳＥは、信号／ＲＡＳが低電位から高電位に遷移すると
きにも出力されているが、これはデータ線プリチャージ
回路でワード線駆動用の高電圧Ｖｃｈが使用されること
を考慮したためである。データ線プリチャージ回路で電
圧Ｖｃｈを使用しない場合には、／ＲＡＳが高電位から
低電位に遷移するときにのみレベルモニタ活性化信号Ｓ
Ｅを発生するようにしても良い。また、ワード線駆動用
の高電圧Ｖｃｈを出力バッファのゲート駆動回路で使用
する場合には、ＤＲＡＭのカラム系アドレスストローブ
信号／ＣＡＳに同期してＳＥを発生するようにすれば良
い。
考える。前述のように／ＲＡＳの立ち下がりに同期して
レベルモニタ活性化信号ＳＥが入力されると、レベルモ
ニタの出力ＯＵＴは高電位となる。するとＮＡＮＤゲー
トＮ４０４の出力はＤ型フリップフロップＤＦＦの出力
Ｑの反転レベルとなる。次に遅延回路ＤＬＹ２によりＳ
Ｅから少し遅れた信号ＳＥＰがＤＦＦのクロック入力端
子に入力されると、その立上りエッジで上記反転レベル
がＤＦＦの出力に伝達される。すなわち、ＤＦＦの出力
Ｑの電位は反転する。例えばＤＦＦの出力電位が高電位
から低電位に変化したとすると、Ｆ１は高電位から低電
位へ、Ｆ２は低電位から高電位に変化するので、ＰＵＭ
Ｐ１，２の内ＰＵＭＰ２が昇圧を行う。次に、Ｖｃｈが
Ｖｃｃ＋Ｖｒより高い場合を考える。この場合、レベル
モニタの出力ＯＵＴは低電位になる。そうすると、ＮＡ
ＮＤゲートＮ４０４の出力は、ＤＦＦの出力Ｑと同じ電
位を出力する。したがって、ＳＥＰが立ち上がってもＤ
ＦＦの出力は変化しない。このため、昇圧回路ＰＵＭＰ
１，２とも昇圧電圧を出力することを休止している。以
上の動作を繰り返すことによって、本実施例の回路はＶ
ｃｈをＶｃｃ＋Ｖｒの近傍に保つことができる。従っ
て、図６においては、Ｖｒ＝Ｖｔｈとすることにより、
ワード線電圧ＶｃｈをＶｃｃ＋Ｖｔｈ近傍とすることが
できる。なお、図８において、レベルモニタ活性化信号
ＳＥは、信号／ＲＡＳが低電位から高電位に遷移すると
きにも出力されているが、これはデータ線プリチャージ
回路でワード線駆動用の高電圧Ｖｃｈが使用されること
を考慮したためである。データ線プリチャージ回路で電
圧Ｖｃｈを使用しない場合には、／ＲＡＳが高電位から
低電位に遷移するときにのみレベルモニタ活性化信号Ｓ
Ｅを発生するようにしても良い。また、ワード線駆動用
の高電圧Ｖｃｈを出力バッファのゲート駆動回路で使用
する場合には、ＤＲＡＭのカラム系アドレスストローブ
信号／ＣＡＳに同期してＳＥを発生するようにすれば良
い。
【００４２】以上のワード線レベル制御回路によって得
られるワード線電圧Ｖｃｈと電源電圧の関係を図９に示
す。本実施例によれば、ＶｃｈとＶｃｃの差を精度よく
Ｖｒにすることができる。これにより、メモリセルのＭ
ＯＳＦＥＴのゲートに印加される電圧を正確に制御でき
るため、過剰な電圧によるゲート破壊を防止することが
できる。本発明による基準電圧発生回路はＤＲＡＭの動
作とは独立にほぼメモリセルのリフレッシュの間隔で動
作させることができるので、ＤＲＡＭのワード線電圧レ
ベル制御回路に用いると、ＤＲＡＭの消費電力の低減が
図れる。
られるワード線電圧Ｖｃｈと電源電圧の関係を図９に示
す。本実施例によれば、ＶｃｈとＶｃｃの差を精度よく
Ｖｒにすることができる。これにより、メモリセルのＭ
ＯＳＦＥＴのゲートに印加される電圧を正確に制御でき
るため、過剰な電圧によるゲート破壊を防止することが
できる。本発明による基準電圧発生回路はＤＲＡＭの動
作とは独立にほぼメモリセルのリフレッシュの間隔で動
作させることができるので、ＤＲＡＭのワード線電圧レ
ベル制御回路に用いると、ＤＲＡＭの消費電力の低減が
図れる。
【００４３】本発明の別の実施例を図１０を用いて説明
する。この基準電圧発生回路は図１に示す基準電圧発生
回路と回路構成、動作がほぼ同じであるが、（１）電流
−電圧変換回路で２つの基準電圧を作ること、（２）２
つの基準電圧の内、高い方の電圧を出力する点が異な
る。同図でＩＲ３は電流源回路で図１に示す基準電圧発
生回路の電流源回路と同一である。ＩＶＣ４は電流−電
圧変換回路で２つの基準電圧を作る。ＳＨ５は２つの基
準電圧を保持する電圧保持回路である。Ｍ３８１〜Ｍ３
８６で構成される回路は２つの入力電圧Ｖｒ１とＶｒ２
のうち高い方の電圧をＶｒとして出力する回路である。
さて、この基準電圧発生回路は次のように動作する。こ
の基準電圧発生回路の動作を制御するパルス信号波形は
図１に示す基準電圧発生回路と同じである。信号ＳＷ３
が高電位になると、電流源回路ＩＲ３と電流−電圧変換
回路ＩＶＣ４が動作する。電流源回路ＩＲ３で作られた
電流はＭ３０４、Ｍ３７１で構成するカレントミラー回
路により、抵抗Ｒ３７１、Ｒ３７２に流れる。これによ
り端子１０１と端子３７１の間および端子１０１と端子
３７２の間に２つの基準電圧が現れる。ここでは端子１
０１と端子３７１間の電圧をＶｒ１、端子１０１と端子
３７２間の電圧をＶｒ２とする。所定の時間後、信号Ｓ
Ｗ７が高電位、ＳＷ７Ｂが低電位になる。これによりコ
ンデンサＣ３７１にはＶｒ１、コンデンサＣ３７２には
Ｖｒ２が加わる。その後、信号ＳＷ７が低電位、ＳＷ７
Ｂが高電位となり、Ｖｒ１、Ｖｒ２はそれぞれコンデン
サＣ３７１、コンデンサＣ３７２に保持される。次に信
号ＳＷ３が低電位になり電流源回路ＩＲ３と電流−電圧
変換回路ＩＶＣ４はオフとなる。これら２つの基準電圧
の取り出しは次のように行う。Ｍ３７７とＭ３７８のＷ
／Ｌは同じであるので図１に示した実施例と同様に基準
電圧Ｖｒ１は接地電位基準の電圧となる。
する。この基準電圧発生回路は図１に示す基準電圧発生
回路と回路構成、動作がほぼ同じであるが、（１）電流
−電圧変換回路で２つの基準電圧を作ること、（２）２
つの基準電圧の内、高い方の電圧を出力する点が異な
る。同図でＩＲ３は電流源回路で図１に示す基準電圧発
生回路の電流源回路と同一である。ＩＶＣ４は電流−電
圧変換回路で２つの基準電圧を作る。ＳＨ５は２つの基
準電圧を保持する電圧保持回路である。Ｍ３８１〜Ｍ３
８６で構成される回路は２つの入力電圧Ｖｒ１とＶｒ２
のうち高い方の電圧をＶｒとして出力する回路である。
さて、この基準電圧発生回路は次のように動作する。こ
の基準電圧発生回路の動作を制御するパルス信号波形は
図１に示す基準電圧発生回路と同じである。信号ＳＷ３
が高電位になると、電流源回路ＩＲ３と電流−電圧変換
回路ＩＶＣ４が動作する。電流源回路ＩＲ３で作られた
電流はＭ３０４、Ｍ３７１で構成するカレントミラー回
路により、抵抗Ｒ３７１、Ｒ３７２に流れる。これによ
り端子１０１と端子３７１の間および端子１０１と端子
３７２の間に２つの基準電圧が現れる。ここでは端子１
０１と端子３７１間の電圧をＶｒ１、端子１０１と端子
３７２間の電圧をＶｒ２とする。所定の時間後、信号Ｓ
Ｗ７が高電位、ＳＷ７Ｂが低電位になる。これによりコ
ンデンサＣ３７１にはＶｒ１、コンデンサＣ３７２には
Ｖｒ２が加わる。その後、信号ＳＷ７が低電位、ＳＷ７
Ｂが高電位となり、Ｖｒ１、Ｖｒ２はそれぞれコンデン
サＣ３７１、コンデンサＣ３７２に保持される。次に信
号ＳＷ３が低電位になり電流源回路ＩＲ３と電流−電圧
変換回路ＩＶＣ４はオフとなる。これら２つの基準電圧
の取り出しは次のように行う。Ｍ３７７とＭ３７８のＷ
／Ｌは同じであるので図１に示した実施例と同様に基準
電圧Ｖｒ１は接地電位基準の電圧となる。
【００４４】一方、基準電圧Ｖｒ２は電源電位基準の電
圧である。これらの基準電圧のうち高い方の電圧がＶｒ
として出力される。その動作を図１１を用いて説明す
る。同図で横軸は電源電圧、縦軸は基準電圧Ｖｒであ
る。基準電圧Ｖｒ１は接地電位基準の電圧であり同図に
示す様に電源電圧が変わっても一定の電圧である。一
方、Ｖｒ２は電源電位基準の電圧であり同図に示す様に
電源電圧に比例した電圧である。さて、電源電圧を高く
していくと、まず電源電圧と同じ電圧が現れる。次に、
Ｖｒ１が現れ、さらに高くするとＶｒ２が現れる。ＤＲ
ＡＭなどのＬＳＩでは、動作時よりも高い電源電圧を印
加して、絶縁膜の初期故障をスクリーニングすることが
必要となる。従って、例えば、図６の基準電圧発生回路
ＶＲに図１１の回路を適用すれば、ワード線電圧Ｖｃｈ
は通常の電圧Ｖｃｈ＋Ｖｒ１より大きい電圧Ｖｃｈ＋Ｖ
ｒ２とすることができ、ＤＲＡＭのスクリーニングがで
きる。本実施例によれば、スクリーニング時に動作時よ
りも高い電圧を印加でき、かつ温度や製造ばらつきによ
らず、常に一定の電圧でスクリーニングを行うことがで
きる。
圧である。これらの基準電圧のうち高い方の電圧がＶｒ
として出力される。その動作を図１１を用いて説明す
る。同図で横軸は電源電圧、縦軸は基準電圧Ｖｒであ
る。基準電圧Ｖｒ１は接地電位基準の電圧であり同図に
示す様に電源電圧が変わっても一定の電圧である。一
方、Ｖｒ２は電源電位基準の電圧であり同図に示す様に
電源電圧に比例した電圧である。さて、電源電圧を高く
していくと、まず電源電圧と同じ電圧が現れる。次に、
Ｖｒ１が現れ、さらに高くするとＶｒ２が現れる。ＤＲ
ＡＭなどのＬＳＩでは、動作時よりも高い電源電圧を印
加して、絶縁膜の初期故障をスクリーニングすることが
必要となる。従って、例えば、図６の基準電圧発生回路
ＶＲに図１１の回路を適用すれば、ワード線電圧Ｖｃｈ
は通常の電圧Ｖｃｈ＋Ｖｒ１より大きい電圧Ｖｃｈ＋Ｖ
ｒ２とすることができ、ＤＲＡＭのスクリーニングがで
きる。本実施例によれば、スクリーニング時に動作時よ
りも高い電圧を印加でき、かつ温度や製造ばらつきによ
らず、常に一定の電圧でスクリーニングを行うことがで
きる。
【００４５】
【発明の効果】以上述べた様に本実施例によると複数の
基準電圧が電流源回路、電流−電圧変換回路の増加なし
に作れる。すなわち消費電力を増やすことなく複数の基
準電圧を作ることができる。
基準電圧が電流源回路、電流−電圧変換回路の増加なし
に作れる。すなわち消費電力を増やすことなく複数の基
準電圧を作ることができる。
【００４６】以上述べた様に本発明の基準電圧発生回路
は基準電圧を作る定電圧発生回路が周期的に動作する。
したがって、定電圧発生回路の動作時の電流を小さくし
なくても基準電圧発生回路の消費電力を低減できる。ま
た、基準電圧を作る定電圧発生回路の動作時の電流を小
さくしなくてもよいのでそれらの回路で使う抵抗の大き
さを大きくする必要がなくなる。したがって、チップ寸
法の増加を抑えることができる。さらに、、基準電圧発
生回路がほぼメモリセルのリフレッシュの周期でしか動
作しないので、この基準電圧発生回路の消費電力は基準
電圧発生回路が常時動作している場合に比べ約１／３０
０になる。したがって、ＤＲＡＭを携帯用機器に使って
もバッテリーの持続時間を長くできる。
は基準電圧を作る定電圧発生回路が周期的に動作する。
したがって、定電圧発生回路の動作時の電流を小さくし
なくても基準電圧発生回路の消費電力を低減できる。ま
た、基準電圧を作る定電圧発生回路の動作時の電流を小
さくしなくてもよいのでそれらの回路で使う抵抗の大き
さを大きくする必要がなくなる。したがって、チップ寸
法の増加を抑えることができる。さらに、、基準電圧発
生回路がほぼメモリセルのリフレッシュの周期でしか動
作しないので、この基準電圧発生回路の消費電力は基準
電圧発生回路が常時動作している場合に比べ約１／３０
０になる。したがって、ＤＲＡＭを携帯用機器に使って
もバッテリーの持続時間を長くできる。
【図１】本発明のパルス駆動の基準電圧発生回路であ
る。
る。
【図２】本発明の基準電圧発生回路の動作を制御するパ
ルス信号のタイミングチャートである。
ルス信号のタイミングチャートである。
【図３】パルス駆動の基準電圧発生回路の別の実施例で
ある。
ある。
【図４】パルス駆動の基準電圧発生回路の別の実施例で
ある。
ある。
【図５】基準電圧発生回路の動作を制御するパルス信号
のタイミングチャートの別の例である。
のタイミングチャートの別の例である。
【図６】基準電圧発生回路をＤＲＡＭのワード線レベル
制御回路に用いた例である。
制御回路に用いた例である。
【図７】ＤＲＡＭのワード線レベル制御回路に用いたパ
ルス駆動の基準電圧発生回路およびワード線レベルモニ
タ回路の例である。
ルス駆動の基準電圧発生回路およびワード線レベルモニ
タ回路の例である。
【図８】ワード線レベル制御回路および基準電圧発生回
路を駆動するパルス信号のタイミングチャートである。
路を駆動するパルス信号のタイミングチャートである。
【図９】電源電圧とワード線レベルの関係を示す図であ
る。
る。
【図１０】パルス駆動の基準電圧発生回路の別の実施例
である。
である。
【図１１】電源電圧と基準電圧の関係を示す図である。
ＣＶＣ…定電圧回路、ＩＲ３…定電流回路、ＩＶＣ３…
電流−電圧変換回路、ＳＨ３、ＳＨ４…電圧保持回路、
ＳＴＲ…スタートアップ回路、ＶＲ…基準電圧発生回
路、ＬＭ…レベルモニタ回路、１０１…電源電圧端子。
電流−電圧変換回路、ＳＨ３、ＳＨ４…電圧保持回路、
ＳＴＲ…スタートアップ回路、ＶＲ…基準電圧発生回
路、ＬＭ…レベルモニタ回路、１０１…電源電圧端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 均 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 河本 耕志 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (13)
- 【請求項１】第1の動作電位と第2の動作電位との間に配
置された定電圧発生回路と、上記定電圧発生回路の出力
電圧を保持する電圧保持手段とを具備し、 上記定電圧発生回路は、第1と第2のMOSトランジスタ
と、上記第1と第2のMOSトランジスタのそれぞれのソー
ス−ドレイン経路と直列に上記第1の動作電位と上記第2
の動作電位との間に結合された第1のスイッチ手段とを
有し、上記第1と第2のMOSトランジスタのしきい値電圧
の差電圧に比例した第1の電圧を第1の出力端子に出力
し、 上記電圧保持手段は、一端が上記定電圧発生回路の上記
第1の出力端子に接続された第2のスイッチ手段と、上記
第2のスイッチ手段の他端に接続されることにより上記
定電圧発生回路の上記第1の電圧を蓄積する第1のコンデ
ンサとを有し、 上記電圧保持手段の上記第1のコンデンサが上記定電圧
発生回路の上記第1の電圧を蓄積した後に上記電圧保持
手段の上記第2のスイッチ手段がオフとされ、その後上
記定電圧発生回路の上記第1のスイッチ手段がオフとさ
れることにより上記定電圧発生回路の消費電流を低減す
ることを特徴とする基準電圧発生回路。 - 【請求項２】請求項１に記載の基準電圧発生回路におい
て、 定期的に上記定電圧発生回路の上記第1のスイッチ手段
をオンとし、 上記定電圧発生回路の上記第1のスイッチ手段をオンの
間に上記電圧保持手段の上記第2のスイッチ手段がオン
とされ、上記電圧保持手段の上記第1のコンデンサは上
記定電圧発生回路の上記第1の電圧を再度蓄積すること
を特徴とする基準電圧発生回路。 - 【請求項３】請求項１又は請求項２の何れかに記載の基
準電圧発生回路において、 上記電圧保持手段は、上記第1のコンデンサにより保持
された電圧を出力する出力手段をさらに有し、 上記出力手段は、ゲートとソースとの間に上記電圧保持
手段の上記第1のコンデンサが接続された第3のMOSトラ
ンジスタを具備することを特徴とする基準電圧発生回
路。 - 【請求項４】請求項１乃至請求項３の何れかに記載の基
準電圧発生回路において、 上記定電圧発生回路は、上記第1と第2のMOSトランジス
タのしきい値電圧の差電圧に比例した第2の電圧を第2の
出力端子に出力し、 上記第1の電圧及び上記第2の電圧は上記第1の動作電位
を基準とした電圧であることを特徴とする基準電圧発生
回路。 - 【請求項５】請求項４に記載の基準電圧発生回路におい
て、 上記電圧保持手段は、一端が上記定電圧発生回路の上記
第2の出力端子に接続された第3のスイッチ手段と、 上記第3のスイッチ手段を介して、上記定電圧発生回路
の上記第2の電圧を蓄積する第2のコンデンサと、 上記第1のコンデンサに蓄積された上記第1の電圧を上記
第2の動作電位を基準とした第3の電圧に変換する電圧変
換手段と、 上記第2の電位を基準として、上記第2のコンデンサに蓄
積された上記第2の電圧と上記第3の電圧のいずれか大き
い方の電圧を出力する手段をさらに具備することを特徴
とする基準電圧発生回路。 - 【請求項６】請求項５に記載の基準電圧発生回路におい
て、 上記定電圧発生回路の上記第1のスイッチ手段は定期的
にオンとされ、 上記定電圧発生回路の上記第1のスイッチ手段がオンの
間に上記電圧保持手段の上記第2のスイッチ手段及び上
記第3のスイッチ手段がオンとされ、上記電圧保持手段
の上記第1のコンデンサは上記定電圧発生回路の上記第1
の電圧を、上記電圧保持手段の上記第2のコンデンサは
上記定電圧発生回路の上記第2の電圧を再度蓄積するこ
とを特徴とする基準電圧発生回路。 - 【請求項７】第1の動作電位が供給される第1の端子と、 第2の動作電位が供給される第2の端子と、 複数のワード線と、上記複数のワード線に交差する如く
配置された複数のデータ線と、 上記複数のワード線と上記複数のデータ線との所望の交
点に配置された複数のメモリセルと、 上記複数のワード線の１つのワード線を選択するデコー
ダと、 上記第1と第2の動作電位が供給されることにより第3の
動作電位を発生するワード線電圧発生回路と、 上記デコーダにより選択された上記複数のワード線の上
記１つのワード線と上記第3の動作電位とを接続するワ
ード線駆動回路と、 上記第1と第2の動作電位が供給されることにより基準電
圧を発生する基準電圧発生回路とを具備する半導体記憶
装置において、 ワード線に供給される電圧を上記ワード線に供給される
電圧から上記第1の動作電位分差し引いた電圧にレベル
を変換する引算回路と、 上記引算回路の出力電圧と上記基準電圧とを比較する比
較回路とをさらに具備し、 上記比較回路は、上記引算回路の出力電圧と上記基準電
圧とが略等しくなるように上記ワード線電圧発生回路を
制御し、 上記複数のメモリセルの各メモリセルはゲートが上記複
数ワード線の対応するワード線に接続されたMOSトラン
ジスタと該MOSトランジスタのソース又はドレインに一
端が接続された第1のコンデンサを有し、 上記基準電圧発生回路は、 上記第1の動作電位と上記第2の動作電位との間に配置さ
れた定電圧発生回路と、 上記定電圧発生回路の出力電圧を保持する電圧保持手段
と、 上記定電圧発生回路は、第1と第2のMOSトランジスタ
と、 上記第1と第2のMOSトランジスタのそれぞれのソース−
ドレイン経路と直列に上記第1の動作電位と上記第2の動
作電位との間に接続された第1のスイッチ手段とを有
し、 上記定電圧発生回路は、上記第1と第2のMOSトランジス
タのしきい値電圧の差電圧に比例した第1の電圧を第1の
出力端子に出力し、 上記電圧保持手段は、一端が上記定電圧発生回路の上記
第1の出力端子に接続された第2のスイッチ手段と、上記
第2のスイッチ手段の他端に接続されることにより、上
記定電圧発生回路の上記第1の電圧を蓄積する第1のコン
デンサとを有し、 上記電圧保持手段の上記第1のコンデンサが上記定電圧
発生回路の上記第1の電圧を蓄積した後に上記電圧保持
手段の上記第2のスイッチ手段はオフとされ、その後上
記定電圧発生回路の上記第1のスイッチ手段がオフとさ
れることにより上記定電圧発生回路の消費電流を低減す
ることを特徴とする半導体記憶装置。 - 【請求項８】請求項７に記載の半導体記憶装置におい
て、 上記定電圧発生回路の上記第1のスイッチ手段は定期的
にオンとされ、 上記定電圧発生回路の上記第1のスイッチ手段がオンの
間に上記電圧保持手段の上記第2のスイッチ手段はオン
とされ、上記電圧保持手段の第1のコンデンサは上記定
電圧発生回路の上記第1の電圧を再度蓄積することを特
徴とする半導体記憶装置。 - 【請求項９】請求項７又は請求項８の何れかに記載の半
導体記憶装置において、 上記電圧保持手段は、上記第1のコンデンサに蓄積され
た電圧を出力する出力手段をさらに有し、 上記出力手段は、ゲートとソースとの間に上記電圧保持
手段の上記第1のコンデンサが接続された第3のMOSトラ
ンジスタを有することを特徴とする半導体記憶装置。 - 【請求項１０】請求項７乃至請求項９の何れかに記載の
半導体記憶装置において、 上記定電圧発生回路は、上記第1と第2のMOSトランジス
タのしきい値電圧の差電圧に比例した第2の電圧を第2の
出力端子に出力し、 上記第1の電圧及び上記第2の電圧は上記第1の動作電位
を基準とした電圧であることを特徴とする半導体記憶装
置。 - 【請求項１１】請求項１０に記載の半導体記憶装置にお
いて、 上記電圧保持手段は、一端が上記定電圧発生回路の上記
第2の出力端子に接続された第3のスイッチ手段と、 上記第3のスイッチ手段を介して、上記定電圧発生回路
の上記第2の電圧を蓄積する第2のコンデンサと、 上記第1のコンデンサに蓄積された上記第1の電圧を上記
第2の動作電位を基準とした第3の電圧に変換する電圧変
換手段とをさらに有し、上記第2の電位を基準として、
上記第2のコンデンサに蓄積された上記第2の電圧と上記
第3の電圧のいずれか大きい方の電圧を出力する手段こ
とを特徴とする半導体記憶装置。 - 【請求項１２】請求項１１に記載の半導体記憶装置にお
いて、 定期的に上記定電圧発生回路の上記第1のスイッチ手段
をオンとし、 上記定電圧発生回路の上記第1のスイッチ手段がオンの
間に上記電圧保持手段の上記第2のスイッチ手段及び上
記第3のスイッチ手段はオンとされ、上記電圧保持手段
の上記第1のコンデンサは上記定電圧発生回路の上記第1
の電圧を、上記電圧保持手段の上記第2のコンデンサは
上記定電圧発生回路の上記第2の電圧を再度蓄積するこ
とを特徴とする半導体記憶装置。 - 【請求項１３】請求項７乃至請求項１２の何れかに記載
の半導体記憶装置において、 上記定電圧発生回路の上記第1の電圧は上記複数のメモ
リセルのMOSトランジスタのしきい値電圧とほぼ同じ値
に設定されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319405A JPH06242847A (ja) | 1992-12-24 | 1993-12-20 | 基準電圧発生回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-343808 | 1992-12-24 | ||
| JP34380892 | 1992-12-24 | ||
| JP5319405A JPH06242847A (ja) | 1992-12-24 | 1993-12-20 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242847A true JPH06242847A (ja) | 1994-09-02 |
Family
ID=26569713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5319405A Withdrawn JPH06242847A (ja) | 1992-12-24 | 1993-12-20 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06242847A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334256A (ja) * | 1994-06-13 | 1995-12-22 | Nippondenso Co Ltd | 電源回路 |
| JPH0869334A (ja) * | 1994-01-21 | 1996-03-12 | Sgs Thomson Microelettronica Spa | 電流源回路 |
| JPH08339231A (ja) * | 1995-06-12 | 1996-12-24 | Matsushita Electric Ind Co Ltd | 定電圧電源回路 |
| JPH10188585A (ja) * | 1996-12-19 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置とその定電圧発生回路 |
| US6031780A (en) * | 1998-03-24 | 2000-02-29 | Ricoh Company, Ltd. | Semiconductor memory device |
| US6055206A (en) * | 1998-10-05 | 2000-04-25 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device capable of reducing power dissipation by suppressing leakage current during stand-by and in active operation |
| JP2002093172A (ja) * | 2000-07-03 | 2002-03-29 | Infineon Technologies Ag | レシーバ回路、特にｄｒａｍメモリにおけるスイッチのための回路配置物 |
| JP2007257702A (ja) * | 2006-03-22 | 2007-10-04 | Elpida Memory Inc | 基準電位発生回路及びそれを備えた半導体記憶装置 |
| US7633279B2 (en) | 2005-03-04 | 2009-12-15 | Elpida Memory, Inc. | Power supply circuit |
| JP2013235564A (ja) * | 2012-04-11 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR20150013030A (ko) * | 2013-07-26 | 2015-02-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Dcdc 컨버터 |
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| JP2017049239A (ja) * | 2015-08-31 | 2017-03-09 | 株式会社半導体エネルギー研究所 | 監視ｉｃ付き蓄電装置 |
-
1993
- 1993-12-20 JP JP5319405A patent/JPH06242847A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08339231A (ja) * | 1995-06-12 | 1996-12-24 | Matsushita Electric Ind Co Ltd | 定電圧電源回路 |
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