WO2020053701A1

WO2020053701A1 - 表示装置

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Publication number: WO2020053701A1
Application number: PCT/IB2019/057395
Authority: WO
Inventors: 山崎舜平; 高橋圭; 川島進; 楠紘慈; 渡邉一徳
Original assignee: 株式会社半導体エネルギー研究所
Priority date: 2018-09-12
Filing date: 2019-09-03
Publication date: 2020-03-19
Also published as: US20240046857A1; JPWO2020053701A1; US11501695B2; JP2024096421A; KR20210046063A; US20210193029A1; US20230046927A1; CN112639944A; US11869417B2

Abstract

表示装置の消費電力を低減する。表示装置の駆動回路の消費電力を低減する。表示装置が備える画素は、表示素子を備え、画素は、入力される第１のパルス信号に応じた第１の電圧を保持する機能と、入力される第２のパルス信号に応じた第２の電圧を、第１の電圧に足し合わせて得られる第３の電圧により、表示素子を駆動する機能と、を有する構成とする。

Description

表示装置

　本発明の一態様は、半導体装置、表示装置、及びその駆動方法に関する。

　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、またはそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。

　近年、スマートフォンなどの携帯電話、タブレット型情報端末、ノート型ＰＣ（パーソナルコンピュータ）、携帯ゲーム機等が有する表示装置において、様々な面で改良が進められている。例えば、解像度を大きくする、色再現性を高くする、駆動回路を小さくする、消費電力を低減する、等の表示装置の開発が行われている。

　例えば、表示装置が有する画素回路に含まれるスイッチング素子として、金属酸化物がチャネル形成領域に含まれるトランジスタを適用する技術などが挙げられる。特に、当該金属酸化物としては、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。特許文献１には、Ｉｎ−Ｇａ−Ｚｎ系酸化物をチャネル形成領域に含むトランジスタを、表示装置の画素回路に用いる発明が開示されている。

　また、例えば、発光素子を有する表示装置に多階調の画像を表示するため、多階調リニアデジタルアナログ変換回路を用いた、ソースドライバＩＣの発明が、特許文献２に記載されている。

特開２０１０−１５６９６３号公報米国特許第８４６２１４５号明細書

　表示装置は、高品位な画像を表示するために、例えば、高解像度、多階調、広色域などであることが求められる。例えば、液晶素子や、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの発光素子を含む表示装置において、多階調の画像を実現するには、ソースドライバ回路を好適に設計する必要がある。

　しかし、多階調の画像データを扱うには、ソースドライバ回路に含まれる、デジタルアナログ変換回路の分解能を高くする必要がある。一方、分解能の高いデジタルアナログ変換回路を設計する場合、回路面積が増大してしまう。

　また、ソースドライバ回路が有するデジタルアナログ変換回路などの、アナログ信号を扱う回路部では、デジタル信号を生成する回路部に比べて高い電源電圧を必要とする。そのため、ソースドライバ回路の消費電力を低減することが困難であった。また、表示パネルが実装される機器には、少なくとも２種類の電源電圧を生成する回路が必要となる。

　本発明の一態様は、表示装置の消費電力を低減することを課題の一とする。または、表示装置の駆動回路の消費電力を低減することを課題の一とする。または、単一の電源電圧で駆動可能なソースドライバ回路を備える表示装置を提供することを課題の一とする。または、表示装置を備える機器の消費電力を低減することを課題の一とする。または、表示装置、駆動回路、または表示装置を備える機器の構成を簡略化することを課題の一とする。

　または、多階調の画像データを生成できる画素回路（本明細書等では半導体装置とも記載する。）を提供することを課題の一とする。または、当該半導体装置を有する表示装置を提供することを課題の一とする。または、当該表示装置を有する電子機器を提供することを課題の一とする。

　または、回路面積の小さいソースドライバ回路を有する表示装置を提供することを課題の一とする。または、消費電力の小さいソースドライバ回路を有する表示装置を提供することを課題の一とする。

　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。

　本発明の一態様は、画素を備える表示装置であって、画素は、表示素子を備え、画素は、入力される第１のパルス信号に応じた第１の電圧を保持する機能と、入力される第２のパルス信号に応じた第２の電圧を、第１の電圧に足し合わせて得られる第３の電圧により、表示素子を駆動する機能と、を有する。

　また、上記において、表示素子は、発光素子であることが好ましい。このとき、発光素子は、第３の電圧に応じた輝度で発光することが好ましい。また、発光素子は、有機ＥＬ素子、または発光ダイオードを用いることが好ましい。また、発光ダイオードは、マイクロＬＥＤ、またはミニＬＥＤを用いることが好ましい。

　または、上記において、表示素子は、液晶素子であることが好ましい。このとき、液晶素子は、第３の電圧に応じて、液晶の配向が変化することが好ましい。

　また、上記において、第１のパルス信号を供給する第１の駆動回路を有することが好ましい。このとき、第１の駆動回路において、第１のパルス信号の生成のための第１の電源電圧は、第３の電圧の最大値よりも低いことが好ましい。さらに、第１の駆動回路は、第１の電源電圧を昇圧することなく、第１のパルス信号を生成することが好ましい。また、第１の電源電圧は、第３の電圧の最大値の半分、またはその近傍の電圧であることが好ましい。

　また、上記において、第１の駆動回路を制御するシステム回路を有することが好ましい。このとき、システム回路は、第１の駆動回路に第１の電源電圧を供給する機能を有することが好ましい。

　また、上記において、システム回路の駆動電圧の一が、１．８Ｖ、２．５Ｖ、３．３Ｖ、またはその近傍であり、システム回路は、駆動電圧と同じ電圧を、第１の電源電圧として第１の駆動回路に供給する機能を有することが好ましい。

　また、上記において、システム回路から第１の駆動回路に供給される第１の電源電圧は、昇圧されることなく供給されることが好ましい。

　本発明の一態様によれば、表示装置の消費電力を低減できる。または、表示装置の駆動回路の消費電力を低減できる。または、単一の電源電圧で駆動可能なソースドライバ回路を備える表示装置を提供できる。または、表示装置を備える機器の消費電力を低減できる。または、表示装置、駆動回路、または表示装置を備える機器の構成を簡略化できる。

　また、本発明の一態様によれば、多階調の画像データを生成できる半導体装置を提供できる。また、回路面積の小さいソースドライバ回路を有する表示装置を提供できる。または、消費電力の小さいソースドライバ回路を有する表示装置を提供できる。

　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。

図１は、表示装置の一例を示すブロック図である。
図２Ａ及び図２Ｂは、画素の一例を示す回路図である。
図３は、画素の一例を示す回路図である。
図４は、画素の動作例を説明するためのタイミングチャートである。
図５Ａ乃至図５Ｃは、画素の一例を示す回路図である。
図６Ａ及び図６Ｂは、画素の一例を示す回路図である。
図７Ａ及び図７Ｂは、表示装置の一例を示す上面図である。
図８Ａ及び図８Ｂは、タッチパネルの一例を示す斜視図である。
図９は、表示装置の一例を示す断面図である。
図１０は、表示装置の一例を示す断面図である。
図１１は、表示装置の一例を示す断面図である。
図１２Ａ１乃至図１２Ｃ２は、トランジスタの構成例を示す断面図である。
図１３Ａ１乃至図１３Ｃ２は、トランジスタの構成例を示す断面図である。
図１４Ａ乃至図１４Ｆは、電子機器の一例を示す斜視図である。
図１５Ａ及び図１５Ｂは、電子機器の一例を示す斜視図である。

　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

　なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

　なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

　なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

　本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。

　また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。

（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、及び当該半導体装置を有する表示装置について説明する。

＜表示装置の回路構成＞
　図１は、表示装置ＤＤの一例を示したブロック図である。表示装置ＤＤは、表示部ＰＡと、ソースドライバ回路ＳＤと、ゲートドライバ回路ＧＤと、を有する。

　表示部ＰＡは、複数の画素ＰＩＸを有する。図１では、表示部ＰＡ内が有する複数の画素ＰＩＸのうち一つのみが図示され、他の画素ＰＩＸは省略されている。表示部ＰＡが有する複数の画素ＰＩＸは、マトリクス状に配置されていることが好ましい。

　画素ＰＩＸは、配線ＤＬを介して、ソースドライバ回路ＳＤと電気的に接続されている。画素ＰＩＸは、配線ＧＬを介して、ゲートドライバ回路ＧＤと電気的に接続されている。表示部ＰＡは、画素ＰＩＸを複数有しているため、配線ＤＬ及び配線ＧＬには、複数の画素ＰＩＸが電気的に接続されていてもよい。また、配線ＤＬ及び配線ＧＬのそれぞれは、表示部ＰＡに含まれる画素ＰＩＸの個数に応じて、複数設けてもよい。更に、画素ＰＩＸの回路構成によっては、一つの画素ＰＩＸに対して、複数の配線ＤＬ、または複数の配線ＧＬを電気的に接続する構成としてもよい。

　画素ＰＩＸは、１つ以上の副画素を有する構成とすることができる。例えば、画素ＰＩＸには、副画素を１つ有する構成（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）などのいずれか一つの色）、副画素を３つ有する構成（赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３色など）、あるいは、副画素を４つ以上有する構成（例えば赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４色、または、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ）の４色など）を適用できる。なお、副画素に適用される色要素は、上記に限定されず、必要に応じて、シアン（Ｃ）及びマゼンタ（Ｍ）などを組み合わせてもよい。

　画素ＰＩＸは、少なくとも一以上の表示素子を備える。表示素子としては、発光素子、液晶素子、マイクロカプセル、電気泳動素子、エレクトロウェッティング素子、エレクトロフルイディック素子、エレクトロクロミック素子、ＭＥＭＳ素子等、様々な表示素子を用いることができる。

　上記発光素子としては、有機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）素子、無機ＥＬ素子などを用いることができる。

　ＬＥＤ素子としては、サイズの大きいものからマクロＬＥＤ（巨大ＬＥＤともいう）、ミニＬＥＤ、マイクロＬＥＤなどがある。ここで、ＬＥＤチップの一辺の寸法が１ｍｍを超えるものをマクロＬＥＤ、１００μｍより大きく１ｍｍ以下のものをミニＬＥＤ、１００μｍ以下のものをマイクロＬＥＤと呼ぶ。画素ＰＩＸに適用するＬＥＤ素子として、特にミニＬＥＤまたはマイクロＬＥＤを用いることが好ましい。マイクロＬＥＤを用いることで、極めて高精細な表示装置を実現できる。

　ソースドライバ回路ＳＤは、表示部ＰＡに含まれる画素ＰＩＸに入力するための画像データを生成する機能と、当該画像データを画素ＰＩＸに送信する機能と、を有する。

　ソースドライバ回路ＳＤは、例えば、シフトレジスタＳＲと、ラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、データバス配線ＤＢと、を有することができる。図１では、シフトレジスタＳＲの出力端子がラッチ回路ＬＡＴのクロック入力端子に電気的に接続され、ラッチ回路ＬＡＴの入力端子がデータバス配線ＤＢに電気的に接続され、ラッチ回路ＬＡＴの出力端子がレベルシフト回路ＬＶＳの入力端子に電気的に接続され、レベルシフト回路ＬＶＳの出力端子がデジタルアナログ変換回路ＤＡＣの入力端子に電気的に接続され、デジタルアナログ変換回路ＤＡＣの出力端子がアンプ回路ＡＭＰの入力端子に電気的に接続され、アンプ回路ＡＭＰの出力端子が表示部ＰＡに電気的に接続されている。

　なお、図１に図示しているラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、は１本の配線ＤＬに対して設けられている。つまり、配線ＤＬの本数に応じて、ラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、のそれぞれを複数設ける必要がある。なお、この場合、シフトレジスタＳＲは、複数のラッチ回路ＬＡＴのクロック入力端子のそれぞれに対して、順次パルス信号を送信する構成とすればよい。

　データバス配線ＤＢは、表示部ＰＡに入力するための画像データを含むデジタル信号を送信するための配線である。当該画像データは、階調度を有しており、階調度が大きいほど、色または明るさの変化をなめらかなグラデーションで表現でき、自然に近い画像を表示部ＰＡに表示することができる。但し、階調度が大きいほど、当該画像データのデータ量は大きくなり、且つ分解能の高いデジタルアナログ変換回路を用いる必要がある。

　ラッチ回路ＬＡＴの入力端子には、データバス配線ＤＢから画像データを含むデジタル信号が入力される。そして、ラッチ回路ＬＡＴは、シフトレジスタＳＲから送信される信号によって、当該画像データの保持、または保持した当該画像データを出力端子から出力、のどちらか一方の動作を行う。

　レベルシフト回路ＬＶＳは、入力信号をより大きい振幅電圧またはより小さい振幅電圧の出力信号に変換する機能を有する。図１では、レベルシフト回路ＬＶＳは、ラッチ回路ＬＡＴから送られる画像データを含むデジタル信号の振幅電圧を、デジタルアナログ変換回路ＤＡＣが適切に動作する振幅電圧に変換する役割を有する。

　デジタルアナログ変換回路ＤＡＣは、入力された画像データを含むデジタル信号をアナログ信号に変換する機能と、当該アナログ信号を出力端子から出力する機能と、を有する。特に、表示部ＰＡに多階調の画像データを表示する場合、デジタルアナログ変換回路ＤＡＣは高分解能のデジタルアナログ変換回路とする必要がある。

　アンプ回路ＡＭＰは、入力端子に入力されたアナログ信号を増幅（例えば電圧または電流を増幅）して、出力端子に出力する機能を有する。デジタルアナログ変換回路ＤＡＣと表示部ＰＡとの間にアンプ回路ＡＭＰを設けることにより、画像データを安定的に表示部ＰＡに送ることができる。アンプ回路ＡＭＰとしては、オペアンプなどを有するボルテージフォロワ回路などを適用することができる。なお、アンプ回路として差動入力回路を有する回路を用いる場合、当該差動入力回路のオフセット電圧は、限りなく０Ｖに近い電圧とすることが好ましい。

　ソースドライバ回路ＳＤは、上述の動作を行うことによって、データバス配線ＤＢから送られる、画像データを含むデジタル信号をアナログ信号に変換して、表示部ＰＡに送信することができる。ソースドライバ回路ＳＤは、アナログ信号である第１の信号Ｓ１、及び第２の信号Ｓ２を生成し、配線ＤＬを介して、画素ＰＩＸに供給する機能を有する。ここで第１の信号Ｓ１及び第２の信号Ｓ２は、それぞれ画像データに応じた振幅を有するパルス信号である。

　ゲートドライバ回路ＧＤは、表示部ＰＡに含まれる複数の画素ＰＩＸのうち、画像データの入力先となる画素ＰＩＸを選択する機能を有する。

　表示部ＰＡに画像データを入力する方法としては、例えば、ゲートドライバ回路ＧＤが、ある一本の配線ＧＬに電気的に接続されている複数の画素ＰＩＸに選択信号を送信して、複数の画素ＰＩＸの画像データの書き込みスイッチング素子をオン状態とし、その後、ソースドライバ回路ＳＤから、配線ＤＬを介して、複数の画素ＰＩＸに画像データを送信して、書き込みを行えばよい。

　なお、本発明の一態様は、図１に示した表示装置ＤＤの構成に限定されない。本発明の一態様は、例えば、設計仕様、目的などの状況に応じて、表示装置ＤＤの構成要素を適宜変更したものとすることができる。

　ところで、多階調の画像を表示部ＰＡに表示する場合、デジタルアナログ変換回路ＤＡＣの分解能を高くすればよいが、この場合、デジタルアナログ変換回路ＤＡＣが大きくなるため、ソースドライバ回路ＳＤの回路面積が大きくなる場合がある。ソースドライバ回路ＳＤの回路面積を小さくするため、ソースドライバ回路ＳＤが有する回路に含まれるトランジスタや容量素子などの回路素子を小さくすると、寄生抵抗の影響や回路素子の作製時に起因する構造のバラつきの影響などによって、回路素子の電気的特性が損なわれる可能性がある。

　本発明の一態様は、上記を鑑み、画素ＰＩＸの画像データの保持部の電位を、容量結合によって、デジタルアナログ変換回路ＤＡＣよりも大きい分解能の電位に変動させる構成となっている。これにより、デジタルアナログ変換回路の分解能を大きくする必要がなくなるため、分解能の小さいデジタルアナログ変換回路を用いることができる。そのため、デジタルアナログ変換回路ＤＡＣを含むソースドライバ回路ＳＤの回路面積を小さくすることができ、またソースドライバ回路ＳＤの消費電力を低減することができる。

　図１では、表示装置ＤＤがシステム回路ＳＹＳを有する例を示している。システム回路ＳＹＳは、ソースドライバ回路ＳＤの動作を制御する機能を有する。例えば、システム回路ＳＹＳは、ソースドライバ回路ＳＤにデータ信号、クロック信号、スタートパルス信号等の各種信号、及び電源電圧を供給する機能を有する。

　ここでは、システム回路ＳＹＳとして、電源生成部ＰＵと、制御部ＣＵを備える例を示している。

　制御部ＣＵは、少なくとも論理回路を有する。例えばＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）や、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサを有する構成とすることができる。

　電源生成部ＰＵは、制御部ＣＵ及びソースドライバ回路ＳＤに供給するための電源電圧ＶＤＤを生成する機能を有する。例えば電源生成部ＰＵは、バッテリーや、電源プラグなどから供給される電力を変換して、電源電圧ＶＤＤを生成することができる。

　後述するように、表示装置ＤＤが有する画素ＰＩＸは、２つの信号（第１の信号Ｓ１及び第２の信号Ｓ２）を用いて、これらの振幅を足し合わせた電圧を生成し、表示素子を駆動することができる。そのため、画素ＰＩＸを最大の階調値で表示させたとき、ソースドライバ回路ＳＤが供給する第１の信号Ｓ１と第２の信号Ｓ２の電圧は、これらを足し合わせた電圧の半分またはその近傍の電圧とすることができる。

　したがって、ソースドライバ回路ＳＤは、アナログ信号を生成するための高い電源電圧が不要であり、単一の電源電圧ＶＤＤで動作させることができる。図１では、システム回路ＳＹＳからソースドライバ回路ＳＤに供給される電源電圧ＶＤＤは、制御部ＣＵを駆動させるための電源電圧ＶＤＤと共通化することができる。システム回路ＳＹＳから供給される電源電圧ＶＤＤは、ソースドライバ回路ＳＤ内の、シフトレジスタＳＲ、ラッチ回路ＬＡＴ、レベルシフト回路ＬＶＳ、デジタルアナログ変換回路ＤＡＣ、及びアンプ回路ＡＭＰに供給される。なお、このときレベルシフト回路ＬＶＳを省略することもできる。

　このような構成とすることで、システム回路ＳＹＳとソースドライバ回路ＳＤとの間には、電源電圧を昇圧するためのＤＣＤＣコンバータなどの昇圧回路を必要としない。すなわち、システム回路ＳＹＳからソースドライバ回路ＳＤに供給される電源電圧ＶＤＤは、昇圧されることなく、そのままソースドライバ回路ＳＤに供給され、第１の信号Ｓ１及び第２の信号Ｓ２の生成に用いられる。

　また、ソースドライバ回路ＳＤ内に、電源電圧ＶＤＤを昇圧するための昇圧回路を設ける必要がないため、ソースドライバ回路ＳＤの回路構成を簡略化できるだけでなく、ソースドライバ回路ＳＤの消費電力を低減することができる。すなわちソースドライバ回路ＳＤは、電源電圧ＶＤＤを昇圧させることなく、第１の信号Ｓ１及び第２の信号Ｓ２を生成することができる。

　例えば、システム回路ＳＹＳ内の制御部ＣＵをはじめとする各回路の駆動電圧の１つが１．８Ｖ、２．５Ｖ、３．３Ｖ、またはその近傍の電圧であるとき、その電圧を電源電圧ＶＤＤとして、ソースドライバ回路ＳＤに供給することが可能となる。これにより、システム回路ＳＹＳ内の電源生成部ＰＵは、ソースドライバ回路ＳＤに供給するための高い電源電圧を生成する必要がないため、回路構成を簡略化できる。

　このような構成とすることで、ソースドライバ回路ＳＤを低電圧で駆動することができるため、ソースドライバ回路ＳＤ、ならびに表示装置ＤＤの消費電力を飛躍的に低減することが可能となる。

　なお、本明細書等において、ある電圧の近傍の電圧と表記した場合、当該電圧のプラスマイナス２０％の範囲を含む電圧であるとする。

＜画素の回路構成＞
　本発明の一態様の半導体装置である、画素ＰＩＸの回路構成の例をについて説明する。

　以下で例示する画素ＰＩＸは、ソースドライバ回路ＳＤから入力される第１のパルス信号（第１の信号Ｓ１）に応じた第１の電圧を保持する機能と、第２のパルス信号（第２の信号Ｓ２）に応じた第２の電圧を、第１の電圧に足し合わせて得られる第３の電圧により、表示素子を駆動する機能を有する。すなわち画素ＰＩＸは、ソースドライバ回路ＳＤから入力される第１のパルス信号及び第２のパルス信号の最大電圧よりも高い電圧で、表示素子を駆動することができる。

　例えば、表示素子に発光素子を用いた場合には、発光素子を上記第３の電圧に応じた輝度で発光させることにより、画像を表示することができる。また、表示素子に液晶素子を用いた場合には、上記第３の電圧に応じて、液晶の配向を変化させることにより、バックライト等の光源からの光の透過率が変化し、画像を表示することができる。

　また、図１で示したソースドライバ回路ＳＤが第１の信号Ｓ１及び第２の信号Ｓ２を生成するために用いる電源電圧ＶＤＤは、画素ＰＩＸで生成しうる第３の電圧の最大値（例えば最も高い階調で表示する場合の、第３の電圧の値）よりも低い電圧とすることができる。好適には、電源電圧ＶＤＤは、第３の電圧の最大値の半分（１／２）、またはその近傍の電圧とすることができる。

　図２Ａに示す画素ＰＩＸは、表示素子として発光素子を適用した場合の例である。

　図２Ａに図示している画素ＰＩＸは、トランジスタＴｒ１乃至トランジスタＴｒ５と、容量素子Ｃ１と、容量素子Ｃ２と、発光素子ＬＤと、を有する。また、配線ＤＬ、配線ＷＤＬ、配線ＧＬ１乃至配線ＧＬ３、配線ＶＬ、配線ＡＬ、配線ＣＡＴは、画素ＰＩＸと電気的に接続されている。

　トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、及びトランジスタＴｒ５のそれぞれは、スイッチング素子として機能する。トランジスタＴｒ３は、発光素子ＬＤに流れる電流を制御する駆動トランジスタとして機能する。また、トランジスタＴｒ１乃至トランジスタＴｒ５は、実施の形態３に記載の構成を適用することができる。

　配線ＤＬ、及び配線ＷＤＬのそれぞれは、画素ＰＩＸに画像データを送信するための配線であり、図１の表示装置ＤＤの配線ＤＬに相当する配線である。加えて、配線ＧＬ１乃至配線ＧＬ３のそれぞれは、画素ＰＩＸに対する選択信号線であり、図１の表示装置ＤＤの配線ＧＬに相当する配線である。

　配線ＶＬは、画素ＰＩＸ内の特定のノードに所定の電位を与えるための配線である。配線ＡＬは、発光素子ＬＤに流すための電流を供給するための配線である。

　配線ＣＡＴは、発光素子ＬＤのカソード端子に所定の電位を与えるための配線である。所定の電位としては、例えば、基準電位、低レベル電位、それらよりも低い電位などとすることができる。

　トランジスタＴｒ１の第１端子は、容量素子Ｃ１の第１端子に電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＤＬに電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１に電気的に接続されている。トランジスタＴｒ２の第１端子は、トランジスタＴｒ３のゲートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ２の第２端子は、配線ＷＤＬに電気的に接続され、トランジスタＴｒ２のゲートは、配線ＧＬ２に電気的に接続されている。

　なお、本実施の形態では、トランジスタＴｒ１の第１端子と、容量素子Ｃ１の第１端子と、の電気的接続点をノードＮＤ１と呼称し、トランジスタＴｒ２の第１端子と、トランジスタＴｒ３のゲートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、の電気的接続点をノードＮＤ２と呼称する。

　ここで、トランジスタＴｒ２を介して、配線ＷＤＬからノードＮＤ２に書き込まれる電圧（電位）が、上記第１の電圧（電位）に相当する。また、トランジスタＴｒ１を介して、配線ＤＬからノードＮＤ１に書き込まれる電圧が、上記第２の電圧に相当する。また、ノードＮＤ１に第２の電圧が書き込まれることにより、容量素子Ｃ１を介した容量結合によって、第１の電圧に第２の電圧が足し合わされ、ノードＮＤ２の電圧が変化する。その結果生成されたノードＮＤ２の電圧が、上記第３の電圧に相当する。

　トランジスタＴｒ３の第１端子は、配線ＡＬに電気的に接続され、トランジスタＴｒ３の第２端子は、トランジスタＴｒ４の第１端子と、トランジスタＴｒ５の第１端子と、容量素子Ｃ２の第２端子と、に電気的に接続されている。トランジスタＴｒ４の第２端子は、配線ＶＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ１に電気的に接続されている。トランジスタＴｒ５の第２端子は、発光素子ＬＤのアノード端子に電気的に接続され、トランジスタＴｒ５のゲートは、配線ＧＬ３に電気的に接続されている。発光素子ＬＤのカソード端子は、配線ＣＡＴに電気的に接続されている。

　図２Ａの画素ＰＩＸにおいて、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ５は、ＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を有する酸化物であることが好ましい。また、当該酸化物は、実施の形態４で詳述する。このようなＯＳトランジスタをトランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ５に適用することで、トランジスタのオフ電流を非常に低くすることができる。容量素子Ｃ１の第１端子（ノードＮＤ１）にデータを保持する場合、トランジスタＴｒ１をＯＳトランジスタとすることで、オフ電流による、ノードＮＤ１に保持されたデータの破壊を防ぐことができる。同様に、トランジスタＴｒ３のゲートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、（ノードＮＤ２）にデータを保持する場合、トランジスタＴｒ２をＯＳトランジスタとすることで、オフ電流による、ノードＮＤ２に保持されたデータの破壊を防ぐことができる。また、発光素子ＬＤの発光を一時的に止める場合、トランジスタＴｒ５をＯＳトランジスタとすることで、オフ電流による発光素子ＬＤの発光を防ぐことができる。

　トランジスタＴｒ３、及びトランジスタＴｒ４としては、例えば、チャネル形成領域にシリコンを有するトランジスタを適用することができる（以後、Ｓｉトランジスタと記載する。）。シリコンとしては、例えば、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。

　また、トランジスタＴｒ３、及びトランジスタＴｒ４としては、ＯＳトランジスタを適用することができる。特に、トランジスタＴｒ１乃至トランジスタＴｒ５の全てをＯＳトランジスタとすることによって、それぞれのトランジスタを同時に形成することができるため、表示部ＰＡの作製工程を短縮することができる場合がある。つまり、表示部ＰＡの生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。

＜＜動作例＞＞
　次に、図２Ａに図示した画素ＰＩＸの動作例について説明する。なお、図２Ａの画素ＰＩＸに画像データを送信するため、画素ＰＩＸの配線ＤＬ、及び配線ＷＤＬは図１のソースドライバ回路ＳＤと電気的に接続されているものとする。

　図４は、図２Ａに図示した画素ＰＩＸの動作例を示したタイミングチャートである。図４に示すタイミングチャートは、時刻Ｔ１乃至時刻Ｔ８及びその近傍の時刻における、配線ＤＬ、配線ＷＤＬ、配線ＶＬ、配線ＧＬ１乃至配線ＧＬ３、ノードＮＤ１、及びノードＮＤ２の電位の変化を示している。なお、図４に記載しているｈｉｇｈは高レベル電位を指し、ｌｏｗは低レベル電位を指す。また、図４に記載しているＶ_ＧＮＤは、基準電位を指す。

　なお、配線ＶＬは、時刻Ｔ１乃至時刻Ｔ８及びその近傍の時刻において、常にＶ_ＧＮＤが印加されているものとする。

　なお、本動作例において、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ４と、トランジスタＴｒ５と、は、特に断りのない場合は、線形領域で動作するものとする。すなわち、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ４と、トランジスタＴｒ５のゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされているものとする。

　また、本動作例において、トランジスタＴｒ３は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＴｒ３のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタＴｒ３の動作が、理想的な飽和領域での動作からずれていても、出力される電流の精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ３のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。

［時刻Ｔ１より前］
　時刻Ｔ１より前において、配線ＧＬ１及び配線ＧＬ２には低レベル電位、配線ＧＬ３には高レベル電位が印加されている。配線ＧＬ１の電位が低レベル電位であるとき、トランジスタＴｒ１及びトランジスタＴｒ４のそれぞれのゲートに、低レベル電位が印加されるため、トランジスタＴｒ１及びトランジスタＴｒ４がオフ状態となる。つまり、配線ＤＬと、ノードＮＤ１と、の間は、電気的に接続されていない状態となる。同様に、配線ＧＬ２の電位が低レベル電位であるとき、トランジスタＴｒ２のゲートに、低レベル電位が印加されるため、トランジスタＴｒ２がオフ状態となる。つまり、配線ＷＤＬと、ノードＮＤ２と、の間は、電気的に接続されていない状態となる。更に、配線ＧＬ３の電位が高レベル電位であるとき、トランジスタＴｒ５のゲートに、高レベル電位が印加されるため、トランジスタＴｒ５がオン状態となる。つまり、発光素子ＬＤのアノード端子と、トランジスタＴｒ５の第１端子と、の間は、電気的に接続されている状態となる。

　ところで、ノードＮＤ２の電位と、トランジスタＴｒ３のソースの電位と、の差（ゲート−ソース電圧）が、トランジスタＴｒ３のしきい値電圧よりも高い場合、トランジスタＴｒ３はオン状態となり、トランジスタＴｒ３のゲート−ソース電圧に応じて、トランジスタＴｒ３のソース−ドレイン間に流れる電流が決まる。このとき、トランジスタＴｒ３の第２端子がソースとなる場合、配線ＡＬから、トランジスタＴｒ３及びトランジスタＴｒ５を介して、発光素子ＬＤのアノード端子へ電流が流れる。これによって、発光素子ＬＤが発光する。なお、図４に示すタイミングチャートでは、ノードＮＤ２の電位は、トランジスタＴｒ３がオフ状態となるような電位として、Ｖ_０と記載している（つまり、Ｖ_０と、トランジスタＴｒ３のソースの電位と、の差は、トランジスタＴｒ３のしきい値電圧よりも低くなり、発光素子ＬＤも発光しない。）。

　また、本動作例を簡易的に説明するため、時刻Ｔ１より前における、ノードＮＤ１の電位もＶ_０とする。

　時刻Ｔ１より前は、ソースドライバ回路ＳＤから画素ＰＩＸに画像データが送られていないものとし、配線ＤＬ、及び配線ＷＤＬには、Ｖ_ＧＮＤが印加されているものとする。

［時刻Ｔ１］
　時刻Ｔ１において、配線ＧＬ３には低レベル電位が印加される。そのため、時刻Ｔ１から時刻Ｔ２までの間において、トランジスタＴｒ５のゲートに、低レベル電位が印加されるため、トランジスタＴｒ５がオフ状態となる。これにより、トランジスタＴｒ３がオン状態、またはオフ状態であるかに関わらず、発光素子ＬＤのアノード端子に電流が流れなくなるため、発光素子ＬＤは発光しない。

［時刻Ｔ２］
　時刻Ｔ２において、配線ＧＬ１には高レベル電位が印加される。そのため、時刻Ｔ２から時刻Ｔ３までの間において、トランジスタＴｒ１及びトランジスタＴｒ４のそれぞれのゲートに、高レベル電位が印加されるため、トランジスタＴｒ１及びトランジスタＴｒ４がオン状態となる。

　トランジスタＴｒ１がオン状態となると、配線ＤＬと、ノードＮＤ１と、の間が電気的に接続される。そのため、ノードＮＤ１の電位は、Ｖ_ＧＮＤとなる。また、トランジスタＴｒ４がオン状態になると、配線ＶＬと、容量素子Ｃ２の第２端子と、の間が電気的に接続される。そのため、容量素子Ｃ２の第２端子の電位は、Ｖ_ＧＮＤとなる。

　また、容量素子Ｃ１の第２端子（ノードＮＤ２）はフローティング状態となっているため、ノードＮＤ１の電位が変化すると、容量結合によって、ノードＮＤ２の電位も変化する。なお、ノードＮＤ２の電位の変化量は、ノードＮＤ１の電位の変化量、容量素子Ｃ１の静電容量などによって決まる。本動作例では、ノードＮＤ１の電位がＶ_０からＶ_ＧＮＤに低下したため、ノードＮＤ２の電位はＶ_０から低下する。

［時刻Ｔ３］
　時刻Ｔ３において、配線ＧＬ２には高レベル電位が印加される。そのため、時刻Ｔ３から時刻Ｔ４までの間において、トランジスタＴｒ２のゲートに、高レベル電位が印加されるため、トランジスタＴｒ２がオン状態となる。

　トランジスタＴｒ２がオン状態となると、配線ＷＤＬと、ノードＮＤ２と、の間が電気的に接続される。そのため、ノードＮＤ２の電位は、Ｖ_ＧＮＤとなる。なお、トランジスタＴｒ１がオン状態となっているため、ノードＮＤ１の電位は、ノードＮＤ２の電位の変化によって、変動しない。同様に、トランジスタＴｒ４がオン状態となっているため、容量素子Ｃ２の第２端子の電位も、ノードＮＤ２の電位の変化によって、変動しない。

［時刻Ｔ４］
　時刻Ｔ４において、配線ＤＬ、及び配線ＷＤＬには、画像データとしてアナログ信号が、ソースドライバ回路ＳＤから送信される。ここでは、アナログ信号の電位として、Ｖ_ｄａｔａが配線ＤＬ、及び配線ＷＤＬに入力される。

　トランジスタＴｒ１はオン状態となっているため、配線ＤＬから、容量素子Ｃ１の第１端子（ノードＮＤ１）に、Ｖ_ｄａｔａが印加される。また、トランジスタＴｒ２もオン状態となっているため、配線ＷＤＬから、トランジスタＴｒ３のゲート、容量素子Ｃ１の第２端子、及び容量素子Ｃ２の第１端子（ノードＮＤ２）に、Ｖ_ｄａｔａが印加される。なお、容量素子Ｃ２の第２端子の電位は、トランジスタＴｒ４がオン状態となっているため、ノードＮＤ１及びノードＮＤ２の電位の変化によって、変動しない。

［時刻Ｔ５］
　時刻Ｔ５において、配線ＧＬ２には低レベル電位が印加される。そのため、時刻Ｔ５から時刻Ｔ６までの間において、トランジスタＴｒ２のゲートに、低レベル電位が印加されるため、トランジスタＴｒ２がオフ状態となる。

　トランジスタＴｒ２がオフ状態となると、配線ＷＤＬと、ノードＮＤ２との間が電気的に接続されない状態となる。そのため、ノードＮＤ２は、フローティング状態となる。

［時刻Ｔ６］
　時刻Ｔ６において、配線ＤＬ、及び配線ＷＤＬには、時刻Ｔ４から時刻Ｔ５までの間に入力された電位Ｖ_ｄａｔａに、ΔＶ_ｄａｔａの高さの電位を加えた信号が、ソースドライバ回路ＳＤから送信される。つまり、配線ＤＬ、及び配線ＷＤＬのそれぞれの電位は、Ｖ_ｄａｔａ＋ΔＶ_ｄａｔａとなる。

　トランジスタＴｒ１はオン状態となっているため、配線ＤＬから、ノードＮＤ１に、Ｖ_ｄａｔａ＋ΔＶ_ｄａｔａが印加される。つまり、ノードＮＤ１の電位は、時刻Ｔ４から時刻Ｔ６までの間のＶ_ｄａｔａから、Ｖ_ｄａｔａ＋ΔＶ_ｄａｔａに変動する。

　トランジスタＴｒ２はオフ状態となっているため、配線ＷＤＬから、ノードＮＤ２に、Ｖ_ｄａｔａ＋ΔＶ_ｄａｔａが印加されない。しかし、ノードＮＤ１の電位がＶ_ｄａｔａからＶ_ｄａｔａ＋ΔＶ_ｄａｔａに変動したこと、且つノードＮＤ２がフローティング状態となっているため、ノードＮＤ１の電位が変動することで、容量素子Ｃ１の容量結合によって、ノードＮＤ２の電位も変動する。図４のタイミングチャートでは、ノードＮＤ２の電位の変動量をΔＶ_ｇと記載しているが、ΔＶ_ｇは次の式（Ｅ１）で見積もることができる。

　したがって、ノードＮＤ２の電位をＶ_ＮＤ２とし、容量素子Ｃ１の静電容量の値をＣ_１とし、容量素子Ｃ２の静電容量の値をＣ_２としたとき、Ｖ_ＮＤ２は次の式（Ｅ２）で表される。

　なお、時刻Ｔ６において、配線ＷＤＬの電位をＶ_ｄａｔａ＋ΔＶ_ｄａｔａとしているが、図２Ａに示す回路の構成例では、配線ＷＤＬの電位Ｖ_ｄａｔａ＋ΔＶ_ｄａｔａはどの素子に対しても入力されていない。このため、図２Ａに示す回路の構成例では、時刻Ｔ６において、配線ＷＤＬの電位をＶ_ｄａｔａ＋ΔＶ_ｄａｔａとしなくてもよい。

［時刻Ｔ７］
　時刻Ｔ７において、配線ＧＬ１には低レベル電位が印加される。そのため、時刻Ｔ７から時刻Ｔ８までの間において、トランジスタＴｒ１のゲートに、低レベル電位が印加されるため、トランジスタＴｒ１がオフ状態となる。このため、ノードＮＤ１はフローティング状態となり、ノードＮＤ１の電位は容量素子Ｃ１によって保持される。

　また、時刻Ｔ７から時刻Ｔ８までの間において、トランジスタＴｒ４のゲートに、低レベル電位が印加されるため、トランジスタＴｒ４がオフ状態となる。このとき、容量素子Ｃ２の第２端子の電位はＶ_ＧＮＤであり、トランジスタＴｒ３のゲート（ノードＮＤ２）の電位は、Ｖ_ＮＤ２となっているため、Ｖ_ＮＤ２−Ｖ_ＧＮＤがしきい値電圧よりも高い場合、トランジスタＴｒ３はオン状態となる。また、トランジスタＴｒ３のソース‐ドレイン間に流れる電流は、Ｖ_ＮＤ２−Ｖ_ＧＮＤに応じて決まる。

［時刻Ｔ８］
　時刻Ｔ８において、配線ＧＬ３には高レベル電位が印加される。そのため、時刻Ｔ８以降において、トランジスタＴｒ５のゲートに、高レベル電位が印加されるため、トランジスタＴｒ５がオン状態となる。これにより、配線ＡＬから流れる電流は、トランジスタＴｒ３及びトランジスタＴｒ５を介して、発光素子ＬＤのアノード端子に入力されるため、発光素子ＬＤが発光する。このとき、発光素子ＬＤのアノード端子とカソード端子との間において、電圧がかかっており、かつ配線ＣＡＴに所定の電位が与えられているため、トランジスタＴｒ３の第２端子と、トランジスタＴｒ４の第１端子と、トランジスタＴｒ５の第１端子と、容量素子Ｃ２の第２端子と、の電気的接続点の電位は高くなる。そして、ノードＮＤ１、ノードＮＤ２のそれぞれはフローティング状態であるため、当該電気的接続点の電位が高くなることによって、ノードＮＤ１、ノードＮＤ２のそれぞれの電位も容量結合によって高くなる場合がある。図４のタイミングチャートでは、時刻Ｔ８以降のノードＮＤ１、ノードＮＤ２のそれぞれの電位は、時刻Ｔ７から時刻Ｔ８までの間におけるノードＮＤ１、ノードＮＤ２のそれぞれの電位よりも高く示している。

　なお、発光素子ＬＤの輝度は、発光素子ＬＤに流れる電流によって決まる。キルヒホッフの法則により、発光素子ＬＤに流れる電流は、トランジスタＴｒ３のソース−ドレイン間に流れる電流と概ね等しいため、発光素子ＬＤの輝度は、トランジスタＴｒ３のゲート−ソース間の電圧で決まる。

　上記の通り、図２Ａに図示した画素ＰＩＸに対して、図４のタイミングチャートの時刻Ｔ１乃至時刻Ｔ８及びその近傍の時刻の動作を行うことにより、デジタルアナログ変換回路ＤＡＣよりも大きい分解能の電位を、画素ＰＩＸの画像データの保持部（ノードＮＤ２）に与えることができる。

＜＜具体例＞＞
　ここでは、上述の動作例によって、デジタルアナログ変換回路ＤＡＣから出力される画像データよりも多階調の画像データを、表示装置ＤＤの表示部ＰＡに表示する一例について説明する。

　この一例では、ソースドライバ回路ＳＤのデジタルアナログ変換回路ＤＡＣとして、６ビットのデジタルアナログ変換回路を設け、画素ＰＩＸに含まれる容量素子Ｃ１と容量素子Ｃ２のそれぞれの静電容量の値の比が、Ｃ_１：Ｃ_２＝１：１５とする。

　デジタルアナログ変換回路ＤＡＣとして、６ビットのデジタルアナログ変換回路ＤＡＣを用いることによって、画素ＰＩＸのノードＮＤ１、及びノードＮＤ２に書き込まれるＶ_ｄａｔａは、２進数表記で“００００００”から“１１１１１１”までの値をとることができる。ここで、“１１１１１１”の電圧値を６．３Ｖとすると、デジタルアナログ変換回路ＤＡＣが出力できるＶ_ｄａｔａの取り得る電圧値は、０．１Ｖ刻みで、０Ｖから６．３Ｖまでの範囲となる。

　したがって、上述の動作例において、時刻Ｔ４から時刻Ｔ５までの間で、画素ＰＩＸのノードＮＤ１、及びノードＮＤ２には、０Ｖから６．３Ｖまでの範囲のＶ_ｄａｔａを書き込むことができる。

［Ｖ_ｄａｔａが０Ｖから４．８Ｖまでの値をとる場合］
　初めに、画素ＰＩＸのノードＮＤ１、及びノードＮＤ２に０Ｖから４．８Ｖまで（２進数表記で“００００００”から“１１００００”まで）の範囲のＶ_ｄａｔａが書き込まれた場合を説明する。

　容量素子Ｃ１と容量素子Ｃ２のそれぞれの静電容量の値の比は、Ｃ_１：Ｃ_２＝１：１５であるため、式（Ｅ１）は、次の式（Ｅ３）となる。

　ここで、ΔＶ_ｄａｔａは、例えば、２進数表記で“００００００”から“００１１１１”までの値をとることができるものとする。このとき、ΔＶ_ｄａｔａの取り得る電圧値は、０．１Ｖ刻みで、０Ｖから１．５Ｖまでの範囲となる。つまり、式（Ｅ３）より、ΔＶ_ｇは、０．００６２５Ｖ刻みで、０Ｖから０．０９３７５Ｖまでの値を取り得る。

　したがって、上述の動作例において、時刻Ｔ６から時刻Ｔ７までの間で、画素ＰＩＸのノードＮＤ２の電位は、式（Ｅ２）、式（Ｅ３）より、０．００６２５Ｖ刻みで、０Ｖから４．８＋０．０９３７５Ｖまでの値をとることができる。

［Ｖ_ｄａｔａが４．９Ｖから６．３Ｖまでの値をとる場合］
　次に、画素ＰＩＸのノードＮＤ１、及びノードＮＤ２に４．９Ｖから６．３Ｖまで（２進数表記で“１１０００１”から“１１１１１１”まで）の範囲のＶ_ｄａｔａが書き込まれた場合を説明する。

　容量素子Ｃ１と容量素子Ｃ２のそれぞれの静電容量の値の比は、「Ｖ_ｄａｔａが０Ｖから４．８Ｖまでの値をとる場合」と同じであるため、この場合も式（Ｅ３）を用いることができる。

　ここで、ΔＶ_ｄａｔａは、例えば、０．１Ｖ刻みで、−１．５Ｖから０Ｖまでの範囲の電圧値を取るものとする。つまり、ΔＶ_ｄａｔａは負の値であり、Ｖ_ｄａｔａ＋ΔＶ_ｄａｔａは、３．４Ｖから６．３Ｖまで（２進数表記で“１０００１０”から“１１１１１１”まで）の値をとることができるものとしている。

　このとき、式（Ｅ３）より、ΔＶ_ｇは、０．００６２５Ｖ刻みで、−０．０９３７５Ｖから０Ｖまでの値を取り得る。

　したがって、上述の動作例において、時刻Ｔ６から時刻Ｔ７までの間において、画素ＰＩＸのノードＮＤ２の電位は、式（Ｅ２）、式（Ｅ３）より、０．００６２５Ｖ刻みで、４．９−０．０９３７５Ｖから６．３Ｖまでの値をとることができる。

　上述の具体例をまとめると、デジタルアナログ変換回路ＤＡＣとして、０．１Ｖ刻みで、０Ｖから６．３Ｖまでのアナログ値の出力が可能なデジタルアナログ変換回路（６ビット）を設け、画素ＰＩＸに含まれる容量素子Ｃ１と容量素子Ｃ２のそれぞれの静電容量の値の比をＣ_１：Ｃ_２＝１：１５とすることで、ノードＮＤ２には、０．００６２５Ｖ刻みで、０Ｖから６．３Ｖまでの電位を与えることができる。

　つまり、図２Ａに示す画素ＰＩＸにおいて、上述の動作例を行うことにより、６ビットのデジタルアナログ変換回路ＤＡＣでは出力できない、より細かい電圧値をノードＮＤ２に与えることができる。上述の具体例では、デジタルアナログ変換回路ＤＡＣでは０．１Ｖ刻みの電位の出力を行うが、画素ＰＩＸのノードＮＤ２には、０．００６２５Ｖ刻みの電位を書き込むことができる。換言すると、６ビットのデジタルアナログ変換回路ＤＡＣよりも大きい分解能の電位（画像データ）を画素ＰＩＸに書き込むことができる。

　上述の具体例では、６ビットのデジタルアナログ変換回路ＤＡＣが与えるΔＶ_ｄａｔａは、画像データの上位６ビットに相当し、画素ＰＩＸの容量結合によってノードＮＤ２に付与されるΔＶ_ｇは、画像データの下位４ビットに相当する。つまり、図２Ａの画素ＰＩＸによって、デジタルアナログ変換回路ＤＡＣが与える上位６ビットの画像データに、下位４ビットの画像データを補完することができる。

　なお、本発明の一態様に係る画素ＰＩＸの構成、及び画素ＰＩＸに電気的に接続される配線の構成は、図２Ａに図示された構成に限定されない。本発明の一態様は、例えば、設計仕様、目的などの状況に応じて、画素ＰＩＸ、及び各配線の構成要素を適宜変更したものとすることができる。

　具体例としては、図２Ａの画素ＰＩＸが有するトランジスタＴｒ１乃至トランジスタＴｒ５の少なくとも一は、バックゲートを有するトランジスタとしてもよい。トランジスタのバックゲートに電位を印加することによって、当該トランジスタのしきい値電圧を増減することができる。

　また、同じトランジスタにおいて、ゲートとバックゲートと、を電気的に接続することによって、当該トランジスタがオン状態のときに流れるソース−ドレイン間電流をより大きくすることができる。図２Ｂは、図２Ａの画素ＰＩＸが有するトランジスタＴｒ１乃至トランジスタＴｒ５の全てを、バックゲートを有するトランジスタとし、同じトランジスタにおいて、ゲートとバックゲートと、を電気的に接続した構成を示している。

　また、別の具体例としては、配線ＤＬ、及び配線ＷＤＬをまとめて一本の配線としてもよい（図３参照）。なお、図３に図示された画素ＰＩＸの動作方法は、上述の動作例を参酌する。

　また、別の具体例としては、本実施の形態では、ＥＬ素子などの発光素子を含む画素回路を例として、図２Ａ、図２Ｂ、及び図３を図示したが、本発明の一態様は、これに限定されない。本発明の一態様は、例えば、液晶素子を含む画素回路に対しても、図２Ａ、図２Ｂ、及び図３と同様に容量素子を設けて、液晶素子の一方の端子の電位を容量結合によって増減して、デジタルアナログ変換回路ＤＡＣの分解能よりも細かいアナログ値を与える構成としてもよい。

　図５Ａに、表示素子として液晶素子ＬＣを用いた場合の例を示している。なお以下では、主に上記と相違する部分について説明し、重複する部分については上記記載を援用できる。

　図５Ａに示す画素ＰＩＸは、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ６、容量素子Ｃ１、容量素子Ｃ３、液晶素子ＬＣを有する。また画素ＰＩＸには、配線ＧＬ１、配線ＧＬ２、配線ＧＬ４、配線ＤＬ、配線ＷＤＬ、配線ＶＣＣ、及び配線ＣＡＴが接続される。

　トランジスタＴｒ６は、ゲートが配線ＧＬ４と電気的に接続し、ソースまたはドレインの一方がノードＮＤ２と電気的に接続し、他方が容量素子Ｃ３の一方の電極、及び液晶素子ＬＣの一方の電極と電気的に接続する。容量素子Ｃ３は、他方の電極が配線ＶＣＣと電気的に接続する。液晶素子ＬＣは、他方の電極が配線ＣＡＴと電気的に接続する。

　配線ＶＣＣは、容量素子Ｃ３の他方の電極に所定の電位を与える配線である。配線ＶＣＣに与える電位としては、例えば共通電位、基準電位、接地電位などの固定電位を与えることができる。配線ＶＣＣは、配線ＣＡＴと共通化され、同じ電位が与えられる構成としてもよい。

　トランジスタＴｒ６は、液晶素子ＬＣの動作を制御するスイッチとしての機能を有することができる。配線ＷＤＬからノードＮＤ２に書き込まれた信号が液晶素子ＬＣを動作させるしきい値より大きい場合、配線ＤＬから画像信号が書き込まれる前に液晶素子ＬＣが動作してしまうことがある。したがって、トランジスタＴｒ６を設け、ノードＮＤ２の電位が確定したのちに、配線ＧＬ４に与えられる信号によりトランジスタＴｒ６を導通させ、液晶素子ＬＣを動作させることが好ましい。

　図５Ｂに示す画素ＰＩＸは、図５Ａに示す構成から、トランジスタＴｒ６及び配線ＧＬ４を省いた構成である。

　図５ＡにおけるトランジスタＴｒ６は、液晶素子ＬＣを不用意に動作させないためのスイッチであるが、液晶素子ＬＣが動作しても視認を防止することができれば、トランジスタＴｒ６を省くことができる。例えば、配線ＷＤＬからノードＮＤ２に信号を供給する期間にバックライトを消灯するなどの動作を併用すればよい。

　また、図５Ｃのように、容量素子Ｃ３を省いた構成としてもよい。ノードＮＤ２と接続するトランジスタにはＯＳトランジスタを用いることができる。ＯＳトランジスタはオフ状態におけるリーク電流が極めて小さいため、保持容量として機能する容量素子Ｃ３を省いても画像データを比較的長時間保持することができる。

　また、当該構成は、フィールドシーケンシャル駆動など、フレーム周波数が高く、画像データの保持期間が比較的短い場合にも有効である。容量素子Ｃ３を省くことで開口率を向上させることができる。または、画素の透過率を向上させることができる。なお、容量素子Ｃ３を省いた構成は、本明細書に示すその他の画素回路の構成に適用してもよい。

　また、図６Ａに示す画素ＰＩＸは、図５Ａの構成にトランジスタＴｒ７および配線ＶＬを付加した構成である。

　図６Ａに示す構成では、配線ＶＬにリセット電位を供給し、トランジスタＴｒ７を導通させることにより液晶素子ＬＣのリセット動作を行うことができる。当該構成とすることで、ノードＮＤ２と、液晶素子ＬＣに印加される電位とで、書き換え動作を独立に制御することができ、液晶素子ＬＣによる表示動作期間を長くすることができる。

　また、低階調の表示を行う場合は、配線ＶＬから画像信号を供給し、トランジスタＴｒ７の導通、非導通を制御することで液晶素子ＬＣによる表示動作を行ってもよい。このとき、トランジスタＴｒ６を常時非導通としておけばよい。

　図６Ｂに示す画素ＰＩＸは、それぞれのトランジスタにバックゲートを設けた構成を有する。当該バックゲートはフロントゲートと電気的に接続されており、オン電流を高める効果を有する。また、バックゲートにフロントゲートと異なる定電位を供給できる構成としてもよい。当該構成とすることで、トランジスタのしきい値電圧を制御することができる。なお、図６Ｂにおいては、全てのトランジスタにバックゲートを設けた構成を図示しているが、バックゲートが設けられないトランジスタを有していてもよい。また、トランジスタがバックゲートを有する構成は、本実施の形態における他の画素回路にも有効である。

　以上が、液晶素子を用いた場合の構成例についての説明である。

　本明細書等で開示される本発明の一態様は、第１乃至第３トランジスタと、第１、第２容量素子と、を有する半導体装置である。第１トランジスタの第１端子は、第１容量素子の第１端子に電気的に接続され、第２トランジスタの第１端子は、第３トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に電気的に接続され、第３トランジスタの第１端子は、第２容量素子の第２端子と、に電気的に接続される。半導体装置は、以下の第１機能乃至第４機能を有する。第１機能は、第１トランジスタをオン状態にして、第１容量素子の第１端子に第１電位を書き込む機能と、第２トランジスタをオン状態にして、第３トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第２端子と、に第１電位を書き込む機能と、を有する。第２機能は、第２トランジスタをオフ状態にして、第１容量素子の第２端子と、第２容量素子の第２端子と、によって、第３トランジスタのゲートの電位を保持する機能を有する。第３機能は、第１容量素子の第１端子に、第１電位と第３電位の和を書き込む機能と、第１容量素子の第１端子に第１電位と第３電位の和が書き込まれたことによって、記第３トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に保持されている第１電位が、第１電位と第４電位の和に変動する機能と、を有する。第４機能は、第３トランジスタの第１端子‐第２端子間に、第１電位と第４電位の和に応じた電流が流れる機能を有する。

　また、上記において、第１乃至第３トランジスタの少なくとも一は、チャネル形成領域に金属酸化物を有することが好ましい。

　また、上記において、第４トランジスタと、発光素子を有することが好ましい。このとき、第４トランジスタの第１端子は、第３トランジスタの第１端子と、第２容量素子の第２端子と、に電気的に接続され、発光素子のアノード端子は、第４トランジスタの第２端子に電気的に接続されることが好ましい。

　また、上記において、第４トランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。

　また、上記において、第１電位は、上位ビットのデータに相当し、第４電位は、下位ビットのデータに相当することが好ましい。

　また、本発明の他の一態様は、上記構成の半導体装置と、デジタルアナログ変換回路とを有する表示装置である。このとき、デジタルアナログ変換回路の出力端子は、第１トランジスタの第１端子と、第２トランジスタの第１端子と、に電気的に接続され、デジタルアナログ変換回路は、第１電位、または第１電位と第３電位の和を生成して、デジタルアナログ変換回路の出力端子から第１電位、または第１電位と第３電位の和を出力する機能を有することが好ましい。

　また、本発明の他の一態様は、上記構成の表示装置と、筐体と、を有する電子機器である。

　また、本発明の一態様の半導体装置、または表示装置の動作方法は、上述の動作例、または具体例に限定されない。当該動作方法は、例えば、素子、回路、配線などに電位を与える順序や、当該電位の値を適宜変更することができる。また、上述の通り、発明の一態様の半導体装置、または表示装置の構成を適宜変更することができるため、当該構成に応じて、半導体装置、または表示装置の動作方法も変更してもよい。

　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
　本実施の形態では、表示装置の構成例について説明する。

　図７Ａにおいて、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５がシール材４００５および第２の基板４００６によって封止されている。

　表示部２１５には、実施の形態１に示した画素ＰＩＸを有する画素アレイが設けられる。

　図７Ａでは、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、および共通線駆動回路２４１ａが、それぞれプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実施の形態１に示したソースドライバ回路ＳＤの機能を有する。走査線駆動回路２２１ａは、実施の形態１に示したゲートドライバ回路ＧＤの機能を有する。共通線駆動回路２４１ａは、実施の形態１に示した配線ＣＡＴに規定の電位を供給する機能を有する。

　走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および信号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ４０１８を介して供給される。

　走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像信号を供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。

　なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ法、ＴＣＰ法、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）法などを用いることができる。

　図７Ｂは、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。駆動回路の一部または全体を表示部２１５と同じ基板上に設けることにより、システムオンパネルを実現できる。

　図７Ｂでは、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。これら駆動回路を表示部２１５と同じ基板上に同一工程を経て形成することで、部品点数を削減することができる。よって、生産性を高めることができる。

　また、図７Ｂでは、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。

　また、図７Ｂでは、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆動回路の一部を別途形成して実装してもよい。

　また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。

　また第１の基板４００１上に設けられた表示部２１５および走査線駆動回路２２１ａは、トランジスタを複数有している。当該トランジスタとして、ＯＳトランジスタ、または、Ｓｉトランジスタを適用することができる。

　周辺駆動回路が有するトランジスタと、表示部２１５の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。

　また、第２の基板４００６上には後述する入力装置４２００を設けることができる。図７Ａまたは図７Ｂに示す表示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。

　本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサを、検知素子として適用することができる。

　センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。

　本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。

　静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。

　本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。

　図８Ａ、及び図８Ｂに、タッチパネルの一例を示す。図８Ａは、タッチパネル４２１０の斜視図である。図８Ｂは、入力装置４２００の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。

　タッチパネル４２１０は、別々に作製された表示装置と入力装置とを貼り合わせた構成である。

　タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設けられている。

　入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配線４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は配線４２３８と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７、複数の配線４２３８、及び複数の配線４２３９の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７３ｂを設けることができる。

　または、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。

　図９は、図７Ｂ中のＮ１−Ｎ２の鎖線で示した部位に対応する断面図である。図９に示す表示装置は電極４０１５を有している。電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図９では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。

　電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。

　また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有している。図９では、表示部２１５に含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図９では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。また、トランジスタ４０１１は、実施の形態１で説明したゲートドライバ回路ＧＤに含まれるトランジスタとすることができる。

　図９では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設けられている。また、絶縁層４１１２上に隔壁４５１０が形成されている。

　また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。

　また、図９に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層４１０３を介して重なっている。なお、容量素子４０２０は、例えば、実施の形態１で説明した画素ＰＩＸの容量素子Ｃ１、または容量素子Ｃ２等とすることができる。

　表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間に、電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。

　表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。

　また、図９に示す表示装置は、絶縁層４１１１と絶縁層４１０２を有する。絶縁層４１１１と絶縁層４１０２として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０２でトランジスタを挟むことで、外部から半導体層への不純物の浸入を防ぐことができる。

　表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（ＥＬ素子）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。

　また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

　有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

　なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。

　ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。

　無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。

　発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。

　図９は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられたトランジスタ４０１０と電気的に接続している。つまり、トランジスタ４０１０は、実施の形態１で説明したトランジスタＴｒ５に対応し、発光素子４５１３は、実施の形態１で説明した発光素子ＬＤに対応する。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。

　隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

　発光層４５１１は、単数の層で構成されていてもよいし、複数の層が積層されるように構成されていてもよい。

　発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、または黄などとすることができる。

　カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。後者の方法では画素毎に発光層４５１１を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。

　なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。

　発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ　Ｌｉｋｅ　Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

　充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。

　シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。

　また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

　また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。

　表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。

　第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

　また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。

　また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。

　また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

　図１０は、表示素子として発光ダイオードチップ（以下、ＬＥＤチップともいう）を用いた場合の例である。

　ＬＥＤチップは、発光ダイオードを有する。発光ダイオードの構成は特に限定されず、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）接合でもよく、ＰＮ接合又はＰＩＮ接合を有するホモ構造、ヘテロ構造又はダブルヘテロ構造などを用いることができる。また、超格子構造や、量子効果を生ずる薄膜を積層した単一量子井戸構造又は多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ　Ｑｕａｎｔｕｍ　Ｗｅｌｌ）構造であってもよい。

　ＬＥＤチップ４６００は、基板４６０１、ｎ型半導体層４６１１、発光層４６１２、ｐ型半導体層４６１３、電極４６１５、電極４６２１、電極４６２２、絶縁層４６０３等を有する。

　ｐ型半導体層４６１３の材料としては、発光層４６１２のバンドギャップエネルギーより大きく、発光層４６１２に対するキャリアの閉じ込めができる材料を用いることができる。また、ＬＥＤチップ４６００は、ｎ型半導体層４６１１上にカソードとして機能する電極４６２１と、ｐ型半導体層４６１３上にコンタクト電極として機能する電極４６１５と、電極４６１５上にアノードとして機能する電極４６２２とが設けられる。また、ｎ型半導体層４６１１の上面、及び電極４６１５の上面及び側面が絶縁層４６０３で覆われていると好ましい。絶縁層４６０３は、ＬＥＤチップ４６００の保護膜として機能する。

　ＬＥＤチップ４６００は、光を射出する領域の面積が１ｍｍ^２以下、好ましくは１００００μｍ^２以下、より好ましくは３０００μｍ^２以下、さらに好ましくは７００μｍ^２以下とすることができる。

　ＬＥＤチップ４６００としては、一辺の寸法が１ｍｍを超えるマクロＬＥＤを用いてもよいが、これより小さいサイズのＬＥＤを用いることが好ましい。特に、一辺の寸法が１００μｍより大きく１ｍｍ以下であるミニＬＥＤ、より好ましくは、一辺の寸法が１００μｍ以下であるマイクロＬＥＤを用いることができる。マイクロＬＥＤを用いることで、極めて高精細な表示装置を実現できる。

　ｎ型半導体層４６１１は、基板４６０１側にｎ型コンタクト層と、発光層４６１２側にｎ型クラッド層が積層された構成を有していてもよい。また、ｐ型半導体層４６１３は、発光層４６１２側にｐ型クラッド層と、電極４６１５側にｐ型コンタクト層とが積層された構成を有していてもよい。

　発光層４６１２は、障壁層と井戸層とが複数回に渡って積層された多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ　Ｑｕａｎｔｕｍ　Ｗｅｌｌ）構造を用いることができる。障壁層は、井戸層よりバンドギャップエネルギーが大きい材料を用いることが好ましい。このような構成とすることで、エネルギーを井戸層に閉じ込めることができ、量子効率が向上し、ＬＥＤチップ４６００の発光効率を向上させることができる。

　ＬＥＤチップ４６００は、基板４６０１側に主に光が射出される、フェイスダウン型のＬＥＤチップである。このとき、電極４６１５としては光を反射する材料を用いることができ、例えば、銀、アルミニウム、ロジウムなどの金属を用いることができる。なお、フェイスアップ型のＬＥＤチップを用いる場合には、電極４６１５に透光性の材料を用いればよく、例えば、ＩＴＯ（Ｉｎ_２Ｏ_３−ＳｎＯ_２）、ＡＺＯ（Ａｌ_２Ｏ_３−ＺｎＯ）、ＩＺＯ（Ｉｎ_２Ｏ_３−ＺｎＯ）、ＧＺＯ（ＧｅＯ_２−ＺｎＯ）、ＩＣＯ（Ｉｎ_２Ｏ_３−ＣｅＯ_２）等の酸化物を用いることができる。

　基板４６０１としては、サファイア単結晶（Ａｌ_２Ｏ_３）、スピネル単結晶（ＭｇＡｌ_２Ｏ４）、ＺｎＯ単結晶、ＬｉＡｌＯ_２単結晶、ＬｉＧａＯ_２単結晶、ＭｇＯ単結晶等の酸化物単結晶、Ｓｉ単結晶、ＳｉＣ単結晶、ＧａＡｓ単結晶、ＡｌＮ単結晶、ＧａＮ単結晶、ＺｒＢ_２等のホウ化物単結晶等を用いることができる。フェイスダウン型のＬＥＤチップ４６００において基板４６０１は光を透過する材料を用いることが好ましく、例えば、サファイア単結晶などを用いることができる。

　また基板４６０１とｎ型半導体層４６１１との間にバッファ層（図示せず）を設けてもよい。バッファ層は、基板４６０１とｎ型半導体層４６１１との格子定数の違いを緩和する機能を有する。

　ＬＥＤチップ４６００が有する電極４６２１と、電極４６２２は、それぞれバンプ４６０５を介して第１の電極層４０３０、または第２の電極層４０３１と接合されている。

　またＬＥＤチップ４６００の側面を覆って、遮光性の樹脂層４６０７を設けることが好ましい。これにより、ＬＥＤチップ４６００から横方向に射出される光を遮光することができ、導波光によるコントラストの低下を防ぐことができる。

　また、図１０では、基板４６０１上にさらに基板４００６を有する例を示している。このように、ＬＥＤチップ４６００の周囲に樹脂層４６０７を設け、さらに上面を基板４００６で覆うことにより、ＬＥＤチップ４６００の接合をより強固なものとすることができ、ＬＥＤチップ４６００の接合不良が生じることを好適に防ぐことができる。

　図１１は、表示素子として液晶素子を用いた液晶表示装置の一例である。

　図１１において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。

　またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていてもよい。

　また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。また、上記バックライト、およびサイドライトとして、マイクロＬＥＤなどを用いてもよい。

　図１１に示す表示装置では、基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。

　遮光層４１３２として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層４１３２は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層４１３２に、着色層４１３１の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。

　着色層４１３１に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。遮光層および着色層の形成方法は、前述した各層の形成方法と同様に行なえばよい。例えば、インクジェット法などで行なってもよい。

（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置、または表示装置に用いることができるトランジスタの構成について説明する。

　本発明の一態様の半導体装置、または表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。

〔ボトムゲート型トランジスタ〕
　図１２Ａ１は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０の断面図である。トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として機能できる。

　また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電極７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および電極７４４ｂの一部は、絶縁層７４１上に形成される。

　絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。

　また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂおよび絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。

　半導体層７４２に酸化物半導体を用いる場合、電極７４４ａおよび電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ^＋層）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。

　半導体層７４２にソース領域およびドレイン領域が形成されることにより、電極７４４ａおよび電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。

　半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａの間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。

　絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。

　図１２Ａ２に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料および方法で形成することができる。

　一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

　電極７４６および電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。

　なお、電極７４６または電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。

　半導体層７４２を挟んで電極７４６および電極７２３を設けることで、更には、電極７４６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。

　したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。

　また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。

　また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。

　本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。

　図１２Ｂ１に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ８２０の断面図を示す。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。

　図１２Ｂ２に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。

　絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。

　また、トランジスタ８２０およびトランジスタ８２１は、トランジスタ８１０およびトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。

　図１２Ｃ１に示すトランジスタ８２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａおよび電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。

　図１２Ｃ２に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。

〔トップゲート型トランジスタ〕
　図１３Ａ１に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。トランジスタ８４２は、絶縁層７２９を形成した後に電極７４４ａおよび電極７４４ｂを形成する点がトランジスタ８１０、トランジスタ８１１、トランジスタ８２０、トランジスタ８２１、トランジスタ８２５、及びトランジスタ８２６と異なる。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成した開口部において半導体層７４２と電気的に接続する。

　また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図１３Ａ３参照）。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。よって、半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域が形成される。

　図１３Ａ２に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる。電極７２３は、バックゲート電極として機能することができる。

　また、図１３Ｂ１に示すトランジスタ８４４および図１３Ｂ２に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図１３Ｃ１に示すトランジスタ８４６および図１３Ｃ２に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。

　トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。

（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物の構成について説明する。

＜金属酸化物の構成＞
　明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。

　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。

　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。

　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。

＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

　なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

　また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上とすればよい。

　また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。

　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

（実施の形態５）
　本実施の形態では、上述の実施の形態で説明した半導体装置、または表示装置を電子機器に適用した製品例について説明する。

＜ノート型パーソナルコンピュータ＞
　本発明の一態様の半導体装置、または表示装置は、情報端末装置に備えられるディスプレイに適用することができる。図１４Ａは、情報端末装置の一種であるノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

＜スマートウォッチ＞
　本発明の一態様の半導体装置、または表示装置は、ウェアラブル端末に適用することができる。図１４Ｂはウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１４Ｂに示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図１４Ｂに示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。

＜ビデオカメラ＞
　本発明の一態様の半導体装置、または表示装置は、ビデオカメラに適用することができる。図１４Ｃに示すビデオカメラは、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。

＜携帯電話＞
　本発明の一態様の半導体装置、または表示装置は、携帯電話に適用することができる。図１４Ｄは、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。

　また、図１４Ｄに示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図１４Ｄに示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。

＜テレビジョン装置＞
　本発明の一態様の半導体装置、または表示装置は、テレビジョン装置に適用することができる。図１４Ｅに示すテレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６などを有する。テレビジョン装置は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。

＜移動体＞
　本発明の一態様の半導体装置、または表示装置は、移動体である自動車の運転席周辺に適用することができる。

　例えば、図１４Ｆは、自動車の室内におけるフロントガラス周辺を表す図である。図１４Ｆでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。

　表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。

　表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。

＜電子公告用の電子機器＞
　本発明の一態様の半導体装置、または表示装置は、電子公告を用途とするディスプレイに適用することができる。図１５Ａは、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図１５Ａは、電子看板６２００が壁６２０１に取り付けられている様子を示している。

＜折り畳み式のタブレット型情報端末＞
　本発明の一態様の半導体装置、または表示装置は、タブレット型の情報端末に適用することができる。図１５Ｂには、折り畳むことができる構造を有するタブレット型の情報端末を示している。図１５Ｂに示す情報端末は、筐体５３２１ａと、筐体５３２１ｂと、表示部５３２２と、操作ボタン５２２３と、を有している。特に、表示部５３２２は可撓性を有する基材を有しており、当該基材によって折り畳むことができる構造を実現できる。

　また、筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されており、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。

　また、図示していないが、図１４Ａ乃至図１４Ｃ、図１４Ｅ、図１５Ａ、及び図１５Ｂに示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。

　また、図示していないが、図１４Ａ、図１４Ｂ、図１４Ｄ、図１５Ａ、及び図１５Ｂに示した電子機器は、カメラを有する構成であってもよい。

　また、図示していないが、図１４Ａ乃至図１４Ｆ、図１５Ａ、及び図１５Ｂに示した電子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、図１４Ｄに示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。

　また、図示していないが、図１４Ａ乃至図１４Ｆ、図１５Ａ、及び図１５Ｂに示した電子機器は、指紋、静脈、虹彩、または声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。

　また、図１４Ａ乃至図１４Ｅ、及び図１５Ａに示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図１４Ａ乃至図１４Ｅ、及び図１５Ａに示した電子機器のように平らな面を有する筐体だけでなく、図１４Ｆに示したダッシュボード、ピラーのように、曲面を有するような筐体の電子機器を実現することができる。

　図１４Ａ乃至図１４Ｆ、図１５Ａ、及び図１５Ｂの表示部に適用できる、可撓性を有する基材としては、可視光に対する透光性を有する材料を例に挙げると、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂、ウレタン樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。

ＤＤ：表示装置、ＰＡ：表示部、ＧＤ：ゲートドライバ回路、ＳＤ：ソースドライバ回路、ＰＩＸ：画素、ＳＲ：シフトレジスタ、ＬＡＴ：ラッチ回路、ＬＶＳ：レベルシフト回路、ＤＡＣ：デジタルアナログ変換回路、ＡＭＰ：アンプ回路、ＧＬ：配線、ＤＬ：配線、ＤＢ：データバス配線、Ｔｒ１~７：トランジスタ、Ｃ１、Ｃ２、Ｃ３：容量素子、ＬＤ：発光素子、ＧＬ１~４：配線、ＤＬ：配線、ＷＤＬ：配線、ＶＬ：配線、ＡＬ：配線、ＣＡＴ：配線、ＮＤ１：ノード、ＮＤ２：ノード

Claims

　画素を備える表示装置であって、
　前記画素は、表示素子を備え、
　前記画素は、
　入力される第１のパルス信号に応じた第１の電圧を保持する機能と、
　入力される第２のパルス信号に応じた第２の電圧を、前記第１の電圧に足し合わせて得られる第３の電圧により、前記表示素子を駆動する機能と、を有し、
　前記表示素子は、発光素子であり、
　前記発光素子は、前記第３の電圧に応じた輝度で発光し、
　前記発光素子は、発光ダイオードであり、
　前記発光ダイオードは、マイクロＬＥＤ、またはミニＬＥＤであり、
　前記第１のパルス信号を供給する第１の駆動回路を有し、
　前記第１の駆動回路において、前記第１のパルス信号の生成のための第１の電源電圧は、前記第３の電圧の最大値よりも低く、
　前記第１の駆動回路は、前記第１の電源電圧を昇圧することなく、前記第１のパルス信号を生成する、
　表示装置。
　画素を備える表示装置であって、
　前記画素は、表示素子を備え、
　前記画素は、
　入力される第１のパルス信号に応じた第１の電圧を保持する機能と、
　入力される第２のパルス信号に応じた第２の電圧を、前記第１の電圧に足し合わせて得られる第３の電圧により、前記表示素子を駆動する機能と、を有する、
　表示装置。
　請求項２において、
　前記表示素子は、発光素子であり、
　前記発光素子は、前記第３の電圧に応じた輝度で発光する、
　表示装置。
　請求項３において、
　前記発光素子は、有機ＥＬ素子である、
　表示装置。
　請求項３において、
　前記発光素子は、発光ダイオードである、
　表示装置。
　請求項５において、
　前記発光ダイオードは、マイクロＬＥＤ、またはミニＬＥＤである、
　表示装置。
　請求項２において、
　前記表示素子は、液晶素子であり、
　前記液晶素子は、前記第３の電圧に応じて、液晶の配向が変化する、
　表示装置。
　請求項２乃至請求項７のいずれか一において、
　前記第１のパルス信号を供給する第１の駆動回路を有し、
　前記第１の駆動回路において、前記第１のパルス信号の生成のための第１の電源電圧は、前記第３の電圧の最大値よりも低い、
　表示装置。
　請求項８において、
　前記第１の駆動回路は、前記第１の電源電圧を昇圧することなく、前記第１のパルス信号を生成する、
　表示装置。
　請求項８または請求項９において、
　前記第１の電源電圧は、前記第３の電圧の最大値の半分、またはその近傍の電圧である、
　表示装置。
　請求項８乃至請求項１０のいずれか一において、
　前記第１の駆動回路を制御するシステム回路を有し、
　前記システム回路は、前記第１の駆動回路に前記第１の電源電圧を供給する機能を有する、
　表示装置。
　請求項１１において、
　前記システム回路の駆動電圧の一が、１．８Ｖ、２．５Ｖ、３．３Ｖ、またはその近傍であり、
　前記システム回路は、前記駆動電圧と同じ電圧を、前記第１の電源電圧として前記第１の駆動回路に供給する機能を有する、
　表示装置。
　請求項１１または請求項１２において、
　前記システム回路から前記第１の駆動回路に供給される前記第１の電源電圧は、昇圧されることなく供給される、
　表示装置。