KR101872188B1 - 반도체 장치 및 표시 장치 - Google Patents

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케이 다카하시
요시아키 이토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 DC-DC 변환 회로를 포함하는 반도체 장치의 전력 소비를 감소시키는 것이다. 반도체 장치는 DC-DC 변환 회로 및 마이크로프로세서를 포함한다. DC-DC 변환 회로는 인덕터와 트랜지스터를 포함하는 변환 회로, 및 비교 회로와 논리 회로를 포함하는 제어 회로를 포함한다. 히스테리시스 콤퍼레이터는 비교 회로로서 사용된다. 제어 회로에서, 비교 회로는 변환 회로의 출력 신호와 제 1 기준 전위 또는 제 2 기준 전위를 비교하고, 논리 회로는 비교 회로의 출력 신호와 마이크로프로세서의 클록 신호 사이의 연산 동작을 수행한다. 변환 회로에서, 트랜지스터는 논리 회로의 출력 신호에 따라서 인덕터를 통해 흐르는 전류를 제어하고, 변환 회로의 출력 신호는 인덕터를 통해 흐르는 전류에 따라서 생성된다.

Description

반도체 장치 및 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE}
기술 분야는 반도체 장치 및 반도체 장치를 구동하기 위한 방법, 및 표시 장치 및 표시 장치를 구동하기 위한 방법에 관한 것이다.
최근에, 주어진 DC 전압을 다른 DC 전압으로 변환하는 회로(DC-DC 변환 회로 또는 DC 대 DC 변환기로서도 지칭됨)는 예를 들어, 안정한 전력 공급 전압이 큰 파동을 갖는 전압으로부터 생성될 때 또는 복수의 다른 전력 공급 전압들이 필요할 때 다양한 전자 기기들에서 사용되어 왔다.
DC-DC 변환 회로의 예는 예를 들어, 코일, 다이오드, 및 트랜지스터를 사용하여 형성되는 비절연 DC-DC 변환 회로이다(예를 들어, 특허 문헌 1). 비절연 DC-DC 변환 회로는 작은 회로 영역 및 저생산 비용의 이점들을 갖는다.
일본 공개 특허 출원 제 S58-086868호
목적은 신규한 회로 구조 또는 DC-DC 변환 회로를 포함하는 반도체 장치를 위한 신규한 구동 방법을 제공하는 것이다. 다른 목적은 DC-DC 변환 회로의 전력 소비를 감소시키는 것이다. 다른 목적은 DC-DC 변환 회로의 전력 변환 효율을 증가시키는 것이다.
반도체 장치는 DC-DC 변환 회로 및 마이크로프로세서를 포함한다. DC-DC 변환 회로는 마이크로프로세서의 클록 신호를 사용하여 제어되고 입력 신호(또한 입력 전압으로서 지칭됨)를 출력 신호(또한 출력 전압으로서 지칭됨)로 변환한다.
본 발명의 하나의 실시예에 따라서, 반도체 장치는 DC-DC 변환 회로 및 마이크로프로세서를 포함한다. DC-DC 변환 회로는 인덕터 및 트랜지스터를 포함하는 변환 회로, 및 비교 회로 및 논리 회로를 포함하는 제어 회로를 포함한다. 히스테리시스 콤퍼레이터(hysteresis comparator)는 비교 회로로서 사용된다. 제어 회로에서, 비교 회로는 변환 회로의 출력 신호를 제 1 기준 전위 또는 제 2 기준 전위와 비교하고, 논리 회로는 비교 회로의 출력 신호 및 마이크로프로세서의 클록 신호의 연산 동작을 수행한다. 변환 회로에서, 트랜지스터는 논리 회로의 출력 신호에 따라서 인덕터를 통해 흐르는 전류를 제어하고, 변환 회로의 출력 신호는 인덕터를 통해 흐르는 전류에 따라서 생성된다.
본 발명의 다른 실시예에 따라서, 표시 장치는 DC-DC 변환 회로, 마이크로프로세서, 및 화소를 포함하는 표시부를 포함한다. DC-DC 변환 회로는 인덕터 및 트랜지스터를 포함하는 변환 회로, 및 비교 회로 및 논리 회로를 포함하는 제어 회로를 포함한다. 히스테리시스 콤퍼레이터는 비교 회로로서 사용된다. 제어 회로에서, 비교 회로는 변환 회로의 출력 신호를 제 1 기준 전위 또는 제 2 기준 전위와 비교하고, 논리 회로는 비교 회로의 출력 신호 및 마이크로프로세서의 클록 신호의 연산 동작을 수행한다. 변환 회로에서, 트랜지스터는 논리 회로의 출력 신호에 따라서 인덕터를 통해 흐르는 전류를 제어하고, 변환 회로의 출력 신호는 인덕터를 통해 흐르는 전류에 따라서 생성된다. 표시부에서, 화소는 변환 회로의 출력 신호에 따라서 구동된다.
본 발명의 다른 실시예에 따라서, 표시 장치는 DC-DC 변환 회로, 마이크로프로세서, 및 화소를 포함하는 표시부를 포함한다. DC-DC 변환 회로는 인덕터 및 트랜지스터를 포함하는 변환 회로, 및 비교 회로, 증폭 회로, 및 논리 회로를 포함하는 제어 회로를 포함한다. 히스테리시스 콤퍼레이터는 비교 회로로서 사용된다. 제어 회로에서, 제 1 동작 및 제 2 동작 중 하나가 수행된다. 제 1 동작에서, 비교 회로는 변환 회로의 출력 신호를 제 1 기준 전위 또는 제 2 기준 전위와 비교하고, 논리 회로는 비교 회로의 출력 신호 및 마이크로프로세서의 클록 신호의 연산 동작을 수행한다. 제 2 동작에서, 증폭 회로는 변환 회로의 출력 신호와 제 3 기준 전위 사이의 차이를 증폭하고, 비교 회로는 증폭 회로의 출력 신호와 삼각파를 비교한다. 변환 회로에서, 트랜지스터는 제 1 동작을 통한 논리 회로의 출력 신호 또는 제 2 동작을 통한 비교 회로의 출력 신호에 따라서 인덕터를 통해 흐르는 전류를 제어하고, 변환 회로의 출력 신호는 인덕터를 통해 흐르는 전류에 따라서 생성된다. 표시부에서, 제 1 구동 및 제 2 구동 중 하나가 수행된다. 비디오 신호는 제 1 구동에서 1 내지 600초의 간격으로 화소에 기입되고, 제 2 구동에서 1/60초 이하의 간격으로 화소에 기입된다. 표시부에서, 화소는 제 1 구동이 수행될 때 제 1 동작을 통해 변환 회로의 출력 신호에 따라서 구동되고, 화소는 제 2 구동이 수행될 때 제 2 동작을 통해 변환 회로의 출력 신호에 따라서 구동된다.
본 발명의 하나의 실시예에 따른 반도체 장치 또는 표시 장치에 있어서, DC-DC 변환 회로의 듀티비(duty ratio)는 정확히 제어될 수 있고, 따라서 DC-DC 변환 회로의 신뢰성이 향상될 수 있다. 게다가, DC-DC 변환 회로의 전력 소비가 감소될 수 있다. 또한, DC-DC 변환 회로의 전력 변환 효율이 증가될 수 있다. 또한, 반도체 장치 또는 표시 장치의 생산 비용이 감소될 수 있다.
도 1a 내지 도 1d는 반도체 장치의 예를 도시한 도면.
도 2는 타이밍 차트의 예를 도시한 도면.
도 3은 반도체 장치의 예를 도시한 도면.
도 4a 및 도 4b는 각각 타이밍 차트의 예를 도시한 도면.
도 5a는 반도체 장치의 예를 도시한 도면이고, 도 5b 및 도 5c는 각각 타이밍 차트의 예를 도시한 도면.
도 6a는 반도체 장치의 예를 도시한 도면이고, 도 6b는 타이밍 차트의 예를 도시한 도면.
도 7a 및 도 7b는 반도체 장치의 예를 도시한 도면.
도 8a 및 도 8b는 반도체 장치의 예를 도시한 도면.
도 9는 타이밍 차트의 예를 도시한 도면.
도 10a 및 도 10b는 표시 장치의 예를 도시한 도면.
도 11a 내지 도 11d는 반도체 장치의 예를 도시한 도면.
실시예들은 수반된 도면들을 참조하여 이하에 설명될 것이다. 다음의 실시예들은 많은 다양한 방법들로 구현될 수 있고, 방법들 및 세부 사항들이 본 발명의 정신 및 범주를 벗어나지 않고 다양한 방식들로 수정될 수 있다는 것이 본 기술 분야의 숙련자들에게 명백하다는 것을 유념해야 한다. 그러므로, 본 발명은 실시예들의 설명으로 제한되는 것으로서 해석되어서는 안 된다. 실시예들의 설명을 위한 도면들에서, 동일한 부분들 또는 유사한 기능들을 갖는 부분들은 동일한 참조 부호들로써 표시되고, 이러한 부분들의 설명은 반복되지 않는다.
(실시예 1)
이 실시예에서, 반도체 장치의 구조 및 구동 방법의 예들이 설명될 것이다.
도 1a는 DC-DC 변환 회로를 포함하는 반도체 장치의 블록도의 예이다.
반도체 장치는 DC-DC 변환 회로(101) 및 마이크로프로세서(103)를 포함한다. DC-DC 변환 회로(101)는 변환 회로(105) 및 제어 회로(107)를 포함한다. 제어 회로(107)는 비교 회로(109) 및 논리 회로(111)를 포함한다. DC-DC 변환 회로(101)는 입력 신호(Vin)의 변환에 의해 출력 신호(Vout)를 생성시킨다. 출력 신호(Vout)는 부하(115)에 입력된다.
도 1b 및 도 1c는 각각 변환 회로(105)의 예를 도시한다. 도 1b는 승압형 변환기(Vin < Vout)를 도시하고, 도 1c는 강압형 변환기(Vin > Vout)를 도시한다.
변환 회로(105)는 적어도 트랜지스터(Tr) 및 인덕터(L)를 포함한다.
트랜지스터(Tr)는 스위치 요소로서 기능하고 온(전도 상태) 및 오프(비전도 상태)를 스위칭함으로써 인덕터(L)를 통해 흐르는 전류를 제어한다. 트랜지스터(Tr)의 상태는 제어 회로(107)에서 생성되는 펄스 신호에 의해 결정된다는 것을 유념해야 한다.
인덕터(L)는 관통해서 흐르는 전류에 따라 기전력을 생성하고, 변환 회로(105)의 출력 신호(Vout)(DC-DC 변환 회로(101)의 출력 신호로서 또한 지칭됨)를 생성한다. 전류 값은 입력 신호(Vin)의 레벨 등에 의해 결정된다. 이러한 방식으로, 입력 신호(Vin)는 출력 신호(Vout)로 변환될 수 있다. 이 실시예에서, 인덕터(L)는 예를 들어, 코일이다.
다음에, 변환 회로(105)의 구체적인 구조 및 동작이 도 1b의 회로를 사용하여 설명될 것이다.
도 1b의 변환 회로(105)는 트랜지스터(Tr), 인덕터(L), 다이오드(D), 및 커패시터(C)를 포함한다. 트랜지스터(Tr)의 게이트는 제어 회로(107)에 전기적으로 접속된다. 트랜지스터(Tr)의 소스 및 드레인 중 하나는 인덕터(L)의 하나의 단자 및 다이오드(D)의 애노드에 전기적으로 접속된다. 인덕터(L)의 다른 단자는 입력 신호(Vin)가 입력되는 입력 단자에 전기적으로 접속된다. 다이오드(D)의 캐소드는 커패시터(C)의 하나의 단자 및 출력 신호(Vout)가 출력되는 출력 단자에 전기적으로 접속된다. 트랜지스터(Tr)의 소스 및 드레인 중 다른 하나 및 커패시터(C)의 다른 단자는 사전 결정된 전위가 입력되는 배선에 전기적으로 접속된다. 여기서, 사전 결정된 전위는 예를 들어, 접지 전위이다.
도 1b는 다이오드(D)가 정류를 위해 사용되고 커패시터(C)가 평활화를 위해 사용되는 예를 도시하고; 이 실시예는 이들 구성 요소들을 사용하는 것으로 제한되지 않는다는 것을 유념해야 한다.
변환 회로(105)는 트랜지스터(Tr)의 온 상태 및 오프 상태에 대응하는 두 개의 동작들을 한다. 변환 회로(105)는 두 개의 동작들을 교대로 반복함으로써 입력 신호(Vin)를 승압한다.
먼저, 트랜지스터(Tr)가 온일 때, 인덕터(L)는 관통해서 흐르는 전류에 따라서 기전력을 생성한다. 전류 값은 입력 신호(Vin)에 의해 결정된다.
그 다음에, 트랜지스터(Tr)가 오프일 때, 인덕터(L)는 전류를 보유하기 위해서 역기전력을 생성한다. 입력 신호(Vin)는 이 때 생성되는 기전력에 추가되고, Vout은 αVin이 된다.
여기서, α는 트랜지스터(Tr)의 온 상태 기간 대 하나의 스위칭 사이클(온 상태 기간(Ton) + 오프 상태 기간(Toff))의 비, 즉, 듀티비(D)(= Ton/(Ton+Toff), 여기서 0 < D < 1)에 의해 결정된다. 승압 회로를 사용하는 경우에, α는 1/(1-D)(즉, α > 1)이고, 입력 신호(Vin)는 승압된다.
그 다음에, 변환 회로(105)의 출력 신호(Vout)는 제어 회로(107)에 피드백된다. 피드백 신호(VFB)가 소정의 레벨보다 높을 경우에, 제어 회로(107)는 펄스 신호의 듀티비(D)를 감소시킨다. 한편, 피드백 신호(VFB)가 소정의 레벨보다 낮을 경우에, 제어 회로(107)는 펄스 신호의 듀티비(D)를 증가시킨다.
그 다음에, 트랜지스터(Tr)는 제어 회로(107)로부터 입력된 펄스 신호의 듀티비(D)에 따라서 인덕터(L)를 통해 흐르는 전류를 제어하고, 입력 신호(Vin)의 변환에 의해 출력 신호(Vout)를 생성한다.
이러한 방식으로 출력 신호(Vout)를 제어 회로(107)에 피드백함으로써, 출력 신호(Vout)는 소정의 레벨에 근접할 수 있다. DC-DC 변환은 이러한 방식으로 수행될 수 있다.
유사하게, 도 1c의 강압 회로를 사용하는 경우에, 트랜지스터(Tr)는 제어 회로(107)의 펄스 신호의 듀티비(D)(0 < D < 1)에 따라서 제어되고, Vout은 αVin이 된다. 강압 회로를 사용하는 경우에, α는 D(즉, 0 < α < 1)이고, 입력 신호(Vin)는 강압된다.
트랜지스터(Tr)로서, 박막 트랜지스터, 파워 MOSFET 등이 사용될 수 있고, p-채널 트랜지스터 또는 n-채널 트랜지스터가 적절하게 사용될 수 있다. 트랜지스터(Tr)는 탑-게이트형 구조 또는 보텀-게이트형 구조를 가질 수 있다. 게다가, 트랜지스터(Tr)는 채널-에치(etch)형 구조 또는 채널-스톱형 구조를 가질 수 있다. 트랜지스터(Tr)의 반도체 재료에 대해, 실리콘 또는 실리콘 게르마늄과 같은 실리콘 반도체, 산화물 반도체, 유기반도체, 화합물 반도체 등이 사용될 수 있다. 대안적으로, 비정질 반도체, 다결정성 반도체, 미결정성 반도체, 단결정성 반도체 등이 사용될 수 있다.
다음에, 제어 회로(107)가 설명될 것이다. 도 1d는 제어 회로(107)의 예를 도시한다.
제어 회로(107)는 비교 회로(109) 및 논리 회로(111)를 포함한다.
상술한 바와 같이, 변환 회로(105)로부터의 피드백 신호(VFB)는 비교 회로(109)에 입력된다. 비교 회로(109)는 피드백 신호(VFB)를 기준 전위(Vref)와 비교하고, 비교 회로(109)의 출력 신호(Vhcmp)로서 하이-레벨 신호(H 신호 또는 VH로서 또한 지칭됨) 또는 로우-레벨 신호(L 신호 또는 VL로서 또한 지칭됨)를 출력한다.
이 실시예에서, 히스테리시스 콤퍼레이터(HCMP)는 비교 회로(109)로서 사용된다. 히스테리시스 콤퍼레이터는 두 개의 기준 전위들(기준 전위(Vref1) 및 기준 전위(Vref2))을 사용할 수 있는 회로이다. 히스테리시스 콤퍼레이터가 적용되는 비교 회로(109)는 피드백 신호(VFB)를 기준 전위(Vref1) 또는 기준 전위(Vref2)와 비교할 수 있고, 하이-레벨 신호 또는 로우-레벨 신호를 출력할 수 있다. 또한, 히스테리시스 콤퍼레이터가 사용되는 경우에도, 하나의 기준 전위가 두 개의 기준 전위들 대신에 사용되는 구조를 이용하는 것이 가능하다.
비교 회로(109)의 출력 신호(Vhcmp) 및 마이크로프로세서(103)의 클록 신호(CLK)는 논리 회로(111)에 입력된다. 논리 회로(111)는 이들 두 개의 신호들의 연산 동작을 수행하고, 소정의 듀티비(D)에 의해 펄스 신호를 생성한다. 그런 다음, 논리 회로(111)의 출력 신호(VGS)(제어 회로(107)의 출력 신호 또는 트랜지스터(Tr)의 게이트 신호로서 또한 지칭됨)는 변환 회로(105)에 포함되는 트랜지스터(Tr)의 게이트에 출력된다. 트랜지스터(Tr)의 온/오프 상태는 펄스 신호의 듀티비(D)에 따라서 제어된다. 이러한 제어는 히스테리시스 제어라고 불린다.
이 실시예에서, 제어 회로(107)의 출력 신호의 소음은 비교 회로(109)인 히스테리시스 콤퍼레이터를 사용함으로써 감소될 수 있다. 따라서, 듀티비(D)가 정확하게 제어될 수 있다. 즉, 변환 회로(105)의 출력 신호(Vout)는 안정적일 수 있고, DC-DC 변환 회로(101)의 신뢰성이 향상될 수 있다.
이 실시예에서, 듀티비(D)는 마이크로프로세서(103)의 클록 신호(CLK)를 사용함으로써 정확하게 제어될 수 있다. 즉, 변환 회로(105)의 출력 신호(Vout)는 안정적일 수 있고, DC-DC 변환 회로(101)의 신뢰성이 향상될 수 있다. 게다가, 마이크로프로세서(103)는 또한 DC-DC 변환 회로(101)와 다른 회로에 의해 사용될 수 있고, 따라서 생산 비용이 감소될 수 있다.
특히, 도 1b에 도시된 승압 회로를 사용하는 경우에, 히스테리시스 콤퍼레이터의 사용 및 클록 신호(CLK)의 사용은 비교 회로(109)에서 소정의 듀티비(D)를 얻는 것이 이론적으로 어렵기 때문에 매우 효과적이다.
다음에, 제어 회로(107)에서의 펄스 신호의 생성이 설명될 것이다.
도 2는 제어 회로(107)의 타이밍 차트의 예이다. 도 2의 타이밍 차트는 비교 회로(109)의 출력 신호(Vhcmp), 마이크로프로세서(103)의 클록 신호(CLK), 및 논리 회로(111)의 출력 신호(VGS)를 나타낸다.
비교 회로(109)는 피드백 신호(VFB)를 기준 전위(Vref1) 또는 기준 전위(Vref2)와 비교함으로써 VH 또는 VL의 출력 신호(Vhcmp)를 출력한다.
논리 회로(111)는 출력 신호(Vhcmp) 및 마이크로프로세서(103)의 클록 신호(CLK)의 연산 동작을 수행한다. AND 회로는 이 실시예에서 논리 회로(111)로서 사용되고; 따라서, 출력 신호(VGS)는 두 개의 신호들 모두가 VH일 때 VH가 되고 임의의 다른 경우에 VL이 된다.
이러한 방식으로, 펄스 신호의 듀티비(D)는 출력 신호(VGS)에 따라서 결정된다. 게다가, 트랜지스터(Tr)의 온/오프 상태는 듀티비(D)에 따라서 제어되고, DC-DC 변환이 수행된다. 부하(115)는 변환된 출력 신호(Vout)에 대응하여 구동된다.
이 실시예는 AND 회로가 논리 회로(111)로서 사용되는 예를 보여주고; 대안적으로, 다른 논리 회로는 이 예에 제한되지 않고 사용될 수 있음을 유념해야 한다.
<히스테리시스 콤퍼레이터의 구조>
다음에, 비교 회로(109)로서 사용되는 히스테리시스 콤퍼레이터의 회로 구조의 예가 도 3을 참조하여 설명될 것이다.
도 3에 도시된 히스테리시스 콤퍼레이터는 콤퍼레이터(221), 콤퍼레이터(222), 인버터(223), 인버터(224), NOR 게이트(225), 및 NOR 게이트(226)를 포함한다.
콤퍼레이터(221)는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 갖는다. 제 1 입력 단자에는 기준(기준 전위(Vref1) 또는 간단히 Vref1으로서 또한 지칭됨)으로써 역할을 하는 제 1 전위가 공급된다. 제 2 입력 단자에는 히스테리시스 콤퍼레이터의 입력 신호(이 실시예에서는 피드백 신호(VFB))가 공급된다.
콤퍼레이터(222)는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 갖는다. 제 1 입력 단자에는 히스테리시스 콤퍼레이터의 입력 신호(이 실시예에서는 피드백 신호(VFB))가 공급된다. 제 2 입력 단자에는 기준(기준 전위(Vref2) 또는 간단히 Vref2으로서 또한 지칭됨)으로써 역할을 하는 제 2 전위가 공급된다. 기준 전위(Vref2)는 기준 전위(Vref1)보다 작다(즉, Vref1 > Vref2).
인버터(223)는 입력 단자 및 출력 단자를 갖는다. 인버터(223)의 입력 단자는 콤퍼레이터(221)의 출력 단자에 전기적으로 접속된다.
인버터(224)는 입력 단자 및 출력 단자를 갖는다. 인버터(224)의 입력 단자는 콤퍼레이터(222)의 출력 단자에 전기적으로 접속된다.
NOR 게이트(225)는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 갖는다. NOR 게이트(225)의 제 1 입력 단자는 인버터(223)의 출력 단자에 전기적으로 접속된다. NOR 게이트(225)의 제 1 입력 단자 및 인버터(223)의 출력 단자의 접속 지점은 노드(S)로 표시된다.
NOR 게이트(226)는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 갖는다. NOR 게이트(226)의 제 1 입력 단자는 NOR 게이트(225)의 출력 단자에 전기적으로 접속된다. NOR 게이트(226)의 제 2 입력 단자는 인버터(224)의 출력 단자에 전기적으로 접속된다. NOR 게이트(226)의 출력 단자는 NOR 게이트(225)의 제 2 입력 단자에 전기적으로 접속된다. NOR 게이트(226)의 제 2 입력 단자 및 인버터(224)의 출력 단자의 접속 지점은 노드(R)로 표시된다는 것을 유념해야 한다. 게다가, NOR 게이트(226)의 제 1 입력 단자 및 NOR 게이트(225)의 출력 단자의 접속 지점은 노드(Q)로 표시된다.
논리 회로들의 각각(콤퍼레이터(221) 및 콤퍼레이터(222), 인버터(223) 및 인버터(224), 및 NOR 게이트(225) 및 NOR 게이트(226))은 예를 들어, 트랜지스터들에 의해 구성된다는 것을 유념해야 한다. 이 실시예에서, 논리 회로들의 각각은 제작 프로세스가 간소화될 수 있는 경우에, 모두 동일한 전도 유형을 갖는 트랜지스터들을 사용하여 형성될 수 있다.
예로서, 도 3의 히스테리시스 콤퍼레이터는 두 개의 콤퍼레이터들을 포함한다. 히스테리시스 콤퍼레이터는 두 개의 콤퍼레이터들 각각에 입력되는 히스테리시스 콤퍼레이터의 입력 신호(이 실시예에서는 피드백 신호(VFB))와 기준 전위(기준 전위(Vref1) 또는 기준 전위(Vref2))를 비교하고, 하이-레벨 신호(H 신호 또는 VH) 또는 로우-레벨 신호(L 신호 또는 VL)를 출력한다.
<히스테리시스 콤퍼레이터의 동작>
다음에, 비교 회로(109)로서 사용되는 히스테리시스 콤퍼레이터의 동작의 예가 설명될 것이다.
예를 들어, 히스테리시스 콤퍼레이터의 동작이 다음의 경우들에 따라서 분리될 수 있다: 히스테리시스 콤퍼레이터의 입력 신호로서 입력되는 피드백 신호(VFB)(VFB로서 또한 간단히 지칭됨)의 전위가 기준 전위(Vref1)보다 높은 경우(VFB > Vref1), 피드백 신호(VFB)의 전위가 기준 전위(Vref2)보다 높고 기준 전위(Vref1)보다 낮은 경우(Vref1 > VFB > Vref2), 및 피드백 신호(VFB)의 전위가 기준 전위(Vref2)보다 낮은 경우(Vref2 > VFB). 경우들의 각각은 아래에서 설명될 것이다.
VFB > Vref1인 경우에, 노드(S)의 전위는 VH가 되고 노드(R)의 전위는 VL이 된다. 이 때, 노드(Q)의 전위는 VL이 되고 도 3의 히스테리시스 콤퍼레이터의 출력 신호(또한 출력 신호(Vhcmp)로서 지칭됨)는 VL이 된다.
Vref1 > VFB > Vref2인 경우에, 노드(S)의 전위는 VL이 되고 노드(R)의 전위는 VL이 된다. 이 때, 노드(Q)의 전위는 이전 기간에서 노드(Q)의 상태로 유지된다. 예를 들어, 노드(Q)의 전위가 이전 기간에서 VH일 때, 노드(Q)의 전위는 VH로 남아있고 히스테리시스 콤퍼레이터의 출력 신호(Vhcmp)는 또한 VH로 남아있다. 노드(Q)의 전위가 이전 기간에서 VL일 때, 노드(Q)의 전위는 VL로 남아있고 출력 신호(Vhcmp)는 또한 VL로 남아있다.
Vref2 > VFB인 경우에, 노드(S)의 전위는 VL이 되고 노드(R)의 전위는 VH가 된다. 이 때, 노드(Q)의 전위는 VH가 되고, 히스테리시스 콤퍼레이터의 출력 신호(Vhcmp)는 VH가 된다.
또한, 이 실시예에서 히스테리시스 콤퍼레이터의 동작의 예가 도 4a 및 도 4b를 참조하여 설명될 것이다. 도 4a 및 도 4b는 이 실시예에서 히스테리시스 콤퍼레이터의 동작의 예를 각각 설명하는 타이밍 차트들이다. 도 4a 및 도 4b는 히스테리시스 콤퍼레이터의 입력 신호인 피드백 신호(VFB), 노드(S)의 전위(VS), 노드(R)의 전위(VR), 및 히스테리시스 콤퍼레이터의 출력 신호(Vhcmp)의 파형들을 각각 보여준다.
도 4a는 히스테리시스 콤퍼레이터의 입력 신호인, 피드백 신호(VFB)가 삼각파를 갖는 예를 도시한다. 도 4a에서 초기 상태는 히스테리시스 콤퍼레이터의 출력 신호(Vhcmp)가 VL이고, 피드백 신호(VFB)가 Vref1 > VFB > Vref2를 충족시키는 상태이다. 그 후, 피드백 신호(VFB)가 VFB > Vref2로부터 Vref2 > VFB로 변할 때, 노드(R)의 전위는 VL로부터 VH로 변하고 출력 신호(Vhcmp)는 VL로부터 VH로 변한다. 그 다음에, 피드백 신호(VFB)가 Vref2 > VFB로부터 VFB > Vref2로 변할 때, 노드(R)의 전위는 VH로부터 VL로 변한다. 출력 신호(Vhcmp)는 노드(S)의 전위가 VL로부터 VH로 변할 때까지 VH로 남아있다. 그 후, 피드백 신호(VFB)가 Vref1 > VFB > Vref2로부터 VFB > Vref1로 변할 때, 노드(S)의 전위는 VL로부터 VH로 변하고 출력 신호(Vhcmp)는 VH로부터 VL로 변한다. 그 다음에, 피드백 신호(VFB)가 VFB > Vref1로부터 Vref1 > VFB 로 변할 때, 노드(S)의 전위는 VH로부터 VL로 변한다. 출력 신호(Vhcmp)는 노드(R)의 전위가 VL로부터 VH로 다시 변할 때까지 VL로 남아있다. 이러한 방식으로, 펄스 신호는 히스테리시스 콤퍼레이터에 의해 생성된다.
도 4b는 히스테리시스 콤퍼레이터의 입력 신호인, 피드백 신호(VFB)가 삼각파를 갖고, 소음에 의해 부정적으로 영향을 미치는(즉, 소음이 삼각파와 중첩함) 예를 도시한다. 도 4b에서 초기 상태는 히스테리시스 콤퍼레이터의 출력 신호(Vhcmp)가 VL이고, 피드백 신호(VFB)가 Vref1 > VFB > Vref2를 충족시키는 상태이다. 그런 다음, 처음으로 피드백 신호(VFB)가 VFB > Vref2로부터 Vref2 > VFB로 변할 때 노드(R)의 전위는 VL로부터 VH로 변하고 출력 신호(Vhcmp)는 VL로부터 VH로 변한다.
도 4b에서, 히스테리시스 콤퍼레이터의 입력 신호의 소음의 역효과 때문에, 기준 전위(Vref2)와 피드백 신호(VFB) 사이의 관계가 피드백 신호(VFB)가 VFB > Vref2로부터 Vref2 > VFB로 변한 후 잠시 동안 안정화되지 않는다. Vref2 > VFB로부터 VFB > Vref2로의 변화 및 VFB > Vref2로부터 Vref2 > VFB로의 변화는 복수 회 반복되고, 노드(R)의 전위는 이에 따라 변하게 된다. 한편, VH로 된 후, 출력 신호(Vhcmp)는 노드(R)의 전위 변화에 관계없이 VH로 남아있다. 출력 신호(Vhcmp)는 노드(S)의 전위가 VL로부터 VH로 변할 때까지 VH로 남아있다. 그 후, 피드백 신호(VFB)는 Vref1 > VFB > Vref2로 변한다. 출력 신호(Vhcmp)는 그 시간 동안 VH로 남아있다.
그런 다음, 처음으로 피드백 신호(VFB)가 Vref1 > VFB 로부터 VFB > Vref1로 변할 때 노드(S)의 전위는 VL로부터 VH로 변하고 출력 신호(Vhcmp)는 VH로부터 VL로 변한다. 도 4b에서, 입력 신호의 소음의 역효과 때문에, 기준 전위(Vref1)와 피드백 신호(VFB) 사이의 관계가 피드백 신호(VFB)가 Vref1 > VFB로부터 VFB > Vref1로 변한 후 잠시 동안 안정화되지 않는다. VFB > Vref1로부터 Vref1 > VFB로의 변화 및 Vref1 > VFB로부터 VFB > Vref1로의 변화는 복수 회 반복되고, 노드(S)의 전위는 이에 따라 변하게 된다. 한편, VL로 된 후, 출력 신호(Vhcmp)는 노드(S)의 전위 변화에 관계없이 VL로 남아있다. 출력 신호(Vhcmp)는 노드(R)의 전위가 다시 VL로부터 VH로 변할 때까지 VL로 남아있다. 그 후, 피드백 신호(VFB)는 Vref1 > VFB > Vref2로 변한다. 출력 신호(Vhcmp)는 그 시간 동안 VL로 남아있다. 이러한 방식으로, 펄스 신호는 히스테리시스 콤퍼레이터에 의해 생성된다.
그러므로, 이 실시예에서 비교 회로(109)로서 히스테리시스 콤퍼레이터를 사용함으로써, 비교 회로(109)의 출력 신호의 소음은 감소될 수 있고, 따라서 제어 회로(107)의 출력 신호의 소음이 감소될 수 있다. 따라서, 듀티비(D)는 정확하게 제어될 수 있다. 즉, 변환 회로(105)의 출력 신호(Vout)는 안정화될 수 있고, DC-DC 변환 회로(101)의 신뢰성이 향상될 수 있다.
비록 도 4a 및 도 4b가 출력 신호(Vhcmp)의 상승의 타이밍이 노드(R)의 전위(VR)의 상승의 타이밍과 동일한 것을 보여주지만, 신호 전파 지연이 발생하기 때문에 출력 신호(Vhcmp)의 상승의 타이밍이 노드(R)의 전위(VR)의 상승의 타이밍과 비교하면 때때로 지연된다는 것을 유념해야 한다. 게다가, 비록 도 4a 및 도 4b가 출력 신호(Vhcmp)의 하락의 타이밍이 노드(S)의 전위(VS)의 상승의 타이밍과 동일한 것을 보여주지만, 신호 전파 지연이 발생하기 때문에 출력 신호(Vhcmp)의 하락의 타이밍이 노드(S)의 전위(VS)의 상승의 타이밍과 비교하면 때때로 지연된다.
<비교예>
도 5a 내지 도 5c는 콤퍼레이터가 이 실시예에서 도시된 히스테리시스 콤퍼레이터 대신에 비교 회로(109)로서 사용될 때의 회로 구조 및 동작의 예를 도시한다. 도 5a는 콤퍼레이터가 비교 회로(109)로서 사용될 때의 회로 구조를 도시한다. 피드백 신호(VFB)와 기준 전위(Vref)는 콤퍼레이터에 입력된다. 콤퍼레이터는 피드백 신호(VFB)를 기준 전위(Vref)와 비교하고, 출력 신호(Vcmp)를 출력한다.
도 5b 및 도 5c는 각각 콤퍼레이터가 비교 회로(109)로서 사용될 때의 타이밍 차트를 도시한다. 도 5b 및 도 5c는 각각 콤퍼레이터의 입력 신호이고 콤퍼레이터의 출력 신호(Vcmp)인 피드백 신호(VFB)의 파형들을 나타낸다.
예를 들어, 콤퍼레이터의 동작은 다음의 경우들에 따라 분류될 수 있다: 콤퍼레이터의 입력 신호로서 입력되는 피드백 신호(VFB)(또한 간단히 VFB로서 지칭됨)의 전위가 기준 전위(Vref)보다 높은 경우(VFB > Vref), 및 피드백 신호(VFB)의 전위가 기준 전위(Vref)보다 낮은 경우(Vref > VFB). VFB > Vref인 경우에, 콤퍼레이터의 출력 신호(Vcmp)는 VL이 된다. Vref > VFB인 경우에, 콤퍼레이터의 출력 신호(Vcmp)는 VH가 된다.
도 5b는 피드백 신호(VFB)가 삼각파를 갖는 예를 도시한다. 도 5b의 초기 상태는 콤퍼레이터의 출력 신호(Vcmp)가 VL이고 피드백 신호(VFB)가 VFB > Vref를 충족시키는 상태이다. 그 후, 피드백 신호(VFB)가 VFB > Vref로부터 Vref > VFB로 변할 때, 출력 신호(Vcmp)는 VL로부터 VH로 변한다. 또한, 피드백 신호(VFB)가 Vref > VFB로부터 VFB > Vref로 변할 때, 출력 신호(Vcmp)는 VH로부터 VL로 변한다.
도 5c는 콤퍼레이터의 입력 신호인 피드백 신호(VFB)가 삼각파를 갖고 소음에 의해 부정적으로 영향을 미치는(즉, 소음이 삼각파와 중첩함) 예를 도시한다. 도 5c의 초기 상태는 콤퍼레이터의 출력 신호(Vcmp)가 VL이고 피드백 신호(VFB)가 VFB > Vref를 충족시키는 상태이다. 그 다음에, 피드백 신호(VFB)가 VFB > Vref로부터 Vref > VFB로 변할 때, 출력 신호(Vcmp)는 VL로부터 VH로 변한다.
도 5c에서, 콤퍼레이터의 입력 신호의 소음의 부정적인 영향 때문에, 기준 전위(Vref)와 피드백 신호(VFB) 사이의 관계는 피드백 신호(VFB)가 VFB > Vref로부터 Vref > VFB로 변한 후에 잠시 동안 안정화되지 않는다. Vref > VFB로부터 VFB > Vref로의 변화 및 VFB > Vref로부터 Vref > VFB로의 변화는 복수 회 반복되고, 출력 신호(Vcmp)의 전위는 이에 따라 변한다.
상술된 바와 같이 콤퍼레이터가 비교 회로(109)로서 사용되는 경우에, 펄스 신호가 생성되고 소음이 펄스 신호 에지(edge)에서 발생된다.
이 실시예에서 비교 회로(109)로서 히스테리시스 콤퍼레이터를 사용함으로써, 비교 회로(109)의 출력 신호의 소음, 특히, 도 5c에 도시된 바와 같이 펄스 신호 에지에서 발생된 소음이 감소될 수 있고, 따라서 제어 회로(107)의 출력 신호의 소음이 감소될 수 있다. 따라서, 듀티비(D)는 정확하게 제어될 수 있다. 즉, 변환 회로(105)의 출력 신호(Vout)는 안정될 수 있고, DC-DC 변환 회로(101)의 신뢰성이 향상될 수 있다.
게다가, 이 실시예에서, 듀티비(D)는 마이크로프로세서(103)의 클록 신호(CLK)를 사용함으로써 정확하게 제어될 수 있다. 즉, 변환 회로(105)의 출력 신호(Vout)는 안정될 수 있고, DC-DC 변환 회로(101)의 신뢰성이 향상될 수 있다. 게다가, 마이크로프로세서(103)는 또한 DC-DC 변환 회로(101)와는 다른 회로에 의해 사용될 수 있고, 따라서 생산 비용이 감소될 수 있다.
특히, 도 1b에 도시된 승압형 회로를 사용하는 경우에, 히스테리시스 콤퍼레이터의 사용 및 클록 신호(CLK)의 사용은 비교 회로(109)에서 원하는 듀티비(D)를 얻기가 이론적으로 어렵기 때문에 매우 효과적이다.
이 실시예는 임의의 다른 실시예들과 적절하게 조합되어 실시될 수 있다.
(실시예 2)
이 실시예에서, 반도체 장치의 구조 및 구동 방법의 예들이 설명될 것이다.
도 6a는 도 1b의 회로가 변환 회로(105)로서 사용되고, 도 1d의 회로가 제어 회로(107)로서 사용되고, AND 회로가 제어 회로(107)에 포함된 논리 회로(111)로서 사용되는 DC-DC 변환 회로의 구조를 도시한다. 즉, 도 6a의 회로는 승압형 DC-DC 변환 회로이다.
도 6b는 타이밍 차트이다. 도 6b의 타이밍 차트는 변환 회로(105)로부터의 피드백 신호(VFB), 비교 회로(109)의 출력 신호(Vhcmp), 마이크로프로세서(103)의 클록 신호(CLK), 및 논리 회로(111)의 출력 신호(VGS)(또한 제어 회로(107)의 출력 신호 또는 트랜지스터(Tr)의 게이트 신호로서 지칭됨)를 나타낸다.
여기서, 피드백 신호(VFB)가 삼각파를 갖는 경우가 설명된다. 비교 회로(109)는 피드백 신호(VFB)를 기준 전위(Vref1) 또는 기준 전위(Vref2)와 비교하고, VH 또는 VL의 출력 신호(Vhcmp)를 출력한다. 도 4a 및 도 4b의 설명은 피드백 신호(VFB), 기준 전위(Vref1), 및 기준 전위(Vref2)로부터 출력 신호(Vhcmp)를 생성하는 동작을 위해 이용될 수 있다.
논리 회로(111)는 비교 회로(109)의 출력 신호(Vhcmp) 및 마이크로프로세서(103)의 클록 신호(CLK)의 연산 동작을 수행한다. AND 회로는 이 실시예에서 논리 회로(111)로서 사용되고; 따라서, 두 신호들 모두가 VH일 때 논리 회로(111)의 출력 신호(VGS)는 VH이고 임의의 다른 경우에는 VL이다.
이러한 방식으로, 펄스 신호의 듀티비(D)는 논리 회로(111)의 출력 신호(VGS)의 레벨에 따라서 결정된다. 게다가, 트랜지스터(Tr)의 온/오프 상태는 듀티비(D)에 따라서 제어되고, DC-DC 변환이 수행된다. 부하(115)는 변환된 출력 신호(Vout)에 응답하여 구동된다.
이 실시예는 임의의 다른 실시예들과 적절하게 조합되어 실시될 수 있다.
(실시예 3)
이 실시예에서, 반도체 장치의 구조 및 구동 방법의 예들이 설명될 것이다.
도 7a는 DC-DC 변환 회로를 포함하는 반도체 장치의 블록도의 예이다.
도 7a의 반도체 장치는 증폭 회로(113)가 도 1a의 구조에 추가로 제공되는 구조를 가진다. 증폭 회로(113)를 제외하고, 도 1b 내지 도 1d가 이용될 수 있다.
도 7b는 구체적인 회로 구조를 도시한다. 이 실시예의 특징은 변환 회로(105)로부터의 피드백 신호(VFB)가 제어 회로(107) 내의 비교 회로(109) 및 증폭 회로(113) 중 하나에 입력된다는 것이다. 그러므로, 제어 회로(107)는 두 개의 동작들을 수행한다(제 1 동작 및 제 2 동작). 두 개의 동작들은 멀티플렉서(MUX) 및 멀티플렉서(MUX)를 제어하기 위한 외부 신호(HC-MODE)에 의해 스위칭되고 선택된다.
이 실시예에서, 히스테리시스 콤퍼레이터는 비교 회로(109)로서 사용된다. 제 1 동작에서, 비교 회로(109)는 두 개의 기준 전위들(기준 전위(Vref1) 및 기준 전위(Vref2))을 사용한다. 제 2 동작에서, 비교 회로(109)는 하나의 기준 전위(삼각파)를 사용한다.
도 8a의 화살표들은 제 1 동작이 멀티플렉서(MUX)의 제어에 의해 선택되는 경우를 나타낸다. 제 1 동작에 의한 제어는 실시예 1에서 나타낸 히스테리시스 동작이다. 즉, 피드백 신호(VFB)는 비교 회로(109)에 입력된다. 비교 회로(109)는 피드백 신호(VFB)를 기준 전위(Vref1) 또는 기준 전위(Vref2)와 비교한다. 논리 회로(111)는 비교 회로(109)의 출력 신호 및 마이크로프로세서(103)의 클록 신호(CLK)의 연산 동작을 수행한다. 논리 회로(111)의 출력 신호는 트랜지스터(Tr)의 온/오프 상태를 제어한다.
도 8b의 화살표들은 제 2 동작이 멀티플렉서(MUX)의 제어에 의해 선택되는 경우를 나타낸다. 제 2 동작에서, 피드백 신호(VFB)는 증폭 회로(113)에 입력된다. 증폭 회로(113)는 피드백 신호(VFB)와 기준 전위(Vref3) 사이의 차이를 증폭한다. 비교 회로(109)는 증폭 회로(113)의 출력 신호(Vamp)와 삼각파를 비교한다. 비교 회로(109)의 출력 신호(VGS)는 트랜지스터(Tr)의 온/오프 상태를 제어한다. 증폭 회로(113)로서, 예를 들어, 에러 증폭기가 사용된다. 제 2 동작에 의한 제어는 PWM(pulse width modulation) 제어로 지칭된다.
다음에, 제어 회로(107)에서의 펄스 신호의 생성의 구체적인 예가 설명될 것이다. 제 1 동작에서의 펄스 신호의 생성이 도 6b에 도시된다.
도 9는 제 2 동작의 타이밍 차트이다. 도 9는 변환 회로(105)로부터의 피드백 신호(VFB), 증폭 회로(113)의 출력 신호(Vamp), 및 비교 회로(109)의 출력 신호(VGS)(또한 제어 회로(107)의 출력 신호 또는 트랜지스터(Tr)의 게이트 신호로서 지칭됨)를 나타낸다.
여기서, 피드백 신호(VFB)가 톱니파(sawtooth wave)를 갖는 경우가 설명된다. 증폭 회로(113)는 입력된 피드백 신호(VFB)와 기준 전위(Vref3) 사이의 차이를 증폭한다. 여기서, 출력 신호(Vamp)는 정상 상태 신호를 나타내고 증폭된 차이의 적분에 대응한다.
그 다음에, 비교 회로(109)는 입력된 출력 신호(Vamp)와 삼각파를 비교한다. Vamp > 삼각파일 때, 출력 신호(VGS)는 VL이 된다. 한편, 삼각파 > Vamp 일 때, 출력 신호(VGS)는 VH가 된다.
이러한 방식으로, 펄스 신호의 듀티비(D)는 출력 신호(VGS)의 레벨에 따라 결정된다. 게다가, 트랜지스터(Tr)의 온/오프 상태는 듀티비(D)에 따라서 제어되고, DC-DC 변환이 수행된다. 부하(115)는 변환된 출력 신호(Vout)에 응답하여 구동된다.
DC-DC 변환 회로(101)의 전력 변환 효율을 증가시키는 것이 중요하다는 것을 유념해야 한다. 전력 변환 효율(n)은 n = Pout/Pin < 1로서 나타내고, 여기서 Pin은 DC-DC 변환 회로(101)의 입력 전력이고 Pout은 DC-DC 변환 회로(101)의 출력 전력이다. 전력 변환 효율(n)은 부하(115)의 크기에 따라 증가된다.
이 실시예에서, 제 1 동작이 수행될 때, 증폭 회로(113), 삼각파를 생성시키기 위한 회로 등이 턴 오프될 수 있고, 따라서 DC-DC 변환 회로(101)의 전력 소비가 감소될 수 있다. DC-DC 변환 회로(101)의 전력 소비의 감소(=Pin-Pout)는 부하(115)가 작을 때에도 전력 변환 효율(n)을 증가시킬 수 있다. 즉, 제 1 동작은 부하(115)가 작은 경우에 효과적이다.
제 2 동작이 수행될 때, 제어 회로(107)의 펄스 신호의 듀티비(D)는 제 1 동작에서의 듀티비(D)보다 큰, 약 1(D ≒ 1)일 수 있고; 따라서, DC-DC 변환 회로(101)의 출력 신호(또한 출력 전압으로서 지칭됨)(Vout)가 증가될 수 있다. DC-DC 변환 회로(101)의 출력 신호(출력 전압)(Vout)를 증가시킴으로써, 출력 전력(Pout)은 부하(115)가 큰 경우에 증가되고, 전력 변환 효율(n)이 증가될 수 있다. 즉, 제 2 동작은 부하(115)가 큰 경우에 효과적이다.
이 실시예에서 DC-DC 변환 회로를 포함하는 반도체 장치에 있어서, 동작은 이러한 방식으로 부하(115)에 따라서 스위칭되고; 따라서, 전력 변환 효율(n)이 증가될 수 있다.
또한, 마이크로프로세서(103)는 DC-DC 변환을 위해 사용될 수 있을 뿐만 아니라 다른 기능을 가질 수 있다. 예를 들어, 조명 장치에서, 마이크로프로세서(103)는 주위의 빛을 감지하기 위해 사용될 수 있고 따라서 조도는 자동으로 제어된다. 따라서 장치에 마이크로프로세서(103)를 사용하는 센서 기능 또는 제어 기능이 제공될 때, 전력 소비의 감소 및 높은 기능성이 동시에 성취될 수 있다. 이러한 구조는 또한 에어컨 및 냉장고 및 다른 다양한 전자 기기들과 같은 가정용 전자기기들에 적용될 수 있음을 유념해야 한다.
이 실시예는 임의의 다른 실시예들과 적절하게 조합되어 실시될 수 있다.
(실시예 4)
이 실시예에서, 표시 장치의 구조 및 구동 방법이 설명될 것이다.
이 실시예에서 표시 장치는 이 명세서에서 개시된 DC-DC 변환 회로 및 DC-DC 변환 회로의 출력 신호(Vout)에 따라서 구동되는 표시 패널(또한 표시부로서 지칭됨)을 포함한다. 도 1a, 도 6a, 도 7a 및 도 7b, 및 도 8a 및 도 8b에 도시된 부하(115)는 표시 패널에 해당한다.
도 10a는 표시 패널의 예를 도시한다. 표시 패널은 화소들(PX), 및 화소들(PX)을 구동하는 구동 회로(GD) 및 구동 회로(SD)를 포함한다. 화소들(PX)은 매트릭스로 배열된다.
도 10b는 화소(PX)의 예를 도시한다. 화소(PX)는 스위칭 트랜지스터(Ts), 액정 소자(LC), 및 커패시터(Cs)를 포함한다. 트랜지스터(Ts)가 온일 때, 비디오 신호는 구동 회로(SD)로부터 배선(S)을 통해 액정 소자(LC)에 기입되고, 비디오 신호를 기반으로 한 표시가 수행된다. 트랜지스터(Ts)가 오프일 때, 커패시터(Cs)는 액정 소자(LC)에 기입된 비디오 신호를 보유하고, 따라서 표시가 보유된다. 트랜지스터(Ts)의 온/오프 상태는 구동 회로(GD)로부터 배선(G)을 통해 입력된 신호에 의해 제어된다. 화소(PX)는 이 구조를 갖는 것에 한정되지 않는다는 것을 유념해야 한다.
이 실시예에서 표시 패널(부하(115))은 두 종류의 구동(제 1 구동 및 제 2 구동)을 특징으로 한다.
먼저, 제 1 구동에서, 예를 들어, 비디오 신호는 1 내지 600초의 간격들로 화소(PX)에 기입된다. 제 1 구동에 의해, 기입은 간격들 사이의 화소(PX) 상에서 수행되지 않고, 따라서 기입 사이클들이 감소될 수 있고, 전력 소비의 감소를 이끌 수 있다. 즉, 표시 패널의 부하는 제 1 구동에서 작다. 제 1 동작은 화소들(PX)이 정지 화상을 표시할 때 적용될 수 있음을 유념해야 한다. 추가로, 간격은 600초보다 길 수 있다.
도 8a에 도시된 바와 같이 제어 회로(107)에서 수행되는 제 1 동작(히스테리시스 동작)은 작은 부하에 의해 제 1 구동이 수행되는 경우에 효과적이다. 제 1 동작은 DC-DC 변환 회로의 전력 소비를 감소시킬 수 있고, 따라서 전력 변환 효율이 부하가 작을 때에도 증가될 수 있다.
그리고, 제 2 구동에서, 비디오 신호는 1/60초 미만의 간격들로 화소(PX)에 기입된다. 즉, 비디오 신호는 초당 60번 이상 화소(PX)에 기입된다. 간격들의 구체적인 예들은 1/60초(60Hz), 1/120초(120Hz), 및 1/240초(240Hz)이다. 전력 소비는 많은 수의 기입 사이클들 때문에 증가된다. 즉, 표시 패널의 부하는 제 2 구동에서 크다. 제 2 동작은 화소들(PX)이 동화상을 표시할 때 적용될 수 있음을 유념해야 한다.
도 8b에 도시된 바와 같이 제어 회로(107)에서 수행되는 제 2 동작(PWM 제어)은 큰 부하에 의해 제 2 구동이 수행되는 경우에 효과적이다. 듀티비(D)가 제 2 동작에서 약 1(D≒1)일 수 있기 때문에, DC-DC 변환 회로의 출력 전력은 부하가 클 때 증가될 수 있고, 전력 변환 효율도 증가될 수 있다.
DC-DC 변환 회로 내의 제어 회로의 동작은 상술된 바와 같이 표시 패널을 구동하기 위한 방법에 따라서 스위칭되고, 따라서 DC-DC 변환 회로 및 표시 패널의 전력 소비가 감소될 수 있고 DC-DC 변환 회로의 전력 변환 효율이 증가될 수 있는 표시 장치를 제공하는 것이 가능하다.
다음에, 표시 패널의 구동(제 1 구동 및 제 2 구동)에 따라서 DC-DC 변환 회로의 동작(제 1 동작 및 제 2 동작)을 스위칭하는 구체적인 예가 도 8a 및 도 8b와 도 10a 및 도 10b를 참조하여 설명될 것이다.
도 8a 및 도 8b에서, 마이크로프로세서(103)는 표시될 전자 데이터의 분석, 연산 동작, 및 프로세싱을 수행하고, 비디오 신호를 생성한다. 여기서, 전자 데이터가 정지 화상 데이터와 동화상 데이터를 포함하고 마이크로프로세서(103)가 정지 화상과 동화상을 판별하여 다른 신호들(판별 신호들)이 정지 화상과 동화상을 위해 출력되는 경우가 설명될 것이다.
표시될 전자 데이터가 정지 화상 데이터인 경우에, 표시될 화상이 정지 화상임을 나타내는 판별 신호 및 정지 화상을 위한 전자 데이터에 해당하는 비디오 신호는 표시 패널에 입력된다. 추가로, 전자 데이터가 동화상 데이터인 경우에, 신호들은 유사한 방식으로 입력된다. 그 때, 판별 신호는 또한 DC-DC 변환 회로(101)에 입력되고 도 8a 및 도 8b에 도시된 멀티플렉서(MUX)를 제어하기 위한 외부 신호(HC-MODE)로서 사용될 수 있다. 이러한 방식으로, 마이크로프로세서(103)는 DC-DC 변환 회로(101)와 표시 패널 모두에 의해 사용될 수 있다.
연속하는 전자 데이터 사이의 차이가 계산되고 사전 결정된 기준값과 같거나 기준값보다 클 때, 데이터는 동화상을 위한 것으로 판정되고; 반면에 차이가 기준값보다 작을 때, 데이터는 정지 화상을 위한 것으로 판정된다는 것을 유념해야 한다. 판정은 콤퍼레이터 등에 의해 이뤄질 수 있다.
표시 패널에서, 트랜지스터(Ts)의 온/오프 상태는 판별 신호에 따라서 구동 회로(GD)에 의해 제어된다. 게다가, 구동 회로(SD)는 비디오 신호에 따라서 화소(PX) 상의 기입을 수행한다. 구동 회로(GD) 및 구동 회로(SD)를 제어하기 위한 회로가 제공될 수 있고; 회로는 판별 신호에 따라서 구동 회로(GD) 및 구동 회로(SD)에 스타트 신호, 클록 신호, 및 전력 공급 전압을 출력한다는 것을 유념해야 한다.
제 1 구동은 정지 화상에 적용되고, 비디오 신호는 1 내지 600초의 간격들로 화소(PX)에 기입된다. 한편, 제 2 구동은 동화상에 적용되고, 비디오 신호는 1/60초 미만의 간격들로 화소(PX)에 기입된다.
추가로, DC-DC 변환 회로(101)에서, 멀티플렉서(MUX)는 판별 신호에 따라서 제어되고, 제 1 동작 또는 제 2 동작이 선택된다. 정지 화상을 나타내는 판별 신호가 입력될 때, 도 8a의 제 1 동작이 수행되고 출력 신호(Vout)가 생성된다. 동화상을 나타내는 판별 신호가 입력될 때, 도 8b의 제 2 동작이 수행되고 출력 신호(Vout)가 생성된다.
상술된 바와 같이, DC-DC 변환 회로(101)의 동작은 표시 패널의 부하량에 따라서 스위칭될 수 있고 따라서 DC-DC 변환 회로(101)는 표시 패널이 작은 부하에 의해 제 1 구동(정지 화상을 표시함)을 수행할 때 제 1 동작(히스테리시스 동작)을 수행하고, 표시 패널이 큰 부하에 의해 제 2 구동(동화상을 표시함)을 수행할 때 제 2 동작(PWM 제어)을 수행한다.
이 실시예는 임의의 다른 실시예들과 적절하게 조합되어 실시될 수 있다.
(실시예 5)
이 실시예에서, 개시된 발명의 하나의 실시예인 반도체 장치 내에 포함되는 트랜지스터의 예가 설명될 것이다. 특히, 채널 형성 영역이 산화물 반도체층을 사용하여 형성되는 트랜지스터, 즉, 산화물 반도체층을 포함하는 트랜지스터의 예가 설명될 것이다.
이 실시예에서 설명되는 트랜지스터에서, 채널 형성 영역은 산화물 반도체층을 사용하여 형성된다. 산화물 반도체층은 전기적으로 진성(i-형) 또는 실질적으로 진성으로 고순도화되어 있다. 고순도화는 다음의 개념들을 의미한다: n-형 불순물인 수소가 산화물 반도체로부터 제거되어 산화물 반도체가 가능한 한 적게 주성분들 이외의 불순물들을 함유하고, 산화물 반도체의 주성분들 중 하나인 산소가 산화물 반도체층에 공급되어 산화물 반도체층 내의 산소 결핍에 기인하는 결함들을 감소시킨다.
고순도화된 산화물 반도체 내의 캐리어들의 수는 매우 적고, 캐리어 농도는 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만이다. 여기서, 1×1011/cm3 미만의 캐리어 농도를 가진 반도체는 진성(i-형) 반도체로 칭하고, 1×1011/cm3 이상 1×1012/cm3 미만의 캐리어 농도를 갖는 반도체는 실질적으로 진성(실질적으로 i-형) 반도체로 칭한다.
산화물 반도체 내의 캐리어들의 수가 매우 적기 때문에, 트랜지스터의 오프-상태 전류는 매우 낮을 수 있다. 예를 들어, 고순도화된 산화물 반도체층을 포함하는 트랜지스터에서, 실온에서의 오프-상태 전류(1μm의 채널 폭 당)는 1aA/μm(1×10-18A/μm) 이하일 수 있고, 또한 100zA/μm(1×10-19A/μm) 이하일 수 있다.
오프-상태 전류는 채널 형성 영역이 산화물 반도체층 내에 포함된 수소를 제거함으로써 그리고 산화물 반도체층 내의 산소 결핍에 기인한 결함들을 감소시키기 위해 산소를 공급함으로써 고순도화된 산화물 반도체층을 사용하여 형성되는 트랜지스터에서 매우 낮을 수 있다. 그러므로, 트랜지스터의 소스 및 드레인 중 하나에 저장되는 전하는 장시간 동안 보유될 수 있다.
채널 형성 영역이 산화물 반도체층을 사용하여 형성되는 트랜지스터의 구조 및 제작 방법의 예가 도 11a 내지 도 11d를 참조하여 설명될 것이다.
도 11a 내지 도 11d는 채널 형성 영역이 산화물 반도체층을 사용하여 형성되는 트랜지스터의 구조 및 제작 프로세스의 예를 도시한 단면도이다.
도 11d에 도시된 트랜지스터는 도전층(401), 절연층(402), 산화물 반도체층(403), 도전층(405), 및 도전층(406)을 포함한다.
도전층(401)은 기판(400) 위에 제공된다. 절연층(402)은 도전층(401) 위에 제공된다. 산화물 반도체층(403)은 절연층(402)을 개재하여 도전층(401) 위에 제공된다. 도전층(405) 및 도전층(406)은 각각 산화물 반도체층(403)의 부분 위에 제공된다.
산화물 반도체층(403)의 상면의 부분(도전층(405) 및 도전층(406)이 제공되지 않은 산화물 반도체층(403)의 부분)은 산화물 절연층(407)과 접촉한다. 보호 절연층(409)은 산화물 절연층(407) 위에 제공된다.
도 11d에 도시된 트랜지스터는 보텀-게이트형 구조를 갖고 또한 역스태거드형 트랜지스터로서 지칭된다. 게다가, 트랜지스터는 채널-에치(channel-etch)형 구조와 싱글-게이트형 구조를 갖는다. 그러나, 트랜지스터의 구조는 상기의 것들로 제한되지 않는다. 예를 들어, 트랜지스터는 보텀-게이트형 구조 대신에 탑-게이트형 구조, 채널-에치형 구조 대신에 채널 보호형 구조, 및/또는 싱글-게이트형 구조 대신에 멀티-게이트형 구조를 가질 수 있다.
트랜지스터를 제작하기 위한 공정이 도 11a 내지 도 11d를 참조하여 이하에 설명될 것이다.
먼저, 기판(400)이 준비되고, 제 1 도전막이 기판(400) 위에 형성된다. 차후의 제작 단계들을 견딜 수 있는 한 기판(400)에 대한 제한은 없다. 기판(400)의 예들로는 유리 기판과 같은 절연 기판, 실리콘 기판과 같은 반도체 기판, 금속 기판과 같은 도전성 기판, 및 플라스틱 기판과 같은 가요성 기판이 있다. 게다가, 절연층은 기판(400) 위에 제공될 수 있다. 그러한 경우에, 절연층은 기판으로부터 불순물들의 확산을 방지하는 베이스(base) 역할을 한다. 예를 들어, 베이스 역할을 하는 절연층은 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등의 절연층을 사용하여, 단층 구조 또는 두 개의 층들 이상을 포함하는 적층 구조로 형성될 수 있다. 절연층은 가능한 한 적게 수소 및 물을 함유하는 것이 바람직하다는 것을 유념해야 한다.
제 1 도전막의 예들은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료의 막, 및 주성분으로서 임의의 금속 재료들을 함유하는 합금 재료의 막이다. 대안으로, 제 1 도전막은 제 1 도전막에 도포될 수 있는 임의의 재료들의 적층일 수 있다.
다음에, 제 1 포토리소그래피 공정이 수행된다: 제 1 레지스트 마스크는 제 1 도전막 위에 형성되고, 제 1 도전막은 도전층(401)을 형성하도록 제 1 레지스트 마스크를 사용하여 선택적으로 에칭되고, 제 1 레지스트 마스크는 제거된다. 도전층(401)은 트랜지스터의 게이트 전극으로서 역할을 한다.
그리고, 절연층(402)은 도전층(401) 위에 형성된다. 절연층(402)은 트랜지스터의 게이트 절연층으로서 역할을 한다. 절연층(402)으로서, 예를 들어, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화질화 알루미늄층, 질화 산화 알루미늄층, 또는 산화 하프늄층이 사용될 수 있다. 대안으로, 절연층(402)은 절연층(402)에 적용 가능한 임의의 재료들의 적층일 수 있다.
예를 들어, 절연층(402)은 고밀도 플라즈마 CVD에 의해 절연막을 증착함으로써 형성될 수 있다. 예를 들어, 마이크로파(예를 들어, 2.45GHz의 주파수)를 사용하는 고밀도 플라즈마 CVD는 높은 브레이크다운 전압 및 고품질의 치밀한 절연막이 증착될 수 있기 때문에 바람직하다. 고품질의 절연층이 고밀도 플라즈마 CVD에 의해 절연막을 증착함으로써 형성될 때, 트랜지스터의 게이트 절연층과 채널 형성층 사이의 계면 상태 밀도는 감소될 수 있고 계면 특성이 양호하게 될 수 있다.
대안으로, 절연층(402)은 스퍼터링, 플라즈마 CVD 등에 의해 형성될 수 있다. 또한, 열처리는 절연층(402)의 형성 후에 수행될 수 있다. 열처리는 절연층(402)의 품질 및 절연층(402)과 산화물 반도체 사이의 계면 특성을 향상시킬 수 있다.
다음에, 두께 범위가 2nm 내지 200nm, 바람직하게는 5nm 내지 30nm인 산화물 반도체막(530)이 절연층(402) 위에 형성된다. 예를 들어, 산화물 반도체막(530)은 스퍼터링에 의해 형성될 수 있다.
산화물 반도체막(530)의 형성 전에, 절연층(402)의 표면 상에 부착되는 분상 물질들(또한 입자들 또는 먼지로 지칭됨)이 아르곤 가스가 도입되고 플라즈마가 생성되는 역스퍼터링에 의해 제거되는 것이 바람직하다는 것을 유념해야 한다. 역스퍼터링은 타겟 측에 전압을 인가하지 않고 아르곤 분위기에서 RF 전원을 사용하여 전압이 기판 측에 인가되고 플라즈마가 기판 부근에서 생성되어 기판 표면이 개질되는 방법이다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기, 산소 분위기 등이 사용될 수 있음을 유념해야 한다.
산화물 반도체막(530)은 In-Sn-Ga-Zn-O계 산화물 반도체, In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용하여 형성될 수 있다. 여기서, In-Ga-Zn-O계 산화물 반도체는 적어도 In, Ga, 및 Zn을 함유하는 산화물 반도체이고, 그 조성비에는 특별한 제한이 없다. 또한, In-Ga-Zn-O계 산화물 반도체는 In, Ga, 및 Zn 이외의 원소를 함유할 수 있다. 상기 산화물 반도체들은 SiO2를 함유할 수 있다.
게다가, 산화물 반도체막(530)은 화학식, InMO3(ZnO)m (m>0)으로 표기되는 산화물 반도체를 사용하여 형성될 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택되는 금속 원소들 중 하나 이상을 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co일 수 있다.
예를 들어, 산화물 반도체막(530)은 In-Ga-Zn-O계 산화물 타겟을 사용하여 스퍼터링에 의해 형성될 수 있다(도 11a 참조). 산화물 반도체막(530)이 형성되는 분위기는 희가스(일반적으로 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기일 수 있다.
산화물 반도체막(530)을 형성하기 위해 사용되는 스퍼터링 가스로서, 예를 들어, 수소, 물, 수산기, 또는 수소화물과 같은 불순물들이 제거된 고순도 가스를 사용하는 것이 바람직하다.
다음에, 제 2 포토리소그래피 공정이 수행된다: 제 2 레지스트 마스크는 산화물 반도체막(530) 위에 형성되고, 산화물 반도체막(530)은 산화물 반도체막(530)을 섬 형상의 산화물 반도체층(403)으로 가공하기 위해서 제 2 레지스트 마스크를 사용하여 선택적으로 에칭되고, 제 2 레지스트 마스크가 제거된다.
예를 들어, 드라이 에칭, 웨트 에칭, 또는 드라이 에칭 및 웨트 에칭 모두가 산화물 반도체막(530)의 에칭을 위해 사용될 수 있다.
다음에, 산화물 반도체층은 제 1 열처리를 받게 된다. 제 1 열처리에 의해, 산화물 반도체층의 탈수화 또는 탈수소화가 실시될 수 있다. 제 1 열처리의 온도는 400℃ 이상 및 기판의 변형점 미만이다(도 11b 참조).
열처리를 위해 사용되는 열처리 장치는 전기로에 제한되지 않고 저항 발열체(resistance heating element)와 같은 발열체로부터 열전도 또는 열복사에 의해 물체를 가열하기 위한 장치일 수 있다. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치와 같은 RTA(rapid thermal annealing) 장치가 열처리 장치로서 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출되는 빛(전자파)의 복사에 의해 물체를 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하는 열처리를 위한 장치이다. 고온 가스의 예는 질소 또는 아르곤과 같은 희가스와 같이 열처리에 의해 물체와 반응하지 않는 비활성 가스이다.
예를 들어, 제 1 열처리로서, GRTA는 다음의 방식으로 수행될 수 있다: 기판이 650℃ 내지 700℃의 고온으로 가열된 비활성 가스로 이동되고, 몇 분 동안 가열되고, 가열된 비활성 가스로부터 이동된다.
또한, 제 1 열처리가 전기로에 의해 산화물 반도체층 상에서 수행된 후에, 6N 순도 이상(바람직하게는 7N 순도 이상)의 고순도 산소 가스 또는 N2O 가스는 온도가 열처리 온도로부터 유지되거나 또는 감소되는 동안 동일한 전기로에 도입될 수 있다. 그러한 경우에, 산소 가스 또는 N2O 가스는 물, 수소 등을 함유하지 않는 것이 바람직하다. 산소 가스 또는 N2O 가스의 영향에 의해, 탈수화 또는 탈수소화 처리에 의해 불순물들을 제거하는 단계를 통해 감소되었던 산소가 공급되고; 따라서, 산화물 반도체층(403)은 고순도화될 수 있다.
다음에, 제 2 도전막이 절연층(402) 및 산화물 반도체층(403) 위에 형성된다.
제 2 도전막으로서, 예를 들어, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 금속 재료 또는 주성분으로서 임의의 금속 재료들을 함유하는 합금 재료의 막이 사용될 수 있다.
대안으로, 도전성 금속 산화물을 함유하는 층은 제 2 도전막으로서 사용될 수 있다. 도전성 금속 산화물의 예들은 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 및 산화 주석 합금(In2O3―SnO2, ITO로서 지칭됨), 산화 인듐 및 산화 아연 합금(In2O3―ZnO), 및 산화 실리콘을 함유하는 이러한 금속 산화물이다.
제 2 도전막은 제 2 도전막에 적용 가능한 막들을 적층함으로써 형성될 수 있다.
이어서, 제 3 포토리소그래피 공정이 수행된다: 제 3 레지스트 마스크는 제 2 도전막 위에 형성되고, 제 2 도전막은 도전층들(405, 406)을 형성하도록 제 3 레지스트 마스크를 사용하여 선택적으로 에칭되고, 제 3 레지스트 마스크가 제거된다(도 11c 참조). 도전층들(405, 406)은 각각 트랜지스터의 소스 전극 또는 드레인 전극으로서 역할을 한다.
다음에, 산화물 절연층(407)은 산화물 반도체층(403), 도전층(405), 및 도전층(406) 위에 형성된다. 이 때, 산화물 절연층(407)은 산화물 반도체층(403)의 상면의 부분과 접촉하여 형성된다.
산화물 절연층(407)은 물 또는 수소와 같은 불순물이 산화물 절연층(407) 내로 도입되지 않는 방법, 스퍼터링과 같은 방법을 사용하여 적어도 1nm의 두께로 형성될 수 있다. 수소가 산화물 절연층(407)에 혼입되면, 산화물 반도체층으로의 수소의 진입 또는 수소에 의한 산화물 반도체층 내의 산소의 추출은 낮은 저항을 갖도록(n-형 도전율을 갖도록) 산화물 반도체층의 백채널(backchannel)을 야기할 수 있어 기생 채널(parasitic channel)이 형성될 수 있다. 그러므로, 가능한 한 수소를 적게 함유하는 산화물 절연층(407)을 형성하기 위해서, 수소가 사용되지 않는 방법을 산화물 절연층(407)을 형성하기 위해 이용하는 것이 바람직하다.
예를 들어, 200nm 두께의 산화 실리콘막은 스퍼터링에 의해 산화물 절연층(407)으로서 형성될 수 있다. 증착할 때 기판 온도는 실온 내지 300℃ 범위이다. 산화물 절연층(407)이 형성되는 분위기의 예들은 희가스(일반적으로 아르곤) 분위기, 산소 분위기, 및 희가스와 산소의 혼합 분위기이다.
산화물 절연층(407)을 형성하기 위한 타겟으로서, 예를 들어, 산화 실리콘 타겟 또는 실리콘 타겟이 사용될 수 있다. 산화물 반도체층(407)을 형성하기 위해 사용되는 스퍼터링 가스로서, 예를 들어, 수소, 물, 수산기, 또는 수소화물과 같은 불순물들이 제거된 고순도 가스가 사용되는 것이 바람직하다.
산화물 절연층(407)이 형성되기 전에, N2O, N2, Ar 등의 가스를 사용하는 플라즈마 처리는 산화물 반도체층(403)의 노출된 표면 상에 부착된 물 등을 제거하도록 수행될 수 있다. 플라즈마 처리가 수행되는 경우에, 산화물 반도체층(403)의 상면의 부분과 접촉하는 산화물 절연층(407)은 공기에 노출되지 않고 형성되는 것이 바람직하다.
게다가, 산화물 절연층(407)이 형성된 후에, 제 2 열처리(바람직하게는 200℃ 내지 400℃ 범위의 온도, 예를 들어, 250℃ 내지 350℃ 범위의 온도)는 비활성 가스 분위기 또는 산소 가스 분위기에서 수행될 수 있다. 예를 들어, 제 2 열처리는 질소 분위기에서 한 시간 동안 250℃에서 수행될 수 있다. 제 2 열처리에서, 열은 산화물 반도체층(403)의 상면의 부분이 산화물 절연층(407)과 접촉하는 동안 인가된다.
많은 결함들을 갖는 산화 실리콘층이 산화물 절연층(407)으로서 사용될 때, 산화물 반도체층(403) 내에 함유된 수소, 수분, 수산기, 또는 수소화물과 같은 불순물들은 산화 실리콘층의 형성 후에 수행되는 열처리에 의해 산화물 절연층(407)으로 확산되어, 산화물 반도체층 내에 함유된 불순물들은 더욱 감소될 수 있다. 산소 또는 할로겐(예를 들어, 불소 또는 염소)을 사용하는 도핑 처리는 제 2 열처리 후에 수행될 수 있음을 유념해야 한다. 도핑 처리에 대해, 유도 결합 플라즈마(inductively coupled plasma)에 의한 플라즈마 도핑을 이용하는 것이 바람직하다. 도핑 처리에 의해, 산화물 반도체층(403) 내의 수소가 산소 또는 할로겐에 의해 추출되고 제거된다. 또한, 도핑 처리는 제 2 열처리 전, 산화물 절연층(407)의 형성 전, 도전층들(405, 406)의 형성 전, 제 1 열처리 전, 또는 산화물 반도체층(403)의 형성 전에 수행될 때 유사한 효과를 생산할 수 있다. 게다가, 도핑이 마이크로파(예를 들어, 2.45GHz의 주파수)를 사용하여 생성되는 고밀도 플라즈마에 의해 수행될 때, 산화물 반도체층(403)과 절연층(402) 사이의 계면 상태 밀도가 감소될 수 있고 계면 특성이 양호하게 될 수 있다.
보호 절연층(409)은 또한 산화물 절연층(407) 위에 형성될 수 있다. 보호 절연층(409)으로서, 예를 들어, 질화 실리콘층, 질화 알루미늄층, 질화 산화 실리콘층, 또는 질화 산화 알루미늄층과 같은 무기 절연층이 사용될 수 있다. 대안으로, 보호 절연층(409)은 보호 절연층(409)에 적용 가능한 임의의 재료들의 적층일 수 있다. 예를 들어, 보호 절연층(409)은 RF 스퍼터링에 의해 형성될 수 있다. RF 스퍼터링은 높은 생산성 때문에 보호 절연층(409)의 막 형성 방법으로서 사용되는 것이 바람직하다.
보호 절연층(409)이 형성된 후에, 열처리가 또한 1 시간 내지 30 시간 동안 100℃ 및 200℃로 대기 중에서 수행될 수 있다. 이 열처리는 고정된 가열 온도에서 수행될 수 있다. 대안으로, 가열 온도에서의 다음의 변화는 반복적으로 복수 회 행해질 수 있다: 가열 온도는 실온으로부터 100℃ 내지 200℃의 온도로 상승되고 이어서 실온으로 떨어진다.
상기 단계들을 통해, 수소, 수분, 수산기, 또는 수화물(또한 수소 화합물로서 지칭됨)과 같은 불순물들은 산화물 반도체층으로부터 제거될 수 있고, 또한, 산소가 산화물 반도체층에 공급될 수 있다. 따라서, 산화물 반도체층은 고순도화될 수 있다. 고순도화된 산화물 반도체층을 포함한 트랜지스터는 상기 공정을 통해 제작된다.
트랜지스터의 구조는 도 11d에 도시된 것에 제한되지 않는다는 것을 유념해야 한다. 도 11d의 트랜지스터는 보텀-게이트형 구조, 채널-에치형 구조, 및 싱글-게이트형 구조를 갖는다. 대안으로, 트랜지스터는 탑-게이트형 구조를 가질 수 있다. 게다가, 트랜지스터는 채널-에치형 구조 대신에 채널 보호형 구조 및/또는 싱글-게이트형 구조 대신에 멀티-게이트형 구조를 가질 수 있다. 트랜지스터가 다른 구조를 가질 때에도, 트랜지스터 내에 포함된 층들은 도 11d의 트랜지스터 내의 층들을 형성하기 위한 방법들을 사용하여 적절하게 형성될 수 있다.
이 실시예에서 고순도화된 산화물 반도체층을 포함하는 트랜지스터는 12시간 동안 2×106 V/cm, 85℃로 바이어스 온도 테스트(bias temperature test;BT test)를 받게 되었다. 그 결과, 트랜지스터가 안정한 전기적 특성들을 갖는다고 암시한 트랜지스터의 전기적 특성들이 거의 변하지 않았다.
이 실시예에서 고순도화된 산화물 반도체층의 캐리어 농도는 1×1012/cm3 미만일 수 있고 더욱이 1×1011/cm3 미만일 수 있다; 따라서, 온도 변화에 기인한 특성들의 변화는 억제될 수 있다.
이 실시예에서 고순도화된 산화물 반도체층을 포함하는 트랜지스터는 실리콘 등을 함유한 트랜지스터보다 훨씬 낮은 오프-상태 전류의 전기적 특성들을 갖는다. 예를 들어, 고순도화된 산화물 반도체층을 포함하는 트랜지스터에서, 실온에서 오프-상태 전류(1μm의 채널 폭 당)는 1aA/μm(1×10-18A/μm) 이하, 또한 100zA/μm(1×10-19A/μm) 이하일 수 있다.
이 실시예에서 고순도화된 산화물 반도체층을 포함하는 트랜지스터에서, 오프-상태 전류는 온도가 변할 때에도 상술된 제한 값을 초과하지 못한다. 예를 들어, 트랜지스터의 오프-상태 전류는 트랜지스터의 온도가 150℃일 때에도 100zA/μm 이하일 수 있다.
기술된 바와 같이, 오프-상태 전류는 채널 형성 영역이 고순도화된 산화물 반도체층을 사용하여 형성되는 트랜지스터에서 매우 낮을 수 있다. 그러므로, 트랜지스터의 소스 및 드레인 중 하나에 저장된 전하는 장기간 동안 보유될 수 있다.
예를 들어, 상기 트랜지스터가 도 10b의 화소(PX) 내의 트랜지스터(Ts)로서 사용될 때, 트랜지스터(Ts)의 오프-상태 전류에 기인한 화소의 표시 상태에서의 변화는 억제될 수 있고; 따라서, 비디오 신호의 하나의 기입 동작에 상응하는 유닛 화소의 보유 기간은 더 길어질 수 있다. 그러므로, 비디오 신호들의 기입 동작들 사이의 간격은 길어질 수 있다. 예를 들어, 비디오 신호들의 기입 동작들 사이의 간격은 1초 이상, 바람직하게는 60초 이상, 더욱 바람직하게는 600초 이상일 수 있다. 게다가, 비디오 신호가 기입되지 않을 때, 비디오 신호를 기입할 때 동작하는 회로가 정지될 수 있다; 따라서, 전력 소비는 비디오 신호들의 기입 동작들 사이의 간격이 더 길 때 더욱 감소될 수 있다. 즉, 표시 패널의 부하는 감소될 수 있다.
게다가, 상기 트랜지스터가 도 1a 등에서 DC-DC 변환 회로(101)에서 트랜지스터(Tr)로서 사용될 때, 오프-상태 전류는 매우 낮을 수 있고, 따라서 DC-DC 변환 회로(101)의 출력 신호가 안정될 수 있다. 즉, DC-DC 변환 회로(101)의 신뢰성이 향상될 수 있다.
이 실시예는 임의의 다른 실시예들과 적절하게 조합되어 실시될 수 있다.
본 출원은 2010년 5월 21일 일본 특허청에 제출된 일본 특허 출원 제2010-116938호에 기초하고, 그 전체 내용은 참조로써 여기에 통합된다.
101: DC-DC 변환 회로
103: 마이크로프로세서
105: 변환 회로
107: 제어 회로
109: 비교 회로
111: 논리 회로
113: 증폭 회로
115: 부하
221: 콤퍼레이터
222: 콤퍼레이터
223: 인버터
224: 인버터
225: NOR 게이트
226: NOR 게이트
400: 기판
401: 도전층
402: 절연층
403: 산화물 반도체층
405: 도전층
406: 도전층
407: 산화물 절연층
409: 보호 절연층
530: 산화물 반도체막

Claims (26)

  1. DC-DC 변환 회로를 포함하는 반도체 장치에 있어서,
    상기 DC-DC 변환 회로는:
    배선과;
    소스 및 드레인을 포함하는 트랜지스터를 포함하는 변환 회로와;
    상기 변환 회로의 출력 단자에 전기적으로 접속되는 증폭 회로와;
    제 1 기준 전위를 위한 제 1 입력 단자, 제 2 기준 전위를 위한 제 2 입력 단자, 및 상기 증폭 회로의 출력 단자에 전기적으로 접속되는 제 3 입력 단자를 포함하는 히스테리시스 콤퍼레이터(hysteresis comparator)와;
    상기 히스테리시스 콤퍼레이터의 출력 단자에 전기적으로 접속되는 제 1 입력 단자, 상기 배선에 전기적으로 접속되는 제 2 입력 단자, 및 상기 트랜지스터의 게이트에 전기적으로 접속되는 출력 단자를 포함하는 논리 회로를 포함하고,
    상기 변환 회로의 상기 출력 단자는 상기 증폭 회로를 통해 상기 히스테리시스 콤퍼레이터의 상기 제 3 입력 단자에 전기적으로 접속되는, 반도체 장치.
  2. 표시 장치에 있어서:
    구동 회로와;
    상기 구동 회로에 전기적으로 접속되는 DC-DC 변환 회로를 포함하고,
    상기 DC-DC 변환 회로는:
    배선과;
    소스 및 드레인을 포함하는 트랜지스터를 포함하는 변환 회로와;
    상기 변환 회로의 출력 단자에 전기적으로 접속되는 증폭 회로와;
    상기 변환 회로의 상기 출력 단자에 전기적으로 접속되는 제 1 입력 단자 및 상기 증폭 회로의 출력 단자에 전기적으로 접속되는 제 2 입력 단자를 포함하는 제 1 멀티플레서와;
    제 1 기준 전위를 위한 제 1 입력 단자, 제 2 기준 전위를 위한 제 2 입력 단자, 및 상기 제 1 멀티플렉서의 출력 단자에 전기적으로 접속되는 제 3 입력 단자를 포함하는 히스테리시스 콤퍼레이터와;
    상기 히스테리시스 콤퍼레이터의 출력 단자에 전기적으로 접속되는 제 1 입력 단자, 상기 배선에 전기적으로 접속되는 제 2 입력 단자, 및 상기 트랜지스터의 게이트에 전기적으로 접속되는 출력 단자를 포함하는 논리 회로를 포함하는, 표시 장치.
  3. DC-DC 변환 회로를 포함하는 반도체 장치에 있어서,
    상기 DC-DC 변환 회로는:
    배선과;
    소스 및 드레인을 포함하는 트랜지스터를 포함하는 변환 회로와;
    상기 변환 회로의 출력 단자에 전기적으로 접속되는 증폭 회로와;
    상기 변환 회로의 상기 출력 단자에 전기적으로 접속되는 제 1 입력 단자 및 상기 증폭 회로의 출력 단자에 전기적으로 접속되는 제 2 입력 단자를 포함하는 제 1 멀티플렉서와;
    제 1 기준 전위를 위한 제 1 입력 단자, 제 2 기준 전위를 위한 제 2 입력 단자, 및 상기 제 1 멀티플렉서의 출력 단자에 전기적으로 접속되는 제 3 입력 단자를 포함하는 히스테리시스 콤퍼레이터와;
    상기 히스테리시스 콤퍼레이터의 출력 단자에 전기적으로 접속되는 제 1 입력 단자, 및 상기 배선에 전기적으로 접속되는 제 2 입력 단자를 포함하는 논리 회로와;
    상기 논리 회로의 출력 단자에 전기적으로 접속되는 제 1 입력 단자, 상기 히스테리시스 콤퍼레이터의 상기 출력 단자에 전기적으로 접속되는 제 2 입력 단자, 및 상기 트랜지스터의 게이트에 전기적으로 접속되는 출력 단자를 포함하는 제 2 멀티플렉서를 포함하는, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 배선은 클록 신호를 전송하는, 표시 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 배선은 클록 신호를 전송하는, 반도체 장치.
  6. 제 2 항에 있어서,
    상기 배선은 마이크로프로세서에 전기적으로 접속되는, 표시 장치.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 배선은 마이크로프로세서에 전기적으로 접속되는, 반도체 장치.
  8. 제 2 항에 있어서,
    상기 논리 회로는 AND 회로인, 표시 장치.
  9. 제 1 항 또는 제 3 항에 있어서,
    상기 논리 회로는 AND 회로인, 반도체 장치.
  10. 제 2 항에 있어서,
    화소 내에 제 2 트랜지스터를 추가로 포함하고, 상기 제 2 트랜지스터는 산화물 반도체층을 포함하는, 표시 장치.
  11. 제 3 항에 있어서,
    상기 반도체 장치는 표시 장치이고, 상기 DC-DC 변환 회로에 전기적으로 접속되는 구동 회로를 추가로 포함하는, 반도체 장치.
  12. 제 1 항 또는 제 3 항에 있어서,
    상기 반도체 장치는 화소 내에 제 2 트랜지스터를 포함하는 표시 장치이고, 상기 제 2 트랜지스터는 산화물 반도체층을 포함하는, 반도체 장치.
  13. 제 1 항에 있어서,
    상기 DC-DC 변환 회로의 출력 단자에 전기적으로 접속되는 부하를 추가로 포함하고,
    상기 히스테리시스 콤퍼레이터의 상기 제 3 입력 단자는 상기 부하에 입력된 신호에 따라서, 상기 변환 회로의 상기 출력 단자에 전기적으로 접속되는, 반도체 장치.
  14. 제 2 항에 있어서,
    상기 히스테리시스 콤퍼레이터의 상기 제 3 입력 단자는 상기 구동 회로에 입력된 신호에 따라서, 상기 변환 회로의 상기 출력 단자에 전기적으로 접속되는, 표시 장치.
  15. 제 3 항에 있어서,
    상기 제 1 멀티플렉서의 제 3 입력 단자 및 상기 제 2 멀티플렉서의 제 3 입력 단자가 제어 배선에 접속되는, 반도체 장치.
  16. 제 1 항에 있어서,
    상기 논리 회로의 상기 출력 단자와 상기 트랜지스터의 상기 게이트 사이에 제 2 멀티플렉서가 놓이는, 반도체 장치.
  17. 제 2 항에 있어서,
    상기 논리 회로의 상기 출력 단자와 상기 트랜지스터의 상기 게이트 사이에 제 2 멀티플렉서가 놓이는, 표시 장치.
  18. 제 1 항에 있어서,
    상기 히스테리시스 콤퍼레이터는 상기 변환 회로의 출력을 상기 제 1 기준 전위 또는 상기 제 2 기준 전위와 비교하고, 상기 논리 회로는 상기 히스테리시스 콤퍼레이터의 출력과 클록 신호 사이에서 연산 동작을 수행하고,
    상기 변환 회로에서, 상기 트랜지스터는 상기 논리 회로의 출력에 따라서 상기 트랜지스터의 상기 소스 및 상기 드레인을 통해 흐르는 전류를 제어하고, 상기 변환 회로의 상기 출력은 상기 트랜지스터의 상기 소스 및 상기 드레인을 통해 흐르는 상기 전류에 따라서 생성되는, 반도체 장치.
  19. 제 2 항에 있어서,
    상기 히스테리시스 콤퍼레이터는 상기 변환 회로의 출력을 상기 제 1 기준 전위 또는 상기 제 2 기준 전위와 비교하고, 상기 논리 회로는 상기 히스테리시스 콤퍼레이터의 출력과 클록 신호 사이에서 연산 동작을 수행하고,
    상기 변환 회로에서, 상기 트랜지스터는 상기 논리 회로의 출력에 따라서 상기 트랜지스터의 상기 소스 및 상기 드레인을 통해 흐르는 전류를 제어하고, 상기 변환 회로의 상기 출력은 상기 트랜지스터의 상기 소스 및 상기 드레인을 통해 흐르는 상기 전류에 따라서 생성되고,
    표시부의 화소가 상기 변환 회로의 상기 출력에 따라서 구동되는, 표시 장치.
  20. 제 3 항에 있어서,
    상기 반도체 장치는 제 1 동작 및 제 2 동작 중 하나를 수행하고, 상기 제 1 동작에서, 상기 히스테리시스 콤퍼레이터는 상기 변환 회로의 출력을 상기 제 1 기준 전위 또는 상기 제 2 기준 전위와 비교하고, 상기 논리 회로는 상기 히스테리시스 콤퍼레이터의 출력과 클록 신호 사이에서 연산 동작을 수행하고, 상기 제 2 동작에서, 상기 증폭 회로는 상기 변환 회로의 상기 출력과 제 3 기준 전위 사이의 차이를 증폭하고, 상기 히스테리시스 콤퍼레이터는 상기 증폭 회로의 출력과 삼각파 신호를 비교하고,
    상기 변환 회로에서, 상기 트랜지스터는 상기 제 1 동작을 통한 상기 논리 회로의 출력 또는 상기 제 2 동작을 통한 상기 히스테리시스 콤퍼레이터의 상기 출력에 따라서 상기 트랜지스터의 상기 소스 및 상기 드레인을 통해 흐르는 전류를 제어하고, 상기 변환 회로의 상기 출력은 상기 트랜지스터의 상기 소스 및 상기 드레인을 통해 흐르는 상기 전류에 따라서 생성되는, 반도체 장치.
  21. 제 1 항 또는 제 3 항에 있어서,
    상기 변환 회로는 상기 트랜지스터의 상기 소스 및 상기 드레인 중 하나와 상기 변환 회로의 상기 출력 단자에 접속되는 인덕터를 포함하는, 반도체 장치.
  22. 제 2 항에 있어서,
    상기 변환 회로는 상기 트랜지스터의 상기 소스 및 상기 드레인 중 하나와 상기 변환 회로의 상기 출력 단자에 접속되는 인덕터를 포함하는, 표시 장치.
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