JP6161339B2 - 昇圧型スイッチングレギュレータおよび半導体装置 - Google Patents

昇圧型スイッチングレギュレータおよび半導体装置 Download PDF

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Description

本発明は、昇圧型スイッチングレギュレータおよび昇圧型スイッチングレギュレータ用の半導体装置に関する。
昇圧型スイッチングレギュレータの一種であるチョッパ方式の昇圧型ＤＣ−ＤＣコンバータ（ブーストコンバータ）は、入力された直流をスイッチング素子によってパルス電流に細分化し、それをつなぎ合わせて必要な電圧の直流出力を得るものである。かかる昇圧型のＤＣ−ＤＣコンバータは、スイッチング素子、インダクタ（チョークコイル）、キャパシタ、ダイオード、スイッチング素子のオンオフを制御する制御回路により構成される。スイッチングレギュレータの最大のメリットは、おおよそ８０〜９８％と高い電力変換効率が得られる点にあり、電力変換回路としてスイッチングレギュレータを採用することで、消費電力を削減したり、発熱量を抑えたりすることが可能となる。
特許文献１には、スイッチングレギュレータの出力電圧を所定の基準電圧と比較し、これらの電圧の誤差に応じた誤差信号Ｖｅｒｒを生成する誤差増幅器と、スイッチングレギュレータの出力インダクタに流れるコイル電流に応じた検出信号を、誤差増幅器からの誤差信号と比較し、検出信号の値が誤差信号の値に達すると所定レベルとなるオフ信号を出力するコンパレータと、オフ信号が所定レベルとなると、スイッチング素子をオフし、クロック信号が所定レベルに遷移すると、スイッチング素子をオンする駆動部と、誤差増幅器から出力される誤差信号を、スイッチングレギュレータの出力電圧に応じたクランプ値にてクランプするクランプ回路と、を備えたスイッチングレギュレータが記載されている。
特許文献２には、マイクロプロセッサ、誘導素子、トランジスタ、ヒステリシスコンパレータおよび論理回路を有する直流変換回路が記載されている。この直流変換回路では、ヒステリシスコンパレータが 直流変換回路の出力信号と第１の基準電位又は第２の基準電位とを比較し、論理回路がヒステリシスコンパレータの出力信号とマイクロプロセッサのクロック信号とを演算し、トランジスタが論理回路の出力信号に応じて誘導素子に流れる電流を制御し、誘導素子に流れる電流に応じて直流変換回路の出力信号を生成する。
特開２００９−１３６０６４号公報 特開２０１２−１０５８１号公報
昇圧型のスイッチングレギュレータには、スイッチング素子を駆動するゲート信号のデューティを固定とし、検出した出力電圧が目標電圧よりも小さい場合にはスイッチング素子にゲート信号を供給し、検出した出力電圧が目標電圧よりも大きい場合にはスイッチング素子にゲート信号を供給しないという制御方式がある。このような制御方式によれば、例えば出力電圧に応じてゲート信号のパルス幅を制御するＰＷＭ方式のスイッチングレギュレータと比較して回路規模を小さくすることが可能となる。
一般的にスイッチングレギュレータでは、制御方式にかかわらず、スイッチング素子によって直流電流を細かく切り刻むため、出力電圧に比較的大きなリップルを生じる。固定デューティ方式のスイッチングレギュレータでは、出力電圧に生じるリップルを低減させるべくスイッチング素子のオフ期間を確保しようとすると所望の出力電圧が得られない場合があり、リップルの低減が困難である。
そこで、本発明は、出力電圧のリップルを抑制することができる昇圧型スイッチングレギュレータおよび昇圧型スイッチングレギュレータ用の半導体装置を提供することを目的とする。
上記の目的を達成するために、本発明に係る昇圧型スイッチングレギュレータは、インダクタと整流素子とキャパシタとスイッチング素子と出力端子とを備えた昇圧型スイッチングレギュレータであって、前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成部と、前記出力端子から出力される出力電圧の大きさに応じた検出電圧を生成する検出電圧生成部と、前記検出電圧のレベルが所定値よりも低いとき、前記スイッチング素子に前記パルス信号を供給することにより前記スイッチング素子をオンオフして前記出力電圧を昇圧すると共に、前記検出電圧のレベルが前記所定値よりも高いとき、前記スイッチング素子への前記パルス信号の供給を停止して前記スイッチング素子をオフさせて前記出力電圧を降圧する出力電圧制御部と、前記パルス信号における連続する所定数のパルスが前記スイッチング素子に供給された場合に前記検出電圧のレベルを高電圧側にシフトさせ、前記出力電圧の昇圧期間における前記検出電圧のレベルを、前記出力電圧の降圧期間における前記検出電圧のレベルよりも高くする検出電圧レベルシフト部と、
を含む。
また、上記の目的を達成するために、本発明に係る他の昇圧型スイッチングレギュレータは、インダクタと整流素子とキャパシタとスイッチング素子と出力端子とを備えた昇圧型スイッチングレギュレータであって、前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成部と、前記出力端子から出力される出力電圧の大きさに応じた検出電圧を生成する検出電圧生成部と、前記検出電圧のレベルが基準電圧のレベルよりも低いとき、前記スイッチング素子に前記パルス信号を供給することにより前記スイッチング素子をオンオフして前記出力電圧を昇圧すると共に、前記検出電圧のレベルが前記基準電圧のレベルよりも高いとき、前記スイッチング素子への前記パルス信号の供給を停止して前記スイッチング素子をオフさせて前記出力電圧を降圧する出力電圧制御部と、前記パルス信号における連続する所定数のパルスが前記スイッチング素子に供給された場合に前記基準電圧のレベルを低電圧側にシフトさせ、前記出力電圧の昇圧期間における前記基準電圧のレベルを、前記出力電圧の降圧期間における前記基準電圧のレベルよりも低くする基準電圧レベルシフト部と、を含む。
また、上記の目的を達成するめに、本発明に係る半導体装置は、インダクタと整流素子とキャパシタとスイッチング素子と出力端子とを含む外部部品が接続される昇圧型スイッチングレギュレータ用の半導体装置であって、前記出力端子に接続される第１端子と、前記スイッチング素子に接続される第２端子と、前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成部と、前記第１端子に接続され、前記出力端子から出力される出力電圧の大きさに応じた検出電圧を生成する検出電圧生成部と、前記検出電圧のレベルが所定値よりも低いとき、前記第２端子を介して前記スイッチング素子に前記パルス信号を供給して前記スイッチング素子をオンオフして前記出力電圧を昇圧すると共に、前記検出電圧のレベルが前記所定値よりも高いとき、前記スイッチング素子への前記パルス信号の供給を停止して前記スイッチング素子をオフさせて前記出力電圧を降圧する出力電圧制御部と、前記パルス信号における連続する所定数のパルスが前記スイッチング素子に供給された場合に前記検出電圧のレベルを高電圧側にシフトさせ、前記出力電圧の昇圧期間における前記検出電圧のレベルを、前記出力電圧の降圧期間における前記検出電圧のレベルよりも高くする検出電圧レベルシフト部と、を含む。
また、上記目的を達成するために、本発明に係る他の半導体装置は、インダクタと整流素子とキャパシタとスイッチング素子と出力端子とを含む外部部品が接続される昇圧型スイッチングレギュレータ用の半導体装置であって、前記出力端子に接続される第１端子と、前記スイッチング素子に接続される第２端子と、前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成部と、前記第１端子に接続され、前記出力端子から出力される出力電圧の大きさに応じた検出電圧を生成する検出電圧生成部と、前記検出電圧のレベルが基準電圧のレベルよりも低いとき、前記第２端子を介して前記スイッチング素子に前記パルス信号を供給して前記スイッチング素子をオンオフして前記出力電圧を昇圧すると共に、前記検出電圧が前記基準電圧のレベルよりも高いとき、前記スイッチング素子への前記パルス信号の供給を停止して前記スイッチング素子をオフさせて前記出力電圧を降圧する出力電圧制御部と、前記パルス信号における連続する所定数のパルスが前記スイッチング素子に供給された場合に前記基準電圧のレベルを低電圧側にシフトさせ、前記出力電圧の昇圧期間における前記基準電圧のレベルを、前記出力電圧の降圧期間における前記基準電圧のレベルよりも低くする基準電圧レベルシフト部と、を含む。
本発明に係る昇圧型スイッチングレギュレータおよび昇圧型スイッチングレギュレータ用の半導体装置によれば、出力電圧のリップルを抑制することが可能となる。
本発明の比較例に係る昇圧型スイッチングレギュレータの構成を示すブロック図である。 本発明の比較例に係る昇圧型スイッチングレギュレータの動作を示すタイムチャートである。 本発明の第１の実施形態に係る昇圧型スイッチングレギュレータの構成を示すブロック図である。 本発明の第１の実施形態に係るシフトレジスタの動作を示すタイムチャートである。 本発明の第１の実施形態に係る昇圧型スイッチングレギュレータの動作を示すタイムチャートである。 図６（ａ）〜図６（ｃ）は、本発明の実施形態に係る昇圧型スイッチングレギュレータの部分的な構成を示すブロック図である。 図７（ａ）〜図７（ｄ）は、本発明の実施形態に係る昇圧型スイッチングレギュレータの部分的な構成を示すブロック図である。 本発明の第２の実施形態に係る昇圧型スイッチングレギュレータの部分的な構成を示すブロック図である。 本発明の第３の実施形態に係る昇圧型スイッチングレギュレータの構成を示すブロック図である。 本発明の第３の実施形態に係るシフトレジスタの動作を示すタイムチャートである。
以下、本発明の実施形態について説明する前に、比較例に係る昇圧型スイッチングレギュレータについて説明する。
図１は、デューティ一定のゲート信号を用いる固定デューティ方式を採用した本発明の比較例に係る昇圧型スイッチングレギュレータ１００（以下、単にレギュレータ１００とも称する）の構成を示すブロック図である。
レギュレータ１００は、パルス生成器１０、フリップフロップ１１、ＡＮＤゲート１２、第１の比較器１３、第２の比較器１４および抵抗素子Ｒ１〜Ｒ３を含む制御回路１０１と、電源入力端子１５、出力端子１６、スイッチング素子Ｑ１、インダクタ（チョークコイル）Ｌ１、ダイオードＤ１およびキャパシタＣ１を含む出力回路１０２と、を含んで構成されている。
制御回路１０１は、半導体集積回路として構成され、ＡＮＤゲート１２の出力端子が接続された第１端子５１と、抵抗素子Ｒ１の一端が接続された第２端子５２と、抵抗素子Ｒ２の一端が接続された第３端子５３と、を有している。出力回路１０２の各構成部品は、第１端子５１、第２端子５２および第３端子５３を介して、半導体集積回路として構成される制御回路１０１に接続されることによりレギュレータ１００が構成される。レギュレータ１００は、電源入力端子１５に供給される入力電圧ＶＩＮを所定の目標電圧ＶＴまで昇圧し、これを出力端子１６から出力電圧ＶＯＵＴとして出力するものである。
入力電圧ＶＩＮが供給される入力端子１５には、インダクタＬ１の一方の端子が接続される。インダクタＬ１の他方の端子には、スイッチング素子Ｑ１を構成するＮＭＯＳトランジスタのドレイン端子およびダイオードＤ１のアノードが接続される。ダイオードＤ１のカソードは、出力端子１６およびキャパシタＣ１の一方の端子が接続され、キャパシタＣ１の他方の端端はグランドラインに接続される。
スイッチング素子Ｑ１がオン状態となることにより、インダクタＬ１にはエネルギーが蓄えられる。一方、スイッチング素子Ｑ１がオフ状態となることにより、インダクタＬ１は蓄えたエネルギーを放出して、電流変化を妨げる方向に誘導電流を発生させる。誘導電流は、ダイオードＤ１を介してキャパシタＣ１を流れることにより、キャパシタＣ１を充電する。すなわち、スイッチング素子Ｑ１のオフ期間においては、インダクタＬ１に蓄えられた電荷がキャパシタＣ１に輸送される。
抵抗素子Ｒ１は、インダクタＬ１およびスイッチング素子Ｑ１を流れるインダクタ電流ＩＬを電圧に変換するための電流検出抵抗であり、一方の端子が、第２端子５２を介してスイッチング素子Ｑ１のソース端子に接続され、他方の端子がグランドラインに接続されている。スイッチング素子Ｑ１と抵抗素子Ｒ１との接続点に生じる電圧（以下、第１の検出電圧ＶＳ１と称する）は、第１の比較器１３の反転入力端子に接続されている。第１の比較器１３の非反転入力端子には、第１の基準電圧Ｖｒｅｆ１が供給されている。第１の比較器１３は、反転入力端子に入力される第１の検出電圧ＶＳ１のレベルが第１の基準電圧Ｖｒｅｆ１のレベルを超えるとローレベルの第１の判定信号Ｓ１３を出力し、これをフリップフロップ１１のリセット入力端子ＲＮに供給する。
直列接続された抵抗素子Ｒ２およびＲ３からなる分圧回路は、第３端子５３を介して出力端子１６に接続されている。出力端子１６に出力される出力電圧ＶＯＵＴは、抵抗素子Ｒ２およびＲ３の抵抗比に応じて分圧される。出力電圧ＶＯＵＴに応じた電圧（以下、第２の検出電圧ＶＳ２と称する）が抵抗素子Ｒ２およびＲ３の接続点から導出され第２の比較器１４の反転入力端子に供給される。第２の比較器１４の非反転入力端子には、第２の基準電圧Ｖｒｅｆ２が供給されている。第２の比較器１４は、反転入力端子に入力される第２の検出電圧ＶＳ２のレベルが第２の基準電圧Ｖｒｅｆ２のレベルを超えるとローレベルの第２の判定信号Ｓ１４を出力し、これをフリップフロップ１１のデータ入力端子Ｄに供給する。なお、抵抗素子Ｒ２は可変抵抗とされ、抵抗素子Ｒ２の抵抗値によって出力電圧ＶＯＵＴの目標値を調整できる構成となっている。
パルス生成器１０は、図示しないクロック生成器から供給される基準クロック信号ＳＣＫを入力とし、基準クロック信号ＳＣＫに同期した一定のデューティを有するパルス信号Ｓ１０を生成し、これをＡＮＤゲート１２の第１の入力端子に供給する。基準クロック信号ＳＣＫは、フリップフロップ１１のクロック入力端子Ｃにも供給される。
フリップフロップ１１は、第１の判定信号Ｓ１３をリセット入力とし、第２の判定信号Ｓ１４をデータ入力とし、基準クロック信号ＳＣＫをクロック入力として動作するＤフリップフロップである。フリップフロップ１１は、データ入力端子Ｄに入力される第２の判定信号Ｓ１４の信号レベルを基準クロック信号ＳＣＫの立ち上がりのタイミングで保持し、その保持している値をデータ出力端子Ｑから出力し、リセット入力端子ＲＮに入力される第１の判定信号Ｓ１３の信号レベルがローレベルとなったときにデータ出力端子Ｑから出力している出力値をリセットする（すなわちローレベルとする）。すなわち、フリップフロップ１１は、レギュレータ１００の出力電圧ＶＯＵＴが所定の目標電圧ＶＴを超えたとき、または、インダクタＬ１およびスイッチング素子Ｑ１に流れるインダクタ電流ＩＬが所定の過電流保護作動閾値ＩＦ（以下閾値ＩＦとも称する）を超えたときにローレベルを呈し、それ以外はハイレベルを呈するゲート制御信号Ｓ１１をデータ出力端子Ｑから出力する。ゲート制御信号Ｓ１１は、ＡＮＤゲート１２の第２の入力端子に供給される。
ＡＮＤゲート１２は、第１の入力端子に入力されるパルス生成器１０からのパルス信号Ｓ１０と、第２の入力端子に入力されるフリップフロップ１１からのゲート制御信号Ｓ１１の論理積を演算し、その演算結果をゲート信号Ｓ１２として出力する。ゲート信号Ｓ１２は、第１端子５１を介してスイッチング素子Ｑ１のゲート端子に供給される。
すなわち、フリップフロップ１１から出力されるゲート制御信号Ｓ１１がハイレベルとなる期間（出力電圧ＶＯＵＴが所定の目標電圧ＶＴ以下であり且つインダクタＬ１およびスイッチング素子Ｑ１に流れるインダクタ電流ＩＬが閾値ＩＦ以下のとき）ではパルス生成器１０からのパルス信号Ｓ１０がゲート信号Ｓ１２としてスイッチング素子Ｑ１のゲートに供給される。この場合、スイッチング素子Ｑ１は、供給されたパルス信号Ｓ１０の信号レベルに応じてオンオフ動作を行うので、出力電圧ＶＯＵＴは上昇する（昇圧動作）。一方、フリップフロップ１１のゲート制御信号Ｓ１１がローレベルとなる期間（出力電圧ＶＯＵＴが所定の目標電圧ＶＴを超えたとき、またはインダクタＬ１およびスイッチング素子Ｑ１に流れるインダクタ電流ＩＬが閾値ＩＦを超えたとき）では、パルス生成器１０からのパルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。この場合、スイッチング素子Ｑ１のオンオフ動作が停止するので、出力電圧ＶＯＵＴは低下する（降圧動作）。このように、ゲート制御信号Ｓ１１によってパルス信号Ｓ１０のスイッチング素子Ｑ１への供給および非供給が制御される。
以下に、上記の構成を有する比較例に係るレギュレータ１００の動作について説明する。図２は、比較例に係るレギュレータ１００の動作を示すタイムチャートである。
パルス生成器１０は、一定周期の基準クロック信号ＳＣＫが入力されると、これに同期した一定デューティのパルス信号Ｓ１０を生成する。レギュレータ１００の出力端子１６から出力される出力電圧ＶＯＵＴが目標電圧ＶＴ以下の期間では第２の比較器１４から出力される第２の判定信号Ｓ１４はハイレベルとなるので、第１の比較器１３によって過電流が検出されない限り、ゲート制御信号Ｓ１１はハイレベルとなり、パルス信号Ｓ１０がゲート信号Ｓ１２としてスイッチング素子Ｑ１に供給される。これにより、スイッチング素子Ｑ１がパルス信号Ｓ１０に従ってオンオフを繰り返し、これに応じてインダクタＬ１はエネルギーの蓄積と放出を繰り返す。インダクタＬ１から放出された誘導電流は、ダイオードＤ１を介してキャパシタＣ１に流れ、キャパシタＣ１を充電する。これにより、出力電圧ＶＯＵＴが上昇する（昇圧動作）。
出力電圧ＶＯＵＴが目標電圧ＶＴに達すると、第２の比較器１４から出力される第２の判定信号Ｓ１４はローレベルとなり、これによってゲート制御信号Ｓ１１がローレベルとなるので、パルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。これにより、スイッチング素子Ｑ１はオフ状態となり、インダクタＬ１によるエネルギーの蓄積および放出が停止され、出力電圧ＶＯＵＴは徐々に低下する（降圧動作）。
出力電圧ＶＯＵＴが目標電圧ＶＴを下回ると、スイッチング素子Ｑ１のオンオフ動作が再開され、出力電圧ＶＯＵＴは上昇し始める。このように、レギュレータ１００は、出力電圧ＶＯＵＴに応じて、一定デューティのパルス信号Ｓ１０の供給および非供給をゲート制御信号Ｓ１１によって制御することにより、出力電圧ＶＯＵＴを目標値に収束させる。
また、インダクタＬ１およびスイッチング素子Ｑ１に流れるインダクタ電流ＩＬが所定の過電流保護作動閾値ＩＦを超えると、第１の比較器１３から出力される判定信号Ｓ１３がローレベルとなり、ゲート制御信号Ｓ１１がローレベルとなるので、パルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。これにより、スイッチング素子Ｑ１はオフ状態となるので、過電流によるスイッチング素子Ｑ１の発熱や破壊を防止することができる。
しかしながら、上記の制御方式では、以下のような問題が生じる場合がある。すなわち、パルス信号Ｓ１０のオンデューティが大きいと、入力電圧ＶＩＮの大きさやスイッチング素子Ｑ１の製造ばらつき等によっては、インダクタＬ１からキャパシタＣ１への電荷の輸送が不十分となることがある。かかる状況において、パルス信号Ｓ１０に応じてスイッチング素子Ｑ１のオンオフ動作が繰り返されると、インダクタＬ１から放出される電荷量よりもインダクタＬ１に蓄積される電荷量の方が多くなる。その結果、インダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬが重畳されて過大となり、第１の比較器１３による過電流保護機能が作動し、スイッチング素子Ｑ１がオフ状態となる。これにより、インダクタＬ１に蓄積された電荷がキャパシタＣ１に一気に流れ込み、出力電圧ＶＯＵＴにリップルを生じる結果となる。
このような過電流保護機能の誤作動を回避するために、パルス信号Ｓ１０のデューティを小さくして、スイッチング素子Ｑ１のオフ期間を確保しようとすると、出力電圧ＶＯＵＴに生じるリップルは小さくなるものの出力電圧ＶＯＵＴが目標電圧ＶＴに達しない場合がある。すなわち、固定デューティ方式の昇圧型スイッチングレギュレータでは、昇圧比Ａ（＝出力電圧ＶＯＵＴ／入力電圧ＶＩＮ）と、パルス信号Ｓ１０のデューティ比Ｄ（＝ハイレベル期間／（ハイレベル期間＋ローレベル期間））との関係は、下記の式（１）によって表すことができる。
Ａ＝１／（１−Ｄ） ・・・（１）
例えば、入力電圧ＶＩＮの１０倍の出力電圧ＶＯＵＴを得ようとする場合（昇圧比Ａ＝１０）、パルス信号Ｓ１０のデューティ比Ｄを概ね９０％に設定する必要がある。このように、固定デューティ方式の昇圧型スイッチングレギュレータでは、パルス信号Ｓ１０のデューティ比Ｄによって昇圧比Ａが概ね定まるので、出力電圧ＶＯＵＴを維持しつつリップルを小さくすることが困難である。
[第１の実施形態]
図３は、本発明の第１の実施形態に係る昇圧型スイッチングレギュレータ１（以下、単に、レギュレータ１とも称する）の構成を示すブロック図である。なお、図３において、上記した比較例に係る昇圧型スイッチングレギュレータ１００と同一の構成要素および信号等には、同一の参照符号を付与している。
昇圧型スイッチングレギュレータ１は、制御回路２と、出力回路３とを含んで構成されている。制御回路２は、パルス生成器１０、フリップフロップ１１（以下、ＦＦ１１と称する）、ＡＮＤゲート１２、第１の比較器１３、第２の比較器１４、抵抗素子Ｒ１〜Ｒ４、スイッチング素子Ｑ２、ＮＯＴゲート３０、シフトレジスタを構成する３段のフリップフロップ２１、２２および２３（以下、ＦＦ２１、ＦＦ２２およびＦＦ２３と称する）を含む。本実施形態では、制御回路２は、半導体集積回路として構成されている。出力回路３は、電源入力端子１５と、出力端子１６と、スイッチング素子Ｑ１と、インダクタ（チョークコイル）Ｌ１と、ダイオードＤ１と、キャパシタＣ１と、を含む。
制御回路２は、ＡＮＤゲート１２の出力端子が接続された第１端子５１と、抵抗素子Ｒ１の一端が接続された第２端子５２と、抵抗素子Ｒ２の一端が接続された第３端子５３と、を有している。出力回路３の各構成部品は、第１端子５１、第２端子５２および第３端子５３を介して、半導体集積回路として構成される制御回路２に接続されることによりレギュレータ１が構成される。レギュレータ１は、電源入力端子１５に供給される入力電圧ＶＩＮを所定の目標電圧ＶＴまで昇圧し、これを出力端子１６から出力電圧ＶＯＵＴとして出力するものである。
入力電圧ＶＩＮが供給される入力端子１５には、インダクタＬ１の一方の端子が接続されている。インダクタＬ１の他方の端子には、スイッチング素子Ｑ１を構成するＮＭＯＳトランジスタのドレイン端子およびダイオードＤ１のアノードが接続される。ダイオードＤ１のカソードは、出力端子１６およびキャパシタＣ１の一方の端子が接続され、キャパシタＣ１の他方の端端はグランドラインに接続されている。スイッチング素子Ｑ１がオン状態となることにより、インダクタＬ１にはエネルギーが蓄えられる。一方、スイッチング素子Ｑ１がオフ状態となることにより、インダクタＬ１は蓄えたエネルギーを放出して、電流変化を妨げる方向に誘導電流を発生させる。誘導電流は、ダイオードＤ１を介してキャパシタＣ１を流れることにより、キャパシタＣ１を充電する。すなわち、スイッチング素子Ｑ１のオフ期間においては、インダクタＬ１に蓄えられた電荷がキャパシタＣ１に輸送される。
抵抗素子Ｒ１は、インダクタＬ１およびスイッチング素子Ｑ１を流れるインダクタ電流ＩＬを電圧に変換するための電流検出抵抗であり、一方の端子が、第２端子５２を介してスイッチング素子Ｑ１のソース端子に接続され、他方の端子がグランドラインに接続されている。スイッチング素子Ｑ１と抵抗素子Ｒ１との接続点の電圧は、インダクタ電流ＩＬの大きさに応じた第１の検出電圧ＶＳ１として第１の比較器１３の反転入力端子に供給される。第１の比較器１３の非反転入力端子には、第１の基準電圧Ｖｒｅｆ１が供給されている。第１の比較器１３は、反転入力端子に入力される第１の検出電圧ＶＳ１のレベルが第１の基準電圧Ｖｒｅｆ１のレベルを超えるとローレベルの第１の判定信号Ｓ１３を出力し、これをＦＦ１１のリセット入力端子ＲＮに供給する。
直列接続された抵抗素子Ｒ２、Ｒ３およびＲ４からなる分圧回路は、第３端子５３を介して出力端子１６に接続されている。出力端子１６に出力される出力電圧ＶＯＵＴは、抵抗素子Ｒ２、Ｒ３およびＲ４の抵抗比に応じて分圧される。出力電圧ＶＯＵＴの大きさに応じた第２の検出電圧ＶＳ２が抵抗素子Ｒ２と抵抗素子Ｒ３との接続点から導出され、第２の比較器１４の反転入力端子に供給される。第２の比較器１４の非反転入力端子には、第２の基準電圧Ｖｒｅｆ２が供給されている。第２の比較器１４は、反転入力端子に入力される第２の検出電圧ＶＳ２のレベルが第２の基準電圧Ｖｒｅｆ２のレベルを超えるとローレベルの判定信号Ｓ１４を出力し、これをＦＦ１１のデータ入力端子Ｄに供給するとともに、シフトレジスタを構成するＦＦ２１、ＦＦ２２およびＦＦ２３の各リセット入力端子ＲＮに供給する。なお、抵抗素子Ｒ２は可変抵抗とされ、抵抗素子Ｒ２の抵抗値によって出力電圧ＶＯＵＴの目標値を調整できる構成となっている。抵抗素子Ｒ２、Ｒ３およびＲ４からなる分圧回路は、本発明における検出電圧生成部に対応する。
パルス生成器１０は、図示しないクロック生成器から供給される基準クロック信号ＳＣＫを入力とし、基準クロック信号ＳＣＫに同期した一定のデューティを有するパルス信号Ｓ１０を生成し、これをＡＮＤゲート１２の第１の入力端子に供給する。基準クロック信号ＳＣＫは、ＦＦ１１のクロック入力端子Ｃにも供給される。
ＦＦ１１は、第１の判定信号Ｓ１３をリセット入力とし、第２の判定信号Ｓ１４をデータ入力とし、基準クロック信号ＳＣＫをクロック入力として動作するＤフリップフロップである。ＦＦ１１は、データ入力端子Ｄに入力される第２の判定信号Ｓ１４の信号レベルを基準クロック信号ＳＣＫの立ち上がりのタイミングで保持し、その保持している値をデータ出力端子Ｑから出力し、リセット入力端子ＲＮに入力される第１の判定信号Ｓ１３のレベルがローレベルとなったときにデータ出力端子Ｑから出力される出力値をリセットする（すなわちローレベルとする）。すなわち、ＦＦ１１は、レギュレータ１の出力電圧ＶＯＵＴが所定の目標電圧ＶＴを超えたとき、または、インダクタＬ１およびスイッチング素子Ｑ１に流れるインダクタ電流ＩＬが所定の過電流保護作動閾値ＩＦ（以下閾値ＩＦとも称する）を超えたときにローレベルを呈し、それ以外はハイレベルを呈するゲート制御信号Ｓ１１をデータ出力端子Ｑから出力する。ゲート制御信号Ｓ１１は、ＡＮＤゲート１２の第２の入力端子に供給される。
ＡＮＤゲート１２は、第１の入力端子に入力されるパルス生成器１０からのパルス信号Ｓ１０と、第２の入力端子に入力されるＦＦ１１からのゲート制御信号Ｓ１１の論理積を演算し、その演算結果をゲート信号Ｓ１２として出力する。ゲート信号Ｓ１２は、第１端子５１を介してスイッチング素子Ｑ１のゲート端子に供給される。
すなわち、ＦＦ１１から出力されるゲート制御信号Ｓ１１がハイレベルとなる期間（出力電圧ＶＯＵＴが所定の目標電圧ＶＴ以下であり且つインダクタＬ１およびスイッチング素子Ｑ１に流れるインダクタ電流ＩＬが閾値ＩＦ以下のとき）ではパルス生成器１０からのパルス信号Ｓ１０がゲート信号Ｓ１２としてスイッチング素子Ｑ１のゲート端子に供給される。この場合、スイッチング素子Ｑ１は、供給されるパルス信号Ｓ１０の信号レベルに応じてオンオフ動作を行うので、出力電圧ＶＯＵＴは上昇する（昇圧動作）。一方、ＦＦ１１から出力されるゲート制御信号Ｓ１１がローレベルとなる期間（出力電圧ＶＯＵＴが所定の目標電圧ＶＴを超えたとき、またはインダクタＬ１およびスイッチング素子Ｑ１に流れるインダクタ電流ＩＬが閾値ＩＦを超えたとき）では、パルス生成器１０からのパルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。この場合、スイッチング素子Ｑ１のオンオフ動作が停止するので、出力電圧ＶＯＵＴは低下する（降圧動作）。このように、ゲート制御信号Ｓ１１によってパルス信号Ｓ１０のスイッチング素子Ｑ１への供給および非供給が制御される。なお、抵抗素子Ｒ２〜Ｒ４、第２の比較器１４、ＦＦ１１およびＡＮＤゲート１２は、本発明における出力電圧制御部に対応する。また、抵抗素子Ｒ１、第１の比較器１３、ＦＦ１１およびＡＮＤゲート１２は、本発明における過電流保護部に対応する。
本実施形態に係るレギュレータ１は、上記したように、３つのＦＦ２１、ＦＦ２２およびＦＦ２３をカスケード接続することにより構成されるシフトレジスタを含んでいる。ＦＦ２１、ＦＦ２２およびＦＦ２３のリセット入力端子ＲＮにはそれぞれ、第２の比較器１４から出力される第２の判定信号Ｓ１４が入力され、クロック入力端子Ｃにはそれぞれ、パルス生成器１０から出力されるパルス信号Ｓ１０が供給される。
シフトレジスタを構成する初段のＦＦ２１のデータ入力端子Ｄには、所定の電圧レベル（例えば電源電圧レベル）が供給される。２段目のＦＦ２２のデータ入力端子Ｄには、初段のＦＦ２１からの出力信号が供給される。最終段のＦＦ２３のデータ入力端子Ｄには、２段目のＦＦ２２からの出力信号が供給される。最終段のＦＦ２３のデータ出力端子Ｑから出力される出力信号は、昇圧動作判定信号Ｓ２３として出力され、ＮＯＴゲート３０によって反転された後、スイッチング素子Ｑ２のゲート端子に供給される。
スイッチング素子Ｑ２は、昇圧動作判定信号Ｓ２３がローレベル（すなわち、ＮＯＴゲート３０の出力信号Ｓ３０がハイレベル）のときオン状態となり、昇圧動作判定信号Ｓ２３がハイレベル（すなわち、ＮＯＴゲート３０の出力信号Ｓ３０がローレベル）のときオフ状態となるＮチャネルＭＯＳＦＥＴにより構成されている。スイッチング素子Ｑ２は、抵抗素子Ｒ３とグランドラインとの間に設けられた抵抗素子Ｒ４に並列接続されている。より具体的には、スイッチング素子Ｑ２のドレイン端子は、抵抗素子Ｒ３と抵抗素子Ｒ４との接続点に接続され、スイッチング素子Ｑ２のソース端子は、抵抗素子Ｒ４の他方の端子すなわちグランドラインに接続されている。スイッチング素子Ｑ２がオン状態となることにより、抵抗素子Ｒ４の両端が短絡され、抵抗素子Ｒ２、Ｒ３およびＲ４からなる分圧回路において、抵抗素子Ｒ４がキャンセルされる。
図４は、ＦＦ２１、ＦＦ２２およびＦＦ２３によって構成されるシフトレジスタの動作およびスイッチング素子Ｑ２の動作を示すタイムチャートである。第２の比較器１４から出力される第２の判定信号Ｓ１４は、レギュレータ１の出力電圧ＶＯＵＴが目標電圧ＶＴを下回る時刻ｔ１においてハイレベルとなる。その後、レギュレータ１では、昇圧動作が開始される。また、第２の判定信号Ｓ１４がハイレベルとなると、シフトレジスタを構成するＦＦ２１、ＦＦ２２およびＦＦ２３のリセットが解除される。これにより、ＦＦ２１、Ｆ２２およびＦＦ２３は、データ出力端子Ｑから順次ハイレベルの出力信号を出力する。最終段のＦＦ２３は、パルス信号Ｓ１０において、第２の判定信号Ｓ１４がハイレベルとなった時点からカウントして３回目の立ち上がりエッジが生じる時刻ｔ２においてハイレベルを呈する昇圧動作判定信号Ｓ２３を出力する。その後、レギュレータ１の出力電圧ＶＯＵＴが目標電圧ＶＴを上回る時刻ｔ３において第２の判定信号Ｓ１４がローレベルとなると、ＦＦ２１、ＦＦ２２およびＦＦ２３は、それぞれリセット状態となり、ローレベルの出力信号を出力する。すなわち、最終段のＦＦ２３は、昇圧期間内における時刻ｔ２から時刻ｔ３までの期間に亘りハイレベルを呈する昇圧動作判定信号Ｓ２３を出力する。
このように、昇圧動作判定信号Ｓ２３は、レギュレータ１が昇圧動作モードに移行してスイッチング素子Ｑ１のオンオフ動作が所定回数繰り返された後にハイレベルを呈し、レギュレータ１が降圧動作モードに移行すると、ローレベルを呈する。従って、昇圧動作判定信号Ｓ２３は、レギュレータ１が昇圧動作モードにあることを示しているといえる。なお、第２の判定信号Ｓ１４がローレベルとなった後、何回目のパルス信号Ｓ１０の立ち上がり時点で昇圧動作判定信号Ｓ２３をハイレベルとするかは、シフトレジスタを構成するフリップフロップの段数を変化させることで調整可能である。本実施形態では、３段のフリップフロップでシフトレジスタを構成しているが、フリップフロップの段数を増減して昇圧動作判定信号Ｓ２３がハイレベルとなるタイミングを変更してもよい。
昇圧動作判定信号Ｓ２３がハイレベルを呈する間、スイッチング素子Ｑ２のゲート端子にはローレベルの信号Ｓ３０が供給される。すなわち、昇圧動作が開始されると、スイッチング素子Ｑ２がオフ状態となり、抵抗素子Ｒ４が分圧抵抗として有効に機能する。これにより、スイッチング素子Ｑ２がオン状態となっている場合（降圧動作時）と比較して、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点から導出される第２の検出電圧ＶＳ２のレベルが高くなる。一方、昇圧動作判定信号Ｓ２３がローレベルを呈する間、スイッチング素子Ｑ２がオン状態となり、抵抗素子Ｒ４の両端が短絡されて抵抗素子Ｒ４がキャンセルされる。これにより、スイッチング素子Ｑ２がオフ状態となっている場合（昇圧動作時）と比較して、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点から導出される第２の検出電圧ＶＳ２のレベルは低くなる。なお、ＦＦ２１、ＦＦ２２、ＦＦ２３、ＮＯＴゲート３０およびスイッチング素子Ｑ２は、本発明における検出電圧レベルシフト部に対応する。
図５は、本実施形態に係るレギュレータ１の全体的な動作を示すタイムチャートである。パルス生成器１０は、一定周期の基準クロック信号ＳＣＫが入力されると、これに同期した一定デューティのパルス信号Ｓ１０を生成する。レギュレータ１の出力端子１６から出力される出力電圧ＶＯＵＴが目標電圧ＶＴ以下の期間では第２の比較器１４から出力される第２の判定信号Ｓ１４はハイレベルとなるので、第１の比較器１３によって過電流が検出されない限り、ゲート制御信号Ｓ１１はハイレベルとなり、パルス信号Ｓ１０がゲート信号Ｓ１２としてスイッチング素子Ｑ１に供給される。これにより、スイッチング素子Ｑ１がパルス信号Ｓ１０に従ってオンオフを繰り返し、これに応じてインダクタＬ１はエネルギーの蓄積と放出を繰り返す。インダクタＬ１から放出された誘導電流は、ダイオードＤ１を介してキャパシタＣ１に流れ、キャパシタＣ１を充電する。これにより、出力電圧ＶＯＵＴが上昇する（昇圧動作）。
シフトレジスタを構成する最終段のＦＦ２３は、昇圧動作が開始された後、パルス信号Ｓ１０の３回目の立ち上がりエッジが生じた時点においてハイレベルを呈する昇圧動作判定信号Ｓ２３を出力する。これにより、スイッチング素子Ｑ２のゲート端子には、ＮＯＴゲート３０を介してローレベルの信号Ｓ３０が供給されるので、それまでオン状態であったスイッチング素子Ｑ２はオフ状態となる。スイッチング素子Ｑ２がオフ状態となると、抵抗素子Ｒ４は、分圧抵抗として有効に機能する。これにより、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点から導出される第２の検出電圧ＶＳ２のレベルが図５に示すように高電圧側にレベルシフトする。すなわち、本実施形態に係るレギュレータ１では、昇圧動作が開始されると第２の比較器１４の反転入力端子に供給される出力電圧ＶＯＵＴの検出レベルが上昇する。
その後、昇圧動作が継続され、高電圧側にレベルシフトした第２の検出電圧ＶＳ２のレベルが、第２の基準電圧Ｖｒｅｆ２のレベルに達すると、第２の比較器１４から出力される第２の判定信号Ｓ１４はローレベルとなり、これによってゲート制御信号Ｓ１１がローレベルとなるので、パルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。これにより、スイッチング素子Ｑ１はオフ状態となり、インダクタＬ１によるエネルギーの蓄積が停止され、出力電圧ＶＯＵＴは徐々に低下する（降圧動作）。昇圧期間内において第２の検出電圧ＶＳ２を高電圧側にレベルシフトさせておくことで、降圧動作への移行をより早い段階で行うことが可能となる。従って、インダクタＬ１に蓄積されたエネルギーを早めに解放することが可能となり、出力電圧ＶＯＵＴに生じるリップルを低減することが可能となる。
一方、第２の判定信号Ｓ１４がローレベルとなると、シフトレジスタを構成するＦＦ２１、ＦＦ２２およびＦＦ２３は、それぞれリセットされ、最終段のＦＦ２３の出力信号である昇圧動作判定信号Ｓ２３は、ローレベルとなる。これにより、スイッチング素子Ｑ２のゲート端子には、ＮＯＴゲート３０を介してハイレベルの信号Ｓ３０が供給されるので、オフ状態であったスイッチング素子Ｑ２はオン状態となる。スイッチング素子Ｑ２がオン状態となると、抵抗素子Ｒ４はキャンセルされ、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点から導出される第２の検出電圧ＶＳ２のレベルが図５に示すように低電圧側にレベルシフトする。すなわち、本実施形態に係るレギュレータ１では、降圧動作が開始されると第２の比較器１４の反転入力端子に供給される出力電圧ＶＯＵＴの検出レベルが低下する。
低電圧側にレベルシフトした第２の検出電圧ＶＳ２のレベルが、第２の基準電圧Ｖｒｅｆ２のレベルを下回ると、第２の比較器１４から出力される第２の判定信号Ｓ１４はハイレベルとなり、これによってゲート制御信号Ｓ１１がハイレベルとなるので、スイッチング素子Ｑ１のオンオフ動作が再開され、出力電圧ＶＯＵＴは上昇し始める。このように、レギュレータ１は、出力電圧ＶＯＵＴに応じて、一定デューティのパルス信号Ｓ１０の供給および非供給をゲート制御信号Ｓ１１によって制御することにより、出力電圧ＶＯＵＴを目標値に収束させる。
また、インダクタＬ１およびスイッチング素子Ｑ１に流れるインダクタ電流ＩＬが所定の過電流保護作動閾値ＩＦを超えると、第１の比較器１３から出力される第１の判定信号Ｓ１３がローレベルとなり、ゲート制御信号Ｓ１１がローレベルとなるので、パルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。これにより、スイッチング素子Ｑ１はオフ状態となるので、過電流によるスイッチング素子Ｑ１の発熱や破壊を防止することができる。
本実施形態に係るレギュレータ１においても、比較例に係るレギュレータ１００と同様、パルス信号Ｓ１０のオンデューティが大きいと、入力電圧ＶＩＮの大きさやスイッチング素子Ｑ１の製造ばらつき等によっては、インダクタＬ１からキャパシタＣ１への電荷の輸送が不十分となることがある。かかる状況において、パルス信号Ｓ１０に応じてスイッチング素子Ｑ１のオンオフ動作が繰り返されると、インダクタＬ１から放出される電荷量よりもインダクタＬ１に蓄積される電荷量の方が多くなる。その結果、インダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬが重畳されることとなる。
そこで、本実施形態に係るレギュレータ１においては、シフトレジスタを構成するＦＦ２１、ＦＦ２２およびＦＦ２３によって昇圧動作の開始を判定し、昇圧動作の開始が判定された場合にスイッチング素子Ｑ２をオフ状態として、抵抗素子Ｒ４を分圧抵抗として有効に機能させる。これにより、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点から導出される第２の検出電圧ＶＳ２のレベルが高電圧側にシフトする。従って、昇圧期間内において、第２の検出電圧ＶＳ２は、より早い段階で第２の基準電圧Ｖｒｅｆ２に到達する。その結果、降圧動作への移行をより早い段階で行うことが可能となり、インダクタＬ１に蓄積されたエネルギーを早めに解放することが可能となる。これにより、第１の比較器１３による過電流保護機能の作動が回避され、出力電圧ＶＯＵＴに生じるリップルを低減することが可能となる。一方、レギュレータ１が降圧動作に移行した後は、抵抗素子Ｑ２をオン状態として、抵抗素子Ｒ４をキャンセルさせる。これにより、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点から導出される第２の検出電圧ＶＳ２のレベルが低電圧側にシフトする。従って、昇圧期間内において、第２の検出電圧ＶＳ２を高電圧側にシフトさせても、出力電圧ＶＯＵＴを所望の目標電圧ＶＴに収束させることできる。
また、本実施形態に係るレギュレータ１では、ＦＦ２１、ＦＦ２２およびＦＦ２３によって構成されるシフトレジスタを用いて、スイッチング素子Ｑ１のオンオフが複数回繰り返された場合に昇圧動作判定を行うこととしているので、昇圧動作判定をより確実に行うことができる。なお、本実施形態では、３段のフリップフロップでシフトレジスタを構成しているが、フリップフロップの段数を増減して昇圧動作判定を行うパルス信号Ｓ１０のパルス数を増減することが可能である。
図６および図７は、昇圧期間において第２の検出電圧ＶＳ２のレベルを高電圧側にシフトさせるための構成のバリエーションを示すブロック図である。図６（ａ）に示すように、スイッチング素子Ｑ２をＰチャネルＭＯＳＦＥＴで構成してもよい。この場合、シフトレジスタを構成する最終段のＦＦ２３とスイッチング素子Ｑ２との間にＮＯＴゲートを挿入することが不要となる。
また、図６（ｂ）および図６（ｃ）に示すように、スイッチング素子Ｑ２に並列接続された抵抗素子Ｒ４を抵抗素子Ｒ２と抵抗素子Ｒ３との間に挿入するとともに、抵抗素子Ｒ２と抵抗素子Ｒ４との接続点の電圧を第２の検出電圧ＶＳ２として導出してもよい。この場合において、図６（ｂ）に示すように、スイッチング素子Ｑ２をＮチャネルＭＯＳＦＥＴで構成してもよい。この場合には、ＦＦ２３とスイッチング素子Ｑ２との間にＮＯＴゲート３０を挿入する。一方、図６（ｃ）に示すように、スイッチング素子Ｑ２をＰチャネルＭＯＳＦＥＴで構成してもよい。この場合には、ＦＦ２３とスイッチング素子Ｑ２との間にＮＯＴゲート３０を挿入することが不要となる。
また、図７（ａ）および図７（ｂ）に示すように、スイッチング素子Ｑ２に並列接続された抵抗素子Ｒ４を抵抗素子Ｒ２と抵抗素子Ｒ３との間に挿入するとともに、抵抗素子Ｒ４と抵抗素子Ｒ３との接続点の電圧を第２の検出電圧ＶＳ２として導出してもよい。この場合において、図７（ａ）に示すように、スイッチング素子Ｑ２をＮチャネルＭＯＳＦＥＴで構成してもよい。この場合には、ＦＦ２３とスイッチング素子Ｑ２との間にＮＯＴゲート３０を挿入することが不要となる。一方、図７（ｂ）に示すように、スイッチング素子Ｑ２をＰチャネルＭＯＳＦＥＴで構成してもよい。この場合には、ＦＦ２３とスイッチング素子Ｑ２との間にＮＯＴゲート３０を挿入する。
また、図７（ｃ）および図７（ｄ）に示すように、スイッチング素子Ｑ２に並列接続された抵抗素子Ｒ４を、出力端子１６に接続される第３端子５３と抵抗素子Ｒ２との間に挿入するとともに、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点の電圧を第２の検出電圧ＶＳ２として導出してもよい。この場合において、図７（ｃ）に示すように、スイッチング素子Ｑ２をＮチャネルＭＯＳＦＥＴで構成してもよい。この場合には、ＦＦ２３とスイッチング素子Ｑ２との間にＮＯＴゲート３０を挿入することが不要となる。一方、図７（ｂ）に示すように、スイッチング素子Ｑ２をＰチャネルＭＯＳＦＥＴで構成してもよい。この場合には、ＦＦ２３とスイッチング素子Ｑ２との間にＮＯＴゲート３０を挿入する。
なお、上記の実施形態では、抵抗素子Ｒ４に並列接続されたスイッチング素子Ｑ２のオンオフによって第２の検出電圧ＶＳ２のレベルをシフトさせる場合を例示したが、例えば、抵抗素子Ｒ４を可変抵抗で構成し、昇圧動作判定信号Ｓ２３に応じて抵抗素子Ｒ４の抵抗値を変化させることにより第２の検出電圧ＶＳ２のレベルをシフトさせてもよい。また、互いに抵抗値の異なる２つの抵抗素子のいずれかを、昇圧動作判定信号Ｓ２３に応じて選択的に抵抗素子Ｒ３とグランドラインとの間に挿入することにより、第２の検出電圧ＶＳ２のレベルをシフトさせてもよい。
[第２の実施形態]
図８は、本発明の第２の実施形態に係る昇圧型スイッチングレギュレータの部分的な構成を示すブロック図である。上記した第１の実施形態に係るレギュレータ１では、昇圧動作移行後に生じるパルス信号Ｓ１０のパルス数が所定数になったときに第２の検出電圧ＶＳ２を高電圧側にレベルシフトするものであり、第２の検出電圧ＶＳ２が高電圧側にレベルシフトするための条件としての昇圧動作移行後に生じるパルス信号Ｓ１０のパルス数が固定となっていた。これに対し、第２の実施形態に係るレギュレータでは、第２の検出電圧ＶＳ２が高電圧側にレベルシフトするための条件としての昇圧動作移行後に生じるパルス信号のパルス数が可変とされている。つまり、第２の実施形態では、第２の検出電圧ＶＳ２の高電圧側へのレベルシフトが開始されるタイミングが可変とされている。なお、図８では、第２の検出電圧ＶＳ２をレベルシフトさせるための構成部分のみが示されている。他の構成部分は、第１の実施形態に係るレギュレータ１と同様である。
第２の実施形態に係る昇圧型スイッチングレギュレータは、シフトレジスタを構成するＦＦ２１、ＦＦ２２およびＦＦ２３の出力信号のいずれかを選択するセレクタ２６を有する。セレクタ２６は、ＦＦ２１、ＦＦ２２およびＦＦ２３のデータ出力端子Ｑにそれぞれ接続されたデータ入力端子Ｄ１、Ｄ２、Ｄ３と、外部から供給される選択信号を受け付ける第４端子５４に接続された選択信号入力端子Ｓと、選択信号入力端子Ｓに入力された選択信号に基づいてデータ入力端子Ｄ１、Ｄ２、Ｄ３に入力された信号のうちのいずれかを選択して出力する出力端子Ｏと、を有する。セレクタ２６の出力端子Ｏから出力される出力信号は、ＮＯＴゲート３０を介してスイッチング素子Ｑ２に供給される。
このような構成によれば、外部から第４の端子５４を介して選択信号を供給することで、ＦＦ１、ＦＦ２およびＦＦ３から出力される出力信号のうちユーザによって選択されたものをスイッチング素子Ｑ２に供給することが可能となる。これにより、第２の検出電圧ＶＳ２の高電圧側へのレベルシフトが開始されるタイミングをユーザが選択することが可能となる。従って、実デバイス上の動作を確認しながら、所望の結果が得られるように第２の検出電圧ＶＳ２の高電圧側へのレベルシフトが開始されるタイミングを調整することができる。なお、本実施形態では、シフトレジスタを構成するフリップフロップを３段構成としているが、フリップフロップの段数は適宜増減することが可能である。本実施形態では、フリップフロップの段数が多い程、第２の検出電圧ＶＳ２のレベルシフトのタイミングの調整範囲を拡大することが可能となる。
[第３の実施形態]
図９は、本発明の第３の実施形態に係る昇圧型スイッチングレギュレータ１ａ（以下、単にレギュレータ１ａとも称する）の構成を示すブロック図である。上記した第１の実施形態に係るレギュレータ１は、昇圧期間内において出力電圧ＶＯＵＴの大きさに応じた検出電圧ＶＳ２のレベルを高電圧側にレベルシフトさせることにより降圧動作への移行を早めるものであった。これに対して、本発明の第３の実施形態に係るレギュレータ１ａでは昇圧期間内において、第２の比較器１４の非反転入力端子に供給される第２の基準電圧Ｖref２のレベルを低電圧側にシフトさせることにより降圧動作への移行を早めるものである。以下、第３の実施形態に係るレギュレータ１ａが第１の実施形態に係るレギュレータ１と異なる部分について説明する。
第２の比較器１４の非反転入力端子に供給される第２の基準電圧Ｖｒｅｆ２は、例えば電源ラインＶＤＤとグランドラインとの間に設けられた、抵抗素子Ｒ１１、Ｒ１２およびＲ１３を直列接続して構成される分圧回路によって生成される。すなわち、抵抗素子Ｒ１１とＲ１２との接続点の電圧が第２の基準電圧Ｖｒｅｆ２として導出されて第２の比較器１４の非反転入力端子に供給される。
本実施形態に係るレギュレータ１ａは、３つのフリップフロップ３１、３２および３３（以下、ＦＦ３１、ＦＦ３２およびＦＦ３３と称する）をカスケード接続することにより構成されるシフトレジスタを含んでいる。ＦＦ３１、ＦＦ３２およびＦＦ３３のリセット入力端子ＲＮにはそれぞれ、第２の比較器１４から出力される第２の判定信号Ｓ１４が入力され、クロック入力端子Ｃにはそれぞれ、パルス生成器１０から出力されるパルス信号Ｓ１０が供給される。
シフトレジスタを構成する初段のＦＦ３１のデータ入力端子Ｄには、所定の電圧レベル（例えば電源電圧レベル）が供給される。２段目のＦＦ３２のデータ入力端子Ｄには、初段のＦＦ３１からの出力信号が供給される。最終段のＦＦ３３のデータ入力端子Ｄには、２段目のＦＦ３２からの出力信号が供給される。最終段のＦＦ３３のデータ出力端子Ｑから出力される出力信号は、昇圧動作判定信号Ｓ３３として出力され、スイッチング素子Ｑ３のゲート端子に供給される。
スイッチング素子Ｑ３は、昇圧動作判定信号Ｓ３３がハイレベルのときオン状態となり、昇圧動作判定信号Ｓ３３がローレベルのときオフ状態となるＮチャネルＭＯＳＦＥＴにより構成されている。スイッチング素子Ｑ３は、抵抗素子Ｒ１３に並列接続されている。より具体的には、スイッチング素子Ｑ３のドレイン端子は、抵抗素子Ｒ１２と抵抗素子Ｒ１３との接続点に接続され、スイッチング素子Ｑ３のソース端子は、抵抗素子Ｒ１３の他方の端子すなわちグランドラインに接続されている。つまり、スイッチング素子Ｑ３がオン状態となることにより、抵抗素子Ｒ１３の両端が短絡され、抵抗素子Ｒ１１、Ｒ１２およびＲ１３からなる分圧回路において、抵抗素子Ｒ１３がキャンセルされる。
ＦＦ３１、ＦＦ３２およびＦＦ３３によって構成されるシフトレジスタの動作は、図４に示された第１の実施形態に係るシフトレジスタと同様である。一方、本実施形態に係るスイッチング素子Ｑ３のオンおよびオフは、第１の実施形態に係るスイッチング素子Ｑ２のオンおよびオフとは逆である。なお、本実施形態に係るレギュレータ１ａは、第１の実施形態に係るレギュレータ１におけるＦＦ２１〜ＦＦ２３、ＮＯＴゲート３０、スイッチング素子Ｑ２および抵抗素子Ｒ４を有しない。
図１０は、第３の実施形態に係るレギュレータ１ａの全体的な動作を示すタイムチャートである。パルス生成器１０は、一定周期の基準クロック信号ＳＣＫが入力されると、これに同期した一定デューティのパルス信号Ｓ１０を生成する。レギュレータ１ａの出力端子Ｓ１６から出力される出力電圧ＶＯＵＴが目標電圧ＶＴ以下の期間では第２の比較器１４から出力される第２の判定信号Ｓ１４はハイレベルとなるので、第１の比較器１３によって過電流が検出されない限り、ゲート制御信号Ｓ１１はハイレベルとなり、パルス信号Ｓ１０がゲート信号Ｓ１２としてスイッチング素子Ｑ１に供給される。これにより、スイッチング素子Ｑ１がパルス信号Ｓ１０に従ってオンオフを繰り返し、これに応じてインダクタＬ１はエネルギーの蓄積と放出を繰り返す。インダクタＬ１から放出された誘導電流は、ダイオードＤ１を介してキャパシタＣ１に流れ、キャパシタＣ１を充電する。これにより、出力電圧ＶＯＵＴが上昇する（昇圧動作）。
シフトレジスタを構成する最終段のＦＦ３３は、昇圧動作が開始された後、パルス信号Ｓ１０の３回目の立ち上がりエッジが生じた時点においてハイレベルを呈する昇圧動作判定信号Ｓ３３を出力する。これにより、それまでオフ状態であったスイッチング素子Ｑ３はオン状態となる。スイッチング素子Ｑ３がオン状態となると、抵抗素子Ｒ１３は、キャンセルされる。これにより、抵抗素子Ｒ１１と抵抗素子Ｒ１２との接続点から導出される第２の基準電圧Ｖｒｅｆ２のレベルが図１０に示すように低電圧側にレベルシフトする。すなわち、本実施形態に係るレギュレータ１ａでは、昇圧動作が開始されると第２の比較器１４の非反転入力端子に供給される基準電圧Ｖｒｅｆ２のレベルが低下する。
その後、昇圧動作が継続され、出力電圧ＶＯＵＴに応じた第２の検出電圧Ｖｓ２のレベルが、低電圧側にレベルシフトした第２の基準電圧Ｖｒｅｆ２に達すると、第２の比較器１４から出力される第２の判定信号Ｓ１４はローレベルとなり、これによってゲート制御信号Ｓ１１がローレベルとなるので、パルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。これにより、スイッチング素子Ｑ１はオフ状態となり、インダクタＬ１によるエネルギーの蓄積が停止され、出力電圧ＶＯＵＴは徐々に低下する（降圧動作）。昇圧期間内において第２の基準電圧Ｖｒｅｆ２を低電圧側にレベルシフトさせておくことで、降圧動作への移行をより早い段階で行うことが可能となる。従って、インダクタＬ１に蓄積されたエネルギーを早めに解放することが可能となり、出力電圧ＶＯＵＴに生じるリップルを低減することが可能となる。
一方、第２の判定信号Ｓ１４がローレベルとなると、シフトレジスタを構成するＦＦ３１、ＦＦ３２およびＦＦ３３は、それぞれリセットされ、最終段のＦＦ３３の出力信号である昇圧動作判定信号Ｓ３３は、ローレベルとなる。これにより、スイッチング素子Ｑ３はオフ状態となる。スイッチング素子Ｑ３がオフ状態となると、抵抗素子Ｒ１３は、有効となり、抵抗素子Ｒ１１と抵抗素子Ｒ１２との接続点から導出される第２の基準電圧Ｖｒｅｆ２のレベルが図１０に示すように高電圧側にレベルシフトする。すなわち、本実施形態に係るレギュレータ１ａでは、降圧動作が開始されると第２の比較器１４の非反転入力端子に供給される第２の基準電圧Ｖｒｅｆ２のレベルが上昇する。
第２の検出電圧ＶＳ２のレベルが、高電圧側にレベルシフトした第２の基準電圧Ｖｒｅｆ２を下回ると、第２の比較器１４から出力される第２の判定信号Ｓ１４はハイレベルとなり、これによってゲート制御信号Ｓ１１がハイレベルとなるので、スイッチング素子Ｑ１のオンオフ動作が再開され、出力電圧ＶＯＵＴは上昇し始める。このように、レギュレータ１ａは、出力電圧ＶＯＵＴに応じて、一定デューティのパルス信号Ｓ１０の供給および非供給をゲート制御信号Ｓ１１によって制御することにより、出力電圧ＶＯＵＴを目標値に収束させる。
また、インダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬが所定の過電流保護作動閾値ＩＦを超えると、第１の比較器１３から出力される第１の判定信号Ｓ１３がローレベルとなり、ゲート制御信号Ｓ１１がローレベルとなるので、パルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。これにより、スイッチング素子Ｑ１はオフ状態となるので、過電流によるスイッチング素子Ｑ１の発熱や破壊を防止することができる。
このように、本実施形態に係るレギュレータ１ａにおいては、シフトレジスタを構成するＦＦ３１、ＦＦ３２およびＦＦ３３によって昇圧動作の開始を判定し、昇圧動作の開始が判定された場合にスイッチング素子Ｑ３をオン状態として、抵抗素子Ｒ１３をキャンセルさせる。これにより、抵抗素子Ｒ１１と抵抗素子Ｒ１２との接続点から導出される第２の基準電圧Ｖｒｅｆ２が低電圧側にシフトする。従って、昇圧期間内において、第２の検出電圧ＶＳ２は、より早い段階で第２の基準電圧Ｖｒｅｆ２に到達する。その結果、降圧動作への移行をより早い段階で行うことが可能となり、インダクタＬ１に蓄積されたエネルギーを早めに解放することが可能となる。これにより、第１の比較器１３による過電流保護機能の作動が回避され、出力電圧ＶＯＵＴに生じるリップルを低減することが可能となる。一方、レギュレータ１ａが降圧動作に移行した後は、抵抗素子Ｑ３をオフ状態として、抵抗素子Ｒ１３を分圧抵抗として有効に機能させる。これにより、抵抗素子Ｒ１１と抵抗素子Ｒ１２との接続点から導出される第２の基準電圧Ｖｒｅｆ２のレベルが高電圧側にシフトする。従って、昇圧期間内において、第２の基準電圧Ｖｒｅｆ２を低電圧側にシフトさせても、出力電圧ＶＯＵＴを所望の目標電圧ＶＴに収束させることできる。
また、本実施形態に係るレギュレータ１では、ＦＦ３１、ＦＦ３２およびＦＦ３３によって構成されるシフトレジスタを用いて、スイッチング素子Ｑ１のオンオフが複数回繰り返された場合に昇圧動作判定を行うこととしているので、昇圧動作判定をより確実に行うことができる。なお、本実施形態では、３段のフリップフロップでシフトレジスタを構成しているが、フリップフロップの段数を増減して昇圧動作判定を行うパルス信号Ｓ１０のパルス数を増減することが可能である。また、上記各実施形態において示された構成は適宜組み合わせることが可能である。
１、１ａ、１００ 昇圧型スイッチングレギュレータ
１０ パルス生成器
１１、２２〜２３、３１〜３３ フリップフロップ
１２ ＡＮＤゲート
１３ 第１の比較器
１４ 第２の比較器
１５ 電源入力端子
１６ 出力端子
Ｓ１０ パルス信号
Ｓ１１ ゲート制御信号
Ｓ１２ ゲート信号
Ｑ１〜Ｑ３ スイッチング素子
Ｌ１ インダクタ
Ｃ１ キャパシタ
Ｄ１ ダイオード
Ｒ１〜Ｒ４、Ｒ１１〜Ｒ１３ 抵抗素子

Claims (10)

  1. インダクタと整流素子とキャパシタとスイッチング素子と出力端子とを備えた昇圧型スイッチングレギュレータであって、
    前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成部と、
    前記出力端子から出力される出力電圧の大きさに応じた検出電圧を生成する検出電圧生成部と、
    前記検出電圧のレベルが所定値よりも低いとき、前記スイッチング素子に前記パルス信号を供給することにより前記スイッチング素子をオンオフして前記出力電圧を昇圧すると共に、前記検出電圧のレベルが前記所定値よりも高いとき、前記スイッチング素子への前記パルス信号の供給を停止して前記スイッチング素子をオフさせて前記出力電圧を降圧する出力電圧制御部と、
    前記パルス信号における連続する所定数のパルスが前記スイッチング素子に供給された場合に前記検出電圧のレベルを高電圧側にシフトさせ、前記出力電圧の昇圧期間における前記検出電圧のレベルを、前記出力電圧の降圧期間における前記検出電圧のレベルよりも高くする検出電圧レベルシフト部と、
    を含む昇圧型スイッチングレギュレータ。
  2. 前記所定数を可変とした
    請求項１に記載の昇圧型スイッチングレギュレータ。
  3. 前記検出電圧生成部は、前記出力端子に直列接続された複数の抵抗素子を含み、前記複数の抵抗素子の分圧比によって定まる、前記複数の抵抗素子のうちのいずれかの接続点に生じる電圧を前記検出電圧として出力し、
    前記検出電圧レベルシフト部は、前記分圧比を変化させて前記検出電圧のレベルをシフトさせる
    請求項１または請求項２に記載の昇圧型スイッチングレギュレータ。
  4. 前記検出電圧レベルシフト部は、前記複数の抵抗素子のうちのいずれかに並列接続されたスイッチング素子を含む
    請求項３に記載の昇圧型スイッチングレギュレータ。
  5. インダクタと整流素子とキャパシタとスイッチング素子と出力端子とを備えた昇圧型スイッチングレギュレータであって、
    前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成部と、
    前記出力端子から出力される出力電圧の大きさに応じた検出電圧を生成する検出電圧生成部と、
    前記検出電圧のレベルが基準電圧のレベルよりも低いとき、前記スイッチング素子に前記パルス信号を供給することにより前記スイッチング素子をオンオフして前記出力電圧を昇圧すると共に、前記検出電圧のレベルが前記基準電圧のレベルよりも高いとき、前記スイッチング素子への前記パルス信号の供給を停止して前記スイッチング素子をオフさせて前記出力電圧を降圧する出力電圧制御部と、
    前記パルス信号における連続する所定数のパルスが前記スイッチング素子に供給された場合に前記基準電圧のレベルを低電圧側にシフトさせ、前記出力電圧の昇圧期間における前記基準電圧のレベルを、前記出力電圧の降圧期間における前記基準電圧のレベルよりも低くする基準電圧レベルシフト部と、
    を含む昇圧型スイッチングレギュレータ。
  6. 前記インダクタは、一端が電源入力端子に接続され、
    前記整流素子は、入力端が前記インダクタの他端に接続され、出力端が前記出力端子に接続され、前記キャパシタは、一端が前記出力端子に接続され、他端が所定電位の部分に接続され、
    前記スイッチング素子は、前記インダクタの前記他端に接続されている
    請求項１乃至５のいずれか１項に記載の昇圧型スイッチングレギュレータ。
  7. 前記インダクタおよび前記スイッチング素子に流れる電流の大きさが所定値を超えたときに前記スイッチング素子をオフさせる過電流保護部を更に含む
    請求項１乃至６のいずれか１項に記載の昇圧型スイッチングレギュレータ。
  8. 前記パルス生成部は、一定のデューティを有するパルス信号を生成する
    請求項１から請求項７のいずれか１項に記載の昇圧型スイッチングレギュレータ。
  9. インダクタと整流素子とキャパシタとスイッチング素子と出力端子とを含む外部部品が接続される昇圧型スイッチングレギュレータ用の半導体装置であって、
    前記出力端子に接続される第１端子と、
    前記スイッチング素子に接続される第２端子と、
    前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成部と、
    前記第１端子に接続され、前記出力端子から出力される出力電圧の大きさに応じた検出電圧を生成する検出電圧生成部と、
    前記検出電圧のレベルが所定値よりも低いとき、前記第２端子を介して前記スイッチング素子に前記パルス信号を供給して前記スイッチング素子をオンオフして前記出力電圧を昇圧すると共に、前記検出電圧のレベルが前記所定値よりも高いとき、前記スイッチング素子への前記パルス信号の供給を停止して前記スイッチング素子をオフさせて前記出力電圧を降圧する出力電圧制御部と、
    前記パルス信号における連続する所定数のパルスが前記スイッチング素子に供給された場合に前記検出電圧のレベルを高電圧側にシフトさせ、前記出力電圧の昇圧期間における前記検出電圧のレベルを、前記出力電圧の降圧期間における前記検出電圧のレベルよりも高くする検出電圧レベルシフト部と、
    を含む半導体装置。
  10. インダクタと整流素子とキャパシタとスイッチング素子と出力端子とを含む外部部品が接続される昇圧型スイッチングレギュレータ用の半導体装置であって、
    前記出力端子に接続される第１端子と、
    前記スイッチング素子に接続される第２端子と、
    前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成部と、
    前記第１端子に接続され、前記出力端子から出力される出力電圧の大きさに応じた検出電圧を生成する検出電圧生成部と、
    前記検出電圧のレベルが基準電圧のレベルよりも低いとき、前記第２端子を介して前記スイッチング素子に前記パルス信号を供給して前記スイッチング素子をオンオフして前記出力電圧を昇圧すると共に、前記検出電圧が前記基準電圧のレベルよりも高いとき、前記スイッチング素子への前記パルス信号の供給を停止して前記スイッチング素子をオフさせて前記出力電圧を降圧する出力電圧制御部と、
    前記パルス信号における連続する所定数のパルスが前記スイッチング素子に供給された場合に前記基準電圧のレベルを低電圧側にシフトさせ、前記出力電圧の昇圧期間における前記基準電圧のレベルを、前記出力電圧の降圧期間における前記基準電圧のレベルよりも低くする基準電圧レベルシフト部と、
    を含む半導体装置。
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