JP2018038038A - 差動信号を受信するレシーバ、レシーバを有するｉｃ、および表示装置 - Google Patents

Abstract

【課題】差動信号を受信するレシーバの伝達遅延時間を短縮する。
【解決手段】レシーバの入力段には第１増幅回路が設けられ、出力段には第２増幅回路が設けられている。第１増幅回路は差動入力、差動出力の増幅回路である。第２増幅回路は差動入力、シングルエンド出力の増幅回路である。第１増幅回路、第２増幅回路には、それぞれ、高レベル側電源電圧として第１電源電圧が入力され、低レベル側電源電圧として第２電源電圧が入力される。第１増幅回路の差動対を構成するトランジスタの耐圧は、第１増幅回路を構成する他のトランジスタ、および第２増幅回路を構成するトランジスタの耐圧よりも高い。
【選択図】図１

Description

本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）は、半導体装置、電子部品、及び電子機器、ならびにこれらの動作方法と作製方法に関する。例えば、本発明の一形態の技術分野としては、半導体装置、記憶装置、処理装置、スイッチ回路（例えば、パワースイッチ、配線スイッチ等）、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、入力装置、撮像装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。

（１）データ伝送方式として差動伝送方式がある。代表的な差動伝送方式として、小振幅差動伝送方式（ＬＶＤＳ：Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）が知られている（非特許文献１、２参照）。例えば、特許文献１には、ＬＶＤＳ規格に準拠したレシーバ（以下「ＬＶＤＳレシーバ」と呼ぶ。）について、レベルシフト回路を使用することなく、電源電圧の異なる内部回路に受信した信号を出力する技術が開示されている。

表示装置の高精細化が進んでいる。表示装置の高精細化は、表示装置へ画像信号を伝達するための配線数の増加、消費電力の増加などが生じやすい。また、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）などのノイズの影響を受けやすく、表示品位の低下が生じやすい。これらの対策のため、画像信号を受信するインターフェース回路には、ＬＶＤＳレシーバが採用されることが多い。

（２）１のサブ画素に液晶素子と発光素子が設けられているハイブリッド（複合型）表示装置が提案されている（例えば、特許文献２―４）。

特開２００４‐１１２４２４号公報 特開２００３‐１５７０２６号公報 国際公開第２００４／０５３８１９号 国際公開第２００７／０４１１５０号

Ａｎｄｒｅａ Ｂｏｎｉ，ｅｔ ａｌ．"ＬＶＤＳ Ｉ／Ｏ Ｉｎｔｅｒｆａｃｅ ｆｏｒ Ｇｂ／ｓ‐ｐｅｒ‐Ｐｉｎ Ｏｐｅｒａｔｉｏｎ ｉｎ ０．３５‐μｍ ＣＭＯＳ"，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ‐Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，２００１，ｖｏｌ．３６，ｎｏ．４，ｐｐ．７０６―７１１． Ｆｅｉ Ｚｈａｏ，ｅｔ ａｌ．"Ａ ＬＶＤＳ Ｔｒａｎｓｃｅｉｖｅｒ Ｃｈｉｐ Ｄｅｓｉｇｎ ｉｎ ０．５μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ"，Ｃｏｎｇｒｅｓｓ ｏｎ Ｉｍａｇｅ ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，２００８（ＣＩＳＰ’０８），ｖｏｌ．１，ｐｐ．１２４―１２７．

本発明の一形態は、レシーバの動作周波数を向上すること、レシーバの伝達遅延時間を短縮すること、レベルシフタを設ける必要のないレシーバを提供すること、信号を送信する内部回路と同じ電源電圧で動作するレシーバを提供すること、または、レシーバの消費電力を低減すること等を課題とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

（１）本発明の一形態は、第１差動信号を受信し、第１シングルエンド信号を出力するレシーバであり、第１入力端子、第２入力端子、第１出力端子、第１増幅回路、および第２増幅回路を有し、第１入力端子および第２入力端子は第１差動信号用の入力端子であり、第１出力端子は第１シングルエンド信号用の出力端子であり、第１増幅回路は差動入力、差動出力の増幅回路であり、第２増幅回路は差動入力、シングルエンド出力の増幅回路であり、第１増幅回路の２個の入力端子の一方は第１入力端子に電気的に接続され、他方は第２入力端子に電気的に接続され、第１増幅回路の２個の出力端子の一方は第２増幅回路の２個の入力端子うちの一方に電気的に接続され、他方は第２増幅回路の他方の入力端子に電気的に接続され、第２増幅回路の出力端子は、第１出力端子に電気的に接続され、第１増幅回路および第２増幅回路には、それぞれ、第１電源電圧、第２電源電圧が供給され、第１電源電圧は高レベル側電源電圧であり、第２電源電圧は低レベル側電源電圧であり、第１増幅回路の差動対は第１トランジスタおよび第２トランジスタを有し、第１トランジスタおよび第２トランジスタの耐圧は、第１増幅回路を構成する他のトランジスタ、および第２増幅回路を構成するトランジスタの耐圧よりも高いレシーバである。

（２）本発明の一形態は、差動信号を受信することができるＩＣであり、前記形態（１）に係るレシーバを有する。

（３）本発明の一形態は、表示装置を制御するための表示コントローラＩＣであり、画像信号を受信する機能を備えるインターフェース回路が設けられ、インターフェース回路は、前記形態（１）に係るレシーバを有する。

（４）本発明の一形態は、表示装置のソース線を駆動する機能を備えるドライバＩＣであり、画像信号を受信する機能を備えるインターフェース回路が設けられ、インターフェース回路は、前記形態（１）に係るレシーバを有する。

本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。

本発明の一形態によって、レシーバの動作周波数を向上すること、レシーバの伝達遅延時間を短縮すること、レベルシフタを設ける必要のないレシーバを提供すること、信号を送信する内部回路と同じ電源電圧で動作するレシーバを提供すること、または、レシーバの消費電力を低減すること等が可能となる。

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

Ａ：差動信号方式による信号伝送システムの概要を示す。Ｂ、Ｃ：レシーバの構成例を示す回路図。 レシーバの構成例を示す回路図。 レシーバの構成例を示す回路図。 レシーバの構成例を示す回路図。 レシーバの構成例を示す回路図。 レシーバの構成例を示す回路図。 バイアス電圧生成回路の構成例を示す回路図。 ＬＶＤＳレシーバＩＣの構成例を示すブロック図。 ＬＶＤＳレシーバＩＣの構成例を示すブロック図。 Ａ：表示システムの構成例を示すブロック図。Ｂ：表示コントローラＩＣの構成例を示すブロック図。 Ａ：画素アレイの構成例を示す回路図。Ｂ：表示装置の表示原理を示す模式図。 画素アレイの構成例を示す回路図。 Ａ、Ｂ：画素アレイの構成例を示す回路図。 ＬＶＤＳレシーバユニットの構成例を示すブロック図。 表示コントローラＩＣの構成例を示すブロック図。 ソースドライバ回路の構成例を示すブロック図。 Ａ：スイッチアレイの構成例を示すブロック図。Ｂ、Ｃ：スイッチ回路の構成例を示す回路図。 Ａ：スイッチアレイの構成例を示すブロック図。Ｂ：スイッチ回路の構成例を示す回路図。 表示システムの構成例を示すブロック図。 Ａ：表示コントローラＩＣの構成例を示すブロック図。Ｂ：ソースドライバＩＣの構成例を示すブロック図。 Ａ：表示システムの構成例を示すブロック図。Ｂ：タッチセンサ装置の構成例を示すブロック図。 Ａ―Ｇ：電子機器の構成例を示す図。 Ａ―Ｅ：電子機器の構成例を示す図。 Ａ：車載用電子機器の構成例を示す図。Ｂ、Ｃ：医用表示装置の構成例を示す図。 ＤＯＳＲＡＭの構成例を示すブロック図。 Ａ：メモリセルアレイの構成例を示すブロック図。Ｂ：メモリセルの構成例を示す回路図。 ＤＯＳＲＡＭの構成例を示す断面図。 Ａ、Ｂ：トランジスタの構成例を示す断面図。 表示装置の構成例を示す断面図。 表示装置の構成例を示す断面図。 シミュレーション結果を示す図。Ａ：入力した差動クロック信号の波形。Ｂ：図３のレシーバの出力信号の波形。Ｃ：図３４のレシーバの出力信号の波形。 シミュレーション結果を示す図。Ａ：入力した差動クロック信号の波形。Ｂ：図３のレシーバの出力信号の波形。Ｃ：図３４のレシーバの出力信号の波形。 比較例のレシーバの構成例を示す回路図。 比較例のレシーバの構成例を示す回路図。

以下に、本発明の実施の形態および実施例を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。

以下に示される複数の実施の形態および実施例は適宜組み合わせることが可能である。また１の実施の形態または１の実施例の中に、複数の構成例（作製方法例、動作方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態あるいは他の実施例に記載された１または複数の構成例と適宜組み合わせることも可能である。

図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

本明細書において、例えば、高電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。

また、複数の要素に同じ符号が用いられている場合、そのうち１個を特定する必要があるときは、符号“＿１”、“＿２”、“＜ｊ＞”、“［ｉ，ｊ］”等の識別用の符号を付記して記載する場合がある。例えば、複数の配線ＧＬＬのうち１本の配線を特定する場合、配線ＧＬＬ＜２＞等と表記し、任意の配線を指す場合は、配線ＧＬＬと表記する。

〔実施の形態１〕
図１Ａに、差動信号を使ってデジタル信号を伝送するためのシステム（差動伝送システム）の概要を示す。ここでは、一例として、差動伝送方式がＬＶＤＳである例を説明する。図１Ａに示す差動伝送システム９０において、受信側のインターフェース（Ｉ／Ｆ）回路１０２にはレシーバ（ＲＸ）１００が設けられ、送信側のインターフェース回路１０６にはトランスミッタ（ＴＸ）１０５が設けられている。トランスミッタ１０５はシングルエンド信号を差動信号に変換する。差動信号は、伝送媒体１０８を経て、レシーバ１００に送信される。

トランスミッタ１０５は、シングルエンド方式のデジタル信号を差動信号に変換する機能を有する。トランスミッタ１０５から出力される差動信号は伝送媒体１０８を介して、レシーバ１００に入力される。伝送媒体１０８は２本の配線で構成される。抵抗Ｒｔは受信側の終端抵抗であり、伝送媒体１０８の特性インピーダンスに適合する抵抗値をもつ。ＬＶＤＳ規格では、抵抗Ｒｔは１００Ωの抵抗である。具体的には、トランスミッタ１０５は±３．５ｍＡの差動電流信号を伝送媒体１０８に送信する。差動電流信号が１００Ωの抵抗Ｒｔに流れることで、電圧差３５０ｍＶ（１．０７５Ｖ―１．４２５Ｖ）の差動電圧信号がレシーバ１００に入力される。レシーバ１００は差動電圧信号を検知し、シングルエンド信号に変換する。レシーバ１００で生成されたシングルエンド信号は、受信側の内部回路に入力される。

＜＜レシーバ１００＞＞
図１Ｂにレシーバ１００の構成例を示す。レシーバ１００は端子ＩＮＰ、ＩＮＮ、ＯＵＴを有する。レシーバ１００の入力段には増幅回路１１０が設けられ、レシーバ１００の出力段には増幅回路１２０が設けられている。

端子ＩＮＰ、ＩＮＮは差動信号用の入力端子であり、伝送媒体１０８が電気的に接続される。端子ＩＮＮの入力信号は、端子ＩＮＰの入力信号の反転信号であり、位相差は１８０°である。端子ＯＵＴはシングルエンド信号用の出力端子であり、受信側の内部回路１０３に電気的に接続されている。

増幅回路１１０、１２０には電源電圧Ｖｄｄｄ、Ｖｓｓｄが入力される。Ｖｄｄｄは高レベル電源電圧であり、Ｖｓｓｄは低レベル電源電圧である。電源電圧Ｖｄｄｄ、Ｖｓｓｄは、レシーバ１００の後段に接続される内部回路１０３の高レベル電源電圧、低レベル電源電圧と同じにすることができる。電源電圧Ｖｄｄｄはデータ“１”を表す電圧であり、電源電圧Ｖｓｓｄはデータ“０”を表す電圧である。

増幅回路１１０は差動入力、差動出力の増幅回路であり、端子ＩＮＰ１、ＩＮＮ１、ＯＵＴＰ１、ＯＵＴＮ１を有する。増幅回路１２０は差動入力、シングルエンド出力の増幅回路であり、端子ＩＮＰ２、ＩＮＮ２、ＯＵＴ２を有する。端子ＩＮＰ１、ＩＮＮ１はそれぞれ端子ＩＮＰ、ＩＮＮに電気的に接続されている。端子ＩＮＰ２、ＩＮＮ２はそれぞれ端子ＯＵＴＰ１、ＯＵＴＮ１に電気的に接続されている。端子ＯＵＴ２は端子ＯＵＴに電気的に接続されている。

増幅回路１１０は、端子ＩＮＰ、ＩＮＮに入力される差動信号を増幅し、差動信号を生成する。生成された差動信号は端子ＯＵＴＰ１、ＯＵＴＮ１から出力される。増幅回路１２０は、端子ＩＮＰ２、ＩＮＮ２に入力される差動信号をシングルエンド信号に変換する機能を有する。増幅回路１２０で生成されたシングルエンド信号は端子ＯＵＴ２を経て、端子ＯＵＴから出力される。また、増幅回路１２０は、コンパレータ回路の機能を備えており、端子ＩＮＰ２、ＩＮＮ２の電圧に応じて、高レベル電圧の信号または低レベル電圧の信号を出力する。

図１Ｃに増幅回路１１０の回路構成例を示す。増幅回路１１０は、トランジスタＮＭ１、ＮＭ２、電流源１１２、負荷回路１１３を有する。トランジスタＮＭ１、ＮＭ２は、増幅回路１１０の差動対１１１を構成する。トランジスタＮＭ１、ＮＭ２はｎチャネル型トランジスタ（以下、「ＮＭＯＳ」と表記する。）である。電流源１１２はバイアス電流Ｉｓｓを差動対１１１に供給するための定電流源である。例えば、電流源１１２はＮＭＯＳで構成される。負荷回路１１３は、トランジスタＮＭ１、ＮＭ２に負荷Ｒｄ１、Ｒｄ２を与える。例えば、負荷回路１１３は、抵抗素子、トランジスタで構成される。

以下、本実施の形態に係るレシーバの構成、効果等の理解を助けるため、レシーバ１００と比較例のレシーバとを対比して説明する。

図３３は比較例のレシーバを示す。図３３に示すレシーバ９００はインターフェース回路９０２に設けられている。レシーバ９００で生成されたシングルエンド信号は内部回路９０３に入力される。ここでは、一例として、インターフェース回路１０２、９０２の電源電圧Ｖｄｄａ／Ｖｓｓａは３．３Ｖ／０Ｖであり、内部回路１０３、９０３の電源電圧Ｖｄｄｄ／Ｖｓｓｄは１．２Ｖ／０Ｖである。

レシーバ９００は端子ＩＮＰ、ＩＮＮ、ＯＵＴ、増幅回路９１０、９２０、レベルシフタ９３０を有する。増幅回路９１０の差動対９１１はトランジスタＰＭ１、ＰＭ２で構成される。トランジスタＰＭ１、ＰＭ２はＰチャネル型トランジスタ（以下、「ＰＭＯＳ」と表記する。）である。増幅回路９１０、９２０にはインターフェース回路９０２と同じ電源電圧Ｖｄｄａ、Ｖｓｓａが入力される。

レシーバ１００、９００、内部回路１０３、９０３を構成するトランジスタは、動作電圧に応じた耐圧特性を備える。本明細書では、特段の断りがない場合、トランジスタの耐圧とは、ゲート‐ソース間、およびドレイン‐ソース間に印加可能な最大電圧のことをいう。

ここでは便宜的に、電源電圧Ｖｄｄｄ（＝１．２Ｖ）で動作するトランジスタを「ＬＶ（Ｌｏｗ Ｖｏｌｔａｇｅ）デバイス」と呼び、電源電圧Ｖｄｄａ（＝３．３Ｖ）で動作するトランジスタを「ＭＶ（Ｍｉｄｄｌｅ Ｖｏｌｔａｇｅ）デバイス」と呼ぶ。つまり、ＭＶデバイスはＬＶデバイスよりも耐圧が高いデバイスである。また、電圧レベルがＶｄｄｄ、Ｖｄｄａであることを、それぞれＬＶレベル、ＭＶレベルのように表記する場合がある。

トランジスタの耐圧を高くするには、ゲート絶縁層を厚くする、チャネル長を大きくするなどの方法がある。例えば、ＭＶデバイスとＬＶデバイスとは、Ｃｏｘ（単位面積当たりのゲート容量）の大きさによって分類することができる。Ｃｏｘが大きい方のトランジスタがＬＶデバイスであり、Ｃｏｘが小さい方のトランジスタがＭＶデバイスである。

増幅回路９１０、９２０はＭＶデバイスで構成され、電源電圧Ｖｄｄａ、Ｖｓｓａが供給される。増幅回路９１０は、振幅３５０ｍＶの差動信号を増幅し、ＭＶレベルの差動信号を生成する。増幅回路９１０は、差動対９１１、電流源９１２を有する。差動対９１１は２のＰＭＯＳで構成される。電流源９１２は、差動対９１１のバイアス電流の電流源であり、例えばＰＭＯＳで構成される。増幅回路９２０は、入力される差動信号をシングルエンド信号に変換する。増幅回路９２０の入力信号、出力信号の電圧レベルはＭＶレベルである。

内部回路９０３はＬＶデバイスで構成される。レベルシフタ９３０は、レシーバ９００の出力信号の電圧レベルをＭＶレベルからＬＶレベルにレベルダウンするために設けられている。したがって、レベルシフタ９３０の入力段はＭＶデバイスで構成され、出力段はＬＶデバイスで構成される。入力段はＭＶレベル信号をレベルダウンし、ＬＶレベル信号を生成する。出力段はＬＶレベル信号の波形整形を行う。

トランジスタのオン抵抗はＣｏｘに反比例するので、ＭＶデバイスの最大動作周波数はＬＶデバイスよりも低い。そのため、レシーバ９００の最大動作周波数、および伝達遅延時間は、レシーバ９００を構成するＭＶデバイスの周波数特性に依存する。特に、レベルシフタ９３０のＭＶデバイスを１．２Ｖで駆動することが、最大動作周波数の向上、および伝達遅延時間の短縮の妨げとなる大きな要因の一つである。

そこで、本実施の形態は、出力段にレベルシフタを設ける必要のないレシーバを提供することを課題とする。図１Ｂ、図１Ｃに示すレシーバ１００はこのようなレシーバの一例である。

インターフェース回路１０２の電源電圧Ｖｄｄａ／Ｖｓｓａは３．３Ｖ／０Ｖであり、内部回路１０３の電源電圧Ｖｄｄｄ／Ｖｓｓｄは１．２Ｖ／０Ｖであるとする。増幅回路１１０、１２０の高レベル、低レベル電源電圧は、内部回路１０３と同じ電源電圧Ｖｄｄｄ、Ｖｓｓｄである。したがって、増幅回路１１０、１２０の出力レベルは電源電圧Ｖｄｄｄを超えない。

増幅回路１１０において、差動対１１１のトランジスタＮＭ１、ＮＭ２はＭＶデバイスであり、その他のトランジスタはＬＶデバイスである。差動対１１１をＭＶデバイスで構成するのは、端子ＩＮＰ、ＩＮＮに入力される差動信号の最大電圧が電源電圧Ｖｄｄｄよりも高い１．４２５Ｖであること、インターフェース回路１０２の電源電圧がＶｄｄａであるため、差動対１１１には電圧Ｖｄｄａが印加される可能性があることが理由である。

差動対１１１に入力される差動信号の電圧範囲が１．０７５Ｖ乃至１．４２５Ｖであり、電源電圧Ｖｄｄｄが１．２Ｖであるため、トランジスタＮＭ１、ＮＭ２はＮＭＯＳである。これは、差動対１１１をＰＭＯＳで構成すると、入力電圧の全範囲において差動対１１１を正常に動作させることができないからである。同様の理由で、増幅回路９１０の差動対９１１はＰＭＯＳで構成されている。増幅回路１１０の差動対１１１がＮＭＯＳで構成されているため、増幅回路１２０の差動対はＰＭＯＳで構成されている。

増幅回路１１０において、トランジスタＮＭ１、ＮＭ２以外のトランジスタは、１．２Ｖを超える電圧が印加されないため、これらはＬＶデバイスである。増幅回路１１０の出力レベルは、ＬＶデバイスに入力可能なレベルにできるので、増幅回路１２０を構成する全てのトランジスタをＬＶデバイスにすることができる。よって、増幅回路１２０の出力レベルもＬＶデバイスに入力可能な電圧レベルにできるので、増幅回路１２０の出力信号をレベルダウンするためのレベルシフタを設ける必要がない。

また、増幅回路１１０の差動対１１１のみＭＶデバイスで構成することで、増幅回路１１０と増幅回路１２０を単電源電圧で駆動することが可能になる。

レシーバ１００において、差動対１１１はトランスミッタ１０５から送信される差動信号を受信するので、トランジスタＮＭ１、ＮＭ２は、耐圧性を持たせるためＭＶデバイスとし、その他のトランジスタを周波数特性のより優れたＬＶデバイスとすることが可能である。そのため、レシーバ１００の動作周波数を向上でき、伝達遅延時間を短縮することができる。特に、レシーバ１００の出力段にレベルシフタを設ける必要がないことが、動作周波数の向上、伝達遅延時間の短縮に大きく貢献する。レシーバ１００をＬＶデバイスで構成できることから、回路面積の縮小、消費電力の低下などの効果を得ることができる。

増幅回路１１０、１２０は単電源増幅回路とすることができる。増幅回路１１０は入出力の直線性の高い回路であることが好ましい。増幅回路１２０はレールツーレール（ｒａｉｌ‐ｔｏ‐ｒａｉｌ）出力が可能であることが好ましい。

以下、レシーバのいくつかのより具体的な回路構成例を示す。

＜＜レシーバ１４０＞＞
図２にレシーバの構成例を示す。レシーバ１４０は、増幅回路１５０、１６０、端子ＩＮＰ、ＩＮＮ、ＯＵＴ、ＶＨ、ＶＬ、ＮＣＡＳ、ＰＣＡＳ、ＮＢＩＡＳ、ＰＢＩＡＳを有する。

増幅回路１５０は、フォールデッドカスコード型オペアンプである。増幅回路１６０は、バッファオペアンプである。

端子ＩＮＰ、ＩＮＮは差動信号用の入力端子であり、端子ＯＵＴはシングルエンド信号用の出力端子である。端子ＶＨは電源電圧Ｖｄｄｄ用の入力端子であり、端子ＶＬは電源電圧Ｖｓｓｄ用の入力端子である。端子ＮＣＡＳ、ＰＣＡＳ、ＮＢＩＡＳ、ＰＢＩＡＳは、それぞれ、バイアス電圧用の入力端子である。端子ＮＣＡＳ、ＰＣＡＳ、ＮＢＩＡＳ、ＰＢＩＡＳには、それぞれ、電圧Ｖｃｓ１、Ｖｃｓ２、Ｖｂｓ１、Ｖｂｓ２が入力される。

＜増幅回路１５０＞
増幅回路１５０は、トランジスタＮＭ１１、ＮＭ１２、ＮＬ１３、ＮＬ１４、ＰＬ１１―ＰＬ１４、抵抗素子Ｒ１１、Ｒ１２を有する。トランジスタＮＭ１１、ＮＭ１２はＭＶデバイスであり、トランジスタＮＬ１３、ＮＬ１４、ＰＬ１１―ＰＬ１４はＬＶデバイスである。

トランジスタＮＭ１１、ＮＭ１２は差動対を構成する。ここでは、差動対（ＮＭ１１、ＮＭ１２）とは、トランジスタＮＭ１１、ＮＭ１２によって構成される差動対であることを表している。ほかの構成要素についても同様に表記する。

トランジスタＮＬ１３は差動対（ＮＭ１１、ＮＭ１２）にバイアス電流Ｉｓｓ１を供給する電流源を構成する。トランジスタＮＬ１４はカスコードトランジスタである。場合によって、トランジスタＮＬ１４は設けなくてもよい。

トランジスタＰＬ１１、ＰＬ１２はカスコードトランジスタである。トランジスタＰＬ１３はバイアス電流Ｉｓｓ２を生成する電流源であり、トランジスタＰＬ１４は、バイアス電流Ｉｓｓ３を生成する電流源である。ここでは、トランジスタＰＬ１３、ＰＬ１４は、差動対（ＮＭ１１、ＮＭ１２）およびトランジスタＰＬ１１、ＰＬ１２にバイアス電流を供給する負荷電流源として機能する。

抵抗素子Ｒ１１、Ｒ１２は、トランジスタＰＬ１１、ＰＬ１２の負荷抵抗として機能する。なお、抵抗素子Ｒ１１の代わりに１または複数のＮＭＯＳでなる負荷電流源を設けることも可能である。抵抗素子Ｒ１２についても同様である。図２に例示するように、トランジスタＰＬ１１、ＰＬ１２の負荷を線形素子で構成することで、増幅回路１５０の線形性を向上させることができる。

＜増幅回路１６０＞
増幅回路１６０は、トランジスタＰＬ２１―ＰＬ２５、ＮＬ２４―ＮＬ２９を有する。トランジスタＰＬ２１―ＰＬ２５、ＮＬ２４―ＮＬ２９はＬＶデバイスである。増幅回路１６０は２段オペアンプである。入力段の増幅回路は差動入力‐差動出力増幅回路であり、トランジスタＰＬ２１―ＰＬ２３、ＮＬ２６―ＮＬ２９で構成される。出力段の増幅回路は差動入力‐シングルエンド出力増幅回路であり、トランジスタＰＬ２４、ＰＬ２５、ＮＬ２４、ＮＬ２５で構成される。

（入力段） トランジスタＰＬ２１、ＰＬ２２は、入力段の差動対を構成する。トランジスタＰＬ２３は差動対（ＰＬ２１、ＰＬ２２）にバイアス電流Ｉｓｓ４を供給する電流源を構成する。トランジスタＮＬ２６、ＮＬ２７によってカレントミラー回路が構成され、トランジスタＮＬ２８、ＮＬ２９によってカレントミラー回路が構成される。カレントミラー回路（ＮＬ２６、ＮＬ２７）、（ＮＬ２８、ＮＬ２９）は、それぞれ、差動対（ＰＬ２１、ＰＬ２２）にバイアス電流Ｉｓｓ５、Ｉｓｓ６を供給する電流負荷として機能する。

（出力段） トランジスタＮＬ２４、ＮＬ２５はカレントミラー回路を構成し、トランジスタＰＬ２４、ＰＬ２５はカレントミラー回路を構成する。カレントミラー回路（ＰＬ２４、ＰＬ２５）はバイアス電流Ｉｓｓ７、Ｉｓｓ８を差動対（ＮＬ２４、ＮＬ２５）に供給する機能を有する。

レシーバ１４０の入力段はフォールデッドカスコードオペアンプである。フォールデッドカスコードオペアンプは、ゲインの直線性は高いが、低ゲインである。そこで、レシーバ１４０の出力段にバッファオペアンプを設けることで、端子ＯＵＴの電圧振幅を、レシーバ１４０の出力に要求される｜Ｖｄｄｄ−Ｖｓｓｄ｜にすることを実現している。

入力段の増幅回路１５０は、端子ＩＮＰ、ＩＮＮに入力された差動信号を線形的に増幅し、出力する。つまり、増幅回路１５０は、差動信号を、増幅回路１６０で検知可能な振幅に線形的に増幅する機能をもつ。出力段の増幅回路１６０は、入力される差動信号をシングルエンド信号に変換する機能をもち、更に、入力される差動信号の電圧レベルを電源レールまで高速に増幅する機能をもつことが好ましい。

＜＜レシーバ１４１＞＞
図３にレシーバの構成例を示す。レシーバ１４１は、増幅回路１５１、１６１、端子ＩＮＰ、ＩＮＮ、ＯＵＴ、ＶＨ、ＶＬ、ＮＣＡＳ、ＰＣＡＳ、ＮＢＩＡＳ、ＰＢＩＡＳ、ＳＴＢＹ、ＳＴＢＹＢを有する。レシーバ１４１はレシーバ１４０の変形例であり、動作モードにスタンバイモードをもつ。以下、レシーバ１４０との相違点を中心に、レシーバ１４１を説明する。

端子ＳＴＢＹ、ＳＴＢＹＢは、信号ＳＴＢＥ、ＳＴＢＥＢ用の入力端子である。信号ＳＴＢＥ、ＳＴＢＥＢはスタンバイイネーブル信号である。信号ＳＴＢＥＢは信号ＳＴＢＥの反転信号である。“Ｈ”の信号ＳＴＢＥが入力されることで、レシーバ１４１はスタンバイモードに移行する。

レシーバ１４１には、トランジスタＮＬ３１―ＮＬ３４、ＰＬ３１―ＰＬ３３が設けられる。これらトランジスタは、ＬＶデバイスであり、レシーバ１４１内の電流源を構成するトランジスタをオフ状態にするためのスイッチとして機能する。具体的には、トランジスタＰＬ３１は、電源電圧Ｖｄｄｄ用の電源線と、トランジスタＰＬ１３、ＰＬ１４、ＰＬ２３のゲート間の導通状態を制御する。トランジスタＮＬ３３は、電源電圧Ｖｓｓｄ用の電源線と、トランジスタＮＬ２６、ＮＬ２７のゲート間の導通状態を制御する。他のトランジスタも同様の機能をもつ。

増幅回路１５１は増幅回路１５０の変形例であり、増幅回路１５０にトランジスタＮＬ３１、ＮＬ３２、ＰＬ３１、ＰＬ３２を追加した回路である。増幅回路１６１は増幅回路１６０の変形例であり、増幅回路１６０にトランジスタＮＬ３３、ＮＬ３４、ＰＬ３３を追加した回路である。

（スタンバイモード）
信号ＳＴＢＥが“Ｈ”である（信号ＳＴＢＥＢは“Ｌ”である）とき、増幅回路１５１において、３のカスコードトランジスタ（トランジスタＮＬ１４、ＰＬ１１、ＰＬ１２）はオフ状態となり、３の電流源（トランジスタＮＬ１３、ＰＬ１３、ＰＬ１４）がオフ状態となる。増幅回路１６１において、各電流源（トランジスタＰＬ２３、カレントミラー回路（ＮＬ２６、ＮＬ２７）、（ＮＬ２８、ＮＬ２９）、（ＮＬ２４、ＮＬ２５）（ＰＬ２４、ＰＬ２５））はオフ状態となる。

したがって、スタンバイモードではレシーバ１４１内の全ての電流源が停止するので、レシーバ１４１の消費電流を効果的に低減することができる。例えば、電源電圧Ｖｄｄｄが１．２Ｖであり、Ｖｓｓｄが０Ｖのとき、レシーバ１４１の消費電流はアクティブモードでは数ｍＡ乃至数十ｍＡであるのを、スタンバイモードでは数ｎＡ乃至数十ｎＡに低減することができる。

トランジスタＮＬ３１―ＮＬ３４、ＰＬ３１―ＰＬ３３を適宜取捨することで、スタンバイモードを実現することができる。例えば、トランジスタＮＬ３１、ＰＬ３１のみを設ける。この場合、スタンバイモードでは、バイアス電流Ｉｓｓ１の電流源（ＮＬ３１）と、バイアス電流Ｉｓｓ３の電流源（ＰＬ２３）とが停止するため、増幅回路１５１、１６１を停止させることができる。

スタンバイモードでは、レシーバ１４１の端子ＯＵＴの論理が不定になる。必要に応じて、スタンバイモードでの端子ＯＵＴの論理を固定するための回路をレシーバ１４１に設けてもよい。図４―図６にそのような構成を例示する。

＜＜レシーバ１４２＞＞
図４に示すレシーバ１４２は、レシーバ１４１の出力段にプルアップ回路１７２を設けたものである。プルアップ回路１７２はトランジスタＰＬ４２を有する。トランジスタＰＬ４２はＬＶデバイスである。スタンバイモードではトランジスタＰＬ４２はオン状態となるため、端子ＯＵＴの電圧レベルを電源電圧Ｖｄｄｄに固定することができる。

＜＜レシーバ１４３＞＞
図５に示すレシーバ１４３は、レシーバ１４１の出力段にプルダウン回路１７３を設けたものである。プルダウン回路１７３はトランジスタＮＬ４２を有する。トランジスタＮＬ４２はＬＶデバイスである。スタンバイモードではトランジスタＮＬ４２はオン状態となるため、端子ＯＵＴの電圧レベルを電源電圧Ｖｓｓｄに固定することができる。

＜＜レシーバ１４４＞＞
図６に示すレシーバ１４４は、レシーバ１４１の出力段にラッチ回路１７４を設けたものである。ラッチ回路１７４はＬＶデバイスで構成される。ラッチ回路１７４はクロックドインバータ１７５、１７６、インバータ１７７、１７８を有する。信号ＳＴＢＥが“Ｌ”のとき、クロックドインバータ１７５はアクティブであり、信号ＳＴＢＥが“Ｈ”のとき、クロックドインバータ１７６はアクティブである。

レシーバ１４４がアクティブモード（信号ＳＴＢＥが“Ｌ”である）のとき、増幅回路１６１の出力はクロックドインバータ１７５、インバータ１７７を経て、端子ＯＵＴから出力される。このとき、ラッチ回路１７４は、２段のインバータでなるバッファ回路として機能する。

レシーバ１４４がスタンバイモード（信号ＳＴＢＥが“Ｈ”である）のとき、ラッチ回路１７４はアクティブ状態になる。信号ＳＴＢＥが“Ｈ”になると、クロックドインバータ１７５は非アクティブとなり、増幅回路１６１の出力端子と端子ＯＵＴ間が非導通状態となる。クロックドインバータ１７６はアクティブとなり、クロックドインバータ１７６とインバータ１７８とでなるラッチ回路が構成される。このラッチ回路によって、スタンバイモードになる直前のインバータ１７７の入力信号が保持される。したがって、スタンバイモードでは、レシーバ１４３の端子ＯＵＴの論理は、スタンバイモードになる直前の端子ＯＵＴの論理に固定される。

図２に示すレシーバ１４０の出力段に、プルアップ回路１７２、プルダウン回路１７３、またはラッチ回路１７４の何れかを設けてもよい。

＜＜バイアス電圧生成回路１８０＞＞
ここでは、レシーバ１４０にバイアス電圧Ｖｂｓ１、Ｖｂｓ２、Ｖｃｓ１、Ｖｃｓ２を供給するバイアス電圧生成回路について説明する。図７に示すバイアス電圧生成回路１８０は動作モードにスタンバイモードをもつ。

バイアス電圧生成回路１８０には、電源電圧Ｖｄｄｄ、Ｖｓｓｄ、参照電流Ｉｒｅｆ、信号ＳＴＢＥ、ＳＴＢＥＢが入力される。バイアス電圧生成回路１８０は参照電流Ｉｒｅｆに応じたバイアス電圧Ｖｂｓ１、Ｖｃｓ１、Ｖｂｓ２、Ｖｃｓ２を生成する。例えば、参照電流Ｉｒｅｆはバンドギャップレファレンス回路で生成される。

バイアス電圧生成回路１８０のトランジスタはＬＶデバイスである。図７において、トランジスタＮＬ５１―ＮＬ５４、ＰＬ５１、ＰＬ５２はスタンバイモードを実現するために設けられているトランジスタである。信号ＳＴＢＥが“Ｈ”である（信号ＳＴＢＥＢが“Ｌ”である）とき、参照電流Ｉｒｅｆに関わらず、バイアス電圧生成回路１８０はバイアス電圧Ｖｂｓ１、Ｖｃｓ１として電圧Ｖｓｓｄを出力し、バイアス電圧Ｖｂｓ２、Ｖｃｓ２として電圧Ｖｄｄｄを出力する。

バイアス電圧生成回路１８０を用いることで、スタンバイモードのとき、レシーバ１４０の増幅回路１５０内の全ての電流源と、全てのカスコードトランジスタをオフ状態にすることができ、増幅回路１６１のトランジスタＰＬ２３をオフ状態にすることができる。すなわち、レシーバ１４０のスタンバイモードでの消費電力を低減できる。

バイアス電圧生成回路１８０は、レシーバ１４１のバイアス電圧生成回路として用いることができる。この場合、レシーバ１４１にトランジスタＮＬ３１、ＮＬ３２、ＰＬ３１、ＰＬ３２を設けなくてもよい。レシーバ１４２―１４４についても同様である。

本実施の形態によって、レベルシフタが必要ないレシーバを提供することができる。本実施の形態のレシーバは、トランスミッタから送信される差動信号を受信する差動対のみをＭＶデバイスで構成し、他のトランジスタをＬＶデバイスとすることができる。その結果、本実施の形態によって、動作周波数の向上、伝達遅延時間の短縮、回路面積の縮小、通常動作時の消費電力の低減等が可能となる。また、レシーバが、スタンバイモードをサポートする構成であることで、スタンバイ時の消費電流を低減することができる。

＜＜ＬＶＤＳレシーバＩＣ＞＞
以下、ＬＶＤＳレシーバＩＣの構成例を説明する。

＜構成例１＞
図８に、入力チャンネル数が４であるＬＶＤＳレシーバＩＣの構成例を示す。ＬＶＤＳレシーバＩＣ２００は、レシーバ２１０＜１＞―２１０＜４＞、バイアス電圧生成回路２１２、参照電流生成回路２１３、ロジック回路２１５、ピンＲＩＮＰ１―ＲＩＮＰ４、ＲＩＮＮ１―ＲＩＮＮ４、ＲＯＴ１―ＲＯＴ４、ＶＨ１、ＶＬ１、ＣＥを有する。

ピンＲＩＮＰ１―ＲＩＮＰ４、ＲＩＮＮ１―ＲＩＮＮ４は、差動信号入力用ピンである。ＬＶＤＳレシーバＩＣ２００内には、ピンＲＩＮＰ１とピンＲＩＮＮ１とを終端処理するための抵抗が設けられている。その他の差動信号入力用ピンも同様に終端処理されている。

ピンＲＯＴ１―ＲＯＴ４はシングルエンド信号出力用ピンである。ピンＶＨ１、ＶＬ１は電源電圧入力用ピンであり、例えば、ピンＶＨ１には電源電圧Ｖｄｄｄが入力され、ピンＶＬ１は接地電圧（ＧＮＤ）が入力される。ピンＣＥはチップイネーブル信号の入力ピンである。

ロジック回路２１５は、チップイネーブル信号に基づいて、信号ＳＴＢＥ、ＳＴＢＥＢを生成する。チップイネーブル信号が“Ｈ”であれば、信号ＳＴＢＥは“Ｌ”（信号ＳＴＢＥＢは“Ｈ”）であり、チップイネーブル信号が“Ｌ”であれば、信号ＳＴＢＥは“Ｈ”（信号ＳＴＢＥＢは“Ｌ”）である。信号ＳＴＢＥ、ＳＴＢＥＢはレシーバ２１０に入力される。レシーバ２１０には、スタンバイ機能を備えるレシーバを適用すればよく、ここでは、レシーバ１４３（図５）を適用することとする。チップイネーブル信号が“Ｌ”である間、レシーバ２１０はスタンバイ状態である。

バイアス電圧生成回路２１２はレシーバ２１０にバイアス電圧を供給する。バイアス電圧生成回路２１２には参照電流生成回路２１３が生成する参照電流が供給される。バイアス電圧生成回路２１２として、スタンバイ機能を備えたバイアス電圧生成回路１８０を用いてもよい。この場合、例えば、レシーバ２１０を、レシーバ１４０（図２）とプルダウン回路１７３（図５）とで構成することで、バイアス電圧生成回路２１２がスタンバイ状態になることで、レシーバ２１０をスタンバイ状態にすることができる。

＜構成例２＞
図９に、ＬＶＤＳレシーバＩＣの構成例を示す。ＬＶＤＳレシーバＩＣ２０１は、入力チャンネル数が４であり、３２（４×８）ビットのパラレルデータ信号を出力する機能をもつ。ＬＶＤＳレシーバＩＣ２０１はデシリアライザの機能を備える。ＬＶＤＳレシーバＩＣ２０１は、レシーバ２１０＜１＞―２１０＜５＞、シリアル‐パラレル（Ｓ／Ｐ）変換回路２２０＜１＞―２２０＜４＞、位相同期（ＰＬＬ；Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路２２１、バイアス電圧生成回路２１２、参照電流生成回路２１３、ロジック回路２１５、ピンＲＩＮＰ１―ＲＩＮＰ４、ＲＩＮＮ１―ＲＩＮＮ４、ＣＫＩＮＰ、ＣＫＩＮＮ、ＲＯＴ１＿１―ＲＯＴ１＿８、ＲＯＴ２＿１―ＲＯＴ２＿８、ＲＯＴ３＿１―ＲＯＴ３＿８、ＲＯＴ４＿１―ＲＯＴ４＿８、ＲＣＫＯ、ＶＨ１、ＶＬ１、ＣＥを有する。

ＬＶＤＳレシーバＩＣ２０１は、４のデータレーンと、１のクロックレーンを有する。クロックレーンには、ピンＣＫＩＮＰ、ＣＫＩＮＮから差動クロック信号ＲＣＬＫ＿Ｐ、ＲＣＬＫ＿Ｎが入力される。レシーバ２１０＜５＞は差動クロック信号ＲＣＬＫ＿Ｐ、ＲＣＬＫ＿Ｎをシングルエンドクロック信号に変換する。ＰＬＬ回路２２１はシングルエンドクロック信号から、クロック信号ＣＬＫＯＵＴ、サンプリング信号ＳＭＰ１―ＳＭＰ８を生成する。サンプリング信号ＳＭＰ１―ＳＭＰ８は、シリアル‐パラレル変換回路２２０＜１＞―２２０＜４＞に入力される。クロック信号ＣＬＫＯＵＴはピンＲＣＫＯから出力される。

ｊ番目（ｊは１乃至４の整数）のデータレーンにおいて、ピンＲＩＮＰｊ、ＲＩＮＮｊから差動データ信号ＤＩＮｊ＿Ｐ、ＤＩＮｊ＿Ｎが入力される。レシーバ２１０＜ｊ＞は差動データ信号ＤＩＮｊ＿Ｐ、ＤＩＮｊ＿Ｎをシングルエンドデータ信号に変換する。シリアル‐パラレル変換回路２２０＜ｊ＞は、サンプリング信号ＳＭＰ１―ＳＭＰ８に従い、レシーバ２１０＜ｊ＞の出力信号をサンプリングして、８ビットのデータ信号ＤＯｊ［７：０］に変換する。データ信号ＤＯｊ［７：０］は、ピンＲＯＴｊ＿１―ＲＯＴｊ＿８から出力される。

本実施の形態のレシーバはＬＶＤＳレシーバに限定されるものではなく、差動信号を受信する様々なレシーバに適用することが可能である。

〔実施の形態２〕
本実施の形態では、ＬＶＤＳ伝送システムを備える半導体装置の一例として、表示システム、タッチパネルシステム等について説明する。

＜＜表示システム２４０＞＞
図１０Ａは、表示システムの構成例を示すブロック図である。表示システム２４０は、プロセッシングユニット２５０、電源回路２５４、表示装置２７０を有する。表示装置２７０は、画素アレイ２８０、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６、表示コントローラＩＣ３００を有する。

プロセッシングユニット２５０は、実行ユニット２５１およびメモリ装置２５２を有する。実行ユニット２５１は、プログラムを実行する機能を有する。例えば、実行ユニット２５１は、ＡＬＵ（演算装置）であり、メモリ装置２５２は、キャッシュメモリである。または、実行ユニット２５１には、ＣＰＵ（中央処理装置）、ＭＰＵ（マイクロプロセッシングユニット）、プログラマブルロジックデバイス（例えば、ＦＰＧＡ）などの各種の処理装置を適用できる。この場合、メモリ装置２５２は処理装置のメインメモリでもよいし、キャッシュメモリでもよい。また、表示装置２７０が電子部品として電子機器に組み込まれている場合、プロセッシングユニット２５０は、電子機器（ホスト装置）の処理装置であってもよい。

プロセッシングユニット２５０は命令を実行し、表示システム２４０を統括的に制御するための回路である。プロセッシングユニット２５０が実行する命令は、外部から入力される命令、およびメモリ装置２５２に格納された命令である。プロセッシングユニット２５０は、電源回路２５４、表示装置２７０を制御する信号を生成する。

表示システム２４０は、使用環境、使用態様を検知するための１又は複数のセンサ装置を備える。例えば、表示システム２４０は、光センサ装置２５６、傾斜センサ装置２５７、開閉センサ装置２５８を有する。なお、ここでは便宜的に、これらセンサ装置２５６―２５８を総称して、センサユニット２５５と呼ぶ場合がある。センサユニット２５５の検知信号は、プロセッシングユニット２５０、表示装置２７０に送信される。

光センサ装置２５６は、外光５の照度を検出する機能を備える。光センサ装置２５６は、外光５の色温度を検出する機能を備えていてもよい。傾斜センサ装置２５７は、表示装置２７０の画面の傾きを検出するためのセンサ装置である。開閉センサ装置２５８は、表示装置２７０が組み込まれる筐体の開閉状態検知するためのセンサ装置である。

＜表示装置２７０＞
ここでは、表示装置２７０がハイブリッド表示装置である例を示す。表示装置２７０は、画素アレイ２８０、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６、表示コントローラＩＣ３００を有する。ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６は、画素アレイ２８０と共に同一基板上に作製された回路である。なお、画素アレイ２８０を支持する基板は、画素アレイ２８０の作製時に使用した基板と異なる場合がある。

表示装置２７０は単数または複数の表示コントローラＩＣ３００が実装される。表示コントローラＩＣ３００の数は、画素アレイ２８０の画素数に応じて決定される。ここでは、表示コントローラＩＣ３００の実装方式は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式としているが、実装方式に特段の制約はなく、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｌｅｘｉｂｌｅ）方式、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式などでもよい。表示コントローラＩＣ３００は、プロセッシングユニット２５０からの制御信号、センサユニット２５５の検知信号に基づいて、表示装置２７０の動作を統括的に制御する機能を備える。

（画素アレイ２８０）
画素アレイ２８０は、行列状に配列された複数のサブ画素２０を有する。サブ画素２０は対応する行のゲート線に電気的に接続され、対応する列のソース線に電気的に接続されている。図１１Ａに画素アレイ２８０の構成例を示す。

図１１Ａには、代表的に１行３列に配列された３のサブ画素２０を示している。サブ画素２０［ｊ，２ｋ］とは、第ｊ行第２ｋ列のサブ画素２０であることを示し、配線ＧＬＬ［ｊ］は第ｊ行の配線ＧＬＬであることを示し、配線ＳＬＥ［ｋ］は、第ｋ列の配線ＳＬＥであることを示している。ｊ、ｋは１よりも大きい整数である。

サブ画素２０は、サブ画素２５、２７を有する。サブ画素２５は配線ＧＬＬ、ＳＬＬ、ＣＳＬと電気的に接続されている。サブ画素２７は配線ＧＬＥ、ＳＬＥ、ＭＬ、ＡＮＬに電気的に接続されている。

配線ＧＬＬ、ＧＬＥはゲート線である。配線ＧＬＬはゲートドライバ回路２９０Ａに電気的に接続され、配線ＧＬＥはゲートドライバ回路２９０Ｂに電気的に接続されている。なお、表示装置２７０に、２のゲートドライバ回路２９０Ａを設け、一方は奇数行の配線ＧＬＬと電気的に接続し、他方は偶数行の配線ＧＬＬと電気的に接続してもよい。ゲートドライバ回路２９０Ｂも同様である。

配線ＳＬＬ、ＳＬＥはソース線である。配線ＳＬＬ［２ｋ−１］と配線ＳＬＬ［２ｋ］は、配線ＭＬ［ｋ］を挟んで隣接して設けられている。配線ＳＬＥ［２ｋ］と配線ＳＬＥ［２ｋ＋１］は、隣接して設けられている。

配線ＳＬＬ、ＳＬＥは、それぞれ、スイッチアレイ２９５を介して表示コントローラＩＣ３００に電気的に接続されている。スイッチアレイ２９５は、表示コントローラＩＣ３００に電気的に接続される配線ＳＬＬ、ＳＬＥを選択する機能をもつ。

サブ画素２５は反射型の表示画面を構成するサブ画素である。サブ画素２７は発光型の表示画面を構成するサブ画素である。

（サブ画素２５）
サブ画素２５は、トランジスタＭ１、容量素子Ｃ１、ＬＣ（液晶）素子ＲＥ１を有する。ＬＣ素子ＲＥ１は、画素電極、コモン電極、液晶層で構成される。ここでは、画素電極は外光を反射する機能をもつ反射電極である。コモン電極には電圧ＶＣＭが入力される。電圧ＶＣＭはＬＣ素子ＲＥ１のコモン電圧であり、電源回路２５４によって供給される。配線ＣＳＬは、容量素子Ｃ１に電圧を印加するための容量線である。

ここでは、サブ画素２５は反射型液晶表示装置のサブ画素と同じ構成であるが、サブ画素２５の構成はこれに限定されない。サブ画素２５は外光を利用して表示ができる構造を有していればよい。例えば、サブ画素２５に適用される表示素子として、ＭＥＭＳ素子、電気泳動方式の表示素子、粒子移動方式の表示素子、および粒子回転方式の表示素子などがある。

（サブ画素２７）
サブ画素２７は、トランジスタＭ２―Ｍ４、容量素子Ｃ２、ＥＬ（エレクトロルミネセンス）素子ＥＥ１を有する。ＥＬ素子ＥＥ１は、一対の電極（アノード電極、カソード電極）、および一対の電極に挟まれたＥＬ層を有する。図１１Ａの例ではＥＬ素子ＥＥ１の画素電極がアノード電極であり、コモン電極がカソード電極である。ＥＬ層は、発光性の物質を含む層（発光層）を少なくとも含む。ＥＬ層には、その他に、電子輸送物質を含む層（電子輸送層）、正孔輸送物質を含む層（正孔輸送層）など、他の機能層を適宜設けることができる。ＥＬ素子は、発光物質が有機物である場合は有機ＥＬ素子と呼ばれ、無機物である場合は無機ＥＬ素子と呼ばれる。サブ画素２７の表示素子は発光素子であればよく、ＥＬ素子に限定されない。例えば、発光素子には、発光ダイオード、発光トランジスタ、量子ドット（Ｑｕａｎｔｕｍ‐ｄｏｔ）発光ダイオード等がある。

ＥＬ素子ＥＥ１のコモン電極に入力される電圧ＶＣＴはＥＬ素子ＥＥ１のコモン電圧である。配線ＡＮＬはアノード線であり、電圧ＶＣＴよりも高い電圧が入力される。

トランジスタＭ２は選択トランジスタであり、トランジスタＭ３は駆動トランジスタである。容量素子Ｃ２はトランジスタＭ３のゲート電圧を保持するために設けられている。

トランジスタＭ４は、ＥＬ素子ＥＥ１の画素電極と配線ＭＬ間の導通状態を制御するスイッチとして機能する。配線ＭＬはモニタ線であり、サブ画素２７を流れる電流を検出するための配線である。また、配線ＭＬは画素電極に定電圧を供給する電源線の機能をもつ。配線ＭＬはスイッチアレイ２９６を介して表示コントローラＩＣ３００に電気的に接続されている。スイッチアレイ２９６は、配線ＭＬと表示コントローラＩＣ３００間の導通状態を制御する機能、配線ＭＬに定電圧を入力する機能をもつ。ここでは、偶数列と奇数列で１本の配線ＭＬを共有している。

サブ画素２０において、トランジスタＭ３はバックゲートを有する。トランジスタＭ３において、ゲートとバックゲートとを電気的に接続することで、トランジスタＭ３の電流駆動能力を向上させている。トランジスタＭ３のバックゲートをドレインまたはソースに電気的に接続してもよい。また、トランジスタＭ１にバックゲートを設け、バックゲートを、ゲート、ドレインまたはソースの何れかに電気的に接続してもよい。トランジスタＭ１、Ｍ２、Ｍ４も同様である。

表示装置２７０がカラー表示を行う場合、表示色の異なる複数のサブ画素２０によって、１の画素が構成される。例えば、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を表示する３のサブ画素２０で、１画素を構成することができる。

本明細書では、サブ画素の表示色を用いて、構成要素を区別する場合、Ｒ、＿Ｒ等の識別記号を付すことにする。例えば、サブ画素２０Ｒは赤色を表示するサブ画素２０を表す。配線ＳＬＬ＿Ｇ［ｋ］とは、緑色用のデータ信号が入力される第ｋ番目の配線ＳＬＬを表している。

画素の構成は上記に限らない。例えば、１のサブ画素２０Ｒ、１のサブ画素２０Ｇ、２のサブ画素２０Ｂで画素を構成することもできる。表示色が異なる４のサブ画素２０で単位画素を構成することもできる。この場合４種類の表示色の組み合わせとして、［Ｒ，Ｇ，Ｂ，Ｗ（白色）］［Ｒ，Ｇ，Ｂ，Ｙ（黄色）］、［Ｒ，Ｇ，Ｂ，Ｃ（シアン）］などが挙げられる。

表示色に応じて、サブ画素２７のトランジスタのサイズを異ならせてもよい。例えば、ＲＧＢの３のサブ画素２０で画素が構成される場合、サブ画素２７ＢのトランジスタＭ３は、サブ画素２７Ｒ、２７ＧのトランジスタＭ３よりもチャネル幅は短い。

画素アレイ２８０において、サブ画素２５は反射型の表示画面を構成し、サブ画素２７は発光型の表示画面を構成する。図１１Ｂを参照して、表示装置２７０の表示原理を説明する。

図１１Ｂは、表示装置２７０の積層構造を模式的に示す図である。表示装置２７０は、基板４０１と基板４０２との間に、トランジスタ層４１０、ＥＬ素子層４１１、ＬＣ層４１２を有する。封止材４０５によって設けられた基板４０２とトランジスタ層４１０との隙間に、ＬＣ層４１２は存在する。図１１Ｂの例では、トランジスタ層４１０、ＥＬ素子層４１１は作製時の支持基板から分離され、基板４０１に取り付けられている。

トランジスタ層４１０は、画素アレイ２８０、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６を構成する素子が設けられる層である。素子としては、トランジスタ、容量素子、整流素子、抵抗素子等がある。トランジスタ層４１０に、トランジスタを２層以上積層して設けてもよい。

トランジスタ層４１０に設けられるトランジスタ、容量素子等の各種素子のデバイス構造には、特段の制約はない。画素アレイ２８０、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６のそれぞれの機能に適したデバイス構造を選択すればよい。例えば、トランジスタの構造としては、ゲートの構造による分類では、トップゲート型、ボトムゲート型、およびゲート（フロントゲート）とボトムゲート双方を備えたデュアルゲート型、複数のチャネル形成領域を有するマルチチャネル型（マルチゲート型とも呼ぶ。）が挙げられる。トランジスタのチャネル形成領域（半導体層）を構成する半導体の種類（組成や結晶構造等）にも特段の制約はない。チャネル形成領域に用いられる半導体としては、単結晶半導体、非単結晶半導体に大別される。非単結晶としては、多結晶半導体、微結晶半導体、非晶質半導体などが挙げられる。半導体材料には、Ｓｉ、Ｇｅ、Ｃ等の第１４族元素を１種または複数含む半導体（例えば、シリコン、シリコンゲルマニウム、炭化シリコン等）、金属酸化物半導体、窒化ガリウム等の化合物半導体等が挙げられる。

トランジスタ層４１０には、ＬＣ素子ＲＥ１の画素電極４１５、ＥＬ素子ＥＥ１の画素電極４１６、および端子部４１７が設けられている。画素電極４１５は反射電極であり、画素電極４１６は透過電極である。画素電極４１５はＥＬ素子ＥＥ１の光４２６を取り出すために開口４１５ａを有する。端子部４１７には表示コントローラＩＣ３００、ＦＰＣ４０６が電気的に接続されている。ＦＰＣ４０６はプロセッシングユニット２５０と表示コントローラＩＣ３００間の伝送路として機能する。

ＥＬ素子層４１１には、ＥＬ層、ＥＬ素子ＥＥ１のコモン電極４１８が設けられている。コモン電極４１８は反射電極である。基板４０２には、ＬＣ素子のコモン電極４１９、カラーフィルタ４２０等が設けられている。基板４０２の外光４２４が入射する表面に、光学フィルム（例えば、偏光フィルム、位相差フィルム、プリズムシート、反射防止フィルム）などを設けてもよい。

表示装置２７０は、外光を利用して表示を行う反射型表示装置、および発光素子の光で表示を行う発光型表示装置双方の機能を備えるハイブリッド表示装置である。外光４２４は基板４０２から入射し、カラーフィルタ４２０、コモン電極４１９およびＬＣ層４１２を経て画素電極４１５で反射される。画素電極４１５の反射された光４２５はＬＣ層４１２、コモン電極４１９、カラーフィルタ４２０を通り、基板４０２から射出する。光４２５の輝度は画素電極４１５とコモン電極４１９間の電位差によって決まる。光４２６の輝度は、画素電極４１６とコモン電極４１８間を流れる電流によって決まる。光４２６は、コモン電極４１８で反射され、画素電極４１５の開口４１５ａを通り、ＬＣ層４１２、コモン電極４１９、カラーフィルタ４２０を経て、基板４０２から取り出される。

図１２、図１３Ａ、図１３Ｂにハイブリッド表示装置の画素アレイの他の構成例を示す。

＜＜画素アレイ２８１＞＞
図１２に示す画素アレイ２８１は画素アレイ２８０（図１１Ａ参照）の変形例である。画素アレイ２８１は配線ＭＬを有さない。画素アレイ２８１はサブ画素２１を有する。サブ画素２１はサブ画素２５、２８を有する。サブ画素２８は、ＥＬ素子ＥＥ２、トランジスタＭ５、Ｍ６、容量素子Ｃ３を有する。サブ画素２８に、サブ画素２７と同様に、トランジスタＭ６のゲートとＥＬ素子ＥＥ２の画素電極間の電圧を保持する保持容量を設けてもよい。

＜＜画素アレイ２８２＞＞
画素アレイ２８２は、サブ画素２２、配線ＧＬＬ、ＧＬＥ１、ＧＬＥ２、ＳＬＬ、ＳＬＥ１、ＳＬＥ２、ＣＳＬ、ＡＮＬを有する。サブ画素２２はサブ画素２５、２７ａ―２７ｄを有する。サブ画素２７ａ―２７ｄはサブ画素２７と同様の構成を有する。

配線ＧＬＥ１はサブ画素２７ａ、２７ｂを選択するためのゲート線であり、配線ＧＬＥ２は、サブ画素２７ｃ、２７ｄを選択するためのゲート線である。配線ＳＬＥ１はサブ画素２７ａ、サブ画素２７ｃにデータ信号を伝送するためのソース線であり、配線ＳＬＥ２はサブ画素２７ｂ、サブ画素２７ｄにデータ信号を伝送するためのソース線である。

図１３Ａの例では、１のサブ画素２２によって、画素を構成することができる。例えば、反射型のサブ画素２５は、モノクロ画像（白黒２値画像、またはグレースケール画像）を表示し、発光型の４のサブ画素２７ａ―２７ｄはカラー画像を表示する。この場合、サブ画素２７ａ―２７ｄの表示色を、それぞれ、Ｒ、Ｇ、Ｂ、Ｗなどとすればよい。

＜＜画素アレイ２８３＞＞
図１３Ｂに示す画素アレイ２８３は画素アレイ２８２の変形例であり、サブ画素２２に代えてサブ画素２３を有する。画素アレイ２８３は配線ＭＬを有さない。サブ画素２３はサブ画素２５、２８ａ―２８ｄを有する。サブ画素２８ａ―２８ｄはサブ画素２８と同様の構成を有する。サブ画素２３もサブ画素２２と同様に、１のサブ画素２３によって、画素を構成することができる。

本実施の形態の表示システムにおいて、表示装置はハイブリッド表示装置に限定されるものでなない。例えば、液晶表示装置、ＥＬ表示装置、電子ペーパー表示装置、量子ドット表示装置など、様々な表示装置が適用される。

＜＜表示コントローラＩＣ３００＞＞
図１０Ｂに表示コントローラＩＣ３００の構成例を示す。表示コントローラＩＣ３００は、インターフェース回路３１０、３１８、コントローラユニット３１５、ドライバ回路ユニット３１７を有する。

インターフェース回路３１０は、プロセッシングユニット２５０、電源回路２５４、センサユニット２５５とのインターフェースである。プロセッシングユニット２５０から送信されるデータ信号を受信するために、ＬＶＤＳレシーバユニット３１２を備える。データ信号は、デジタル形式のビデオ階調データ信号であり、階調レベルを表す。データ信号は、プロセッシングユニット２５０のＬＶＤＳトランスミッタユニットによって、差動信号に変換されている。ＬＶＤＳレシーバユニット３１２はデータ信号をシングルエンド信号に変換し、コントローラユニット３１５に出力する。

コントローラユニット３１５は、プロセッシングユニット２５０から送信される制御信号、センサユニット２５５から送信される信号等にもとづいて、受信したデータ信号を画像処理する機能をもつ。コントローラユニット３１５は、ドライバ回路ユニット３１７、ゲートドライバ回路２９０Ａ、２９０Ｂのためのタイミング信号を生成する機能をもつ。ゲートドライバ回路２９０Ａ、２９０Ｂ用のタイミング信号は、ドライバ回路ユニット３１７でレベルシフトされ、インターフェース回路３１８から出力される。

ドライバ回路ユニット３１７は、コントローラユニット３１５で処理されたデータ信号を、アナログ信号に変換し、アナログ階調データ信号を生成する。アナログ階調データ信号はインターフェース回路３１８、スイッチアレイ２９５を経て、画素アレイ２８０に入力される。

画素アレイ２８０の配線ＭＬを流れる電流信号は、スイッチアレイ２９６、インターフェース回路３１８を経て、ドライバ回路ユニット３１７に入力される。ドライバ回路ユニット３１７は電流信号をデジタル信号に変換し、コントローラユニット３１５に出力する。コントローラユニット３１５は、この信号をもとに、画像処理する機能をもつ。

＜ＬＶＤＳレシーバユニット３１２＞
図１４にＬＶＤＳレシーバユニット３１２の構成例を示す。ＬＶＤＳレシーバユニット３１２は、表示コントローラＩＣ３００のピンＰ１に電気的に接続されている。

ここでは、データ信号が１２ビット階調データ信号であるとする。プロセッシングユニット２５０から送信される、１２ビットのデータ信号ＤＲＡ［１１：０］、ＤＲＢ［１１：０］、および信号ＳＴＢＥはピンＰ１を経て、ＬＶＤＳレシーバユニット３１２に入力される。ＬＶＤＳレシーバユニット３１２は、データ信号ＤＲＡ［１１：０］、ＤＲＢ［１１：０］をシングルエンドのデータ信号ＤＲＯ［１１：０］に変換する。データ信号ＤＲＯ［１１：０］はコントローラユニット３１５に入力される。

ＬＶＤＳレシーバユニット３１２は１２のデータレーンと、バイアス電圧生成回路３１４とを有する。各レーンにはレシーバ３１３が設けられている。バイアス電圧生成回路３１４は、各レシーバ３１３が使用するバイアス電圧を生成する。

レシーバ３１３は、ＬＶＤＳレシーバであり、一対の入力端子は終端処理されている。レシーバ３１３には、実施の形態１に係るレシーバを適用することができる。レシーバ３１３はスタンバイ機能を備えていることが好ましく、ここでは、レシーバ３１３にレシーバ１４３（図５）を適用する。例えば、信号ＳＴＢＥはプロセッシングユニット２５０から送信される。レシーバ３１３のためのバイアス電圧生成回路、バイアス電流生成回路は、コントローラユニットに設けられる。信号ＳＴＢＥは、コントローラユニット３１５、ドライバ回路ユニット３１７にも入力される。

＜＜コントローラユニット３１５＞＞
図１５に、コントローラユニット３１５の構成例を示す。コントローラユニット３１５は、コントローラ３３０、クロック生成回路３３２、タイミングコントローラ３３３、レジスタ３３４、フレームメモリ３３５、ラインメモリ３３６、デコーダ３３８、画像処理ユニット３４０、を有する。コントローラユニット３１５が有する回路、およびその機能は、プロセッシングユニット２５０の規格、表示装置２７０の仕様等によって、適宜取捨される。

コントローラ３３０は、プロセッシングユニット２５０、センサユニット２５５から送信される信号に基づいて、コントローラユニット３１５を統括的に制御する。コントローラ３３０はセンサユニット２５５を制御する機能を備える。コントローラ３３０は電源回路２５４を制御する機能を有していてもよい。

クロック生成回路３３２は、表示コントローラＩＣ３００が使用するクロック信号を生成する。タイミングコントローラ３３３は、ドライバ回路ユニット３１７、ゲートドライバ回路２９０Ａ、２９０Ｂが使用するタイミング信号（例えば、スタートパルス信号、クロック信号）を生成する機能を有する。レジスタ３３４は、コントローラ３３０、画像処理ユニット３４０、プロセッシングユニット２５０等が生成するデータを格納する。データには、画像処理ユニット３４０が補正処理を行うために使用するパラメータ、タイミングコントローラ３３３が各種タイミング信号の波形生成に用いるパラメータなどがある。

フレームメモリ３３５は、データ信号ＤＲＯ［１１：０］を保存するためのメモリである。フレームメモリ３３５から読み出されたデータ信号は、デコーダ３３８で伸長され、画像処理ユニット３４０に送信される。あるいは、データ信号ＤＲＯ［１１：０］をデコーダ３３８で伸長し、伸長したデータ信号をフレームメモリ３３５で保存してもよい。データ信号を伸長する必要がない場合、デコーダ３３８は処理を行わない。

画像処理ユニット３４０は、データ信号に対して各種画像処理を行う機能を有する。例えば、画像処理ユニット３４０は、ガンマ補正回路３４１、調光回路３４２、調色回路３４３、ＥＬ補正回路３４４を有する。

ドライバ回路ユニット３１７がサブ画素２７を流れる電流を検出する電流検出回路を備えている場合、ＥＬ補正回路３４４は設けられる。ＥＬ補正回路３４４は、ドライバ回路ユニット３１７の電流検出回路から送信される信号ＣＭＯ［１１：０］に基づいて、ＥＬ素子ＥＥ１の輝度を調節する機能をもつ。

画像処理ユニット３４０は、表示装置２７０の画素がサブ画素２０Ｒ、２０Ｇ、２０Ｂ、２０Ｗで構成される場合、ＲＧＢ‐ＲＧＢＷ変換回路を有していることが好ましい。ＲＧＢ‐ＲＧＢＷ変換回路とは、ＲＧＢ階調データを、ＲＧＢＷ階調データに変換する機能をもつ回路である。表示色の変換は、ＲＧＢ‐ＲＧＢＷ変換に限らず、例えば、ＲＧＢ‐ＲＧＢＹ変換、グレースケール変換などがある。

ガンマ補正、調光、調色などの画像補正処理は、入力階調データＸに対して出力の補正データＹを作成する処理に相当する。階調データＸを、補正データＹに変換するためのパラメータがレジスタ３３４に格納されている。コントローラ３３０は、プロセッシングユニット２５０、センサユニット２５５から送信される信号に基づいて、補正処理が最適化されるための制御を行う。

画像処理ユニット３４０で処理されたデータ信号はラインメモリ３３６に一時的に格納される。ラインメモリ３３６から読み出されたデータ信号ＤＥ［１１：０］はドライバ回路ユニット３１７に送信される。図１６にドライバ回路ユニット３１７の構成例を示す。

＜＜ドライバ回路ユニット３１７＞＞
ピンＳはデータ信号の出力用ピンである。ピンＳは、スイッチアレイ２９５を介して、配線ＳＬＬまたは配線ＳＬＥに電気的に接続されている。ピンＭは電流信号の入力用ピンである。ピンＭは、スイッチアレイ２９６を介して、配線ＭＬに電気的に接続されている。ピンＰ２は、制御信号出力用ピンである。ピンＰ２は、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６の何れかに電気的に接続されている。

ドライバ回路ユニット３１７は、コントロールロジック回路３５１、シフトレジスタ３５２、ラッチ回路３５３、レベルシフタ３５４、デジタル‐アナログ変換回路（ＤＡＣ）３５５、増幅回路（ＡＭＰ）３５６、電流検出回路３６０、バンドギャップリファレンス回路（ＢＧＲ）３７０、バイアス電圧生成回路（ＢＩＡＳ）３７２、３７３、レベルシフタ３７５を有する。電流検出回路３６０は、コントロールロジック回路３６１、積分回路３６２、アナログ‐デジタル変換回路（ＡＤＣ）３６３、パラレル‐シリアル（Ｐ／Ｓ）変換回路３６４を有する。

コントロールロジック回路３５１には、コントローラユニット３１５からクロック信号ＣＫＥ、データ信号ＤＥ［１１：０］が入力される。コントロールロジック回路３５１は、クロック信号ＣＫＥを用いて、データ信号ＤＥ［１１：０］をパラレル変換し、データ信号ＤＢＵＳ［１４３：０］を生成する。データ信号ＤＢＵＳ［１４３：０］は内部バスに送信される。コントロールロジック回路３５１は、コントローラユニット３１５から送信される信号から、シフトレジスタ３５２で使用するクロック信号、スタートパルス信号、ならびにラッチ回路３５３が使用するラッチコントロール信号等を生成する。

シフトレジスタ３５２は、ラッチ回路３５３がデータ信号ＤＢＵＳ［１４３：０］を格納するタイミングを制御するサンプリング信号を生成する。

シフトレジスタ３５２のサンプリング信号に従い、ラッチ回路３５３はデータ信号ＤＢＵＳ［１４３：０］を格納する。ラッチ回路３５３はラインごとに１２ビットのデータ信号ＤＬＴ［１１：０］を格納する。ラッチコントロール信号に従い、全ラインのラッチ回路３５３はデータ信号ＤＬＴ［１１：０］をレベルシフタ３５４に出力する。

レベルシフタ３５４の各ラインにおいて、ラッチ回路３５３から出力されたデータ信号ＤＬＴ［１１：０］を昇圧して出力する。ＤＡＣ３５５は、ラインごとに、１２ビットのデータ信号をアナログデータ信号に変換する機能、アナログデータ信号の極性を決定する機能をもつ。ＤＡＣ３５５の各ラインから出力されるアナログデータ信号は増幅回路３５６で増幅され、インターフェース回路３１８を経て、ピンＳから出力される。

ピンＭを流れる電流信号は、積分回路３６２によって電圧信号に変換される。ＡＤＣ３６３は電圧信号を１２ビットのデジタル信号に変換する。パラレル‐シリアル変換回路３６４は１２ビットのパラレル信号をシリアル信号に変換し、出力する。信号ＣＭＯ［１１：０］はパラレル‐シリアル変換回路３６４の出力信号である。

バイアス電圧生成回路３７２は、増幅回路３５６で用いられるバイアス電圧を生成する回路であり、バイアス電圧生成回路３７３は、積分回路３６２で用いられるバイアス電圧を生成する回路である。ＢＧＲ３７０は、バイアス電圧生成回路３７２、３７３で用いられる参照電流を生成する回路である。また、ＢＧＲ３７０は、ＬＶＤＳレシーバユニット３１２のバイアス電圧生成回路３１４で用いられる参照電圧も生成する（図１４参照）。

レベルシフタ３７５は、コントローラユニット３１５で生成されるゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６の制御信号を昇圧するための回路である。レベルシフタ３７５で昇圧された制御信号は、インターフェース回路３１８を経て、ピンＰ２から出力される。

＜＜スイッチアレイ２９５＞＞
図１７Ａにスイッチアレイ２９５の構成例を示す。スイッチアレイ２９５は、スイッチ回路２９５ａ、２９５ｂを有し、表示コントローラＩＣ３００のピンＳ、ピンＰ１に電気的に接続される。ピンＰ１は、ソース線を選択するための信号（信号ＳＥＬＬ＿Ｒ、ＳＥＬＬ＿Ｇ、ＳＥＬＬ＿Ｂ、ＳＥＬＥ＿Ｏ、ＳＥＬＥ＿Ｅ）の出力用ピンである。ここでは、３（ＲＧＢ）のサブ画素２０によって画素が構成されている。

スイッチアレイ２９５は、ソース線を時分割駆動するために設けられる。スイッチアレイ２９５を設けることで、表示コントローラＩＣ３００のピンＳの数を減らすことができる。スイッチアレイ２９５は表示コントローラＩＣ３００のピンＳの数と配線ＳＬＥ、ＳＬＬの本数とに応じて、適宜設ければよい。

スイッチ回路２９５ａは、データ信号を入力する配線ＳＬＬを選択する機能をもつ。図１７Ｂにスイッチ回路２９５ａ［ｋ］の構成例を示す。スイッチ回路２９５ａ［ｋ］は２入力６出力デマルチプレクサ（ＤｅＭＵＸ）で構成されており、トランジスタＭＳ１―ＭＳ６を有する。スイッチ回路２９５ａは、表示コントローラＩＣ３００から入力されるデータ信号を３（ＲＧＢ）分割する機能をもつ。例えば、表示コントローラＩＣ３００から出力されるデータ信号がＲのデータ信号である期間に、信号ＳＥＬＬ＿Ｒが“Ｈ”となり、配線ＳＬＬ＿Ｒ［２ｋ−１］、ＳＬＬ＿Ｒ［２ｋ］にデータ信号が入力される。

スイッチ回路２９５ｂは、データ信号を入力する配線ＳＬＥを選択する機能をもつ。図１７Ｃにスイッチ回路２９５ｂ［ｋ］の構成例を示す。スイッチ回路２９５ｂ［ｋ］は３入力６出力デマルチプレクサ（ＤｅＭＵＸ）で構成されており、トランジスタＭＳ１１―ＭＳ１６を有する。スイッチ回路２９５ｂは、表示コントローラＩＣ３００から入力されるＲ、Ｇ、Ｂのデータ信号をそれぞれ、２分割する機能をもつ。信号ＳＥＬＥ＿Ｏが“Ｈ”のとき、奇数列の配線ＳＬＥ＿Ｒ、ＳＬＥ＿Ｇ、ＳＬＥ＿Ｂにデータ信号が入力され、信号ＳＥＬＥ＿Ｅが“Ｈ”のとき、偶数列の配線ＳＬＥ＿Ｒ、ＳＬＥ＿Ｇ、ＳＬＥ＿Ｂにデータ信号が入力される。

＜＜スイッチアレイ２９６＞＞
図１８Ａにスイッチアレイ２９６の構成例を示す。スイッチアレイ２９６は、スイッチ回路２９６ａを有し、表示コントローラＩＣ３００のピンＭ、ピンＰ２に電気的に接続される。ピンＰ２は、配線ＭＬを選択するための信号（信号ＳＥＬＭ１―ＳＥＬＭ３）、信号ＭＰＯＮの出力用ピンである。電圧Ｖ０が、電源回路２５４からスイッチアレイ２９６に入力される。

図１８Ｂにスイッチ回路２９６ａ［ｈ］（ｈは１以上の整数）の構成例を示す。スイッチ回路２９６ａ［ｈ］は、トランジスタＭＳ３１―ＭＳ３６を有する。トランジスタＭＳ３１―ＭＳ３３により、３入力１出力マルチプレクサが構成される。トランジスタＭＳ３４―ＭＳ３６は、それぞれ、配線ＭＬに電圧Ｖ０を供給するためのパワースイッチとして機能する。

画素アレイ２８０を流れる電流を検出する場合は、信号ＭＰＯＮにより、トランジスタＭＳ３４―ＭＳ３６はオフ状態である。スイッチ回路２９６ａ［ｋ］は、信号ＳＥＬＭ１―ＳＥＬＭ３に従い、配線ＭＬ［３ｈ−２］―ＭＬ［３ｈ］の一部または全てを選択し、選択された配線とピンＭ［ｈ］間を導通状態にする。

表示システム２４０で表示を行う場合は、配線ＭＬ［３ｈ−２］―ＭＬ［３ｈ］の電圧を固定する。そのため、信号ＳＥＬＭ１―ＳＥＬＭ３により、トランジスタＭＳ３１―ＭＳ３３をオフ状態にし、信号ＭＰＯＮによりトランジスタＭＳ３４―ＭＳ３６をオン状態にする。

＜＜表示システムの動作モード＞＞
以下、表示システム２４０の動作例について説明する。

表示システム２４０は３の表示モードを有することができる。第１の表示モードはＬＣ素子ＲＥ１とＥＬ素子ＥＥ１双方によって表示を行うモード（ハイブリッドモード）である。第２の表示モードはＬＣ素子ＲＥ１のみで表示を行うモード（ＬＣモード）であり、第３の表示モードはＥＬ素子ＥＥ１のみで表示を行うモード（ＥＬモード）である。図１１Ｂに示す表示装置２７０の表示原理によれば、ＬＣモードは反射モードと呼ぶことができ、ＥＬモードは発光モードまたは透過モードと呼ぶことができる。

表示モードの決定は、表示コントローラＩＣ３００で行うことができる。表示コントローラＩＣ３００のコントローラ３３０は、センサユニット２５５の検知信号、使用者の操作等基づくプロセッシングユニット２５０の割り込み信号等により、表示モードを決定する。例えば、明るい環境（例えば、晴天の昼間の屋外。）では表示モードはＬＣモードに設定され、暗い環境（例えば、夜間の屋外）ではＥＬモードに設定される。外光の照度が低い環境（例えば、照明器具で照明された室内、曇天の屋外。）、つまりＬＣ素子ＲＥ１での反射光のみでは、良好な表示品位が得られないような環境では表示モードはハイブリッドモードに設定される。

コントローラ３３０は決定した表示モードを実行するための制御信号を画像処理ユニット３４０に送信する。画像処理ユニット３４０は、制御信号に従い、表示モードおよび表示装置２７０の構造に応じて、階調データ信号を処理する。

なお、プロセッシングユニット２５０で表示モードを決定し、決定した表示モードが実行されるための制御信号を表示コントローラＩＣ３００に送信することも可能である。

＜ハイブリッドモード＞
ハイブリッドモードでは、階調に応じた電圧レベルのデータ信号が表示コントローラＩＣ３００から配線ＳＬＬ、配線ＳＬＥに出力される。

ハイブリッドモードは、ＬＣ素子ＲＥ１の表示に、ＥＬ素子ＥＥ１の表示を組み合わせることで、画面の色調を補正するために実行される場合がある。このような色調補正のためには、光センサ装置２５６に、外光５の色調を測定する機能を追加すればよい。例えば、夕暮れ時の赤みがかった外光環境下で表示システムを使用する場合、ＬＣ素子ＲＥ１による表示のみでは、表示色にＢ（青）成分が足りないため、ＥＬ素子ＥＥ１を発光させることで、画像の色調を補正することができる。

＜ＥＬモード＞
ＥＬモードが設定された場合、サブ画素２５は黒表示を行う。そのため、配線ＳＬＬ用のピンＳからは、階調レベルが０のデータ信号が出力される。

＜ＬＣモード＞
ＬＣモードが設定された場合、サブ画素２７は黒表示を行う。別言するとＥＬ素子ＥＥ１を発光させない。そのため、配線ＳＬＥ用のピンＳからは、階調レベルが０のデータ信号が出力される。

（ＩＤＳ駆動）
静止画は、フレームごとの画像信号のデータに変化がないため、１フレームごとに、サブ画素２０、特にサブ画素２５のデータの書き換えを行う必要がない。そこで、ＬＣモードで静止画を表示する際は、１フレーム期間よりも長い時間、サブ画素２０のデータ書き換えを一時的に停止するような駆動方法を実行させてもよい。ここでは、このような駆動方法を、「アイドリングストップ（ＩＤＳ）駆動」と呼ぶこととする。

データ書き換え回数は、リフレッシュレート等を考慮して設定すればよい。また、ＩＤＳ駆動におけるデータ保持時間は液晶の焼き付きを考慮して決定すればよく、例えば、最長１秒間であり、０．５秒以下０．２秒以下程度である。

データ書き換えを停止している期間、ＬＶＤＳレシーバユニット３１２、ゲートドライバ回路２９０Ａ、２９０Ｂ等、動作させる必要がない回路をスタンバイモードにすることができる。これにより、表示装置２７０の消費電力を低減することができる。

また、ＩＤＳ駆動でも通常駆動と同じ表示品位を保つために、サブ画素２５の容量素子Ｃ１（図１１Ａ参照）からの電荷のリークをできるだけ少なくすることが望ましい。電荷がリークしてしまうと、ＬＣ素子ＲＥ１に印加される電圧が変動して、サブ画素２５の透過率が変化してしまうからである。そのため、トランジスタＭ１はオフ電流が小さいトランジスタであることが好ましい。そのようなトランジスタには、チャネルが金属酸化物半導体で形成されているトランジスタ（以下、「金属酸化物トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）がある。ＯＳトランジスタがＳｉトランジスタよりもオフ電流が小さいのは、金属酸化物でなる半導体のバンドギャップがＳｉ、Ｇｅよりも広い（３．０ｅＶ以上）であるからである。

チャネル形成領域に用いられる酸化物には、Ｉｎ‐Ｓｎ‐Ｇａ‐Ｚｎ酸化物、Ｉｎ‐Ｇａ‐Ｚｎ酸化物、Ｉｎ‐Ｓｎ‐Ｚｎ酸化物、Ｉｎ‐Ａｌ‐Ｚｎ酸化物、Ｓｎ‐Ｇａ‐Ｚｎ酸化物、Ａｌ‐Ｇａ‐Ｚｎ酸化物、Ｓｎ‐Ａｌ‐Ｚｎ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｓｎ‐Ｚｎ酸化物、Ａｌ‐Ｚｎ酸化物、Ｚｎ‐Ｍｇ酸化物、Ｓｎ‐Ｍｇ酸化物、Ｉｎ‐Ｍｇ酸化物や、Ｉｎ‐Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等の金属酸化物を用いることができる。また、これら金属酸化物に、他の材料、例えば、ＳｉＯ_２を含ませてもよい。ＯＳトランジスタの酸化物半導体は、Ｉｎ、Ｚｎの少なくとも一方を含むものが好ましい。

電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体を高純度化酸化物半導体と呼ぶことにする。高純度化酸化物半導体でチャネルを形成することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。

ＯＳトランジスタのオフ電流が極めて小さいのは、金属酸化物でなる半導体のバンドギャップが３．０ｅＶ以上であるからである。チャネル形成領域に金属酸化物を有するためＯＳトランジスタは、熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。

ＯＳトランジスタは高耐圧のトランジスタである。これは、金属酸化物でなる半導体は、電子が励起されにくく、ホールの有効質量が大きいからある。このため、ＯＳトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェブレークダウン等が生じにくい。アバランシェブレークダウンに起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン耐圧を有することになり、ソースドレイン間電圧が高電圧となるような駆動方法が可能である。そのため、ＯＳトランジスタはサブ画素２０のトランジスタに適している。

上記金属酸化物を半導体としてトランジスタに用いることで、電界効果移動度が高く、かつ、スイッチング特性が高いトランジスタを提供することができる。そのため、ＯＳトランジスタは、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６を構成するトランジスタに好適である。また、ＯＳトランジスタは短チャネル効果の影響を受けにくいので、チャネル長の短いＯＳトランジスタで、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６を構成することで、表示装置２７０の狭額縁化を図れる。

ＩＤＳ駆動で静止画表示を行う表示システムの好適な態様は、電子書籍を読む、デジタルカメラで撮影した写真を鑑賞する、ホーム画面、または壁紙を表示する等である。つまり、同じ画面である状態が比較的長く、また使用者の操作により画面全体の表示を切り換えるような状況では、ＩＤＳ駆動で静止画を表示することが好ましい。

ＩＤＳ駆動は、ＬＣモードだけでなくハイブリッドモードでも実行することができる。ハイブリッドモードにおいて、静止画を表示する場合は、サブ画素２７はフレーム期間ごとにデータを書き換え、サブ画素２５はＩＤＳ駆動でデータを書き換えればよい。

表示システム２４０において、傾斜センサ装置２５７、または開閉センサ装置２５８の検知信号に基づいて、表示装置２７０を制御することができる。例えば、傾斜センサ装置２５７の検知信号によって表示装置２７０の画面の向きを検出し、プロセッシングユニット２５０または表示コントローラＩＣ３００において、階調データ信号の並び替えを行う。これにより、画面の向きの変化に合わせて、画像を回転させることができる。

例えば、開閉センサ装置２５８は、折りたたみ式の電子機器（携帯電話、ノート型パーソナルコンピュータ等）に表示システム２４０が用いられる場合に設ければよい。開閉センサ装置２５８の検知信号によって、プロセッシングユニット２５０または表示コントローラＩＣ３００は、電子機器が折りたたまれ、表示部が使用されない状態になったと判断すると、表示装置２７０での表示を停止する制御を行う。

表示システム２４０は、使用環境の照度に応じた３つの表示モード（反射、透過、ハイブリッド）を持つため、気象（晴天、雨天、曇天）、時間（昼、夜）等に制約されず、高品位（高コントラスト、高い色再現性）の表示が可能である。そのため、様々な場所で利用される携帯型の電子機器の表示部に好適である。

もちろん、本表示システムは、携帯型電子機器に限らず、様々な電子機器の表示部に適用することができる。

以下に、表示システムの他の構成例を示す。以下に例示される表示システムも、表示システム２４０と同様、３の表示モード（ハイブリッド、透過、反射）を備える。

＜＜表示システム２４１＞＞
図１９に、表示システムの他の構成例を示す。図１９に示す表示システム２４１は、図１０Ａに示す表示システム２４０の変形例であり、表示装置２７０に代えて表示装置２７１を有する。表示装置２７１は表示装置２７０の変形例であり、表示コントローラＩＣ３００に代えて、表示コントローラＩＣ３０１、ソースドライバＩＣ３０３が実装されている。

図１９の例では、ソースドライバＩＣ３０３の実装方式はＣＯＧ方式である。表示コントローラＩＣ３０１とソースドライバＩＣ間の伝送路として、例えばＦＰＣが用いられる。図２０Ａに表示コントローラＩＣ３０１の構成例を示し、図２０ＢにソースドライバＩＣ３０３の構成例を示す。

（表示コントローラＩＣ３０１）
表示コントローラＩＣ３０１は、インターフェース回路３２０、３２７、コントローラユニット３２５を有する。表示コントローラＩＣ３０１は、表示コントローラＩＣ３００からドライバ回路ユニット３１７を除いたものに相当する。コントローラユニット３２５は、コントローラユニット３１５と同様の回路構成である。コントローラユニット３２５に、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６の制御信号を昇圧するためのレベルシフタ３７５を設けてもよい。

インターフェース回路３２０は、ＬＶＤＳレシーバユニット３２２を有する。ＬＶＤＳレシーバユニット３２２は差動のデータ信号ＤＲＡ［１１：０］、ＤＲＢ［１１：０］を受信し、シングルエンドのデータ信号ＤＲＯ［１１：０］を出力する。ＬＶＤＳレシーバユニット３２２は、ＬＶＤＳレシーバユニット３１２と同様の構成である。

インターフェース回路３２７は、ＬＶＤＳトランシーバユニット３２８を有する。ＬＶＤＳトランシーバユニット３２８はＬＶＤＳ方式で階調レベルデータ信号をソースドライバＩＣ３０３に送信するために設けられている。ＬＶＤＳトランシーバユニット３２８は、コントローラユニット３２５で生成されたデータ信号ＤＣ［１１：０］、クロック信号ＣＫＣを差動信号に変換する。ＬＶＤＳトランシーバユニット３２８は、データ信号ＤＡ［１１：０］、ＤＢ［１１：０］、クロック信号ＣＫＡ、ＣＫＢを出力する。

（ソースドライバＩＣ３０３）
ソースドライバＩＣ３０３は、インターフェース回路３８０、３８７、ドライバ回路ユニット３８５を有する。ドライバ回路ユニット３８５は、ドライバ回路ユニット３１７と同様の機能をもち、同様の回路構成をもつ。インターフェース回路３８７は、インターフェース回路３１８と同様の機能をもち、同様の構成をもつ。

インターフェース回路３８０は、ＬＶＤＳレシーバユニット３８２を有する。ＬＶＤＳレシーバユニット３８２は、ＬＶＤＳレシーバユニット３１２と同様の構成であり、クロック信号ＣＫＡ、ＣＫＢを受信するためのクロックレーンが追加されている。ＬＶＤＳレシーバユニット３８２は、データ信号ＤＡ［１１：０］、ＤＢ「１１：０」、クロック信号ＣＫＡ、ＣＫＢを受信し、受信したデータ信号、クロック信号をそれぞれシングルエンド形式のデータ信号ＤＥ［１１：０］、クロック信号ＣＫＥ［１１：０］に変換する。

＜＜表示システムの変形例＞＞
図２１Ａに、表示システムの他の構成例を示す。図２１Ａに示す表示システム２４２は、図１９に示す表示システム２４１にタッチセンサ装置２６０を設けたシステムである。タッチセンサ装置２６０はセンサアレイ２６１、タッチセンサコントローラＩＣ２６２を有する。

電源回路２５４はタッチセンサ装置２６０に電源電圧を供給する。プロセッシングユニット２５０はタッチセンサ装置２６０を制御する機能をもつ。タッチセンサ装置２６０で取得されたデータは、プロセッシングユニット２５０に送信される。図２１Ｂにタッチセンサ装置２６０の構成例を示す。

＜タッチセンサユニット＞
図２１Ｂには、タッチセンサ装置２６０が相互容量タッチセンサユニットである例を示す。タッチセンサ装置２６０は、センサアレイ２６１、およびタッチセンサコントローラＩＣ２６２を有する。タッチセンサコントローラＩＣ２６２は、インターフェース回路２６３、２６４、コントローラ回路ユニット２６５、ドライバ回路ユニット２６６、センス回路ユニット２６７を有する。

センサアレイ２６１は、ｍ本（ｍは１以上の整数）の配線ＤＲＬ、ｎ本（ｎは１以上の整数）の配線ＳＮＬを有する。配線ＤＲＬはドライブ線であり、配線ＳＮＬはセンス線である。容量ＣＴ_ｑｒは、配線ＤＲＬ［ｑ］と配線ＳＮＬ［ｒ］との間に形成される容量である。

ｍ本の配線ＤＲＬはドライバ回路ユニット２６６に電気的に接続されている。ドライバ回路ユニット２６６は配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬはセンス回路ユニット２６７に電気的に接続されている。センス回路ユニット２６７は、配線ＳＮＬの信号を検出する機能を有する。ドライバ回路ユニット２６６によって配線ＤＲＬ［ｑ］が駆動されているときの配線ＳＮＬ［ｒ］の信号は、容量ＣＴ_ｑｒの容量値の変化量の情報をもつ。センス回路ユニット２６７は、検知した信号をデジタル変換し、シリアル‐パラレル変換をする機能をもつ。センス回路ユニット２６７から出力されるデータ信号は、インターフェース回路２６３を経て、プロセッシングユニット２５０に送信される。

プロセッシングユニット２５０は、タッチ情報を反映した画像データを生成し、表示コントローラＩＣ３０１に送信する。表示コントローラＩＣ３０１において、画像データにタッチ情報を反映する信号処理をしてもよい。

一般的に、タッチセンサ装置の構造は、アウトセル型（外付け型）、内蔵型に大別され、内蔵型タッチセンサ装置の構造には、例えば、オンセル型とインセル型とがある。また、インセル型とオンセル型とを複合したハイブリッド‐インセル型が知られている。タッチセンサ装置２６０の構造はいずれの構造でもよく、画素アレイ２８０等の構造等により、決定すればよい。

タッチセンサ装置２６０がインセル型またはハイブリッド‐インセル型であれば、配線ＤＲＬを駆動するドライバ回路を、ゲートドライバ回路２９０Ａ、２９０Ｂと共にトランジスタ層４１０に形成することができる。このような構成例では、タッチセンサコントローラＩＣには、ドライバ回路ユニットを内蔵していないものを用いることができる。

本実施の形態の表示システムの表示装置には、様々な表示装置を適用でき、ハイブリッド型表示装置に限定されない。例えば、液晶表示装置、電子ペーパー表示装置、ＯＬＥＤ（有機ＥＬ）表示装置、マイクロＬＥＤ表示装置、量子ドット表示装置などが適用できる。

また、本実施の形態の表示システムは、階調データを受信するレシーバに、実施の形態１のレシーバが用いられているため、表示コントローラＩＣ、ソースドライバＩＣの消費電流を低減することができる。また、レシーバを高い動作周波数で動作させることができるので、階調データのビット数の増加、画素数の増加が容易になる。例えば、８Ｋ規格の映像信号（１２ビット、１２０Ｈｚ）の表示が可能な表示システムを提供することができる。高階調の画像を高解像度の表示システムで表示することで、使用者の臨場感、実物感、奥行き感を高めることができる。

本表示システムは、様々な電子機器の表示部に用いることができる。上掲の特長を活かされる電子機器には、テレビジョン受信装置（ＴＶ）、ＶＲ（仮想現実）ヘッドマウントディスプレイ、医用表示装置（画像診断装置の表示装置）、航空機、船舶、自動車、機械等の操作を模擬する模擬装置（シミュレータ）等がある。

以下に、図面を参照して、本実施の形態の表示システムを適用可能な電子機器の幾つかの具体例を示す。

電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。可撓性の電子機器は、家屋やビルなどの建築物の内壁もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことも可能である。図２２Ａ―図２４Ｃに電子機器の構成例を示す。図２２Ａ―図２４Ｃに示す電子機器の表示部には、実施の形態１の表示装置、およびこの表示装置にタッチセンサを設けたタッチパネルを適用することができる。

図２２Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどの操作は、指などで表示部２０１２に触れることにより行うことができる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。また、操作ボタン２０１３の操作により、電源のオン／オフ動作や、表示部２０１２の画面切り替え動作などを行うことができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。

図２２Ｂに腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。また、表示部２０３２にタッチパネルを設けてもよい。これにより、表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。

検知部２０３５は、使用環境の情報や、使用者生体情報を取得する機能を備える。検知部２０３５は少なくとも照度センサを備えている。その他に、マイクロフォン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。

情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。このようにすることで、例えば、情報端末２０１０が電子メールや電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報を表示させることができる。

図２２Ｃに、折りたたみ可能な情報端末の構成例を示す。図２２Ｃに示す情報端末２０５０は、筐体２０５１、表示部２０５２、ヒンジ２０５３を有する。情報端末２０５０も携帯型情報端末であり、情報端末２０１０と同様の機能を有する。図２２Ｃは、展開された状態の情報端末２０５０を示している。図２２Ｅは、折りたたんだ状態の情報端末２０５０を示す。図２２Ｄの情報端末２０５０の状態は、展開中の状態、あるいは折り畳み中の状態である。折りたたむことで情報端末２０５０の携帯性が向上し、展開することで、広い表示画面を得られため、情報端末２０５０の利便性が向上する。

表示部２０５２はヒンジ２０５３によって連結された３つの筐体２０５１に支持されている。ヒンジ２０５３を介して２つの筐体２０５１間を屈曲させることで、情報端末２０５０を展開した状態から折りたたんだ状態に可逆的に変形できる。表示部２０５２は、例えば、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。

表示部２０５２が折り畳まれた状態（図２２Ｅ）であることを検知して、検知情報を供給する開閉センサを備える構成としてもよい。また、センサで、同様に、表示部２０５２が展開された状態（図２２Ｃ）を検知してもよい。表示部２０５２が折りたたまれていることを検知すると、折りたたまれた部分（又は折りたたまれて使用者に視認されない部分）の表示を停止してもよい。または、タッチセンサによる検知を停止してもよい。また、表示部２０５２が展開された状態であることを示す情報を取得して、表示やタッチセンサによる検知を再開するような制御を行ってもよい。

図２２Ｆ、図２２Ｇに、折りたたみ可能な情報端末の構成例を示す。情報端末２０７０は、筐体２０７１、筐体２０７２、表示部２０７３、表示部２０７４、及びヒンジ部２０７５を有する。例えば、筐体２０７１及び筐体２０７２には、電源ボタン、操作ボタン、外部接続ポート、スピーカ、マイク等を設けることができる。

筐体２０７１と筐体２０７２は、ヒンジ部２０７５で連結されている。そのため、表示部２０７３、２０７４が露出した状態（情報端末２０７０を展開した状態、図２２Ｇ）から、筐体２０７１と筐体２０７２とを重ねた状態（情報端末２０７０を折り畳んだ状態、図２２Ｆ）にすることができる。情報端末２０７０も情報端末２０５０と同様に、開閉センサの検知情報に基づいて、表示部２０７３、２０７４を制御してもよい。

図２３Ａに示す表示装置２１１０は、筐体２１０１、表示部２１０２、支持台２１０３等を有する。表示装置２１１０は、コンピュータ、遊技機等のモニタとして用いることができる。表示装置２１１０にテレビジョン放送の受信装置を組み込むことで、表示装置２１１０をテレビ受像（ＴＶ）装置として利用することができる。

図２３Ｂに示すノート型パーソナルコンピュータ２１２０は、筐体２１２１、表示部２１２２、キーボード２１２３、ポインティングデバイス２１２４を有する。

図２３Ｃ示すビデオカメラ２１３０は、筐体２１３１、表示部２１３２、筐体２１３３、操作キー２１３４、レンズ２１３５、接続部２１３６を有する。表示部２１３２は筐体２１３１に設けられ、操作キー２１３４およびレンズ２１３５は筐体２１３３に設けられている。筐体２１３１と筐体２１３３とは、接続部２１３６により接続されており、筐体２１３１と筐体２１３３間の角度は、接続部２１３６により変更が可能である。接続部２１３６における筐体２１３１と筐体２１３３間の角度に従って、表示部２１３２の映像を切り替える構成としてもよい。

図２３Ｄ、図２３Ｅにヘッドマウントディスプレイ（ＨＭＤ）の構成例を示す。ＨＭＤ２１７０は、筐体２１７１、表示部２１７２、操作ボタン２１７３、バンド状の固定具２１７４を有する。例えば、ＨＭＤ２１７０は、ＶＲヘッドマウントディスプレイとして用いることができる。

図２４Ａに、車載用電子機器の構成例を示す。例えば、自動車２２００は、ナビゲーションシステム２２１０、リアビューモニタ２２２０、後部座席モニタ２２３０等が設けられている。図２４は、自動車２２００の後部座席からみた室内を模式的に示す。

リアビューモニタ２２２０は、後写鏡（インナーリアビューミラーとも呼ぶ。）として機能する。リアビューモニタ２２２０は、筐体２２２１、接続部２２２２、表示部２２２３を有する。接続部２２２２によって、表示部２２２３は、画面の向きを変更可能に室内に取り付けられている。自動車２２００には、車体の後方を撮影するカメラが設けられており、カメラの映像はリアルタイムでリアビューモニタ２２２０に表示される。ナビゲーションシステム２２１０に自動車２２００の後退時にカメラの映像を表示する機能をもたせてもよい。

後部座席モニタ２２３０は、筐体２２３１、表示部２２３２を有する。筐体２２３１は、前部座席のヘッドレスト２２３５のシャフトに固定するための取付け部を有する。後部座席モニタ２２３０には、例えば、ナビゲーションシステム２２１０の映像、ＴＶ放送の映像、記録媒体（ＤＶＤ、ＳＤカード等）に保存されている映像コンテンツ等が表示される。

図２４Ｂ、図２４Ｃに医用表示装置の構成例を示す。図２４Ｂに示す医用表示装置２２５０は、筐体２２５１、表示部２２５２、支持部２２５３を有する。支持部２２５３によって、天井、壁面等に医用表示装置２２５０を固定することができる。例えば、医用表示装置２２５０は、手術室、集中治療室等に設置される。表示部２２５２には、術野、患部の映像、患者の情報（例えば、心電図）、医用画像（例えば、Ｘ線画像、ＭＲＩ画像）が表示される。

図２４Ｃに示す医用表示装置２２６０は、筐体２２６１、表示部２２６２、支持台２２６３、を有する。医用表示装置２２６０は、据え置き型の表示装置であり、例えば、医用画像診断に用いられる。筐体２２６１は回転できるように支持台２２６３に取り付けられており、表示する画像に応じて表示部２２６２を横向き（ランドスケープ）、縦向き（ポートレート）に回転することができる。

〔実施の形態３〕
本実施の形態では、表示コントローラＩＣ、およびソースドライバＩＣなどに用いられるフレームメモリについて説明する。

フレームメモリには、例えば、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを備えたＤＲＡＭ（ダイナミックランダムアクセスメモリ）を適用することができる。また、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）を用いることができる。ここでは、ＯＳメモリの一例として、１Ｔ１Ｃ型のメモリセルを有するＲＡＭについて説明する。ここでは、このようなＲＡＭを、「ＤＯＳＲＡＭ（登録商標）」と呼ぶこととする。ＤＯＳＲＡＭ（ドスラム）とは、Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭの略称である。図２５に、ＤＯＳＲＡＭの構成例を示す。

＜＜ＤＯＳＲＡＭ１４００＞＞
ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ‐ＳＡアレイ１４２０」と呼ぶ。）を有する。

行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ‐ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。

（ＭＣ‐ＳＡアレイ１４２０）
ＭＣ‐ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。

メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞―１４２５＜Ｎ−１＞を有する。図２６Ａにローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図２６Ａの例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。

図２６Ｂにメモリセル１４４５の回路構成例を示す。メモリセル１４４５はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、Ｂ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第１端子はビット線に電気的に接続され、第２端子は容量素子ＣＳ１の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。

トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。

トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。

センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞―１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。

ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。

（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。

（行回路１４１０）
行回路１４１０は、ＭＣ‐ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。

列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。

（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。

グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。

ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。

ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。

容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。

トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。そのため、ＤＯＳＲＡＭ１４００をフレームメモリとして用いることで、表示コントローラＩＣ、およびソースドライバＩＣの消費電力を削減することができる。

ＭＣ‐ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減されるので、表示コントローラＩＣ、およびソースドライバＩＣの消費エネルギーを低減できる。

＜＜ＤＯＳＲＡＭの積層構造＞＞
図２７は、ＤＯＳＲＡＭ１４００の積層構造例を説明するための断面図である。ＤＯＳＲＡＭ１４００は、層Ｌ１０―Ｌ１４の積層を有する。ローカルセンスアンプアレイ１４２６は、層Ｌ１０とＬ１１の積層に設けられる。ローカルメモリセルアレイ１４２５は、層Ｌ１２―Ｌ１４のローカルセンスアンプアレイ１４２６に重なる領域に設けられている。

層Ｌ１０には、ＤＯＳＲＡＭ１４００を構成するＳｉトランジスタが設けられている。層Ｌ１０は配線、プラグ等を有する。Ｓｉトランジスタの活性層は単結晶シリコンウエハ５２００に設けられている。図２７に示すトランジスタＭＱ１は、ローカルセンスアンプアレイ１４２６のトランジスタである。層Ｌ１１は、配線、プラグなどを有する。層Ｌ１０と層Ｌ１１との積層にローカルセンスアンプアレイ１４２６等のＳｉで構成される回路が設けられている。

層Ｌ１２には、ＯＳトランジスタ、配線（例えば、ワード線）、プラグ等が設けられている。図２７に示すトランジスタＭＷ１の構成は、後述するＯＳトランジスタ５００１（図２８Ａ参照）と同様である。層Ｌ１３はＤＯＳＲＡＭ１４００の保持容量（容量素子ＣＳ１）が設けられる容量層である。層Ｌ１３には、容量素子ＣＳ１とトランジスタＭＷ１とを電気的に接続するためのプラグなども設けられている。層Ｌ１４には、配線（例えば、ビット線ＢＬＬ、ＢＬＲ、グローバルビット線ＧＢＬＬ、ＧＢＬＲ）、プラグなどが設けられている。

以下、ＯＳメモリ等に用いられるＯＳトランジスタの構成例を説明する。

＜＜ＯＳトランジスタの構成例１＞＞
図２８ＡにＯＳトランジスタの構成例を示す。図２８Ａに示すＯＳトランジスタ５００１は、金属酸化物トランジスタである。図２８Ａの左側の図は、ＯＳトランジスタ５００１のチャネル長方向の断面図であり、右側の図は、ＯＳトランジスタ５００１のチャネル幅方向の断面構造を示す図である。

ＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２―５０２７、５０３０、金属酸化物層５０１１―５０１３、導電層５０５０―５０５４を有する。

なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザ堆積法（ＰＬＤ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

金属酸化物層５０１１―５０１３をまとめて酸化物層５０１０と呼ぶ。図２８Ａに示すように、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。

ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成される。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５００２も同様である。

ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５０２４―５０２６の積層で構成される。絶縁層５０２８は層間絶縁層である。絶縁層５０２９はバリア層である。

金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導電層５０５０と重なる領域を有する。

導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

例えば、導電層５０５０は、窒化タンタル、またはタングステン単層である。あるいは、導電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。先に記載した導電体が絶縁層５０２７側の層を構成する。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。

導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金で構成すればよい。導電層５０５１が２層構造、および３層構造の場合、次のような組み合わせがある。先に記載した導電体が絶縁層５０２７側の層を構成する。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）、（銅‐マグネシウム‐アルミニウム合金、銅）、（チタン、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。

例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタングステン）とすることが好ましい。このような構造であることで、導電層５０５３と導電層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機能とをもつ。

絶縁層５０２１―５０３０に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１―５０３０はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５０２１―５０３０を構成する層は、複数の絶縁材料を含んでいてもよい。

なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。

ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電気特性を向上できる。

例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。

絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素によって、導電層５０５０が酸化することを抑制することができる。例えば、絶縁層５０３０には、酸化アルミニウムなどの金属酸化物を用いることができる。

絶縁層５０２１―５０３０の構成例を記す。この例では、絶縁層５０２１、５０２２、５０２５、５０２９、５０３０は、それぞれ、バリア層として機能する。絶縁層５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンであり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５０２４―５０２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層５０２９、５０３０は酸化アルミニウムである。

図２８Ａは、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造とすることができるし、金属酸化物層５０１１―５０１３の何れか１層で構成してもよい。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。

＜＜ＯＳトランジスタの構成例２＞＞
図２８ＢにＯＳトランジスタの構成例を示す。図２８Ｂに示すＯＳトランジスタ５００２は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。図２８Ｂの左側にはＯＳトランジスタ５００２のチャネル長方向の断面図を、右側にはチャネル幅方向の断面図を示す。

絶縁層５０２８に形成された開口部には、金属酸化物層５０１３、絶縁層５０２７、導電層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、ＯＳトランジスタ５００２では、ゲート電極（５０５０）は、ゲート絶縁層（５０１７）を介してソース電極およびドレイン電極（５０５１、５０５２）と重なる領域を有していない。そのためゲート‐ソース間の寄生容量、ゲート‐ドレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２８の開口によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。

〔実施の形態４〕
本実施の形態では、ハイブリッド表示装置について説明する。

＜＜ハイブリッド表示装置＞＞
図２９は、サブ画素２０Ｒ（図１１Ａ参照）の断面構造を示す。サブ画素２０Ｇ、２０Ｂの断面構造もサブ画素２０Ｒと同様である。図２９の左側にサブ画素２５Ｒの要部を示し、右側にサブ画素２７Ｒの要部を示す。画素アレイ２８０と共に、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６が作製されている。ここでは、ゲートドライバ回路２９０Ａ、２９０Ｂ、およびスイッチアレイ２９５、２９６を総称して、周辺回路２９９と呼ぶこととする。図３０には、周辺回路２９９として、代表的に、スイッチアレイ２９５のトランジスタＭＳ１（図１７Ａ、図１７Ｂ参照）の断面構造を示す。さらに、図３０には、コモンコンタクト部７９５、端子部７９６の断面構造を示す。

表示装置２７０は、基板７０１、７０２、封止材７０４、７０５、配向膜７５６、７５７、トランジスタ層７９０、ＥＬ素子層７９１、液晶層７９２を有する。

トランジスタ層７９０、ＥＬ素子層７９１の作製には、基板７０２とは異なるトランジスタ製造用基板（ここでは「仮基板」と呼ぶ）が用いられる。仮基板には、例えば、ＥＬ表示パネル製造用のマザーガラスを用いることができる。仮基板上に分離層を形成し、分離層上にトランジスタ層７９０を形成し、トランジスタ層７９０上にＥＬ素子層７９１を形成する。封止材７０４によって、ＥＬ素子層７９１の上方に基板７０１を固定する。しかる後、分離層と共に仮基板をトランジスタ層７９０から分離する。次いで、液晶表示パネル製造工程と同様のセル工程を行う。分離工程によって露出されたトランジスタ層７９０の表面に、必要に応じて配向膜７５６を形成する。

配向膜７５７等が形成された基板７０２を準備する。封止材７０５によってトランジスタ層７９０と基板７０２との間に液晶層７９２を封止する。

＜トランジスタ層７９０＞
トランジスタ層７９０は、半導体層７１１―７１３、導電層７２０―７２２、７２５―７２７、７３１―７３６、７４１―７４９、絶縁層７７０―７７５、カラーフィルタ層７６０＿Ｒを有する。

トランジスタ層７９０に設けられる各種の素子（例えば、トランジスタ、容量素子、抵抗素子等）のデバイス構造には、特段の制約はない。画素アレイ２８０、ゲートドライバ回路２９０Ａ、２９０Ｂ、スイッチアレイ２９５、２９６のそれぞれの機能に適したデバイス構造を選択すればよい。例えば、トランジスタのデバイス構造としては、トップゲート型、ボトムゲート型、およびゲート（フロントゲート）とボトムゲート双方を備えたデュアルゲート型、１つの半導体層に対して複数のゲート電極を有するマルチゲート型が挙げられる。トランジスタのチャネル形成領域（活性層）を構成する半導体の種類（組成や結晶構造等）にも特段の制約はない。活性層に用いられる半導体としては、単結晶半導体、非単結晶半導体に大別される。非単結晶としては、多結晶半導体、微結晶半導体、非晶質半導体などが挙げられる。半導体材料には、Ｓｉ、Ｇｅ、Ｃ等の第１４族元素を１種または複数含む半導体（例えば、シリコン、シリコンゲルマニウム、炭化シリコン等）、酸化物半導体、窒化ガリウム等の化合物半導体等が挙げられる。

ここでは、画素アレイ２８０、および周辺回路２９９は、１種類の導電型のトランジスタで構成されている例を示している。トランジスタ層７９０に設けられるトランジスタは、ｎ型トランジスタであり、かつＯＳトランジスタである。

絶縁層７７０はトランジスタ層７９０のパッシベーション膜として機能する。絶縁層７７１は画素アレイ２８０および周辺回路２９９のトランジスタの下地絶縁層として機能する。導電層７２５は、ＬＣ素子ＲＥ１の画素電極であり、開口７２５ａを有する。

絶縁層７７０に開口を形成するためのエッチング工程において、導電層７２０―７２２はエッチストップ層として機能する。導電層７２０―７２２が存在することで、エッチング工程で分離層が損傷することを防ぐことができる。

導電層７３１―７３６は絶縁層７７１上に設けられている。導電層７３１は配線ＧＬＬを構成し、トランジスタＭ１のゲート電極として機能する領域を有する。導電層７３２は配線ＧＬＥを構成し、トランジスタＭ２のゲート電極として機能する領域を有する。導電層７３３、７３４はそれぞれ配線ＡＮＬ、ＣＳＬを構成する。

絶縁層７７２上に、半導体層７１１―７１３が設けられている。絶縁層７７２は、画素アレイ２８０、周辺回路２９９のトランジスタのゲート絶縁層を構成する。半導体層７１１、７１２、７１３は、それぞれ、トランジスタＭ１、Ｍ３、ＭＳ１の半導体層である。ここでは、半導体層７１１―７１３は金属酸化物で構成される。

絶縁層７７２上に、導電層７４１―７４７が設けられている。導電層７４１は配線ＳＬＬを構成し、トランジスタＭ１のソース電極およびドレイン電極として機能する領域を有する。導電層７４２はトランジスタＭ１のソース電極およびドレイン電極を構成し、導電層７２５と電気的に接続されている。導電層７４３、７４４はそれぞれ、トランジスタＭ３のソース電極およびドレイン電極を構成する。導電層７４４は導電層７３３と電気的に接続されている。導電層７４５、７４６はそれぞれ、トランジスタＭＳ１のソース電極およびドレイン電極を構成する。

導電層７３４、絶縁層７７２および導電層７４２が重なっている領域が容量素子Ｃ１として機能する。

コモンコンタクト部７９５は端子７６５を有し、端子部７９６は端子７６６を有する。端子７６５は導電層７２１、７２６、を有し、端子７６６は導電層７２２、７２７を有する。導電層７４７は引き回し配線を構成する。図３０の例では、導電層７４７によって、端子７６５と端子７６６とが電気的に接続される。

絶縁層７７３、７７４は画素アレイ２８０および周辺回路２９９のトランジスタのパッシベーション膜として機能する。絶縁層７７３上に導電層７４８、７４９が設けられている。導電層７４８はトランジスタＭ３のバックゲート電極を構成し、導電層７４９はトランジスタＭＳ１のバックゲート電極を構成する。

絶縁層７７３を覆ってカラーフィルタ層７６０＿Ｒが設けられている。カラーフィルタ層７６０＿Ｒはサブ画素２０Ｒの色に応じた赤色のカラーフィルタ層である。サブ画素２０Ｇ、２０Ｂにも、それぞれ、緑色、青色のカラーフィルタ層が設けられる。ＥＬ素子ＥＥ１用のカラーフィルタ層は適宜設ければよい。カラーフィルタ層を覆って、絶縁層７７５が設けられている。絶縁層７７５は平坦化膜として機能する。そのため、絶縁層７７５は、ポリイミド樹脂、アクリル樹脂などの樹脂で形成することが好ましい。

＜ＥＬ素子層７９１＞
ＥＬ素子層７９１は、導電層７５０、７５１、ＥＬ層７５２、絶縁層７７６、７７７を有する。

導電層７５０はＥＬ素子ＥＥ１の画素電極である。導電層７５０は導電層７４３と電気的に接続されている。導電層７５０を覆って絶縁層７７６が設けられている。絶縁層７７６上に絶縁層７７７が設けられている。絶縁層７７７は、基板７０１とＥＬ素子層７９１との間の空間を維持するためのスペーサとして機能する。絶縁層７７５、７７６上にＥＬ層７５２、導電層７５１が積層されている。導電層７５１はＥＬ素子ＥＥ１のコモン電極である。絶縁層７７６は、導電層７２５の開口７２５ａと重なる領域に開口７２６ａを有する。開口７２６ａにおいて、導電層７５０が露出される。開口７２６ａに形成される導電層７５０、ＥＬ層７５２、導電層７５１の積層がＥＬ素子ＥＥ１の発光領域を構成する。

ＥＬ層７５２は、正孔と電子とが再結合することで発光することが可能な発光材料を少なくとも有する。ＥＬ層７５２には、正孔注入層、正孔輸送層、電子輸送層、電子注入層などの機能層を有してもよい。ここでは、ＥＬ層７５２はサブ画素２０の色で発光する。あるいは、全てのサブ画素２０に白色で発光するＥＬ層７５２を設けてもよい。サブ画素２０の色で発光するＥＬ層７５２を設けることで、ＥＬ素子ＥＥ１の光７８２を効率よく基板７０２から取り出すことができるため、省電力化につながる。また、表示装置２７０の表示品位（コントラスト、色再現性）を高めることができる。

＜基板７０２（対向基板）＞
基板７０２は液晶表示パネルの対向基板に対応する。基板７０２には、絶縁層７２８、導電層７５５、配向膜７５７、オーバーコート層７５８、カラーフィルタ層７６１＿Ｒ、遮光層７６２が設けられている。

絶縁層７２８は、基板７０２と基板７０１（トランジスタ層７９０）との間の空間を維持するためのスペーサとして機能する。導電層７５５はＬＣ素子ＲＥ１のコモン電極である。カラーフィルタ層７６１＿ＲはＬＣ素子ＲＥ１用のカラーフィルタ層であり、赤色のカラーフィルタ層である。基板７０２には、サブ画素２０の色に応じたカラーフィルタ層が設けられる。ここでは、赤、緑、青のカラーフィルタ層がストライプ状に配列されている。遮光層７６２は、表示に寄与しない領域を遮光する。周辺回路２９９は遮光層７６２で覆われている。画素アレイ２８０では、隣接する画素電極（導電層７２５）の間が遮光層７６２で覆われている。

封止材７０５は、導電性粒子７０５ａを有する。導電性粒子７０５ａを含む封止材７０５によって液晶層７９２を封止することで、コモンコンタクト部７９５において、導電層７５５を端子７６５に電気的接続することができる。なお、封止材７０５中のコモンコンタクト部７９５とその近傍のみに導電性粒子７０５ａを設けてもよい。

導電性粒子７０６ａを含むＡＣＦ（異方性導電フィルム）７０６によって、ＦＰＣ７９７が端子７６６と電気的に接続される。つまり、基板７０２に設けられたコモン電極（導電層７５５）は、端子７６５、引き回し配線（導電層７４７）、端子７６６を介して、ＦＰＣ７９７に電気的に接続される。

表示装置２７０の表示原理は実施の形態１（図１１Ｂ参照）で述べたとおりである。基板７０２から入射した外光７８０は、カラーフィルタ層７６１＿Ｒ、導電層７５５、液晶層７９２等を通り導電層７２５で反射される。導電層７２５で反射された光７８１は、再び、カラーフィルタ層７６１＿Ｒ、液晶層７９２、導電層７５５等を通過し、基板７０２から射出する。ＥＬ素子ＥＥ１の光７８２は、導電層７５１で反射され、導電層７５０、カラーフィルタ層７６０＿Ｒ、導電層７２５の開口７２５ａ、カラーフィルタ層７６１＿Ｒ等を通り、基板７０２から射出する。

表示装置２７０を構成する各種の層は、単層構造でも積層構造でもよい。例えば、導電層に用いられる導電材料には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム等の金属、これら金属の合金および化合物がある。また、リン等の不純物元素を含有させた多結晶シリコン、金属酸化物を有する透光性導電体などがある。透光性導電体としては、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯと呼ばれる）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等の金属酸化物を挙げることができる。

また、表示装置２７０の絶縁層に用いられる絶縁材料には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等があげられる。また、樹脂材料でもよく、アクリル樹脂、ポリイミド樹脂、ベンゾシクロブテン系樹脂、シロキサン系樹脂、ポリアミド樹脂、エポキシ樹脂等を用いることができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

実施の形態１のレシーバ１４１（図３参照）、および比較例のレシーバの動作を回路シミュレーションにて確認した。

図３４に、シミュレーションを行った比較例のレシーバの回路図を示す。レシーバ９５０は、増幅回路９５１、９５２、レベルシフタ９５３を有する。レシーバ９５０のトランジスタは全てＭＶデバイスである。増幅回路９５１、９５２は、増幅回路１５０、１６０（図２）を構成するＮＭＯＳ、ＰＭＯＳをＰＭＯＳ、ＮＭＯＳに変更した回路に相当する。レベルシフタ９５３は、ＣＭＯＳインバータ回路で構成されている。増幅回路９５１、９５２には電源電圧Ｖｄｄａ、Ｖｓｓａが入力され、レベルシフタ９５３には電源電圧Ｖｄｄｄ、Ｖｓｓｄが入力される。レベルシフタ９５３は、増幅回路９５２から出力されるＭＶレベルの信号をＬＶレベルの信号にレベルダウンするために設けられている。

シミュレーションにおいて、レシーバ１４１、９５０の電源電圧、バイアス電圧の値は以下のとおりである。
Ｖｄｄｄ＝１．２Ｖ、Ｖｓｓｄ＝０Ｖ、Ｖｄｄａ＝３．３Ｖ、Ｖｓｓａ＝０Ｖ、Ｖｃｓ１＝０．５７３Ｖ、Ｖｂｓ１＝０．７５６Ｖ、Ｖｃｓ２＝０．４６６Ｖ、Ｖｂｓ２＝０．６２３Ｖ。

また、ＭＶデバイスのＴｏｘ（等価酸化膜厚）はＮＭＯＳ、ＰＭＯＳともに１４．３ｎｍである。ＬＶデバイスのＴｏｘは、ＮＭＯＳでは２．６ｎｍであり、ＰＭＯＳでは２．７５ｎｍである。

図３１Ａ―、図３２Ｃに回路シミュレーションの結果を示す。シミュレータにはＳＰＩＣＥを用いた。回路シミュレーションでは、周波数３００ＭＨｚ、７５０ＭＨｚの差動クロック信号を入力したときの、レシーバ１４１、９５０の動作を確認した。

（伝達遅延時間）
図３１Ａは、レシーバ１４１、９５０の端子ＩＮＰ、ＩＮＮに入力される３００ＭＨｚの差動クロック信号の波形を示す。端子ＩＮＰ、ＩＮＮの最大電圧は１．４２５Ｖであり、最小電圧は１．０７５Ｖである。図３１Ｂは、３００ＭＨｚの差動クロック信号が入力されたときのレシーバ１４１の出力信号の波形を示し、図３１Ｃは、レシーバ９５０の出力波形を示す。３００ＭＨｚの差動クロック信号の入力に対して、レシーバ１４１、９５０とも正常に動作していること、およびレシーバ１４１の方がレシーバ９５０よりも伝達遅延時間が短いことが確認できる。

（動作周波数）
図３２Ａは、レシーバ１４１、９５０の端子ＩＮＰ、ＩＮＮに入力される７５０ＭＨｚの差動クロック信号の波形を示す。端子ＩＮＰ、ＩＮＮの最大電圧、最小電圧は図３１Ａと同じである。図３２Ｂは、７５０Ｈｚの差動クロック信号が入力されたときのレシーバ１４１の出力信号の波形を示し、図３２Ｃは、レシーバ９５０の出力波形を示す。

図３２Ｂに示すように、７５０ＭＨｚの差動クロック信号の入力に対して、レシーバ１４１はシングルエンドクロック信号を出力し、正常な動作を行っている。他方、図３２Ｃは、レシーバ９５０が正常に動作していないこと示している。つまり、レシーバ１４１はレシーバ９５０よりも最大動作周波数が高いことが確認できる。

本実施例において、レシーバを、出力段にレベルシフタを設ける必要のない回路で構成することで、伝達遅延時間の短縮、動作周波数の向上できることが確認された。

５：外光、
２０、２０Ｒ、２０Ｇ、２０Ｂ、２０Ｗ、２１、２２、２３、２５、２５Ｒ、２７、２７Ｒ、２７Ｇ、２７Ｂ、２７ａ、２７ｂ、２７ｃ、２７ｄ、２８、２８ａ、２８ｂ、２８ｃ、２８ｄ：サブ画素、
９０：差動伝送システム、 １００：レシーバ、 １０２：インターフェース回路、 １０３：内部回路、 １０５：トランスミッタ、 １０６：インターフェース回路、 １０８：伝送媒体、 １１０：増幅回路、 １１１：差動対、 １１２：電流源、 １１３：負荷回路、 １２０：増幅回路、 １４０、１４１、１４２、１４３、１４４：レシーバ、 １５０、１５１、１６０、１６１：増幅回路、 １７２：プルアップ回路、 １７３：プルダウン回路、 １７４：ラッチ回路、 １７５、１７６：クロックドインバータ、 １７７、１７８：インバータ、 １８０：バイアス電圧生成回路、
２００、２０１：ＬＶＤＳレシーバＩＣ、 ２１０：レシーバ、 ２１２：バイアス電圧生成回路、 ２１３：参照電流生成回路、 ２１５：ロジック回路、 ２２０：シリアル‐パラレル変換回路、 ２２１：位相同期（ＰＬＬ）回路、
２４０、２４１、２４２：表示システム、 ２５０：プロセッシングユニット、 ２５１：実行ユニット、 ２５２：メモリ装置、 ２５４：電源回路、 ２５５：センサユニット、 ２５６：光センサ装置、 ２５７：傾斜センサ装置、 ２５８：開閉センサ装置、 ２６０：タッチセンサ装置、 ２６１：センサアレイ、 ２６２：タッチセンサコントローラＩＣ、 ２６３、２６４：インターフェース回路、 ２６５：コントローラ回路ユニット、 ２６６：ドライバ回路ユニット、 ２６７：センス回路ユニット、 ２７０、２７１：表示装置、 ２８０、２８１、２８２、２８３：画素アレイ、 ２９０Ａ、２９０Ｂ：ゲートドライバ回路、 ２９５：スイッチアレイ、 ２９５ａ、２９５ｂ：スイッチ回路、 ２９６：スイッチアレイ、 ２９６ａ：スイッチ回路、
３００、３０１：表示コントローラＩＣ、 ３０３：ソースドライバＩＣ、 ３１０：インターフェース回路、 ３１２：ＬＶＤＳレシーバユニット、 ３１３：レシーバ、 ３１４：バイアス電圧生成回路、 ３１５：コントローラユニット、 ３１７：ドライバ回路ユニット、 ３１８、３２０：インターフェース回路、 ３２２：ＬＶＤＳレシーバユニット、 ３２５：コントローラユニット、 ３２７：インターフェース回路、 ３２８：ＬＶＤＳトランシーバユニット、 ３３０：コントローラ、 ３３２：クロック生成回路、 ３３３：タイミングコントローラ、 ３３４：レジスタ、 ３３５：フレームメモリ、 ３３６：ラインメモリ、 ３３８：デコーダ、 ３４０：画像処理ユニット、 ３４１：ガンマ補正回路、 ３４２：調光回路、 ３４３：調色回路、 ３４４：ＥＬ補正回路、 ３５１：コントロールロジック回路、 ３５２：シフトレジスタ、 ３５３：ラッチ回路、 ３５４：レベルシフタ、 ３５５：デジタル‐アナログ変換回路（ＤＡＣ）、 ３５６：増幅回路、 ３６０：電流検出回路、 ３６１：コントロールロジック回路、 ３６２：積分回路、 ３６３：アナログ‐デジタル変換回路（ＡＤＣ）、 ３６４：パラレル‐シリアル変換回路、 ３７２、３７３：バイアス電圧生成回路、 ３７５：レベルシフタ、 ３８０：インターフェース回路、 ３８２：ＬＶＤＳレシーバユニット、 ３８５：ドライバ回路ユニット、 ３８７：インターフェース回路、
４０１、４０２：基板、 ４０５：封止材、 ４０６：ＦＰＣ、 ４１０：トランジスタ層、 ４１１：ＥＬ素子層、 ４１２：ＬＣ層、 ４１５：画素電極、 ４１５ａ：開口、 ４１６：画素電極、 ４１７：端子部、 ４１８、４１９：コモン電極、 ４２０：カラーフィルタ、 ４２４：外光、 ４２５、４２６：光、
７０１、７０２：基板、 ７０４、７０５：封止材、 ７０５ａ、７０６ａ：導電性粒子、 ７０６：ＡＣＦ（異方性導電フィルム）、 ７１１、７１２、７１３：半導体層、 ７２０、７２１、７２２、７２５、７２６、７２７、７３１、７３２、７３３、７３４、７４１、７４２、７４３、７４４、７４５、７４６、７４７、７４８、７４９、７５０、７５１、７５５：導電層、 ７２５ａ、７２６ａ：開口、 ７５２：ＥＬ層、 ７５６、７５７：配向膜、 ７５８：オーバーコート層、 ７６０＿Ｒ、７６１＿Ｒ：カラーフィルタ層、 ７６２：遮光層、 ７６５、７６６：端子、 ７２８、７７０、７７１、７７２、７７３、７７４、７７５、７７６、７７７：絶縁層、 ７８０：外光、 ７８１、７８２：光、 ７９０：トランジスタ層、 ７９１：ＥＬ素子層、 ７９２：液晶層、 ７９５：コモンコンタクト部、 ７９６：端子部、 ７９７：ＦＰＣ、
９００、９５０：レシーバ、 ９０２：インターフェース回路、 ９０３：内部回路、 ９１０、９２０、９５１、９５２：増幅回路、 ９１１：差動対、 ９１２：電流源、 ９３０、９５３：レベルシフタ、
１４００：ＤＯＳＲＡＭ、 １４０５：コントローラ、 １４１０：行回路、 １４１１：デコーダ、 １４１２：ワード線ドライバ回路、 １４１３：列セレクタ、 １４１４：センスアンプドライバ回路、 １４１５：列回路、 １４１６：グローバルセンスアンプアレイ、 １４１７：入出力回路、 １４２０：ＭＣ‐ＳＡ（メモリセルおよびセンスアンプ）アレイ、 １４２２：メモリセルアレイ、 １４２３：センスアンプアレイ、 １４２５：ローカルメモリセルアレイ、 １４２６：ローカルセンスアンプアレイ、 １４４４：スイッチアレイ、 １４４５：メモリセル、 １４４６：センスアンプ、 １４４７：グローバルセンスアンプ、
２０１０、２０３０、２０５０、２０７０：情報端末、 ２０１１、２０３１、２０５１、２０７１、２０７２、２１０１、２１２１、２１３１、２１３３、２１７１、２２２１、２２３１、２２５１、２２６１：筐体、 ２０１２、２０３２、２０５２、２０７３、２０７４、２１０２、２１２２、２１３２、２１７２、２２２３、２２３２、２２５２、２２６２：表示部、 ２０１３：操作ボタン、 ２０１４：外部接続ポート、 ２０１５：スピーカ、 ２０１６：マイクロフォン、 ２０２０：無線信号、 ２０３３：リュウズ、 ２０３４：ベルト、 ２０３５：検知部、 ２１１０：表示装置、 ２１３４：操作キー、 ２１３６：接続部、 ２１７３：操作ボタン、 ２０５３：ヒンジ、 ２１０３、２２６３：支持台、 ２１２０：ノート型パーソナルコンピュータ、 ２１２３：キーボード、 ２１２４：ポインティングデバイス、 ２１３０：ビデオカメラ、 ２１３５：レンズ、 ２１７０：ＨＭＤ、 ２１７４：固定具、 ２２００：自動車、 ２２１０：ナビゲーションシステム、 ２２２０：リアビューモニタ、 ２２２２：接続部、 ２２３０：後部座席モニタ、 ２２３５：ヘッドレスト、 ２２５０、２２６０：医用表示装置、 ２２５３：支持部、
５００１、５００２：ＯＳトランジスタ、 ５０１０：酸化物層、 ５０１１、５０１２、５０１３：金属酸化物層、 ５０２１、５０２２、５０２３、５０２４、５０２５、５０２６、５０２７、５０２８、５０２９、５０３０：絶縁層、 ５０５０、５０５１、５０５２、５０５３、５０５４：導電層、 ５２００：単結晶シリコンウエハ、
Ｒ１１、Ｒ１２：抵抗素子、 Ｒｔ：抵抗、 Ｒｄ１、Ｒｄ２：負荷、
Ｃ１、Ｃ２、Ｃ３、ＣＳ１：容量素子、
ＥＥ１：ＥＬ（エレクトロルミネセンス）素子、 ＲＥ１：ＬＣ（液晶）素子、
ＮＬ１３、ＮＬ１４、ＮＬ２４、ＮＬ２５、ＮＬ２６、ＮＬ２７、ＮＬ２８、ＮＬ２９、ＮＬ３１、ＮＬ３２、ＮＬ３３、ＮＬ３４、ＮＬ４２、ＮＬ５１、ＮＬ５２、ＮＬ５３、ＮＬ５４、ＮＭ１、ＮＭ２、ＮＭ１１、ＮＭ１２、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、ＭＱ１、ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４、ＭＳ５、ＭＳ６、ＭＳ１１、ＭＳ１２、ＭＳ１３、ＭＳ１４、ＭＳ１５、ＭＳ１６、ＭＳ３１、ＭＳ３２、ＭＳ３３、ＭＳ３４、ＭＳ３５、ＭＳ３６、ＭＷ１、ＰＬ１１、ＰＬ１２、ＰＬ１３、ＰＬ１４、ＰＬ２１、ＰＬ２２、ＰＬ２３、ＰＬ２４、ＰＬ２５、ＰＬ３１、ＰＬ３２、ＰＬ３３、ＰＬ４２：トランジスタ、
ＰＭ１、ＰＭ２、Ｂ１、Ｂ２、ＩＮＮ１、ＩＮＮ２、ＩＮＮ、ＩＮＰ１、ＩＮＰ２、ＩＮＰ、ＮＢＩＡＳ、ＮＣＡＳ、ＯＵＴ２、ＯＵＴＮ１、ＯＵＴＰ１、ＯＵＴ、ＰＢＩＡＳ、ＰＣＡＳ、ＳＴＢＹ、ＶＨ、ＶＬ：端子、
ＣＥ、ＣＫＩＮＮ、ＣＫＩＮＰ、Ｍ、Ｐ１、Ｐ２、ＲＣＫＯ、ＲＩＮＮ１、ＲＩＮＮ２、ＲＩＮＮ３、ＲＩＮＮ４、ＲＩＮＰ１、ＲＩＮＰ２、ＲＩＮＰ３、ＲＩＮＰ４、ＲＯＴ１、ＲＯＴ２、ＲＯＴ３、ＲＯＴ４、Ｓ、ＶＨ１、ＶＬ１：ピン、
ＡＮＬ、ＣＳＬ、ＤＲＬ、ＧＬＥ、ＧＬＥ１、ＧＬＥ２、ＧＬＬ、ＭＬ、ＳＬＥ、ＳＬＥ１、ＳＬＥ２、ＳＬＬ、ＳＮＬ：配線、
Ｌ１０、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４：層

Claims (18)

1. 第１差動信号を受信し、第１シングルエンド信号を出力するレシーバであり、
   第１入力端子、第２入力端子、第１出力端子、第１増幅回路、および第２増幅回路を有し、
   前記第１入力端子および前記第２入力端子は前記第１差動信号用の入力端子であり、
   前記第１出力端子は前記第１シングルエンド信号用の出力端子であり、
   前記第１増幅回路は差動入力、差動出力の増幅回路であり、
   前記第２増幅回路は差動入力、シングルエンド出力の増幅回路であり、
   前記第１増幅回路の２個の入力端子の一方は前記第１入力端子に電気的に接続され、他方は前記第２入力端子に電気的に接続され、
   前記第１増幅回路の２個の出力端子の一方は前記第２増幅回路の２個の入力端子うちの一方に電気的に接続され、他方は前記第２増幅回路の他方の入力端子に電気的に接続され、
   前記第２増幅回路の出力端子は、前記第１出力端子に電気的に接続され、
   前記第１増幅回路および前記第２増幅回路には、それぞれ、第１電源電圧、第２電源電圧が供給され、
   前記第１電源電圧は高レベル側電源電圧であり、
   前記第２電源電圧は低レベル側電源電圧であり、
   前記第１増幅回路の差動対は第１トランジスタおよび第２トランジスタを有し、
   前記第１トランジスタおよび前記第２トランジスタの耐圧は、前記第１増幅回路を構成する他のトランジスタ、および前記第２増幅回路を構成するトランジスタの耐圧よりも高いレシーバ。
2. 請求項１において、
   前記第１トランジスタ、および前記第２トランジスタはｎチャネル型トランジスタであるレシーバ。
3. 請求項２において、
   前記第２増幅回路の差動対は、第３トランジスタおよび第４トランジスタを有し、
   前記第３トランジスタ、および前記第４トランジスタはｐチャネル型トランジスタであるレシーバ。
4. 請求項１乃至３の何れか１項において、
   前記第１電源電圧は、前記第１シングルエンド信号が入力される回路の高レベル側電源電圧と同じであり、
   前記第２電源電圧は、当該回路の低レベル側電源電圧と同じであるレシーバ。
5. 請求項１乃至４の何れか１項において、
   前記第１増幅回路は、第５トランジスタおよび第６トランジスタを有し、
   前記第２増幅回路は、第７トランジスタおよび第８トランジスタを有し、
   前記第５トランジスタは、前記第１増幅回路の前記差動対に供給される第１バイアス電流を生成する機能を有し、
   前記第６トランジスタは、前記第５トランジスタをオフ状態にする機能を有し、
   前記第７トランジスタは、前記第２増幅回路の前記差動対に供給される第２バイアス電流を生成する機能を有し、
   前記第８トランジスタは、前記第７トランジスタをオフ状態にする機能を有するレシーバ。
6. 請求項５において、
   プルアップ回路が前記第１出力端子に電気的に接続され、
   前記プルアップ回路は、前記第５トランジスタ、前記第７トランジスタがオフ状態であるときアクティブ状態であるレシーバ。
7. 請求項５において、
   プルダウン回路が前記第１出力端子に電気的に接続され、
   前記プルダウン回路は、前記第５トランジスタ、前記第７トランジスタがオフ状態であるときアクティブ状態であるレシーバ。
8. 請求項５において、
   ラッチ回路が前記第１出力端子に電気的に接続され、
   前記ラッチ回路は、前記第５トランジスタ、前記第７トランジスタがオフ状態であるときアクティブ状態であるレシーバ。
9. 請求項１乃至８の何れか１項において、
   前記第１増幅回路はフォールデッドカスコードオペアンプであるレシーバ。
10. 請求項１乃至９の何れか１項において、
    前記第２増幅回路はバッファオペアンプであるレシーバ。
11. 差動信号を受信することができるＩＣであり、
    請求項１乃至６の何れか一項に記載のレシーバを有するＩＣ。
12. 差動信号を受信することができるＩＣであり、
    請求項１乃至１１の何れか一項に記載のレシーバと、
    前記レシーバの出力信号が入力されるシリアル‐パラレル変換回路と、を有するＩＣ。
13. 表示装置を制御するための表示コントローラＩＣであり、
    画像信号を受信する機能を備えるインターフェース回路が設けられ、
    前記インターフェース回路は、請求項１乃至１１の何れか一項に記載のレシーバを有する表示コントローラＩＣ。
14. 表示装置のソース線を駆動する機能を備えるドライバＩＣであり、
    画像信号を受信する機能を備えるインターフェース回路が設けられ、
    前記インターフェース回路は、請求項１乃至１１の何れか一項に記載のレシーバを有するドライバＩＣ。
15. 画素アレイと、
    ゲートドライバ回路と、
    請求項１３に記載の表示コントローラＩＣと、を有し、
    前記画素アレイはゲート線、ソース線、およびサブ画素を有し、
    前記ゲートドライバ回路は前記表示コントローラＩＣに電気的に接続されている表示装置。
16. 画素アレイと、
    ゲートドライバ回路と、
    請求項１４に記載のドライバＩＣと、を有し、
    前記画素アレイはゲート線、ソース線、およびサブ画素を有し、
    前記ゲートドライバ回路、および前記ドライバＩＣは前記画素アレイに電気的に接続されている表示装置。
17. 請求項１５または１６において、
    タッチパネル装置が設けられている表示装置。
18. 表示部を有する電子機器であって、
    前記表示部は、請求項１５乃至１７の何れか１項に記載の表示装置を有する電子機器。

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