JP2004023284A - Ｄ／ａ変換器 - Google Patents
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Abstract
【課題】電力消費の節減を図った容量型Ｄ／Ａ変換器を提供する。
【解決手段】コンデンサＣ１〜Ｃ４は各々被変換データの各ビットに対応して設けられている。スイッチＳＷ１〜ＳＷ４、ＳＥＴ、ＲＳＴは各コンデンサＣ１〜Ｃ４の充放電を制御するスイッチである。制御回路は被変換データが供給されると、まず被変換データのビット”０”に対応するコンデンサを放電し、次に、被変換データのビット”１”に対応するコンデンサを一定電圧ＶＤＤによって充電し、次に、全コンデンサＣ１〜Ｃ４を並列接続する。これにより、充電されたコンデンサの電荷が全コンデンサに分配され、変換後のアナログ電圧が得られる。
【選択図】 図１
【解決手段】コンデンサＣ１〜Ｃ４は各々被変換データの各ビットに対応して設けられている。スイッチＳＷ１〜ＳＷ４、ＳＥＴ、ＲＳＴは各コンデンサＣ１〜Ｃ４の充放電を制御するスイッチである。制御回路は被変換データが供給されると、まず被変換データのビット”０”に対応するコンデンサを放電し、次に、被変換データのビット”１”に対応するコンデンサを一定電圧ＶＤＤによって充電し、次に、全コンデンサＣ１〜Ｃ４を並列接続する。これにより、充電されたコンデンサの電荷が全コンデンサに分配され、変換後のアナログ電圧が得られる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は容量型Ｄ／Ａ変換器に係り、特に、消費電力の低減を図ったＤ／Ａ変換器に関する。
【０００２】
【従来の技術】
図９は従来の容量型Ｄ／Ａ変換器の構成例を示す回路図である。この図において、Ｃ１〜Ｃ４は各々容量が１Ｃ、２Ｃ、４Ｃ、８Ｃのコンデンサ、ＳＷ１〜ＳＷ４は、被変換データに基づいてコンデンサＣ１〜Ｃ４の一端を電圧ＶＤＤまたは電圧ＶＳＳ（ＧＮＤ）に接続するスイッチ、ＲＳＴはリセットスイッチ、ＡＭＰは利得１のバッファ増幅器である。
【０００３】
いま、例えば、被変換データが”０１１０”であった場合、スイッチＳＷ２，ＳＷ３が電圧ＶＤＤに接続され、スイッチＳＷ１、ＳＷ４が電圧ＶＳＳに接続される。また、リセットスイッチＲＳＴはオフのままである。これにより、コンデンサＣ２、Ｃ３にそれぞれ、
Ｃ２＝２ＣＶ、Ｃ３＝４ＣＶ（但し、Ｖ＝ＶＤＤ）
なる電荷が蓄えられる。
【０００４】
次に、スイッチＳＷ２、ＳＷ３が電圧ＶＳＳに接続される。これにより、コンデンサＣ１〜Ｃ４が並列接続された状態となり、上述した電荷が４個のコンデンサＣ１〜Ｃ４に平均的に蓄えられる。この結果、コンデンサＣ１〜Ｃ４の両端電圧は、
Ｖｃ＝（２ＣＶ＋４ＣＶ）／（１Ｃ＋２Ｃ＋４Ｃ＋８Ｃ）＝２Ｖ／５
となる。すなわち、コンデンサＣ１〜Ｃ４の両端に、データ”０１１０”をＤ／Ａ変換した電圧が得られる。そして、この電圧がバッファ増幅器ＡＭＰを介して出力電圧Ｖｏｕｔとして出力される。
【０００５】
次に、次の被変換データがくると、まず、リセットスイッチＲＳＴがオンとされ、コンデンサＣ１〜Ｃ４の全電荷が放電される。次いで、リセットスイッチＲＳＴがオフとされた後、上記と同じ課程によって次の被変換データがアナログ信号に変換される。
【０００６】
【発明が解決しようとする課題】
ところで、上述した従来のＤ／Ａ変換器にあっては、変換の度毎に全コンデンサＣ１〜Ｃ４をリセットし、次いで、各コンデンサＣ１〜Ｃ４の充電を行うので、充電のための電力消費が大きいという問題があった。
この発明は、このような事情を考慮してなされたもので、その目的は、電力消費の節減を図ったＤ／Ａ変換器を提供することにある。
【０００７】
【課題を解決するための手段】
この発明は、被変換データの各ビットに対応して設けられたコンデンサと、前記各コンデンサの充放電を制御するスイッチ手段と、前記スイッチ手段をオン／オフ制御する制御手段であって、被変換データのビット”０”に対応するコンデンサを放電する処理と、被変換データのビット”１”に対応するコンデンサを一定電圧によって充電する処理を行い、次に、全コンデンサを並列接続する処理を行う制御手段と、前回の被変換データと今回の被変換データとが一致しているか否かを検出し、一致している場合に前記制御手段によるコンデンサの充放電処理を停止させる手段とを具備することを特徴とするＤ／Ａ変換器である。
上記の発明によれば、変換の度毎に全コンデンサを放電するのではなく、前回変換時における電荷をそのまま残しておき、ビット”０”に対応するコンデンサの電荷は放電し、ビット”１”に対応するコンデンサは前回の残存電荷の上に充電を行う。これにより、充電電流を減少させることができ、したがって、電力消費の低減を図ることができる。
【０００８】
また、この発明は、被変換データの各ビットに対応して設けられたコンデンサと、前記各コンデンサの充放電を制御するスイッチ手段と、前記スイッチ手段を制御する制御手段とを具備し、前記制御手段は、前回の被変換データと今回の被変換データに対応して制御信号が設定されたテーブルを具備し、前記テーブルの出力に基づいて前記スイッチ手段を制御することを特徴とするＤ／Ａ変換器である。
上記の発明によれば、変換の度毎に全コンデンサを放電するのではなく、前回変換時における残存電荷を次の変換時に利用するので、消費電力の低減を図ることができる。また、テーブルのデータに基づいてコンデンサの充放電を制御するので、制御回路の簡略化を図ることができる。
【０００９】
また、この発明は、上記のＤ／Ａ変換器において、前記制御手段は、前記被変換データのビット数を設定する設定手段を具備し、該設定手段が操作されてビット数が減少した時、減少したビット数に対応するスイッチ手段のみを制御することを特徴とする。
上記の発明によれば、前述した発明よりさらに消費電力の低減を図ることができる。
【００１０】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるＤ／Ａ変換器の構成を示す回路図である。この図において、Ｃ１〜Ｃ４はそれぞれ、容量が１Ｃ、２Ｃ、４Ｃ、８Ｃのコンデンサであり、各コンデンサＣ１〜Ｃ４の一端は電圧ＶＳＳ（ＧＮＤ）に接続され、他端がそれぞれスイッチＳＷ１〜ＳＷ４の各一端に接続されている。スイッチＳＷ１〜ＳＷ４はそれぞれ、被変換データの第１ビット（ＬＳＢ）〜第４ビット（ＭＳＢ）によってオン／オフ制御されるスイッチであり、半導体スイッチが用いられる。そして、スイッチＳＷ１〜ＳＷ４の各他端は共通接続されてバッファ増幅器ＡＭＰの入力端およびスイッチＳＥＴの一端に接続されている。スイッチＳＥＴは、コンデンサＣ１〜Ｃ４の充電時にオンとされるスイッチであり、その他端に電圧ＶＤＤが印加されている。ＲＳＴはリセットスイッチであり、その一端は電圧ＶＳＳに接続され、他端はバッファ増幅器ＡＭＰの入力端に接続されている。
【００１１】
図２は、スイッチＳＷ１〜ＳＷ４を駆動する駆動回路の構成を示す回路図であり、この図に示す回路がスイッチＳＷ１〜ＳＷ４に対応して４回路設けられている。図において、ＤＡＴＡｎは被変換データの対応するビット信号である。例えばスイッチＳＷ１を駆動する回路の場合、被変換データの第１ビット（ＬＳＢ）がこのＤＡＴＡｎとして印加される。ＣｈａｒｇｅはコンデンサＣ１〜Ｃ４を充電するタイミングを示す信号、Ｄｉｓｃｈａｒｇｅは放電するタイミングを示す信号、ＡＬＬ−ＯＮはスイッチＳＷ１〜ＳＷ４を全てオンとする信号であり、これらの信号はいずれも制御回路（図示略）から出力される。
【００１２】
また、図において、１１はインバータ、１２，１３はアンドゲート、１４はオアゲートであり、オアゲート１４の出力に基づいてスイッチＳＷｎ（ｎ＝１〜４）がオン／オフ制御される。
【００１３】
次に、上記実施形態の動作を図３に示すタイミングチャートを参照して説明する。
図３の（イ）は被変換データを示し、（ロ）、（ハ）、（ニ）はそれぞれは信号Ｄｉｓｃｈａｒｇｅ、Ｃｈａｒｇｅ、ＡＬＬ−Ｏｎを示している。この図に示すように、被変換データは周期Ｔのタイミングで順次制御回路から出力され、駆動回路（図２）へ印加される。これに対し、信号Ｄｉｓｃｈａｒｇｅは、周期Ｔの区間の初期において発生し、信号Ｃｈａｒｇｅは、信号Ｄｉｓｃｈａｒｇｅが立ち下がった後に短期間発生する。そして、信号Ｃｈａｒｇｅが立ち下がった後、信号ＡＬＬ−Ｏｎが一定区間立ち上がる。この信号ＡＬＬ−Ｏｎは周期Ｔの区間のほぼ中央部において立ち上がり、周期Ｔの区間の終端部において立ち下がる。
【００１４】
いま、図に示す最初の周期Ｔ１における被変換データが”０１１０”であったとする。また、初期状態において、スイッチＳＷ１〜ＳＷ４、ＳＥＴ、ＲＳＴはいずれもオフ状態にある。この状態において、まず、信号Ｄｉｓｃｈａｒｇｅが”１”に立ち上がると、この時スイッチＳＷ１、ＳＷ４を駆動する回路のインバータ１１の出力が”１”にあることから、信号Ｄｉｓｃｈａｒｇｅ”１”がアンドゲート１３、オアゲート１４を介してスイッチＳＷ１、ＳＷ４へ出力される。これにより、スイッチＳＷ１、ＳＷ４がオンとなる。またこの時、同時にスイッチＲＳＴがオンとなる。この結果、コンデンサＣ１、Ｃ４の放電回路が形成され、それらの電荷が放電される。そして、信号Ｄｉｓｃｈａｒｇｅが”０”に立ち下がると、スイッチＳＷ１、ＳＷ４、ＲＳＴがオフとなる。
【００１５】
次に、信号Ｃｈａｒｇｅが”１”に立ち上がると、この時、スイッチＳＷ２、ＳＷ３を駆動する駆動回路のアンドゲート１２が開状態にあることから、信号Ｃｈａｒｇｅの”１”がアンドゲート１２、オアゲート１４を介してスイッチＳＷ２、ＳＷ３へ供給され、これらのスイッチＳＷ２、ＳＷ３がオンとなる。またこの時、同時に、スイッチＳＥＴがオンとなる。これにより、コンデンサＣ２、Ｃ３が電圧ＶＤＤによって充電される。そして、信号Ｃｈａｒｇｅが”０”に立ち下がると、スイッチＳＷ２、ＳＷ３、ＳＥＴがオフとなる。
【００１６】
次に、信号ＡＬＬ−Ｏｎが”１”に立ち上がると、スイッチＳＷ１〜ＳＷ４へ”１”信号が印加されてスイッチＳＷ１〜ＳＷ４がオンとなり、コンデンサＣ１〜Ｃ４が全て並列接続される。なお、この時、スイッチＳＥＴおよびスイッチＲＳＴはオフのままである。そして、コンデンサＣ１〜Ｃ４が並列接続されると、コンデンサＣ２、Ｃ３に蓄えられている電荷がコンデンサＣ１〜Ｃ４に分散され、これにより、従来技術（図９）と同様に、バッファ増幅器ＡＭＰの入力端に変換後のアナログ電圧が得られ、このアナログ電圧がバッファ増幅器ＡＭＰを介して出力される。次に、信号ＡＬＬ−Ｏｎが”０”に立ち上がると、スイッチＳＷ１〜ＳＷがオフとなり、各コンデンサＣ１〜Ｃ４のチャージ電圧がそのままコンデンサに残る。
【００１７】
次に、上述した周期Ｔ１の次の周期Ｔ２における被変換データが”００１１”であったとする。この場合、まず、信号Ｄｉｓｃｈａｒｇｅが立ち上がると、スイッチＳＷ１、ＳＷ２およびスイッチＲＳＴがオンとなり、これにより、コンデンサＣ１、Ｃ２の電荷が放電される（図３（ヘ）参照）。次に、信号Ｃｈａｒｇｅが立ち上がると、スイッチＳＷ３、ＳＷ４およびスイッチＳＥＴがオンとなり、コンデンサＣ３、Ｃ４が電圧ＶＤＤによって充電される（図３（ホ）参照）。この場合、コンデンサＣ３、Ｃ４には、周期Ｔ１におけるチャージ電荷が残っており、したがって、その電荷に加えて新たな電荷が充電されることになる。次に、信号ＡＬＬ−Ｏｎが”１”に立ち上がると、スイッチＳＷ１〜ＳＷ４がオンとなり、コンデンサＣ１〜Ｃ４が全て並列接続され、コンデンサＣ３、Ｃ４に蓄えられている電荷がコンデンサＣ１〜Ｃ４に分散され、これにより、バッファ増幅器ＡＭＰの入力端に変換後のアナログ電圧が得らる。
【００１８】
このように、上記実施形態によれば、前回のデータによって充電されていたコンデンサであって、今回も充電を行うコンデンサの電荷を放電せずにとっておき、その残電荷に加えて新たな充電を行うので、一旦コンデンサを全て放電してしまう場合に比較し、充電電流を少なくすることができ、これにより、電力消費の低減を図ることができる。
【００１９】
図４はこの発明の第２の実施形態の構成を示すブロック図である。この図において、２１は被変換データが印加される端子である。２２はデータ保持回路であり、被変換データをデータサイクルの１周期Ｔの間保持して出力する。２３はデータ一致比較回路であり、端子２１へ印加される被変換データとデータ保持回路２２から出力される１周期前の被変換データとを比較し、両者が一致していた場合に一致信号Ｃを出力する。２４は図１に示すユニットおよび制御回路からなる変換回路であり、端子２１の被変換データおよび一致信号Ｃが入力され、Ｄ／Ａ変換後のアナログ信号を出力する。
【００２０】
この変換回路２４は、新たな被変換データが供給された時点において、データ一致比較回路２３から一致信号Ｃが出力されなかった時は、上述した第１の実施形態と同様に、まず、被変換データのビット”０”に対応するコンデンサを放電し、次に、ビット”１”に対応するコンデンサを充電し、次いで、その充電電荷を全コンデンサＣ１〜Ｃ４に分散して変換後のアナログ信号を得る。一方、データ一致比較回路２３から一致信号Ｃが出力された場合は、スイッチＳＷ１〜ＳＷ４をオンとする（スイッチＳＥＴ」、ＲＳＴはオフのまま）。これにより、前回と全く同じアナログ電圧が出力される。図５に上述した動作のタイミング図を示す。
【００２１】
このように、上記第２の実施形態においては、前回の被変換データと今回の被変換データが同じであった場合に、コンデンサＣ１〜Ｃ４の充放電処理を全く行わない。これにより、第１の実施形態よりさらに消費電力の低減を図ることができる。パーソナルコンピュータ等の画面は背景に同一のデータが連続することが多く、この実施形態によるＤ／Ａ変換器は、そのような場合に特に有効である。
【００２２】
図６はこの発明の第３の実施形態の構成を示すブロック図である。この図において、３１は被変換データが印加される端子、３２は被変換データをデータサイクルの１周期Ｔの間保持して出力するデータ保持回路、３３はデータ比較回路である。このデータ比較回路３３は内部に図７に示すＬＵＴ（ルックアップテーブル）を有しており、端子３１の被変換データとデータ保持回路３２から出力される１周期前の被変換データとに基づいてＬＵＴから動作制御信号を読み出し、変換回路３４へ出力する。
【００２３】
図８は入力データ（被変換データ）と、１周期前のデータと、動作制御信号との関係を示すタイミング図であり、この図に示すように、入力データが「０」、１周期前のデータが「１０」の時はＬＵＴ内の動作制御信号（１０，０）が出力され、入力データが「１０」、１周期前のデータが「１００」の時はＬＵＴ内のの動作制御信号（１００，１０）が出力される。この場合、ＬＵＴ内に設定されている動作制御信号は、次の情報で構成されている。
（１）チャージ動作の有無
（２）チャージを行う場合のチャージされるコンデンサの組合せ
（３）ディスチャージ動作の有無
【００２４】
変換回路３４は、図１に示すユニットおよび制御回路からなる変換回路であり、上述した動作制御信号に基づいてスイッチＳＷ１〜ＳＷ４およびスイッチＳＥＴ、ＲＳＴの制御を行い、これにより、被変換データに対応するアナログ信号を生成し出力する。
この第３の実施形態によれば、動作制御信号によりコンデンサＣ１〜Ｃ４の充放電を効率的に行うことができ、その結果、チャージを行う回数を減らすことができ、より低消費電力の効果を得ることができる。
【００２５】
なお、Ｄ／Ａ変換器の被変換データのビット数に対して、出力されるアナログ信号に求められる色数が少ない場合がある。例えば、ＰＤＡ（携帯情報端末）などにおいて少電力モードと称し表示する色数を減らす（変換ビット数を減らす）モードがある。このような場合、使用するコンデンサの数を減らすことによってチャージに必要な電荷量を減らすことができる。図１の回路の場合、可能な変換ビットは４であるが、求められるビット数が少ない場合、例えば２つの場合はコンデンサＣ１、Ｃ２のみを使用するようにする。この場合、予め制御回路に被変換データのビット数を設定する設定手段を設けておく。そして、設定手段が操作されてビット数が減少した時、減少したビット数に対応するスイッチのみを制御するようにする。
【００２６】
また、出力するアナログ電圧が全部のコンデンサを用いることなく、一部のコンデンサを使用することにより出力できる場合も考えられる。その場合に使用するコンデンサの数を減らすことができる。
【００２７】
【発明の効果】
以上説明したように、この発明によるＤ／Ａ変換器は、従来のものに比較し、消費電力を節減することができる効果が得られ、液晶ドライバ等に用いて好適である。
【図面の簡単な説明】
【図１】この発明の一実施形態によるＤ／Ａ変換器の構成を示すブロック図である。
【図２】同Ｄ／Ａ変換器におけるスイッチＳＷ１〜ＳＷ４をオン／オフ制御する制御回路の構成を示す回路図である。
【図３】同Ｄ／Ａ変換器の動作を説明するためのタイミングチャートである。
【図４】この発明の第２の実施形態によるＤ／Ａ変換器の構成を示すブロック図である。
【図５】同実施形態の動作を説明するためのタイミング図である。
【図６】この発明の第３の実施形態によるＤ／Ａ変換器の構成を示すブロック図である。
【図７】図６のデータ比較回路３３内に設けられたＬＵＴを示す図である。
【図８】同実施形態の動作を説明するためのタイミング図である。
【図９】従来のＤ／Ａ変換器の構成例を示すブロック図である。
【符号の説明】
Ｃ１〜Ｃ４…コンデンサ
ＳＷ１〜ＳＷ４、ＳＥＴ、ＲＳＴ…スイッチ
ＡＭＰ…バッファ増幅器
１１…インバータ
１２、１３…アンドゲート
１４…オアゲート
２２…データ保持回路
２３…データ一致比較回路
２４…変換回路
３２…データ保持回路
３３…データ比較回路
３４…変換回路
【発明の属する技術分野】
この発明は容量型Ｄ／Ａ変換器に係り、特に、消費電力の低減を図ったＤ／Ａ変換器に関する。
【０００２】
【従来の技術】
図９は従来の容量型Ｄ／Ａ変換器の構成例を示す回路図である。この図において、Ｃ１〜Ｃ４は各々容量が１Ｃ、２Ｃ、４Ｃ、８Ｃのコンデンサ、ＳＷ１〜ＳＷ４は、被変換データに基づいてコンデンサＣ１〜Ｃ４の一端を電圧ＶＤＤまたは電圧ＶＳＳ（ＧＮＤ）に接続するスイッチ、ＲＳＴはリセットスイッチ、ＡＭＰは利得１のバッファ増幅器である。
【０００３】
いま、例えば、被変換データが”０１１０”であった場合、スイッチＳＷ２，ＳＷ３が電圧ＶＤＤに接続され、スイッチＳＷ１、ＳＷ４が電圧ＶＳＳに接続される。また、リセットスイッチＲＳＴはオフのままである。これにより、コンデンサＣ２、Ｃ３にそれぞれ、
Ｃ２＝２ＣＶ、Ｃ３＝４ＣＶ（但し、Ｖ＝ＶＤＤ）
なる電荷が蓄えられる。
【０００４】
次に、スイッチＳＷ２、ＳＷ３が電圧ＶＳＳに接続される。これにより、コンデンサＣ１〜Ｃ４が並列接続された状態となり、上述した電荷が４個のコンデンサＣ１〜Ｃ４に平均的に蓄えられる。この結果、コンデンサＣ１〜Ｃ４の両端電圧は、
Ｖｃ＝（２ＣＶ＋４ＣＶ）／（１Ｃ＋２Ｃ＋４Ｃ＋８Ｃ）＝２Ｖ／５
となる。すなわち、コンデンサＣ１〜Ｃ４の両端に、データ”０１１０”をＤ／Ａ変換した電圧が得られる。そして、この電圧がバッファ増幅器ＡＭＰを介して出力電圧Ｖｏｕｔとして出力される。
【０００５】
次に、次の被変換データがくると、まず、リセットスイッチＲＳＴがオンとされ、コンデンサＣ１〜Ｃ４の全電荷が放電される。次いで、リセットスイッチＲＳＴがオフとされた後、上記と同じ課程によって次の被変換データがアナログ信号に変換される。
【０００６】
【発明が解決しようとする課題】
ところで、上述した従来のＤ／Ａ変換器にあっては、変換の度毎に全コンデンサＣ１〜Ｃ４をリセットし、次いで、各コンデンサＣ１〜Ｃ４の充電を行うので、充電のための電力消費が大きいという問題があった。
この発明は、このような事情を考慮してなされたもので、その目的は、電力消費の節減を図ったＤ／Ａ変換器を提供することにある。
【０００７】
【課題を解決するための手段】
この発明は、被変換データの各ビットに対応して設けられたコンデンサと、前記各コンデンサの充放電を制御するスイッチ手段と、前記スイッチ手段をオン／オフ制御する制御手段であって、被変換データのビット”０”に対応するコンデンサを放電する処理と、被変換データのビット”１”に対応するコンデンサを一定電圧によって充電する処理を行い、次に、全コンデンサを並列接続する処理を行う制御手段と、前回の被変換データと今回の被変換データとが一致しているか否かを検出し、一致している場合に前記制御手段によるコンデンサの充放電処理を停止させる手段とを具備することを特徴とするＤ／Ａ変換器である。
上記の発明によれば、変換の度毎に全コンデンサを放電するのではなく、前回変換時における電荷をそのまま残しておき、ビット”０”に対応するコンデンサの電荷は放電し、ビット”１”に対応するコンデンサは前回の残存電荷の上に充電を行う。これにより、充電電流を減少させることができ、したがって、電力消費の低減を図ることができる。
【０００８】
また、この発明は、被変換データの各ビットに対応して設けられたコンデンサと、前記各コンデンサの充放電を制御するスイッチ手段と、前記スイッチ手段を制御する制御手段とを具備し、前記制御手段は、前回の被変換データと今回の被変換データに対応して制御信号が設定されたテーブルを具備し、前記テーブルの出力に基づいて前記スイッチ手段を制御することを特徴とするＤ／Ａ変換器である。
上記の発明によれば、変換の度毎に全コンデンサを放電するのではなく、前回変換時における残存電荷を次の変換時に利用するので、消費電力の低減を図ることができる。また、テーブルのデータに基づいてコンデンサの充放電を制御するので、制御回路の簡略化を図ることができる。
【０００９】
また、この発明は、上記のＤ／Ａ変換器において、前記制御手段は、前記被変換データのビット数を設定する設定手段を具備し、該設定手段が操作されてビット数が減少した時、減少したビット数に対応するスイッチ手段のみを制御することを特徴とする。
上記の発明によれば、前述した発明よりさらに消費電力の低減を図ることができる。
【００１０】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるＤ／Ａ変換器の構成を示す回路図である。この図において、Ｃ１〜Ｃ４はそれぞれ、容量が１Ｃ、２Ｃ、４Ｃ、８Ｃのコンデンサであり、各コンデンサＣ１〜Ｃ４の一端は電圧ＶＳＳ（ＧＮＤ）に接続され、他端がそれぞれスイッチＳＷ１〜ＳＷ４の各一端に接続されている。スイッチＳＷ１〜ＳＷ４はそれぞれ、被変換データの第１ビット（ＬＳＢ）〜第４ビット（ＭＳＢ）によってオン／オフ制御されるスイッチであり、半導体スイッチが用いられる。そして、スイッチＳＷ１〜ＳＷ４の各他端は共通接続されてバッファ増幅器ＡＭＰの入力端およびスイッチＳＥＴの一端に接続されている。スイッチＳＥＴは、コンデンサＣ１〜Ｃ４の充電時にオンとされるスイッチであり、その他端に電圧ＶＤＤが印加されている。ＲＳＴはリセットスイッチであり、その一端は電圧ＶＳＳに接続され、他端はバッファ増幅器ＡＭＰの入力端に接続されている。
【００１１】
図２は、スイッチＳＷ１〜ＳＷ４を駆動する駆動回路の構成を示す回路図であり、この図に示す回路がスイッチＳＷ１〜ＳＷ４に対応して４回路設けられている。図において、ＤＡＴＡｎは被変換データの対応するビット信号である。例えばスイッチＳＷ１を駆動する回路の場合、被変換データの第１ビット（ＬＳＢ）がこのＤＡＴＡｎとして印加される。ＣｈａｒｇｅはコンデンサＣ１〜Ｃ４を充電するタイミングを示す信号、Ｄｉｓｃｈａｒｇｅは放電するタイミングを示す信号、ＡＬＬ−ＯＮはスイッチＳＷ１〜ＳＷ４を全てオンとする信号であり、これらの信号はいずれも制御回路（図示略）から出力される。
【００１２】
また、図において、１１はインバータ、１２，１３はアンドゲート、１４はオアゲートであり、オアゲート１４の出力に基づいてスイッチＳＷｎ（ｎ＝１〜４）がオン／オフ制御される。
【００１３】
次に、上記実施形態の動作を図３に示すタイミングチャートを参照して説明する。
図３の（イ）は被変換データを示し、（ロ）、（ハ）、（ニ）はそれぞれは信号Ｄｉｓｃｈａｒｇｅ、Ｃｈａｒｇｅ、ＡＬＬ−Ｏｎを示している。この図に示すように、被変換データは周期Ｔのタイミングで順次制御回路から出力され、駆動回路（図２）へ印加される。これに対し、信号Ｄｉｓｃｈａｒｇｅは、周期Ｔの区間の初期において発生し、信号Ｃｈａｒｇｅは、信号Ｄｉｓｃｈａｒｇｅが立ち下がった後に短期間発生する。そして、信号Ｃｈａｒｇｅが立ち下がった後、信号ＡＬＬ−Ｏｎが一定区間立ち上がる。この信号ＡＬＬ−Ｏｎは周期Ｔの区間のほぼ中央部において立ち上がり、周期Ｔの区間の終端部において立ち下がる。
【００１４】
いま、図に示す最初の周期Ｔ１における被変換データが”０１１０”であったとする。また、初期状態において、スイッチＳＷ１〜ＳＷ４、ＳＥＴ、ＲＳＴはいずれもオフ状態にある。この状態において、まず、信号Ｄｉｓｃｈａｒｇｅが”１”に立ち上がると、この時スイッチＳＷ１、ＳＷ４を駆動する回路のインバータ１１の出力が”１”にあることから、信号Ｄｉｓｃｈａｒｇｅ”１”がアンドゲート１３、オアゲート１４を介してスイッチＳＷ１、ＳＷ４へ出力される。これにより、スイッチＳＷ１、ＳＷ４がオンとなる。またこの時、同時にスイッチＲＳＴがオンとなる。この結果、コンデンサＣ１、Ｃ４の放電回路が形成され、それらの電荷が放電される。そして、信号Ｄｉｓｃｈａｒｇｅが”０”に立ち下がると、スイッチＳＷ１、ＳＷ４、ＲＳＴがオフとなる。
【００１５】
次に、信号Ｃｈａｒｇｅが”１”に立ち上がると、この時、スイッチＳＷ２、ＳＷ３を駆動する駆動回路のアンドゲート１２が開状態にあることから、信号Ｃｈａｒｇｅの”１”がアンドゲート１２、オアゲート１４を介してスイッチＳＷ２、ＳＷ３へ供給され、これらのスイッチＳＷ２、ＳＷ３がオンとなる。またこの時、同時に、スイッチＳＥＴがオンとなる。これにより、コンデンサＣ２、Ｃ３が電圧ＶＤＤによって充電される。そして、信号Ｃｈａｒｇｅが”０”に立ち下がると、スイッチＳＷ２、ＳＷ３、ＳＥＴがオフとなる。
【００１６】
次に、信号ＡＬＬ−Ｏｎが”１”に立ち上がると、スイッチＳＷ１〜ＳＷ４へ”１”信号が印加されてスイッチＳＷ１〜ＳＷ４がオンとなり、コンデンサＣ１〜Ｃ４が全て並列接続される。なお、この時、スイッチＳＥＴおよびスイッチＲＳＴはオフのままである。そして、コンデンサＣ１〜Ｃ４が並列接続されると、コンデンサＣ２、Ｃ３に蓄えられている電荷がコンデンサＣ１〜Ｃ４に分散され、これにより、従来技術（図９）と同様に、バッファ増幅器ＡＭＰの入力端に変換後のアナログ電圧が得られ、このアナログ電圧がバッファ増幅器ＡＭＰを介して出力される。次に、信号ＡＬＬ−Ｏｎが”０”に立ち上がると、スイッチＳＷ１〜ＳＷがオフとなり、各コンデンサＣ１〜Ｃ４のチャージ電圧がそのままコンデンサに残る。
【００１７】
次に、上述した周期Ｔ１の次の周期Ｔ２における被変換データが”００１１”であったとする。この場合、まず、信号Ｄｉｓｃｈａｒｇｅが立ち上がると、スイッチＳＷ１、ＳＷ２およびスイッチＲＳＴがオンとなり、これにより、コンデンサＣ１、Ｃ２の電荷が放電される（図３（ヘ）参照）。次に、信号Ｃｈａｒｇｅが立ち上がると、スイッチＳＷ３、ＳＷ４およびスイッチＳＥＴがオンとなり、コンデンサＣ３、Ｃ４が電圧ＶＤＤによって充電される（図３（ホ）参照）。この場合、コンデンサＣ３、Ｃ４には、周期Ｔ１におけるチャージ電荷が残っており、したがって、その電荷に加えて新たな電荷が充電されることになる。次に、信号ＡＬＬ−Ｏｎが”１”に立ち上がると、スイッチＳＷ１〜ＳＷ４がオンとなり、コンデンサＣ１〜Ｃ４が全て並列接続され、コンデンサＣ３、Ｃ４に蓄えられている電荷がコンデンサＣ１〜Ｃ４に分散され、これにより、バッファ増幅器ＡＭＰの入力端に変換後のアナログ電圧が得らる。
【００１８】
このように、上記実施形態によれば、前回のデータによって充電されていたコンデンサであって、今回も充電を行うコンデンサの電荷を放電せずにとっておき、その残電荷に加えて新たな充電を行うので、一旦コンデンサを全て放電してしまう場合に比較し、充電電流を少なくすることができ、これにより、電力消費の低減を図ることができる。
【００１９】
図４はこの発明の第２の実施形態の構成を示すブロック図である。この図において、２１は被変換データが印加される端子である。２２はデータ保持回路であり、被変換データをデータサイクルの１周期Ｔの間保持して出力する。２３はデータ一致比較回路であり、端子２１へ印加される被変換データとデータ保持回路２２から出力される１周期前の被変換データとを比較し、両者が一致していた場合に一致信号Ｃを出力する。２４は図１に示すユニットおよび制御回路からなる変換回路であり、端子２１の被変換データおよび一致信号Ｃが入力され、Ｄ／Ａ変換後のアナログ信号を出力する。
【００２０】
この変換回路２４は、新たな被変換データが供給された時点において、データ一致比較回路２３から一致信号Ｃが出力されなかった時は、上述した第１の実施形態と同様に、まず、被変換データのビット”０”に対応するコンデンサを放電し、次に、ビット”１”に対応するコンデンサを充電し、次いで、その充電電荷を全コンデンサＣ１〜Ｃ４に分散して変換後のアナログ信号を得る。一方、データ一致比較回路２３から一致信号Ｃが出力された場合は、スイッチＳＷ１〜ＳＷ４をオンとする（スイッチＳＥＴ」、ＲＳＴはオフのまま）。これにより、前回と全く同じアナログ電圧が出力される。図５に上述した動作のタイミング図を示す。
【００２１】
このように、上記第２の実施形態においては、前回の被変換データと今回の被変換データが同じであった場合に、コンデンサＣ１〜Ｃ４の充放電処理を全く行わない。これにより、第１の実施形態よりさらに消費電力の低減を図ることができる。パーソナルコンピュータ等の画面は背景に同一のデータが連続することが多く、この実施形態によるＤ／Ａ変換器は、そのような場合に特に有効である。
【００２２】
図６はこの発明の第３の実施形態の構成を示すブロック図である。この図において、３１は被変換データが印加される端子、３２は被変換データをデータサイクルの１周期Ｔの間保持して出力するデータ保持回路、３３はデータ比較回路である。このデータ比較回路３３は内部に図７に示すＬＵＴ（ルックアップテーブル）を有しており、端子３１の被変換データとデータ保持回路３２から出力される１周期前の被変換データとに基づいてＬＵＴから動作制御信号を読み出し、変換回路３４へ出力する。
【００２３】
図８は入力データ（被変換データ）と、１周期前のデータと、動作制御信号との関係を示すタイミング図であり、この図に示すように、入力データが「０」、１周期前のデータが「１０」の時はＬＵＴ内の動作制御信号（１０，０）が出力され、入力データが「１０」、１周期前のデータが「１００」の時はＬＵＴ内のの動作制御信号（１００，１０）が出力される。この場合、ＬＵＴ内に設定されている動作制御信号は、次の情報で構成されている。
（１）チャージ動作の有無
（２）チャージを行う場合のチャージされるコンデンサの組合せ
（３）ディスチャージ動作の有無
【００２４】
変換回路３４は、図１に示すユニットおよび制御回路からなる変換回路であり、上述した動作制御信号に基づいてスイッチＳＷ１〜ＳＷ４およびスイッチＳＥＴ、ＲＳＴの制御を行い、これにより、被変換データに対応するアナログ信号を生成し出力する。
この第３の実施形態によれば、動作制御信号によりコンデンサＣ１〜Ｃ４の充放電を効率的に行うことができ、その結果、チャージを行う回数を減らすことができ、より低消費電力の効果を得ることができる。
【００２５】
なお、Ｄ／Ａ変換器の被変換データのビット数に対して、出力されるアナログ信号に求められる色数が少ない場合がある。例えば、ＰＤＡ（携帯情報端末）などにおいて少電力モードと称し表示する色数を減らす（変換ビット数を減らす）モードがある。このような場合、使用するコンデンサの数を減らすことによってチャージに必要な電荷量を減らすことができる。図１の回路の場合、可能な変換ビットは４であるが、求められるビット数が少ない場合、例えば２つの場合はコンデンサＣ１、Ｃ２のみを使用するようにする。この場合、予め制御回路に被変換データのビット数を設定する設定手段を設けておく。そして、設定手段が操作されてビット数が減少した時、減少したビット数に対応するスイッチのみを制御するようにする。
【００２６】
また、出力するアナログ電圧が全部のコンデンサを用いることなく、一部のコンデンサを使用することにより出力できる場合も考えられる。その場合に使用するコンデンサの数を減らすことができる。
【００２７】
【発明の効果】
以上説明したように、この発明によるＤ／Ａ変換器は、従来のものに比較し、消費電力を節減することができる効果が得られ、液晶ドライバ等に用いて好適である。
【図面の簡単な説明】
【図１】この発明の一実施形態によるＤ／Ａ変換器の構成を示すブロック図である。
【図２】同Ｄ／Ａ変換器におけるスイッチＳＷ１〜ＳＷ４をオン／オフ制御する制御回路の構成を示す回路図である。
【図３】同Ｄ／Ａ変換器の動作を説明するためのタイミングチャートである。
【図４】この発明の第２の実施形態によるＤ／Ａ変換器の構成を示すブロック図である。
【図５】同実施形態の動作を説明するためのタイミング図である。
【図６】この発明の第３の実施形態によるＤ／Ａ変換器の構成を示すブロック図である。
【図７】図６のデータ比較回路３３内に設けられたＬＵＴを示す図である。
【図８】同実施形態の動作を説明するためのタイミング図である。
【図９】従来のＤ／Ａ変換器の構成例を示すブロック図である。
【符号の説明】
Ｃ１〜Ｃ４…コンデンサ
ＳＷ１〜ＳＷ４、ＳＥＴ、ＲＳＴ…スイッチ
ＡＭＰ…バッファ増幅器
１１…インバータ
１２、１３…アンドゲート
１４…オアゲート
２２…データ保持回路
２３…データ一致比較回路
２４…変換回路
３２…データ保持回路
３３…データ比較回路
３４…変換回路
Claims (3)
- ｎビットのディジタル入力データである被変換データが順次入力され、被変換データの各ビットに対応して設けられたコンデンサと、
前記各コンデンサの充放電を制御するスイッチ手段と、
前記スイッチ手段をオン／オフ制御する制御手段であって、前記被変換データのビット”０”に対応するコンデンサを放電する処理と、前記被変換データのビット”１”に対応するコンデンサを一定電圧によって充電する処理を行い、次に、全コンデンサを並列接続する処理を行う制御手段と、
前回の被変換データと今回の被変換データとが一致しているか否かを検出し、一致している場合に前記制御手段により前記被変換データの各ビットに対応したコンデンサに対し充放電処理を停止させる手段と、
を具備することを特徴とするＤ／Ａ変換器。 - 被変換データの各ビットに対応して設けられたコンデンサと、
前記各コンデンサの充放電を制御するスイッチ手段と、
前記スイッチ手段を制御する制御手段と、
を具備し、前記制御手段は、前回の被変換データと今回の被変換データに対応して制御信号が設定されたテーブルを具備し、前記テーブルの出力に基づいて前記スイッチ手段を制御することを特徴とするＤ／Ａ変換器。 - 前記制御手段は、前記被変換データのビット数を設定する設定手段を具備し、該設定手段が操作されてビット数が減少した時、減少したビット数に対応するスイッチ手段のみを制御することを特徴とする請求項１または請求項２に記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002173101A JP2004023284A (ja) | 2002-06-13 | 2002-06-13 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002173101A JP2004023284A (ja) | 2002-06-13 | 2002-06-13 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004023284A true JP2004023284A (ja) | 2004-01-22 |
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ID=31172487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002173101A Ceased JP2004023284A (ja) | 2002-06-13 | 2002-06-13 | Ｄ／ａ変換器 |
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|---|---|
| JP (1) | JP2004023284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016039634A (ja) * | 2014-08-08 | 2016-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2002
- 2002-06-13 JP JP2002173101A patent/JP2004023284A/ja not_active Ceased
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