JPH11327487A - デジタル―アナログ変換器、アクティブマトリクス型液晶ディスプレイおよびデジタル信号をアナログ信号に変換する方法 - Google Patents
デジタル―アナログ変換器、アクティブマトリクス型液晶ディスプレイおよびデジタル信号をアナログ信号に変換する方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 低電力消費のデジタル−アナログ変換器およ
び低電力消費のデジタル信号をアナログ電圧に変換する
方法を提供する。 【解決手段】 デジタル入力信号を受けるように構成さ
れた入力と、対応するアナログ出力電圧を出力する出力
と、入力および出力に動作的に結合され、出力電圧を基
準値から第１の値に移動し、続いて基準値に戻す変換手
段とを含む。ここで、第１の値の大きさがデジタル入力
信号の値に対応し、出力電圧が１つ以上の中間値を介し
て少なくとも２段階で基準値から第１の値に移動され、
出力電圧が１つ以上の中間値を介して少なくとも２段階
で第１の値から基準値に戻るように移動されるように動
作される。また、パラレルデジタル入力信号を対応する
アナログ出力電圧に変換する方法は、デジタル入力信号
を受ける工程と、出力電圧を基準値から第１の値に移動
し、続いて基準値に戻す工程とを含む。
び低電力消費のデジタル信号をアナログ電圧に変換する
方法を提供する。 【解決手段】 デジタル入力信号を受けるように構成さ
れた入力と、対応するアナログ出力電圧を出力する出力
と、入力および出力に動作的に結合され、出力電圧を基
準値から第１の値に移動し、続いて基準値に戻す変換手
段とを含む。ここで、第１の値の大きさがデジタル入力
信号の値に対応し、出力電圧が１つ以上の中間値を介し
て少なくとも２段階で基準値から第１の値に移動され、
出力電圧が１つ以上の中間値を介して少なくとも２段階
で第１の値から基準値に戻るように移動されるように動
作される。また、パラレルデジタル入力信号を対応する
アナログ出力電圧に変換する方法は、デジタル入力信号
を受ける工程と、出力電圧を基準値から第１の値に移動
し、続いて基準値に戻す工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル−アナロ
グ変換器に関し、これに限られる訳ではないが、特に、
薄膜トランジスタベース（ＴＦＴベース）のアクティブ
マトリクス液晶ディスプレイ（ＡＭＬＣＤ）などの薄膜
型ディスプレイパネルを制御するために用いられるデジ
タル−アナログ変換器に関する。
グ変換器に関し、これに限られる訳ではないが、特に、
薄膜トランジスタベース（ＴＦＴベース）のアクティブ
マトリクス液晶ディスプレイ（ＡＭＬＣＤ）などの薄膜
型ディスプレイパネルを制御するために用いられるデジ
タル−アナログ変換器に関する。
【０００２】本発明は、例えば、パラレルＲＧＢビデオ
データが与えられる低電力ディスプレイパネルのドライ
バ回路においてデジタル−アナログ（Ｄ／Ａ）変換のタ
スクを行うために使用され得る。また、本発明は、デジ
タル携帯機器のドライバ回路において使用され得る。
データが与えられる低電力ディスプレイパネルのドライ
バ回路においてデジタル−アナログ（Ｄ／Ａ）変換のタ
スクを行うために使用され得る。また、本発明は、デジ
タル携帯機器のドライバ回路において使用され得る。
【０００３】
【従来の技術】特定の電圧レベルに対する容量性負荷の
充電に関連して、電力を最小化するために「準断熱充電
（quasi-adiabatic charging)」と呼ばれる充電を行う
事が公知である。このスキームの応用は、Ａ．Ｃｈａｎ
ｄｒａｋａｓａｎおよびＲ．ＢｒｏｄｅｒｓｅｎのＬｏ
ｗ Ｐｏｗｅｒ Ｄｉｇｉｔａｌ ＣＭＯＳ Ｄｅｓｉ
ｇｎ． Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉ
ｓｈｅｒｓ、１９９５および、米国特許番号第５，４７
３，５２６号に挙げられている。準断熱充電の原理を以
下に簡単に説明する。
充電に関連して、電力を最小化するために「準断熱充電
（quasi-adiabatic charging)」と呼ばれる充電を行う
事が公知である。このスキームの応用は、Ａ．Ｃｈａｎ
ｄｒａｋａｓａｎおよびＲ．ＢｒｏｄｅｒｓｅｎのＬｏ
ｗ Ｐｏｗｅｒ Ｄｉｇｉｔａｌ ＣＭＯＳ Ｄｅｓｉ
ｇｎ． Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉ
ｓｈｅｒｓ、１９９５および、米国特許番号第５，４７
３，５２６号に挙げられている。準断熱充電の原理を以
下に簡単に説明する。
【０００４】図１（ａ）は２つのスイッチＳ1およびＳ2
に直列接続されたコンデンサＣおよび抵抗器Ｒを示す。
コンデンサは最初放電されており、Ｓ1およびＳ2の両方
は開いており、コンデンサの両プレートは接地されてお
り、電位がゼロであるとする。Ｓ1は電圧供給源Ｖに接
続されている。Ｓ1が閉じているとき、コンデンサは電
圧Ｖに対して時定数ＲＣで充電される。平衡に達したと
き、抵抗器を介して流れてコンデンサに貯蔵されている
総電荷はＣＶである。充電プロセス中、抵抗器を介する
電圧降下はＶから０ボルトに変化し、（電気容量が線形
であると仮定して）Ｖ／２の平均を有する。よって、抵
抗器で浪費されるエネルギーはＣＶ2／２である。コン
デンサが放電されるとき、Ｓ1を開けてＳ2を閉じること
によって、同一量のエネルギーが抵抗器で浪費される。
充電および放電フェイズが周波数ｆで行われる場合、抵
抗器で浪費される電力はＣＶ2ｆに等しい。
に直列接続されたコンデンサＣおよび抵抗器Ｒを示す。
コンデンサは最初放電されており、Ｓ1およびＳ2の両方
は開いており、コンデンサの両プレートは接地されてお
り、電位がゼロであるとする。Ｓ1は電圧供給源Ｖに接
続されている。Ｓ1が閉じているとき、コンデンサは電
圧Ｖに対して時定数ＲＣで充電される。平衡に達したと
き、抵抗器を介して流れてコンデンサに貯蔵されている
総電荷はＣＶである。充電プロセス中、抵抗器を介する
電圧降下はＶから０ボルトに変化し、（電気容量が線形
であると仮定して）Ｖ／２の平均を有する。よって、抵
抗器で浪費されるエネルギーはＣＶ2／２である。コン
デンサが放電されるとき、Ｓ1を開けてＳ2を閉じること
によって、同一量のエネルギーが抵抗器で浪費される。
充電および放電フェイズが周波数ｆで行われる場合、抵
抗器で浪費される電力はＣＶ2ｆに等しい。
【０００５】図１（ｂ）は、同じＲＣ負荷を示すが、今
回はＶ、Ｖ／２および接地の３つの基準電圧の１つにス
イッチＳ1、Ｓ2、Ｓ3をそれぞれ経由して接続されてい
る。最初に、コンデンサは放電されており、全てのスイ
ッチは開いている。Ｓ2が閉じられたとき、コンデンサ
はＶ／２に対して充電され、浪費されるエネルギーはＣ
Ｖ2／８である。次いで、Ｓ2が開かれ、Ｓ1が閉じられ
て、さらなるＣＶ2／８が浪費される。スイッチの動作
を制御することによってコンデンサがＶ／２、次いで、
接地に対して放電された場合、消費される余分なエネル
ギーはＣＶ2／４である。段階的な（stepped)充電およ
び放電の段階が周波数ｆで繰り返される場合、システム
の総電力浪費はＣＶ2ｆ／２である。これは、図１
（ａ）のシステムと比較すると半分の電力量である。
回はＶ、Ｖ／２および接地の３つの基準電圧の１つにス
イッチＳ1、Ｓ2、Ｓ3をそれぞれ経由して接続されてい
る。最初に、コンデンサは放電されており、全てのスイ
ッチは開いている。Ｓ2が閉じられたとき、コンデンサ
はＶ／２に対して充電され、浪費されるエネルギーはＣ
Ｖ2／８である。次いで、Ｓ2が開かれ、Ｓ1が閉じられ
て、さらなるＣＶ2／８が浪費される。スイッチの動作
を制御することによってコンデンサがＶ／２、次いで、
接地に対して放電された場合、消費される余分なエネル
ギーはＣＶ2／４である。段階的な（stepped)充電およ
び放電の段階が周波数ｆで繰り返される場合、システム
の総電力浪費はＣＶ2ｆ／２である。これは、図１
（ａ）のシステムと比較すると半分の電力量である。
【０００６】コンデンサの充電および放電がそれぞれＮ
回の等価電圧段階で周波数ｆで行われるとき、電力消費
はＣＶ2ｆ／Ｎである。確かに、大きなＮという制限に
おいて、極々小さい電流が充電および放電サイクルの各
々で流れ、システムで電力が浪費されず、そしてコンデ
ンサが断熱的に充電および放電されていると言われる。
回の等価電圧段階で周波数ｆで行われるとき、電力消費
はＣＶ2ｆ／Ｎである。確かに、大きなＮという制限に
おいて、極々小さい電流が充電および放電サイクルの各
々で流れ、システムで電力が浪費されず、そしてコンデ
ンサが断熱的に充電および放電されていると言われる。
【０００７】本明細書において、段階的な充電（および
放電）を準断熱充電（および放電）と呼ぶ。準断熱充電
の技術は、電力浪費を明らかに低減する。しかし、これ
らに対する応用は、負荷を段階的に充電することによっ
て起こる時間のロス（time penalty)によって制限され
ていることが見出されている。更に、これには基準電圧
およびスイッチの余分なオーバーヘッド（実際にはそれ
ら自身が電力消費する）が存在する。
放電）を準断熱充電（および放電）と呼ぶ。準断熱充電
の技術は、電力浪費を明らかに低減する。しかし、これ
らに対する応用は、負荷を段階的に充電することによっ
て起こる時間のロス（time penalty)によって制限され
ていることが見出されている。更に、これには基準電圧
およびスイッチの余分なオーバーヘッド（実際にはそれ
ら自身が電力消費する）が存在する。
【０００８】図２は、Ｎ行Ｍ列の画素２０を含む典型的
な公知のアクティブマトリクスディスプレイ１０を示
す。これは、Ａ．ＬｅｗｉｓおよびＷ．Ｔｕｒｎｅｒの
Ｄｒｉｖｅｒ ｃｉｒｃｕｉｔｓ ｆｏｒ ＡＭＬＣＤ
ｓ． Ｊｏｕｒｎａｌ ｏｆｔｈｅ Ｓｏｃｉｅｔｙ
ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ、５
６〜６４頁、１９９５に記載のものと同様である。デー
タラインドライバ１４とスキャンラインドライバ１８と
を組み合わせた機能により、アナログデータ電圧を液晶
（ＬＣ）画素電極に提供する。このことは、単一の行画
素に対して、以下ように達成される。
な公知のアクティブマトリクスディスプレイ１０を示
す。これは、Ａ．ＬｅｗｉｓおよびＷ．Ｔｕｒｎｅｒの
Ｄｒｉｖｅｒ ｃｉｒｃｕｉｔｓ ｆｏｒ ＡＭＬＣＤ
ｓ． Ｊｏｕｒｎａｌ ｏｆｔｈｅ Ｓｏｃｉｅｔｙ
ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ、５
６〜６４頁、１９９５に記載のものと同様である。デー
タラインドライバ１４とスキャンラインドライバ１８と
を組み合わせた機能により、アナログデータ電圧を液晶
（ＬＣ）画素電極に提供する。このことは、単一の行画
素に対して、以下ように達成される。
【０００９】データドライバ１４は、表示され、データ
ライン１２を対応する画素電圧に充電する画素データ系
統（a line of pixel data)を「読み出す」。適切なス
キャンライン１６が活動化され、これにより画素用ＴＦ
Ｔ２４の適切な行がスイッチオンされる（switched o
n)。画素用ＴＦＴ２４は、データライン１２から画素貯
蔵容量に各々の電圧が同一になるまで電荷を移動させ
る。次いで、スキャンライン１６は非活動化され、画素
用ＴＦＴ２４の行は、高いインピーダンス状態に戻る。
上述の動作がディスプレイ１０の画素２０の各行に対し
て繰り返される。
ライン１２を対応する画素電圧に充電する画素データ系
統（a line of pixel data)を「読み出す」。適切なス
キャンライン１６が活動化され、これにより画素用ＴＦ
Ｔ２４の適切な行がスイッチオンされる（switched o
n)。画素用ＴＦＴ２４は、データライン１２から画素貯
蔵容量に各々の電圧が同一になるまで電荷を移動させ
る。次いで、スキャンライン１６は非活動化され、画素
用ＴＦＴ２４の行は、高いインピーダンス状態に戻る。
上述の動作がディスプレイ１０の画素２０の各行に対し
て繰り返される。
【００１０】典型的な液晶セルはＡＣ電圧によって駆動
される必要がある。なぜなら、イオン性ドリフトが、液
晶を適切にスイッチされた状態に保つＤＣ電圧を防げる
からである。アクティブマトリクスのＡＣ駆動は、連続
する画像フレームの間、（対向する）共通の液晶（Ｌ
Ｃ）端子の電位を一定に保ちながらデータライン信号の
１つによって通常達成される。第２の方法は、共通対向
電極の電位を反転し、連続する画像フレームの間データ
ラインの値を反転することを含む。ディスプレイのちら
つきを防止するために、各フレームの間、画素の半分は
正極性の電圧によって駆動され、画素の半分は負極性の
電圧によって駆動される。図３は画素を２つのグループ
に分割する複数の異なる方法を示す。図３（ａ）は、列
反転を示す。このスキームがディスプレイのちらつきを
減少するために最良ではないことが研究によって示され
ている。例えば、Ｙ． ＨｉｒａｉおよびＳ． Ｋａｎ
ｅｋｏの１３ｉｎｃｈ ＥＷＳ ｈｉｇｈ ｒｅｓｏｌ
ｕｔｉｏｎ ｄｉｓｐｌａｙｗｉｔｈ ｉｍｐｒｏｖｅ
ｄ ｄｉｓｐｌａｙ ｑｕａｌｉｔｙ ｂｙ ｄｏｔ
ｉｎｖｅｒｓｉｏｎ ｄｒｉｖｅ． Ｎｉｋｋｅｉ Ｍ
ｉｃｒｏ−Ｄｅｖｉｃｅ Ｆｌａｔ Ｐａｎｅｌ Ｄｉ
ｓｐｌａｙ １９９３、１２０〜１２３頁、１９９３を
参照せよ。図３（ｂ）は、ちらつき問題は改善するが、
画像の「二重映像」を起こすクロストーク影響を招く行
反転を示す。上述のＨｉｒａｉおよびＫａｎｅｋｏの参
考文献で結論されるように、ちらつきおよびクロストー
クの両方を低減するための最良の仕組みは、図３（ｃ）
に示す画素反転（ドット反転としても知られる）であ
る。
される必要がある。なぜなら、イオン性ドリフトが、液
晶を適切にスイッチされた状態に保つＤＣ電圧を防げる
からである。アクティブマトリクスのＡＣ駆動は、連続
する画像フレームの間、（対向する）共通の液晶（Ｌ
Ｃ）端子の電位を一定に保ちながらデータライン信号の
１つによって通常達成される。第２の方法は、共通対向
電極の電位を反転し、連続する画像フレームの間データ
ラインの値を反転することを含む。ディスプレイのちら
つきを防止するために、各フレームの間、画素の半分は
正極性の電圧によって駆動され、画素の半分は負極性の
電圧によって駆動される。図３は画素を２つのグループ
に分割する複数の異なる方法を示す。図３（ａ）は、列
反転を示す。このスキームがディスプレイのちらつきを
減少するために最良ではないことが研究によって示され
ている。例えば、Ｙ． ＨｉｒａｉおよびＳ． Ｋａｎ
ｅｋｏの１３ｉｎｃｈ ＥＷＳ ｈｉｇｈ ｒｅｓｏｌ
ｕｔｉｏｎ ｄｉｓｐｌａｙｗｉｔｈ ｉｍｐｒｏｖｅ
ｄ ｄｉｓｐｌａｙ ｑｕａｌｉｔｙ ｂｙ ｄｏｔ
ｉｎｖｅｒｓｉｏｎ ｄｒｉｖｅ． Ｎｉｋｋｅｉ Ｍ
ｉｃｒｏ−Ｄｅｖｉｃｅ Ｆｌａｔ Ｐａｎｅｌ Ｄｉ
ｓｐｌａｙ １９９３、１２０〜１２３頁、１９９３を
参照せよ。図３（ｂ）は、ちらつき問題は改善するが、
画像の「二重映像」を起こすクロストーク影響を招く行
反転を示す。上述のＨｉｒａｉおよびＫａｎｅｋｏの参
考文献で結論されるように、ちらつきおよびクロストー
クの両方を低減するための最良の仕組みは、図３（ｃ）
に示す画素反転（ドット反転としても知られる）であ
る。
【００１１】ＡＭＬＣＤ装置のアクティブマトリクス内
の電力消費は、マトリクスをアドレス指定するデータラ
インおよびゲートラインを介して（ＴＦＴゲート容量、
画素貯蔵容量、および寄生性基板、オーバーラップ、お
よび周辺容量を含む）分散された容量性負荷の充電およ
び放電に関連する。行または画素反転を用いる６０Ｈｚ
のフレームレートｆおよびＭ×Ｎ＝１０２４×７６８画
素を有する対角１０インチのＸＧＡディスプレイのデー
タラインおよびゲートラインで浪費される電力は以下の
ように演算される：１００ｐＦの典型的なデータライン
容量および（液晶（ＬＣ）が完全にスイッチされている
と仮定して）８Ｖ（すなわち、−４Ｖから＋４Ｖ）の典
型的なデータラインの過渡電圧を仮定すると、データラ
インの電力消費は以下の式で与えられる。
の電力消費は、マトリクスをアドレス指定するデータラ
インおよびゲートラインを介して（ＴＦＴゲート容量、
画素貯蔵容量、および寄生性基板、オーバーラップ、お
よび周辺容量を含む）分散された容量性負荷の充電およ
び放電に関連する。行または画素反転を用いる６０Ｈｚ
のフレームレートｆおよびＭ×Ｎ＝１０２４×７６８画
素を有する対角１０インチのＸＧＡディスプレイのデー
タラインおよびゲートラインで浪費される電力は以下の
ように演算される：１００ｐＦの典型的なデータライン
容量および（液晶（ＬＣ）が完全にスイッチされている
と仮定して）８Ｖ（すなわち、−４Ｖから＋４Ｖ）の典
型的なデータラインの過渡電圧を仮定すると、データラ
インの電力消費は以下の式で与えられる。
【００１２】
【数１】
【００１３】２００ｐＦの典型的なゲートライン容量お
よび２０Ｖの典型的なゲートラインの過渡電圧を仮定す
ると、ゲートラインの電力消費は以下の式で与えられ
る。
よび２０Ｖの典型的なゲートラインの過渡電圧を仮定す
ると、ゲートラインの電力消費は以下の式で与えられ
る。
【００１４】
【数２】Ｐgl＝ＮＣＶ2ｆ＝７６８×２００×１０-12×
２０2×６０＝３．６８ｍｗ
２０2×６０＝３．６８ｍｗ
【００１５】
【発明が解決しようとする課題】ゲートラインのより高
い容量性負荷および電圧に関わらず、データラインを充
電（または放電）することに関連する電力浪費は、明ら
かに最重要要素である。よって、この電力消費を低減す
る簡便な方法が望ましかった。
い容量性負荷および電圧に関わらず、データラインを充
電（または放電）することに関連する電力浪費は、明ら
かに最重要要素である。よって、この電力消費を低減す
る簡便な方法が望ましかった。
【００１６】本発明は上記課題を解決するためになされ
たものであり、低電力消費を実現するデジタル−アナロ
グ変換器、アクティブマトリクス型液晶ディスプレイお
よびデジタル信号をアナログ信号に変換する方法を提供
することを目的とする。
たものであり、低電力消費を実現するデジタル−アナロ
グ変換器、アクティブマトリクス型液晶ディスプレイお
よびデジタル信号をアナログ信号に変換する方法を提供
することを目的とする。
【００１７】
【課題を解決するための手段】本発明のパラレルデジタ
ル入力信号を対応するアナログ出力電圧に変換するデジ
タル−アナログ変換器は、該デジタル入力信号を受ける
ように構成された入力と、該対応するアナログ出力電圧
を出力する出力と、該入力および該出力に動作的に結合
され、該出力電圧を基準値から第１の値に移動し、続い
て該基準値に戻す変換手段とを含み、該第１の値の大き
さが該デジタル入力信号の値に対応し、該出力電圧が１
つ以上の中間値を介して少なくとも２段階で該基準値か
ら該第１の値に移動され、該出力電圧が１つ以上の中間
値を介して少なくとも２段階で該第１の値から該基準値
に戻るように移動される構成とされており、そのことに
よって上記目的を達成する。
ル入力信号を対応するアナログ出力電圧に変換するデジ
タル−アナログ変換器は、該デジタル入力信号を受ける
ように構成された入力と、該対応するアナログ出力電圧
を出力する出力と、該入力および該出力に動作的に結合
され、該出力電圧を基準値から第１の値に移動し、続い
て該基準値に戻す変換手段とを含み、該第１の値の大き
さが該デジタル入力信号の値に対応し、該出力電圧が１
つ以上の中間値を介して少なくとも２段階で該基準値か
ら該第１の値に移動され、該出力電圧が１つ以上の中間
値を介して少なくとも２段階で該第１の値から該基準値
に戻るように移動される構成とされており、そのことに
よって上記目的を達成する。
【００１８】前記変換手段は、前記出力電圧を前記基準
値から第２の値に移動させ、該基準値に戻るように更に
機能し、該第２の値の大きさは、前記デジタル入力信号
の値または該デジタル入力信号の後の値に対応し、該基
準値に関して該第２の値は前記第１の値と反対の極性で
あり、該出力電圧は１つ以上の中間値を介して少なくと
も２段階で該基準値から該第２の値に移動され、該出力
電圧は１つ以上の中間値を介して少なくとも２段階で該
第２の値から該基準値に戻されるようであってもよい。
値から第２の値に移動させ、該基準値に戻るように更に
機能し、該第２の値の大きさは、前記デジタル入力信号
の値または該デジタル入力信号の後の値に対応し、該基
準値に関して該第２の値は前記第１の値と反対の極性で
あり、該出力電圧は１つ以上の中間値を介して少なくと
も２段階で該基準値から該第２の値に移動され、該出力
電圧は１つ以上の中間値を介して少なくとも２段階で該
第２の値から該基準値に戻されるようであってもよい。
【００１９】前記変換手段が前記出力電圧を前記第１の
値、前記第２の値、および前記基準値の間で移動する処
理を前記デジタル入力信号の異なる値に対して複数回繰
り返すようにしてもよい。
値、前記第２の値、および前記基準値の間で移動する処
理を前記デジタル入力信号の異なる値に対して複数回繰
り返すようにしてもよい。
【００２０】前記出力電圧の前記基準値は接地電圧であ
ってもよい。
ってもよい。
【００２１】前記入力が複数の２値で重みづけられたコ
ンデンサを含んでいてもよい。
ンデンサを含んでいてもよい。
【００２２】前記デジタル入力信号の最上位ビットは、
前記出力信号において前記段階を形成するために異なる
時間で充電または放電されるように構成された２つ以上
のコンデンサによって示されてもよい。
前記出力信号において前記段階を形成するために異なる
時間で充電または放電されるように構成された２つ以上
のコンデンサによって示されてもよい。
【００２３】前記出力電圧が前記２値で重みづけられた
１つのコンデンサまたは複数のコンデンサを前記デジタ
ル入力信号の前記最上位ビットに対応して異なる時間で
充電または放電することによって、前記段階において他
の２値で重みづけられたコンデンサの少なくともいくつ
かから移動されるようであってもよい。
１つのコンデンサまたは複数のコンデンサを前記デジタ
ル入力信号の前記最上位ビットに対応して異なる時間で
充電または放電することによって、前記段階において他
の２値で重みづけられたコンデンサの少なくともいくつ
かから移動されるようであってもよい。
【００２４】前記出力電圧は、ｎ段階で前記第１の値か
ら前記第２の値に移動され、前記２値で重みづけられた
コンデンサはｎの非オーバーラップクロック信号によっ
て制御されてもよい。
ら前記第２の値に移動され、前記２値で重みづけられた
コンデンサはｎの非オーバーラップクロック信号によっ
て制御されてもよい。
【００２５】前記変換手段は、フィードバックコンデン
サが設けられたオペアンプを含み、該オペアンプが前記
２値で重みづけられたコンデンサと該フィードバックコ
ンデンサとの間で移動された電荷の量に従って前記出力
電圧を変更するようであってもよい。
サが設けられたオペアンプを含み、該オペアンプが前記
２値で重みづけられたコンデンサと該フィードバックコ
ンデンサとの間で移動された電荷の量に従って前記出力
電圧を変更するようであってもよい。
【００２６】各２値で重みづけられたコンデンサが、前
記デジタル入力信号の対応するビットの値に従ってアク
ティベートされるそれぞれのビットスイッチによって基
準電圧に接続されてもよい。
記デジタル入力信号の対応するビットの値に従ってアク
ティベートされるそれぞれのビットスイッチによって基
準電圧に接続されてもよい。
【００２７】各ビットスイッチが直列で１つ以上の基準
スイッチに接続され、それら自身は並列に互いに接続さ
れ、該基準スイッチは関連するクロック信号によってア
クティベートされ、対応する２値で重みづけられたコン
デンサと前記基準電圧との接続を制御されてもよい。
スイッチに接続され、それら自身は並列に互いに接続さ
れ、該基準スイッチは関連するクロック信号によってア
クティベートされ、対応する２値で重みづけられたコン
デンサと前記基準電圧との接続を制御されてもよい。
【００２８】各ビットスイッチが直列で１つ以上の基準
スイッチに接続され、それら自身は並列に互いに接続さ
れ、該基準スイッチは関連するクロック信号によってア
クティベートされ、対応する２値で重みづけられたコン
デンサと前記基準電圧との接続を制御されてもよい。
スイッチに接続され、それら自身は並列に互いに接続さ
れ、該基準スイッチは関連するクロック信号によってア
クティベートされ、対応する２値で重みづけられたコン
デンサと前記基準電圧との接続を制御されてもよい。
【００２９】各２値で重みづけられたコンデンサは少な
くとも１つの第２の供給スイッチによって第２の供給電
圧に接続され、該第２の供給スイッチのそれぞれは関連
するクロック信号に従ってアクティベートされてもよ
い。
くとも１つの第２の供給スイッチによって第２の供給電
圧に接続され、該第２の供給スイッチのそれぞれは関連
するクロック信号に従ってアクティベートされてもよ
い。
【００３０】前記基準スイッチおよび前記第２の供給ス
イッチが、所与の固定された前記基準電圧の値および第
２の供給電圧の値、ならびに各前記ビットスイッチの所
与の位置に対して、前記フィードバックコンデンサ上の
電荷が、第１の電荷値および第２の電荷値の中間にある
第３の電荷値を介して、前記出力電圧の前記基準値およ
び前記第１の値にそれぞれ対応する第１の電荷値および
第２の電荷値の間を段階方式で変化するように、前記ク
ロック信号によって制御されてもよい。
イッチが、所与の固定された前記基準電圧の値および第
２の供給電圧の値、ならびに各前記ビットスイッチの所
与の位置に対して、前記フィードバックコンデンサ上の
電荷が、第１の電荷値および第２の電荷値の中間にある
第３の電荷値を介して、前記出力電圧の前記基準値およ
び前記第１の値にそれぞれ対応する第１の電荷値および
第２の電荷値の間を段階方式で変化するように、前記ク
ロック信号によって制御されてもよい。
【００３１】各２値で重みづけられたコンデンサは少な
くとも１つの第２の供給スイッチによって第２の供給電
圧に接続され、該第２の供給スイッチのそれぞれは関連
するクロック信号に従ってアクティベートされてもよ
い。
くとも１つの第２の供給スイッチによって第２の供給電
圧に接続され、該第２の供給スイッチのそれぞれは関連
するクロック信号に従ってアクティベートされてもよ
い。
【００３２】また、本発明のアクティブマトリクス液晶
ディスプレイは、画素用スイッチを介してデータライン
に接続された画素電極がそれぞれに設けられた複数の画
素であって、該データラインのそれぞれは、パラレルデ
ジタル入力信号を対応するアナログ出力電圧に変換する
デジタル−アナログ変換器の出力と接続されている、画
素と、デジタル−アナログ変換器であって、該デジタル
入力信号を受けるように構成された入力と、該対応する
アナログ出力電圧を出力する出力と、該入力と該出力と
に動作的に結合され、該出力電圧を基準値から第１の値
に移動し、続いて該基準値に戻す変換手段とを含み、該
第１の値の大きさが該デジタル入力信号の値に対応し、
該出力電圧が１つ以上の中間値を介して少なくとも２段
階で該基準値から該第１の値に移動され、該出力電圧が
１つ以上の中間値を介して少なくとも２段階で該第１の
値から該基準値に戻るように移動される、デジタル−ア
ナログ変換器とを含んでおり、そのことにより上記目的
を達成する。
ディスプレイは、画素用スイッチを介してデータライン
に接続された画素電極がそれぞれに設けられた複数の画
素であって、該データラインのそれぞれは、パラレルデ
ジタル入力信号を対応するアナログ出力電圧に変換する
デジタル−アナログ変換器の出力と接続されている、画
素と、デジタル−アナログ変換器であって、該デジタル
入力信号を受けるように構成された入力と、該対応する
アナログ出力電圧を出力する出力と、該入力と該出力と
に動作的に結合され、該出力電圧を基準値から第１の値
に移動し、続いて該基準値に戻す変換手段とを含み、該
第１の値の大きさが該デジタル入力信号の値に対応し、
該出力電圧が１つ以上の中間値を介して少なくとも２段
階で該基準値から該第１の値に移動され、該出力電圧が
１つ以上の中間値を介して少なくとも２段階で該第１の
値から該基準値に戻るように移動される、デジタル−ア
ナログ変換器とを含んでおり、そのことにより上記目的
を達成する。
【００３３】また、本発明のパラレルデジタル入力信号
を対応するアナログ出力電圧に変換する方法は、該デジ
タル入力信号を受ける工程と、該出力電圧を基準値から
第１の値に移動し、続いて該基準値に戻す工程とを含
み、該第１の値の大きさは該デジタル入力信号の値に対
応し、該出力電圧が１つ以上の中間値を介して少なくと
も２段階で該基準値から該第１の値に移動され、該出力
電圧が１つ以上の中間値を介して少なくとも２段階で該
第１の値から該基準値に戻るように移動され、そのこと
により上記目的を達成する。
を対応するアナログ出力電圧に変換する方法は、該デジ
タル入力信号を受ける工程と、該出力電圧を基準値から
第１の値に移動し、続いて該基準値に戻す工程とを含
み、該第１の値の大きさは該デジタル入力信号の値に対
応し、該出力電圧が１つ以上の中間値を介して少なくと
も２段階で該基準値から該第１の値に移動され、該出力
電圧が１つ以上の中間値を介して少なくとも２段階で該
第１の値から該基準値に戻るように移動され、そのこと
により上記目的を達成する。
【００３４】前記出力電圧を前記基準値から第２の値に
続いて移動し、該基準値に戻す工程を更に含み、該第２
の値の大きさは、前記デジタル入力信号の値または該デ
ジタル入力信号の後の値に対応し、該基準値に関して該
第２の値は前記第１の値と反対の極性であり、該出力電
圧は１つ以上の中間値を介して少なくとも２段階で該基
準値から該第２の値に移動され、該出力電圧は１つ以上
の中間値を介して少なくとも２段階で該第２の値から該
基準値に戻されるようであってもよい。
続いて移動し、該基準値に戻す工程を更に含み、該第２
の値の大きさは、前記デジタル入力信号の値または該デ
ジタル入力信号の後の値に対応し、該基準値に関して該
第２の値は前記第１の値と反対の極性であり、該出力電
圧は１つ以上の中間値を介して少なくとも２段階で該基
準値から該第２の値に移動され、該出力電圧は１つ以上
の中間値を介して少なくとも２段階で該第２の値から該
基準値に戻されるようであってもよい。
【００３５】前記出力電圧を前記第１の値、前記第２の
値、および前記基準値の間で移動させる工程は、前記デ
ジタル入力信号の異なる値に対して複数回繰り返されて
もよい。
値、および前記基準値の間で移動させる工程は、前記デ
ジタル入力信号の異なる値に対して複数回繰り返されて
もよい。
【００３６】前記出力電圧の前記基準値が接地電圧であ
ってもよい。
ってもよい。
【００３７】このように、本発明によれば、デジタル入
力信号を対応するアナログ出力電圧に変換する方法が提
供される。方法はデジタル入力を受ける工程と、第１の
値から第２の値に出力電圧を移動する工程とを含み、第
２の値はデジタル入力信号の値に対応し、出力電圧は１
つ以上の中間値を介して少なくとも２つの工程で第１の
値から第２の値に移動される。
力信号を対応するアナログ出力電圧に変換する方法が提
供される。方法はデジタル入力を受ける工程と、第１の
値から第２の値に出力電圧を移動する工程とを含み、第
２の値はデジタル入力信号の値に対応し、出力電圧は１
つ以上の中間値を介して少なくとも２つの工程で第１の
値から第２の値に移動される。
【００３８】単一の工程ではなく２つ以上の工程で出力
電圧を移動する利点は、出力電圧が容量性負荷に接続さ
れている場合、容量性負荷が準断熱的に充電または放電
されることである。
電圧を移動する利点は、出力電圧が容量性負荷に接続さ
れている場合、容量性負荷が準断熱的に充電または放電
されることである。
【００３９】本発明の別の利点は、やはりアクティブマ
トリクスデータラインドライバ回路に応用されたとき、
画質を改善することである。この改善は、データライン
はもはや速く変化する過渡電圧を有さず、よってデータ
ライン間のクロストークが減少することから起こる。
トリクスデータラインドライバ回路に応用されたとき、
画質を改善することである。この改善は、データライン
はもはや速く変化する過渡電圧を有さず、よってデータ
ライン間のクロストークが減少することから起こる。
【００４０】本発明の１つの実施形態において、出力電
圧の第１の値および第２の値の両方の大きさは、デジタ
ル入力信号の値に対応し、出力電圧の第１の値および第
２の値は、対向極性である。
圧の第１の値および第２の値の両方の大きさは、デジタ
ル入力信号の値に対応し、出力電圧の第１の値および第
２の値は、対向極性である。
【００４１】本発明の実施形態は、例えば、出力電圧が
ＡＭＬＣＤのデータラインに印加される場合に有用であ
る。
ＡＭＬＣＤのデータラインに印加される場合に有用であ
る。
【００４２】本発明の別の実施形態において、出力電圧
の第１の値は、デジタル入力信号の値を直ぐ先行するデ
ジタル入力信号の直ぐ前の値に対応する。
の第１の値は、デジタル入力信号の値を直ぐ先行するデ
ジタル入力信号の直ぐ前の値に対応する。
【００４３】また、本発明によれば、上述の方法を実現
するために構成されたデジタル−アナログ変換器が提供
される。デジタル−アナログ変換器は、デジタル入力信
号を受けるように設定された入力と、対応するアナログ
出力電圧を出力する出力と、出力電圧を第１の値から第
２の値に移動する変換方法とを含む。
するために構成されたデジタル−アナログ変換器が提供
される。デジタル−アナログ変換器は、デジタル入力信
号を受けるように設定された入力と、対応するアナログ
出力電圧を出力する出力と、出力電圧を第１の値から第
２の値に移動する変換方法とを含む。
【００４４】入力は、複数の２値で重みづけられたコン
デンサを含みんでもよく、デジタル−アナログ変換器
は、フィードバックコンデンサが設けられたオペアンプ
を更に含み、オペアンプは、出力電力を２値で重みづけ
られたコンデンサとフィードバックコンデンサとの間に
移動された電荷の量に従って出力電圧を変更し得る。
デンサを含みんでもよく、デジタル−アナログ変換器
は、フィードバックコンデンサが設けられたオペアンプ
を更に含み、オペアンプは、出力電力を２値で重みづけ
られたコンデンサとフィードバックコンデンサとの間に
移動された電荷の量に従って出力電圧を変更し得る。
【００４５】
【発明の実施の形態】以下、本発明の実施形態を説明す
る前に、本発明に関連する従来の技術を比較例として説
明する。 （比較例）図４は、典型的な従来のデジタルデータドラ
イバ１４（図２を参照）のコンテンツを示す。デジタル
ドライバのスキームは、ライン単位駆動を通常用いるの
で、通常ラッチに基づく２つのラインメモリを含む。デ
ジタルビデオデータは、典型的にはｎビットのパラレル
ＲＧＢフォーマットで通信される。データビットが到着
すると、それらは入力登録器３２によってサンプリング
される。ライン全体がサンプリングされ、一時的に保存
されると、入力登録器３２のコンテントは別の格納登録
器３４に転送される。この登録器３２は、デジタル−ア
ナログ変換器３６を制御するために用いられる。
る前に、本発明に関連する従来の技術を比較例として説
明する。 （比較例）図４は、典型的な従来のデジタルデータドラ
イバ１４（図２を参照）のコンテンツを示す。デジタル
ドライバのスキームは、ライン単位駆動を通常用いるの
で、通常ラッチに基づく２つのラインメモリを含む。デ
ジタルビデオデータは、典型的にはｎビットのパラレル
ＲＧＢフォーマットで通信される。データビットが到着
すると、それらは入力登録器３２によってサンプリング
される。ライン全体がサンプリングされ、一時的に保存
されると、入力登録器３２のコンテントは別の格納登録
器３４に転送される。この登録器３２は、デジタル−ア
ナログ変換器３６を制御するために用いられる。
【００４６】用いられるＤ／Ａ変換器のタイプは、アク
ティブマトリクスのサイズおよび色／グレースケール解
像度に非常に依存する。小さなスクリーンディスプレイ
の場合、Ｄ／Ａ変換器はデータライン１２（図２を参
照）に直接接続され得、単純な充電共有(charge sharin
g)によってデータライン１２を荷電するが、より高性能
のディスプレイに対しては、Ｄ／Ａ変換器はデータライ
ン１２を追加のバッファ３８を介して荷電する。最も一
般的に利用されるＤ／Ａ変換器は、パラレル変換器（こ
れは、（Ｙ．Ｍａｔｓｕｅｄａ、Ｓ．Ｉｎｏｕｅ、Ｓ．
Ｔａｋｅｎａｋａ、Ｔ．Ｏｚａｗａ、Ｓ．Ｆｕｊｉｋａ
ｗａ、Ｔ．Ｎａｋａｚａｗａ、およびＨ．Ｏｈｓｈｉｍ
ａのＬｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ−Ｓｉ
ＴＦＴ−ＬＣＤ ｗｉｔｈ ｉｎｔｅｇｒａｔｅｄ
６−ｂｉｔ ｄｉｇｉｔａｌ ｄａｔａ ｄｒｉｖｅｒ
ｓ． Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏ
ｎＤｉｓｐｌａｙ ９６ Ｄｉｇｅｓｔ、 ２１−２４
頁，１９９６に記載されている）２値で重みづけられた
（binary-weighted)電気容量および電圧に基づく）およ
びランプ変換器である。
ティブマトリクスのサイズおよび色／グレースケール解
像度に非常に依存する。小さなスクリーンディスプレイ
の場合、Ｄ／Ａ変換器はデータライン１２（図２を参
照）に直接接続され得、単純な充電共有(charge sharin
g)によってデータライン１２を荷電するが、より高性能
のディスプレイに対しては、Ｄ／Ａ変換器はデータライ
ン１２を追加のバッファ３８を介して荷電する。最も一
般的に利用されるＤ／Ａ変換器は、パラレル変換器（こ
れは、（Ｙ．Ｍａｔｓｕｅｄａ、Ｓ．Ｉｎｏｕｅ、Ｓ．
Ｔａｋｅｎａｋａ、Ｔ．Ｏｚａｗａ、Ｓ．Ｆｕｊｉｋａ
ｗａ、Ｔ．Ｎａｋａｚａｗａ、およびＨ．Ｏｈｓｈｉｍ
ａのＬｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ−Ｓｉ
ＴＦＴ−ＬＣＤ ｗｉｔｈ ｉｎｔｅｇｒａｔｅｄ
６−ｂｉｔ ｄｉｇｉｔａｌ ｄａｔａ ｄｒｉｖｅｒ
ｓ． Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏ
ｎＤｉｓｐｌａｙ ９６ Ｄｉｇｅｓｔ、 ２１−２４
頁，１９９６に記載されている）２値で重みづけられた
（binary-weighted)電気容量および電圧に基づく）およ
びランプ変換器である。
【００４７】図５は、Ｐ．ＡｌｌｅｎおよびＤ．Ｈｏｌ
ｂｅｒｇのＣＭＯＳ ＡｎａｌｏｇＣｉｒｃｕｉｔ Ｄ
ｅｓｉｇｎ． Ｈａｒｃｏｕｒｔ Ｂｒａｃｅ Ｊｏｖ
ａｎｏｖｉｃｈ Ｃｏｌｌｅｇｅ Ｐｕｂｌｉｓｈｅｒ
ｓ、１９８７に開示され、米国特許番号第５，４５３，
７５７号においてＡＭＬＣＤ駆動のために提案されてい
る従来の４ビット充電スケーリングＤ／Ａ変換器を示
す。
ｂｅｒｇのＣＭＯＳ ＡｎａｌｏｇＣｉｒｃｕｉｔ Ｄ
ｅｓｉｇｎ． Ｈａｒｃｏｕｒｔ Ｂｒａｃｅ Ｊｏｖ
ａｎｏｖｉｃｈ Ｃｏｌｌｅｇｅ Ｐｕｂｌｉｓｈｅｒ
ｓ、１９８７に開示され、米国特許番号第５，４５３，
７５７号においてＡＭＬＣＤ駆動のために提案されてい
る従来の４ビット充電スケーリングＤ／Ａ変換器を示
す。
【００４８】図５の回路は、オペアンプ３９の反転入力
に並列に接続された、Ｃ／２、Ｃ／４、Ｃ／８、および
Ｃ／１６の値を有する４つの２値で重みづけられたコン
デンサ３７を含む。オペアンプ３９の他の入力は、接地
電圧であり得る電圧Ｖmに接続されている。デジタル入
力信号は、図５でｂ（０）からｂ（３）で示される４つ
の論理ビットを含む。フィードバックコンデンサ４１
は、図５に示すように、出力とオペアンプ３９の反転入
力との間に接続されている。各２値で重みづけられたコ
ンデンサ３７の左側端子は、第１のクロックパルスｃｋ
1の間に閉じられるそれぞれの第１のスイッチ４０によ
って、基準電圧Ｖrに接続されかつ、第２（非オーバー
ラップ）クロックパルスｃｋ2の間に閉じられる第２の
スイッチ４２によって電圧Ｖmに接続されている。更
に、第１のスイッチ４０のそれぞれは、対応するデジタ
ルビットｂ（０）からｂ（３）がそれぞれ論理状態
「１」または「０」であるとき閉じるまたは開くそれぞ
れのデジタルビットスイッチ４４と直列に接続される。
に並列に接続された、Ｃ／２、Ｃ／４、Ｃ／８、および
Ｃ／１６の値を有する４つの２値で重みづけられたコン
デンサ３７を含む。オペアンプ３９の他の入力は、接地
電圧であり得る電圧Ｖmに接続されている。デジタル入
力信号は、図５でｂ（０）からｂ（３）で示される４つ
の論理ビットを含む。フィードバックコンデンサ４１
は、図５に示すように、出力とオペアンプ３９の反転入
力との間に接続されている。各２値で重みづけられたコ
ンデンサ３７の左側端子は、第１のクロックパルスｃｋ
1の間に閉じられるそれぞれの第１のスイッチ４０によ
って、基準電圧Ｖrに接続されかつ、第２（非オーバー
ラップ）クロックパルスｃｋ2の間に閉じられる第２の
スイッチ４２によって電圧Ｖmに接続されている。更
に、第１のスイッチ４０のそれぞれは、対応するデジタ
ルビットｂ（０）からｂ（３）がそれぞれ論理状態
「１」または「０」であるとき閉じるまたは開くそれぞ
れのデジタルビットスイッチ４４と直列に接続される。
【００４９】更に、スイッチ４６および４８は、フィー
ドバックコンデンサ４１を放電してクロックパルスｃｋ
1およびｃｋ2のそれぞれの間にオペアンプの出力電圧Ｖ
oを負荷と接続するために設けられる。負荷抵抗および
負荷容量をＲ１およびＣ１によって示す。回路は、２フ
ェイズ非オーバーラップクロック信号ｃｋ1およびｃｋ2
が必要であり、以下のように変換をおこなう。ｃｋ1の
間、負荷容量Ｃ１と同様、オペアンプ３９のフィードバ
ックコンデンサ４１は放電される。同一のクロックフェ
イズの間、２値で重みづけられたコンデンサ３７の左側
端子はデジタルビットｂ（０）からｂ（３）の論理状態
に依存して電圧Ｖrに対して選択的に充電される。ｃｋ2
の間、コンデンサ３７の左側端子は電位Ｖmにされる。
これは、全ての２値で重みづけられたコンデンサ３７に
貯蔵された電荷をフィードバックコンデンサ４１に転送
する効果を有する。ｃｋ1およびｃｋ2フェイズ中の合計
充電を等しくするために、以下の式で与えられるよう
に、オペアンプ３９の出力の電圧Ｖoを示すことは簡単
である。
ドバックコンデンサ４１を放電してクロックパルスｃｋ
1およびｃｋ2のそれぞれの間にオペアンプの出力電圧Ｖ
oを負荷と接続するために設けられる。負荷抵抗および
負荷容量をＲ１およびＣ１によって示す。回路は、２フ
ェイズ非オーバーラップクロック信号ｃｋ1およびｃｋ2
が必要であり、以下のように変換をおこなう。ｃｋ1の
間、負荷容量Ｃ１と同様、オペアンプ３９のフィードバ
ックコンデンサ４１は放電される。同一のクロックフェ
イズの間、２値で重みづけられたコンデンサ３７の左側
端子はデジタルビットｂ（０）からｂ（３）の論理状態
に依存して電圧Ｖrに対して選択的に充電される。ｃｋ2
の間、コンデンサ３７の左側端子は電位Ｖmにされる。
これは、全ての２値で重みづけられたコンデンサ３７に
貯蔵された電荷をフィードバックコンデンサ４１に転送
する効果を有する。ｃｋ1およびｃｋ2フェイズ中の合計
充電を等しくするために、以下の式で与えられるよう
に、オペアンプ３９の出力の電圧Ｖoを示すことは簡単
である。
【００５０】
【数３】
【００５１】以下に開示される本発明の実施形態は、図
５に示すＤ／Ａ変換器のタイプに基づく。
５に示すＤ／Ａ変換器のタイプに基づく。
【００５２】図７および図１０に示す本発明の実施形態
を説明する前に、図５の従来のＤ／Ａ変換器によって浪
費されるエネルギーを計算して、図７および図１０の回
路が比較され得る基準電力消費推定を提供する。
を説明する前に、図５の従来のＤ／Ａ変換器によって浪
費されるエネルギーを計算して、図７および図１０の回
路が比較され得る基準電力消費推定を提供する。
【００５３】アクティブマトリクスデータライン負荷
は、図５に示すようにひとまとめにされた単純なＲＣ要
素としてモデル化される。負荷抵抗Ｒ１は、単純にデー
タライン１２の抵抗と等しい（図２を参照）。負荷容量
Ｃ１は、データラインの寄生容量（基板、スキャンライ
ンとのオーバーラップ、および周辺効果）およびＴＦＴ
ゲート−ソースオーバーラップ容量から生じる。１００
ｐＦの値は大型高解像度ディスプレイに対して高いが、
不適当ではない。
は、図５に示すようにひとまとめにされた単純なＲＣ要
素としてモデル化される。負荷抵抗Ｒ１は、単純にデー
タライン１２の抵抗と等しい（図２を参照）。負荷容量
Ｃ１は、データラインの寄生容量（基板、スキャンライ
ンとのオーバーラップ、および周辺効果）およびＴＦＴ
ゲート−ソースオーバーラップ容量から生じる。１００
ｐＦの値は大型高解像度ディスプレイに対して高いが、
不適当ではない。
【００５４】図６（ａ）は、回路動作の間、図５の回路
におけるいくつかの点に対する電圧を示す。ｖrはＬＣ
基準電圧であり、ｖoはオペアンプ３９の出力での電圧
であり、ｖlはデータライン電圧を示す。基準電圧ｖrは
（行反転または画素反転について）ライン期間(peirod)
毎に＋４Ｖと−４Ｖとの間を交互し、フルスケールのＤ
／Ａ変換の限度を規定する。全ての入力ビットｂ（０）
からｂ（３）が１に設定されていると仮定すると、デー
タライン電圧は（１５／１６）×４Ｖ＝３．７５Ｖと−
３．７５Ｖとの間を連続するライン期間毎に揺振する。
図６（ｂ）は、電圧遷移の１つの間の負荷抵抗Ｒ１で浪
費されるシミュレートされた電力を示す。電力曲線の下
の面積によって規定される浪費されたエネルギーは以下
の式によって与えられる。
におけるいくつかの点に対する電圧を示す。ｖrはＬＣ
基準電圧であり、ｖoはオペアンプ３９の出力での電圧
であり、ｖlはデータライン電圧を示す。基準電圧ｖrは
（行反転または画素反転について）ライン期間(peirod)
毎に＋４Ｖと−４Ｖとの間を交互し、フルスケールのＤ
／Ａ変換の限度を規定する。全ての入力ビットｂ（０）
からｂ（３）が１に設定されていると仮定すると、デー
タライン電圧は（１５／１６）×４Ｖ＝３．７５Ｖと−
３．７５Ｖとの間を連続するライン期間毎に揺振する。
図６（ｂ）は、電圧遷移の１つの間の負荷抵抗Ｒ１で浪
費されるシミュレートされた電力を示す。電力曲線の下
の面積によって規定される浪費されたエネルギーは以下
の式によって与えられる。
【００５５】
【数４】Ｅ＝１／２ＣＶ2＝１／２Ｃ１（２×（１５／
１６）ｖr）2＝１．７６Ｃ１ｖr 2 これは、Ｃ１＝１００ｐＦおよびｖr＝４Ｖに対して２
８１３ｐＪの値を有する。これは、ライン期間（すなわ
ちｖrが変化する間隔）が２０μｓ（図６を参照）であ
れば、ＸＧＡディスプレイの１０２４本のデータライン
が約（２８１３×１０-12×１０２４）／（２０×１０
-6）＝１４４ｍＷを消費することを意味する。図５にお
いて、オペアンプ３９をデータライン１２に接続するス
イッチ４８を除去すると、データライン１２がｃｋ1フ
ェイズの間で電圧ｖmにリセットされることに留意され
たい。よって、データラインの充電は、各ライン期間の
間ｖmの中央点から発生し、その結果、充電電力が低減
される。アクティブマトリクスにバッファ付Ｄ／Ａ変換
器（非常に異なる回路アーキテクチャを有し得る）の多
くにおいて、データライン１２は規則としてリセットさ
れない。よって、本発明の実施形態における電力消費を
図５のデータラインスイッチ４８が所定の場所にある場
合に演算された電力浪費と比較するのが好ましい。
１６）ｖr）2＝１．７６Ｃ１ｖr 2 これは、Ｃ１＝１００ｐＦおよびｖr＝４Ｖに対して２
８１３ｐＪの値を有する。これは、ライン期間（すなわ
ちｖrが変化する間隔）が２０μｓ（図６を参照）であ
れば、ＸＧＡディスプレイの１０２４本のデータライン
が約（２８１３×１０-12×１０２４）／（２０×１０
-6）＝１４４ｍＷを消費することを意味する。図５にお
いて、オペアンプ３９をデータライン１２に接続するス
イッチ４８を除去すると、データライン１２がｃｋ1フ
ェイズの間で電圧ｖmにリセットされることに留意され
たい。よって、データラインの充電は、各ライン期間の
間ｖmの中央点から発生し、その結果、充電電力が低減
される。アクティブマトリクスにバッファ付Ｄ／Ａ変換
器（非常に異なる回路アーキテクチャを有し得る）の多
くにおいて、データライン１２は規則としてリセットさ
れない。よって、本発明の実施形態における電力消費を
図５のデータラインスイッチ４８が所定の場所にある場
合に演算された電力浪費と比較するのが好ましい。
【００５６】（実施形態）図７および図１０に本発明の
２つの実施形態を示す。両回路は、回路の好適な応用で
あるアクティブマトリクスデータライン駆動に対して用
いられるが、本発明はこの使用のみに限定されない。第
１の実施形態は、２段階の準断熱充電および放電を取り
入れる４ビットＤ／Ａ変換器であり、第２は、４段階の
４ビットＤ／Ａ変換器である。本発明の概念はいかなる
解像度の（すなわち、任意の数のビットまたは段階を用
いる）Ｄ／Ａ変換器にも応用できることに留意された
い。
２つの実施形態を示す。両回路は、回路の好適な応用で
あるアクティブマトリクスデータライン駆動に対して用
いられるが、本発明はこの使用のみに限定されない。第
１の実施形態は、２段階の準断熱充電および放電を取り
入れる４ビットＤ／Ａ変換器であり、第２は、４段階の
４ビットＤ／Ａ変換器である。本発明の概念はいかなる
解像度の（すなわち、任意の数のビットまたは段階を用
いる）Ｄ／Ａ変換器にも応用できることに留意された
い。
【００５７】図７に本発明の第１の実施形態を示す。こ
れは、負荷容量を２段階で充電または放電する４ビット
の充電スケーリングＤ／Ａ変換器である。図５の回路の
部分に類似の部品に対応する図７の回路の部分は、同一
の参照符号で示す。４個の２値で重みづけられたコンデ
ンサ３７と複数のスイッチ４０、４２、４４、５０、お
よび５２を含む２値で重みづけられたコンデンサアレイ
は、図５に示すものと似ている。主要な相違は、値がＣ
／２である最上位ビット（ＭＳＢ）コンデンサ３７に接
続されたスイッチである。アレイの小型コンデンサ３７
であるように、このコンデンサは、この場合ＭＳＢ論理
ビットｂ（３）およびクロックパルスｃｋ1によって制
御される２つの直列接続スイッチ４４および４０を介し
て基準電圧ｖrに接続されている。これらのスイッチ４
４および４０は、クロックフェイズｃｋ1の間、ＭＳＢ
コンデンサＣ／２の左側コンデンサプレートが、ｂ
（３）の論理状態がハイの場合、電位ｖrに上昇される
ことを確実にする。ＭＳＢコンデンサＣ／２の左側端子
もｃｋ3によって制御される第３のスイッチ５０によっ
てｖmに接続されている。このスイッチ５０は、Ｃ／２
の左側端子が電位ｖmに接続されることを可能にする。
すなわち、コンデンサ上のいかなる電荷も、第３のクロ
ックフェイズｃｋ3の間にフィードバックコンデンサ４
１に移行される。ｖrは、第４のクロックパルスｃｋ4に
よって制御される第４のスイッチ５２と共にｂ（３）デ
ータ信号の作用によってＭＳＢコンデンサＣ／２の左側
端子に接続され得る。また、画素用ＴＦＴ（図２を参
照）を表し、スキャン信号Ｓによって制御されるスキャ
ンスイッチ５４、および画素貯蔵容量を示す追加の負荷
容量Ｃｌｃが図７中に示されている。
れは、負荷容量を２段階で充電または放電する４ビット
の充電スケーリングＤ／Ａ変換器である。図５の回路の
部分に類似の部品に対応する図７の回路の部分は、同一
の参照符号で示す。４個の２値で重みづけられたコンデ
ンサ３７と複数のスイッチ４０、４２、４４、５０、お
よび５２を含む２値で重みづけられたコンデンサアレイ
は、図５に示すものと似ている。主要な相違は、値がＣ
／２である最上位ビット（ＭＳＢ）コンデンサ３７に接
続されたスイッチである。アレイの小型コンデンサ３７
であるように、このコンデンサは、この場合ＭＳＢ論理
ビットｂ（３）およびクロックパルスｃｋ1によって制
御される２つの直列接続スイッチ４４および４０を介し
て基準電圧ｖrに接続されている。これらのスイッチ４
４および４０は、クロックフェイズｃｋ1の間、ＭＳＢ
コンデンサＣ／２の左側コンデンサプレートが、ｂ
（３）の論理状態がハイの場合、電位ｖrに上昇される
ことを確実にする。ＭＳＢコンデンサＣ／２の左側端子
もｃｋ3によって制御される第３のスイッチ５０によっ
てｖmに接続されている。このスイッチ５０は、Ｃ／２
の左側端子が電位ｖmに接続されることを可能にする。
すなわち、コンデンサ上のいかなる電荷も、第３のクロ
ックフェイズｃｋ3の間にフィードバックコンデンサ４
１に移行される。ｖrは、第４のクロックパルスｃｋ4に
よって制御される第４のスイッチ５２と共にｂ（３）デ
ータ信号の作用によってＭＳＢコンデンサＣ／２の左側
端子に接続され得る。また、画素用ＴＦＴ（図２を参
照）を表し、スキャン信号Ｓによって制御されるスキャ
ンスイッチ５４、および画素貯蔵容量を示す追加の負荷
容量Ｃｌｃが図７中に示されている。
【００５８】図７のＤ／Ａ変換器の動作は、図８に示す
合計で４個の非オーバーラップクロック信号（ｃｋ1か
らｃｋ4）を必要とする。また、図８は、回路の動作に
含まれる他の信号のタイミングを示し、これらの信号に
ついて以下に説明する。図７のＤ／Ａ変換器の動作は、
フルスケール変換（すなわち、４個の入力論理ビットの
全てが論理状態「１」に等しく、以降、ｂ（０：３）＝
「１１１１」のように示す）に対して以下のように進行
する。
合計で４個の非オーバーラップクロック信号（ｃｋ1か
らｃｋ4）を必要とする。また、図８は、回路の動作に
含まれる他の信号のタイミングを示し、これらの信号に
ついて以下に説明する。図７のＤ／Ａ変換器の動作は、
フルスケール変換（すなわち、４個の入力論理ビットの
全てが論理状態「１」に等しく、以降、ｂ（０：３）＝
「１１１１」のように示す）に対して以下のように進行
する。
【００５９】クロックフェイズｃｋ1の間、２値で重み
づけられたコンデンサ３７は、電圧ｖr−ｖmに選択的に
充電される。この場合、入力データビット（ｂ（０）か
らｂ（３））の全てがハイであるので、コンデンサ３７
の全てが充電される。同時に、オペアンプ３９のフィー
ドバックコンデンサ４１の端子は短絡され、この結果、
データライン電位ｖ1が電圧ｖmに変化する（なぜなら、
オペアンプ３９の出力電圧ｖoがｖmになるからであ
る）。
づけられたコンデンサ３７は、電圧ｖr−ｖmに選択的に
充電される。この場合、入力データビット（ｂ（０）か
らｂ（３））の全てがハイであるので、コンデンサ３７
の全てが充電される。同時に、オペアンプ３９のフィー
ドバックコンデンサ４１の端子は短絡され、この結果、
データライン電位ｖ1が電圧ｖmに変化する（なぜなら、
オペアンプ３９の出力電圧ｖoがｖmになるからであ
る）。
【００６０】クロックフェイズｃｋ2の間、コンデンサ
Ｃ／４、Ｃ／８、およびＣ／１６の左側端子はｖmに接
続される。その結果、それらの組み合わされた電荷がフ
ィードバックコンデンサ４１に移動され、相対的なコン
デンサのサイズのためにｖo（オペアンプ３９の出力電
圧）が７／１６（ｖr−ｖm）ボルトになる。これは、上
記で与えられたｖoに対する公式に従う（但し、ｂ
（０：３）＝「１１１１」であるが、ｃｋ2の間は最初
の３つのコンデンサのみが放電されるので、公式を得る
ことを目的としてｂ（０：３）＝「１１１０」を考慮で
きる）。データライン電圧ｖ1は、出力電圧ｖoに続く
が、時定数（Ｒ１（Ｃ１＋Ｃｌｃ）だけ遅れる。これ
が、第１のデータライン充電段階である。
Ｃ／４、Ｃ／８、およびＣ／１６の左側端子はｖmに接
続される。その結果、それらの組み合わされた電荷がフ
ィードバックコンデンサ４１に移動され、相対的なコン
デンサのサイズのためにｖo（オペアンプ３９の出力電
圧）が７／１６（ｖr−ｖm）ボルトになる。これは、上
記で与えられたｖoに対する公式に従う（但し、ｂ
（０：３）＝「１１１１」であるが、ｃｋ2の間は最初
の３つのコンデンサのみが放電されるので、公式を得る
ことを目的としてｂ（０：３）＝「１１１０」を考慮で
きる）。データライン電圧ｖ1は、出力電圧ｖoに続く
が、時定数（Ｒ１（Ｃ１＋Ｃｌｃ）だけ遅れる。これ
が、第１のデータライン充電段階である。
【００６１】ｃｋ3がハイのとき、ＭＳＢコンデンサＣ
／２の左側端子はｖmに接続される。これによって、余
分な電荷がフィードバックコンデンサ４１に分流され、
オペアンプ３９の出力電圧ｖoが１５／１６（ｖr−
ｖm）ボルトに変化する。これが第２の充電段階であ
り、データライン電圧ｖｌはこの新しい出力レベルに従
う。
／２の左側端子はｖmに接続される。これによって、余
分な電荷がフィードバックコンデンサ４１に分流され、
オペアンプ３９の出力電圧ｖoが１５／１６（ｖr−
ｖm）ボルトに変化する。これが第２の充電段階であ
り、データライン電圧ｖｌはこの新しい出力レベルに従
う。
【００６２】上述の第１の３つのクロックフェイズの
間、スキャンライン信号Ｓはアクティブ（すなわち、ス
イッチ５４が閉じられている状態）にあるので、画素容
量Ｃｌｃにかかる電圧ｖpは、データライン電圧ｖlを単
に繰り返す。次の重要な段階は、スキャン信号Ｓの遷移
によってスイッチ５４を開き、これによって画素貯蔵容
量Ｃｌｃが放電され始める前にデータライン電圧ｖlを
ラッチする。
間、スキャンライン信号Ｓはアクティブ（すなわち、ス
イッチ５４が閉じられている状態）にあるので、画素容
量Ｃｌｃにかかる電圧ｖpは、データライン電圧ｖlを単
に繰り返す。次の重要な段階は、スキャン信号Ｓの遷移
によってスイッチ５４を開き、これによって画素貯蔵容
量Ｃｌｃが放電され始める前にデータライン電圧ｖlを
ラッチする。
【００６３】第４のクロックパルスｃｋ4がハイになる
とき、ＭＳＢコンデンサＣ／２の左側端子はやはりｖr
信号に接続される。これによって電荷量（Ｃ／２（ｖr
−ｖm）に等しい）はフィードバックコンデンサ４１か
ら「引かれ」、（最上位ビットｂ（３）がまだハイであ
るので）ＭＳＢコンデンサＣ／２に戻される。出力電圧
ｖoは、７／１６（ｖr−ｖm）ボルトに落ち戻り、デー
タラインは１／２（ｖr−ｖm）ボルトで放電される。こ
れが第１の放電段階である。
とき、ＭＳＢコンデンサＣ／２の左側端子はやはりｖr
信号に接続される。これによって電荷量（Ｃ／２（ｖr
−ｖm）に等しい）はフィードバックコンデンサ４１か
ら「引かれ」、（最上位ビットｂ（３）がまだハイであ
るので）ＭＳＢコンデンサＣ／２に戻される。出力電圧
ｖoは、７／１６（ｖr−ｖm）ボルトに落ち戻り、デー
タラインは１／２（ｖr−ｖm）ボルトで放電される。こ
れが第１の放電段階である。
【００６４】ｃｋ1が再びハイになったとき、２値で重
みづけられたコンデンサ３７は反対極性に充電される。
さらに、クロックフェイズｃｋ1の間にフィードバック
コンデンサ４１を短絡させることで、データラインが反
対の極性に充電される前に第２のデータラインの放電段
階が完了することを確実にする。上述の一連の動作は、
次のライン期間中、反対極性の基準電圧ｖr*（図８を参
照）を用いて繰り返される。
みづけられたコンデンサ３７は反対極性に充電される。
さらに、クロックフェイズｃｋ1の間にフィードバック
コンデンサ４１を短絡させることで、データラインが反
対の極性に充電される前に第２のデータラインの放電段
階が完了することを確実にする。上述の一連の動作は、
次のライン期間中、反対極性の基準電圧ｖr*（図８を参
照）を用いて繰り返される。
【００６５】図８は、制御信号のタイミングを示す。Ｖ
ＳＹＮＣパルスおよびＨＳＹＮＣパルスはフレームおよ
びライン期間の最初をそれぞれ示す。Ｓ1、Ｓ2およびＳ
3は、第１、第２、および第３のスキャンラインのスキ
ャン信号（すなわち、各データラインのスイッチ５４を
制御する信号）である。ＳＡＭＰＬＥ信号は、該当のＤ
／Ａ変換器の列ドライバに対するデータが転送されると
き（よって、入力登録器によってサンプリングされると
き：図４を参照）を単に示す。列ドライバ信号ＳＡＭＰ
ＬＥがデータドライバ期間の約２／３の時点に位置する
ことが明らかである。クロック信号ｃｋ1からｃｋ4は、
４フェイズの非オーバーラップクロック信号であり、デ
ータドライバ１４にあるＤ／Ａ変換器の全ての動作を制
御する。ｖrはＤ／Ａの基準電圧であり、上述するよう
にＬＣ画素の行反転に対してライン期間周波数（line t
ime frequency)で変化する。画素反転に対して、相補ｖ
r*信号も必要であり、基準電圧ｖrの代わりに他の列ド
ライバの全てに発信される。
ＳＹＮＣパルスおよびＨＳＹＮＣパルスはフレームおよ
びライン期間の最初をそれぞれ示す。Ｓ1、Ｓ2およびＳ
3は、第１、第２、および第３のスキャンラインのスキ
ャン信号（すなわち、各データラインのスイッチ５４を
制御する信号）である。ＳＡＭＰＬＥ信号は、該当のＤ
／Ａ変換器の列ドライバに対するデータが転送されると
き（よって、入力登録器によってサンプリングされると
き：図４を参照）を単に示す。列ドライバ信号ＳＡＭＰ
ＬＥがデータドライバ期間の約２／３の時点に位置する
ことが明らかである。クロック信号ｃｋ1からｃｋ4は、
４フェイズの非オーバーラップクロック信号であり、デ
ータドライバ１４にあるＤ／Ａ変換器の全ての動作を制
御する。ｖrはＤ／Ａの基準電圧であり、上述するよう
にＬＣ画素の行反転に対してライン期間周波数（line t
ime frequency)で変化する。画素反転に対して、相補ｖ
r*信号も必要であり、基準電圧ｖrの代わりに他の列ド
ライバの全てに発信される。
【００６６】スキャンライン信号（Ｓ1、Ｓ2、Ｓ3な
ど）、基準電圧（ｖr、ｖr*）、クロック信号（ｃｋ1か
らｃｋ4）およびデータビット信号（ｂ（０）からｂ
（３））は慎重な調整が必要である。第１の制限は、入
力登録器３２からのデータビットが、図８の下部に示さ
れるようにライン時間の終わりで格納登録器３４に移動
されなくてはならない。これに続き、クロック信号ｃｋ
1、ｃｋ2、ｃｋ3、およびｃｋ4は、このライン期間内で
全てアクティブでなくてはならない。また、スキャンラ
イン信号（Ｓ1、Ｓ2、Ｓ3）は（通常のライン単位スキ
ャン信号と比べて）１つのクロックフェイズ期間の前に
導かれ、第４のクロックフェイズｃｋ4の前にスキャン
信号がデータライン電圧に降下し、ラッチするようにす
る。これは、上述のように、データライン電圧ｖlが頂
点値にある間に、（これは、クロックパルスｃｋ3の間
に達成される）、第４のクロックパルスｃｋ4の間に第
１の放電段階が生じる前に、（スイッチ５４を開ける、
すなわち、スイッチ５４で示されるＴＦＴを遮断するこ
とによって）画素貯蔵容量Ｃｌｃがデータライン電圧ｖ
lから切断されなくてはならないので、重要である。
ど）、基準電圧（ｖr、ｖr*）、クロック信号（ｃｋ1か
らｃｋ4）およびデータビット信号（ｂ（０）からｂ
（３））は慎重な調整が必要である。第１の制限は、入
力登録器３２からのデータビットが、図８の下部に示さ
れるようにライン時間の終わりで格納登録器３４に移動
されなくてはならない。これに続き、クロック信号ｃｋ
1、ｃｋ2、ｃｋ3、およびｃｋ4は、このライン期間内で
全てアクティブでなくてはならない。また、スキャンラ
イン信号（Ｓ1、Ｓ2、Ｓ3）は（通常のライン単位スキ
ャン信号と比べて）１つのクロックフェイズ期間の前に
導かれ、第４のクロックフェイズｃｋ4の前にスキャン
信号がデータライン電圧に降下し、ラッチするようにす
る。これは、上述のように、データライン電圧ｖlが頂
点値にある間に、（これは、クロックパルスｃｋ3の間
に達成される）、第４のクロックパルスｃｋ4の間に第
１の放電段階が生じる前に、（スイッチ５４を開ける、
すなわち、スイッチ５４で示されるＴＦＴを遮断するこ
とによって）画素貯蔵容量Ｃｌｃがデータライン電圧ｖ
lから切断されなくてはならないので、重要である。
【００６７】クロック信号ｃｋ1からｃｋ4の発生は、英
国特許出願第９７０６９４１．３号に記載のような分散
シフト登録器コントローラによって達成され得る。これ
は、ディスプレイのトランジスタと同じ基板上で実装さ
れるモノリシック集積データドライバ用に特に好都合で
ある。
国特許出願第９７０６９４１．３号に記載のような分散
シフト登録器コントローラによって達成され得る。これ
は、ディスプレイのトランジスタと同じ基板上で実装さ
れるモノリシック集積データドライバ用に特に好都合で
ある。
【００６８】図９（ａ）は、図７に示す電圧ｖl、ｖo、
ｖpおよびｖrのシミュレーショントレースを示す。この
シミュレーションにおいて、ｖm＝０Ｖである。このシ
ミュレーションにおけるライン時間（すなわち、ｖrが
変化する間隔）は、ＸＧＡディスプレイに典型的な２０
μｓである。２段階のデータライン充電および放電は、
ｖlのトレース上にはっきりと見ることができる。デー
タライン電圧ｖlは、上述の時定数Ｒ１（Ｃ１＋Ｃｌ
ｃ）のためにｖoに若干遅れる。スキャン信号Ｓ2の立ち
下がりエッジ（図示せず）は、３５μｓで生じ、データ
ライン電圧ｖlを画素貯蔵コンデンサＣｌｃ上にラッチ
する。これは、図９（ａ）において３．７５Ｖ（すなわ
ち、１５／１６（ｖr−ｖm））でラッチされる画素電圧
ｖpによって示す。
ｖpおよびｖrのシミュレーショントレースを示す。この
シミュレーションにおいて、ｖm＝０Ｖである。このシ
ミュレーションにおけるライン時間（すなわち、ｖrが
変化する間隔）は、ＸＧＡディスプレイに典型的な２０
μｓである。２段階のデータライン充電および放電は、
ｖlのトレース上にはっきりと見ることができる。デー
タライン電圧ｖlは、上述の時定数Ｒ１（Ｃ１＋Ｃｌ
ｃ）のためにｖoに若干遅れる。スキャン信号Ｓ2の立ち
下がりエッジ（図示せず）は、３５μｓで生じ、データ
ライン電圧ｖlを画素貯蔵コンデンサＣｌｃ上にラッチ
する。これは、図９（ａ）において３．７５Ｖ（すなわ
ち、１５／１６（ｖr−ｖm））でラッチされる画素電圧
ｖpによって示す。
【００６９】図９（ｂ）は、４０μｓと６０μｓとの間
のライン期間の間（図９（ａ）を参照せよ）、抵抗器Ｒ
１において浪費されるシミュレートされた電力を示す。
この期間内において、第１の電力過渡は放電段階に関
し、続く２つは充電電力過渡であり、第４は放電過渡で
ある。浪費される合計エネルギーは以下のように求めら
れる。
のライン期間の間（図９（ａ）を参照せよ）、抵抗器Ｒ
１において浪費されるシミュレートされた電力を示す。
この期間内において、第１の電力過渡は放電段階に関
し、続く２つは充電電力過渡であり、第４は放電過渡で
ある。浪費される合計エネルギーは以下のように求めら
れる。
【００７０】
【数５】Ｅ＝１／２ＣＶ2＝１／２Ｃ１（（７／１６
ｖr）2＋（７／１６ｖr）2＋（１／２ｖr）2＋（１／２
ｖr）2）＝０．４４１Ｃ１ｖr 2 この数字は、上記で計算された１．７６Ｃｌｖr 2の基準
数字と適切に比較される。上記に与えられる値をＣ１＝
１００ｐＦおよびｖr＝４Ｖとし、２０μｓのライン期
間であるとすると、Ｅ＝７０６ｐＪであり、図７のＤ／
Ａ変換器を利用するＸＧＡディスプレイの１０２４本の
データラインで浪費される電力は、同様の要因によって
約（７０６×１０-12×１０２４）／（２０×１０-6）
＝３６．１ｍＷに降下する。
ｖr）2＋（７／１６ｖr）2＋（１／２ｖr）2＋（１／２
ｖr）2）＝０．４４１Ｃ１ｖr 2 この数字は、上記で計算された１．７６Ｃｌｖr 2の基準
数字と適切に比較される。上記に与えられる値をＣ１＝
１００ｐＦおよびｖr＝４Ｖとし、２０μｓのライン期
間であるとすると、Ｅ＝７０６ｐＪであり、図７のＤ／
Ａ変換器を利用するＸＧＡディスプレイの１０２４本の
データラインで浪費される電力は、同様の要因によって
約（７０６×１０-12×１０２４）／（２０×１０-6）
＝３６．１ｍＷに降下する。
【００７１】図１０は、本発明の第２の実施形態を同様
の４ビットＤ／Ａ変換器の形状で示す。ここで、回路
は、４段階準断熱のデータライン充電および放電を実現
するために拡張されている。図７のＤ／Ａ変換器の同様
部分に対応する図１０のＤ／Ａ変換器部分は、同一の参
照符号で示す。図７の充電スケーリングＤ／Ａ変換器の
２値で重みづけられたコンデンサアレイのＭＳＢコンデ
ンサ（Ｃ／２）が、図１０の実施形態において、変換器
出力での電圧変化の大部分を果たすので、ＭＳＢコンデ
ンサ（図７ではＣ／２）は半分の大きさの２つのＭＳＢ
コンデンサ６０であって、各容量がＣ／４であるものに
分割される（これらは、明瞭化のために図１０ではＣ／
４ａとＣ／４ｂとに表示される）。２値で重みづけられ
たコンデンサ３７の残りは、前と同様にＣ／４、Ｃ／８
およびＣ／１６の容量を有し、明瞭化のために図１０に
おいてＣ／４コンデンサはＣ／４ｃと表示される。半分
の大きさのＭＳＢコンデンサ６０のそれぞれは、オペア
ンプのフィードバックコンデンサ４１に対してその電荷
を独立的に分流できる。これは、追加のクロック制御信
号ｃｋ4、ｃｋ5、ｃｋ7およびｃｋ8によって達成され
る。第２の最上位ビットコンデンサは、サイズがＣ／４
であり（図１０ではＣ／４ｃと表示される）、また、ク
ロック信号ｃｋ3およびｃｋ6で独立的に制御され得る。
回路は、図７の第１の実施形態に関して上述したように
同一の回路原理で動作するが、合計８個のライン時間周
波数の非オーバーラップクロック信号ｃｋ1からｃｋ8が
必要である。データビットｂ（０：３）＝「１１１１」
でフルスケール変換するために、オペアンプ３９の出力
での電圧ｖoは、各クロックフェイズの間で以下の表に
示す。
の４ビットＤ／Ａ変換器の形状で示す。ここで、回路
は、４段階準断熱のデータライン充電および放電を実現
するために拡張されている。図７のＤ／Ａ変換器の同様
部分に対応する図１０のＤ／Ａ変換器部分は、同一の参
照符号で示す。図７の充電スケーリングＤ／Ａ変換器の
２値で重みづけられたコンデンサアレイのＭＳＢコンデ
ンサ（Ｃ／２）が、図１０の実施形態において、変換器
出力での電圧変化の大部分を果たすので、ＭＳＢコンデ
ンサ（図７ではＣ／２）は半分の大きさの２つのＭＳＢ
コンデンサ６０であって、各容量がＣ／４であるものに
分割される（これらは、明瞭化のために図１０ではＣ／
４ａとＣ／４ｂとに表示される）。２値で重みづけられ
たコンデンサ３７の残りは、前と同様にＣ／４、Ｃ／８
およびＣ／１６の容量を有し、明瞭化のために図１０に
おいてＣ／４コンデンサはＣ／４ｃと表示される。半分
の大きさのＭＳＢコンデンサ６０のそれぞれは、オペア
ンプのフィードバックコンデンサ４１に対してその電荷
を独立的に分流できる。これは、追加のクロック制御信
号ｃｋ4、ｃｋ5、ｃｋ7およびｃｋ8によって達成され
る。第２の最上位ビットコンデンサは、サイズがＣ／４
であり（図１０ではＣ／４ｃと表示される）、また、ク
ロック信号ｃｋ3およびｃｋ6で独立的に制御され得る。
回路は、図７の第１の実施形態に関して上述したように
同一の回路原理で動作するが、合計８個のライン時間周
波数の非オーバーラップクロック信号ｃｋ1からｃｋ8が
必要である。データビットｂ（０：３）＝「１１１１」
でフルスケール変換するために、オペアンプ３９の出力
での電圧ｖoは、各クロックフェイズの間で以下の表に
示す。
【００７２】
【表１】
【００７３】中央点電圧ｖmから開始して、データライ
ンは更なる４段階でｖmに対して放電される前に、４段
階で必要なデータ電圧（１５／１６（ｖr−ｖm）に対し
て充電されることがわかる。図１１に示すタイミング図
は、多フェイズクロックパルスｃｋ1からｃｋ8、基準電
圧ｖrおよびｖr*およびスキャン信号Ｓ1、Ｓ2、および
Ｓ3がどの様に同期されるかを示す。
ンは更なる４段階でｖmに対して放電される前に、４段
階で必要なデータ電圧（１５／１６（ｖr−ｖm）に対し
て充電されることがわかる。図１１に示すタイミング図
は、多フェイズクロックパルスｃｋ1からｃｋ8、基準電
圧ｖrおよびｖr*およびスキャン信号Ｓ1、Ｓ2、および
Ｓ3がどの様に同期されるかを示す。
【００７４】図１２（ａ）は、回路電圧に対するシミュ
レーション結果である。各スキャンライン期間の間、基
準電圧ｖrが＋４Ｖと−４Ｖとの間を交互するのを見る
ことができる。データライン電力ｖlは、時定数のずれ
Ｒ１（Ｃ１＋Ｃｌｃ）を有して出力電圧ｖoに続く。画
素電圧ｖpは、データラインが完全に充電されたとき
（３．７５Ｖ）、画素貯蔵コンデンサＣｌｃにラッチさ
れる。ラッチは、図７と同様の方法でスキャン信号
Ｓ1、Ｓ2、およびＳ3によって制御される。
レーション結果である。各スキャンライン期間の間、基
準電圧ｖrが＋４Ｖと−４Ｖとの間を交互するのを見る
ことができる。データライン電力ｖlは、時定数のずれ
Ｒ１（Ｃ１＋Ｃｌｃ）を有して出力電圧ｖoに続く。画
素電圧ｖpは、データラインが完全に充電されたとき
（３．７５Ｖ）、画素貯蔵コンデンサＣｌｃにラッチさ
れる。ラッチは、図７と同様の方法でスキャン信号
Ｓ1、Ｓ2、およびＳ3によって制御される。
【００７５】負荷抵抗器Ｒｌで浪費される電力を、図１
２（ｂ）に示す。ライン時間の間拡大された合計エネル
ギーは以下に等しい。
２（ｂ）に示す。ライン時間の間拡大された合計エネル
ギーは以下に等しい。
【００７６】
【数６】
【００７７】この数字は、以前に計算された基準より８
のファクタ分小さく、典型的なＸＧＡディスプレイに対
するデータライン電力浪費が１８．２ｍＷより小さくな
ることを確実にする。
のファクタ分小さく、典型的なＸＧＡディスプレイに対
するデータライン電力浪費が１８．２ｍＷより小さくな
ることを確実にする。
【００７８】より高いビットのＤ／Ａ変換器を組み込む
本発明の実施形態は、上記の原理を２値で重みづけられ
たコンデンサアレイ中の単数または複数のＭＳＢのコン
デンサに適用することによって提供され得る。図１０の
４段階Ｄ／Ａ変換器は、例えば、Ｃ／３２およびＣ／６
４のサイズのコンデンサ、および（信号ｃｋ1およびｃ
ｋ2、ならびに２つのＬＳＢデータビットによって制御
される）スイッチを２値で重みづけられるコンデンサア
レイに単に追加することによって６ビット変換器に変え
ることができる。
本発明の実施形態は、上記の原理を２値で重みづけられ
たコンデンサアレイ中の単数または複数のＭＳＢのコン
デンサに適用することによって提供され得る。図１０の
４段階Ｄ／Ａ変換器は、例えば、Ｃ／３２およびＣ／６
４のサイズのコンデンサ、および（信号ｃｋ1およびｃ
ｋ2、ならびに２つのＬＳＢデータビットによって制御
される）スイッチを２値で重みづけられるコンデンサア
レイに単に追加することによって６ビット変換器に変え
ることができる。
【００７９】更に、上述の具体的な実施形態は反対の極
性の出力値の間で変化する交互の出力電圧を提供するＤ
／Ａ変換器に関するが、デジタル入力信号が変化すると
きのみに変化する定常出力電圧を提供するＤ／Ａ変換器
にも応用可能である。このような場合、デジタル入力信
号の値が変化したとき、出力電圧は、負荷の準断熱充電
および放電を達成するために少なくとも２段階で対応す
る新しい値に変化する。
性の出力値の間で変化する交互の出力電圧を提供するＤ
／Ａ変換器に関するが、デジタル入力信号が変化すると
きのみに変化する定常出力電圧を提供するＤ／Ａ変換器
にも応用可能である。このような場合、デジタル入力信
号の値が変化したとき、出力電圧は、負荷の準断熱充電
および放電を達成するために少なくとも２段階で対応す
る新しい値に変化する。
【００８０】回路の２値で重みづけられるコンデンサの
スイッチを支配する２ｋの非オーバーラップクロック信
号によって制御されるデジタル−アナログ（Ｄ／Ａ）変
換器回路（より詳細には、充電スケーリングパラレルＤ
／Ａ変換器回路）は本発明の範囲に含まれる。このよう
なクロック信号を用いることによって、容量性（ＲＣ）
負荷を準断熱プロセスのｋ段階で充電および放電して、
（出力バッファの供給電圧から引き出される総電力であ
り得る）総電力消費を低減することを可能にする。
スイッチを支配する２ｋの非オーバーラップクロック信
号によって制御されるデジタル−アナログ（Ｄ／Ａ）変
換器回路（より詳細には、充電スケーリングパラレルＤ
／Ａ変換器回路）は本発明の範囲に含まれる。このよう
なクロック信号を用いることによって、容量性（ＲＣ）
負荷を準断熱プロセスのｋ段階で充電および放電して、
（出力バッファの供給電圧から引き出される総電力であ
り得る）総電力消費を低減することを可能にする。
【００８１】このようなＤ／Ａ変換器回路は、比較的低
い周波数で充電／放電される必要のある大きな容量性負
荷を有するシステムに対して特に有益である。例えば、
Ｄ／Ａ変換器回路が行反転スキーム、または画素反転ス
キームなどのアドレススキームでアクティブマトリクス
型液晶ディスプレイ装置のデジタルデータドライバ内に
用いられるとき、データライン抵抗器で浪費される総電
力はｋの因数によって低減される。
い周波数で充電／放電される必要のある大きな容量性負
荷を有するシステムに対して特に有益である。例えば、
Ｄ／Ａ変換器回路が行反転スキーム、または画素反転ス
キームなどのアドレススキームでアクティブマトリクス
型液晶ディスプレイ装置のデジタルデータドライバ内に
用いられるとき、データライン抵抗器で浪費される総電
力はｋの因数によって低減される。
【００８２】
【発明の効果】本発明によれば、消費電力を低減するこ
とが可能なデジタル−アナログ変換器が提供される。ま
た、より低い消費電力でデジタル信号をアナログ信号に
変換する方法が提供される。このようなデジタル−アナ
ログ変換器を有するアクティブマトリクス型液晶ディス
プレイは、低電力消費で駆動され得る。
とが可能なデジタル−アナログ変換器が提供される。ま
た、より低い消費電力でデジタル信号をアナログ信号に
変換する方法が提供される。このようなデジタル−アナ
ログ変換器を有するアクティブマトリクス型液晶ディス
プレイは、低電力消費で駆動され得る。
【図１】（ａ）および（ｂ）は、準断熱充電の概念を示
す従来の回路を示す。
す従来の回路を示す。
【図２】従来のアクティブマトリクス型ＬＣＤと、関連
する駆動構成要素とを示す。
する駆動構成要素とを示す。
【図３】ＬＣ画素の極性を変更する３つの従来のモード
を示す。（ａ）は列反転を（ｂ）は行反転を（ｃ）は画
素反転を示す。
を示す。（ａ）は列反転を（ｂ）は行反転を（ｃ）は画
素反転を示す。
【図４】アクティブマトリクス型ディスプレイのデータ
ラインを充電するために用いられる従来のライン単位デ
ジタルデータドライバのコンテンツを示す。
ラインを充電するために用いられる従来のライン単位デ
ジタルデータドライバのコンテンツを示す。
【図５】ＡＭＬＣＤデジタルデータドライバで用いられ
得る従来の充電スケーリングのデジタル−アナログ（Ｄ
／Ａ）変換器回路を示す。
得る従来の充電スケーリングのデジタル−アナログ（Ｄ
／Ａ）変換器回路を示す。
【図６】（ａ）は、画素を±３．７５Ｖでプログラムす
るために用いられるときの図５の従来のＤ／Ａ変換器の
データライン電圧を示し、（ｂ）は、画素を±３．７５
Ｖでプログラムするために用いられるときの図５の従来
のＤ／Ａ変換器の瞬間電力浪費を示す。
るために用いられるときの図５の従来のＤ／Ａ変換器の
データライン電圧を示し、（ｂ）は、画素を±３．７５
Ｖでプログラムするために用いられるときの図５の従来
のＤ／Ａ変換器の瞬間電力浪費を示す。
【図７】本発明の第１の実施形態を２段階準断熱データ
ライン充電および放電を行う４ビット充電スケーリング
の形態で示す。
ライン充電および放電を行う４ビット充電スケーリング
の形態で示す。
【図８】第１の実施形態に用いられる（他の標準アクテ
ィブマトリクス信号に関して）４つのクロック信号のタ
イミングを示す。
ィブマトリクス信号に関して）４つのクロック信号のタ
イミングを示す。
【図９】（ａ）は、第１の実施形態のＤ／Ａ変換器を用
いてフルスケールＬＣ切換のための段階状データライン
充電および放電を示し、（ｂ）は、データラインのひと
まとめにしたデータライン抵抗Ｒｌにおける瞬間電力浪
費を示す。
いてフルスケールＬＣ切換のための段階状データライン
充電および放電を示し、（ｂ）は、データラインのひと
まとめにしたデータライン抵抗Ｒｌにおける瞬間電力浪
費を示す。
【図１０】本発明の第２の実施形態を４段階の準断熱デ
ータライン充電および放電をおこなう４ビット充電スケ
ーリングＤ／Ａ変換器の形態で示す。
ータライン充電および放電をおこなう４ビット充電スケ
ーリングＤ／Ａ変換器の形態で示す。
【図１１】第２の実施形態によって用いられる（他の標
準アクティブマトリクス信号に関して）８クロック信号
のタイミングを示す。
準アクティブマトリクス信号に関して）８クロック信号
のタイミングを示す。
【図１２】（ａ）は、第２の実施形態を用いるフルスケ
ールＬＣスイッチのための段階状データライン充電およ
び放電を示し、（ｂ）は、ひとまとめにしたデータライ
ン抵抗Ｒｌにおける瞬間電力浪費を示す。
ールＬＣスイッチのための段階状データライン充電およ
び放電を示し、（ｂ）は、ひとまとめにしたデータライ
ン抵抗Ｒｌにおける瞬間電力浪費を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｍ 1/66 Ｈ０３Ｍ 1/66 Ｅ 1/74 1/74
Claims (21)
- 【請求項１】 パラレルデジタル入力信号を対応するア
ナログ出力電圧に変換するデジタル−アナログ変換器で
あって、 該デジタル入力信号を受けるように構成された入力と、 該対応するアナログ出力電圧を出力する出力と、 該入力および該出力に動作的に結合され、該出力電圧を
基準値から第１の値に移動し、続いて該基準値に戻す変
換手段と、を含み、 該第１の値の大きさが該デジタル入力信号の値に対応
し、該出力電圧が１つ以上の中間値を介して少なくとも
２段階で該基準値から該第１の値に移動され、該出力電
圧が１つ以上の中間値を介して少なくとも２段階で該第
１の値から該基準値に戻るように移動される、デジタル
−アナログ変換器。 - 【請求項２】 前記変換手段は、 前記出力電圧を前記基準値から第２の値に移動させ、該
基準値に戻るように更に機能し、 該第２の値の大きさは、前記デジタル入力信号の値また
は該デジタル入力信号の後の値に対応し、 該基準値に関して該第２の値は前記第１の値と反対の極
性であり、 該出力電圧は１つ以上の中間値を介して少なくとも２段
階で該基準値から該第２の値に移動され、該出力電圧は
１つ以上の中間値を介して少なくとも２段階で該第２の
値から該基準値に戻される、請求項１に記載のデジタル
−アナログ変換器。 - 【請求項３】 前記変換手段が前記出力電圧を前記第１
の値、前記第２の値、および前記基準値の間で移動する
処理を前記デジタル入力信号の異なる値に対して複数回
繰り返す、請求項２に記載のデジタル−アナログ変換
器。 - 【請求項４】 前記出力電圧の前記基準値は接地電圧で
ある、請求項１に記載のデジタル−アナログ変換器。 - 【請求項５】 前記入力が複数の２値で重みづけられた
コンデンサを含む、請求項１に記載のデジタル−アナロ
グ変換器。 - 【請求項６】 前記デジタル入力信号の最上位ビット
は、前記出力信号において前記段階を形成するために異
なる時間で充電または放電されるように構成された２つ
以上のコンデンサによって示される、請求項５に記載の
デジタル−アナログ変換器。 - 【請求項７】 前記出力電圧が前記２値で重みづけられ
た１つのコンデンサまたは複数のコンデンサを前記デジ
タル入力信号の前記最上位ビットに対応して異なる時間
で充電または放電することによって、前記段階において
他の２値で重みづけられたコンデンサの少なくともいく
つかから移動される、請求項５に記載のデジタル−アナ
ログ変換器。 - 【請求項８】 前記出力電圧は、ｎ段階で前記第１の値
から前記第２の値に移動され、前記２値で重みづけられ
たコンデンサはｎの非オーバーラップクロック信号によ
って制御されている、請求項５に記載のデジタル−アナ
ログ変換器。 - 【請求項９】 前記変換手段は、フィードバックコンデ
ンサが設けられたオペアンプを含み、該オペアンプが前
記２値で重みづけられたコンデンサと該フィードバック
コンデンサとの間で移動された電荷の量に従って前記出
力電圧を変更する、請求項５に記載のデジタル−アナロ
グ変換器。 - 【請求項１０】 各２値で重みづけられたコンデンサ
が、前記デジタル入力信号の対応するビットの値に従っ
てアクティベートされるそれぞれのビットスイッチによ
って基準電圧に接続される、請求項９に記載のデジタル
−アナログ変換器。 - 【請求項１１】 各ビットスイッチが直列で１つ以上の
基準スイッチに接続され、それら自身は並列に互いに接
続され、該基準スイッチは関連するクロック信号によっ
てアクティベートされ、対応する２値で重みづけられた
コンデンサと前記基準電圧との接続を制御する、請求項
１０に記載のデジタル−アナログ変換器。 - 【請求項１２】 各２値で重みづけられたコンデンサ
が、前記デジタル入力信号の対応するビットの値に従っ
てアクティベートされるそれぞれのビットスイッチによ
って基準電圧に接続される、請求項５に記載のデジタル
−アナログ変換器。 - 【請求項１３】 各ビットスイッチが直列で１つ以上の
基準スイッチに接続され、それら自身は並列に互いに接
続され、該基準スイッチは関連するクロック信号によっ
てアクティベートされ、対応する２値で重みづけられた
コンデンサと前記基準電圧との接続を制御する、請求項
１２に記載のデジタル−アナログ変換器。 - 【請求項１４】 各２値で重みづけられたコンデンサは
少なくとも１つの第２の供給スイッチによって第２の供
給電圧に接続され、該第２の供給スイッチのそれぞれは
関連するクロック信号に従ってアクティベートされる、
請求項１３に記載のデジタル−アナログ変換器。 - 【請求項１５】 前記基準スイッチおよび前記第２の供
給スイッチが、所与の固定された前記基準電圧の値およ
び第２の供給電圧の値、ならびに各前記ビットスイッチ
の所与の位置に対して、前記フィードバックコンデンサ
上の電荷が、第１の電荷値および第２の電荷値の中間に
ある第３の電荷値を介して、前記出力電圧の前記基準値
および前記第１の値にそれぞれ対応する第１の電荷値お
よび第２の電荷値の間を段階方式で変化するように、前
記クロック信号によって制御されている、請求項１４に
記載の方法。 - 【請求項１６】 各２値で重みづけられたコンデンサは
少なくとも１つの第２の供給スイッチによって第２の供
給電圧に接続され、該第２の供給スイッチのそれぞれは
関連するクロック信号に従ってアクティベートされる、
請求項５に記載のデジタル−アナログ変換器。 - 【請求項１７】アクティブマトリクス型液晶ディスプレ
イであって、 画素用スイッチを介してデータラインに接続された画素
電極がそれぞれに設けられた複数の画素であって、 該データラインのそれぞれは、パラレルデジタル入力信
号を対応するアナログ出力電圧に変換するデジタル−ア
ナログ変換器の出力と接続されている、画素と、 デジタル−アナログ変換器であって、 該デジタル入力信号を受けるように構成された入力と、 該対応するアナログ出力電圧を出力する出力と、 該入力と該出力とに動作的に結合され、該出力電圧を基
準値から第１の値に移動し、続いて該基準値に戻す変換
手段と、を含み、 該第１の値の大きさが該デジタル入力信号の値に対応
し、該出力電圧が１つ以上の中間値を介して少なくとも
２段階で該基準値から該第１の値に移動され、該出力電
圧が１つ以上の中間値を介して少なくとも２段階で該第
１の値から該基準値に戻るように移動される、デジタル
−アナログ変換器と、を含む、アクティブマトリクス型
液晶ディスプレイ。 - 【請求項１８】 パラレルデジタル入力信号を対応する
アナログ出力電圧に変換する方法であって、 該デジタル入力信号を受ける工程と、 該出力電圧を基準値から第１の値に移動し、続いて該基
準値に戻す工程と、を含み、 該第１の値の大きさは該デジタル入力信号の値に対応
し、該出力電圧が１つ以上の中間値を介して少なくとも
２段階で該基準値から該第１の値に移動され、該出力電
圧が１つ以上の中間値を介して少なくとも２段階で該第
１の値から該基準値に戻るように移動される、方法。 - 【請求項１９】 前記出力電圧を前記基準値から第２の
値に続いて移動し、該基準値に戻す工程を更に含み、 該第２の値の大きさは、前記デジタル入力信号の値また
は該デジタル入力信号の後の値に対応し、 該基準値に関して該第２の値は前記第１の値と反対の極
性であり、 該出力電圧は１つ以上の中間値を介して少なくとも２段
階で該基準値から該第２の値に移動され、該出力電圧は
１つ以上の中間値を介して少なくとも２段階で該第２の
値から該基準値に戻される、請求項１８に記載の方法。 - 【請求項２０】 前記出力電圧を前記第１の値、前記第
２の値、および前記基準値の間で移動させる工程は、前
記デジタル入力信号の異なる値に対して複数回繰り返さ
れる、請求項１９に記載の方法。 - 【請求項２１】 前記出力電圧の前記基準値が接地電圧
である、請求項１８から２０のいずれかに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9805354A GB2335320A (en) | 1998-03-14 | 1998-03-14 | Digital-to-analogue converters |
| GB9805354.9 | 1998-03-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11327487A true JPH11327487A (ja) | 1999-11-26 |
Family
ID=10828479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11065678A Pending JPH11327487A (ja) | 1998-03-14 | 1999-03-11 | デジタル―アナログ変換器、アクティブマトリクス型液晶ディスプレイおよびデジタル信号をアナログ信号に変換する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6271783B1 (ja) |
| JP (1) | JPH11327487A (ja) |
| KR (1) | KR100341068B1 (ja) |
| GB (1) | GB2335320A (ja) |
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| KR100424229B1 (ko) * | 2001-03-13 | 2004-03-25 | 가부시끼가이샤 도시바 | 디지털 아날로그 변환 회로, 표시 장치 및 디지털아날로그 변환 방법 |
| KR100427733B1 (ko) * | 2001-04-27 | 2004-04-28 | 가부시끼가이샤 도시바 | 표시 장치, 디지털 아날로그 변환 회로 및 디지털아날로그 변환 방법 |
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- 1999-03-13 KR KR1019990008532A patent/KR100341068B1/ko not_active IP Right Cessation
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