KR100427733B1 - 표시 장치, 디지털 아날로그 변환 회로 및 디지털아날로그 변환 방법 - Google Patents

표시 장치, 디지털 아날로그 변환 회로 및 디지털아날로그 변환 방법 Download PDF

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Abstract

본 발명의 신호선 구동 회로는, 디지털 화소 데이터를 래치하는 래치 회로와, 래치 회로의 래치 출력을 아날로그 영상 신호로 변환하는 D/A 변환기와, D/A 변환기로 변환된 아날로그 영상 신호를 증폭하는 AMP(17)와, AMP(17)에 의해 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로(18)를 갖고, AMP(17)는 종속 접속되는 홀수개의 인버터 IV1∼IV3과, 인버터의 단 사이와, 최초단의 인버터의 입력 단자와 최종단의 인버터의 출력 단자 사이에 각각 접속되는 캐패시터 소자 C4, C5, C6와, 최초단의 인버터 IV1에 전원 전압을 공급하는 제1 전원 공급선 XAVDD1과, 최초단 이외의 인버터에 전원 전압을 공급하는 제2 전원 공급선 XAVDD2를 갖는다. 최초단의 인버터만 전원 공급선을 분리함으로써, AMP(17)의 정밀도 향상을 도모할 수 있다.

Description

표시 장치, 디지털 아날로그 변환 회로 및 디지털 아날로그 변환 방법{DISPLAY DEVICE, DIGITAL ANALOG CONVERTING CIRCUIT AND DIGITAL ANALOG CONVERTING METHOD}
본 발명은, 디지털 화소 데이터를 아날로그 영상 신호로 변환하는 D/A 변환기, D/A 변환기의 출력을 증폭하는 증폭기 및 신호선 선택 회로를 화소 어레이부와 일체로 절연 기판 위에 형성하는 표시 장치와, 디지털 신호를 아날로그 신호로 변환하는 디지털 아날로그 변환 회로와, 디지털 아날로그 변환 방법에 관한 것이다.
화소 어레이부와 구동 회로를 동일한 유리 기판 위에 형성하는 액정 표시 장치의 개발이 활발히 행해지고 있다. 화소 어레이부와 구동 회로를 동일한 유리 기판에 형성함으로써, 액정 표시 장치 전체를 경량화할 수가 있어, 휴대 전화나 노트북형 컴퓨터 등의 휴대 기기의 표시 장치로서 폭넓게 이용할 수 있다.
이러한 종류의 구동 회로 일체형의 액정 표시 장치는, 유리 기판 위에 폴리실리콘 등으로 TFT를 형성하고, 이들 TFT(박막 트랜지스터)를 이용하여, 화소 어레이부와 구동 회로의 양자를 형성한다.
그러나, 유리 기판 위에 형성되는 TFT는, 동작 속도가 그다지 빠르지 않기 때문에, 구동 회로를 구성하기 위해서는 다양한 회로적인 연구가 필요하게 된다. 또한, 유리 기판 위에 특성이 균일한 TFT를 형성하는 것은 현 시점에서는 기술적으로 곤란하여, TFT의 특성의 차이에 의해, 표시 얼룩 등의 표시 품질의 저하가 발생될 우려가 있다.
또한, 화소 어레이부와 구동 회로를 동일한 유리 기판에 형성하면, 유리 기판의 면적에 대하여 상대적으로 화소 어레이부가 차지하는 비율이 작아져, 액연(額緣)이 커진다고 하는 문제가 있다.
도 47은 유리 기판 위에 폴리실리콘 TFT를 이용하여 구성된 종래의 DAC의 회로도로서, 특개평10-340072호 공보에 개시되어 있는 것이다. 도 47의 DAC는 디지털 신호의 각 비트의 값에 따라서 스위치 SW21, SW22의 한쪽을 온 상태로 한다. 이에 따라, 노드 A가 기준 전압 Vref또는 접지 전압이 된다. 처음에는 스위치 SW23은 오프 상태이며, 캐패시터 소자 C21에 축적된 전하는 캐패시터 소자 C22에 재배분된다. 이상의 처리를, 디지털 신호의 각 비트에 대하여 반복하여 행한다.
이 처리가 종료하면, 스위치 SW24, SW25는 오프 상태로 되고, 스위치 SW26, SW27은 온 상태로 된다. 이에 따라, 노드 B의 전압은 증폭기의 출력으로 전송되고, 부궤환 내의 캐패시터 소자 C23에 저장되어 있는 오프셋 전압이 동시에 강하된다.
이상의 처리에 의해, D/A 변환 후의 전압이 증폭기로부터 출력된다. D/A 변환 처리가 종료한 후에, 스위치 SW28가 온 상태로 되어, 신호선 기입이 행해진다.
도 47의 DAC는, 디지털 신호의 각 비트 마다 전하의 축적과 재배분을 행하기 때문에, D/A 변환에 시간이 걸려, 신호선의 기입 시간이 짧아진다. 따라서, 신호선이 원하는 전압까지 끝까지 올라갈 수 없거나, 또는 끝까지 내려 갈 수 없을 우려가 있어, 휘도 얼룩짐 등이 생겨 표시 품질이 나쁘게 된다.
또한, 도 47의 DAC와, 그 후단의 증폭기는, 신호선마다 필요하기 때문에, 소비 전력이 증대함과 함께, 회로의 점유 면적이 커져, 액연 사이즈를 작게 할 수 없게 된다.
본 발명의 목적은, 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는데있다.
또한, 본 발명의 다른 목적은, 액연을 작게 할 수 있는 표시 장치를 제공하는데 있다.
또한, 본 발명의 다른 목적은, 디지털 아날로그 변환에 요하는 시간을 단축할 수 있는 디지털 아날로그 변환 회로, 표시 장치 및 디지털 아날로그 변환 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은, 디지털 아날로그 변환 처리를 행하는 기간과 디지털 아날로그 변환을 행한 결과를 출력하는 기간이 일부 중첩하도록 하여, 디지털 아날로그 변환을 행한 결과를 출력하는 기간이 길어지도록 한 디지털 아날로그 변환 회로, 표시 장치 및 디지털 아날로그 변환 방법을 제공하는데 있다.
도 1은 액정 표시 장치의 제1 실시예의 개략 구성을 도시하는 블록도.
도 2는 신호선 구동 회로의 내부 구성을 도시하는 블록도.
도 3은 신호선 구동 회로 내의 DAC, AMP(17) 및 신호선 선택 회로(18)의 상세 구성을 도시하는 회로도.
도 4는 DAC의 동작 타이밍도.
도 5는 외부로부터 공급되는 전원 전압의 종류를 최초단의 인버터와 2단째 이후의 인버터로 분리하는 예를 도시한 도면.
도 6은 신호선 선택 회로(18)의 구체적 구성을 도시하는 회로도.
도 7은 신호선 선택 회로(18)의 변형예를 도시하는 회로도.
도 8은 프리차지 제어 회로의 구성을 도시하는 회로도.
도 9는 아날로그 스위치에 관통 보상용의 아날로그 스위치를 직렬 접속한 예를 도시하는 회로도.
도 10은 AMP 내에 위상 보상용의 캐패시터 소자를 형성한 예를 도시하는 회로도.
도 11은 도 10의 변형예를 도시하는 회로도.
도 12는 도 10의 다른 변형예를 도시하는 회로도.
도 13은 도 12의 변형예를 도시하는 회로도.
도 14는 AMP(17)의 전원 배선 패턴을 공통 전극과 중첩되도록 배치하는 예를 도시한 도면.
도 15는 AMP(17) 내의 캐패시터 소자를 공통 전극과 중첩되도록 배치하는 예를 도시한 도면.
도 16은 유리 기판(2) 위의 공통 전위 공급단으로부터의 합성 저항을 도시한 도면.
도 17은 보조 용량 전위 공급단으로부터의 합성 저항을 도시한 도면.
도 18의 (a)는 AMP의 게인 특성을 도시한 도면이며, 도 18의 (b)는 상보형 인버터를 이용한 AMP의 게인 특성을 도시한 도면.
도 19는 귀환 경로 상의 아날로그 스위치를 최초단의 인버터의 입력 용량의 근방에 배치하는 예를 도시한 도면.
도 20은 신호선 구동 회로의 제10 실시예의 회로도.
도 21은 본 실시예의 액정 표시 장치 내의 각부의 전압 레벨을 도시한 도면.
도 22는 전원 전압측과 접지 전압측의 마진을 도시한 도면.
도 23은 신호선 구동 회로의 제11 실시예의 회로도.
도 24는 제12 실시예의 신호선 구동 회로 내의 AMP의 회로도.
도 25는 제13 실시예의 신호선 구동 회로 내의 AMP와 신호선 선택 회로의 회로도.
도 26은 위상 여유가 변화하는 모습을 도시한 도면.
도 27은 제14 실시예의 신호선 구동 회로 내의 AMP의 회로도.
도 28은 제15 실시예의 신호선 구동 회로 내의 AMP의 회로도.
도 29의 (a)는 제16 실시예의 신호선 구동 회로 내의 AMP의 회로도이며, 도 29의 (b)는 종래의 AMP의 회로도.
도 30a는 본 실시예의 AMP(17)의 동작 타이밍도이며, 도 30b는 비교를 위해 도시한 도 25의 AMP(17)의 동작 타이밍도.
도 31은 AMP(17)의 주변 회로도.
도 32는 도 31의 회로의 동작 타이밍도.
도 33은 도 2의 전원 IC에 포함되는 승압 회로의 일례를 도시하는 회로도.
도 34는 전원 IC의 기능을 설명하는 도면.
도 35는 외부 전원 전압 VDD, 전원 전압 XAVDD, 분압 저항 래더로 생성되는 기준 전압 최대값 REFH, 기준 전압 최소값 REVL의 전압 레벨의 관계를 도시한 도면.
도 36은 AMP 내의 인버터의 전원선 및 접지선에 접속되는 저항을 설명하는 도면.
도 37은 AMP 출력의 수속 시간을 설명하는 도면.
도 38은 최초단의 인버터의 게이트 폭 W1과 2단째의 인버터의 게이트 폭 W2를 같게 하고, 2단째의 인버터의 게이트 폭 W2와 3단째의 인버터의 게이트 폭 W3과의 비 W2/W3을 변화시켰을 때에, AMP(17)의 출력의 수속 시간이 어떻게 변화하는 가를 도시한 도면.
도 39는 도 3의 AMP의 부분의 레이아웃도.
도 40은 제20 실시예에서의 저온 폴리실리콘 TFT 어레이 기판의 레이아웃 도.
도 41은 신호선 구동 회로의 개략 구성도.
도 42는 DAC(16)과 AMP(17)의 상세 구성을 도시하는 회로도.
도 43은 DAC(16)의 동작 타이밍도.
도 44는 본 실시예의 신호선 구동 회로(5)의 동작 타이밍도.
도 45는 H 공통 반전 구동의 일례를 도시한 신호선 구동 회로의 회로도.
도 46은 차동 증폭기를 갖지 않은 AMP에 접속되는 DAC의 회로도.
도 47은 유리 기판 위에 폴리실리콘 TFT를 이용하여 구성된 종래의 DAC의 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 화소 어레이부
2 : 유리 기판
3 : 컨트롤러 IC
4 : 전원 IC
5 : 신호선 구동 회로
6 : 주사선 구동 회로
7 : 타이밍 회로
11 : 시프트 레지스터
12 : 데이터 버스
13 : 샘플링 래치
14 : 로드 래치
15 : 전압 선택 회로
16 : D/A 변환기(DAC)
17 : 증폭기(AMP)
18 : 신호선 선택 회로
19 : 타이밍 제어 회로
20 : 분압 저항 래더
21 : 데이터 분배 회로
22 : 프리차지 제어 회로
23 : 공통 전극
31 : 제1 증폭부
32 : 제2 증폭부
상기한 목적을 달성하기 위해서, 본 발명에 따른 표시 장치는 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 주사선을 구동하는 주사선 구동 회로와, 상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로를 구비하고, 상기 신호선 구동 회로는, 아날로그 영상 신호를 증폭하는 증폭기와, 상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로를 갖고, 상기 증폭기는 종속 접속되는 홀수개의 인버터와, 상기 인버터의 단 사이와, 최초단의 상기 인버터의 입력 단자와 최종단의 상기 인버터의 출력 단자 사이에 각각 접속되는 제1 캐패시터 소자와, 최초단의 상기 인버터에 전원 전압을 공급하는 제1 전원 공급선과, 최초단 이외의 상기 인버터에 전원 전압을 공급하는 제2 전원 공급선을 갖는다.
또한, 표시 장치는 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 주사선을 구동하는 주사선 구동 회로와, 상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로를 구비하고, 상기 신호선 구동 회로는 아날로그 영상 신호를 증폭하는 증폭기와, 상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로를 갖고, 상기 신호선 선택 회로는 각 신호선마다, 병렬 접속된 복수의 아날로그 스위치를 갖고, 동일한 신호선에 대응하는 상기 복수의 아날로그 스위치는, 동일 방향으로 온/오프 제어된다.
또한, 표시 장치는 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 절연 기판 위에 형성되는 아날로그 스위치와, 적어도 일부의 상기 아날로그 스위치의 각각에 직렬 접속되고, 대응하는 아날로그 스위치와는 역방향으로 온/오프 제어되는 관통 보상용 아날로그 스위치를 구비하고, 상기 관통 보상용 아날로그 스위치는, 병렬 접속된 pMOS 트랜지스터(5)와 nMOS 트랜지스터를 갖고, 양 트랜지스터의 소스/드레인 간은 단락된다.
또한, 표시 장치는 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 주사선을 구동하는 주사선 구동 회로와, 상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로를 구비하고, 상기 신호선 구동 회로는 아날로그 영상 신호를 증폭하는 증폭기와, 상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로를 갖고, 상기 증폭기는 전원선 및 접지선과, 종속 접속되는 3개의 인버터와, 상기 인버터와 상기 전원선 사이에 형성되는 저항 소자와, 상기 인버터와 상기 접지선 사이에 형성되는 저항 소자와, 최초단의 상기 인버터의 입력 단자와 최종단의 상기 인버터의 출력 단자 사이에 접속되는 제1 캐패시터 소자와, 상기 최초단의 인버터에 형성되고, 최초단의 인버터의 입출력 단자 사이를 단락할지의 여부를 전환할 수 있는 전환 회로와, 2단째의 상기 인버터의 입출력 단자 사이에 삽입되는 위상 보상 임피던스 소자를 갖는다.
또한, 표시 장치는 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 주사선을 구동하는 주사선 구동 회로와, 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로를 갖는 절연 기판과, 상기 절연 기판 위에 대향 배치되어 공통 전극이 형성되는 대향 기판을 구비하고, 상기 신호선 구동 회로는 아날로그 영상 신호를 증폭하는 증폭기와, 상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로를 갖고, 상기 증폭기는, 종속 접속된 홀수개의 인버터를 갖고, 표시 소자의 전압-휘도 특성 곡선의 기울기가 최대가 되는 전압 부근에서, 각 인버터의 게인을 최대로 한다.
또한, 표시 장치는, 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기주사선을 구동하는 주사선 구동 회로와, 상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로를 구비하고, 상기 신호선 구동 회로는, 아날로그 영상 신호를 증폭하는 증폭기와, 상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로를 갖고, 상기 증폭기는, 종속 접속되는 (2n+1)단 (단, n은 1 이상의 정수)의 인버터와, 상기 (2n+1)단의 인버터의 단 사이와, 최초단의 상기 인버터의 입력 단자 및 최종단의 상기 인버터의 출력 단자의 사이에 각각 접속되는 캐패시터 소자를 갖고, 2단째로부터 2n단째까지의 상기 인버터를 구성하는 각 트랜지스터의 사이즈가 최종단의 상기 인버터를 구성하는 트랜지스터의 사이즈 이상이고, 또한 최초단의 상기 인버터를 구성하는 각 트랜지스터의 사이즈가 2단째의 상기 인버터를 구성하는 트랜지스터의 사이즈 이하이다.
또한, 표시 장치는, 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 주사선을 구동하는 주사선 구동 회로와, 상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로를 구비하고, 상기 신호선 구동 회로는, 아날로그 영상 신호를 증폭하는 증폭기와, 상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로를 갖고, 상기 증폭기는, 전원선 및 접지선과, 종속 접속되는 (2n+1)단 (단, n은 1 이상의 정수)의 인버터와, 상기(2n+1)단의 인버터의 단 사이와, 최초단의 상기 인버터의 입력 단자 및 최종단의 상기 인버터의 출력 단자 사이에 각각 접속되는 캐패시터 소자와, 전원선과, 상기 홀수개의 인버터 각각에 접속되는 복수의 임피던스 소자를 갖고, 2단째로부터 2n단째까지의상기 인버터에 각각 접속되는 상기 임피던스 소자의 임피던스 값이 최종단의 상기 인버터에 접속되는 상기 임피던스 소자의 임피던스 값 이하이고, 또한 최초단의 상기 인버터에 접속되는 상기 임피던스 소자의 임피던스 값이 2단째의 상기 인버터에 접속되는 상기 임피던스 소자의 임피던스값 이상이다.
또한, 표시 장치는, 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 주사선을 구동하는 주사선 구동 회로와, 상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로를 구비하고, 상기 신호선 구동 회로는, 디지털 화소 데이터를 래치하는 래치 회로와, 상기 래치 회로의 래치 출력을 아날로그 영상 신호로 변환하는 D/A 변환기와, 상기 D/A 변환기로 변환된 아날로그 영상 신호를 증폭하는 증폭기와, 상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로를 갖고, 상기 증폭기는, 종속 접속되는 (2n+1)단(단, n은 1 이상의 정수)의 인버터와, 상기 (2n+1)단의 인버터의 단 사이와, 최초단의 상기 인버터의 입력 단자와 최종단의 상기 인버터의 출력 단자 사이에 각각 접속되는 캐패시터 소자를 갖고, 상기 (2n+1)단의 인버터 각각은, 제1 및 제2 전원 단자를 갖고, 상기 제1 및 제2 전원 단자 중 적어도 한쪽에는, 상기(2n+1)단의 인버터 각각마다 각기 다른 기준 전압이 공급되고, 2단째로부터 2n단째까지의 상기 인버터 각각의 상기 제1 및 제2 전원 단자 중 적어도 한쪽에 공급되는 기준 전압은 최종단의 상기 인버터의 상기 제1 및 제2 전원 단자 중 적어도 한쪽에 공급되는 기준 전압 이상이고, 또한 최초단의 상기 인버터의 상기 제1 및 제2 전원 단자 중 적어도 한쪽에 공급되는 기준 전압은 2단째의 상기 인버터의 상기 제1 및 제2 전원 단자 중 적어도 한쪽에 공급되는 기준 전압 이하이다.
또한, 표시 장치는, 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 주사선을 구동하는 주사선 구동 회로와, 상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로를 구비한 표시 장치에 있어서, 상기 신호선 구동 회로는, 아날로그 영상 신호를 증폭하는 증폭기와, 상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하여 신호선 기입을 행하는 신호선 선택 회로를 갖고, 상기 증폭기는, 각각이 하나 이상의 인버터로 구성되며, 상호 병렬 접속되는 복수의 제1 증폭부와, 종속 접속되는 복수의 인버터로 이루어지는 제2 증폭부와, 상기 복수의 제1 증폭부 중 어느 하나를 순으로 선택하고, 선택한 제1 증폭부의 출력을 상기 제2 증폭부의 최초단의 인버터에 공급함과 함께, 상기 제2 증폭부의 출력을 상기 선택된 제1 증폭부의 최초단의 인버터의 입력측으로 귀환시켜 폐루프를 형성하는 선택부와, 상기 폐루프 내의 각 인버터의 단 사이에 각각 접속되는 복수의 캐패시터 소자를 갖고, 상기 증폭기는, 상기 신호선 선택 회로가 신호선 기입을 행하고 있는 동안에, 다음에 기입을 행할 신호선에 대응하는 아날로그 영상 신호를 증폭한다.
또한, 표시 장치는, 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 주사선을 구동하는 주사선 구동 회로와, 상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로와, 외부로부터 공급되는 제1 전원 전압에 기초하여, 상기 제1 전원 전압의 대략 정수배의 전압 레벨을 갖는 제2 전원 전압을 생성하는 전원 전압 생성 회로를 구비하고, 상기 신호선 구동 회로는, 아날로그 영상 신호를 증폭하는 증폭기와, 상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하여 신호선 기입을 행하는 신호선 선택 회로를 갖고, 상기 증폭기는, 상기 제2 전원 전압으로써 구동된다.
또한, 제1 기준 전압과, 이 제1 기준 전압보다도 전압 레벨이 낮은 제2 기준 전압에 기초하여, n(n은 2 이상의 정수) 비트의 디지털 신호에 대응하는 전압을 출력하는 디지털 아날로그 변환 회로는, 상기 디지털 신호의 최상위 비트 이외의 각 비트의 값에 따른 전하를 축적할 수 있는 제1 캐패시터 소자와, 상기 제1 캐패시터 소자와의 사이에서 축적를 재배분할 수 있는 제2 캐패시터 소자와, 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 축적할 수 있는 제3 캐패시터 소자와, 상기 디지털 신호의 최상위 비트 이외의 각 비트의 값에 따른 전하를 순으로 상기 제1 캐패시터 소자에 축적하고, 상기 제2 캐패시터 소자와의 사이에서 축적 전하의 재배분을 행하는 처리를 상기 디지털 신호의 최상위 비트 이외의 각 비트 마다 반복하여 행함과 함께 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후, 상기 제2 캐패시터 소자와 상기 제3 캐패시터 소자 간에 축적 전하의 재배분을 행하기 전하 제어 회로를 구비한다.
또한, 표시 장치는, 신호선 및 주사선의 교점 부근에 배치된 복수의 스위칭 소자와, 신호선을 구동하는 신호선 구동 회로와, 주사선을 구동하는 주사선 구동회로를 구비하고, 상기 신호선 구동 회로는, 화소 정보를 나타내는 디지털 신호를 아날로그 신호로 변환하는 상술된 디지털 아날로그 변환 회로를 갖고, 상기 디지털 아날로그 변환 회로의 출력은, 대응하는 신호선에 공급된다.
이하, 본 발명에 따른 디지털 아날로그 변환 회로, 표시 장치 및 디지털 아날로그 변환 방법에 대하여, 도면을 참조하면서 구체적으로 설명한다.
〈제1 실시예〉
도 1은 본 발명에 따른 표시 장치의 제1 실시예의 개략 구성을 도시하는 블록도로서, 액정 표시 장치의 블록 구성을 도시하고 있다. 도 1의 액정 표시 장치는, 화소 어레이부(1)와 구동 회로가 일체로 형성된 유리 기판(2)을 구비하고 있다. 이 유리 기판(2)는, 도시를 생략한 대향 기판과 대향 배치되며, 사이에 액정층을 삽입하여 밀봉된다.
도 1의 유리 기판(2)과는 별개로, 구동 회로에 디지털 영상 신호와 제어 신호를 송출하는 컨트롤러 IC(3)와 전원 전압을 공급하는 전원 IC(4)를 실장한 기판이 형성되고, 이들 기판끼리는 플렉시블 프린트 기판 등에 의해 접속된다.
도 1의 유리 기판(2) 위에는, 신호선과 주사선이 배열되어 형성되고 신호선과 주사선의 각 교점 부근에 화소 TFT가 형성된 화소 어레이부(1)와, 신호선을 구동하는 신호선 구동 회로(5)와, 주사선을 구동하는 주사선 구동 회로(6)가 형성되어 있다.
신호선 구동 회로(5)는, 스타트 펄스를 순서대로 시프트시키는 시프트 펄스를 생성하는 시프트 레지스터(11)와, 디지털 화소 데이터를 공급하는 데이터버스(12)와, 시프트 펄스에 동기시켜 디지털 화소 데이터를 순차로 래치하는 샘플링 래치(13)와, 샘플링 래치(13)의 래치 출력을 통합하여 동일 타이밍에서 래치하는 로드 래치(14)와, 디지털 화소 데이터의 상위측 비트 열에 기초하여 기준 전압을 선택하는 전압 선택 회로(15)와, 선택된 기준 전압에 기초하여 디지털 화소 데이터의 하위측 비트열을 D/A 변환하는 D/A 변환기(이하, DAC: 16)와, D/A 변환된 아날로그 영상 신호를 증폭하는 증폭기(이하, AMP: 17)와, AMP(17)의 출력을 어느 신호선에 공급할지를 전환 제어하는 신호선 선택 회로(18)와, 타이밍 제어 회로(19)를 갖는다.
도 2는 신호선 구동 회로(5)의 내부 구성을 도시하는 블록도가다. 도 2의 데이터 분배 회로(21)는, 도 1의 시프트 레지스터(11)와 데이터 버스(12)에 대응한다. 또한, 도 2에서는, DAC(16)와 AMP(17)를 통합하여 하나의 블록으로 표시하고 있다.
분압 저항 래더(20)는, 전원 IC(4)로부터 공급된 3종류의 기준 전압 REF1, Vm, REF2에 기초하여 9종류의 기준 전압 V1∼V9를 생성하고, 생성한 기준 전압 V1∼V9를 전압 선택 회로(15)로 공급한다. 전압 선택 회로(15)는, 디지털 화소 데이터 상위 3비트에 기초하여, 기준 전압 V1∼V9 중에서 2종류의 기준 전압 Vr1, Vr2를 선택하여 출력한다.
DAC(16)는, 전압 선택 회로(15)로부터 출력된 기준 전압 Vr1, Vr2를 이용하여, 디지털 화소 데이터의 하위 3비트에 따른 전압을 생성한다. DAC(16)에서 생성된 전압은 AMP(17)로 증폭된 후, 신호선 선택 회로(18)에 공급된다.
신호선 선택 회로(18)는, AMP(17)로부터의 전압을 대응하는 신호선에 공급하기 전에, 신호선의 프리차지를 행한다. 프리차지 전압으로서, 전원 IC(4)로부터 공급되는 기준 전압 Vm이 이용된다. 보다 구체적으로는, 도 8에 도시한 바와 같은 구성의 회로를 이용하여 프리차지를 행한다.
도 3은 신호선 구동 회로(5) 내의 DAC(16), AMP(17) 및 신호선 선택 회로(18)의 상세 구성을 도시하는 회로도가다. 도시한 바와 같이, DAC(16)는, 전압 선택 회로(15)로부터 공급된 기준 전압 Vr1, Vr2에 기초하여 D/A 변환을 행한다.
DAC(16)는, 캐패시터 소자 C1∼C3과, 캐패시터 소자 C1∼C3의 전하 재배분을 행하는 아날로그 스위치 S1a∼S1c, S2, S3a, S3b, S4와, 디지털 화소 데이터의 하위 3비트의 논리에 따라서 온/오프 제어되는 아날로그 스위치 S5, /S5, S6, /S6, S7, /S7을 갖는다. 이 밖에, DAC(16)와 AMP(17)에 의해 공용되는 캐패시터 소자 C6이 형성되어 있다. 이 캐패시터 소자 C6은, D/A 변환 동작의 과정에서도 이용되고, AMP(17)의 최초단 인버터의 동작 제어에도 이용된다.
도 4는 DAC(16)의 동작 타이밍도이다. 우선, 시각 T1일 때에, 디지털 화소 데이터의 하위 3비트에 따라서 아날로그 스위치 S5∼S7이 온/오프하고, 또한 아날로그 스위치 S1a∼S1c가 온 상태로 된다. 이에 따라, 디지털 화소 데이터의 하위 2비트에 따른 전하가 캐패시터 소자 C1과 C3에 축적된다. 예를 들면, 아날로그 스위치 S6이 온 상태인 경우에는, 전압 Vr2에 따른 전하가 캐패시터 소자 C1에 축적되고, 아날로그 스위치 /S6이 온 상태인 경우에는, 전압 Vr1에 따른 전하가 캐패시터 소자 C1에 축적된다. 또한, 아날로그 스위치 S7이 온 상태인 경우에는, 전압 Vr2에 따른 전하가 캐패시터 소자 C3에 축적되고, 아날로그 스위치 /S7이 온 상태인 경우에는, 전압 Vr1에 따른 전하가 캐패시터 소자 C3에 축적된다. 한편, 캐패시터 소자 C2에는, 항상 전압 Vr1에 따른 전하가 축적된다.
그 후, 시각 T2가 되면, 아날로그 스위치 S2가 온 상태로 되어, 캐패시터 소자 C1, C2 사이에서 전하의 재배분이 행해진다. 그 후, 시각 T3이 되면, 아날로그 스위치 S3a, S3b가 온 상태로 되어, 캐패시터 소자 C2, C3 사이에서 전하의 재배분이 행해지며, 캐패시터 소자 C6에는 3비트째에 따른 전하가 축적된다. 그 후, 시각 T4가 되면, 아날로그 스위치 S4가 온 상태로 되어, 캐패시터 소자 C2와 캐패시터 소자 C6의 각각에 축적되어 있던 전하가 재배분된다. 이렇게 하여 하위 3비트에 기초한 D/A 변환이 완료되어, 원하는 아날로그 전압 Vout이 캐패시터 소자 C6의 좌단에 축적된다. 또한, 시각 T3 이후에는, AMP(17)와 신호선 사이의 아날로그 스위치(18)는 전부 오프 상태로 되고, 아날로그 스위치 S9, S10, S11이 온 상태로 되어 IV1∼IV3의 입출력을 단락한다. 용량 C4∼C6의 우단에는, IV1∼IV3의 동작 임계값 전압이 축적된다. 시각 T5가 되면, 아날로그 스위치 S9∼S11은 오프 상태로 되고 스위치 S8과 아날로그 스위치(18) 내의 하나가 온 상태로 되어, 신호선 전압을 아날로그 전압 Vout과 동일하게 하는 기입 동작을 행한다. AMP(17)는 신호선 전압을 피드백하는 스위치 S8에 의해, 용량 C6의 좌단의 전압이 상기 아날로그 전압 Vout과 동일하게 되는 방향의 전압 기입을 신호선에 대하여 행하도록 동작한다.
그 후, 시각 T5 이후에는, 시각 T1∼T4에서와 마찬가지의 동작이 반복된다.
AMP(17)는, 도 3에 도시한 바와 같이, 종속 접속되는 3개의 인버터 IV1, IV2, IV3과, 인버터 IV1∼IV3의 단 사이에 삽입된 캐패시터 소자 C4, C5와, 최종단의 인버터 IV3과 최초단의 인버터 IV1 사이에 직렬 접속된 아날로그 스위치 S8 및 캐패시터 소자 C6과, 각 인버터 IV1∼IV3의 입출력 단자 사이에 삽입된 아날로그 스위치 S9∼S11을 갖는다.
AMP(17) 내의 3단의 인버터 IV1∼IV3에는 각각 전원 전압 XAVDD와 접지 전압 XAVSS가 공급되지만, 본 실시예에서는 도 3에 도시한 바와 같이, 최초단의 인버터 IV1의 전원 공급선 L1과 2단째 이후의 인버터 IV2, IV3의 전원 공급선 L2를 분리하고 있다. 구체적으로는, 최초단의 인버터 IV1에는, 저항 소자 R1, R2를 통해 각각 전원 전압 XAVDD와 접지 전압 XAVSS를 공급하는 데 대하여, 2단째 이후의 인버터 IV2, IV3에는, 저항을 R3, R4를 통해 각각 전원 전압 XAVDD와 접지 전압 XAVSS를 공급한다.
이와 같이, 최초단의 인버터 IV1만 전원 공급선을 따로 분리하는 이유는, 최초단의 인버터 IV1가 AMP(17)의 정밀도에 크게 영향을 미치기 때문이다.
또, 최초단의 인버터 IV1만 전원 공급선을 따로 분리하는 구체적인 회로 구성은, 도 3에 나타낸 것에 한정되지 않는다. 예를 들면, 도 5는 외부로부터 공급되는 전원 전압의 종류를 최초단의 인버터 IV1과 2단째 이후의 인버터 IV2, IV3으로 분리하는 예를 도시하고 있다. 도 5의 경우, 최초단의 인버터 IV1에는, 전원 전압 XAVDD1가 저항 R1을 통해 공급됨과 함께, 접지 전압 XAVSS1이 저항 R2를 통해 공급된다. 한편, 2단째 이후의 인버터 IV2, IV3에는, 전원 전압 XAVDD1이 저항 R3을 통해 공급됨과 함께, 접지 전압 XAVSS1이 저항 R4를 통해 공급된다.
AMP(17)의 2단째의 인버터 IV2의 입출력단에 접속된 캐패시터 소자 C7은, 발명자가 시행 착오 끝에, AMP의 동작을 안정화시키는 수단으로서 발견한 중요한 임피던스 소자의 한 형태이다. 이 캐패시터 소자 C7은, 위상 보상을 위한 임피던스 소자이며, 그 상세는 후술한다. 캐패시터 소자 C7은 명시적으로 형성하지 않더라도 회로 레이아웃에 따라서는 기생 용량으로서 비명시적으로 용량 형성되어, 명시적인 위상 보상 용량을 형성하지 않아도 되는 경우도 생각되지만, C7의 값을 0으로 하면 홀수단의 인버터가 루프 형상으로 종속 접속되어 매우 발진을 일으키기 쉬운 회로로 되어 버려, 도저히 표시 장치의 증폭기 회로의 사용을 할 수 없게 된다.
도 5의 경우에도, 도 3과 마찬가지로, AMP(17) 내의 최초단의 인버터 IV1의 전원 공급선을, 다른 인버터 IV2, IV3의 전원 공급선과 분리하기 때문에, AMP(17)의 정밀도를 향상시킬 수 있다.
또, 도 5에서는 간략화를 위해, AMP(17) 내의 각 인버터 IV1∼IV3의 입출력 단자 사이의 아날로그 스위치를 생략하고 있다.
또한, 도 3에 도시하는 저항 소자 Rm과 캐패시터 소자 Cm은 모듈 위(실장 기판)에 있고, R1∼R4는 절연 기판 위에 있다.
캐패시터 소자 Cm은 전원 전압 XAVDD, XAVSS를 안정화하고, 저항 소자 Rm, R 1∼R4는 AMP(17)를 구성하는 인버터로 V1, IV2, IV3에 대전류가 흐르는 것을 막아, 소비 전력의 증가를 억제한다. 또한, AMP(17)의 발진을 막아, 표시 불량의 발생을 억제한다.
〈제2 실시예〉
신호선 구동 회로(5) 내의 신호선 선택 회로(18)는, TFT로 이루어지는 아날로그 스위치로 구성되지만, TFT의 특성의 변동에 의해, 아날로그 스위치의 온 저항이 변동하여, AMP에 의한 신호선의 구동 속도가 변동되어 표시 얼룩짐을 초래할 우려가 있다.
또한, 국소적인 Vth변동이 발생한 경우, 특정 아날로그 스위치의 온 저항이 지나치게 작아져, 홀수단의 종속 접속 인버터의 루프가 무부하 상태에 가까와져, AMP의 발진을 야기하여, 선 결함을 초래할 우려도 있다.
그래서, 도 6의 (a)에 도시한 바와 같이, 각 신호선마다, 2개의 아날로그 스위치 S21, S22를 병렬 접속하여 신호선 선택 회로(18)를 구성하여도 된다. 이 경우, 어떤 신호선에 접속된 신호선 선택 회로(18)의 회로도는, 도 6의 (b)에 도시한 바와 같이, pMOS 트랜지스터와 nMOS 트랜지스터로 이루어지는 아날로그 스위치 S21, S22가 병렬 접속된 구성이 된다.
이와 같이, 아날로그 스위치 S21, S22를 병렬 접속하여 신호선 선택 회로(18)를 구성함으로써, 병렬 접속된 2개의 아날로그 스위치 S21, S22 중 한쪽이국소적인 Vth변동에 의해 충분한 온 상태로 되지 않더라도 다른 쪽이 온 상태로 되면 신호선 기입이 행해지기 때문에, 앞에서 설명한 표시 불량을 초래할 확률을 저감할 수 있다. 따라서, 아날로그 스위치의 특성의 변동의 영향을 받기 어렵게 된다. 또한, 한쪽의 아날로그 스위치가 불량이 되어 정상적으로 기능하지 않더라도, 다른 쪽의 아날로그 스위치에 의해 신호선 기입을 행할 수 있기 때문에, 제조 상의 수율이 향상된다.
또한, 레이아웃의 제약이 없을 경우, 3개 이상으로 병렬화하면 더욱 효과적이다.
〈제3 실시예〉
신호선 선택 회로(18)를 구성하는 아날로그 스위치의 온 저항을 균일화하는 것은 기술적으로 곤란하다. 그래서, 도 7에 도시한 바와 같이, 신호선 선택 회로(18)와 신호선 사이에 저항 소자 R5를 삽입하여, 신호선 선택 회로(18) 내의 아날로그 스위치의 온 저항의 영향을 받기 어렵게 하는 방법이 생각된다. 이 경우, 저항 소자 R5의 저항값은, 신호선 선택 회로(18) 내의 아날로그 스위치의 온 저항보다도 큰 값으로 설정하는 것이 바람직하다. 이에 따라, AMP(17) 측으로부터 신호선 측으로의 임피던스가 저항 소자 R5의 저항값에 의존하게 되어, 신호선 선택 회로(18) 내의 아날로그 스위치의 온 저항에 무관하게 되기 때문에, 신호선의 기입 타이밍의 어긋남을 저감시킬 수 있다.
또한, 저항 소자 R5의 일단에, 도 8에 도시한 바와 같이 프리차지 제어회로(22)를 접속하여도 된다. 도 8의 프리차지 제어 회로(22) 내의 아날로그 스위치는, AMP(17)의 출력에 기초하여 신호선의 기입을 행하기 전에 온 상태로 하여 신호선의 프리차지(예비 기입)를 행한다. 이와 같이, 신호선 기입을 행하기 전에, 신호선의 프리차지를 행함으로써, 신호선의 기입에 요하는 시간을 단축할 수 있다.
또한, 프리차지 제어 회로(22) 내의 아날로그 스위치의 사이즈를 신호선 선택 회로(18) 내의 아날로그 스위치의 사이즈보다도 작게 함으로써, 프리차지 전원으로부터의 누설 전류를 저감시킬 수 있다.
반대로, 프리차지 제어 회로(22) 내의 아날로그 스위치의 사이즈를 신호선 선택 회로(18) 내의 아날로그 스위치의 사이즈보다도 크게 함으로써, 신호선 기입에 요하는 시간을 보다 단축할 수 있다.
〈제4 실시예〉
신호선 구동 회로(5) 내의 각부에서 이용되는 아날로그 스위치는 통상, 도 9 의 (a)에 도시한 바와 같이, nMOS 트랜지스터와 pMOS 트랜지스터를 병렬 접속한 구조로 되어 있다. 그런데, 이러한 구조의 경우, 아날로그 스위치가 온 상태로부터 오프 상태로 변화했을 때에, 아날로그 스위치의 게이트/소스 간 용량에 축적된 전하가 부하 용량에 유입되어, 아날로그 스위치의 출력 전압이 변동한다고 하는 문제가 있다.
여기서, 아날로그 스위치가 온 상태일 때의 pMOS 트랜지스터 및 nMOS 트랜지스터의 각 게이트/소스 간 용량을 각각 Cgsp(ON), Cgsn(ON)으로 하고, 아날로그 스위치가 오프일 때의 pMOS 트랜지스터 및 nMOS 트랜지스터의 각 게이트/소스 간 용량을 각각 Cgsp(OFF), Cgsn(OFF)으로 하면, 아날로그 스위치의 출력 전압의 변동량 ΔV는, 이하의 수학식 1로 나타낸 바와 같다.
예를 들면, 신호선 선택 회로(18) 내의 아날로그 스위치의 출력 전압이 변동하면, 신호선의 기입 전압이 변동하게 되어, 표시 품질에 악영향을 미친다. 이것은 도 3에 도시한 DAC(16)의 캐패시터 소자 C1∼C3 등의 용량에 연결되는 스위치에도 영향을 미친다.
그래서, 본 실시예에서는, 신호선 구동 회로(5) 내의 적어도 일부의 아날로그 스위치에 대해서는, 도 9의 (b)에 도시한 바와 같이, 본래의 아날로그 스위치 S 23에 관통 보상용의 아날로그 스위치 S24를 직렬 접속한다. 이 관통 보상용의 아날로그 스위치 S24는, pMOS 트랜지스터와 nMOS 트랜지스터를 병렬 접속하고, 양 트랜지스터의 소스-드레인 단자를 단락한 구조로 되어 있다. 관통 보상용의 아날로그 스위치 S24는, 본래의 아날로그 스위치 S23과는 역방향으로 온/오프 제어된다.
도 9의 (b)와 같은 관통 보상용의 아날로그 스위치 S24를 형성함으로써, 본래의 아날로그 스위치 S23이 온 상태에서 오프 상태로 변화할 때에, 본래의 아날로그 스위치 S23 내의 트랜지스터의 게이트/소스 간 용량에 축적된 전하가 관통 보상용의 아날로그 스위치 S24로 전송된다. 따라서, 본래의 아날로그 스위치 S23을 온/오프 상태로 하여도, 그 출력 전압의 변동은 표시에 영향을 주지 않을 정도로 매우 작아진다.
〈제5 실시예〉
제5 실시예는, DAC(16)의 출력을 증폭하는 AMP(17)를 구성하는 2단째의 인버터 IV2의 입출력 단자 사이에, 도 10 내지 도 12에 도시한 바와 같은 위상 보상 소자를 배치한 것을 특징으로 한다. 이러한 위상 보상 소자를 배치함으로써, 위상 보상(신호의 전파 속도의 적절한 조정)이 행해져서, AMP(17)의 발진 방지 및 링잉(ringing) 방지를 도모할 수 있다.
여기서, 발진이란, AMP(17)의 출력 전압이 원하는 전위의 아래위로 진동하게 되어, 수속하지 않게 되는 것을 말한다. 이 발진은, 종속 접속된 홀수단의 인버터 루프의 신호 전파 속도가 과도하게 빨라, AMP(17)의 출력이 진동하여, 그대로 신호선에 전파하게 됨에 따라 발생된다. 예를 들면, Vth의 절대값이 작아져, 각 인버터의 부하 구동 능력이 과도하게 높아지는 경우 등에 발생된다.
한편, 링잉이란, 원하는 값으로의 수속 속도가 과도하게 늦어지는 것을 말한다. 종속 접속된 홀수단의 인버터 루프의 신호 전파 속도가 과도하게 늦어, 신호선의 전위의 피드백이 과도하게 늦어지는 것에 의해서 발생된다. 예를 들면, Vth의 절대값이 커져, 각 인버터의 부하 구동 능력이 과도하게 낮아지는 경우 등에 발생된다.
본 발명자는, 시행 착오 끝에, AMP(17)의 동작을 안정화시키는 수단으로서, 이하에 설명하는 수단을 발견하여, AMP(17)의 동작 안정성을 비약적으로 향상시키는데 성공하였다.
도 10에 도시한 바와 같이, 직렬 접속되는 저항 소자 Ra 및 캐패시터 소자 C 7로 이루어지는 위상 보상 소자를 2단째의 인버터 IV2의 입출력 사이에 형성하기 때문에, Vth의 절대값이 작아진 경우에도, 발진이 발생되기 어렵게 된다. Ra와 C7의 곱이 소정의 값 정도가 되도록 Ra의 저항값이나 C7의 용량의 크기를 레이아웃을 감안하면서 정하면 된다. 소정의 값이란, AMP(17)의 출력으로부터 신호선에 이르는 저항 Rsig과 신호선 용량 Csig과의 곱의 값의 오더 정도로 하면 된다. 더욱 바람직하게는, Csig×Rsig의 0.5배 내지 3배 정도가 좋다.
도 10의 회로에서는, 신호선 부하가 발진하게 되기 쉬운 주파수 성분을, 임피던스 소자 Ra와 캐패시터 소자 C7에 의해 차단하여 발진을 방지한다. 또한, 캐패시터 소자 C7을 과도하게 크게 하면, 회로 면적이 증대하는 폐해와 최초단 인버터의 구동 부하 증대의 폐해가 생겨, 수속성이 악화되고, 링잉을 초래하게 된다.
또한, 도 10의 캐패시터 소자 C7을, AMP(17)를 구성하는 3단째의 인버터 IV3의 입출력 단자 사이에 삽입하여도 된다.
도 11은 도 10의 변형예로서, 최초단의 인버터 IV1와 2단째의 인버터 IV2 사이에 삽입되는 캐패시터 소자 C4의 일단과, 2단째의 인버터 IV2의 출력단 사이에, 도시한 바와 같은 저항 소자 Ra 및 캐패시터 소자 C7로 이루어지는 위상 보상 소자를 삽입한 것을 특징으로 한다. 이러한 캐패시터 소자 C7을 삽입함으로써, 도 10과 마찬가지로 발진을 방지하는 효과가 얻어지기 때문에, 도 10보다도 게인의 감소분을 억제할 수 있다. 또한, 수속 속도가 개선되기 때문에, Vth의 절대값이 커진 경우에도 링잉을 방지하는 효과가 있다. 이 경우, 캐패시터 소자 C7의 용량의 크기는, 캐패시터 소자 C4의 1/2 이하로 충분하다. 지나치게 크게 되면, 회로 면적이 증대하는 폐해와 최초단 인버터의 구동 부하 증대의 폐해가 생겨, 수속성이 악화되어, 링잉을 초래하기 쉽게 된다.
또한, 도 11의 변형예로서, 도 12에 도시한 바와 같이, 새롭게 삽입한 캐패시터 소자 C7과 2단째의 인버터 IV2의 출력단 사이에 저항 소자 R6을 삽입하여도 된다. 캐패시터 소자 C7과 저항 소자 R6은 좌우 교체하여도 된다. 이 저항 소자 R6은, 캐패시터 소자 C7과 마찬가지로, 위상 보상을 행한다. 즉, 저항 소자 R6을 형성함으로써, 위상 보상의 정밀도를 보다 향상시킬 수 있다. 작용/효과는 도 11의 경우와 마찬가지이다. 레이아웃의 용이함, 프로세스와의 정합성 등으로 판단하여 선택하면 된다.
또는, 저항 소자 R6 대신에, 도 13에 도시한 바와 같이, 새롭게 추가한 캐패시터 소자 C7의 한쪽의 전극, 보다 구체적으로는 2단째의 인버터 IV2의 출력단에 접속되는 전극 C7a를 고저항 재료로 형성하여도 된다. 이에 따라, 저항 소자 R6을 별개로 접속하지 않더라도, 저항 소자 R6을 접속한 경우와 마찬가지의 효과가 얻어진다.
〈제6 실시예〉
휴대 전화나 노트형 컴퓨터 등의 휴대 기기에 이용되는 액정 표시 장치는, 액연을 작게 할 것이 요구된다. 그래서, 제6 실시예는, DAC(16)의 출력을 증폭하는 AMP(17)의 전원 배선 패턴 P1을, 도 14에 도시한 바와 같이, 대향 기판 위의 공통 전극(23)과 중첩되는 위치에 배치한다. 이에 따라, 유리 기판(2)의 외형 치수를 삭감할 수 있어, 액연을 작게 할 수 있다.
도 14의 변형예로서, 도 15에 도시한 바와 같이, AMP(17) 내의 인버터 IV1∼IV3의 단 사이에 접속되는 캐패시터 소자 C4, C5를, 대향 기판 위의 공통 전극(23)과 중첩되는 위치에 배치하여도 된다. 캐패시터 소자는, 다른 회로 부품에 비하여 넓은 실장 면적을 요하기 때문에, 도 15와 같이 공통 전극(23)과 중첩되는 위치에 배치함으로써, 유리 기판(2)의 외형 치수를 작게 할 수 있다.
〈제7 실시예〉
유리 기판 위의 공통 전위 공급단으로부터의 합성 저항 Rcom이 높으면, 대향 기판 위에 형성되는 공통 전극(23)의 전압 레벨이 소정의 기간 내에 원하는 값으로 되지 않을 우려가 있다. 이 합성 저항 Rcom은 도 16의 굵은선 부분의 저항이다.
그래서, 제7 실시예에서는, 공통 전극(23)으로의 전압 공급선을 굵게 하거나, 짧게 함으로써, 공통 전위 급전단으로부터의 합성 저항 R7의 저항값을 낮게 한다.
구체적으로는, 이하의 수학식 2의 관계를 충족시키도록 공통 전위 급전단으로부터의 합성 저항 R7의 저항값 Rcom을 설정하는 것이 바람직하다.
또한, 유리 기판 위의 보조 용량 공급단으로부터의 합성 저항 Rcs가 높으면, 보조 용량의 전압 레벨이 소정의 기간 내에 원하는 값으로 되지 않을 우려가 있다. 이 합성 저항 Rcs는 도 17의 굵은선 부분의 저항이다.
그래서, 제7 실시예의 변형예로서, 보조 용량 배선으로의 전압 공급선을 굵게하거나, 짧게 함으로써, 보조 용량 전위 공급단으로부터의 합성 저항 R7의 저항값을 낮게 하여도 된다.
구체적으로는, 이하의 수학식 3의 관계를 충족시키도록 보조 용량 전위 공급단으로부터의 합성 저항 R7의 저항값 Rcs를 설정하는 것이 바람직하다.
〈제8 실시예〉
도 18의 (a)는 본 실시예의 액정 표시 장치의, 액정 부분의 전압-휘도 곡선이다. 전압 변화에 대한 휘도 변화는, 중간 전압 부근에서 크고, 그 밖의 전압으에서는 중간 전압 부근에 비하여 작다. 즉, 중간 전압 부근에서의 AMP(17)의 출력의 오차 전압은 표시 얼룩으로 직결하는 데 대하여, 그 밖의 전압에서는 오차 전압이 웬만큼 크지 않으면 시각적으로 인식되지 않는다. 따라서, AMP(17)의 출력 오차 전압은, 중간 전압 부근에서 최소가 되도록 하는 것이 바람직하다.
본 발명의 AMP(17)의 출력 오차 전압은, 신호선 기입 시의 각 반전 증폭 회로(인버터)의 게인의 곱에 반비례한다. 여기서, 게인이란, 반전 증폭 회로의 입출력 특성 극성의 기울기(급경사 정도)를 말하며, 게인은 입력 전압에 따라 변화한다. 본 발명자는, 액정 표시 장치의 신호선을 구동하는 AMP(17)에 이용하는 반전 증폭 회로로서, P채널 TFT와 N채널 TFT를 전원 전압 사이에 직렬로 접속하는 상보형 인버터가 최적이라는 사실을 발견하였다.
이와 같이 하면, 중간 전압을 기입할 때, 각 인버터는, 각각의 인버터 임계값 부근에서 동작하게 된다. 도 18의 (b)에 도시한 바와 같이, 상보형 인버터는 그 임계값 부근에서 게인이 최대가 된다. 이 밖에, 예를 들면 소스 폴로워 등도 반전 증폭 회로를 구성할 수 있지만, 중간조 부근의 전압을 출력할 때에, 오차 전압이 최소가 되도록 구성하는 것이 곤란하다.
그래서, 본 실시예에서는, P채널 TFT와 N채널 TFT가 전원 사이에 직렬 접속된 상보형 인버터를 AMP(17)의 인버터로서 이용하였다.
또한, 액정 표시 장치 이외의 표시 소자를 이용하는 경우에는 다음과 같이 한다. 즉, 도 18의 (a)와 같은 표시 소자의 전압-휘도 특성도로부터 가장 기울기가 급경사가 되는 전압 범위를 조사하고, 해당 부분에서 AMP 각 증폭단의 게인이 최대가 되도록 증폭단의 전원 전압, 증폭단의 종류의 선정을 행하면 된다.
〈제9 실시예〉
도 19에 도시한 바와 같이, AMP(17)는 홀수단의 인버터를 종속 접속하여 구성되고, 최초단의 인버터 IV1의 입력 단자와 최종단의 인버터 IV3의 출력 단자 사이에는, 아날로그 스위치 S8과 캐패시터 소자 C6이 삽입되어 있다.
AMP(17)의 게인 정밀도에 가장 영향을 주는 것은, 최초단의 인버터 IV1이다. 최종단의 인버터 IV3으로부터의 귀환 경로 상의 아날로그 스위치 S8과 최초단의 인버터 IV1의 입력 용량 C6이 상호 떨어진 위치에 있으면, 이 아날로그 스위치 S8의 온/오프가 최초단의 인버터 IV1의 입력 용량에 미치는 영향이 커진다.
그래서, 제9 실시예는, 귀환 경로 상의 아날로그 스위치 S8과 최초단의 인버터 IV1의 입력 용량 C6을 상호 근방에 배치하는 것을 특징으로 한다. 이에 따라, 이 아날로그 스위치 S8의 온/오프에 의해, 최초단의 인버터 IV1의 입력 용량이 영향을 받지 않게 되어, 고정밀도의 게인 조정을 행할 수 있다.
〈제10 실시예〉
제10 실시예는, AMP(17)의 전원 공급선 상에 접속되는 저항의 저항값과 접지선 상에 접속되는 저항의 저항값을 언밸런스로 하는 것이다.
도 20은 신호선 구동 회로의 제10 실시예의 회로도이다. 도 20의 신호선 구동 회로는, 회로 구성 상으로는 도 3의 신호선 구동 회로와 동일하지만, AMP(17) 내의 인버터에 접속되는 전원 공급선 L11(전원 공급선 L1, L2를 포함함) 상에 접속되는 저항 R1, R3, Rd의 저항값의 총합을, 접지선 L12(접지선 L3, L4를 포함함) 상에 접속되는 저항 R2, R4, Rs의 저항값의 총합보다도 크게 하고 있다. 여기서, 저항 Rd, Rs는 유리 기판에 외부 부착되는 저항이며, 저항 R1∼R4는 유리 기판 내에 형성되는 저항이다.
도 20의 전압 선택 회로(15), DAC(16), AMP(17) 및 신호선 선택 회로(18)는 1세트의 회로로 되어 있다. 이 회로가 복수개, 동일한 유리 기판 위에 일체로 형성되어 있다.
도 21은 본 실시예의 액정 표시 장치 내의 각부의 전압 레벨을 도시한 도면이다. 전원 전압 XVDD(=5V)는, 도 1의 시프트 레지스터(11), 데이터 버스(12), 샘플링 래치(13), 로드 래치(14), 전압 선택 회로(15), DAC(16) 및 신호선 선택 회로(18)에 공급되는 전원 전압이다. 전원 전압 XAVDD(=5.5V)는, 도 1의 AMP(17)의 인버터 IV1, IV2, IV3에 공급되는 전원 전압이다. 전압 Gate는 화소 구동용 TFT의 게이트 전압이다. 공통 전압 VCOM은 0V 또는 5.3V의 전압이며, 소정 주기로 교체하여 값을 취한다. 신호 전압 VsigH, VsigL은 AMP(17)로부터 출력되는 신호 전압으로서, 그 최대 전압은 VsigH(=4.5V), 그 최소 전압은 VsigL(=0.5V)이다. 전압 REF1, REF2는 도 2의 분압 저항 래더(20)에 공급되는 기준 전압으로서, VCOM의 구동 주기에 연동하여 REF1과 REF2의 값은 0V와 5V, 또는 5V와 0V로 교체한다.
도 21로부터 알 수 있는 바와 같이, 전원 전압 XAVDD와 신호 전압의 최대값 VsigH의 전위차는 1.OV인데 대하여, 접지 전압 0V와 신호 전압의 최소값 VsigL과의 전위차는 0.5V이다. 즉, 도 22에 도시한 바와 같이, 전원 전압측은 1.0V의 마진이있는데 대하여, 접지 전압측은 0.5V 밖에 마진이 없다. 도 22에서는, 신호 전압 VsigH, VsigL의 전압 변동분을 Δ로 표시하고 있다. 이 경우, 전원 전압측의 마진 ΔV1은, ΔV1=XAVDD-(VsigH+Δ), 접지 전압측의 마진 ΔV2는, ΔV2=(VsigL-Δ)-XAVSS가 된다.
전원 공급선 L11과 접지선 L12에 각각 저항을 접속하면, 이들 저항의 양단에서 전압 강하가 일어나기 때문에, 그 만큼 AMP(17)의 전원 단자의 전압은 저하하고, 접지 단자의 전압은 상승한다. 그래도, 전압 강하가 앞에서 설명한 마진의 범위 내이면, AMP(17)는 정상적으로 동작한다. 예를 들면, 전원 공급선 L11과 접지선 L12에 각각 접속하는 저항의 저항값을 상호 같게 하고, 이들 저항의 저항값을 서서히 높여 가는 경우에 대하여 생각한다. 저항값을 높임에 따라서 저항의 양단 간의 전압 강하는 커진다. 앞에서 설명한 바와 같이, 접지 전압측 쪽이 마진이 작기 때문에, 접지 전압측이 먼저 마진에서 벗어나게 된다. 접지 전압측이 먼저 마진에서 벗어나지 않도록 하기 위해서는, 접지 전압측의 저항의 저항값을, 전원 전압측의 저항의 저항값보다도 작게 하면 된다.
그래서, 본 실시예에서는, 전원 공급선 L11 상에 접속되는 저항의 저항값의 총합이 접지선 L12 상에 접속되는 저항의 저항값의 총합보다도 커지도록 한다. 이에 따라, 전원 공급선측도 접지선측도 마찬가지의 마진을 확보할 수 있음과 함께, 전원 공급선 L11측의 저항값을 크게 함으로써, 전원 공급선 L11을 흐르는 전류가 적어져, 소비 전력의 저감을 도모할 수 있다.
또한, 소비 전력 저감의 효과는, AMP(17)의 인버터를 구성하는 각 TFT 소자의 Vth의 절대값이 작을 때에 특히 유효하다. AMP(17)의 각 인버터의 게이트의 인가 전압은 항상 0.5∼4.5V이기 때문에, 각 인버터에는 관통 전류가 흐른다. 상기 Vth의 절대값이 작을 때에는, 이 관통 전류가 증대한다.
본 실시예에서는, 전원 공급선에 저항이 형성되어 있기 때문에, 전류 ×저항의 곱만큼 인버터에 인가되는 실효 전압이 저감되어, 관통 전류를 억제하도록 작용한다. 한편, Vth의 절대값이 클 때에는, 관통 전류는 비교적 적고, 전류 ×저항의 곱도 작아져서, 인버터에 인가되는 실효 전압은 거의 전원 전압이 그대로 인가되게 되어서, 최대한의 전류 구동 능력을 확보할 수 있다.
이러한 이유로부터, 본 실시예의 기술은, Vth변동이 큰 폴리실리콘 TFT를 유리 기판 위에 형성하여 표시 장치의 화소부와 구동 회로를 일체로 형성하는 경우에 특히 적합하다.
앞에서 설명한 도 20에서는, 유리 기판 내의 전원 공급선 L1, L2 상에 저항 R1, R2를, 접지선 L3, L4 상에 저항 R3, R4를, 유리 기판 외부에 저항 Rd, Rs를 형성하는 예를 도시하였지만, 각 선 상에 형성하는 저항의 수에 특별히 제한은 없고, 또한, 모든 저항을 유리 기판 내에 형성하여도 되고, 반대로 모든 저항을 유리 기판 외부에 형성하여도 된다.
〈제11 실시예〉
제11 실시예는, AMP(17) 내의 각 인버터에, 각각 별개의 저항을 통해 전원 전압을 공급하는 것이다.
도 23은 신호선 구동 회로의 제11 실시예의 회로도이다. 도 23의 신호선 구동 회로는, AMP(17) 내의 각 인버터에 접속되는 전원 공급선의 배치가 다른 것 외에는, 도 20의 신호선 구동 회로의 회로 구성과 같다.
AMP(17) 내의 종속 접속되는 3개의 인버터 IV1, IV2, IV3의 전원 단자와 외부로부터 전원 전압 XAVDD를 공급하는 기준 전원 단자 T1 사이에는, 각각 저항 R11, R12, R13이 접속되어 있다. 이들 저항 R11∼R13은, 유리 기판의 내부에 형성하여도 되고, 유리 기판에 외부 부착하여도 된다.
최초단의 인버터 IV1에 접속된 저항 R11의 저항값 Rd1, 2단째의 인버터 IV2에 접속된 저항 R12의 저항값 Rd2및 최종단의 인버터 IV3에 접속된 저항 R13의 저항값 Rd3은, 예를 들면 Rd2<Rd3<Rd1이 되도록 설정된다. 보다 구체적으로는, 예를 들면, Rd1=2kΩ, Rd2=200Ω, Rd3=700Ω으로 설정된다.
최초단의 저항 R11의 저항값 Rd1을 가장 크게 하는 이유는, 최초단의 인버터 IV1은, 임계값 전압 부근에서만 동작하면 되기 때문에, 소비 전력을 저감한다고 하는 목적에서 저항값을 크게 하여 인버터 IV1에 공급되는 전원 전압을 낮게 하고 있다.
최종단의 저항의 저항값 Rd3은, 인버터 IV3으로부터 원하는 전압 진폭의 전압이 출력되도록 하는 값으로 설정된다. 또한, 2단째의 저항의 저항값 Rd2를 크게 하면, AMP(17)가 발진할 우려가 있기 때문에, 저항값 Rd2는 작은 값으로 설정된다.
이와 같이, 본 실시예에서는, AMP(17) 내의 각 인버터 IV1∼IV3에 전원 전압을 공급하는 전원 공급선 상의 저항을 각 인버터마다 별개로 형성하고, 각 저항 R11∼R13의 저항값을 각 인버터 IV1∼IV3의 역할에 따라서 최적의 값으로 설정하기 때문에, AMP(17)의 성능 향상을 도모하면서, 소비 전력의 저감을 도모할 수 있다.
〈제12 실시예〉
제12 실시예는, AMP(17) 내의 인버터의 사이즈를 조정하는 것이다.
도 24는 제12 실시예의 신호선 구동 회로 내의 AMP(17)의 회로도이다. 도시한 바와 같이, AMP(17)는, 종속 접속되는 3개의 인버터 IV1∼IV3과, 각 인버터 IV1∼IV3의 단 사이에 접속된 캐패시터 소자 C4, C5와, 최종단의 인버터 IV3의 출력 단자와 최초단의 인버터 IV1의 입력 단자 사이에 직렬 접속된 아날로그 스위치 S8 및 캐패시터 소자 C6과, 인버터 IV2의 입출력 단자 사이에 접속된 위상 보상용의 캐패시터 소자 C7을 갖는다.
본 실시예에서는, 2단째의 인버터 IV2의 사이즈를 최종단의 인버터 IV3의 사이즈 이상으로 하며, 또한 최초단의 인버터 IV1의 사이즈는 2단째의 인버터 IV2의 사이즈 이하로 하고 있다.
도 24에서는, AMP(17) 내의 인버터의 단 수를 3단으로 하고 있지만, 3단 이상의 홀수단이기만 하면 특별히 단 수는 문제가 되지 않는다. 예를 들면, AMP(17)내에 (2n+1)단의 인버터(n은 1 이상의 정수)가 종속 접속되어 있는 경우, 각단의 인버터를 구성하는 트랜지스터의 게이트 폭 W1∼W2n+1과 게이트 길이 L1∼L2n+1이 이하의 관계를 충족시키도록 한다.
W2n/L2n≥W2n+1/L2n+1
W2n-1/L2n-1≥W2n+1/L2n+1
…
W2/L2≥W2n+1/L2n+1
W1/L1≤W2/L2
상기 식의 관계를 충족시키도록 하는 이유는 이하와 같다.
최초단의 인버터 IV1은 입력 신호단이기도 하기 때문에, 이 인버터의 사이즈를 크게 하면, 기생 용량이 커져서 AMP(17)의 정밀도에 영향을 미치기 때문에, 함부로 크게 할 수는 없다.
또한, 최종단의 인버터 IV3의 사이즈는, 본래는 후단의 신호선 부하에 따라 결정할 필요가 있다. 이 인버터의 사이즈를 크게 하면, 신호선 부하에 대한 구동 능력이 커져, 결과적으로 AMP(17)의 안정성을 손상시키게 된다.
한편, 2단째의 인버터 IV2의 사이즈를 최종단의 인버터 IV3보다도 크게 하면, 2단째의 인버터 IV2에서의 응답 속도가 빠르게 되어, AMP(17)의 동작 속도가 향상한다.
또한, AMP(17) 내의 인버터의 단 수는, 3단 이상의 홀수단이기만 하면 된다.
이와 같이, AMP(17) 내의 인버터의 사이즈를 수학식 1의 관계를 충족시키도록 설정함으로써, AMP(17)의 정밀도가 높아지고, 또한 동작 속도도 빠르게 된다.
〈제13 실시예〉
제13 실시예는, AMP(17) 내의 최종단의 인버터의 사이즈를 신호선 선택 회로의 사이즈 이하로 하는 것이다.
도 25는 제13 실시예의 신호선 구동 회로 내의 AMP(17)와 신호선 선택 회로(18)의 회로도이다.
AMP(17)의 구성은 도 24과 동일하여, 종속 접속되는 3개의 인버터 IV1∼IV3을 갖는다. 본 실시예에서는, 최종단의 인버터 IV3의 사이즈를 신호선 선택 회로(18)의 사이즈 이하로 하고 있다. 보다 구체적으로는, 최종단의 인버터 IV3을 구성하는 트랜지스터의 게이트 폭을 W3, 게이트 길이를 L3으로 하고, 신호선 선택 회로(18) 내의 트랜지스터의 게이트 폭을 W4, 게이트 길이를 L4로 하였을 때에, 이하의 관계를 충족시키도록 한다.
W4/L4≥W3/L3
상기 식의 관계를 충족시키도록 하는 이유는, 신호선 선택 회로(18)의 온 저항이 높아지면, AMP(17)의 피드백이 과도하게 빠르게 되어 AMP(17)가 발진할 우려가 있기 때문이다. 이 때, 종속 접속된 IV1∼IV3이 링오실레이터(ring oscillator) 회로(발진 회로)와 같이 작용하기 때문에 심하게 발진한다.
도 26은, AMP(17) 내의 인버터 IV1∼IV3의 사이즈와 신호선 선택 회로(18)의 사이즈를 다양하게 바꾼 경우에, 발진 발생의 용이함을 나타내는 위상 여유가 변화하는 모습을 도시한 도면이다. 도 26의 그래프 g1은 사이즈비가 2:1:2:5인 경우, 그래프 g2는 사이즈비가 1:2:2:5인 경우, 그래프 g3은 사이즈비가 2:2:1:5인 경우를 각각 도시하고 있다.
도 26으로부터, 그래프 g3인 경우, 즉, 최종단의 인버터 IV3의 사이즈가 그 밖의 인버터 IV1, IV2와 신호선 선택 회로(18)의 사이즈보다 작은 경우가 가장 위상 여유도가 큰 것을 알 수 있다. 이러한 점에서도, 수학식 2의 조건을 충족하면, 발진이 발생되기 어렵다는 것을 알 수 있다.
이와 같이, 본 실시예는, AMP(17) 내의 최종단의 인버터 IV3의 사이즈를 신호선 선택 회로(18)의 사이즈 이하로 하기 때문에, AMP(17)의 발진을 확실하게 방지할 수 있다.
또한, 본 실시예에서는, 도 24에 도시한 바와 같이, AMP(17) 내의 인버터의 단 수를 3단으로 하고 있지만, 3단 이상의 홀수단이어도 마찬가지로 적용할 수 있다.
〈제14 실시예〉
제14 실시예는, AMP(17) 내의 각단의 인버터의 전원 단자에 접속되는 저항 소자의 저항값을 조정하는 것이다.
도 27은 제14 실시예의 신호선 구동 회로 내의 AMP(17)의 회로도이다. 도 27의 AMP(17)는, 도 24의 AMP(17)와 마찬가지로, 종속 접속되는 3개의 인버터 IV1∼IV3을 갖는다. 각 인버터 IV1∼IV3은, 전원 단자 Vdd와 접지 단자 Vss를 갖고 있으며, 각 인버터의 전원 단자 Vdd와 기준 전압 단자 XAVDD 사이에는 각각 별개로 저항 소자 Rv(1), Rv(2), Rv(3)이 접속되어 있다. 마찬가지로, 각 인버터 IV1∼IV3의 접지 단자 Vss와 접지 전압 단자 XAVSS 사이에도 각각 별개로 저항 소자 Rs(1), Rs(2), Rs(3)이 접속되어 있다.
2단째의 저항 소자 Rv(2)의 저항값은 3단째의 저항 소자 Rv(3)의 저항값 이하이며, 최초단의 저항 소자 Rv(1)의 저항값은 2단째의 저항 소자 Rv(2)의 저항값 이상으로 설정되어 있다.
마찬가지로, 2단째의 저항 소자 Rs(2)의 저항값은 3단째의 저항 소자 Rs(3)의 저항값 이하이며, 최초단의 저항 소자 Rs(1)의 저항값은 2단째의 저항 소자 Rs(2)의 저항값 이상으로 설정되어 있다.
도 27에서는, AMP(17) 내의 인버터의 단 수를 3단으로 하고 있지만, 3단 이상의 홀수단이기만 하면 특별히 단 수는 문제가 되지 않는다. 예를 들면, AMP(17) 내에 (2n+1)단의 인버터(n은 1 이상의 정수)가 종속 접속되어 있는 경우, 각단의 인버터의 전원 단자에 각각 접속되는 저항 소자 Rv(1)∼Rv(2n+1)이 각각 이하의 관계를 충족시키도록 한다.
Rv(2n)≤Rv(2n+1)
Rv(2n-1)≤Rv(2+1)
…
Rv(2)≤Rv(2n+1)
Rv(1)≥Rv(2)
또는, 각단의 인버터의 접지 단자에 각각 접속되는 저항 소자 Rs(1)∼Rs(2n+1)이 각각 이하의 관계를 충족시키도록 한다.
Rs(2n)≤Rs(2n+1)
Rs(2n-1)≤Rs(2n+1)
…
Rs(2)≤Rs(2n+1)
Rs(1)≥Rs(2)
이와 같이, 본 실시예에서는, AMP(17) 내의 각단의 인버터의 전원 단자 또는 접지 단자에 접속되는 저항 소자의 저항값이 상기 식의 관계를 충족시키도록 하기 때문에, 제12 실시예와 마찬가지의 작용 효과가 얻어진다. 즉, 각 저항 소자의 저항값을 조정함으로써, 각단의 인버터의 구동 능력을 최적으로 조정할 수 있어, AMP(17)의 정밀도와 동작 속도 향상을 도모할 수 있다.
〈제15 실시예〉
제15 실시예는, AMP(17) 내의 각단의 인버터에 각각 별개의 전원 전압을 공급하는 것이다.
도 28은 제15 실시예의 신호선 구동 회로 내의 AMP(17)의 회로도이다. 도 28의 AMP(17)는, 도 24의 AMP(17)와 마찬가지로, 종속 접속되는 3개의 인버터 IV1∼IV3을 갖는다. 각 인버터 IV1∼IV3은 각각 제1 및 제2 전원 단자 Vdd, Vss를 갖고 있다. 각단의 인버터 IV1∼IV3의 제1 전원 단자 Vdd에는 각각 다른 종류의 전원 전압 XAVDD(1), XAVDD(2), XAVDD(3)이 공급된다. 마찬가지로, 각단의 인버터 IV 1∼IV3의 제2 전원 단자 Vss에는 각각 다른 종류의 전원 전압 XAVSS(1), XAVSS(2), XAVSS(3)이 공급된다.
2단째의 인버터 IV2에 공급되는 전원 전압 XAVDD(2)는 최종단의 인버터 IV3에 공급되는 전원 전압 XAVDD(3)이상으로 설정되며, 최초단의 인버터 IV1에 공급되는 전원 전압 XAVDD(1)는 2단째의 인버터 IV2에 공급되는 전원 전압 XAVDD(2)이하로 설정된다.
또는, 2단째의 인버터 IV2에 공급되는 전원 전압 XAVSS(2)는 최종단의 인버터 IV3에 공급되는 전원 전압 XAVSS(3)이하로 설정되며, 최초단의 인버터 IV1에 공급되는 전원 전압 XAVSS(1)는 2단째의 인버터 IV2에 공급되는 전원 전압 XAVSS(2)이상으로 설정된다.
도 28에서는, AMP(17) 내의 인버터의 단 수를 3단으로 하고 있지만, 3단 이상의 홀수단이기만 하면 특별히 단 수는 문제가 되지 않는다. 예를 들면, AMP(17) 내에 (2n+1)단의 인버터(n은 1 이상의 정수)가 종속 접속되어 있는 경우, 각단의 인버터의 제1 전원 단자 Vdd에 각각 공급되는 전원 전압 XAVDD(1)∼XAVDD(2n+1)은 이하의 관계를 충족시키도록 설정된다.
XAVDD(2n)≥XAVDD(2n+1)
XAVDD(2n-1)≥XAVDD(2n+1)
…
XAVDD(2)≥XAVDD(2n+1)
XAVDD(1)≤XAVDD(2)
또는, 각단의 인버터의 제2 전원 단자 Vss에 각각 공급되는 전원 전압 XAVSS(1)∼XAVSS(2n+1)은 이하의 관계를 충족시키도록 설정된다.
XAVSS(2n)≤XAVSS(2n+1)
XAVSS(2n-1)≤XAVSS(2n+1)
…
XAVSS(2)≤XAVSS(2n+1)
XAVSS(1)≥XAVSS(2)
이와 같이, 본 실시예에서는, AMP(17) 내의 각단의 인버터에 공급되는 전원전압을 개별로 조정하기 때문에, 각단의 인버터의 구동 능력을 최적으로 조정할 수 있어, AMP(17)의 정밀도와 동작 속도 향상을 도모할 수 있다.
또한, 〈제12 실시예〉, 〈제13 실시예〉, 〈제14 실시예〉, 〈제15 실시예〉를 병용함으로써도, 마찬가지의 작용 효과를 얻을 수 있기 때문에, 각단의 인버터의 구동 능력을 최적으로 조정할 수 있어, AMP(17)의 정밀도와 동작 속도 향상을 도모할 수 있다.
〈제16 실시예〉
제16 실시예는, 아날로그 영상 신호의 샘플링과 신호선으로의 기입을 병렬적으로 실행하는 것이다.
도 29의 (a)는 제16 실시예의 신호선 구동 회로 내의 AMP(17)의 회로도이다. 도 29의 (a)의 AMP(17)는, 최초단의 인버터를, 병렬 접속된 두개의 제1 증폭부(31)로 구성하고 있다. 이들 제1 증폭부(31)는 각각, 직렬 접속된 스위치 S11, 캐패시터 소자 C6a, 인버터 IV1a 및 스위치 S12와, 인버터 IV1a의 입출력 단자 사이에 병렬 접속된 스위치 S13을 갖는다. 이들 제1 증폭부(31)는, 제2 증폭부(32)에 접속되어 있다. 제2 증폭부(32)는, 직렬 접속된 캐패시터 소자 C4, 인버터 IV2, 캐패시터 소자 C5 및 인버터 IV3으로 구성된다. 또한, 도시하지 않지만, 2단째의 인버터는, 도 11에 도시한 위상 보상 소자를 형성한다.
도 25에 도시한 AMP(17)는, 도 29의 (b)에 도시한 바와 같이, 신호선 6개마다 하나씩 형성되어 있는 데 대하여, 본 실시예의 AMP(17)는, 신호선 12개마다 하나씩 형성되어 있다. 따라서, AMP(17) 1개당, 인버터를 2개씩 삭감할 수 있다.
도 30a는 본 실시예의 AMP(17)의 동작 타이밍도이며, 도 30b는 비교를 위해 도시한 도 25의 AMP(17)의 동작 타이밍도이다.
도 25의 AMP(17)는, 아날로그 영상 신호의 샘플링과 신호선 기입을 교대로 행하지만, 본 실시예의 AMP(17)는 샘플링과 신호선 기입을 병렬적으로 행한다. 이 때문에, 샘플링 기간과 신호선 기입 기간을 짧게 하지 않고, 도 25의 배수개의 신호선을 구동할 수 있다.
도 31은 AMP(17)의 액연 회로도로서, DAC(16), AMP(17) 및 신호선 선택 회로(18)의 회로도를 도시하고 있다. DAC(16)는, 디지털 화소 데이터의 하위 3비트 b2∼b0의 값에 따라 전환 제어되는 아날로그 스위치 S30, S31, S32a, S32b와, 비트 b0에 따른 전하를 축적하는 캐패시터 소자 C11과, 비트 b0∼b2에 따른 전하를 축적하는 캐패시터 소자 C12와, 캐패시터 소자 C11, C12에서의 전하 축적 제어를 행하는 스위치 S33a, S33b, S33c, S33d, S34a, S34b, S34c를 갖는다.
도 32는 도 31의 회로의 동작 타이밍도이다. 우선, 시각 T1에서 스위치 S33a, S33b, S33c가 온 상태로 된다. 이에 따라, 캐패시터 소자 C11, C12에 각각 비트 b0, b1에 따른 전하가 축적된다. 그 후, 시각 T2에서, 스위치 S9a가 온 상태로 되어, 비트 b2에 따른 전하가 캐패시터 소자 C6a에 축적된다.
그 후, 시각 T3에서 스위치 S33a, S33b, S33c가 오프 상태로 된 후, 시각 T 4∼T5 동안에 스위치 S34a, S34b가 온 상태로 된다. 이에 따라, 캐패시터 소자 C11, C12, C6a 사이에서 전하의 재배분이 행해진다.
그 후, 시각 t6에서 스위치 S10, S11이 온 상태로 되어, 시각 T8까지의 동안, AMP(17)의 샘플링이 행해진다. 그 후, 시각 T9∼T12까지의 동안, 신호선의 기입이 행해진다.
또한, 시각 T7∼T15에서는, 시각 T1∼T8과 마찬가지로, 다음에 신호선에 기입해야 될 데이터의 샘플링이 행해진다.
이와 같이, 본 실시예에서는, 최초단의 인버터를 병렬화하여 각 인버터 IV1a, IV1b를 교대로 전환 구동함으로써, 데이터의 샘플링과 신호선 기입을 병렬적으로 행한다.
여기서, AMP(17)의 소비 전력은, AMP(17)의 전원 전압 ×AMP(17)의 1개당의 전류 ×AMP(17)의 수로 나타낸다. 따라서, 본 실시예와 같이, AMP(17)를 구성하는 인버터의 수를 줄이면, 소비 전력의 삭감을 도모할 수 있다.
〈제17 실시예〉
제17 실시예는, AMP(17)를 구동하기 위한 전원 전압 XAVDD를, 외부로부터 공급되는 전원 전압 VDD의 정수배(예를 들면 2배)로 설정하는 것이다. 전원 IC 등의 LSI의 전원 전압은 3V 이하가 일반적으로 되어 있지만, 액정 표시 장치의 구동 회로에서는, 1) 액정 재료를 구동하기 위해서, 또한, 2) LSI에 비하여 Vth가 큰 폴리실리콘을 구동하기 위해 적절한 값으로 승압하여 신호선 구동 회로에 공급하기 위해서 필요하다. 예를 들면, 많이 보급되어 있는 트위스티드 네마틱 액정에서는 4V 정도의 전압 범위에서 구동할 필요가 있다. 폴리실리콘을 구동하기 위해 필요한 전압값은, P채널 TFT와 N채널 TFT의 Vth(절대값)의 합의 최대값 정도가 필요하다.
도 33은 도 2의 전원 IC에 포함되는 승압 회로의 일례를 도시한 회로도이다. 이 승압 회로는, 외부로부터 공급되는 전원 전압 VDD를 2배로 승압한 전원 전압 XAVDD를 생성한다. 생성된 전원 전압 XAVDD는, AMP(17)를 구동하기 위해 이용된다.
도 33의 승압 회로는, IN(+) 단자와 OUT(+) 단자 사이에 직렬 접속되는 스위치 SW1a, SW2a와, 스위치 SW1a, SW2a 사이의 접속 경로와 IN(-) 단자 사이에 직렬 접속되는 캐패시터 소자 C13 및 스위치 SW1b와, IN(+) 단자 및 IN(-) 단자 사이에 접속되는 캐패시터 소자 C14와, 캐패시터 소자 C14의 양단자 사이에 직렬 접속되는 스위치 SW1b, SW2b와, OUT(+) 단자 및 OUT(-) 단자 사이에 접속되는 캐패시터 소자 C15를 구비하고 있다.
우선, 스위치 SW1a, SW1b를 온 상태로 한다. 이에 따라, 입력 전압 Vin에 대응한 전하가 캐패시터 소자 C13에 축적된다. 다음에, 스위치 SW1a, SW1b를 오프 상태로 하고 스위치 SW2a, SW2b를 온 상태로 한다. 이에 따라, 캐패시터 소자 C13이 입력 전압 Vin에 직렬 접속되고, 캐패시터 소자 C13에는 입력 전압 Vin의 2배의 전압에 대응한 전하가 축적되어, 출력 전압 Vo은 2 ×Vin으로 된다.
도 33의 승압 회로 내에 저항을 접속함으로써, 임의의 배율의 승압 전압을 생성할 수 있지만, 전원 효율을 고려하면, 도 33과 같이 입력 전압의 정수배의 전압을 생성하는 것이 바람직하다. 그래서, 본 실시예에서는, 전원 전압 VDD의 정수배의 전압 XAVDD를 전원 IC(4)에 의해 생성한다.
전원 IC(4)는, 유리 기판(2) 위에 형성되는 표시 장치 위에 실장하거나, 유리 기판(2) 위에 표시 장치와 마찬가지로 폴리실리콘 TFT 등을 이용하여 형성하거나, 혹은 유리 기판(2)과는 별도의 기판 위에 실장 또는 형성된다. 어떻게 하여도 도 33의 승압 회로는, 인덕턴스 소자가 불필요하기 때문에, LSI로의 집적이나, 유리 기판 위로의 집적이 용이하다.
전원 IC(4)는, 도 34에 도시한 바와 같이, AMP(17) 구동용의 전원 전압 XAVDD 외에, 표시 장치 내의 디지털 회로부품을 구동하기 위한 전원 전압 XVDD와, D/A 변환용의 기준 전압 REFH, REFL도 생성한다. 디지털 회로 부품은, 전력 소비량이 적기 때문에, 전원 전압 XVDD에 대한 요구는 적다. 그래서, 본 실시예에서는, 회로 설계의 효율화와 제조의 용이성의 측면에서, 전원 전압 XVDD의 전압 레벨을 전원 전압 XAVDD와 동일하게 한다.
이와 같이, 제17 실시예에서는, AMP(17)를 구동하기 위한 전원 전압 XAVDD를, 외부로부터 공급되는 전원 전압 VDD의 정수배로 설정하기 때문에, AMP(17)의 구동 능력을 높이면서, 전원 효율을 향상할 수 있다.
또한, 표시 장치 내의 디지털 회로 부품을 구동하기 위한 전원 전압 XVDD를 전원 전압 XAVDD와 동일한 전압 레벨로 하기 때문에, 전원 IC(4)의 내부 구성을 간략화할 수 있다.
〈제18 실시예〉
제18 실시예는, 제17 실시예를 개량한 것으로, 제조 변동 등에 의해, AMP를구성하는 TFT의 Vth등의 특성이 변동되더라도 충분한 동작 마진을 확보하고, 또한, 소비 전력이 최소가 되도록 각 전원 전압을 설정하는 것이다.
폴리실리콘 TFT를 이용하여 유리 기판 위에 DAC(16)나 AMP(17)를 일체로 형성하는 액정 표시 장치의 소비 전력은, AMP(17)의 소비 전력과 분압 저항 래더(20)의 소비 전력이 차지하는 비율이 크다. AMP(17)는 인버터에 관통 전류를 흘리면서 동작하기 때문에, 전류 소비량이 크다. 전원 IC(4)의 구성 상, AMP(17)의 전원의 승압 효율 최대화를 최우선으로 해야 한다. 따라서, XAVDD는 VDD(2.75V)의 2배인 5.5V로 하였다.
한편, 분압 저항 래더(20)의 소비 전력은, 인가 전압의 2승/저항값으로 나타낼 수 있기 때문에, 분압 저항 래더(20)로의 인가 전압은 불필요하게 크게 해야 할 것은 아니다. 또한, 전압 변동도 5% 이하로 해야 된다. 전압 변동이 크면, 액정의 구동에 필요한 인가 전압 범위를 확보할 수 없어 콘트라스트 부족을 초래하거나, 액정에 인가되는 전압이 소정의 값으로부터 어긋나게 됨으로써, 중간조의 표시에 지장이 생긴다. 따라서, 분압 저항 래더(20)의 양단에 인가하는 전압은 한쪽을 0V(GND)로 하고, 다른 쪽을 5V로 하였다.
외부 전원 전압 VDD, 전원 전압 XAVDD, 분압 저항 래더(20)에 공급되는 기준 전압 최대값 REFH, 기준 전압 최소값 REFL의 전압 레벨은 도 35와 같은 관계에 있다. 기준 전압 최대값 REFH와 기준 전압 최소값 REFL은, 극성 반전 시마다 전압 레벨이 반전하는 기준 전압 REF1, REF2로서 분압 저항 래더(20)에 공급된다.
소비 전력을 저감한다고 하는 관점에서 전압 설정을 행하면, 도 35에 도시한 바와 같이, 신호선 구동 전압은, 0.5V∼4.5V의 범위 내로 되어, 전원 전압 XAVDD보다도 0V 측으로 필연적으로 치우치게 된다. AMP(17)의 전원 전압에 대하여 치우쳐진 범위의 AMP(17)의 출력 전압을 확보하기 위해, AMP(17) 내의 인버터의 전원선 및 접지선에 삽입하는 저항의 값을, 전원선측과 접지선측에서 비대칭으로 하는 것이 바람직하다. 그 이유는, 제10 실시예에서 설명한 바와 같아서, 도 36과 같은 저항 Ra, Rb를 접속함으로써, 제10 실시예와 마찬가지의 효과를 발휘한다.
도 36에서, AMP(17) 내의 각 인버터의 전원 단자와 전원 전압선 XAVDD 사이에 접속되는 저항 Ra와, 각 인버터의 접지 단자와 접지선 GND 사이에 접속되는 저항 Rb와의 저항비는, 비대칭(예를 들면, Ra:Rb=2:1)으로 설정되어 있다. 이에 따라, 폴리실리콘 TFT 기판의 제조 프로세스에 의해 TFT의 Vth가 변동되더라도 소비 전력을 최저한으로 억제하면서, 안정적으로 동작시키는 것이 가능해진다.
〈제19 실시예〉
제19 실시예는, AMP(17)를 구성하는 3개의 인버터 중, 2단째의 인버터의 게이트 폭 W를 3단째의 인버터의 게이트 폭 W보다도 크게 하는 것이다. 일반적으로 표시 장치의 신호선을 구동하기 위해 이용되는 TAB-IC의 AMP(17)는, 차동 회로로 이루어지는 비교 회로부의 소자의 게이트 폭을 될 수 있는 한 작게 하고, 출력단의 소자의 게이트 폭을 크게 설계하지만, 본 실시예의 AMP(17)는, 일반적인 것과 개념이 현저히 다르다.
발명자는 시행 착오 끝에, 휴대 전화용 액정 표시 장치나 PDA용 액정 표시 장치 등의 비교적 소형의 표시 장치에 특히 적합한 비자명(非自明) 인버터 각단의 게이트 폭의 상대 관계를 발견하였다. 여기서 비교적 소형이란, AMP(17)로부터 본 구동 부하 용량(신호선 1개당 용량)이 대략 20pF 정도 이하의 것을 말한다.
폴리실리콘 TFT 소자와 같이 Vth등의 특성 변동이 비교적 큰 소자를 이용하여 신호선 구동을 위한 AMP(17)를 구성하는 경우, 출력단을 크게 하는 것이 동작 안정성 확보에 있어서 반드시 유효한 것은 아니고, 오히려, 발진이나 링잉을 초래하기 쉽다고 하는 문제가 있다. 발명자는 이 사실을 시행 착오의 결과 발견하여, 최종단의 인버터를 구성하는 TFT의 게이트 폭은 오히려 작게 하고, 2단째의 게이트 폭을 크게 하는 편이 좋다는 사실을 발견하였다.
AMP(17)는, 도 24 등에 도시한 바와 같이, 3개의 인버터를, 캐패시터 소자를 사이에 두고 종속 접속하여 구성되어 있다. 이 때문에, AMP(17)의 출력은 발진이나 링잉을 일으키기 쉽고, 도 37에 도시한 바와 같이, 출력이 안정될 때까지 어느 정도의 시간(이하, 이 시간을 수속 시간이라고 함)을 요한다.
도 38은 최초단의 인버터의 게이트 폭 W1과 2단째의 인버터의 게이트 폭 W2를 같게 하고, 2단째의 인버터의 게이트 폭 W2와 3단째의 인버터의 게이트 폭 W3과의 비 W2/W3을 변화시켰을 때에, AMP(17)의 출력의 수속 시간이 어떻게 변화하는지를 도시한 도면이다.
도시한 바와 같이, W2/W3이 0.5∼1.5의 범위에서는, 2단째의 인버터의 게이트 폭 W2가 3단째의 인버터의 게이트 폭 W3보다도 클수록, 수속 시간은 짧은 것을 알 수 있다. 따라서, 2단째의 인버터의 게이트 폭 W2를 3단째의 인버터의 게이트 폭 W3보다도 크게 함으로써, AMP(17)의 동작을 보다 안정화시킬 수 있다.
〈제20 실시예〉
대각 2인치의 176 ×180 도트의 액정 표시 장치에 이용하는 데 적합한 AMP 회로의 구체적인 레이아웃의 형태에 대하여 설명한다.
도 39는, 도 3의 AMP(17)의 부분의 레이아웃도이다. 스위치나 소자의 기호는 도 3에 대응시켜 기입하고 있다.
발진이나 링잉을 방지하기 위해서, 2단째의 인버터의 전후에 형성하는 위상 보상 소자로서, 도 11의 것을 이용하고 있다. 저항 소자로서, N+도핑 폴리실리콘을 이용하고 있다. 용량 소자는 N+도핑 폴리실리콘과 게이트선 층의 교차에 의해형성하고 있다. 이 표시 장치에서는 신호선 용량이 12pF이다. 신호선 저항은 0.4 kΩ이다. 구동 부하의 시상수는, 12pF ×0.8kΩ=9.6nsec이다. 위상 보상 소자의 저항값은 100kΩ, 정전 용량은 0.1pF로 하였다. 신호선 1개당 구동 시간은 4㎲로 하였다.
아날로그 스위치의 관통 전압에 의한 출력 전압 오차를 억제하기 위해, 도 9와 마찬가지로, 각 개소에 관통하여 보상 스위치를 배치하고 있다.
아날로그 스위치나 인버터는 어느 것이나 P채널 TFT와 N채널 TFT를 상보적으로 이용하고 있다. 바람직하지 못한 기생 용량이, P채널 TFT와 N채널 TFT에 균등하게 기생하도록 하여, 영향을 최소화하도록, 좌우 대칭의 회로 배치를 실시하고 있다.
D/A 변환에 이용되는 용량 소자 C1, C2, C3, C6은, N+도핑 폴리실리콘의 층과 게이트선 층의 교차부에서 형성하고 있다. 이들 용량은 동일한 정전 용량을 갖는 것이 바람직하다. 정전 용량의 변동은 D/A 변환의 오차 전압으로 직결되기 때문이다. 예를 들면 C3에서는 일부 신호선 층과 게이트선 층의 교차부도 이용하여, 될 수 있는 한 C2와 동일한 정전 용량이 되도록 하고 있다.
AMP(17)를 구성하는 각 인버터와 전원 사이의 저항은, 도 3의 기호를 이용하여, Rm=360Ω(XAVDD 측) /220Ω(XAVSS 측), R1=70Ω, R3=50Ω, R2=35Ω, R4=25Ω로 하였다.
AMP(17)의 각 인버터의 게이트폭 비는, IV1:IV2:IV3=6:6:5로 하였다.
액정 셀을 구성하는 2장의 유리 기판의 한쪽은 공통 전극이 형성된 컬러 필터 기판이다. 공통 전극은 1수평 기간을 주기로 하여 극성 반전 구동된다. 다른 쪽의 기판은, 도 40에 도시한 바와 같이, 화소 어레이부(1), 신호선 구동 회로(5), 주사선(게이트선) 구동 회로(6), 타이밍 회로(7)를 일체로 형성하여 이루어지는 저온 폴리실리콘 TFT 어레이 기판이다.
신호선 구동 회로(5)에는, AMP(17) 및 DAC(16)이 44세트 배치되어, 1수평 기간에 D/A 변환과 AMP(17)에 의한 신호선 구동(도 4에 도시한 동작)을 12회, 12개의 신호선을 순차적으로 선택하면서 행하도록 동작한다.
신호선 구동 회로(5)의 개략 구성도를 도 41에 도시한다. 또한, 본 실시예의 액정 표시 장치는, 도 34에 도시한 전원 IC(4)와 LCD 컨트롤러를 구비하고, 도 35 및 도 21에 도시한 전원 설정으로 동작한다.
이러한 구성에 의해, 저소비 전력과 AMP(17)의 안정성에 뛰어나고, D/A 변환의 정밀도에도 문제가 없으며, 양호한 표시를 행할 수 있었다. 또한, 제조 프로세스의 변동에 기인한 Vth변동에 대하여 충분한 수율을 확보할 수 있었다. 또한, N채널 TFT와 P채널 TFT의 Vth절대값이 각각 최소 0.5V에서 최대 2.5V 정도까지의 광범한 범위에서 문제없이 동작하였다.
〈제21 실시예〉
제21 실시예는, 신호선의 기입 시간을 길게 확보하는 것이다. 제21 실시예의 전체 구성은 도 1과 마찬가지이고, 신호선 구동 회로의 블록 구성도 도 2와 마찬가지이다.
신호선 구동 회로(5) 내의 분압 저항 래더(20)는, 도시되지 않는 복수의 저항 소자를 직렬 접속하여 구성되어 있다. 도 2에 도시한 바와 같이, 분압 저항 래더(20)에는, 3종류의 기준 전압 REF1, Vm, REF2가 공급되고, 직렬 접속된 복수의 저항 소자의 단 사이에서 9종류의 기준 전압 V1∼V9가 추출된다. 바람직하게는, Vm이 (REF1+REF2)/2에 가까운 쪽이 좋다. 저항 래더의 소비 전력은 (REF1-Vm)2/(REF1과Vm사이의 저항)+(Vm-REF2)2/(Vm과 REF2 사이의 저항)으로 나타낼 수 있어서, 이 값을 최소화할 수 있기 때문이다.
DAC(16)는, 전압 선택 회로(15)로부터 출력된 기준 전압 Vr1, Vr2를 이용하여, 디지털 화소 데이터의 하위 3비트에 따른 전압을 생성한다. DAC(16)에서 생성된 전압은 AMP(17)로 증폭된 후, 신호선 선택 회로(18)에 공급된다.
신호선 선택 회로(18)는, AMP(17)로부터의 전압을 대응하는 신호선에 공급하기 전에, 신호선의 프리차지를 행한다. 프리차지 전압으로서, 전압 선택 회로(15)로부터 출력된 기준 전압 Vr1, Vr2가 이용된다.
도 42는 DAC(16)과 AMP(17)의 상세 구성을 도시하는 회로도가다. 도시한 바와 같이, DAC(16)는, 디지털 화소 데이터의 하위 3비트 중 최상위 비트를 제외한 2비트 D1, D0의 값에 따라서 기준 전압 Vr1, Vr2중 어느 한쪽을 선택하는 스위치 SW11과, 디지털 화소 데이터의 최상위 비트의 값에 따라서 기준 전압 Vr1, Vr2중 어느 한쪽을 선택하는 스위치 SW12와, 디지털 화소 데이터의 최상위 비트 이외의 각 비트의 값에 따른 전하를 축적할 수 있는 캐패시터 소자(제1 캐패시터 소자) CP1과, 캐패시터 소자 CP1 과의 간에 축적 전하를 재배분할 수 있는 캐패시터 소자(제2 캐패시터 소자) CP2와, 디지털 화소 데이터의 최상위 비트의 값에 따른 전하를 축적할 수 있는 캐패시터 소자(제3 캐패시터 소자) CP3과, 디지털 화소 데이터의 최하위 비트 D0의 값에 따른 전하를 캐패시터 소자 CP1에 축적할 때에 온상태로 하는 스위치 SW0과, 캐패시터 소자 CP1, CP2 간에 축적 전하의 재배분을 행할지의 여부를 전환하는 스위치(제1 전환 회로) SW1과, 비트 D1의 값에 따른 전하를 캐패시터 소자 CP1에 축적할 때에 온 상태로 하는 스위치 SW2와, 비트 D2의 값에 따른 전하를 캐패시터 소자 CP3에 축적할 때에 온 상태로 하는 스위치(제2 전환 회로) SW3과, 캐패시터 소자 CP2, CP3 간에 축적 전하의 재배분을 행할지의 여부를 전환하는 스위치(제3 전환 회로) SW4를 갖는다.
AMP(17)는, 차동 증폭기(17a)와, 차동 증폭기(17a)의 반전 입력 단자와 출력 단자 사이에 접속된 스위치 ISP와, 스위치 ISP 및 신호선 부하(30)의 접속점 a와 캐패시터 소자 CP3 및 스위치 SW3, SW4의 접속점 b 사이에 접속된 스위치 AFB를 갖는다.
차동 증폭기(17a)의 반전 입력 단자에는 캐패시터 소자 CP3이 접속되고, 정회전 입력 단자에는 기준 전압 Vref가 공급된다.
상술한 각 스위치 SW0∼SW3, SW11, SW12, ISP, AFB, XSW의 전환 제어는 전하 제어 회로(33)에 의해 행해진다.
도 43은 DAC(16)의 동작 타이밍도이다. 이하, 도 43의 동작 타이밍도에 기초하여, DAC(16)의 동작을 설명한다. 시각 t1에 로드 신호가 입력되면, DAC(16)에 디지털 화소 데이터 D2∼D0이 입력된다. 시각 t2∼t3의 동안에는 스위치 SW0이 온 상태로 되고, 디지털 화소 데이터의 비트 D0의 값에 따른 전하가 캐패시터 소자 CP1에 축적된다. 구체적으로는, 비트 D0이「1」이면, 기준 전압 Vr1에 따른 전하가캐패시터 소자 CP1에 축적되고, 「0」이면, 기준 전압 Vr2에 따른 전하가 캐패시터 소자 CP1에 축적된다. 또한, 캐패시터 소자 CP2에는, 기준 전압 Vr2에 따른 전하가 축적된다.
시각 t3∼t4의 동안에는 스위치 SW1이 온 상태로 되어, 캐패시터 소자 CP1, CP2 간에 전하의 재배분이 행해진다. 그 후, 시각 t4∼t5의 동안에는 스위치 SW2가 온 상태로 되어, 디지털 화소 데이터의 비트 D1의 값에 따른 전하가 캐패시터 소자 CP1에 축적된다.
그 후, 시각 t5∼t6 동안에는, 스위치 SW1이 온 상태로 되어, 캐패시터 소자 CP1, CP2 간에 전하의 재배분이 행해진다. 이에 따라, 캐패시터 소자 CP1, CP2에는, 비트 D1, D0의 값에 따른 전하가 축적된다.
시각 t6까지는, 스위치 AFB, XSW는 온 상태이고, 캐패시터 소자 CP3에 축적된 전하에 따른 전압, 즉 직전의 디지털 화소 데이터에 대응하는 전압 vold가 신호선 부하(30)에 공급된다. 또한, AMP(17)의 입출력 단자 사이의 스위치 ISP는 오프 상태여서, AMP(17)는 시각 t6까지는 vold를 신호선에 계속해서 공급한다.
그 후, 시각 t6∼t7 동안에는, 스위치 SW3이 온 상태로 되고, 비트 D2의 값에 따른 전하가 캐패시터 소자 CP3에 축적된다. 또한, 스위치 AFB, XSW가 오프하는 대신에 스위치 ISP가 온 상태로 되어, AMP(17)는 캐패시터 소자 CP3의 우단에 AMP(17)의 동작 임계값 전압을 충전하도록 동작한다.
그 후, 시각 t7∼t8 사이에는, 스위치 SW4가 온 상태로 된다. 이에 따라,캐패시터 소자 CP2, CP3 간에 축적 전하의 재배분이 행해진다. 이 결과, 캐패시터 소자 CP2, CP3에는, 디지털 화소 데이터의 비트 D0∼D2의 값에 따른 전하가 축적되어, 전압 Vnew로 된다. 이 때, 스위치 ISP는 온 상태이고, 또한 XSW는 오프 상태이기 때문에, AMP(17)로부터는 캐패시터 소자 CP3의 축적 전하에 따른 전압이 출력되지 않는다.
이상과 같이, 캐패시터 소자 CP3의 좌단에는, 디지털 화소 데이터의 비트 D0∼D2의 값에 따른 전하가 축적되어 전압 Vnew가 충전되어, 캐패시터 소자 CP3의 우단에는 AMP(17)의 동작 임계값 전압이 충전되어, AMP(17)의 샘플링 동작이 완료한다.
시각 t8 이후에는, 스위치 ISP가 오프 상태로 되어, 스위치 XSW, AFB가 온 상태로 되어, 캐패시터 소자 CP3의 축적 전하에 따른 전압이 신호선 부하(30)에 공급되는 기입 동작을 행한다. 즉, 아날로그 스위치 AFB를 통해 캐패시터 소자 CP3의 좌단에 피드백되는 전압이 Vnew와 동일하게 될 때까지, AMP(17)가 소정의 방향의 전류를 신호선 부하에 계속해서 기입한다.
도 44는 본 실시예의 신호선 구동 회로(5)의 동작 타이밍도이다. 시각 t11일 때에 스타트 펄스 XST가 공급되면, 샘플링 래치(13)는, 적색 홀수 화소를 순서대로 래치하고, 1수평 라인분의 적색 홀수 화소의 래치가 종료한 시점 t12에서, 로드 래치(14)는 1수평 라인분의 적색 홀수 화소를 통합하여 동시에 래치한다. 로드 래치(14)의 출력은, DAC(16)에 입력되어 D/A 변환이 행해진다.
적색 홀수 화소에 대한 DAC(16)에서의 D/A 변환 동작에 병행하여, 샘플링 래치(13)는 1수평 라인분의 적색 짝수 화소의 래치를 행한다 (시각 t13∼t14). 그 후, 샘플링 래치(13)는, 1수평 라인분의 녹색 홀수 화소, 녹색 짝수 화소, 청색 홀수 화소 및 청색 짝수 화소의 래치를 순서대로 행한다.
본 실시예의 신호선 구동 회로(5)는, 1수평 기간(1H) 마다 공통 전극의 전압을 반전하는 H 공통 반전 구동을 행한다.
도 45는 H 공통 반전 구동의 일례를 도시한 신호선 구동 회로의 회로도이다. 도시한 바와 같이, 신호선 구동 회로(5) 내에는, 회로(5b)가 소정 간격으로 반복하여 형성되어 있다.
회로(5b)에서는, 샘플링 래치(13)는 시프트 레지스터(11)로부터의 시프트 클럭에 동기시켜 디지털 화소 데이터를 래치한다.
계속해서, 샘플링 래치(13)는, 레벨 시프트 후의 래치 데이터를 재래치한다. DAC(16) 내의 상위 3bit D/A는, 샘플링 래치(13)의 래치 데이터의 상위 3비트에 기초하여 기준 전압을 선택하고, 선택된 기준 전압을 이용하여, 하위 3bit D/A는 샘플링 래치(13)의 래치 데이터의 하위 3비트를 D/A 변환한다.
D/A 변환된 아날로그 영상 신호는, AMP(17)에 의해 샘플링된 후, 신호선 선택 회로(18)를 통해, 대응하는 신호선에 공급된다.
이와 같이, 본 실시예에서는, DAC(16)에 의한 D/A 변환 동작의 타이밍과 AMP(17)의 샘플링 동작의 타이밍을 일부 중첩시킴에 따라, 신호선 기입 시간을 충분히 길게 확보할 수 있다. 따라서, DAC(16)나 AMP(17)를 복수의 신호선에서 공유하는 것도 가능하게 되어, 회로 규모를 삭감할 수 있다.
상술한 실시예에서는, 액정 표시 장치의 신호선 구동 회로(5)에 이용되는 DAC(16)를 예로 들어 설명하였지만, 본 발명의 디지털 아날로그 변환 회로는, 각종의 용도에 적용할 수 있다. 또한, 신호선 구동 회로(5)의 동작 타이밍은 도 44에 도시한 것에 한정되지 않는다. 또한, 신호선 구동 회로(5)의 극성 반전 구동은, H 공통 반전 구동 이외의 방식, 예를 들면 V 공통 반전 구동을 채용하여도 무방하다.
또한, AMP(17)는 차동 증폭기 이외의 것을 이용하여도 된다. 예를 들면 P채널 트랜지스터와 N채널 트랜지스터를 전원 사이에 직렬로 구성하는 캐패시터여도 된다. 이 경우에는 Vref단자는 없어진다. 이 경우의 DAC(16)의 회로는 도 46과 같게 된다. 도 46의 캐패시터 소자 CP3은, 도 43의 시각 t7로부터 t8까지 동안에 캐패시터 소자 CP3에 샘플링한 전압을, 시각 t8 이후에 아날로그 스위치 AFB를 통해 용량 CP3에 입력되는 (피드백되는) 신호선 전위와 비교하는 비교기로서 작용한다. 또한, AMP(17)의 전압 출력 정밀도를 높이기 위해서, 복수의 비교기를 직렬하여 이용하는 것이 효과적이다.
또, 도 46의 3개의 직렬된 인버터 중, 한 가운데의 인버터에, 도 10 내지 도 13에 도시한 위상 보상 소자를 형성함으로써, AMP 회로의 동작 안정성이 확보되는 것은 상술한 바와 같다.
본 발명에 따르면, 표시 품질을 향상시킬 수 있으며, 액연을 작게 할 수 있는 표시 장치가 제공된다. 또한, 본 발명에 따르면, 디지털 아날로그 변환에 요하는 시간을 단축할 수 있는 디지털 아날로그 변환 회로, 표시 장치 및 디지털 아날로그 변환 방법이 제공된다. 또한, 본 발명에 따르면, 디지털 아날로그 변환 처리를 행하는 기간과 디지털 아날로그 변환을 행한 결과를 출력하는 기간이 일부 중첩하도록 하여, 디지털 아날로그 변환을 행한 결과를 출력하는 기간이 길어지도록 한 디지털 아날로그 변환 회로, 표시 장치 및 디지털 아날로그 변환 방법이 제공된다.

Claims (29)

  1. 표시 장치에 있어서,
    절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 주사선을 구동하는 주사선 구동 회로와,
    상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로
    를 구비하며,
    상기 신호선 구동 회로는,
    아날로그 영상 신호를 증폭하는 증폭기와,
    상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로
    를 갖고,
    상기 증폭기는,
    종속 접속되는 홀수개의 인버터와,
    상기 인버터의 단 사이와, 최초단의 상기 인버터의 입력 단자와 최종단의 상기 인버터의 출력 단자 사이에 각각 접속되는 제1 캐패시터 소자와,
    최초단의 상기 인버터에 전원 전압을 공급하는 제1 전원 공급선과,
    최초단 이외의 상기 인버터에 전원 전압을 공급하는 제2 전원 공급선
    을 갖는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 전원 공급선에 각각 별개로 삽입되는 임피던스 소자를 구비하는 표시 장치.
  3. 표시 장치에 있어서,
    절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 주사선을 구동하는 주사선 구동 회로와,
    상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로
    를 구비하며,
    상기 신호선 구동 회로는,
    아날로그 영상 신호를 증폭하는 증폭기와,
    상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로
    를 갖고,
    상기 신호선 선택 회로는, 각 신호선마다, 병렬 접속된 복수의 아날로그 스위치를 갖고,
    동일한 신호선에 대응하는 상기 복수의 아날로그 스위치는, 동일 방향으로 온/오프 상태로 제어되는 표시 장치.
  4. 제3항에 있어서,
    상기 신호선의 각각마다, 상기 신호선과 대응하는 상기 복수의 아날로그 스위치 사이에 삽입되는 임피던스 소자를 구비하는 표시 장치.
  5. 표시 장치에 있어서,
    절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 절연 기판 위에 형성되는 아날로그 스위치와,
    적어도 일부의 상기 아날로그 스위치의 각각에 직렬 접속되고, 대응하는 아날로그 스위치와는 역방향으로 온/오프 제어되는 관통 보상용 아날로그 스위치
    를 구비하며,
    상기 관통 보상용 아날로그 스위치는, 병렬 접속된 pMOS 트랜지스터와 nMOS 트랜지스터를 갖고, 양 트랜지스터의 소스/드레인 간은 단락되는 표시 장치.
  6. 표시 장치에 있어서,
    절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 주사선을 구동하는 주사선 구동 회로와,
    상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로
    를 구비하며,
    상기 신호선 구동 회로는,
    아날로그 영상 신호를 증폭하는 증폭기와,
    상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로
    를 갖고,
    상기 증폭기는,
    전원선 및 접지선과,
    종속 접속되는 3개의 인버터와,
    상기 인버터와 상기 전원선 사이에 형성되는 저항 소자와,
    상기 인버터와 상기 접지선 사이에 형성되는 저항 소자와,
    최초단의 상기 인버터의 입력 단자와 최종단의 상기 인버터의 출력 단자 사이에 접속되는 제1 캐패시터 소자와,
    상기 최초단의 인버터에 형성되고, 최초단의 인버터의 입출력 단자 사이를 단락할지의 여부를 전환할 수 있는 전환 회로와,
    2단째의 상기 인버터의 입출력 단자 사이에 삽입되는 위상 보상 임피던스 소자
    를 갖는 표시 장치.
  7. 제6항에 있어서,
    상기 증폭기는,
    종속 접속되는 3개의 인버터의 단 사이에 각각 접속되는 캐패시터 소자와,
    상기 3개의 인버터의 각각마다 형성되고, 대응하는 인버터의 입출력 단자 사이를 단락할지의 여부를 전환할 수 있는 전환 회로
    를 갖는 표시 장치.
  8. 제6항에 있어서,
    상기 위상 보상 임피던스 소자의 저항값과 용량값의 곱은 대략 신호선 부하 용량과 신호선 저항의 곱의 값인 표시 장치.
  9. 제6항에 있어서,
    2단째의 인버터의 게이트 폭/게이트 길이가 3단째의 인버터의 값보다 큰 표시 장치.
  10. 표시 장치에 있어서,
    종횡으로 배열되어 형성되는 신호선 및 주사선과, 상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 주사선을 구동하는 주사선 구동 회로와, 그 위에 형성되며 상기 신호선을 구동하는 신호선 구동 회로를 갖는 절연 기판과,
    상기 절연 기판 위에 대향 배치되며, 공통 전극이 형성되는 대향 기판
    을 구비하며,
    상기 신호선 구동 회로는,
    아날로그 영상 신호를 증폭하는 증폭기와,
    상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로
    를 갖고,
    상기 증폭기는, 종속 접속된 홀수개의 인버터를 갖고, 표시 소자의 전압-휘도 특성 곡선의 기울기가 최대가 되는 전압 부근에서, 각 인버터의 게인을 최대로 하는 표시 장치.
  11. 제10항에 있어서,
    상기 증폭기는, 홀수개의 인버터를 종속 접속하여 구성되며, 상기 인버터의 각각은, 제1 및 제2 전원 전압 사이에 직렬로 접속되는 pMOS 트랜지스터 및 nMOS 트랜지스터를 갖는 상보형 인버터인 표시 장치.
  12. 표시 장치에 있어서,
    절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 주사선을 구동하는 주사선 구동 회로와,
    상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로
    를 구비하며,
    상기 신호선 구동 회로는,
    아날로그 영상 신호를 증폭하는 증폭기와,
    상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로
    를 갖고,
    상기 증폭기는,
    종속 접속되는 (2n+1)단 (단, n은 1 이상의 정수)의 인버터와,
    상기 (2n+1)단의 인버터의 단 사이와, 최초단의 상기 인버터의 입력 단자 및 최종단의 상기 인버터의 출력 단자 사이에 각각 접속되는 캐패시터 소자
    를 갖고,
    2단째로부터 2n단째까지의 상기 인버터를 구성하는 각 트랜지스터의 사이즈가 최종단의 상기 인버터를 구성하는 트랜지스터의 사이즈 이상이며, 또한 최초단의 상기 인버터를 구성하는 각 트랜지스터의 사이즈가 2단째의 상기 인버터를 구성하는 트랜지스터의 사이즈 이하인 표시 장치.
  13. 제12항에 있어서,
    상기 트랜지스터의 사이즈는, 상기 트랜지스터의 게이트 길이에 대한 게이트 폭의 비인 표시 장치.
  14. 표시 장치에 있어서,
    절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 주사선을 구동하는 주사선 구동 회로와,
    상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로
    를 구비하며,
    상기 신호선 구동 회로는,
    아날로그 영상 신호를 증폭하는 증폭기와,
    상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로
    를 갖고,
    상기 증폭기는,
    전원선 및 접지선과,
    종속 접속되는 (2n+1)단 (단, n은 1 이상의 정수)의 인버터와,
    상기(2n+1)단의 인버터의 단 사이와, 최초단의 상기 인버터의 입력 단자 및 최종단의 상기 인버터의 출력 단자의 사이에 각각 접속되는 캐패시터 소자와,
    전원선과, 상기 홀수개의 인버터 각각에 접속되는 복수의 인버터 소자
    를 갖고,
    2단째로부터 2n단째까지의 상기 인버터에 각각 접속되는 상기 임피던스 소자의 임피던스 값이 최종단의 상기 인버터에 접속되는 상기 임피던스 소자의 임피던스 값 이하이고, 또한 최초단의 상기 인버터에 접속되는 상기 임피던스 소자의 임피던스 값이 2단째의 상기 인버터에 접속되는 상기 임피던스 소자의 임피던스 값 이상인 표시 장치.
  15. 표시 장치에 있어서,
    절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 주사선을 구동하는 주사선 구동 회로와,
    상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로
    를 구비하며,
    상기 신호선 구동 회로는,
    디지털 화소 데이터를 래치하는 래치 회로와,
    상기 래치 회로의 래치 출력을 아날로그 영상 신호로 변환하는 D/A 변환기와,
    상기 D/A 변환기로 변환된 아날로그 영상 신호를 증폭하는 증폭기와,
    상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하는 신호선 선택 회로
    를 갖고,
    상기 증폭기는,
    종속 접속되는 (2n+1)단 (단, n은 1 이상의 정수)의 인버터와,
    상기 (2n+1)단의 인버터의 단 사이와, 최초단의 상기 인버터의 입력 단자와 최종단의 상기 인버터의 출력 단자 사이에 각각 접속되는 캐패시터 소자
    를 갖고,
    상기 (2n+1)단의 인버터 각각은, 제1 및 제2 전원 단자를 갖고,
    상기 제1 및 제2 전원 단자 중 적어도 한쪽에는, 상기 (2n+1)단의 인버터 각각마다 각기 다른 기준 전압이 공급되며, 2단째로부터 2n단째까지의 상기 캐패시터 각각의 상기 제1 및 제2 전원 단자 중 적어도 한쪽에 공급되는 기준 전압은 최종단의 상기 인버터의 상기 제1 및 제2 전원 단자 중 적어도 한쪽에 공급되는 기준 전압 이상이고, 또한 최초단의 상기 인버터의 상기 제1 및 제2 전원 단자 중 적어도 한쪽에 공급되는 기준 전압은 2단째의 상기 인버터의 상기 제1 및 제2 전원 단자 중 적어도 한쪽에 공급되는 기준 전압 이하인 표시 장치.
  16. 절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 주사선을 구동하는 주사선 구동 회로와,
    상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로를 구비한 표시 장치에 있어서,
    상기 신호선 구동 회로는,
    아날로그 영상 신호를 증폭하는 증폭기와,
    상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하여 신호선 기입을 행하는 신호선 선택 회로
    를 갖고,
    상기 증폭기는,
    각각이 하나 이상의 인버터로 구성되며, 상호 병렬 접속되는 복수의 제1 증폭부와,
    종속 접속되는 복수의 인버터로 이루어지는 제2 증폭부와,
    상기 복수의 제1 증폭부 중 어느 하나를 순서대로 선택하여, 선택된 제1 증폭부의 출력을 상기 제2 증폭부의 최초단의 인버터에 공급함과 함께, 상기 제2 증폭부의 출력을 상기 선택된 제1 증폭부의 최초단의 인버터의 입력측으로 귀환시켜 폐루프를 형성하는 선택부와,
    상기 폐루프 내의 각 인버터의 단 사이에 각각 접속되는 복수의 캐패시터 소자
    를 갖고,
    상기 증폭기는, 상기 신호선 선택 회로가 신호선 기입을 행하고 있는 동안에, 다음에 기입을 행할 신호선에 대응하는 아날로그 영상 신호를 증폭하는 표시 장치.
  17. 제16항에 있어서,
    상기 복수의 제1 증폭부는, 병렬 접속된 제1 및 제2 인버터를 갖고,
    상기 선택부는,
    상기 제1 인버터의 출력 단자와 상기 제2 증폭부의 입력 단자를, 상기 캐패시터 소자를 사이에 두고 접속할지의 여부를 전환하는 제1 전환부와,
    상기 제1 인버터의 입력 단자와 상기 제2 증폭부의 출력 단자를, 상기 캐패시터 소자를 사이에 두고 접속할지의 여부를 전환하는 제2 전환부와,
    상기 제2 인버터의 출력 단자와 상기 제2 증폭부의 입력 단자를, 상기 캐패시터 소자를 사이에 두고 접속할지의 여부를 전환하는 제3 전환부와,
    상기 제2 인버터의 입력 단자와 상기 제2 증폭부의 출력 단자를, 상기 캐패시터 소자를 사이에 두고 접속할지의 여부를 전환하는 제4 전환부
    를 갖고,
    상기 증폭기는, 상기 신호선 선택 회로가 신호선 기입을 행할 때마다, 상기 제1 인버터를 포함하는 폐루프의 형성과, 상기 제2 인버터를 포함하는 폐루프의 형성을 교대로 행하는 표시 장치.
  18. 제16항에 있어서,
    상기 제2 또는 제4 전환부를 온 상태로 하여 상기 제1 및 제2 인버터의 한쪽의 출력을 상기 제2 증폭부에 공급한 직후에, 상기 제1 또는 제3 전환부를 온 상태로 하여 다음에 기입해야 될 아날로그 영상 신호를 상기 제1 및 제2 인버터의 다른 쪽에 공급하는 표시 장치.
  19. 표시 장치에 있어서,
    절연 기판 위에 종횡으로 배열되어 형성되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 주사선을 구동하는 주사선 구동 회로와,
    상기 절연 기판 위에 형성되어 상기 신호선을 구동하는 신호선 구동 회로와,
    외부로부터 공급되는 제1 전원 전압에 기초하여, 상기 제1 전원 전압의 대략 정수배의 전압 레벨을 갖는 제2 전원 전압을 생성하는 전원 전압 생성 회로
    를 구비하며,
    상기 신호선 구동 회로는,
    아날로그 영상 신호를 증폭하는 증폭기와,
    상기 증폭기로 증폭된 아날로그 영상 신호의 공급처인 신호선을 선택하여 신호선 기입을 행하는 신호선 선택 회로
    를 갖고,
    상기 증폭기는, 상기 제2 전원 전압에 의해 구동되는 표시 장치.
  20. 제19항에 있어서,
    상기 신호선 구동 회로 내의 디지털 회로 부품은, 상기 제2 전원 전압에 의해 구동되는 표시 장치.
  21. 제19항에 있어서,
    상기 증폭기는,
    종속 접속되는 3개의 인버터의 단 사이에 각각 접속되는 캐패시터 소자와,
    상기 3개의 인버터의 각각마다 형성되고, 대응하는 인버터의 입출력 단자 사이를 단락할지의 여부를 전환할 수 있는 전환 회로와,
    상기 제2 전원선과 상기 홀수개의 인버터 각각의 제1 전원 단자 사이에 접속되는 제1 임피던스 소자와,
    접지 전위선과 상기 홀수개의 인버터 각각의 제2 전원 단자 사이에 접속되어 상기 제1 임피던스 소자보다도 임피던스가 작은 제2 임피던스 소자
    를 갖는 표시 장치.
  22. 제1 기준 전압과, 이 제1 기준 전압보다도 전압 레벨이 낮은 제2 기준 전압에 기초하여, n(n은 2 이상의 정수) 비트의 디지털 신호에 대응하는 전압을 출력하는 디지털 아날로그 변환 회로는,
    상기 디지털 신호의 최상위 비트 이외의 각 비트의 값에 따른 전하를 축적할 수 있는 제1 캐패시터 소자와,
    상기 제1 캐패시터 소자와의 사이에서 축적를 재배분할 수 있는 제2 캐패시터 소자와,
    상기 디지털 신호의 최상위 비트의 값에 따른 전하를 축적할 수 있는 제3 캐패시터 소자와,
    상기 디지털 신호의 최상위 비트 이외의 각 비트의 값에 따른 전하를 순서대로 상기 제1 캐패시터 소자에 축적하고, 상기 제2 캐패시터 소자와의 사이에서 축적 전하의 재배분을 행하는 처리를 상기 디지털 신호의 최상위 비트 이외의 각 비트 마다 반복하여 행함과 함께 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후, 상기 제2 캐패시터 소자와 상기 제3 캐패시터 소자 간에 축적 전하의 재배분을 행하는 전하 제어 회로
    를 구비하는 디지털 아날로그 변환 회로.
  23. 제22항에 있어서,
    상기 제1 캐패시터 소자와 상기 제2 캐패시터 소자 간에 축적 전하의 재배분을 행할지의 여부를 전환하는 제1 전환 회로와,
    상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적할지의 여부를 전환하는 제2 전환 회로와,
    상기 제2 캐패시터 소자와 상기 제3 캐패시터 소자 간에 축적 전하의 재배분을 행할지의 여부를 전환하는 제3 전환 회로
    를 구비하고,
    상기 전하 제어 회로는, 상기 디지털 신호의 최상위 비트 이외의 각 비트 마다, 각 비트의 값에 따른 전하를 상기 제1 캐패시터 소자에 축적한 후, 상기 제1 전환 회로를 온 상태로 하여, 상기 제1 캐패시터 소자와 상기 제2 캐패시터 소자 간에 축적 전하의 재배분을 행하며, 또한 상기 제2 전환 회로를 온 상태로 하여 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후, 상기 제3 전환 회로를 온 상태로 하여 상기 제2 캐패시터 소자와 상기 제3 캐패시터 소자 간에 축적 전하의 재배분을 행하는 디지털 아날로그 변환 회로.
  24. 제23항에 있어서,
    상기 제2 기준 전압에 따른 전하를 상기 제2 캐패시터 소자에 축적할지의 여부를 전환하는 제4 전환 회로를 구비하며,
    상기 전하 제어 회로는, 상기 디지털 신호의 최하위 비트에 따른 전하를 상기 제1 캐패시터 소자에 축적할 때, 상기 제4 전환 회로를 온 상태로 하여 상기 제2 기준 전압에 따른 전하를 상기 제2 캐패시터 소자에 축적하는 디지털 아날로그 변환 회로.
  25. 제23항에 있어서,
    부하 용량의 전압이 제1 기간에서의 상기 제3 캐패시터 소자의 축적 전하에 따른 전압과 같게 되도록 제2 기간에 부하 용량에 전압 공급을 행하는 증폭기와,
    상기 증폭기의 입출력 단자를 단락할지의 여부를 전환하는 제5 전환 회로
    를 갖고,
    상기 전하 제어 회로는, 상기 디지털 신호의 최상위 비트 이외의 각 비트 마다, 각 비트의 값에 따른 전하를 상기 제1 캐패시터 소자에 축적한 후, 상기 제1 전환 회로를 온 상태로 하여, 상기 제1 캐패시터 소자와 상기 제2 캐패시터 소자 간에 축적 전하의 재배분을 행하고, 그 후, 상기 제2 전환 회로를 온 상태로 하여상기 디지털 신호의 최상위 비트의 값에 따른 전하를 상기 제3 캐패시터 소자에 축적하고, 그 후, 상기 제3 전환 회로를 온 상태로 하여 상기 제2 캐패시터 소자와 상기 제3 캐패시터 소자 간에 축적 전하의 재배분을 행하며, 또한, 상기 제2 전환 회로의 온 기간 내 및 상기 제3 전환 회로의 온 기간 내에, 상기 제5 전환 회로를 온 상태로 하여 상기 증폭기의 입출력 단자를 단락시키는 디지털 아날로그 변환 회로.
  26. 제23항에 있어서,
    상기 증폭기의 출력을 부하에 공급할지의 여부를 전환하는 제6 전환 회로와,
    상기 제6 전환 회로와 상기 부하와의 접속점과, 상기 제2 전환 회로와 상기 제3 캐패시터 소자와의 접속점 사이에 접속된 제7 전환 회로
    를 구비하며,
    상기 전하 제어 회로는, 상기 제2 전환 회로의 온 기간 내와 상기 제3 전환 회로의 온 기간 내를 제외하여, 상기 제6 및 제7 전환 회로를 온하여, 상기 제2 전환 회로와 상기 제3 캐패시터 소자와의 접속점의 전압을 상기 부하에 공급하는 디지털 아날로그 변환 회로.
  27. 표시 장치에 있어서,
    신호선 및 주사선의 교점 부근에 배치된 복수의 스위칭 소자와,
    신호선을 구동하는 신호선 구동 회로와,
    주사선을 구동하는 주사선 구동 회로
    를 구비하며,
    상기 신호선 구동 회로는, 화소 정보를 나타내는 디지털 신호를 아날로그 신호로 변환하는 제22항에 기재된 디지털 아날로그 변환 회로를 갖고,
    상기 디지털 아날로그 변환 회로의 출력은, 대응하는 신호선에 공급되는 표시 장치.
  28. 제27항에 있어서,
    상기 신호선 구동 회로에 공급된 화상 정보를 나타내는 디지털 신호 중, 상위 비트측의 비트 열에 기초하여 2종류의 기준 전압을 선택하는 기준 전압 선택 수단과,
    상기 제1 및 제3 캐패시터 소자는, 상기 기준 전압 선택 수단으로 선택된 2 종류의 기준 전압에 따른 전하를 축적하는 표시 장치.
  29. 제1 전압과 제2 전압 사이의 전압으로서, n (n은 2 이상의 정수) 비트의 디지털 신호에 대응하는 전압을 출력하는 디지털 아날로그 변환 방법에 있어서,
    상기 디지털 신호의 최상위 비트 이외의 각 비트의 값에 따른 전하를 순서대로 제1 캐패시터 소자에 축적하고, 제2 캐패시터 소자와의 사이에서 축적 전하의 재배분을 행하는 처리를 상기 디지털 신호의 최상위 비트 이외의 각 비트 마다 반복하여 행하며, 또한 상기 디지털 신호의 최상위 비트의 값에 따른 전하를 제3 캐패시터 소자에 축적하고, 그 후, 상기 제2 캐패시터 소자와 상기 제3 캐패시터 소자 간에 축적 전하의 재배분을 행하는 디지털 아날로그 변환 방법.
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