JP3156194B2 - アナログスイッチ用オフセットキャンセル回路 - Google Patents
アナログスイッチ用オフセットキャンセル回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、アナログスイッチ回路
の電荷分配及び電荷移動を精度良く行うためのアナログ
スイッチ用オフセットキャンセル回路に関する。
の電荷分配及び電荷移動を精度良く行うためのアナログ
スイッチ用オフセットキャンセル回路に関する。
【０００２】
【従来の技術】近年、例えば、Ａ／Ｄ変換器，Ｄ／Ａ変
換器，サンプルホールド回路等には、アナログスイッチ
回路が多用されており、このアナログスイッチ回路は、
一般に、制御性や特性を高めるため、また、消費電力を
抑えるために小さく形成されている。ところで、アナロ
グスイッチ回路には、オフセット電圧というものが存在
し、オフセット電圧が大きいとスイッチの動作点が変動
してアナログスイッチ回路を用いる上記Ａ／Ｄ変換器，
Ｄ／Ａ変換器，サンプルホールド回路等の精度に悪影響
を与えることになる。このため、上記アナログスイッチ
回路には、通常、アナログスイッチ回路により発生する
オフセット電圧をキャンセルするために、オフセットキ
ャンセル回路を付加している。
換器，サンプルホールド回路等には、アナログスイッチ
回路が多用されており、このアナログスイッチ回路は、
一般に、制御性や特性を高めるため、また、消費電力を
抑えるために小さく形成されている。ところで、アナロ
グスイッチ回路には、オフセット電圧というものが存在
し、オフセット電圧が大きいとスイッチの動作点が変動
してアナログスイッチ回路を用いる上記Ａ／Ｄ変換器，
Ｄ／Ａ変換器，サンプルホールド回路等の精度に悪影響
を与えることになる。このため、上記アナログスイッチ
回路には、通常、アナログスイッチ回路により発生する
オフセット電圧をキャンセルするために、オフセットキ
ャンセル回路を付加している。
【０００３】従来、アナログスイッチ回路のオフセット
電圧をキャンセルするためのアナログスイッチ用オフセ
ットキャンセル回路としては、例えば、図３に示すよう
なオフセットキャンセル回路１０がある。図３は、従来
のアナログスイッチ用オフセットキャンセル回路２０を
アナログスイッチ回路１０に適用したものを示す回路図
である。
電圧をキャンセルするためのアナログスイッチ用オフセ
ットキャンセル回路としては、例えば、図３に示すよう
なオフセットキャンセル回路１０がある。図３は、従来
のアナログスイッチ用オフセットキャンセル回路２０を
アナログスイッチ回路１０に適用したものを示す回路図
である。
【０００４】図３中、アナログスイッチ回路１０は、ゲ
ート端子に駆動信号Φ，Φ￣（以下、駆動信号Φの反転
信号をΦ￣で表す）を入力するＮチャネルＭＯＳトラン
ジスタ１１及びＰチャネルＭＯＳトランジスタ１２から
構成されている。オフセットキャンセル回路２０は、ア
ナログスイッチ回路１０を構成するＰチャネルＭＯＳト
ランジスタ１２とのサイズ比がほぼ１／２となるＰチャ
ネルＭＯＳトランジスタ２１と、アナログスイッチ回路
１０を構成するＮチャネルＭＯＳトランジスタ１１との
サイズ比がほぼ１／２となるＮチャネルＭＯＳトランジ
スタ２２とから構成されている。
ート端子に駆動信号Φ，Φ￣（以下、駆動信号Φの反転
信号をΦ￣で表す）を入力するＮチャネルＭＯＳトラン
ジスタ１１及びＰチャネルＭＯＳトランジスタ１２から
構成されている。オフセットキャンセル回路２０は、ア
ナログスイッチ回路１０を構成するＰチャネルＭＯＳト
ランジスタ１２とのサイズ比がほぼ１／２となるＰチャ
ネルＭＯＳトランジスタ２１と、アナログスイッチ回路
１０を構成するＮチャネルＭＯＳトランジスタ１１との
サイズ比がほぼ１／２となるＮチャネルＭＯＳトランジ
スタ２２とから構成されている。
【０００５】ＰチャネルＭＯＳトランジスタ２１は、ゲ
ート端子をアナログスイッチ回路１０のＮチャネルＭＯ
Ｓトランジスタ１１のゲート端子と共通接続するととも
に、ソース端子及びドレイン端子をそれぞれ接続してア
ナログスイッチ回路１０の出力端に接続しており、同様
に、ＮチャネルＭＯＳトランジスタ２２は、ゲート端子
をアナログスイッチ回路１０のＰチャネルＭＯＳトラン
ジスタ１２のゲート端子と共通接続するとともに、ソー
ス端子及びドレイン端子をそれぞれ接続してアナログス
イッチ回路１０の出力端に接続している。
ート端子をアナログスイッチ回路１０のＮチャネルＭＯ
Ｓトランジスタ１１のゲート端子と共通接続するととも
に、ソース端子及びドレイン端子をそれぞれ接続してア
ナログスイッチ回路１０の出力端に接続しており、同様
に、ＮチャネルＭＯＳトランジスタ２２は、ゲート端子
をアナログスイッチ回路１０のＰチャネルＭＯＳトラン
ジスタ１２のゲート端子と共通接続するとともに、ソー
ス端子及びドレイン端子をそれぞれ接続してアナログス
イッチ回路１０の出力端に接続している。
【０００６】以上の構成において、アナログスイッチ回
路１０に駆動信号Φとして“Ｈ”を出力すると、Ｎチャ
ネルＭＯＳトランジスタ１１のゲート端子に“Ｈ”が印
加されるとともに、ＰチャネルＭＯＳトランジスタ１２
のゲート端子に“Ｌ”が印加され、アナログスイッチ回
路１０がオンして入力端子Ｖｉｎから入力された電圧信
号が出力端子Ｖｏｕｔから出力される。また、アナログ
スイッチ回路１０に駆動信号Φとして“Ｌ”を出力する
と、ＮチャネルＭＯＳトランジスタ１１のゲート端子に
“Ｌ”が印加されるとともに、ＰチャネルＭＯＳトラン
ジスタ１２のゲート端子に“Ｈ”が印加され、アナログ
スイッチ回路１０がオフする。
路１０に駆動信号Φとして“Ｈ”を出力すると、Ｎチャ
ネルＭＯＳトランジスタ１１のゲート端子に“Ｈ”が印
加されるとともに、ＰチャネルＭＯＳトランジスタ１２
のゲート端子に“Ｌ”が印加され、アナログスイッチ回
路１０がオンして入力端子Ｖｉｎから入力された電圧信
号が出力端子Ｖｏｕｔから出力される。また、アナログ
スイッチ回路１０に駆動信号Φとして“Ｌ”を出力する
と、ＮチャネルＭＯＳトランジスタ１１のゲート端子に
“Ｌ”が印加されるとともに、ＰチャネルＭＯＳトラン
ジスタ１２のゲート端子に“Ｈ”が印加され、アナログ
スイッチ回路１０がオフする。
【０００７】ここで、アナログスイッチ回路１０の入力
電圧の変動等に基づいて発生するオフセット電圧に対し
て、ＮチャネルＭＯＳトランジスタ１１に起因するオフ
セット電圧は、ＮチャネルＭＯＳトランジスタ２２のキ
ャパシタンスによって吸収し、また、ＰチャネルＭＯＳ
トランジスタ１２に起因するオフセット電圧は、Ｐチャ
ネルＭＯＳトランジスタ２１のキャパシタンス成分によ
って吸収する。これによって、アナログスイッチ回路１
０に発生するオフセット電圧を低減することができる。
電圧の変動等に基づいて発生するオフセット電圧に対し
て、ＮチャネルＭＯＳトランジスタ１１に起因するオフ
セット電圧は、ＮチャネルＭＯＳトランジスタ２２のキ
ャパシタンスによって吸収し、また、ＰチャネルＭＯＳ
トランジスタ１２に起因するオフセット電圧は、Ｐチャ
ネルＭＯＳトランジスタ２１のキャパシタンス成分によ
って吸収する。これによって、アナログスイッチ回路１
０に発生するオフセット電圧を低減することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のアナログスイッチ用オフセットキャンセル回
路２０にあっては、オフセット電圧を低減することがで
きるものの、利用用途によってはオフセット電圧のキャ
ンセルが不十分であり、オフセット電圧のさらなる低減
が要求されている。
うな従来のアナログスイッチ用オフセットキャンセル回
路２０にあっては、オフセット電圧を低減することがで
きるものの、利用用途によってはオフセット電圧のキャ
ンセルが不十分であり、オフセット電圧のさらなる低減
が要求されている。
【０００９】具体例を図４に基づいて説明する。図４
は、従来例の問題点を説明するためのＡ／Ｄ変換器にお
ける比較器部分を概略回路図であり、基準電圧幅が２Ｖ
で、１０ビットのＡ／Ｄ変換器におけるアナログスイッ
チ回路への適用を考えた場合の一例である。
は、従来例の問題点を説明するためのＡ／Ｄ変換器にお
ける比較器部分を概略回路図であり、基準電圧幅が２Ｖ
で、１０ビットのＡ／Ｄ変換器におけるアナログスイッ
チ回路への適用を考えた場合の一例である。
【００１０】近時において、例えば、ＨＤＴＶ（High D
efinition TeleVision）やポータブルカムコーダ等のメ
ディアに代表されるような高品位な画像データを扱う機
器では、より高解像度な画像データの処理が要求されて
おり、このような高解像度な画像データの処理を行う機
器においては、従来よりも高性能なＡ／Ｄ変換器、具体
的には１０ビット（＝１０２４）程度の性能を有するＡ
／Ｄ変換器が要求されている。
efinition TeleVision）やポータブルカムコーダ等のメ
ディアに代表されるような高品位な画像データを扱う機
器では、より高解像度な画像データの処理が要求されて
おり、このような高解像度な画像データの処理を行う機
器においては、従来よりも高性能なＡ／Ｄ変換器、具体
的には１０ビット（＝１０２４）程度の性能を有するＡ
／Ｄ変換器が要求されている。
【００１１】すなわち、前述のようなＡ／Ｄ変換器にお
いて１０ビットの精度を確保するためには、抵抗Ｒによ
り分圧される電圧ステップは２ｍＶ弱（２Ｖ÷１０２
４）となり、これ以上のオフセット電圧が発生するよう
だと、１０ビットの精度を確保することができなくな
る。特に、図４に示す例では、比較器３０の入力端部分
に使用されるアナログスイッチ回路のオフセット電圧
が、全体の特性に大きく影響することが分かっている。
いて１０ビットの精度を確保するためには、抵抗Ｒによ
り分圧される電圧ステップは２ｍＶ弱（２Ｖ÷１０２
４）となり、これ以上のオフセット電圧が発生するよう
だと、１０ビットの精度を確保することができなくな
る。特に、図４に示す例では、比較器３０の入力端部分
に使用されるアナログスイッチ回路のオフセット電圧
が、全体の特性に大きく影響することが分かっている。
【００１２】ところが、従来のアナログスイッチ用オフ
セットキャンセル回路２０では、オフセット電圧のキャ
ンセルが不十分であり、図２に示すように、最大で±８
ｍＶ程度のオフセット電圧が存在する。これでは、８ビ
ットの精度を確保するのがやっとであり、高精度な回路
への利用の妨げになるという問題があった。
セットキャンセル回路２０では、オフセット電圧のキャ
ンセルが不十分であり、図２に示すように、最大で±８
ｍＶ程度のオフセット電圧が存在する。これでは、８ビ
ットの精度を確保するのがやっとであり、高精度な回路
への利用の妨げになるという問題があった。
【００１３】本発明は、このような事情のもとになされ
たものであり、その目的は、アナログスイッチ回路によ
り発生するオフセット電圧を大幅に低減するアナログス
イッチ用オフセットキャンセル回路を提供することにあ
る。
たものであり、その目的は、アナログスイッチ回路によ
り発生するオフセット電圧を大幅に低減するアナログス
イッチ用オフセットキャンセル回路を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明は、ＮチャネルＭ
ＯＳトランジスタ及びＰチャネルＭＯＳトランジスタの
各ソース端子をそれぞれ接続して入力端とするととも
に、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯ
Ｓトランジスタの各ドレイン端子をそれぞれ接続して出
力端とし、各ゲート端子に入力される制御信号に基づい
てオン・オフするアナログスイッチ回路のオフセット電
圧をキャンセルするアナログスイッチ用オフセットキャ
ンセル回路であって、前記アナログスイッチ回路の出力
端に、直列接続してなる第二ＰチャネルＭＯＳトランジ
スタ及び第三ＮチャネルＭＯＳトランジスタと、直列接
続してなる第二ＮチャネルＭＯＳトランジスタ及び第三
ＰチャネルＭＯＳトランジスタとを並列に接続して設
け、前記第二ＰチャネルＭＯＳトランジスタのゲート端
子を前記ＮチャネルＭＯＳトランジスタのゲート端子に
共通接続し、当該第二ＰチャネルＭＯＳトランジスタの
ソース端子及びドレイン端子を接続するとともに、前記
第三ＮチャネルＭＯＳトランジスタのゲート端子を当該
第三ＮチャネルＭＯＳトランジスタのドレイン端子と接
続し、また、前記第二ＮチャネルＭＯＳトランジスタの
ゲート端子を前記ＰチャネルＭＯＳトランジスタのゲー
ト端子に共通接続し、当該第二ＮチャネルＭＯＳトラン
ジスタのソース端子及びドレイン端子を接続するととも
に、前記第三ＰチャネルＭＯＳトランジスタのゲート端
子を当該第三ＰチャネルＭＯＳトランジスタのドレイン
端子と接続してなることを特徴とする。
ＯＳトランジスタ及びＰチャネルＭＯＳトランジスタの
各ソース端子をそれぞれ接続して入力端とするととも
に、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯ
Ｓトランジスタの各ドレイン端子をそれぞれ接続して出
力端とし、各ゲート端子に入力される制御信号に基づい
てオン・オフするアナログスイッチ回路のオフセット電
圧をキャンセルするアナログスイッチ用オフセットキャ
ンセル回路であって、前記アナログスイッチ回路の出力
端に、直列接続してなる第二ＰチャネルＭＯＳトランジ
スタ及び第三ＮチャネルＭＯＳトランジスタと、直列接
続してなる第二ＮチャネルＭＯＳトランジスタ及び第三
ＰチャネルＭＯＳトランジスタとを並列に接続して設
け、前記第二ＰチャネルＭＯＳトランジスタのゲート端
子を前記ＮチャネルＭＯＳトランジスタのゲート端子に
共通接続し、当該第二ＰチャネルＭＯＳトランジスタの
ソース端子及びドレイン端子を接続するとともに、前記
第三ＮチャネルＭＯＳトランジスタのゲート端子を当該
第三ＮチャネルＭＯＳトランジスタのドレイン端子と接
続し、また、前記第二ＮチャネルＭＯＳトランジスタの
ゲート端子を前記ＰチャネルＭＯＳトランジスタのゲー
ト端子に共通接続し、当該第二ＮチャネルＭＯＳトラン
ジスタのソース端子及びドレイン端子を接続するととも
に、前記第三ＰチャネルＭＯＳトランジスタのゲート端
子を当該第三ＰチャネルＭＯＳトランジスタのドレイン
端子と接続してなることを特徴とする。
【００１５】また、ＮチャネルＭＯＳトランジスタ及び
ＰチャネルＭＯＳトランジスタの各ソース端子をそれぞ
れ接続して入力端とするとともに、ＮチャネルＭＯＳト
ランジスタ及びＰチャネルＭＯＳトランジスタの各ドレ
イン端子をそれぞれ接続して出力端とし、各ゲート端子
に入力される制御信号に基づいてオン・オフするアナロ
グスイッチ回路のオフセット電圧をキャンセルするアナ
ログスイッチ用オフセットキャンセル回路であって、前
記アナログスイッチ回路の出力端に、直列接続してなる
第二ＰチャネルＭＯＳトランジスタ及び第三Ｎチャネル
ＭＯＳトランジスタと、直列接続してなる第二Ｎチャネ
ルＭＯＳトランジスタ及び第三ＰチャネルＭＯＳトラン
ジスタとを並列に接続して設け、前記第二ＰチャネルＭ
ＯＳトランジスタのゲート端子を前記ＮチャネルＭＯＳ
トランジスタのゲート端子に共通接続するとともに、前
記第三ＮチャネルＭＯＳトランジスタのゲート端子を当
該第三ＮチャネルＭＯＳトランジスタのドレイン端子と
接続し、また、前記第二ＮチャネルＭＯＳトランジスタ
のゲート端子を前記ＰチャネルＭＯＳトランジスタのゲ
ート端子に共通接続するとともに、前記第三Ｐチャネル
ＭＯＳトランジスタのゲート端子を当該第三Ｐチャネル
ＭＯＳトランジスタのドレイン端子と接続してなること
を特徴とする。
ＰチャネルＭＯＳトランジスタの各ソース端子をそれぞ
れ接続して入力端とするとともに、ＮチャネルＭＯＳト
ランジスタ及びＰチャネルＭＯＳトランジスタの各ドレ
イン端子をそれぞれ接続して出力端とし、各ゲート端子
に入力される制御信号に基づいてオン・オフするアナロ
グスイッチ回路のオフセット電圧をキャンセルするアナ
ログスイッチ用オフセットキャンセル回路であって、前
記アナログスイッチ回路の出力端に、直列接続してなる
第二ＰチャネルＭＯＳトランジスタ及び第三Ｎチャネル
ＭＯＳトランジスタと、直列接続してなる第二Ｎチャネ
ルＭＯＳトランジスタ及び第三ＰチャネルＭＯＳトラン
ジスタとを並列に接続して設け、前記第二ＰチャネルＭ
ＯＳトランジスタのゲート端子を前記ＮチャネルＭＯＳ
トランジスタのゲート端子に共通接続するとともに、前
記第三ＮチャネルＭＯＳトランジスタのゲート端子を当
該第三ＮチャネルＭＯＳトランジスタのドレイン端子と
接続し、また、前記第二ＮチャネルＭＯＳトランジスタ
のゲート端子を前記ＰチャネルＭＯＳトランジスタのゲ
ート端子に共通接続するとともに、前記第三Ｐチャネル
ＭＯＳトランジスタのゲート端子を当該第三Ｐチャネル
ＭＯＳトランジスタのドレイン端子と接続してなること
を特徴とする。
【００１６】この場合、前記第二ＰチャネルＭＯＳトラ
ンジスタ及び前記第二ＮチャネルＭＯＳトランジスタ
は、前記ＰチャネルＭＯＳトランジスタ及び前記Ｎチャ
ネルＭＯＳトランジスタのほぼ１／２のサイズであり、
前記第三ＮチャネルＭＯＳトランジスタ及び前記第三Ｐ
チャネルＭＯＳトランジスタは、前記第二ＰチャネルＭ
ＯＳトランジスタ及び前記第二ＮチャネルＭＯＳトラン
ジスタよりも小さなサイズであることが好ましい。
ンジスタ及び前記第二ＮチャネルＭＯＳトランジスタ
は、前記ＰチャネルＭＯＳトランジスタ及び前記Ｎチャ
ネルＭＯＳトランジスタのほぼ１／２のサイズであり、
前記第三ＮチャネルＭＯＳトランジスタ及び前記第三Ｐ
チャネルＭＯＳトランジスタは、前記第二ＰチャネルＭ
ＯＳトランジスタ及び前記第二ＮチャネルＭＯＳトラン
ジスタよりも小さなサイズであることが好ましい。
【００１７】
【作用】アナログスイッチ回路を構成するＮチャネルＭ
ＯＳトランジスタにオフセット電圧が生じた場合、第二
ＰチャネルＭＯＳトランジスタによってオフセット電圧
を吸収するとともに、第三ＰチャネルＭＯＳトランジス
タによってオフセット電圧の吸収を補助し、同様に、ア
ナログスイッチ回路を構成するＰチャネルＭＯＳトラン
ジスタにオフセット電圧が生じた場合、第二Ｎチャネル
ＭＯＳトランジスタによってオフセット電圧を吸収する
とともに、第三ＮチャネルＭＯＳトランジスタによって
オフセット電圧の吸収を補助する。すなわち、アナログ
スイッチ回路の各ＭＯＳトランジスタによるオフセット
電圧発生時には、同チャネルのＭＯＳトランジスタがオ
フセット電圧をバランス良く吸収するための補助的な役
割を果たす。
ＯＳトランジスタにオフセット電圧が生じた場合、第二
ＰチャネルＭＯＳトランジスタによってオフセット電圧
を吸収するとともに、第三ＰチャネルＭＯＳトランジス
タによってオフセット電圧の吸収を補助し、同様に、ア
ナログスイッチ回路を構成するＰチャネルＭＯＳトラン
ジスタにオフセット電圧が生じた場合、第二Ｎチャネル
ＭＯＳトランジスタによってオフセット電圧を吸収する
とともに、第三ＮチャネルＭＯＳトランジスタによって
オフセット電圧の吸収を補助する。すなわち、アナログ
スイッチ回路の各ＭＯＳトランジスタによるオフセット
電圧発生時には、同チャネルのＭＯＳトランジスタがオ
フセット電圧をバランス良く吸収するための補助的な役
割を果たす。
【００１８】
【実施例】以下、本発明の好適な一実施例を、図１，図
２を参照して説明する。まず、本実施例の構成を説明す
る。図１は、本発明一実施例のアナログスイッチ用オフ
セットキャンセル回路１の構成を示す回路図である。な
お、図１において、図３に示す従来例と同一要素部分に
は、同一の符号を付す。
２を参照して説明する。まず、本実施例の構成を説明す
る。図１は、本発明一実施例のアナログスイッチ用オフ
セットキャンセル回路１の構成を示す回路図である。な
お、図１において、図３に示す従来例と同一要素部分に
は、同一の符号を付す。
【００１９】本実施例のアナログスイッチ用オフセット
キャンセル回路１は、二組のＰチャネルＭＯＳトランジ
スタ２，５及びＮチャネルＭＯＳトランジスタ３，４か
ら構成され、ＮチャネルＭＯＳトランジスタ１１及びＰ
チャネルＭＯＳトランジスタ１２の各ソース端子をそれ
ぞれ接続して入力端Ｖｉｎとするとともに、Ｎチャネル
ＭＯＳトランジスタ１１及びＰチャネルＭＯＳトランジ
スタ１２の各ドレイン端子をそれぞれ接続して出力端Ｖ
ｏｕｔとし、各ゲート端子に入力される制御信号Φ，Φ
￣に基づいてオン・オフするアナログスイッチ回路１０
に対して設けられたものである。
キャンセル回路１は、二組のＰチャネルＭＯＳトランジ
スタ２，５及びＮチャネルＭＯＳトランジスタ３，４か
ら構成され、ＮチャネルＭＯＳトランジスタ１１及びＰ
チャネルＭＯＳトランジスタ１２の各ソース端子をそれ
ぞれ接続して入力端Ｖｉｎとするとともに、Ｎチャネル
ＭＯＳトランジスタ１１及びＰチャネルＭＯＳトランジ
スタ１２の各ドレイン端子をそれぞれ接続して出力端Ｖ
ｏｕｔとし、各ゲート端子に入力される制御信号Φ，Φ
￣に基づいてオン・オフするアナログスイッチ回路１０
に対して設けられたものである。
【００２０】第二ＰチャネルＭＯＳトランジスタ２は、
ゲート端子をＮチャネルＭＯＳトランジスタ１１のゲー
ト端子と共通接続することにより制御信号Φをゲート端
子に受け、ドレイン端子とソース端子とを共に接続して
アナログスイッチ回路１０の出力端に接続するととも
に、この接続端を後述する第三ＮチャネルＭＯＳトラン
ジスタ５のソース端子に接続している。
ゲート端子をＮチャネルＭＯＳトランジスタ１１のゲー
ト端子と共通接続することにより制御信号Φをゲート端
子に受け、ドレイン端子とソース端子とを共に接続して
アナログスイッチ回路１０の出力端に接続するととも
に、この接続端を後述する第三ＮチャネルＭＯＳトラン
ジスタ５のソース端子に接続している。
【００２１】第二ＮチャネルＭＯＳトランジスタ３は、
ゲート端子をＰチャネルＭＯＳトランジスタ１２のゲー
ト端子と共通接続することにより制御信号の反転信号Φ
￣をゲート端子に受け、ドレイン端子とソース端子とを
共に接続してアナログスイッチ回路１０の出力端に接続
するとともに、この接続端を後述する第三ＰチャネルＭ
ＯＳトランジスタ５のソース端子に接続している。
ゲート端子をＰチャネルＭＯＳトランジスタ１２のゲー
ト端子と共通接続することにより制御信号の反転信号Φ
￣をゲート端子に受け、ドレイン端子とソース端子とを
共に接続してアナログスイッチ回路１０の出力端に接続
するとともに、この接続端を後述する第三ＰチャネルＭ
ＯＳトランジスタ５のソース端子に接続している。
【００２２】第三ＮチャネルＭＯＳトランジスタ４は、
ソース端子を第二ＰチャネルＭＯＳトランジスタ２のソ
ース端子に接続するとともに、ゲート端子とドレイン端
子とを共に接続し、この接続端をアナログスイッチ回路
１０の出力端に接続している。第三ＰチャネルＭＯＳト
ランジスタ５は、ソース端子を第二ＮチャネルＭＯＳト
ランジスタ３のソース端子に接続するとともに、ゲート
端子とドレイン端子とを共に接続し、この接続端をアナ
ログスイッチ回路１０の出力端に接続している。
ソース端子を第二ＰチャネルＭＯＳトランジスタ２のソ
ース端子に接続するとともに、ゲート端子とドレイン端
子とを共に接続し、この接続端をアナログスイッチ回路
１０の出力端に接続している。第三ＰチャネルＭＯＳト
ランジスタ５は、ソース端子を第二ＮチャネルＭＯＳト
ランジスタ３のソース端子に接続するとともに、ゲート
端子とドレイン端子とを共に接続し、この接続端をアナ
ログスイッチ回路１０の出力端に接続している。
【００２３】そして、本実施例における第二Ｐチャネル
ＭＯＳトランジスタ２及び第二ＮチャネルＭＯＳトラン
ジスタ３のサイズは、アナログスイッチ回路１０におけ
るＭＯＳトランジスタ１１，１２のサイズの１／２とな
るように形成され、また、第三ＮチャネルＭＯＳトラン
ジスタ４及び第三ＰチャネルＭＯＳトランジスタ５のサ
イズは、第二ＰチャネルＭＯＳトランジスタ２及び第二
ＮチャネルＭＯＳトランジスタ３のサイズの１／２とな
るように形成されている。
ＭＯＳトランジスタ２及び第二ＮチャネルＭＯＳトラン
ジスタ３のサイズは、アナログスイッチ回路１０におけ
るＭＯＳトランジスタ１１，１２のサイズの１／２とな
るように形成され、また、第三ＮチャネルＭＯＳトラン
ジスタ４及び第三ＰチャネルＭＯＳトランジスタ５のサ
イズは、第二ＰチャネルＭＯＳトランジスタ２及び第二
ＮチャネルＭＯＳトランジスタ３のサイズの１／２とな
るように形成されている。
【００２４】これによって、アナログスイッチ回路１０
と第二ＭＯＳトランジスタ２，３と第三ＭＯＳトランジ
スタ４，５との各ＭＯＳトランジスタのサイズ比は、
４：２：１となっている。
と第二ＭＯＳトランジスタ２，３と第三ＭＯＳトランジ
スタ４，５との各ＭＯＳトランジスタのサイズ比は、
４：２：１となっている。
【００２５】以下、本実施例の作用を図２に基づいて説
明する。図２は、本発明一実施例のアナログスイッチ用
オフセットキャンセル回路の動作特性を示す図であり、
比較参考のために従来のアナログスイッチようオフセッ
トキャンセル回路の動作特性も示している。
明する。図２は、本発明一実施例のアナログスイッチ用
オフセットキャンセル回路の動作特性を示す図であり、
比較参考のために従来のアナログスイッチようオフセッ
トキャンセル回路の動作特性も示している。
【００２６】ところで、図２の従来例のオフセットキャ
ンセル回路のオフセットキャンセル特性を見ると、入力
電圧Ｖｉｎがマイナス方向に移動するとオフセット電圧
がプラス方向に移動し、一方、入力電圧Ｖｉｎがプラス
方向に移動するとオフセット電圧がマイナス方向に移動
することがわかる。これは、従来例において、入力電圧
ＶｉｎがＮチャネルＭＯＳトランジスタの閾電圧Ｖｔｎ
付近では、ＮチャネルＭＯＳトランジスタのオフセット
電圧値が大きくなり、一方、入力電圧ＶｉｎがＰチャネ
ルＭＯＳトランジスタの閾電圧Ｖｔｐ付近では、Ｐチャ
ネルＭＯＳトランジスタのオフセット電圧値が大きくな
っているものと考えられる。
ンセル回路のオフセットキャンセル特性を見ると、入力
電圧Ｖｉｎがマイナス方向に移動するとオフセット電圧
がプラス方向に移動し、一方、入力電圧Ｖｉｎがプラス
方向に移動するとオフセット電圧がマイナス方向に移動
することがわかる。これは、従来例において、入力電圧
ＶｉｎがＮチャネルＭＯＳトランジスタの閾電圧Ｖｔｎ
付近では、ＮチャネルＭＯＳトランジスタのオフセット
電圧値が大きくなり、一方、入力電圧ＶｉｎがＰチャネ
ルＭＯＳトランジスタの閾電圧Ｖｔｐ付近では、Ｐチャ
ネルＭＯＳトランジスタのオフセット電圧値が大きくな
っているものと考えられる。
【００２７】すなわち、従来例では、アナログスイッチ
回路１０の各ＭＯＳトランジスタによるオフセット電圧
の吸収は、異なるチャネルのＭＯＳトランジスタだけで
行っていたため、入力電圧ＶｉｎがＮチャネルＭＯＳト
ランジスタ１１の閾電圧Ｖｔｎにほぼ等しいときには、
ΔＶｎｏｆｆ＞ΔＶｐｏｆｆ（ΔＶｎｏｆｆはＮチャネ
ルＭＯＳトランジスタ１１のオフセット電圧、ΔＶｐｏ
ｆｆはＰチャネルＭＯＳトランジスタ１２のオフセット
電圧）となり、一方、入力電圧ＶｉｎがＰチャネルＭＯ
Ｓトランジスタ１２の閾電圧Ｖｔｎにほぼ等しいときに
は、ΔＶｎｏｆｆ＜ΔＶｐｏｆｆとなる。
回路１０の各ＭＯＳトランジスタによるオフセット電圧
の吸収は、異なるチャネルのＭＯＳトランジスタだけで
行っていたため、入力電圧ＶｉｎがＮチャネルＭＯＳト
ランジスタ１１の閾電圧Ｖｔｎにほぼ等しいときには、
ΔＶｎｏｆｆ＞ΔＶｐｏｆｆ（ΔＶｎｏｆｆはＮチャネ
ルＭＯＳトランジスタ１１のオフセット電圧、ΔＶｐｏ
ｆｆはＰチャネルＭＯＳトランジスタ１２のオフセット
電圧）となり、一方、入力電圧ＶｉｎがＰチャネルＭＯ
Ｓトランジスタ１２の閾電圧Ｖｔｎにほぼ等しいときに
は、ΔＶｎｏｆｆ＜ΔＶｐｏｆｆとなる。
【００２８】本実施例では、従来例における前述の問題
点に注目し、入力電圧Ｖｉｎがマイナス方向に移動する
際には、オフセット電圧をマイナス方向に移動させ、一
方、入力電圧Ｖｉｎがプラス方向に移動する際には、オ
フセット電圧をプラス方向に移動させることによって、
オフセット電圧のキャンセル特性を高めるようにしたも
のである。
点に注目し、入力電圧Ｖｉｎがマイナス方向に移動する
際には、オフセット電圧をマイナス方向に移動させ、一
方、入力電圧Ｖｉｎがプラス方向に移動する際には、オ
フセット電圧をプラス方向に移動させることによって、
オフセット電圧のキャンセル特性を高めるようにしたも
のである。
【００２９】すなわち、入力電圧ＶｉｎがＮチャネルＭ
ＯＳトランジスタ１１の閾電圧Ｖｔｎにほぼ等しい場
合、オフセット電圧のキャンセルに第二ＰチャネルＭＯ
Ｓトランジスタ２が大きく寄与するが、このとき、第三
ＰチャネルＭＯＳトランジスタ５によって第二Ｐチャネ
ルＭＯＳトランジスタ２の吸収を低減させることによ
り、ＮチャネルＭＯＳトランジスタ１１，ＰチャネルＭ
ＯＳトランジスタ１２，第二ＰチャネルＭＯＳトランジ
スタ２，第二ＮチャネルＭＯＳトランジスタ３，第三Ｎ
チャネルＭＯＳトランジスタ４，第三ＰチャネルＭＯＳ
トランジスタ５の各フセット電圧をそれぞれΔＶｎ，Δ
Ｖｐ，ΔＶｐ１，ΔＶｎ１，ΔＶｎ２，ΔＶｐ２とする
と、｜ΔＶｎ−（ΔＶｎ１＋ΔＶｐ２）｜＝｜ΔＶｐ−
ΔＶｐ１｜が成立し、同様にして、入力電圧ＶｉｎがＰ
チャネルＭＯＳトランジスタ１２の閾電圧Ｖｔｐにほぼ
等しい場合、オフセット電圧のキャンセルに第二Ｎチャ
ネルＭＯＳトランジスタ３が大きく寄与するが、このと
き、第三ＮチャネルＭＯＳトランジスタ４によって第二
ＮチャネルＭＯＳトランジスタ３の吸収を低減させるこ
とにより、｜ΔＶｎ−ΔＶｎ１｜＝｜ΔＶｐ−（ΔＶｐ
１＋ΔＶｎ２）｜が成立する。
ＯＳトランジスタ１１の閾電圧Ｖｔｎにほぼ等しい場
合、オフセット電圧のキャンセルに第二ＰチャネルＭＯ
Ｓトランジスタ２が大きく寄与するが、このとき、第三
ＰチャネルＭＯＳトランジスタ５によって第二Ｐチャネ
ルＭＯＳトランジスタ２の吸収を低減させることによ
り、ＮチャネルＭＯＳトランジスタ１１，ＰチャネルＭ
ＯＳトランジスタ１２，第二ＰチャネルＭＯＳトランジ
スタ２，第二ＮチャネルＭＯＳトランジスタ３，第三Ｎ
チャネルＭＯＳトランジスタ４，第三ＰチャネルＭＯＳ
トランジスタ５の各フセット電圧をそれぞれΔＶｎ，Δ
Ｖｐ，ΔＶｐ１，ΔＶｎ１，ΔＶｎ２，ΔＶｐ２とする
と、｜ΔＶｎ−（ΔＶｎ１＋ΔＶｐ２）｜＝｜ΔＶｐ−
ΔＶｐ１｜が成立し、同様にして、入力電圧ＶｉｎがＰ
チャネルＭＯＳトランジスタ１２の閾電圧Ｖｔｐにほぼ
等しい場合、オフセット電圧のキャンセルに第二Ｎチャ
ネルＭＯＳトランジスタ３が大きく寄与するが、このと
き、第三ＮチャネルＭＯＳトランジスタ４によって第二
ＮチャネルＭＯＳトランジスタ３の吸収を低減させるこ
とにより、｜ΔＶｎ−ΔＶｎ１｜＝｜ΔＶｐ−（ΔＶｐ
１＋ΔＶｎ２）｜が成立する。
【００３０】このように、本実施例では、ある幅をもっ
た入力電圧Ｖｉｎに対してもオフセット電圧をバランス
良く吸収することができ、図２に示すように、オフセッ
ト電圧を最大でも±１ｍＶの範囲内に抑えることができ
ている。これによって、例えば、１０ビットのＡ／Ｄ変
換器等のように、シビアな特性が要求される用途に関し
ても十分対応することができるアナログスイッチようオ
フセットキャンセル回路を得ることができる。
た入力電圧Ｖｉｎに対してもオフセット電圧をバランス
良く吸収することができ、図２に示すように、オフセッ
ト電圧を最大でも±１ｍＶの範囲内に抑えることができ
ている。これによって、例えば、１０ビットのＡ／Ｄ変
換器等のように、シビアな特性が要求される用途に関し
ても十分対応することができるアナログスイッチようオ
フセットキャンセル回路を得ることができる。
【００３１】なお、上記実施例では、第二ＰチャネルＭ
ＯＳトランジスタ２及び第二ＮチャネルＭＯＳトランジ
スタ３のドレイン端子及びソース端子が共に接続されて
いるが、このドレイン−ソース間を接続せずにオープン
にしてもよく、この場合も、上記実施例と同様の作用を
有する。
ＯＳトランジスタ２及び第二ＮチャネルＭＯＳトランジ
スタ３のドレイン端子及びソース端子が共に接続されて
いるが、このドレイン−ソース間を接続せずにオープン
にしてもよく、この場合も、上記実施例と同様の作用を
有する。
【００３２】
【発明の効果】本発明では、アナログスイッチ回路の各
ＭＯＳトランジスタによるオフセット電圧発生時に、異
なるチャネルのＭＯＳトランジスタによってオフセット
電圧を吸収するだけではなく、同チャネルのＭＯＳトラ
ンジスタによってオフセット電圧を入力電圧値にかかわ
らずバランス良く吸収することができるため、結果とし
て、アナログスイッチ回路の有するオフセット電圧を大
幅に低減することができる。
ＭＯＳトランジスタによるオフセット電圧発生時に、異
なるチャネルのＭＯＳトランジスタによってオフセット
電圧を吸収するだけではなく、同チャネルのＭＯＳトラ
ンジスタによってオフセット電圧を入力電圧値にかかわ
らずバランス良く吸収することができるため、結果とし
て、アナログスイッチ回路の有するオフセット電圧を大
幅に低減することができる。
【図１】本発明一実施例のアナログスイッチ用オフセッ
トキャンセル回路の構成を示す回路図。
トキャンセル回路の構成を示す回路図。
【図２】本発明一実施例のアナログスイッチ用オフセッ
トキャンセル回路の動作特性を示す図。
トキャンセル回路の動作特性を示す図。
【図３】従来のアナログスイッチ用オフセットキャンセ
ル回路の構成を示す回路図。
ル回路の構成を示す回路図。
【図４】従来例の問題点を説明するためのＡ／Ｄ変換器
における比較器部分を概略回路図。
における比較器部分を概略回路図。
１ アナログスイッチ用オフセットキャンセル回路 ２ 第二ＰチャネルＭＯＳトランジスタ ３ 第二ＮチャネルＭＯＳトランジスタ ４ 第三ＮチャネルＭＯＳトランジスタ ５ 第三ＰチャネルＭＯＳトランジスタ １０ アナログスイッチ回路 １１ ＮチャネルＭＯＳトランジスタ １２ ＰチャネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−174518（ＪＰ，Ａ) 特開 昭55−64437（ＪＰ，Ａ) 特開 平２−161769（ＪＰ，Ａ) 特開 平６−349294（ＪＰ，Ａ) 実開 平２−113440（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (3)
- 【請求項１】ＮチャネルＭＯＳトランジスタ及びＰチャ
ネルＭＯＳトランジスタの各ソース端子をそれぞれ接続
して入力端とするとともに、ＮチャネルＭＯＳトランジ
スタ及びＰチャネルＭＯＳトランジスタの各ドレイン端
子をそれぞれ接続して出力端とし、各ゲート端子に入力
される制御信号に基づいてオン・オフするアナログスイ
ッチ回路のオフセット電圧をキャンセルするアナログス
イッチ用オフセットキャンセル回路であって、 前記アナログスイッチ回路の出力端に、直列接続してな
る第二ＰチャネルＭＯＳトランジスタ及び第三Ｎチャネ
ルＭＯＳトランジスタと、直列接続してなる第二Ｎチャ
ネルＭＯＳトランジスタ及び第三ＰチャネルＭＯＳトラ
ンジスタとを並列に接続して設け、 前記第二ＰチャネルＭＯＳトランジスタのゲート端子を
前記ＮチャネルＭＯＳトランジスタのゲート端子に共通
接続し、当該第二ＰチャネルＭＯＳトランジスタのソー
ス端子及びドレイン端子を接続するとともに、前記第三
ＮチャネルＭＯＳトランジスタのゲート端子を当該第三
ＮチャネルＭＯＳトランジスタのドレイン端子と接続
し、 また、前記第二ＮチャネルＭＯＳトランジスタのゲート
端子を前記ＰチャネルＭＯＳトランジスタのゲート端子
に共通接続し、当該第二ＮチャネルＭＯＳトランジスタ
のソース端子及びドレイン端子を接続するとともに、前
記第三ＰチャネルＭＯＳトランジスタのゲート端子を当
該第三ＰチャネルＭＯＳトランジスタのドレイン端子と
接続してなることを特徴とするアナログスイッチ用オフ
セットキャンセル回路。 - 【請求項２】ＮチャネルＭＯＳトランジスタ及びＰチャ
ネルＭＯＳトランジスタの各ソース端子をそれぞれ接続
して入力端とするとともに、ＮチャネルＭＯＳトランジ
スタ及びＰチャネルＭＯＳトランジスタの各ドレイン端
子をそれぞれ接続して出力端とし、各ゲート端子に入力
される制御信号に基づいてオン・オフするアナログスイ
ッチ回路のオフセット電圧をキャンセルするアナログス
イッチ用オフセットキャンセル回路であって、 前記アナログスイッチ回路の出力端に、直列接続してな
る第二ＰチャネルＭＯＳトランジスタ及び第三Ｎチャネ
ルＭＯＳトランジスタと、直列接続してなる第二Ｎチャ
ネルＭＯＳトランジスタ及び第三ＰチャネルＭＯＳトラ
ンジスタとを並列に接続して設け、 前記第二ＰチャネルＭＯＳトランジスタのゲート端子を
前記ＮチャネルＭＯＳトランジスタのゲート端子に共通
接続するとともに、前記第三ＮチャネルＭＯＳトランジ
スタのゲート端子を当該第三ＮチャネルＭＯＳトランジ
スタのドレイン端子と接続し、 また、前記第二ＮチャネルＭＯＳトランジスタのゲート
端子を前記ＰチャネルＭＯＳトランジスタのゲート端子
に共通接続するとともに、前記第三ＰチャネルＭＯＳト
ランジスタのゲート端子を当該第三ＰチャネルＭＯＳト
ランジスタのドレイン端子と接続してなることを特徴と
するアナログスイッチ用オフセットキャンセル回路。 - 【請求項３】前記第二ＰチャネルＭＯＳトランジスタ及
び前記第二ＮチャネルＭＯＳトランジスタは、前記Ｐチ
ャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳト
ランジスタのほぼ１／２のサイズであり、 前記第三ＮチャネルＭＯＳトランジスタ及び前記第三Ｐ
チャネルＭＯＳトランジスタは、前記第二ＰチャネルＭ
ＯＳトランジスタ及び前記第二ＮチャネルＭＯＳトラン
ジスタよりも小さなサイズであることを特徴とする請求
項１または請求項２記載のアナログスイッチ用オフセッ
トキャンセル回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15846795A JP3156194B2 (ja) | 1995-05-31 | 1995-05-31 | アナログスイッチ用オフセットキャンセル回路 |
| US08/648,645 US5977892A (en) | 1995-05-31 | 1996-05-16 | Offset cancellation circuit |
| NL1003246A NL1003246C2 (nl) | 1995-05-31 | 1996-05-31 | Offset-opheffingskring. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15846795A JP3156194B2 (ja) | 1995-05-31 | 1995-05-31 | アナログスイッチ用オフセットキャンセル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330928A JPH08330928A (ja) | 1996-12-13 |
| JP3156194B2 true JP3156194B2 (ja) | 2001-04-16 |
Family
ID=15672384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15846795A Expired - Fee Related JP3156194B2 (ja) | 1995-05-31 | 1995-05-31 | アナログスイッチ用オフセットキャンセル回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5977892A (ja) |
| JP (1) | JP3156194B2 (ja) |
| NL (1) | NL1003246C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW526465B (en) * | 2001-04-27 | 2003-04-01 | Toshiba Corp | Display apparatus, digital/analog converting circuit and digital/analog converting method |
| US7762941B2 (en) * | 2007-04-25 | 2010-07-27 | Robert Jarvik | Blood pump bearings with separated contact surfaces |
| US20110148473A1 (en) * | 2009-12-22 | 2011-06-23 | Nxp B.V. | Switch-body pmos switch with switch-body dummies |
| EP2330741A3 (en) * | 2009-12-03 | 2014-09-17 | Nxp B.V. | Switch-body PMOS switch with switch-body dummies |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584491B2 (ja) * | 1978-11-08 | 1983-01-26 | 日本電信電話株式会社 | 半導体アナログスイツチ |
| JPS58170119A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体アナログスイツチ |
| JPS5994923A (ja) * | 1982-11-22 | 1984-05-31 | Toshiba Corp | アナログ・スイツチ回路 |
| US4651037A (en) * | 1983-06-07 | 1987-03-17 | Nec Corporation | Precision analog switching circuit employing MOS transistors |
| JP2591066B2 (ja) * | 1988-05-31 | 1997-03-19 | 富士通株式会社 | アナログスイッチ回路 |
| JP2833289B2 (ja) * | 1991-10-01 | 1998-12-09 | 日本電気株式会社 | アナログスイッチ |
| US5479121A (en) * | 1995-02-27 | 1995-12-26 | Industrial Technology Research Institute | Compensating circuit for MOSFET analog switches |
-
1995
- 1995-05-31 JP JP15846795A patent/JP3156194B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-16 US US08/648,645 patent/US5977892A/en not_active Expired - Lifetime
- 1996-05-31 NL NL1003246A patent/NL1003246C2/nl not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| NL1003246A1 (nl) | 1996-12-03 |
| US5977892A (en) | 1999-11-02 |
| JPH08330928A (ja) | 1996-12-13 |
| NL1003246C2 (nl) | 1999-06-28 |
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