JPH08307212A - スイッチキャパシタインタフェース回路 - Google Patents
スイッチキャパシタインタフェース回路Info
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- JPH08307212A JPH08307212A JP8102843A JP10284396A JPH08307212A JP H08307212 A JPH08307212 A JP H08307212A JP 8102843 A JP8102843 A JP 8102843A JP 10284396 A JP10284396 A JP 10284396A JP H08307212 A JPH08307212 A JP H08307212A
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】
【課題】 回路の信頼性を低下させることなく、電圧変
換回路内に薄い酸化物層のＭＯＳＦＥＴを取り入れるこ
と。 【解決手段】 スイッチキャパシタインタフェース回路
１８は、信号処理回路１４に対する電源電圧の範囲外に
あるセンサ１２の電圧出力を、その範囲内の電圧に変換
する。前記回路１８は、スイッチングを制御するために
ＭＯＳＦＥＴを用いる。それらのＭＯＳＦＥＴが絶縁破
壊されるのを阻止するために、ゲート酸化物に加わる電
圧は、前記センサ１２の出力に関連して、連続的に且つ
正確に制御される。
換回路内に薄い酸化物層のＭＯＳＦＥＴを取り入れるこ
と。 【解決手段】 スイッチキャパシタインタフェース回路
１８は、信号処理回路１４に対する電源電圧の範囲外に
あるセンサ１２の電圧出力を、その範囲内の電圧に変換
する。前記回路１８は、スイッチングを制御するために
ＭＯＳＦＥＴを用いる。それらのＭＯＳＦＥＴが絶縁破
壊されるのを阻止するために、ゲート酸化物に加わる電
圧は、前記センサ１２の出力に関連して、連続的に且つ
正確に制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、処理
部品とセンサとの間に接続されるインタフェース回路に
関する。さらに詳述すると、本発明は、処理部品の電源
電圧の電圧範囲外にあるセンサ電圧を処理部品の電源電
圧の範囲内の電圧に変換するインタフェース回路に関す
る。
部品とセンサとの間に接続されるインタフェース回路に
関する。さらに詳述すると、本発明は、処理部品の電源
電圧の電圧範囲外にあるセンサ電圧を処理部品の電源電
圧の範囲内の電圧に変換するインタフェース回路に関す
る。
【０００２】
【従来の技術】特に自動車に応用されるセンサは、特定
の検知される特性に対応する変動する出力電圧を発生す
る。センサの出力は通常、例えば、雑音フィルタリング
およびアナログディジタル変換のような信号処理を必要
とする。信号処理回路は通常、０ないし５ボルトの電源
を有するＣＭＯＳ部品を用いる。センサは通常、ＣＭＯ
Ｓ回路の電源の範囲を超える出力電圧を発生する。前記
電源電圧を超える電圧は、結果として不正確な測定を与
える。従って、センサ電圧を前記電源の範囲内へ変換す
るインタフェース回路が必要とされる。
の検知される特性に対応する変動する出力電圧を発生す
る。センサの出力は通常、例えば、雑音フィルタリング
およびアナログディジタル変換のような信号処理を必要
とする。信号処理回路は通常、０ないし５ボルトの電源
を有するＣＭＯＳ部品を用いる。センサは通常、ＣＭＯ
Ｓ回路の電源の範囲を超える出力電圧を発生する。前記
電源電圧を超える電圧は、結果として不正確な測定を与
える。従って、センサ電圧を前記電源の範囲内へ変換す
るインタフェース回路が必要とされる。
【０００３】従来の電圧変換回路は、一対のキャパシタ
に加わるセンサ出力電圧のスイッチングをクロック信号
によって行うために、ＭＯＳ形トランジスタを用いる。
この形式の回路は、スイッチキャパシタ回路として公知
である。しかし、この電圧変換回路は、スイッチに発生
せしめられうる高電圧を考慮していない。ＭＯＳ形トラ
ンジスタは、ドレイン端子、ソース端子およびバルク端
子からゲート酸化物層により隔離されたゲート端子を有
する。ゲート酸化物層は、該トランジスタのスイッチン
グ中に発生せしめられる過剰な電圧に耐えるよう、十分
厚くなくてはならない。極度に過剰な電圧によるトラン
ジスタの突然の故障は、設計により考慮されなくてはな
らない不慮の事故である。時間依存絶縁破壊（ＴＤＤ
Ｂ）は、ＭＯＳ形トランジスタが、ゲート酸化物層に加
わる過剰な電圧のストレスにより超過時間の間ブレーク
ダウンした時に起こるもう１つのタイプの故障である。
従来の設計のゲート酸化物層は、スイッチングに際して
発生する比較的高い電圧に耐えるように十分厚く（例え
ば、少なくとも２５０オングストロームの厚さに）形成
される。
に加わるセンサ出力電圧のスイッチングをクロック信号
によって行うために、ＭＯＳ形トランジスタを用いる。
この形式の回路は、スイッチキャパシタ回路として公知
である。しかし、この電圧変換回路は、スイッチに発生
せしめられうる高電圧を考慮していない。ＭＯＳ形トラ
ンジスタは、ドレイン端子、ソース端子およびバルク端
子からゲート酸化物層により隔離されたゲート端子を有
する。ゲート酸化物層は、該トランジスタのスイッチン
グ中に発生せしめられる過剰な電圧に耐えるよう、十分
厚くなくてはならない。極度に過剰な電圧によるトラン
ジスタの突然の故障は、設計により考慮されなくてはな
らない不慮の事故である。時間依存絶縁破壊（ＴＤＤ
Ｂ）は、ＭＯＳ形トランジスタが、ゲート酸化物層に加
わる過剰な電圧のストレスにより超過時間の間ブレーク
ダウンした時に起こるもう１つのタイプの故障である。
従来の設計のゲート酸化物層は、スイッチングに際して
発生する比較的高い電圧に耐えるように十分厚く（例え
ば、少なくとも２５０オングストロームの厚さに）形成
される。
【０００４】ＣＭＯＳプロセスは、もっと薄いゲート酸
化物の厚さ（例えば、１５０オングストロームまたはそ
れ以下）を用いて発展せしめられた。減少せしめられた
酸化物ゲートの厚さを用いる部品は、安価に製造され、
高速のスイッチング時間を有し、また小さいパッケージ
サイズを有し、これらは全て集積回路の設計において望
ましいことである。従来の電圧変換回路は、高いゲート
酸化物電圧を発生し、それは、もし薄いＣＭＯＳゲート
酸化物が用いられたとすると、ＴＤＤＢを起こしうる。
化物の厚さ（例えば、１５０オングストロームまたはそ
れ以下）を用いて発展せしめられた。減少せしめられた
酸化物ゲートの厚さを用いる部品は、安価に製造され、
高速のスイッチング時間を有し、また小さいパッケージ
サイズを有し、これらは全て集積回路の設計において望
ましいことである。従来の電圧変換回路は、高いゲート
酸化物電圧を発生し、それは、もし薄いＣＭＯＳゲート
酸化物が用いられたとすると、ＴＤＤＢを起こしうる。
【０００５】
【発明が解決しようとする課題】従って、回路の信頼性
を低下させることなく、電圧変換回路内に薄い酸化物層
のＭＯＳＦＥＴを取り入れることが望ましい。
を低下させることなく、電圧変換回路内に薄い酸化物層
のＭＯＳＦＥＴを取り入れることが望ましい。
【０００６】
【課題を解決するための手段】前記回路の１つの利点
は、該回路内に用いられるＭＯＳトランジスタの動作電
圧を制御しつつ、正確な電圧変換が実現されることであ
る。本発明の回路は、センサをスイッチキャパシタ回路
に接続するインタフェース回路である。該スイッチキャ
パシタ回路は、ある電源電圧範囲を有する処理部品に接
続される。前記センサは、該電源の該電圧範囲外の出力
電圧範囲を有する。
は、該回路内に用いられるＭＯＳトランジスタの動作電
圧を制御しつつ、正確な電圧変換が実現されることであ
る。本発明の回路は、センサをスイッチキャパシタ回路
に接続するインタフェース回路である。該スイッチキャ
パシタ回路は、ある電源電圧範囲を有する処理部品に接
続される。前記センサは、該電源の該電圧範囲外の出力
電圧範囲を有する。
【０００７】前記インタフェース回路は、前記センサと
前記スイッチキャパシタ回路との間に接続され前記出力
電圧を該スイッチキャパシタ回路に接続するＭＯＳＦＥ
Ｔスイッチを含む。該ＭＯＳＦＥＴスイッチは、ゲート
酸化物層とスイッチ伝導状態抵抗とゲート電圧とバルク
電圧とを有する。制御回路が、前記センサの出力と前記
ＭＯＳＦＥＴスイッチとに接続され、該出力に関連して
前記ゲート電圧および前記バルク電圧を調節し、前記ゲ
ート酸化物層に加わる電圧が、時間依存絶縁破壊に対応
する所定値を超えないようにする。
前記スイッチキャパシタ回路との間に接続され前記出力
電圧を該スイッチキャパシタ回路に接続するＭＯＳＦＥ
Ｔスイッチを含む。該ＭＯＳＦＥＴスイッチは、ゲート
酸化物層とスイッチ伝導状態抵抗とゲート電圧とバルク
電圧とを有する。制御回路が、前記センサの出力と前記
ＭＯＳＦＥＴスイッチとに接続され、該出力に関連して
前記ゲート電圧および前記バルク電圧を調節し、前記ゲ
ート酸化物層に加わる電圧が、時間依存絶縁破壊に対応
する所定値を超えないようにする。
【０００８】
【発明の実施の形態】図１を参照すると、自動車はエン
ジン１０のような部品を有し、その検知された動作パラ
メータは、エンジン制御モジュールのような処理回路１
４へ入力されることを必要とする。処理回路１４は、そ
れによりエンジン１０の動作パラメータを調節する。エ
ンジン１０のある部分に接続されたセンサ１２は、空気
流量のようなモニタされた動作条件を対応する電気信号
に変換する。処理回路１４は、０と５ボルトとの間の電
圧供給範囲を有する電源１６により通常動作する。
ジン１０のような部品を有し、その検知された動作パラ
メータは、エンジン制御モジュールのような処理回路１
４へ入力されることを必要とする。処理回路１４は、そ
れによりエンジン１０の動作パラメータを調節する。エ
ンジン１０のある部分に接続されたセンサ１２は、空気
流量のようなモニタされた動作条件を対応する電気信号
に変換する。処理回路１４は、０と５ボルトとの間の電
圧供給範囲を有する電源１６により通常動作する。
【０００９】センサ１２の出力信号の適正な処理のため
には、処理回路１４への入力は、電源１６の電圧範囲内
になければならない。しかし、多くのセンサは、０ボル
トより低い、また５ボルトより高い出力電圧範囲を有す
る。インタフェース回路１８は、センサ１２の出力を処
理回路１４により処理されうる信号に変換する。
には、処理回路１４への入力は、電源１６の電圧範囲内
になければならない。しかし、多くのセンサは、０ボル
トより低い、また５ボルトより高い出力電圧範囲を有す
る。インタフェース回路１８は、センサ１２の出力を処
理回路１４により処理されうる信号に変換する。
【００１０】インタフェース回路１８は、好ましくは、
単一集積回路チップ上に形成される。インタフェース回
路１８は、スイッチキャパシタ回路２０と、スイッチキ
ャパシタ回路２０の動作を制御する制御回路２２とを含
む。クロック発振器１９は、回路のタイミングを制御す
るために用いられるクロック信号を発生する。諸信号
は、図３に関連して以下に示される。
単一集積回路チップ上に形成される。インタフェース回
路１８は、スイッチキャパシタ回路２０と、スイッチキ
ャパシタ回路２０の動作を制御する制御回路２２とを含
む。クロック発振器１９は、回路のタイミングを制御す
るために用いられるクロック信号を発生する。諸信号
は、図３に関連して以下に示される。
【００１１】ここで図２を参照すると、インタフェース
回路１８がもっと詳細に示されている。説明の意図上、
Ｎ井戸ＣＭＯＳ集積回路が説明されるが、説明される原
理は、他のＣＭＯＳおよび他のＭＯＳＦＥＴ技術に対し
ても同様に適用可能である。図２のインタフェース回路
は、−１．５ボルトと５．０ボルトとの間のセンサ１２
の出力から入力電圧Ｖｉｎを受ける。インタフェース回
路１８は、５ボルトであるＶＤＤと０ボルト、すなわち
接地電位であるＶＳＳとの間で動作する。
回路１８がもっと詳細に示されている。説明の意図上、
Ｎ井戸ＣＭＯＳ集積回路が説明されるが、説明される原
理は、他のＣＭＯＳおよび他のＭＯＳＦＥＴ技術に対し
ても同様に適用可能である。図２のインタフェース回路
は、−１．５ボルトと５．０ボルトとの間のセンサ１２
の出力から入力電圧Ｖｉｎを受ける。インタフェース回
路１８は、５ボルトであるＶＤＤと０ボルト、すなわち
接地電位であるＶＳＳとの間で動作する。
【００１２】インタフェース回路１８は、好ましくは、
演算増幅器スイッチキャパシタ回路を用いるが、比較器
回路のような他の回路も使用されうる。演算増幅器２４
は、反転端子２６と非反転端子２８と出力端子３０とを
有する。帰還キャパシタＣ２は、反転端子２６と出力端
子３０との間に接続されている。ＮＭＯＳスイッチＮ１
もまた、反転端子２６と出力端子３０との間に接続され
ている。ＮＭＯＳスイッチＮ１は、以下にさらに説明さ
れるクロック信号ｃｌｋ５に接続されたゲートＮ１ｇを
有する。反転端子２６は、キャパシタＣ１を経て制御回
路２２に接続されている。基準電圧ｖａｇは、非反転端
子２８に接続されている。基準電圧ｖａｇは、この場合
２．５ボルトであるＶＤＤ／２として定義される。ｖａ
ｇは、好ましくは、処理回路１４のダイナミックレンジ
を最大化するようにＶＤＤとＶＳＳとの間の中間にセッ
トされる。演算増幅器２４の出力電圧は、ｖａｇを基準
とするＶｏｕｔである。演算増幅器回路の利得比は、−
Ｃ１／Ｃ２である。該回路の精度は、もしＣ１として１
ピコファラッド、またＣ２として２ピコファラッドのよ
うな十分に大きいキャパシタが用いられれば、容易に制
御される前記利得比によって主として制御される。
演算増幅器スイッチキャパシタ回路を用いるが、比較器
回路のような他の回路も使用されうる。演算増幅器２４
は、反転端子２６と非反転端子２８と出力端子３０とを
有する。帰還キャパシタＣ２は、反転端子２６と出力端
子３０との間に接続されている。ＮＭＯＳスイッチＮ１
もまた、反転端子２６と出力端子３０との間に接続され
ている。ＮＭＯＳスイッチＮ１は、以下にさらに説明さ
れるクロック信号ｃｌｋ５に接続されたゲートＮ１ｇを
有する。反転端子２６は、キャパシタＣ１を経て制御回
路２２に接続されている。基準電圧ｖａｇは、非反転端
子２８に接続されている。基準電圧ｖａｇは、この場合
２．５ボルトであるＶＤＤ／２として定義される。ｖａ
ｇは、好ましくは、処理回路１４のダイナミックレンジ
を最大化するようにＶＤＤとＶＳＳとの間の中間にセッ
トされる。演算増幅器２４の出力電圧は、ｖａｇを基準
とするＶｏｕｔである。演算増幅器回路の利得比は、−
Ｃ１／Ｃ２である。該回路の精度は、もしＣ１として１
ピコファラッド、またＣ２として２ピコファラッドのよ
うな十分に大きいキャパシタが用いられれば、容易に制
御される前記利得比によって主として制御される。
【００１３】入力電圧Ｖｉｎは、ＰＭＯＳスイッチＰ１
を経てキャパシタＣ１に接続される。ＰＭＯＳスイッチ
Ｐ１は、バルク端子Ｐ１ｂとドレイン端子Ｐ１ｄとゲー
ト端子Ｐ１ｇとソース端子Ｐ１ｓとを有する。スイッチ
Ｐ１は、バルク端子Ｐ１ｂ、ソース端子Ｐ１ｓおよびド
レイン端子Ｐ１ｄと、ゲート端子Ｐ１ｇとの間のスペー
スによって表されているゲート酸化物層３１を有する。
ドレイン端子Ｐ１ｄは、キャパシタＣ１に直接電気的に
接続されている。ソース端子Ｐ１ｓは入力電圧Ｖｉｎに
接続されている。ゲート端子Ｐ１ｇは、電荷ポンプＸ９
に接続されている。
を経てキャパシタＣ１に接続される。ＰＭＯＳスイッチ
Ｐ１は、バルク端子Ｐ１ｂとドレイン端子Ｐ１ｄとゲー
ト端子Ｐ１ｇとソース端子Ｐ１ｓとを有する。スイッチ
Ｐ１は、バルク端子Ｐ１ｂ、ソース端子Ｐ１ｓおよびド
レイン端子Ｐ１ｄと、ゲート端子Ｐ１ｇとの間のスペー
スによって表されているゲート酸化物層３１を有する。
ドレイン端子Ｐ１ｄは、キャパシタＣ１に直接電気的に
接続されている。ソース端子Ｐ１ｓは入力電圧Ｖｉｎに
接続されている。ゲート端子Ｐ１ｇは、電荷ポンプＸ９
に接続されている。
【００１４】電圧バッファ３２の出力ｏｕｔ２は、バル
ク端子Ｐ１ｂに接続されている。電圧バッファ３２は、
さらなる出力ｏｕｔ１と入力３４とを有する。入力３４
は、入力電圧Ｖｉｎに接続されている。電圧バッファ３
２の好ましい具体化は、図５において後述される。
ク端子Ｐ１ｂに接続されている。電圧バッファ３２は、
さらなる出力ｏｕｔ１と入力３４とを有する。入力３４
は、入力電圧Ｖｉｎに接続されている。電圧バッファ３
２の好ましい具体化は、図５において後述される。
【００１５】電荷ポンプＸ９は、２つの入力Ｖｒｅｆ
ｈｉ１およびＶｒｅｆ ｌｏ１を有する。Ｖｒｅｆ ｈ
ｉ１は、電圧バッファ３２の出力ｏｕｔ１に接続されて
いる。Ｖｒｅｆ ｌｏ１は、電圧バッファ３２の出力ｏ
ｕｔ２に接続されている。
ｈｉ１およびＶｒｅｆ ｌｏ１を有する。Ｖｒｅｆ ｈ
ｉ１は、電圧バッファ３２の出力ｏｕｔ１に接続されて
いる。Ｖｒｅｆ ｌｏ１は、電圧バッファ３２の出力ｏ
ｕｔ２に接続されている。
【００１６】電荷ポンプＸ９はまた、クロック信号ｃｌ
ｋ１、ｃｌｋ２およびｃｌｋ３に接続されたクロック入
力３６を有する。出力信号ｏｕｔ９は、ゲート端子Ｐ１
ｇに接続されている。電荷ポンプＸ９の動作は、図４に
関連してさらに説明される。
ｋ１、ｃｌｋ２およびｃｌｋ３に接続されたクロック入
力３６を有する。出力信号ｏｕｔ９は、ゲート端子Ｐ１
ｇに接続されている。電荷ポンプＸ９の動作は、図４に
関連してさらに説明される。
【００１７】なお図２を参照すると、キャパシタＣ１は
ＰＭＯＳスイッチＰ２およびＰ３に接続されている。Ｐ
ＭＯＳスイッチＰ２は、ドレイン端子Ｐ２ｄとバルク端
子Ｐ２ｂとゲート端子Ｐ２ｇとソース端子Ｐ２ｓとを有
する。ドレイン端子Ｐ２ｄはＶＳＳに接続されている。
ソース端子Ｐ２ｓはキャパシタＣ１に接続されている。
ゲート端子Ｐ２ｇは、電荷ポンプＸ８に接続されてい
る。
ＰＭＯＳスイッチＰ２およびＰ３に接続されている。Ｐ
ＭＯＳスイッチＰ２は、ドレイン端子Ｐ２ｄとバルク端
子Ｐ２ｂとゲート端子Ｐ２ｇとソース端子Ｐ２ｓとを有
する。ドレイン端子Ｐ２ｄはＶＳＳに接続されている。
ソース端子Ｐ２ｓはキャパシタＣ１に接続されている。
ゲート端子Ｐ２ｇは、電荷ポンプＸ８に接続されてい
る。
【００１８】ＰＭＯＳスイッチＰ３は、ドレイン端子Ｐ
３ｄとバルク端子Ｐ３ｂとゲート端子Ｐ３ｇとソース端
子Ｐ３ｓとを有する。ソース端子Ｐ３ｓはキャパシタＣ
１に接続されている。バルク端子Ｐ３ｂは、電圧バッフ
ァ３２の出力ｏｕｔ２に接続されている。ゲート端子Ｐ
３ｇはクロック信号ｃｌｋ５に接続されている。
３ｄとバルク端子Ｐ３ｂとゲート端子Ｐ３ｇとソース端
子Ｐ３ｓとを有する。ソース端子Ｐ３ｓはキャパシタＣ
１に接続されている。バルク端子Ｐ３ｂは、電圧バッフ
ァ３２の出力ｏｕｔ２に接続されている。ゲート端子Ｐ
３ｇはクロック信号ｃｌｋ５に接続されている。
【００１９】ＮＭＯＳスイッチＮ２は、ドレイン端子Ｐ
３ｄおよびバルク端子Ｐ２ｂをＶＳＳに接続する。スイ
ッチＮ２は、クロック信号ｃｌｋ５に接続されたゲート
端子Ｎ２ｇを有する。バルク端子Ｎ２ｂはＶＳＳに接続
されている。
３ｄおよびバルク端子Ｐ２ｂをＶＳＳに接続する。スイ
ッチＮ２は、クロック信号ｃｌｋ５に接続されたゲート
端子Ｎ２ｇを有する。バルク端子Ｎ２ｂはＶＳＳに接続
されている。
【００２０】電荷ポンプＸ８は、２つの入力Ｖｒｅｆ
ｈｉ２およびＶｒｅｆ ｌｏ２を有する。Ｖｒｅｆ ｈ
ｉ２は、電圧バッファ３２の出力ｏｕｔ１に接続されて
いる。Ｖｒｅｆ ｌｏ２は、ＶＳＳに接続されている。
ｈｉ２およびＶｒｅｆ ｌｏ２を有する。Ｖｒｅｆ ｈ
ｉ２は、電圧バッファ３２の出力ｏｕｔ１に接続されて
いる。Ｖｒｅｆ ｌｏ２は、ＶＳＳに接続されている。
【００２１】電荷ポンプＸ８はまた、クロック信号ｃｌ
ｋ４、ｃｌｋ５およびｃｌｋ６に接続されたクロック入
力３８を有する。出力信号ｏｕｔ８は、ゲート端子Ｐ２
ｇに接続されている。電荷ポンプＸ８は、図４において
さらに説明される電荷ポンプＸ９と同様に動作する。
ｋ４、ｃｌｋ５およびｃｌｋ６に接続されたクロック入
力３８を有する。出力信号ｏｕｔ８は、ゲート端子Ｐ２
ｇに接続されている。電荷ポンプＸ８は、図４において
さらに説明される電荷ポンプＸ９と同様に動作する。
【００２２】一般に、スイッチキャパシタ回路２０は以
下のように動作する。最初、スイッチＰ２およびスイッ
チＮ１は伝導状態にあるが、スイッチＰ１は非伝導状態
にある。キャパシタＣ２は放電されており、キャパシタ
Ｃ１には電圧ｖａｇが加えられている。次に、スイッチ
Ｐ２およびスイッチＮ１は非伝導状態になるが、スイッ
チＰ１は伝導状態になる。０ボルトにあったドレイン端
子Ｐ１ｄの電圧は、入力電圧Ｖｉｎまで上昇する。Ｃ１
を経ての容量結合は、演算増幅器２４の反転端子２６を
して、ｖａｇ＋Ｖｉｎに等しい電圧を得しめる。帰還キ
ャパシタＣ２は、反転端子を電圧ｖａｇへ駆動するため
の経路を与える。反転端子２６がｖａｇ＋Ｖｉｎからｖ
ａｇへ変化するためには、出力端子３０の電圧がｖａｇ
からｖａｇ−（Ｃ１／Ｃ２）＊Ｖｉｎへ変化しなければ
ならない。演算増幅器２４の出力電圧Ｖｏｕｔは、ｖａ
ｇに関して定められているので、伝達関数は−（Ｃ１／
Ｃ２）と書かれ、これはスイッチ利得を実現する。それ
ゆえ、例えば、もしＣ１／Ｃ２＝０．５ならば、−１．
５ボルト＜Ｖｉｎ＜６．５ボルトの入力電圧は、ｖａｇ
に関して−１．７５ボルト＜Ｖｏｕｔ＜１．７５ボルト
を生じ、すなわち、電源電圧に関しては０．７５ボルト
ないし４．２５ボルトを生じる。
下のように動作する。最初、スイッチＰ２およびスイッ
チＮ１は伝導状態にあるが、スイッチＰ１は非伝導状態
にある。キャパシタＣ２は放電されており、キャパシタ
Ｃ１には電圧ｖａｇが加えられている。次に、スイッチ
Ｐ２およびスイッチＮ１は非伝導状態になるが、スイッ
チＰ１は伝導状態になる。０ボルトにあったドレイン端
子Ｐ１ｄの電圧は、入力電圧Ｖｉｎまで上昇する。Ｃ１
を経ての容量結合は、演算増幅器２４の反転端子２６を
して、ｖａｇ＋Ｖｉｎに等しい電圧を得しめる。帰還キ
ャパシタＣ２は、反転端子を電圧ｖａｇへ駆動するため
の経路を与える。反転端子２６がｖａｇ＋Ｖｉｎからｖ
ａｇへ変化するためには、出力端子３０の電圧がｖａｇ
からｖａｇ−（Ｃ１／Ｃ２）＊Ｖｉｎへ変化しなければ
ならない。演算増幅器２４の出力電圧Ｖｏｕｔは、ｖａ
ｇに関して定められているので、伝達関数は−（Ｃ１／
Ｃ２）と書かれ、これはスイッチ利得を実現する。それ
ゆえ、例えば、もしＣ１／Ｃ２＝０．５ならば、−１．
５ボルト＜Ｖｉｎ＜６．５ボルトの入力電圧は、ｖａｇ
に関して−１．７５ボルト＜Ｖｏｕｔ＜１．７５ボルト
を生じ、すなわち、電源電圧に関しては０．７５ボルト
ないし４．２５ボルトを生じる。
【００２３】上述のスイッチキャパシタ回路の一般論
は、Ｐ１およびＰ２を理想的スイッチとして取り扱っ
た。ＰＭＯＳスイッチのいくつかの物理的性質は、制御
回路２２の動作において、信頼性を劣化させることなく
正確な電圧変換の目的を達成するものと考えられる。さ
らに詳述すると、ＰＭＯＳスイッチのゲート電圧は、
「オン」状態に入るためには、ソースまたはドレイン電
圧より数ボルト低くなくてはならない。ソース・ゲート
電圧が大きいほど、該スイッチの「オン」抵抗は小さく
なる。キャパシタＣ１およびＣ２が十分に充電され、ま
た放電するためには、該「オン」抵抗は十分に小さくな
ければならない。ＰＭＯＳスイッチが「オフ」状態に入
るためには、ゲート電圧は、ソースおよびドレイン電圧
の双方よりも大きいか、またはそれに等しくなければな
らない。ゲート酸化物層に加わる電圧、すなわちゲート
・バルク、ゲート・ソース、およびゲート・ドレイン電
圧は、ＴＤＤＢを最小化するために最小化されなければ
ならない。本例においては、１５ナノメートルのゲート
酸化物の厚さが用いられる。前記回路はまた、部品の数
を増加させることにより、ゲート酸化物層に加わる電圧
をさらに減少せしめることによって、該酸化物層の厚さ
をさらに減少させるように、容易に改変されうる。その
ような回路の動作は、以下に説明される回路と同じ一般
的方法によっておこなわれうる。
は、Ｐ１およびＰ２を理想的スイッチとして取り扱っ
た。ＰＭＯＳスイッチのいくつかの物理的性質は、制御
回路２２の動作において、信頼性を劣化させることなく
正確な電圧変換の目的を達成するものと考えられる。さ
らに詳述すると、ＰＭＯＳスイッチのゲート電圧は、
「オン」状態に入るためには、ソースまたはドレイン電
圧より数ボルト低くなくてはならない。ソース・ゲート
電圧が大きいほど、該スイッチの「オン」抵抗は小さく
なる。キャパシタＣ１およびＣ２が十分に充電され、ま
た放電するためには、該「オン」抵抗は十分に小さくな
ければならない。ＰＭＯＳスイッチが「オフ」状態に入
るためには、ゲート電圧は、ソースおよびドレイン電圧
の双方よりも大きいか、またはそれに等しくなければな
らない。ゲート酸化物層に加わる電圧、すなわちゲート
・バルク、ゲート・ソース、およびゲート・ドレイン電
圧は、ＴＤＤＢを最小化するために最小化されなければ
ならない。本例においては、１５ナノメートルのゲート
酸化物の厚さが用いられる。前記回路はまた、部品の数
を増加させることにより、ゲート酸化物層に加わる電圧
をさらに減少せしめることによって、該酸化物層の厚さ
をさらに減少させるように、容易に改変されうる。その
ような回路の動作は、以下に説明される回路と同じ一般
的方法によっておこなわれうる。
【００２４】ＰＭＯＳスイッチの動作電圧は、入力電圧
Ｖｉｎの範囲の限界を比較することにより、最も良く説
明される。Ｖｉｎが−１．５ボルトである時、Ｐ１のゲ
ート電圧は、十分な「オン」抵抗を生じるためには−
３．５ボルトより小さくなければならない。入力電圧Ｖ
ｉｎが５ボルトである時、バルク電圧は、スイッチＰ１
内の寄生ＰＮＰがターン「オン」するのを阻止するため
に、少なくとも５ボルトなければならない。ゲート酸化
物層に加わる８．５ボルトの合計電圧は、時間依存絶縁
破壊を起こさせる。この破壊を避けるために、インタフ
ェース回路１８は、センサ１２の前記出力電圧に関連し
てゲート電圧およびバルク電圧を連続的に調節し、ゲー
ト酸化物層に加わる電圧が、時間依存絶縁破壊に対応す
る所定値を超えるのを防止する。これは、電荷ポンプＸ
８およびＸ９と出力バッファ３２とを用いている回路に
おいて実現される。
Ｖｉｎの範囲の限界を比較することにより、最も良く説
明される。Ｖｉｎが−１．５ボルトである時、Ｐ１のゲ
ート電圧は、十分な「オン」抵抗を生じるためには−
３．５ボルトより小さくなければならない。入力電圧Ｖ
ｉｎが５ボルトである時、バルク電圧は、スイッチＰ１
内の寄生ＰＮＰがターン「オン」するのを阻止するため
に、少なくとも５ボルトなければならない。ゲート酸化
物層に加わる８．５ボルトの合計電圧は、時間依存絶縁
破壊を起こさせる。この破壊を避けるために、インタフ
ェース回路１８は、センサ１２の前記出力電圧に関連し
てゲート電圧およびバルク電圧を連続的に調節し、ゲー
ト酸化物層に加わる電圧が、時間依存絶縁破壊に対応す
る所定値を超えるのを防止する。これは、電荷ポンプＸ
８およびＸ９と出力バッファ３２とを用いている回路に
おいて実現される。
【００２５】次に図５を参照すると、電圧バッファ３２
はバルク電圧をスイッチＰ１へ供給する。電圧バッファ
３２は、好ましくは、ソースホロワとして構成される。
電圧バッファ３２は、４つのＰＭＯＳトランジスタＰ
８、Ｐ９、Ｐ１０およびＰ１１から構成される。ＰＭＯ
ＳトランジスタＰ８は、ドレイン端子Ｐ８ｄとバルク端
子Ｐ８ｂとゲート端子Ｐ８ｇとソース端子Ｐ８ｓとを有
する。ＰＭＯＳトランジスタＰ９は、ドレイン端子Ｐ９
ｄとバルク端子Ｐ９ｂとゲート端子Ｐ９ｇとソース端子
Ｐ９ｓとを有する。ＰＭＯＳトランジスタＰ１０は、ド
レイン端子Ｐ１０ｄとバルク端子Ｐ１０ｂとゲート端子
Ｐ１０ｇとソース端子Ｐ１０ｓとを有する。ＰＭＯＳト
ランジスタＰ１１は、ドレイン端子Ｐ１１ｄとバルク端
子Ｐ１１ｂとゲート端子Ｐ１１ｇとソース端子Ｐ１１ｓ
とを有する。
はバルク電圧をスイッチＰ１へ供給する。電圧バッファ
３２は、好ましくは、ソースホロワとして構成される。
電圧バッファ３２は、４つのＰＭＯＳトランジスタＰ
８、Ｐ９、Ｐ１０およびＰ１１から構成される。ＰＭＯ
ＳトランジスタＰ８は、ドレイン端子Ｐ８ｄとバルク端
子Ｐ８ｂとゲート端子Ｐ８ｇとソース端子Ｐ８ｓとを有
する。ＰＭＯＳトランジスタＰ９は、ドレイン端子Ｐ９
ｄとバルク端子Ｐ９ｂとゲート端子Ｐ９ｇとソース端子
Ｐ９ｓとを有する。ＰＭＯＳトランジスタＰ１０は、ド
レイン端子Ｐ１０ｄとバルク端子Ｐ１０ｂとゲート端子
Ｐ１０ｇとソース端子Ｐ１０ｓとを有する。ＰＭＯＳト
ランジスタＰ１１は、ドレイン端子Ｐ１１ｄとバルク端
子Ｐ１１ｂとゲート端子Ｐ１１ｇとソース端子Ｐ１１ｓ
とを有する。
【００２６】ソース端子Ｐ８ｓはバルク端子Ｐ８ｂに接
続され、両者は電圧ＶＤＤを受ける。ドレイン端子Ｐ８
ｄはゲート端子Ｐ８ｇに接続され、両者は抵抗Ｒ１を経
て電圧ＶＳＳを、またゲート端子Ｐ９ｇを受ける。
続され、両者は電圧ＶＤＤを受ける。ドレイン端子Ｐ８
ｄはゲート端子Ｐ８ｇに接続され、両者は抵抗Ｒ１を経
て電圧ＶＳＳを、またゲート端子Ｐ９ｇを受ける。
【００２７】ソース端子Ｐ９ｓはバルク端子Ｐ９ｂに接
続され、両者は電圧ＶＤＤを受ける。ドレイン端子Ｐ９
ｄはソース端子Ｐ１０ｓに接続され、その接続点は入力
バッファ３２の出力電圧ｏｕｔ１を形成する。
続され、両者は電圧ＶＤＤを受ける。ドレイン端子Ｐ９
ｄはソース端子Ｐ１０ｓに接続され、その接続点は入力
バッファ３２の出力電圧ｏｕｔ１を形成する。
【００２８】ゲート端子Ｐ１０ｇはＶＳＳに接続されて
いる。バルク端子Ｐ１０ｂはＶＤＤに接続されている。
ドレイン端子Ｐ１０ｄはソース端子Ｐ１１ｓに接続さ
れ、その接続点は入力バッファ３２の出力電圧ｏｕｔ２
を形成する。バルク端子Ｐ１１ｂはソース端子Ｐ１１ｓ
に直接接続されている。ドレイン端子Ｐ１１ｄはＶＳＳ
に直接接続されている。
いる。バルク端子Ｐ１０ｂはＶＤＤに接続されている。
ドレイン端子Ｐ１０ｄはソース端子Ｐ１１ｓに接続さ
れ、その接続点は入力バッファ３２の出力電圧ｏｕｔ２
を形成する。バルク端子Ｐ１１ｂはソース端子Ｐ１１ｓ
に直接接続されている。ドレイン端子Ｐ１１ｄはＶＳＳ
に直接接続されている。
【００２９】上述の回路の諸電圧は、ゲート端子Ｐ１１
ｇに結合せしめられた入力３４に依存する。設計によ
り、電圧ｏｕｔ２は常に入力３４より大きく、スイッチ
Ｐ１のバルク・ドレインおよびバルク・ソース接合が順
方向にバイアスされないことを保証する。また、電圧ｏ
ｕｔ２は接地電位より低くなることはなく、Ｐ１のＰ基
板−Ｎ井戸接合が順方向にバイアスされないことを保証
する。
ｇに結合せしめられた入力３４に依存する。設計によ
り、電圧ｏｕｔ２は常に入力３４より大きく、スイッチ
Ｐ１のバルク・ドレインおよびバルク・ソース接合が順
方向にバイアスされないことを保証する。また、電圧ｏ
ｕｔ２は接地電位より低くなることはなく、Ｐ１のＰ基
板−Ｎ井戸接合が順方向にバイアスされないことを保証
する。
【００３０】ここで図４を参照すると、電荷ポンプＸ９
およびＸ８は同じ回路を使用しているので、電荷ポンプ
Ｘ９のみが詳細に示されている。電荷ポンプＸ９は、３
つの並列なＰＭＯＳ／ＮＭＯＳ結合を有し、それぞれは
以下に指摘される例外はあるが、同じものである。スイ
ッチＰ４およびＮ４は、それぞれ、ドレイン端子Ｐ４ｄ
およびＮ４ｄと、バルク端子Ｐ４ｂおよびＮ４ｂと、ゲ
ート端子Ｐ４ｇおよびＮ４ｇと、ソース端子Ｐ４ｓおよ
びＮ４ｓとを有する。ドレイン端子Ｐ４ｄはソース端子
Ｎ４ｓに接続されている。ドレイン端子Ｎ４ｄはソース
端子Ｐ４ｓに接続されている。ゲート端子Ｐ４ｇは反転
されたクロック信号ｃｌｋ１に接続されている。バルク
端子Ｐ４ｂはＶＤＤに接続されている。ゲート端子Ｎ４
ｇはクロック信号ｃｌｋ１に接続されている。バルク端
子Ｎ４ｂはＶＳＳに接続されている。
およびＸ８は同じ回路を使用しているので、電荷ポンプ
Ｘ９のみが詳細に示されている。電荷ポンプＸ９は、３
つの並列なＰＭＯＳ／ＮＭＯＳ結合を有し、それぞれは
以下に指摘される例外はあるが、同じものである。スイ
ッチＰ４およびＮ４は、それぞれ、ドレイン端子Ｐ４ｄ
およびＮ４ｄと、バルク端子Ｐ４ｂおよびＮ４ｂと、ゲ
ート端子Ｐ４ｇおよびＮ４ｇと、ソース端子Ｐ４ｓおよ
びＮ４ｓとを有する。ドレイン端子Ｐ４ｄはソース端子
Ｎ４ｓに接続されている。ドレイン端子Ｎ４ｄはソース
端子Ｐ４ｓに接続されている。ゲート端子Ｐ４ｇは反転
されたクロック信号ｃｌｋ１に接続されている。バルク
端子Ｐ４ｂはＶＤＤに接続されている。ゲート端子Ｎ４
ｇはクロック信号ｃｌｋ１に接続されている。バルク端
子Ｎ４ｂはＶＳＳに接続されている。
【００３１】スイッチＰ５およびスイッチＮ５の結合
と、スイッチＰ６およびスイッチＮ６の結合とは、以下
の点を除外すれば同じに接続されている。ゲート端子Ｐ
５ｇは反転されたクロック信号ｃｌｋ３に接続されてい
る。ゲート端子Ｎ５ｇはクロック信号ｃｌｋ３に接続さ
れている。ゲート端子Ｐ６ｇは反転されたクロック信号
ｃｌｋ２に接続されている。ゲート端子Ｎ６ｇはクロッ
ク信号ｃｌｋ２に接続されている。
と、スイッチＰ６およびスイッチＮ６の結合とは、以下
の点を除外すれば同じに接続されている。ゲート端子Ｐ
５ｇは反転されたクロック信号ｃｌｋ３に接続されてい
る。ゲート端子Ｎ５ｇはクロック信号ｃｌｋ３に接続さ
れている。ゲート端子Ｐ６ｇは反転されたクロック信号
ｃｌｋ２に接続されている。ゲート端子Ｎ６ｇはクロッ
ク信号ｃｌｋ２に接続されている。
【００３２】ソース端子Ｐ４ｓおよびドレイン端子Ｎ４
ｄは、ｖｒｅｆ ｌｏｗ１に接続されている。ソース端
子Ｐ５ｓおよびドレイン端子Ｎ５ｄは、ｖｒｅｆ ｈｉ
１に接続されている。ソース端子Ｐ６ｓおよびドレイン
端子Ｎ６ｄは、ｖｒｅｆ ｌｏｗ１に接続されている。
ｄは、ｖｒｅｆ ｌｏｗ１に接続されている。ソース端
子Ｐ５ｓおよびドレイン端子Ｎ５ｄは、ｖｒｅｆ ｈｉ
１に接続されている。ソース端子Ｐ６ｓおよびドレイン
端子Ｎ６ｄは、ｖｒｅｆ ｌｏｗ１に接続されている。
【００３３】３つのＮＭＯＳ／ＰＭＯＳ結合は、２つの
ＮＭＯＳスイッチＮ７およびＮ８に、またＰＭＯＳスイ
ッチＰ７に接続されている。スイッチＰ７、Ｎ７および
Ｎ８のおのおのは、ドレイン端子Ｐ７ｄ、Ｎ７ｄおよび
Ｎ８ｄ、バルク端子Ｐ７ｂ、Ｎ７ｂおよびＮ８ｂ、ゲー
ト端子Ｐ７ｇ、Ｎ７ｇおよびＮ８ｇ、およびソース端子
Ｐ７ｓ、Ｎ７ｓおよびＮ８ｓのそれぞれを有する。
ＮＭＯＳスイッチＮ７およびＮ８に、またＰＭＯＳスイ
ッチＰ７に接続されている。スイッチＰ７、Ｎ７および
Ｎ８のおのおのは、ドレイン端子Ｐ７ｄ、Ｎ７ｄおよび
Ｎ８ｄ、バルク端子Ｐ７ｂ、Ｎ７ｂおよびＮ８ｂ、ゲー
ト端子Ｐ７ｇ、Ｎ７ｇおよびＮ８ｇ、およびソース端子
Ｐ７ｓ、Ｎ７ｓおよびＮ８ｓのそれぞれを有する。
【００３４】ソース端子Ｎ４ｓ、ドレイン端子Ｐ４ｄ、
ソース端子Ｎ５ｓおよびドレイン端子Ｐ５ｄは、ソース
端子Ｐ７ｓおよびバルク端子Ｐ７ｂに接続されている。
ソース端子Ｎ６ｓおよびドレイン端子Ｐ６ｄは、ゲート
端子Ｐ７ｇ、ドレイン端子Ｎ７ｄおよびドレイン端子Ｎ
８ｄに接続されている。ソース端子Ｎ７ｓおよびソース
端子Ｎ８ｓはＶＳＳに接続されている。ゲート端子Ｎ７
ｇはクロック信号ｃｌｋ１に接続されている。ゲート端
子Ｎ８ｇはクロック信号ｃｌｋ３に接続されている。Ｎ
４からＮ８までのバルク端子はＶＳＳに接続されてい
る。
ソース端子Ｎ５ｓおよびドレイン端子Ｐ５ｄは、ソース
端子Ｐ７ｓおよびバルク端子Ｐ７ｂに接続されている。
ソース端子Ｎ６ｓおよびドレイン端子Ｐ６ｄは、ゲート
端子Ｐ７ｇ、ドレイン端子Ｎ７ｄおよびドレイン端子Ｎ
８ｄに接続されている。ソース端子Ｎ７ｓおよびソース
端子Ｎ８ｓはＶＳＳに接続されている。ゲート端子Ｎ７
ｇはクロック信号ｃｌｋ１に接続されている。ゲート端
子Ｎ８ｇはクロック信号ｃｌｋ３に接続されている。Ｎ
４からＮ８までのバルク端子はＶＳＳに接続されてい
る。
【００３５】クロック信号ｃｌｋ２は、インバータ４０
において反転され、接続されたキャパシタ４２を経て、
ドレイン端子Ｐ７ｄおよび出力信号ｏｕｔ９に容量結合
せしめられる。電荷ポンプＸ９の出力信号ｏｕｔ９は、
ゲート端子Ｐ１ｇに接続される。電荷ポンプＸ８の出力
信号ｏｕｔ８は、ゲート端子Ｐ２ｇに接続される。
において反転され、接続されたキャパシタ４２を経て、
ドレイン端子Ｐ７ｄおよび出力信号ｏｕｔ９に容量結合
せしめられる。電荷ポンプＸ９の出力信号ｏｕｔ９は、
ゲート端子Ｐ１ｇに接続される。電荷ポンプＸ８の出力
信号ｏｕｔ８は、ゲート端子Ｐ２ｇに接続される。
【００３６】電荷ポンプの動作は、図２、図４と図３に
示されている信号のタイミングとを参照することにより
最も良く説明される。クロック信号ｃｌｋ１からｃｌｋ
５までは、クロック発振器１９によって発生せしめられ
るように図示されている。クロック信号のグループは、
好ましくは、重なり合わない波形のもの（すなわち、そ
れらは同時に高レベルにならない）とする。重なり合わ
ないクロック波形は、Ｐ２ｇに重なり合わない波形を生
じるので、スイッチＰ１およびスイッチＰ２が同時に伝
導しつつあることはない。
示されている信号のタイミングとを参照することにより
最も良く説明される。クロック信号ｃｌｋ１からｃｌｋ
５までは、クロック発振器１９によって発生せしめられ
るように図示されている。クロック信号のグループは、
好ましくは、重なり合わない波形のもの（すなわち、そ
れらは同時に高レベルにならない）とする。重なり合わ
ないクロック波形は、Ｐ２ｇに重なり合わない波形を生
じるので、スイッチＰ１およびスイッチＰ２が同時に伝
導しつつあることはない。
【００３７】クロック信号ｃｌｋ１が高レベル（すなわ
ちプレチャージ相）になると、電荷ポンプＸ９の出力信
号は、電圧Ｖｂ１へ駆動されるが、それはＶｂ１がＰ７
のスレショルド電圧の絶対値より大きい場合に限る（図
４）。もしＶｂ１がＰ７のスレショルドの絶対値より小
さければ、出力信号ｏｕｔ９は、Ｖｂ１＋Ｖｂｅより小
さくなる。Ｖｂｅは、ソース端子Ｐ７ｓ（すなわちＰＮ
Ｐのエミッタ）と、バルク端子Ｐ４ｂ（すなわちＰＮＰ
のベース）と、下部の基板（すなわちＰＮＰのコレク
タ）とによって形成される寄生ＰＮＰトランジスタのベ
ース・エミッタ電圧である。
ちプレチャージ相）になると、電荷ポンプＸ９の出力信
号は、電圧Ｖｂ１へ駆動されるが、それはＶｂ１がＰ７
のスレショルド電圧の絶対値より大きい場合に限る（図
４）。もしＶｂ１がＰ７のスレショルドの絶対値より小
さければ、出力信号ｏｕｔ９は、Ｖｂ１＋Ｖｂｅより小
さくなる。Ｖｂｅは、ソース端子Ｐ７ｓ（すなわちＰＮ
Ｐのエミッタ）と、バルク端子Ｐ４ｂ（すなわちＰＮＰ
のベース）と、下部の基板（すなわちＰＮＰのコレク
タ）とによって形成される寄生ＰＮＰトランジスタのベ
ース・エミッタ電圧である。
【００３８】クロック信号ｃｌｋ２が高レベル（すなわ
ち「オン」相）になると、スイッチＰ７はターンオフさ
れ、出力信号ｏｕｔ９を浮動させる。インバータ４０の
出力は、５ボルトから０ボルトへ変化する。この「オ
ン」相中においては、信号ｏｕｔ９はＶｂ１−ＶＤＤ
（または、もしＶｂ１がＰ７のスレショルド電圧の絶対
値より小さければＶｂ１＋Ｖｂｅ−ＶＤＤ）となる。Ｐ
１１の負のスレショルド電圧とＶＤＤとの間の入力電圧
Ｖｉｎに対しては、Ｐ１のゲート・ソース電圧は、Ｖｉ
ｎ＋（Ｐ１１のスレショルドの絶対値）−ＶＤＤと、Ｖ
ｉｎ＋（Ｐ１１のスレショルド）＋Ｖｂｅ−ＶＤＤと、
の間になる。ＶｉｎがＰ１１のスレショルドの絶対値よ
り低い時は、Ｖｂ１の下限がＶＳＳなので、オン電圧は
Ｖｉｎに従わない。Ｐ１のゲート電圧は従って、Ｖｂｅ
−ＶＤＤの下限を有する。ゲート・ソース電圧は結局、
スイッチＰ１をターンオンするのには低すぎる。例とし
て、もしＰ１１のスレショルド電圧の絶対値が１ボルト
であり、Ｖｂｅが１ボルトであれば、ゲート・ソース
「オン」電圧は、−１．５ボルトから５ボルトまでのＶ
ｉｎの値に対しては、常に−２．５ボルトと４ボルトと
の間にあり、ゲート・バルク電圧は−５ボルト付近にあ
る。従って、ＴＤＤＢは最小化される。
ち「オン」相）になると、スイッチＰ７はターンオフさ
れ、出力信号ｏｕｔ９を浮動させる。インバータ４０の
出力は、５ボルトから０ボルトへ変化する。この「オ
ン」相中においては、信号ｏｕｔ９はＶｂ１−ＶＤＤ
（または、もしＶｂ１がＰ７のスレショルド電圧の絶対
値より小さければＶｂ１＋Ｖｂｅ−ＶＤＤ）となる。Ｐ
１１の負のスレショルド電圧とＶＤＤとの間の入力電圧
Ｖｉｎに対しては、Ｐ１のゲート・ソース電圧は、Ｖｉ
ｎ＋（Ｐ１１のスレショルドの絶対値）−ＶＤＤと、Ｖ
ｉｎ＋（Ｐ１１のスレショルド）＋Ｖｂｅ−ＶＤＤと、
の間になる。ＶｉｎがＰ１１のスレショルドの絶対値よ
り低い時は、Ｖｂ１の下限がＶＳＳなので、オン電圧は
Ｖｉｎに従わない。Ｐ１のゲート電圧は従って、Ｖｂｅ
−ＶＤＤの下限を有する。ゲート・ソース電圧は結局、
スイッチＰ１をターンオンするのには低すぎる。例とし
て、もしＰ１１のスレショルド電圧の絶対値が１ボルト
であり、Ｖｂｅが１ボルトであれば、ゲート・ソース
「オン」電圧は、−１．５ボルトから５ボルトまでのＶ
ｉｎの値に対しては、常に−２．５ボルトと４ボルトと
の間にあり、ゲート・バルク電圧は−５ボルト付近にあ
る。従って、ＴＤＤＢは最小化される。
【００３９】スイッチＰ１はターンオフする。高レベル
のクロック信号ｃｌｋ２中において、電荷はキャパシタ
Ｃ１からキャパシタＣ２へ転送される。ｃｌｋ２が低レ
ベルになると、０から５ボルトへの遷移が出力信号ｏｕ
ｔ９へ容量結合せしめられる。
のクロック信号ｃｌｋ２中において、電荷はキャパシタ
Ｃ１からキャパシタＣ２へ転送される。ｃｌｋ２が低レ
ベルになると、０から５ボルトへの遷移が出力信号ｏｕ
ｔ９へ容量結合せしめられる。
【００４０】クロック信号ｃｌｋ３が高レベル（すなわ
ちオフ相）になると、スイッチＰ１はオフ状態に保持さ
れ、スイッチＰ７はオンになり、ｏｕｔ９はｖｒｅｆ
ｈｉ９へ駆動される。
ちオフ相）になると、スイッチＰ１はオフ状態に保持さ
れ、スイッチＰ７はオンになり、ｏｕｔ９はｖｒｅｆ
ｈｉ９へ駆動される。
【００４１】クロック信号ｃｌｋ４、ｃｌｋ５およびｃ
ｌｋ６が高レベルである時は、キャパシタＣ１およびＣ
２は放電せしめられる。電荷ポンプＸ８は、電荷ポンプ
Ｘ９と同様に動作する。唯一の相違は、Ｐ２のドレイン
が常にＶＳＳに接続されているために、入力ｖｒｅｆ
ｌｏ２がＶＳＳに接続されることである。Ｐ２のオンゲ
ート電圧は、Ｖｂｅ−ＶＤＤである。
ｌｋ６が高レベルである時は、キャパシタＣ１およびＣ
２は放電せしめられる。電荷ポンプＸ８は、電荷ポンプ
Ｘ９と同様に動作する。唯一の相違は、Ｐ２のドレイン
が常にＶＳＳに接続されているために、入力ｖｒｅｆ
ｌｏ２がＶＳＳに接続されることである。Ｐ２のオンゲ
ート電圧は、Ｖｂｅ−ＶＤＤである。
【００４２】Ｐ２が「オフ」である時（すなわち、クロ
ック信号ｃｌｋ６が高レベルである時）は、Ｐ２の寄生
ＰＮＰトランジスタを通る電流はスイッチＰ１に電圧降
下を作るので、Ｐ２のバルクは順方向バイアスを受けて
はならない。正確さのためにはドレイン端子Ｐ１ｄにお
いて入力電圧Ｖｉｎが必要とされるので、この電圧降下
は誤差の原因になる。ｃｌｋ５が高レベルである時は、
バルク端子Ｐ１ｂはＮ２を経てＶＳＳへ短絡される。こ
れはスイッチＰ２のバルク・ソース接合を順方向にバイ
アスし、寄生ＰＮＰを故意にターンオンしてキャパシタ
Ｃ１を放電させる。スイッチＮ２は、Ｐ２のゲート酸化
物に瞬間的な大きい電圧が加わることを防止するために
必要とされ、それは、Ｎ２がなければゲート端子Ｐ２ｇ
のスイッチングの直後、かつキャパシタＣ１の放電の前
に起こるはずである。クロックＣｃｌｋ５が高レベルで
ある時、キャパシタＣ２もまた放電せしめられる。
ック信号ｃｌｋ６が高レベルである時）は、Ｐ２の寄生
ＰＮＰトランジスタを通る電流はスイッチＰ１に電圧降
下を作るので、Ｐ２のバルクは順方向バイアスを受けて
はならない。正確さのためにはドレイン端子Ｐ１ｄにお
いて入力電圧Ｖｉｎが必要とされるので、この電圧降下
は誤差の原因になる。ｃｌｋ５が高レベルである時は、
バルク端子Ｐ１ｂはＮ２を経てＶＳＳへ短絡される。こ
れはスイッチＰ２のバルク・ソース接合を順方向にバイ
アスし、寄生ＰＮＰを故意にターンオンしてキャパシタ
Ｃ１を放電させる。スイッチＮ２は、Ｐ２のゲート酸化
物に瞬間的な大きい電圧が加わることを防止するために
必要とされ、それは、Ｎ２がなければゲート端子Ｐ２ｇ
のスイッチングの直後、かつキャパシタＣ１の放電の前
に起こるはずである。クロックＣｃｌｋ５が高レベルで
ある時、キャパシタＣ２もまた放電せしめられる。
【００４３】次に図６から図８までを参照すると、図１
の回路が、最大Ｖｉｎが５ボルトを超える実施例のため
に改変されている。（前の例は、５ボルトの最大Ｖｉｎ
を仮定している。）以下の例は、６．５ボルトの最大Ｖ
ｉｎを仮定している。図１における部品に対応する参照
番号にはダッシュが付されている。
の回路が、最大Ｖｉｎが５ボルトを超える実施例のため
に改変されている。（前の例は、５ボルトの最大Ｖｉｎ
を仮定している。）以下の例は、６．５ボルトの最大Ｖ
ｉｎを仮定している。図１における部品に対応する参照
番号にはダッシュが付されている。
【００４４】Ｖｉｎが５ボルトより大きい時にＰ２’を
通って流れる電流を阻止するために、ドレイン端子Ｐ２
ｄ’にスイッチＮ２０が追加されている。電荷ポンプＸ
８’の出力信号ｏｕｔ８は、５ボルトの最大値を有す
る。ドレイン端子Ｐ１ｄ’が６．５ボルトにある時に
は、スイッチＰ２’は電流を伝導するはずである。Ｎ２
０は非伝導状態になり、Ｐ２’が伝導するのを阻止す
る。ＶｉｎがＶＳＳより小さくなった時には、スイッチ
Ｐ２’はＮ２０が順方向にバイアスされるのを阻止す
る。
通って流れる電流を阻止するために、ドレイン端子Ｐ２
ｄ’にスイッチＮ２０が追加されている。電荷ポンプＸ
８’の出力信号ｏｕｔ８は、５ボルトの最大値を有す
る。ドレイン端子Ｐ１ｄ’が６．５ボルトにある時に
は、スイッチＰ２’は電流を伝導するはずである。Ｎ２
０は非伝導状態になり、Ｐ２’が伝導するのを阻止す
る。ＶｉｎがＶＳＳより小さくなった時には、スイッチ
Ｐ２’はＮ２０が順方向にバイアスされるのを阻止す
る。
【００４５】Ｖｉｎが５ボルトを超えた時、スイッチＰ
１’もまたターンオフしないはずであった。Ｖｉｎが５
ボルトを超えた時にスイッチＰ１’をターンオフするた
めに、ＰＭＯＳスイッチＰ２０が用いられる。スイッチ
Ｐ２０は、図８に関連してさらに説明される電荷ポンプ
Ｘ１０により駆動される。電荷ポンプＸ１０は５ボルト
を超える電圧を発生しうる。
１’もまたターンオフしないはずであった。Ｖｉｎが５
ボルトを超えた時にスイッチＰ１’をターンオフするた
めに、ＰＭＯＳスイッチＰ２０が用いられる。スイッチ
Ｐ２０は、図８に関連してさらに説明される電荷ポンプ
Ｘ１０により駆動される。電荷ポンプＸ１０は５ボルト
を超える電圧を発生しうる。
【００４６】スイッチＰ２１およびＰ１’の最大バルク
電圧が、ソースまたはドレイン電圧よりも大きいか、ま
たはそれに等しいことを保証するために、２つのスイッ
チＮ２１およびＰ２１と比較器５０とが配設される。ス
イッチＰ２１およびＮ２１はそれぞれ、ドレイン端子Ｐ
２１ｄおよびＮ２１ｄと、バルク端子Ｐ２１ｂおよびＮ
２１ｂと、ゲート端子Ｐ２１ｇおよびＮ２１ｇと、ソー
ス端子Ｐ２１ｓおよびＮ２１ｓとを有する。比較器５０
は、反転端子５２と非反転端子５４と出力端子５６とを
有する。
電圧が、ソースまたはドレイン電圧よりも大きいか、ま
たはそれに等しいことを保証するために、２つのスイッ
チＮ２１およびＰ２１と比較器５０とが配設される。ス
イッチＰ２１およびＮ２１はそれぞれ、ドレイン端子Ｐ
２１ｄおよびＮ２１ｄと、バルク端子Ｐ２１ｂおよびＮ
２１ｂと、ゲート端子Ｐ２１ｇおよびＮ２１ｇと、ソー
ス端子Ｐ２１ｓおよびＮ２１ｓとを有する。比較器５０
は、反転端子５２と非反転端子５４と出力端子５６とを
有する。
【００４７】ゲート端子Ｐ２１ｇおよびＮ２１ｇは、出
力端子５６に接続されている。電圧バッファからの出力
電圧ｏｕｔ２は、ドレイン端子Ｎ２１ｄに接続される。
ソース端子Ｎ２１ｓおよびＰ２１ｓとバルク端子Ｐ２１
ｂとは、バルク端子Ｐ２０ｂおよびＰ１ｂ’に接続され
ている。ドレイン端子Ｐ２１ｄは、ソース端子Ｐ２０ｓ
に接続されている。非反転端子５４は電圧ｖａｇに接続
されている。反転端子５２は入力電圧Ｖｉｎに接続され
ている。スイッチ対Ｎ２１およびＰ２１は、Ｖｉｎがｖ
ａｇより大きい（すなわち、Ｐ２１がオンになり、Ｎ２
１がオフになっている）時、バルク端子Ｐ２０ｂおよび
Ｐ１ｂ’およびＰ３ｂ’を、比較器５０を経て入力電圧
Ｖｉｎに接続するように動作する。Ｖｉｎがｖａｇより
小さい時は、比較器５０がＰ２１をターンオフし、Ｎ２
１をターンオンし、電圧バッファ３２’をして、バルク
端子Ｐ２０ｂおよびＰ３’およびＰ１ｂ’を駆動せしめ
る。両スイッチＮ２１およびＰ２１は、おのおののスイ
ッチの望ましくない順方向バイアスを阻止するために必
要とされる。
力端子５６に接続されている。電圧バッファからの出力
電圧ｏｕｔ２は、ドレイン端子Ｎ２１ｄに接続される。
ソース端子Ｎ２１ｓおよびＰ２１ｓとバルク端子Ｐ２１
ｂとは、バルク端子Ｐ２０ｂおよびＰ１ｂ’に接続され
ている。ドレイン端子Ｐ２１ｄは、ソース端子Ｐ２０ｓ
に接続されている。非反転端子５４は電圧ｖａｇに接続
されている。反転端子５２は入力電圧Ｖｉｎに接続され
ている。スイッチ対Ｎ２１およびＰ２１は、Ｖｉｎがｖ
ａｇより大きい（すなわち、Ｐ２１がオンになり、Ｎ２
１がオフになっている）時、バルク端子Ｐ２０ｂおよび
Ｐ１ｂ’およびＰ３ｂ’を、比較器５０を経て入力電圧
Ｖｉｎに接続するように動作する。Ｖｉｎがｖａｇより
小さい時は、比較器５０がＰ２１をターンオフし、Ｎ２
１をターンオンし、電圧バッファ３２’をして、バルク
端子Ｐ２０ｂおよびＰ３’およびＰ１ｂ’を駆動せしめ
る。両スイッチＮ２１およびＰ２１は、おのおののスイ
ッチの望ましくない順方向バイアスを阻止するために必
要とされる。
【００４８】電荷ポンプＸ１０の入力Ｖｒｅｆ ｈｉ３
およびＶｒｅｆ ｌｏ３は、電圧バッファ３２’の出力
ｏｕｔ１およびｏｕｔ２にそれぞれ接続されている。電
荷ポンプＸ１０の出力ｏｕｔ１０は、トランジスタＰＮ
Ｐ１のゲート端子Ｐ２０ｇおよびコレクタＰＮＰ１ｃに
接続されている。ベース端子ＰＮＰ１ｂは、ベース端子
Ｐ３ｂ’、Ｐ１ｂ’、Ｐ２０ｂ、Ｐ２１ｂ、Ｐ２１ｓお
よびＮ２１ｓに接続されている。エミッタ端子ＰＮＰ１
ｅは接地されている。
およびＶｒｅｆ ｌｏ３は、電圧バッファ３２’の出力
ｏｕｔ１およびｏｕｔ２にそれぞれ接続されている。電
荷ポンプＸ１０の出力ｏｕｔ１０は、トランジスタＰＮ
Ｐ１のゲート端子Ｐ２０ｇおよびコレクタＰＮＰ１ｃに
接続されている。ベース端子ＰＮＰ１ｂは、ベース端子
Ｐ３ｂ’、Ｐ１ｂ’、Ｐ２０ｂ、Ｐ２１ｂ、Ｐ２１ｓお
よびＮ２１ｓに接続されている。エミッタ端子ＰＮＰ１
ｅは接地されている。
【００４９】ここで図８を参照すると、電荷ポンプＸ１
０は、図４の電荷ポンプと同様に機能する。しかし、ク
ロック信号ｃｌｋ３の高レベル部分は、２つの信号ｃｌ
ｋ３ａおよびｃｌｋ３ｂに分割されている。クロック信
号ｃｌｋ３ａは、もう１つのプレチャージ相である。ク
ロックｃｌｋ３ａ中においては、出力ｏｕｔ１０は、バ
ッファ３２のｏｕｔ１の電圧に向かって駆動される。ク
ロックｃｌｋ３ｂ中においては、出力ｏｕｔ１０は、バ
ッファ３２のｏｕｔ１の電圧とＶＤＤとの和に向かって
駆動される。
０は、図４の電荷ポンプと同様に機能する。しかし、ク
ロック信号ｃｌｋ３の高レベル部分は、２つの信号ｃｌ
ｋ３ａおよびｃｌｋ３ｂに分割されている。クロック信
号ｃｌｋ３ａは、もう１つのプレチャージ相である。ク
ロックｃｌｋ３ａ中においては、出力ｏｕｔ１０は、バ
ッファ３２のｏｕｔ１の電圧に向かって駆動される。ク
ロックｃｌｋ３ｂ中においては、出力ｏｕｔ１０は、バ
ッファ３２のｏｕｔ１の電圧とＶＤＤとの和に向かって
駆動される。
【００５０】電荷ポンプＸ１０は、いくつかのＭＯＳＦ
ＥＴスイッチを含み、それぞれは図示されているように
接続されたゲート、ソース、バルクおよびドレイン端子
を有する。ドレイン端子Ｎ２２ｄは、電荷ポンプＸ１０
の入力Ｖｒｅｆ ｌｏ３に接続されている。ソース端子
Ｎ２２ｓは、ドレイン端子Ｎ２３ｄに接続されている。
ドレイン端子Ｎ２４ｄは、電荷ポンプＸ１０の入力Ｖｒ
ｅｆ ｈｉ３に接続されている。ソース端子Ｎ２４ｓ
は、ドレイン端子Ｎ２３ｄに、またドレイン端子Ｎ２５
ｄに接続されている。ソース端子Ｎ２５ｓはＶＳＳに接
続されている。ゲート端子Ｎ２２ｇはクロック信号ｃｌ
ｋ１に接続されている。ゲート端子Ｎ２４ｇはクロック
信号ｃｌｋ３ａに接続されている。ゲート端子Ｎ２５ｇ
はクロック信号ｃｌｋ２に接続されている。バルク端子
Ｎ２４ｂおよびＮ２５ｂは、ＶＳＳに接続されている。
ゲート端子Ｎ２３ｇはＶＤＤに接続されている。ソース
端子Ｎ２３ｓおよびバルク端子Ｐ２３ｂは、ソース端子
Ｐ２２ｓおよびＰ２３ｓと、バルク端子Ｐ２２ｂとに接
続されている。ゲート端子Ｐ２３ｇは、反転されたクロ
ック信号ｃｌｋ３ｂに接続されている。ゲート端子Ｐ２
２ｇおよびドレイン端子Ｐ２３ｄは、ドレイン端子Ｎ２
６ｄに接続されている。ゲート端子Ｎ２６ｇはＶＤＤに
接続されている。ソース端子Ｎ２６ｓは、ドレイン端子
Ｎ２７ｄ、Ｎ２８ｄおよびＮ２９ｄに接続されている。
ソース端子Ｎ２７ｓ、Ｎ２８ｓおよびＮ２９ｓは、ＶＳ
Ｓに接続されている。ゲート端子Ｎ２７ｇ、Ｎ２８ｇお
よびＮ２９ｇは、それぞれクロック信号ｃｌｋ３ａ、ｃ
ｌｋ１およびｃｌｋ２に接続されている。ドレイン端子
Ｐ２２ｄは出力端子ｏｕｔ１０に接続されている。ソー
ス端子Ｐ２５ｓは、バルク端子Ｐ２５ｂおよびＶＤＤに
接続されている。ゲート端子Ｐ２５ｇは、反転されたク
ロック信号ｃｌｋ３ｂに接続されている。ドレイン端子
Ｐ２５ｄは、抵抗５８の一端に接続されている。
ＥＴスイッチを含み、それぞれは図示されているように
接続されたゲート、ソース、バルクおよびドレイン端子
を有する。ドレイン端子Ｎ２２ｄは、電荷ポンプＸ１０
の入力Ｖｒｅｆ ｌｏ３に接続されている。ソース端子
Ｎ２２ｓは、ドレイン端子Ｎ２３ｄに接続されている。
ドレイン端子Ｎ２４ｄは、電荷ポンプＸ１０の入力Ｖｒ
ｅｆ ｈｉ３に接続されている。ソース端子Ｎ２４ｓ
は、ドレイン端子Ｎ２３ｄに、またドレイン端子Ｎ２５
ｄに接続されている。ソース端子Ｎ２５ｓはＶＳＳに接
続されている。ゲート端子Ｎ２２ｇはクロック信号ｃｌ
ｋ１に接続されている。ゲート端子Ｎ２４ｇはクロック
信号ｃｌｋ３ａに接続されている。ゲート端子Ｎ２５ｇ
はクロック信号ｃｌｋ２に接続されている。バルク端子
Ｎ２４ｂおよびＮ２５ｂは、ＶＳＳに接続されている。
ゲート端子Ｎ２３ｇはＶＤＤに接続されている。ソース
端子Ｎ２３ｓおよびバルク端子Ｐ２３ｂは、ソース端子
Ｐ２２ｓおよびＰ２３ｓと、バルク端子Ｐ２２ｂとに接
続されている。ゲート端子Ｐ２３ｇは、反転されたクロ
ック信号ｃｌｋ３ｂに接続されている。ゲート端子Ｐ２
２ｇおよびドレイン端子Ｐ２３ｄは、ドレイン端子Ｎ２
６ｄに接続されている。ゲート端子Ｎ２６ｇはＶＤＤに
接続されている。ソース端子Ｎ２６ｓは、ドレイン端子
Ｎ２７ｄ、Ｎ２８ｄおよびＮ２９ｄに接続されている。
ソース端子Ｎ２７ｓ、Ｎ２８ｓおよびＮ２９ｓは、ＶＳ
Ｓに接続されている。ゲート端子Ｎ２７ｇ、Ｎ２８ｇお
よびＮ２９ｇは、それぞれクロック信号ｃｌｋ３ａ、ｃ
ｌｋ１およびｃｌｋ２に接続されている。ドレイン端子
Ｐ２２ｄは出力端子ｏｕｔ１０に接続されている。ソー
ス端子Ｐ２５ｓは、バルク端子Ｐ２５ｂおよびＶＤＤに
接続されている。ゲート端子Ｐ２５ｇは、反転されたク
ロック信号ｃｌｋ３ｂに接続されている。ドレイン端子
Ｐ２５ｄは、抵抗５８の一端に接続されている。
【００５１】ソース端子Ｎ３０ｓはＶＳＳに接続されて
いる。ゲート端子Ｎ３０ｇはクロック信号ｃｌｋ２に接
続されている。ソース端子Ｎ３１ｓはＶＳＳに接続され
ている。ゲート端子Ｎ３１ｇはクロック信号ｃｌｋ３ａ
に接続されている。ドレイン端子Ｎ３０ｄおよびＮ３１
ｄと、抵抗５８の一端とは、キャパシタ６０の１電極に
接続されている。キャパシタ６０の対向電極は、出力端
子ｏｕｔ１０に接続されている。
いる。ゲート端子Ｎ３０ｇはクロック信号ｃｌｋ２に接
続されている。ソース端子Ｎ３１ｓはＶＳＳに接続され
ている。ゲート端子Ｎ３１ｇはクロック信号ｃｌｋ３ａ
に接続されている。ドレイン端子Ｎ３０ｄおよびＮ３１
ｄと、抵抗５８の一端とは、キャパシタ６０の１電極に
接続されている。キャパシタ６０の対向電極は、出力端
子ｏｕｔ１０に接続されている。
【００５２】スイッチＮ２３およびＮ２６は、過剰なゲ
ート酸化物電圧から、Ｎ２２、Ｎ２４、Ｎ２５、Ｎ２
７、Ｎ２８およびＮ２９を保護するために用いられてい
る。Ｐ２３ｄおよびＰ２３ｓにおける電圧は、スイッチ
Ｐ２３ｇにおける電圧が０から５ボルトへ遷移する時の
電荷注入により、一時的に６．５ボルトを超えうる。ス
イッチＮ２３およびＮ２６は、いずれのスイッチにおけ
る最大ゲート酸化物電圧も５ボルトであるようにするた
めの分圧器を形成する。
ート酸化物電圧から、Ｎ２２、Ｎ２４、Ｎ２５、Ｎ２
７、Ｎ２８およびＮ２９を保護するために用いられてい
る。Ｐ２３ｄおよびＰ２３ｓにおける電圧は、スイッチ
Ｐ２３ｇにおける電圧が０から５ボルトへ遷移する時の
電荷注入により、一時的に６．５ボルトを超えうる。ス
イッチＮ２３およびＮ２６は、いずれのスイッチにおけ
る最大ゲート酸化物電圧も５ボルトであるようにするた
めの分圧器を形成する。
【００５３】ここで図６から図８までを参照すると、ク
ロック信号ｃｌｋ３ｂ中においては、ゲート端子Ｐ２２
ｇはスイッチＰ２３によりソース端子Ｐ２２ｓへ短絡さ
れる。Ｐ２２は次にオフになり、電荷ポンプＸ１０の出
力端子ｏｕｔ１０からの信号は浮動する。同時に、スイ
ッチＮ２５は、キャパシタ６０を経てｏｕｔ１０の５ボ
ルトの遷移を起こさせる。出力信号ｏｕｔ１０の電圧が
上昇すると、Ｐ２２のドレイン・バルク接合は順方向に
バイアスされる。Ｐ２２およびＰ２３のバルク電圧は、
出力信号ｏｕｔ１０を追跡する。トランジスタＰＮＰ１
は、出力信号ｏｕｔ１０をＶｂ１＋Ｖｂｅにクランプ
し、それは、Ｖｉｎ＞ｖａｇの時には、出力信号ｏｕｔ
１０をＶｉｎ＋Ｖｂｅに等しくする。これは、Ｖｉｎが
６．５ボルトになると、Ｐ２０をターンオフする。従っ
て、電荷ポンプＸ１０によって駆動された時のＰ２０の
最大ゲート電圧はＶｉｎ＋Ｖｂｅとなり、これは電荷ポ
ンプＸ９が与えるものより高い。従って、Ｖｉｎが電源
電圧を超えた時、電荷ポンプＸ１０はＰ１を制御するの
に用いられる。
ロック信号ｃｌｋ３ｂ中においては、ゲート端子Ｐ２２
ｇはスイッチＰ２３によりソース端子Ｐ２２ｓへ短絡さ
れる。Ｐ２２は次にオフになり、電荷ポンプＸ１０の出
力端子ｏｕｔ１０からの信号は浮動する。同時に、スイ
ッチＮ２５は、キャパシタ６０を経てｏｕｔ１０の５ボ
ルトの遷移を起こさせる。出力信号ｏｕｔ１０の電圧が
上昇すると、Ｐ２２のドレイン・バルク接合は順方向に
バイアスされる。Ｐ２２およびＰ２３のバルク電圧は、
出力信号ｏｕｔ１０を追跡する。トランジスタＰＮＰ１
は、出力信号ｏｕｔ１０をＶｂ１＋Ｖｂｅにクランプ
し、それは、Ｖｉｎ＞ｖａｇの時には、出力信号ｏｕｔ
１０をＶｉｎ＋Ｖｂｅに等しくする。これは、Ｖｉｎが
６．５ボルトになると、Ｐ２０をターンオフする。従っ
て、電荷ポンプＸ１０によって駆動された時のＰ２０の
最大ゲート電圧はＶｉｎ＋Ｖｂｅとなり、これは電荷ポ
ンプＸ９が与えるものより高い。従って、Ｖｉｎが電源
電圧を超えた時、電荷ポンプＸ１０はＰ１を制御するの
に用いられる。
【００５４】本技術分野に習熟した者にとって明らかな
ように、添付の特許請求の範囲内において本発明のいく
つかの改変が行われうる。例えば、もしＭＯＳＦＥＴス
イッチのタイプが変更されれば、新しいタイプのスイッ
チに関連する回路は、該スイッチの特性に適応するよう
に改変される。
ように、添付の特許請求の範囲内において本発明のいく
つかの改変が行われうる。例えば、もしＭＯＳＦＥＴス
イッチのタイプが変更されれば、新しいタイプのスイッ
チに関連する回路は、該スイッチの特性に適応するよう
に改変される。
【図１】自動車システム内に使用されている本発明のブ
ロック図。
ロック図。
【図２】本発明によるインタフェース回路の概略図。
【図３】図２のインタフェース回路の信号タイミングチ
ャート。
ャート。
【図４】図２の電荷ポンプを詳細に示す概略図。
【図５】図２の入力バッファを詳細に示す概略図。
【図６】図２の回路よりも広い範囲の入力電圧を処理し
うる、インタフェース回路のもう１つの実施例の概略
図。
うる、インタフェース回路のもう１つの実施例の概略
図。
【図７】図６のインタフェース回路の信号タイミングチ
ャート。
ャート。
【図８】図６の電荷ポンプＸ１０の概略図。
【符号の説明】 １２ センサ １４ 処理回路 １６ 電源 １８ インタフェース回路 ２０ スイッチキャパシタ回路 ３１ ゲート酸化物層 ３２ 電圧バッファ ５０ 比較器 ｏｕｔ１ 電力バッファ出力 ｏｕｔ２ 電力バッファ出力 Ｐ１ ＰＭＯＳスイッチ Ｐ２ ＰＭＯＳスイッチ Ｐ３ ＰＭＯＳスイッチ Ｐ１’ ＰＭＯＳスイッチ Ｐ２’ ＰＭＯＳスイッチ Ｐ３’ ＰＭＯＳスイッチ Ｐ２０ ＰＭＯＳスイッチ ＰＮＰ１ ＰＮＰトランジスタ ｖａｇ 基準電圧 Ｖｉｎ インタフェース回路の入力電圧 Ｖｏｕｔ インタフェース回路の出力電圧 Ｘ８ 電荷ポンプ Ｘ９ 電荷ポンプ Ｘ８’ 電荷ポンプ Ｘ９’ 電荷ポンプ Ｘ１０ 電荷ポンプ
Claims (6)
- 【請求項１】 センサをスイッチキャパシタ回路および
処理部品に対してインタフェースするインタフェース回
路であって、該処理部品が電源電圧範囲を有し、該セン
サが該電源電圧の外部の出力電圧範囲を有し、該インタ
フェース回路が、 前記センサの前記出力信号を受ける第１ＭＯＳＦＥＴス
イッチと、 該第１ＭＯＳＦＥＴスイッチに接続された電圧バッファ
であって、該電圧バッファが前記センサの前記出力電圧
より大きい電圧バッファ出力電圧を有する前記電圧バッ
ファと、 第１制御電圧を発生する前記第１ＭＯＳＦＥＴに接続さ
れた第１電荷ポンプであって、該第１電荷ポンプが前記
センサの前記出力電圧に関連して前記第１制御電圧を選
択的かつ連続的に調節し、前記ＭＯＳＦＥＴのゲート酸
化物層の時間依存絶縁破壊を阻止する前記第１電荷ポン
プと、 前記第１ＭＯＳＦＥＴスイッチに接続された第２ＭＯＳ
ＦＥＴスイッチであって、該第２ＭＯＳＦＥＴスイッチ
がバルクソース接合および伝導状態を有する前記第２Ｍ
ＯＳＦＥＴスイッチと、 該第２ＭＯＳＦＥＴに接続された第２電荷ポンプであっ
て、該第２電荷ポンプが第２制御電圧を発生し、該第２
電荷ポンプが該第２制御電圧を、前記第２ＭＯＳＦＥＴ
スイッチが伝導しつつある時、該第２ＭＯＳＦＥＴスイ
ッチが順方向にバイアスされるように調節する前記第２
電荷ポンプと、 前記第１ＭＯＳＦＥＴスイッチおよび前記第２ＭＯＳＦ
ＥＴスイッチに電気的に結合せしめられ、前記センサの
前記出力電圧の所定の変換に対応する変換出力を、前記
処理部品の前記電源電圧範囲内へ発生せしめるスイッチ
キャパシタ回路と、を含むインタフェース回路。 - 【請求項２】 前記第２ＭＯＳＦＥＴスイッチに結合せ
しめられ、前記センサの前記出力電圧が前記電源電圧よ
り大きい時、該第２ＭＯＳＦＥＴスイッチが電流を伝導
するのを阻止する第３ＭＯＳＦＥＴスイッチをさらに含
む請求項１記載のインタフェース回路。 - 【請求項３】 前記第１ＭＯＳＦＥＴスイッチが伝導状
態抵抗を有し、前記電荷ポンプが所定の伝導状態抵抗を
保持する請求項１記載のインタフェース回路。 - 【請求項４】 前記電圧バッファがソースホロワ回路を
含む請求項１記載のインタフェース回路。 - 【請求項５】 第３電荷ポンプと、ＰＮＰトランジスタ
と、前記第１ＭＯＳＦＥＴスイッチに動作的に結合せし
められた第４ＭＯＳＦＥＴスイッチとをさらに含み、前
記第３電荷ポンプと、前記ＰＮＰトランジスタと、前記
第４ＭＯＳＦＥＴスイッチとが、前記センサ出力電圧が
前記電源電圧を超えた時、前記第１ＭＯＳＦＥＴスイッ
チを制御する請求項１記載のインタフェース回路。 - 【請求項６】 第４ＭＯＳＦＥＴスイッチ手段と、比較
器回路と、基準電圧とをさらに含み、該比較器が、出力
と反転入力と非反転入力とを有し、前記比較器出力が前
記第４ＭＯＳＦＥＴスイッチに接続され、前記反転端子
が前記センサ出力電圧に接続され、前記非反転端子が前
記基準電圧に接続されており、前記第４ＭＯＳＦＥＴス
イッチ手段が、前記センサ出力電圧が前記基準電圧より
大きい時、前記比較器出力を前記第１ＭＯＳＦＥＴスイ
ッチ手段に結合せしめる請求項１記載のインタフェース
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/432,378 US5541531A (en) | 1995-05-01 | 1995-05-01 | Switch capacitor interface circuit |
| US432378 | 1995-05-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307212A true JPH08307212A (ja) | 1996-11-22 |
Family
ID=23715902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102843A Pending JPH08307212A (ja) | 1995-05-01 | 1996-04-24 | スイッチキャパシタインタフェース回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5541531A (ja) |
| EP (1) | EP0741350B1 (ja) |
| JP (1) | JPH08307212A (ja) |
| DE (1) | DE69615910T2 (ja) |
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| CN103914008A (zh) * | 2012-12-31 | 2014-07-09 | 硅实验室公司 | 用于集成电路接口的装置和相关方法 |
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|---|---|---|---|---|
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| US5959853A (en) * | 1998-08-24 | 1999-09-28 | Kos; Marek John | Closed-loop switched capacitor network power supply |
| ITTO20020263A1 (it) * | 2002-03-25 | 2003-09-25 | Sila Holding Ind Spa | Circuito di interfaccia fra una sorgente di tensione continua ed un circuito di pilotaggio di un carico,particolarmente per l'impiego a bord |
| US6828851B1 (en) * | 2002-10-31 | 2004-12-07 | National Semiconductor Corporation | Constant voltage charge-pump circuit with feedback |
| DE10357785B3 (de) * | 2003-12-10 | 2005-05-04 | Infineon Technologies Ag | SC-Schaltungsanordnung |
| CN100516893C (zh) * | 2007-07-04 | 2009-07-22 | 深圳市长运通集成电路设计有限公司 | 可编程电压监测电路 |
| CN101488755B (zh) * | 2008-01-14 | 2010-12-29 | 盛群半导体股份有限公司 | Cmos串联比较器、单端coms反相器及其各自的控制方法 |
| CN103872900A (zh) * | 2012-12-11 | 2014-06-18 | 中芯国际集成电路制造(上海)有限公司 | 一种提高电荷泵效率的方法 |
| US10215589B2 (en) * | 2015-08-12 | 2019-02-26 | Infineon Technologies Ag | IO matching current modulated output for sensors |
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| US4405964A (en) * | 1982-03-29 | 1983-09-20 | Zenith Radio Corporation | Over voltage circuit for a switching regulator power supply |
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| US4710647A (en) * | 1986-02-18 | 1987-12-01 | Intel Corporation | Substrate bias generator including multivibrator having frequency independent of supply voltage |
| US4716319A (en) * | 1986-08-04 | 1987-12-29 | Motorola, Inc. | Switched capacitor filter for low voltage applications |
| US4752699A (en) * | 1986-12-19 | 1988-06-21 | International Business Machines Corp. | On chip multiple voltage generation using a charge pump and plural feedback sense circuits |
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1995
- 1995-05-01 US US08/432,378 patent/US5541531A/en not_active Expired - Fee Related
-
1996
- 1996-04-24 JP JP8102843A patent/JPH08307212A/ja active Pending
- 1996-05-01 EP EP96303060A patent/EP0741350B1/en not_active Expired - Lifetime
- 1996-05-01 DE DE69615910T patent/DE69615910T2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0741350A3 (en) | 1998-11-18 |
| DE69615910D1 (de) | 2001-11-22 |
| DE69615910T2 (de) | 2002-05-29 |
| EP0741350B1 (en) | 2001-10-17 |
| EP0741350A2 (en) | 1996-11-06 |
| US5541531A (en) | 1996-07-30 |
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