JP3274444B2 - 駆動回路および表示装置 - Google Patents
駆動回路および表示装置Info
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- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
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- G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
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- Theoretical Computer Science (AREA)
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- Control Of Gas Discharge Display Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、放電セルを放電さ
せるための駆動パルスを出力する駆動回路およびこの駆
動回路を用いた表示装置に関するものである。
せるための駆動パルスを出力する駆動回路およびこの駆
動回路を用いた表示装置に関するものである。
【０００２】
【従来の技術】放電セルを駆動する従来の駆動回路とし
ては、例えば、プラズマディスプレイパネルのサステイ
ン電極を駆動するサステインドライバが知られている。
ては、例えば、プラズマディスプレイパネルのサステイ
ン電極を駆動するサステインドライバが知られている。
【０００３】図５は、従来のサステインドライバの構成
を示す回路図である。図５に示すように、サステインド
ライバ４００は、回収コンデンサＣ１１、回収コイルＬ
１１、スイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２
２およびダイオードＤ１１，Ｄ１２を含む。
を示す回路図である。図５に示すように、サステインド
ライバ４００は、回収コンデンサＣ１１、回収コイルＬ
１１、スイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２
２およびダイオードＤ１１，Ｄ１２を含む。
【０００４】スイッチＳＷ１１は、電源端子Ｖ４とノー
ドＮ１１との間に接続され、スイッチＳＷ１２は、ノー
ドＮ１１と接地端子との間に接続されている。電源端子
Ｖ４には、電圧Ｖｓｕｓが印加される。ノードＮ１１
は、例えば４８０本のサステイン電極に接続され、図５
では、複数のサステイン電極と接地端子との間の全容量
に相当するパネル容量Ｃｐが示されている。
ドＮ１１との間に接続され、スイッチＳＷ１２は、ノー
ドＮ１１と接地端子との間に接続されている。電源端子
Ｖ４には、電圧Ｖｓｕｓが印加される。ノードＮ１１
は、例えば４８０本のサステイン電極に接続され、図５
では、複数のサステイン電極と接地端子との間の全容量
に相当するパネル容量Ｃｐが示されている。
【０００５】回収コンデンサＣ１１は、ノードＮ１３と
接地端子との間に接続されている。ノードＮ１３とノー
ドＮ１２との間にスイッチＳＷ２１およびダイオードＤ
１１が直列に接続され、ノードＮ１２とノードＮ１３と
の間にダイオードＤ１２およびスイッチＳＷ２２が直列
に接続されている。回収コイルＬ１１は、ノードＮ１２
とノードＮ１１との間に接続されている。
接地端子との間に接続されている。ノードＮ１３とノー
ドＮ１２との間にスイッチＳＷ２１およびダイオードＤ
１１が直列に接続され、ノードＮ１２とノードＮ１３と
の間にダイオードＤ１２およびスイッチＳＷ２２が直列
に接続されている。回収コイルＬ１１は、ノードＮ１２
とノードＮ１１との間に接続されている。
【０００６】図６は、図５のサステインドライバ４００
の維持期間の動作を示すタイミング図である。図６に
は、図５のノードＮ１１の電圧およびスイッチＳＷ２
１，ＳＷ１１，ＳＷ２２，ＳＷ１２の動作が示される。
の維持期間の動作を示すタイミング図である。図６に
は、図５のノードＮ１１の電圧およびスイッチＳＷ２
１，ＳＷ１１，ＳＷ２２，ＳＷ１２の動作が示される。
【０００７】まず、期間Ｔａにおいて、スイッチＳＷ２
１がオンし、スイッチＳＷ１２がオフする。このとき、
スイッチＳＷ１１，ＳＷ２２はオフしている。これによ
り、回収コイルＬ１１およびパネル容量ＣｐによるＬＣ
共振により、ノードＮ１１の電圧が緩やかに上昇する。
次に、期間Ｔｂにおいて、スイッチＳＷ２１がオフし、
スイッチＳＷ１１がオンする。これにより、ノードＮ１
１の電圧が急激に上昇し、期間ＴｃではノードＮ１１の
電圧がＶｓｕｓに固定され、維持放電が発生する。
１がオンし、スイッチＳＷ１２がオフする。このとき、
スイッチＳＷ１１，ＳＷ２２はオフしている。これによ
り、回収コイルＬ１１およびパネル容量ＣｐによるＬＣ
共振により、ノードＮ１１の電圧が緩やかに上昇する。
次に、期間Ｔｂにおいて、スイッチＳＷ２１がオフし、
スイッチＳＷ１１がオンする。これにより、ノードＮ１
１の電圧が急激に上昇し、期間ＴｃではノードＮ１１の
電圧がＶｓｕｓに固定され、維持放電が発生する。
【０００８】次に、期間Ｔｄでは、スイッチＳＷ１１が
オフし、スイッチＳＷ２２がオンする。これにより、回
収コイルＬ１１およびパネル容量ＣｐによるＬＣ共振に
より、ノードＮ１１の電圧が緩やかに降下する。その
後、期間Ｔｅにおいて、スイッチＳＷ２２がオフし、ス
イッチＳＷ１２がオンする。これにより、ノードＮ１１
の電圧が急激に降下し、接地電位に固定される。上記の
動作を維持期間において繰り返し行うことにより、複数
のサステイン電極に周期的な維持パルスＰｓｕが印加さ
れ、維持パルスＰｓｕの立ち上がり時に放電セルが放電
し、維持放電が行われる。
オフし、スイッチＳＷ２２がオンする。これにより、回
収コイルＬ１１およびパネル容量ＣｐによるＬＣ共振に
より、ノードＮ１１の電圧が緩やかに降下する。その
後、期間Ｔｅにおいて、スイッチＳＷ２２がオフし、ス
イッチＳＷ１２がオンする。これにより、ノードＮ１１
の電圧が急激に降下し、接地電位に固定される。上記の
動作を維持期間において繰り返し行うことにより、複数
のサステイン電極に周期的な維持パルスＰｓｕが印加さ
れ、維持パルスＰｓｕの立ち上がり時に放電セルが放電
し、維持放電が行われる。
【０００９】
【発明が解決しようとする課題】上記のように、維持パ
ルスＰｓｕの立ち上がり部分および立ち下がり部分は、
スイッチＳＷ２１またはスイッチＳＷ２２の動作による
期間Ｔａ，ＴｄのＬＣ共振部とスイッチＳＷ１１または
スイッチＳＷ１２のオン動作による期間Ｔｂ，Ｔｅのエ
ッジ部ｅ１，ｅ２とで構成されている。
ルスＰｓｕの立ち上がり部分および立ち下がり部分は、
スイッチＳＷ２１またはスイッチＳＷ２２の動作による
期間Ｔａ，ＴｄのＬＣ共振部とスイッチＳＷ１１または
スイッチＳＷ１２のオン動作による期間Ｔｂ，Ｔｅのエ
ッジ部ｅ１，ｅ２とで構成されている。
【００１０】上記のエッジ部のうちエッジ部ｅ１はこの
期間で放電セルに維持放電を起こさせる必要があるた
め、ある程度急峻に立ち上げる必要があるが、エッジ部
ｅ２は放電現象に直接関与しておらず、急峻に立ち下げ
る必要はない。しかしながら、従来の維持パルスでは、
エッジ部ｅ２においても急峻に変化させているため、こ
のエッジ部ｅ２により不要な電磁波の輻射が発生する。
このような不要な電磁波の輻射は、他の電子機器に電磁
的な悪影響を及ぼすおそれがあるため、この不要な電磁
波の輻射を抑制することが望まれる。
期間で放電セルに維持放電を起こさせる必要があるた
め、ある程度急峻に立ち上げる必要があるが、エッジ部
ｅ２は放電現象に直接関与しておらず、急峻に立ち下げ
る必要はない。しかしながら、従来の維持パルスでは、
エッジ部ｅ２においても急峻に変化させているため、こ
のエッジ部ｅ２により不要な電磁波の輻射が発生する。
このような不要な電磁波の輻射は、他の電子機器に電磁
的な悪影響を及ぼすおそれがあるため、この不要な電磁
波の輻射を抑制することが望まれる。
【００１１】本発明の目的は、駆動パルスの放電に寄与
しない部分から発生される不要な電磁波の輻射を抑制を
することができる駆動回路およびその駆動回路を用いた
表示装置を提供することである。
しない部分から発生される不要な電磁波の輻射を抑制を
することができる駆動回路およびその駆動回路を用いた
表示装置を提供することである。
【００１２】
【課題を解決するための手段】（１）第１の発明 第１の発明に係る駆動回路は、放電セルを放電させるた
めに第１の電位と第２の電位との間を交互に繰り返す駆
動パルスを出力する駆動回路であって、放電セルを放電
させるために駆動パルスを第１の電位へ遷移させる第１
の遷移手段と、第１の遷移手段による第１の電位への遷
移より緩やかに駆動パルスを第２の電位へ遷移させる第
２の遷移手段とを備えるものである。
めに第１の電位と第２の電位との間を交互に繰り返す駆
動パルスを出力する駆動回路であって、放電セルを放電
させるために駆動パルスを第１の電位へ遷移させる第１
の遷移手段と、第１の遷移手段による第１の電位への遷
移より緩やかに駆動パルスを第２の電位へ遷移させる第
２の遷移手段とを備えるものである。
【００１３】本発明に係る駆動回路は、駆動パルスを第
１の電位へ遷移させるときに放電セルを放電させ、放電
セルが放電しない第２の電位への遷移時は、第１の電位
への遷移より緩やかに第２の電位へ駆動パルスを遷移さ
せている。したがって、第２の電位への遷移時に急峻な
エッジ部が形成されることがなく、駆動パルスの放電に
寄与しない部分から発生される不要な電磁波の輻射を抑
制することができる。
１の電位へ遷移させるときに放電セルを放電させ、放電
セルが放電しない第２の電位への遷移時は、第１の電位
への遷移より緩やかに第２の電位へ駆動パルスを遷移さ
せている。したがって、第２の電位への遷移時に急峻な
エッジ部が形成されることがなく、駆動パルスの放電に
寄与しない部分から発生される不要な電磁波の輻射を抑
制することができる。
【００１４】（２）第２の発明 第２の発明に係る駆動回路は、第１の発明に係る駆動回
路の構成において、第２の遷移手段は、放電セルが次の
放電を行う前に駆動パルスを第２の電位へ遷移させるも
のである。
路の構成において、第２の遷移手段は、放電セルが次の
放電を行う前に駆動パルスを第２の電位へ遷移させるも
のである。
【００１５】この場合、放電セルが次の放電を行う前に
駆動パルスを第２の電位へ遷移させているので、放電セ
ルの次の放電に影響を与えることなく、駆動パルスを第
２の電位へ緩やかに遷移させることができる。
駆動パルスを第２の電位へ遷移させているので、放電セ
ルの次の放電に影響を与えることなく、駆動パルスを第
２の電位へ緩やかに遷移させることができる。
【００１６】（３）第３の発明 第３の発明に係る駆動回路は、第１または第２の発明に
係る駆動回路の構成において、第２の遷移手段は、一端
に第２の電位を受ける電界効果型トランジスタと、電界
効果型トランジスタのゲートに入力される制御信号の電
流を制限する電流制限素子とを含むものである。
係る駆動回路の構成において、第２の遷移手段は、一端
に第２の電位を受ける電界効果型トランジスタと、電界
効果型トランジスタのゲートに入力される制御信号の電
流を制限する電流制限素子とを含むものである。
【００１７】この場合、駆動パルスを第２の電位へ遷移
させるために電界効果型トランジスタのオン／オフ状態
を制御するときに、そのゲートに入力される制御信号の
電流が制限されているので、電界効果型トランジスタの
チャネルを形成するための電荷がゲートを介して緩やか
に充放電される。したがって、電界効果型トランジスタ
のチャネルの開閉速度が遅くなり、駆動パルスを第２の
電位へ緩やかに遷移させることができる。
させるために電界効果型トランジスタのオン／オフ状態
を制御するときに、そのゲートに入力される制御信号の
電流が制限されているので、電界効果型トランジスタの
チャネルを形成するための電荷がゲートを介して緩やか
に充放電される。したがって、電界効果型トランジスタ
のチャネルの開閉速度が遅くなり、駆動パルスを第２の
電位へ緩やかに遷移させることができる。
【００１８】（４）第４の発明 第４の発明に係る駆動回路は、第１〜第３のいずれかの
発明に係る駆動回路の構成において、放電セルは、容量
性負荷を含み、一端が容量性負荷に接続されるインダク
タンス素子と、容量性負荷とインダクタンス素子とのＬ
Ｃ共振により駆動パルスを第２の電位から第１の電位と
第２の電位との間の第３の電位に遷移させる第３の遷移
手段と、容量性負荷とインダクタンス素子とのＬＣ共振
により駆動パルスを第１の電位から第１の電位と第２の
電位との間の第４の電位に遷移させる第４の遷移手段と
をさらに備え、第１の遷移手段は、駆動パルスを第３の
電位から第１の電位へ遷移させ、第２の遷移手段は、駆
動パルスを第４の電位から第２の電位へ遷移させるもの
である。
発明に係る駆動回路の構成において、放電セルは、容量
性負荷を含み、一端が容量性負荷に接続されるインダク
タンス素子と、容量性負荷とインダクタンス素子とのＬ
Ｃ共振により駆動パルスを第２の電位から第１の電位と
第２の電位との間の第３の電位に遷移させる第３の遷移
手段と、容量性負荷とインダクタンス素子とのＬＣ共振
により駆動パルスを第１の電位から第１の電位と第２の
電位との間の第４の電位に遷移させる第４の遷移手段と
をさらに備え、第１の遷移手段は、駆動パルスを第３の
電位から第１の電位へ遷移させ、第２の遷移手段は、駆
動パルスを第４の電位から第２の電位へ遷移させるもの
である。
【００１９】この場合、容量性負荷とインダクタンス素
子とのＬＣ共振により駆動パルスを第２の電位から第３
の電位へ遷移させた後、第３の電位から第１の電位へ遷
移させて放電セルを放電させ、その後、容量性負荷とイ
ンダクタンス素子とのＬＣ共振により駆動パルスを第１
の電位から第４の電位へ遷移させた後、第４の電位から
第２の電位へ緩やかに遷移させている。このように、第
２の電位から第３の電位への遷移および第１の電位から
第４の電位への遷移をＬＣ共振により行っているので、
この期間において放電セルへ電荷の放出および回収を行
うことができ、消費電力を低減することができる。ま
た、第２の電位から第３の電位への遷移および第１の電
位から第４の電位への遷移は、ＬＣ共振により緩やかに
行われるため、この期間においても不要な電磁波の輻射
を抑制することができる。
子とのＬＣ共振により駆動パルスを第２の電位から第３
の電位へ遷移させた後、第３の電位から第１の電位へ遷
移させて放電セルを放電させ、その後、容量性負荷とイ
ンダクタンス素子とのＬＣ共振により駆動パルスを第１
の電位から第４の電位へ遷移させた後、第４の電位から
第２の電位へ緩やかに遷移させている。このように、第
２の電位から第３の電位への遷移および第１の電位から
第４の電位への遷移をＬＣ共振により行っているので、
この期間において放電セルへ電荷の放出および回収を行
うことができ、消費電力を低減することができる。ま
た、第２の電位から第３の電位への遷移および第１の電
位から第４の電位への遷移は、ＬＣ共振により緩やかに
行われるため、この期間においても不要な電磁波の輻射
を抑制することができる。
【００２０】（５）第５の発明 第５の発明に係る駆動回路は、第１〜第４のいずれかの
発明に係る駆動回路の構成において、放電セルは、プラ
ズマディスプレイパネルのスキャン電極および／または
サステイン電極を含み、駆動パルスは、維持期間にスキ
ャン電極および／またはサステイン電極に印加される維
持パルスを含むものである。
発明に係る駆動回路の構成において、放電セルは、プラ
ズマディスプレイパネルのスキャン電極および／または
サステイン電極を含み、駆動パルスは、維持期間にスキ
ャン電極および／またはサステイン電極に印加される維
持パルスを含むものである。
【００２１】この場合、維持期間において、プラズマデ
ィスプレイパネルのサステイン電極および／またはスキ
ャン電極に維持パルスを印加し、維持パルスの放電に寄
与しない部分から発生される不要な電磁波の輻射を抑制
することができる。
ィスプレイパネルのサステイン電極および／またはスキ
ャン電極に維持パルスを印加し、維持パルスの放電に寄
与しない部分から発生される不要な電磁波の輻射を抑制
することができる。
【００２２】（６）第６の発明 第６の発明に係る表示装置は、容量性負荷としての複数
の電極を有する放電セルを含む表示パネルと、表示パネ
ルの複数の電極を駆動する第１〜第５のいずれかの発明
に係る駆動回路とを備えるものである。
の電極を有する放電セルを含む表示パネルと、表示パネ
ルの複数の電極を駆動する第１〜第５のいずれかの発明
に係る駆動回路とを備えるものである。
【００２３】本発明に係る表示装置においては、表示パ
ネルの複数の電極を駆動しても、駆動回路から発生され
る不要な電磁波の輻射が抑制されるので、表示装置から
発生される不要な電磁波の輻射を抑制することができ
る。
ネルの複数の電極を駆動しても、駆動回路から発生され
る不要な電磁波の輻射が抑制されるので、表示装置から
発生される不要な電磁波の輻射を抑制することができ
る。
【００２４】
【発明の実施の形態】以下、本発明による駆動回路の一
例として、プラズマディスプレイ装置に用いられるサス
テインドライバについて説明する。なお、本発明の駆動
回路は、放電セルを駆動するものであれば、他の装置に
も同様に適用することができる。また、本発明の駆動回
路をプラズマディスプレイパネルに用いる場合は、ＡＣ
型、ＤＣ型等のいずれのプラズマディスプレイパネルの
駆動回路にも適用でき、アドレス電極、サステイン電極
およびスキャン電極のいずれの駆動回路にも適用できる
が、サステイン電極およびスキャン電極の駆動回路に好
適に用いることができる。
例として、プラズマディスプレイ装置に用いられるサス
テインドライバについて説明する。なお、本発明の駆動
回路は、放電セルを駆動するものであれば、他の装置に
も同様に適用することができる。また、本発明の駆動回
路をプラズマディスプレイパネルに用いる場合は、ＡＣ
型、ＤＣ型等のいずれのプラズマディスプレイパネルの
駆動回路にも適用でき、アドレス電極、サステイン電極
およびスキャン電極のいずれの駆動回路にも適用できる
が、サステイン電極およびスキャン電極の駆動回路に好
適に用いることができる。
【００２５】図１は、本発明の一実施の形態によるサス
テインドライバを用いたプラズマディスプレイ装置の構
成を示すブロック図である。
テインドライバを用いたプラズマディスプレイ装置の構
成を示すブロック図である。
【００２６】図１のプラズマディスプレイ装置は、ＰＤ
Ｐ（プラズマディスプレイパネル）１、データドライバ
２、スキャンドライバ３、複数のスキャンドライバＩＣ
（回路）３ａおよびサステインドライバ４を含む。
Ｐ（プラズマディスプレイパネル）１、データドライバ
２、スキャンドライバ３、複数のスキャンドライバＩＣ
（回路）３ａおよびサステインドライバ４を含む。
【００２７】ＰＤＰ１は、複数のアドレス電極（データ
電極）１１、複数のスキャン電極（走査電極）１２およ
び複数のサステイン電極（維持電極）１３を含む。複数
のアドレス電極１１は、画面の垂直方向に配列され、複
数のスキャン電極１２および複数のサステイン電極１３
は、画面の水平方向に配列されている。また、複数のサ
ステイン電極１３は、共通に接続されている。アドレス
電極１１、スキャン電極１２およびサステイン電極１３
の各交点には、放電セルが形成され、各放電セルが画面
上の画素を構成する。
電極）１１、複数のスキャン電極（走査電極）１２およ
び複数のサステイン電極（維持電極）１３を含む。複数
のアドレス電極１１は、画面の垂直方向に配列され、複
数のスキャン電極１２および複数のサステイン電極１３
は、画面の水平方向に配列されている。また、複数のサ
ステイン電極１３は、共通に接続されている。アドレス
電極１１、スキャン電極１２およびサステイン電極１３
の各交点には、放電セルが形成され、各放電セルが画面
上の画素を構成する。
【００２８】データドライバ２は、ＰＤＰ１の複数のア
ドレス電極１１に接続されている。複数のスキャンドラ
イバＩＣ３ａは、スキャンドライバ３に接続されてい
る。各スキャンドライバＩＣ３ａには、ＰＤＰ１の複数
のスキャン電極１２が接続されている。サステインドラ
イバ４は、ＰＤＰ１の複数のサステイン電極１３に接続
されている。
ドレス電極１１に接続されている。複数のスキャンドラ
イバＩＣ３ａは、スキャンドライバ３に接続されてい
る。各スキャンドライバＩＣ３ａには、ＰＤＰ１の複数
のスキャン電極１２が接続されている。サステインドラ
イバ４は、ＰＤＰ１の複数のサステイン電極１３に接続
されている。
【００２９】データドライバ２は、書き込み期間におい
て、画像データに応じてＰＤＰ１の該当するアドレス電
極１１に書き込みパルスを印加する。複数のスキャンド
ライバＩＣ３ａは、スキャンドライバ３により駆動さ
れ、書き込み期間において、シフトパルスＳＨを垂直走
査方向にシフトしつつＰＤＰ１の複数のスキャン電極１
２に書き込みパルスを順に印加する。これにより、該当
する放電セルにおいてアドレス放電が行われる。
て、画像データに応じてＰＤＰ１の該当するアドレス電
極１１に書き込みパルスを印加する。複数のスキャンド
ライバＩＣ３ａは、スキャンドライバ３により駆動さ
れ、書き込み期間において、シフトパルスＳＨを垂直走
査方向にシフトしつつＰＤＰ１の複数のスキャン電極１
２に書き込みパルスを順に印加する。これにより、該当
する放電セルにおいてアドレス放電が行われる。
【００３０】また、複数のスキャンドライバＩＣ３ａ
は、維持期間において、周期的な維持パルスをＰＤＰ１
の複数のスキャン電極１２に印加する。一方、サステイ
ンドライバ４は、維持期間において、ＰＤＰ１の複数の
サステイン電極１３にスキャン電極１２の維持パルスに
対して１８０°位相のずれた維持パルスを同時に印加す
る。これにより、該当する放電セルにおいて維持放電が
行われる。
は、維持期間において、周期的な維持パルスをＰＤＰ１
の複数のスキャン電極１２に印加する。一方、サステイ
ンドライバ４は、維持期間において、ＰＤＰ１の複数の
サステイン電極１３にスキャン電極１２の維持パルスに
対して１８０°位相のずれた維持パルスを同時に印加す
る。これにより、該当する放電セルにおいて維持放電が
行われる。
【００３１】図２は、図１のＰＤＰ１におけるスキャン
電極１２およびサステイン電極１３の駆動電圧の一例を
示すタイミング図である。
電極１２およびサステイン電極１３の駆動電圧の一例を
示すタイミング図である。
【００３２】初期化および書き込み期間には、複数のス
キャン電極１２に初期セットアップパルスＰｓｅｔが同
時に印加される。その後、複数のスキャン電極１２に書
き込みパルスＰｗが順に印加される。これにより、ＰＤ
Ｐ１の該当する放電セルにおいてアドレス放電が起こ
る。
キャン電極１２に初期セットアップパルスＰｓｅｔが同
時に印加される。その後、複数のスキャン電極１２に書
き込みパルスＰｗが順に印加される。これにより、ＰＤ
Ｐ１の該当する放電セルにおいてアドレス放電が起こ
る。
【００３３】次に、維持期間において、複数のスキャン
電極１２に維持パルスＰｓｃが周期的に印加され、複数
のサステイン電極１３に維持パルスＰｓｕが周期的に印
加される。維持パルスＰｓｕの位相は、維持パルスＰｓ
ｃの位相に対して１８０°ずれている。これにより、ア
ドレス放電に続いて維持放電が起こる。
電極１２に維持パルスＰｓｃが周期的に印加され、複数
のサステイン電極１３に維持パルスＰｓｕが周期的に印
加される。維持パルスＰｓｕの位相は、維持パルスＰｓ
ｃの位相に対して１８０°ずれている。これにより、ア
ドレス放電に続いて維持放電が起こる。
【００３４】次に、図１に示すサステインドライバ４に
ついて説明する。図３は、図１に示すサステインドライ
バ４の構成を示す回路図である。
ついて説明する。図３は、図１に示すサステインドライ
バ４の構成を示す回路図である。
【００３５】図３のサステインドライバ４は、スイッチ
ング素子であるｎチャネル型のＦＥＴ（電界効果型トラ
ンジスタ、以下トランジスタと称す）Ｑ１〜Ｑ４、回収
コンデンサＣ１、回収コイルＬ、ダイオードＤ１，Ｄ２
および電流制限素子ＩＬを含む。
ング素子であるｎチャネル型のＦＥＴ（電界効果型トラ
ンジスタ、以下トランジスタと称す）Ｑ１〜Ｑ４、回収
コンデンサＣ１、回収コイルＬ、ダイオードＤ１，Ｄ２
および電流制限素子ＩＬを含む。
【００３６】トランジスタＱ１は、一端が電源端子Ｖ１
に接続され、他端がノードＮ１に接続され、ゲートには
制御信号Ｓ１が入力される。電源端子Ｖ１には、電圧Ｖ
ｓｕｓが印加される。トランジスタＱ２は、一端がノー
ドＮ１に接続され、他端が接地端子に接続される。電流
制限素子ＩＬは、例えば、所定の抵抗値を有する抵抗か
ら構成され、その一端には制御信号Ｓ２が入力され、他
端はトランジスタＱ２のゲートと接続される。
に接続され、他端がノードＮ１に接続され、ゲートには
制御信号Ｓ１が入力される。電源端子Ｖ１には、電圧Ｖ
ｓｕｓが印加される。トランジスタＱ２は、一端がノー
ドＮ１に接続され、他端が接地端子に接続される。電流
制限素子ＩＬは、例えば、所定の抵抗値を有する抵抗か
ら構成され、その一端には制御信号Ｓ２が入力され、他
端はトランジスタＱ２のゲートと接続される。
【００３７】回収コンデンサＣ１は、ノードＮ３と接地
端子との間に接続されている。トランジスタＱ３および
ダイオードＤ１は、ノードＮ３とノードＮ２との間に直
列に接続されている。ダイオードＤ２およびトランジス
タＱ４は、ノードＮ２とノードＮ３との間に直列に接続
されている。トランジスタＱ３のゲートには、制御信号
Ｓ３が入力され、トランジスタＱ４のゲートには制御信
号Ｓ４が入力される。回収コイルＬは、ノードＮ２とノ
ードＮ１との間に接続されている。
端子との間に接続されている。トランジスタＱ３および
ダイオードＤ１は、ノードＮ３とノードＮ２との間に直
列に接続されている。ダイオードＤ２およびトランジス
タＱ４は、ノードＮ２とノードＮ３との間に直列に接続
されている。トランジスタＱ３のゲートには、制御信号
Ｓ３が入力され、トランジスタＱ４のゲートには制御信
号Ｓ４が入力される。回収コイルＬは、ノードＮ２とノ
ードＮ１との間に接続されている。
【００３８】本実施の形態では、トランジスタＱ１およ
び電源端子Ｖ１が第１の遷移手段に相当し、電流制限素
子ＩＬ、トランジスタＱ２および接地端子が第２の遷移
手段に相当する。また、回収コイルＬがインダクタンス
素子に相当し、回収コンデンサＣ１、トランジスタＱ３
およびダイオードＤ１が第３の遷移手段に相当し、回収
コンデンサＣ１、トランジスタＱ４およびダイオードＤ
２が第４の遷移手段に相当する。
び電源端子Ｖ１が第１の遷移手段に相当し、電流制限素
子ＩＬ、トランジスタＱ２および接地端子が第２の遷移
手段に相当する。また、回収コイルＬがインダクタンス
素子に相当し、回収コンデンサＣ１、トランジスタＱ３
およびダイオードＤ１が第３の遷移手段に相当し、回収
コンデンサＣ１、トランジスタＱ４およびダイオードＤ
２が第４の遷移手段に相当する。
【００３９】図４は、図３に示すサステインドライバ４
の維持期間の動作を示すタイミング図である。図４に
は、図３のノードＮ１の電圧、トランジスタＱ１〜Ｑ４
に入力される制御信号Ｓ１〜Ｓ４、スキャンドライバＩ
Ｃ３ａから出力される維持パルスＰｓｃおよび放電セル
に流れる電流Ｉが示される。
の維持期間の動作を示すタイミング図である。図４に
は、図３のノードＮ１の電圧、トランジスタＱ１〜Ｑ４
に入力される制御信号Ｓ１〜Ｓ４、スキャンドライバＩ
Ｃ３ａから出力される維持パルスＰｓｃおよび放電セル
に流れる電流Ｉが示される。
【００４０】まず、期間ＴＡにおいて、制御信号Ｓ２が
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
このとき、制御信号Ｓ１はローレベルにありトランジス
タＱ１はオフし、制御信号Ｓ４はローレベルにありトラ
ンジスタＱ４はオフしている。したがって、回収コンデ
ンサＣ１がトランジスタＱ３およびダイオードＤ１を介
して回収コイルＬに接続され、回収コイルＬおよびパネ
ル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧が
滑らかに上昇する。このとき、回収コンデンサＣ１の電
荷がトランジスタＱ３、ダイオードＤ１および回収コイ
ルＬを介してパネル容量Ｃｐへ放出される。したがっ
て、放電セルの電流Ｉとして、図示のような回収電流が
流れる。
ローレベルになりトランジスタＱ２がオフし、制御信号
Ｓ３がハイレベルになりトランジスタＱ３がオンする。
このとき、制御信号Ｓ１はローレベルにありトランジス
タＱ１はオフし、制御信号Ｓ４はローレベルにありトラ
ンジスタＱ４はオフしている。したがって、回収コンデ
ンサＣ１がトランジスタＱ３およびダイオードＤ１を介
して回収コイルＬに接続され、回収コイルＬおよびパネ
ル容量ＣｐによるＬＣ共振により、ノードＮ１の電圧が
滑らかに上昇する。このとき、回収コンデンサＣ１の電
荷がトランジスタＱ３、ダイオードＤ１および回収コイ
ルＬを介してパネル容量Ｃｐへ放出される。したがっ
て、放電セルの電流Ｉとして、図示のような回収電流が
流れる。
【００４１】次に、期間ＴＢにおいて、制御信号Ｓ１が
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
したがって、ノードＮ１が電源端子Ｖ１に接続され、ノ
ードＮ１の電圧が急激に上昇し、Ｖｓｕｓに固定され
る。このとき、放電セルの維持放電が開始され、放電セ
ルの電流Ｉとして、図示のような放電電流Ｄ１が流れ
る。
ハイレベルになりトランジスタＱ１がオンし、制御信号
Ｓ３がローレベルになりトランジスタＱ３がオフする。
したがって、ノードＮ１が電源端子Ｖ１に接続され、ノ
ードＮ１の電圧が急激に上昇し、Ｖｓｕｓに固定され
る。このとき、放電セルの維持放電が開始され、放電セ
ルの電流Ｉとして、図示のような放電電流Ｄ１が流れ
る。
【００４２】次に、期間ＴＣにおいて、制御信号Ｓ１が
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧が緩やかに降下する。このとき、
パネル容量Ｃｐに蓄えられた電荷は、回収コイルＬ、ダ
イオードＤ２およびトランジスタＱ４を介して回収コン
デンサＣ１に蓄えられる。したがって、放電セルの電流
Ｉとして、図示のような負極性の回収電流が流れる。
ローレベルになりトランジスタＱ１がオフし、制御信号
Ｓ４がハイレベルになりトランジスタＱ４がオンする。
したがって、回収コンデンサＣ１がダイオードＤ２およ
びトランジスタＱ４を介して回収コイルＬに接続され、
回収コイルＬおよびパネル容量ＣｐによるＬＣ共振によ
り、ノードＮ１の電圧が緩やかに降下する。このとき、
パネル容量Ｃｐに蓄えられた電荷は、回収コイルＬ、ダ
イオードＤ２およびトランジスタＱ４を介して回収コン
デンサＣ１に蓄えられる。したがって、放電セルの電流
Ｉとして、図示のような負極性の回収電流が流れる。
【００４３】次に、期間ＴＤにおいて、制御信号Ｓ２が
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
このとき、制御信号Ｓ２の電流は、電流制限素子ＩＬに
より制限され、トランジスタＱ２のチャネルを形成する
ための電荷がゲートを介して緩やかに充電される。した
がって、トランジスタＱ２のチャネルの開放速度が遅く
なり、期間ＴＢにおける立ち上がり時より長い期間をか
けてノードＮ１の電圧が緩やかに降下し、放電セルが次
の放電を行う前に接地電位になり、その後接地電位に固
定される。
ハイレベルになりトランジスタＱ２がオンし、制御信号
Ｓ４がローレベルになりトランジスタＱ４がオフする。
このとき、制御信号Ｓ２の電流は、電流制限素子ＩＬに
より制限され、トランジスタＱ２のチャネルを形成する
ための電荷がゲートを介して緩やかに充電される。した
がって、トランジスタＱ２のチャネルの開放速度が遅く
なり、期間ＴＢにおける立ち上がり時より長い期間をか
けてノードＮ１の電圧が緩やかに降下し、放電セルが次
の放電を行う前に接地電位になり、その後接地電位に固
定される。
【００４４】具体的には、期間ＴＤにおいて維持パルス
Ｐｓｕが接地電位となるタイミングは、スキャン電極１
２への維持パルスＰｓｃにより放電セルが放電し、放電
セルの電流Ｉとして、図示のように負極性の放電電流Ｄ
２が流れ始める前に設定されている。したがって、スキ
ャン電極１２への維持パルスＰｓｃによる次の維持放電
動作に影響を与えることがない。
Ｐｓｕが接地電位となるタイミングは、スキャン電極１
２への維持パルスＰｓｃにより放電セルが放電し、放電
セルの電流Ｉとして、図示のように負極性の放電電流Ｄ
２が流れ始める前に設定されている。したがって、スキ
ャン電極１２への維持パルスＰｓｃによる次の維持放電
動作に影響を与えることがない。
【００４５】また、電流制限素子ＩＬによる制御信号Ｓ
２の電流の制限量は、以下に説明する理由により、トラ
ンジスタＱ２の立ち下がり時間（１００→１０％）が電
流を制限しない場合すなわちトランジスタＱ１の立ち上
がり時間（０→９０％）の２．５倍以上になるように設
定される。
２の電流の制限量は、以下に説明する理由により、トラ
ンジスタＱ２の立ち下がり時間（１００→１０％）が電
流を制限しない場合すなわちトランジスタＱ１の立ち上
がり時間（０→９０％）の２．５倍以上になるように設
定される。
【００４６】すなわち、トランジスタＱ１のドレイン・
ソース間の抵抗値をＲ、パネル容量Ｃｐの容量をＣとす
ると、期間ＴＢではトランジスタＱ１がパネル容量Ｃｐ
と直列に接続されるため、ＲＣ回路（積分回路）を構成
し、その利得Ａは、周波数をｆすると、以下の式で表さ
れる。
ソース間の抵抗値をＲ、パネル容量Ｃｐの容量をＣとす
ると、期間ＴＢではトランジスタＱ１がパネル容量Ｃｐ
と直列に接続されるため、ＲＣ回路（積分回路）を構成
し、その利得Ａは、周波数をｆすると、以下の式で表さ
れる。
【００４７】 Ａ＝１／｛1 ＋（２πｆ・Ｒ・Ｃ）2 ｝1/2 したがって、ｆ＞＞１／（２πＲ・Ｃ）の場合、 Ａ≒１／（２πｆ・Ｒ・Ｃ） となる。
【００４８】このように、利得Ａは時定数Ｒ・Ｃに逆比
例し、立ち上がり時間を増加させることにより利得Ａを
低下させることができる。また、この利得Ａは、期間Ｔ
Ｂにおいて維持パルスＰｓｕを電圧Ｖｓｕｓまで立ち上
げるときに発生される電磁波の輻射レベルにほぼ等しく
なると考えられる。したがって、立ち上がり時間を増加
させることにより電圧Ｖｓｕｓまで立ち上げるときに発
生される電磁波の輻射レベルを低下させることができ
る。このことは、期間ＴＤにおいても同様に適用され、
立ち下がり時間を増加させることにより接地電位へ立ち
下げるときに発生される電磁波の輻射レベルを低下させ
ることができる。
例し、立ち上がり時間を増加させることにより利得Ａを
低下させることができる。また、この利得Ａは、期間Ｔ
Ｂにおいて維持パルスＰｓｕを電圧Ｖｓｕｓまで立ち上
げるときに発生される電磁波の輻射レベルにほぼ等しく
なると考えられる。したがって、立ち上がり時間を増加
させることにより電圧Ｖｓｕｓまで立ち上げるときに発
生される電磁波の輻射レベルを低下させることができ
る。このことは、期間ＴＤにおいても同様に適用され、
立ち下がり時間を増加させることにより接地電位へ立ち
下げるときに発生される電磁波の輻射レベルを低下させ
ることができる。
【００４９】例えば、期間ＴＢにおける電圧Ｖｓｕｓへ
の立ち上がり時に発生される電磁波の輻射レベルを４０
ｄＢとすると、同じ時間で期間ＴＤにおいて維持パルス
Ｐｓｕを接地電位まで立ち下げるときに発生される電磁
波の輻射レベルも４０ｄＢとなる。これらの電磁波の輻
射レベルを足し合わせると２倍となり、電磁波の輻射レ
ベルは６ｄＢだけアップされる。
の立ち上がり時に発生される電磁波の輻射レベルを４０
ｄＢとすると、同じ時間で期間ＴＤにおいて維持パルス
Ｐｓｕを接地電位まで立ち下げるときに発生される電磁
波の輻射レベルも４０ｄＢとなる。これらの電磁波の輻
射レベルを足し合わせると２倍となり、電磁波の輻射レ
ベルは６ｄＢだけアップされる。
【００５０】このため、足し合わせた輻射レベルを３ｄ
Ｂだけ低下させるためには、期間ＴＤにおいて接地電位
への立ち下げ時に発生される電磁波の輻射レベルを８ｄ
Ｂだけ低下させればよい。したがって、期間ＴＢにおけ
る立ち上がり時間（０→９０％）に対して期間ＴＤの立
ち下がり時間（１００→１０％）を２．５倍以上にする
ことにより、全体の輻射レベルを３ｄＢだけ低下させる
ことができ、他の電子機器への悪影響を抑制することが
できる。
Ｂだけ低下させるためには、期間ＴＤにおいて接地電位
への立ち下げ時に発生される電磁波の輻射レベルを８ｄ
Ｂだけ低下させればよい。したがって、期間ＴＢにおけ
る立ち上がり時間（０→９０％）に対して期間ＴＤの立
ち下がり時間（１００→１０％）を２．５倍以上にする
ことにより、全体の輻射レベルを３ｄＢだけ低下させる
ことができ、他の電子機器への悪影響を抑制することが
できる。
【００５１】上記の動作を維持期間において繰り返し行
うことにより、上記波形を有する維持パルスＰｓｕが周
期的に複数のサステイン電極１３に印加される。このよ
うに、本実施の形態では、維持パルスＰｓｕにより放電
セルが維持放電を行わない期間ＴＤにおける接地電位へ
の立ち下がり時間を、期間ＴＢの電圧Ｖｓｕｓへの立ち
上がり時間より長くしている。したがって、維持パルス
Ｐｓｕが緩やかに接地電位へ立ち下がり、期間ＴＤに急
峻なエッジ部が形成されることがなく、維持パルスＰｓ
ｕの維持放電に寄与しない部分から発生される不要な電
磁波の輻射を抑制することができる。
うことにより、上記波形を有する維持パルスＰｓｕが周
期的に複数のサステイン電極１３に印加される。このよ
うに、本実施の形態では、維持パルスＰｓｕにより放電
セルが維持放電を行わない期間ＴＤにおける接地電位へ
の立ち下がり時間を、期間ＴＢの電圧Ｖｓｕｓへの立ち
上がり時間より長くしている。したがって、維持パルス
Ｐｓｕが緩やかに接地電位へ立ち下がり、期間ＴＤに急
峻なエッジ部が形成されることがなく、維持パルスＰｓ
ｕの維持放電に寄与しない部分から発生される不要な電
磁波の輻射を抑制することができる。
【００５２】また、スキャンドライバＩＣ３ａも上記の
サステインドライバ４と同様に構成され、維持パルスＰ
ｓｃを接地電位に立ち下げるトランジスタのゲートに上
記と同様の電流制限素子が接続され、図４に示すよう
に、サステイン電極への維持パルスＰｓｕと同じ波形を
有しかつ１８０°位相のずれた維持パルスＰｓｃが周期
的にスキャン電極１２に印加される。したがって、上記
と同様に、維持パルスＰｓｃも緩やかに接地電位へ立ち
下がり、急峻なエッジ部が形成されることがなく、維持
パルスＰｓｃの維持放電に寄与しない部分から発生され
る不要な電磁波の輻射も抑制される。
サステインドライバ４と同様に構成され、維持パルスＰ
ｓｃを接地電位に立ち下げるトランジスタのゲートに上
記と同様の電流制限素子が接続され、図４に示すよう
に、サステイン電極への維持パルスＰｓｕと同じ波形を
有しかつ１８０°位相のずれた維持パルスＰｓｃが周期
的にスキャン電極１２に印加される。したがって、上記
と同様に、維持パルスＰｓｃも緩やかに接地電位へ立ち
下がり、急峻なエッジ部が形成されることがなく、維持
パルスＰｓｃの維持放電に寄与しない部分から発生され
る不要な電磁波の輻射も抑制される。
【００５３】なお、本実施の形態では、維持パルスの立
ち上がり時に放電セルが放電を行う場合について説明し
たが、維持パルスの立ち下がり時に放電セルが放電を行
う場合は、維持パルスを高電位側へ遷移させるためのＦ
ＥＴ、図３の例ではトランジスタＱ１のゲートに電流制
限素子を接続することにより、立ち下がり時に放電を行
う場合でも、上記と同様の効果を得ることができる。
ち上がり時に放電セルが放電を行う場合について説明し
たが、維持パルスの立ち下がり時に放電セルが放電を行
う場合は、維持パルスを高電位側へ遷移させるためのＦ
ＥＴ、図３の例ではトランジスタＱ１のゲートに電流制
限素子を接続することにより、立ち下がり時に放電を行
う場合でも、上記と同様の効果を得ることができる。
【００５４】また、本実施の形態では、ＦＥＴのゲート
に入力される制御信号の電流を制限することにより、維
持パルスＰｓｕを緩やかに接地電位へ立ち下げたが、Ｆ
ＥＴ自体の抵抗値を増加させて時定数を増加させること
等により接地電位への立ち下がり時間を長くするように
してもよい。
に入力される制御信号の電流を制限することにより、維
持パルスＰｓｕを緩やかに接地電位へ立ち下げたが、Ｆ
ＥＴ自体の抵抗値を増加させて時定数を増加させること
等により接地電位への立ち下がり時間を長くするように
してもよい。
【００５５】
【発明の効果】本発明によれば、第１の電位への遷移よ
り緩やかに駆動パルスを第２の電位へ遷移させているの
で、第２の電位への遷移時に急峻なエッジ部が形成され
ることがなく、駆動パルスの放電に寄与しない部分から
発生される不要な電磁波の輻射を抑制することができ
る。
り緩やかに駆動パルスを第２の電位へ遷移させているの
で、第２の電位への遷移時に急峻なエッジ部が形成され
ることがなく、駆動パルスの放電に寄与しない部分から
発生される不要な電磁波の輻射を抑制することができ
る。
【図１】本発明の一実施の形態によるサステインドライ
バを用いたプラズマディスプレイ装置の構成を示すブロ
ック図
バを用いたプラズマディスプレイ装置の構成を示すブロ
ック図
【図２】図１に示すＰＤＰにおけるスキャン電極および
サステイン電極の駆動電圧の一例を示すタイミング図
サステイン電極の駆動電圧の一例を示すタイミング図
【図３】本発明の一実施の形態による図１に示すサステ
インドライバの構成を示す回路図
インドライバの構成を示す回路図
【図４】図３に示すサステインドライバの維持期間の動
作を示すタイミング図
作を示すタイミング図
【図５】従来のサステインドライバの構成を示す回路図
【図６】図５示すにサステインドライバの維持期間の動
作を示すタイミング図
作を示すタイミング図
１ ＰＤＰ ２ データドライバ ３ スキャンドライバ ３ａ スキャンドライバＩＣ ４ サステインドライバ １１ アドレス電極 １２ スキャン電極 １３ サステイン電極 Ｃ１ 回収コンデンサ Ｌ 回収コイル Ｑ１〜Ｑ４ 電界効果型トランジスタ ＩＬ 電流制限素子
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/28 G09G 3/20 611 G09G 3/20 624
Claims (4)
- 【請求項１】 容量性負荷を含む放電セルを放電させる
ために第１の電位と第２の電位との間を交互に繰り返す
駆動パルスを出力する駆動回路であって、 前記放電セルを放電させるために前記駆動パルスの電位
を前記第１の電位と前記第２の電位との間の第３の電位
から前記第１の電位へ遷移させる第１の遷移手段と、 前記駆動パルスの電位を前記第１の電位と前記第２の電
位との間の第４の電位から前記第２の電位へ遷移させる
第２の遷移手段と、 前記容量性負荷とインダクタンス素子とのＬＣ共振によ
り前記駆動パルスの電位を前記第２の電位から前記第３
の電位に遷移させる第３の遷移手段と、 前記容量性負荷と前記インダクタンス素子とのＬＣ共振
により前記駆動パルスの電位を前記第１の電位から前記
第４の電位に遷移させる第４の遷移手段とを備え、 前記インダクタンス素子は一端が前記容量性負荷に接続
され他端が前記第３の遷移手段および前記第４の遷移手
段に接続され、 前記第１の遷移手段が前記駆動パルスの電位を前記第３
の電位から前記第１の電位へ遷移させる期間より前記第
２の遷移手段が前記駆動パルスの電位を前記第４の電位
から前記第２の電位へ遷移させる期間が長い駆動パルス
を出力すること を特徴とする駆動回路。 - 【請求項２】 前記第２の遷移手段は、前記放電セルが
次の放電を行う前に前記駆動パルスの電位を前記第２の
電位へ遷移させることを特徴とする請求項１記載の駆動
回路。 - 【請求項３】 前記放電セルは、プラズマディスプレイ
パネルのスキャン電極および／またはサステイン電極を
含み、 前記駆動パルスは、維持期間に前記スキャン電極および
／またはサステイン電極に印加される維持パルスを含む
ことを特徴とする 請求項１または請求項２に記載の駆動
回路。 - 【請求項４】 容量性負荷としての複数の電極を有する
放電セルを含む表示パネルと、 前記表示パネルの前記複数の電極を駆動する請求項１〜
３のいずれかに記載の駆動回路とを備える表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31763899A JP3274444B2 (ja) | 1999-11-09 | 1999-11-09 | 駆動回路および表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31763899A JP3274444B2 (ja) | 1999-11-09 | 1999-11-09 | 駆動回路および表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001134233A JP2001134233A (ja) | 2001-05-18 |
| JP3274444B2 true JP3274444B2 (ja) | 2002-04-15 |
Family
ID=18090396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31763899A Expired - Fee Related JP3274444B2 (ja) | 1999-11-09 | 1999-11-09 | 駆動回路および表示装置 |
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|---|---|---|---|---|
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| KR100463185B1 (ko) * | 2001-10-15 | 2004-12-23 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널, 그의 구동 장치 및 그의 구동방법 |
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| JP2004133406A (ja) | 2002-10-11 | 2004-04-30 | Samsung Sdi Co Ltd | プラズマディスプレイパネルの駆動装置及び駆動方法 |
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