KR20150126508A - 쉬프트 레지스터 - Google Patents

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KR20150126508A
KR20150126508A KR1020140053523A KR20140053523A KR20150126508A KR 20150126508 A KR20150126508 A KR 20150126508A KR 1020140053523 A KR1020140053523 A KR 1020140053523A KR 20140053523 A KR20140053523 A KR 20140053523A KR 20150126508 A KR20150126508 A KR 20150126508A
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Abstract

본 발명은 각 스테이지에 구성된 인버터회로의 출력 전압을 높여 신뢰성을 향상시킨 쉬프트 레지스터에 관한 것으로, 순차적으로 출력을 발생시키는 다수의 스테이지들을 포함하며; 각 스테이지는 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로(INV)를 구비하고, 상기 인버터회로는, 고전압 단자와 공통 노드 사이에 접속되어 상기 고전압을 상기 공통 노드에 공급하는 제 1 반전 스위칭소자와, 상기 공통 노드와 저전압 단자 사이에 접속되고 상기 세트 노드의 전압에 따라 제어되어 상기 공통 노드에 저전압을 인가하는 제 2 반전 스위칭소자와, 상기 고전압 단자와 상기 리세트 노드 사이에 접속되고 상기 공통 노드의 전압에 따라 제어되어 상기 고전압을 상기 리세트 노드에 공급하는 제 3 반전 스위칭소자와, 상기 리세트 노드와 저전압 단자 사이에 접속되고, 상기 세트 노드의 전압에 따라 제어되어 상기 리세트 노드에 저전압을 인가하는 제 4 반전 스위칭소자와, 상기 제 3 반전 스위칭소자의 게이트 전극과 상기 리세트 노드 사이에 연결되어 상기 리세트 노드로 고전압을 출력할 때 부트스트랩핑을 증강시켜 상기 공통 노드의 전압을 상승시키는 커패시터를 구비하여 구성된 것이다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 각 스테이지에 구성된 인버터의 출력 전압을 높여 신뢰성을 향상시킨 쉬프트 레지스터에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 매트릭스 형태의 다수개의 픽셀 영역들을 정의하기 위하여 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 상기 각 게이트 라인과 데이터 라인이 교차하는 부분에 박막트랜지스터가 형성되고, 상기 각 픽셀 영역에는 액정층에 전계를 인가하기 위한 화소전극과 공통전극이 형성된다.
여기서, 게이트 라인들은 스캔 펄스에 의해 차례로 구동되는데, 이러한 스캔 펄스는 쉬프트 레지스터를 포함한 게이트 구동회로에 의해 발생 된다.
상기 쉬프트 레지스터는, 순차적으로 스캔 펄스들을 출력하는 다수의 스테이지들을 포함한다.
각 스테이지는, 세트 노드 및 리세트 노드를 구비하고, 상기 세트 노드의 논리 상태에 따라 턴-온 또는 턴-오프되며 턴-온시 제 1 클럭 펄스를 공급받아 스캔 펄스를 출력하는 풀업 스위칭 소자와, 상기 리세트 노드의 논리 상태에 따라 턴-온 또는 턴-오프되며 턴-온 시 방전용 전압(Vss)를 출력하는 풀다운 스위칭 소자를 구비하여 구성된다.
여기서, 세트 노드와 리세트 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 세트 노드가 충전된 상태일 때에는 리세트 노드가 방전된 상태를 유지하며, 리세트 노드가 충전된 상태일 때에는 세트 노드가 방전된 상태를 유지하게 된다.
일반적인 쉬프트 레지스터 및 종래의 각 스테이지의 구성을 설명하면 다음과 같다.
도 1은 일반적인 쉬프트 레지스터의 구성도이고, 도 2는 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
도 3은 종래의 쉬프트 레지스터의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도이고, 도 4a 내지 4b는 종래의 인버터회로의 구성도이며, 도 5는 종래의 리세트 노드 전압 파형도이다.
일반적인 쉬프트 레지스터는, 도 1에 도시된 바와 같이, m개의 스테이지들(ST1 내지STm) 및 한 개의 더미 스테이지(STm+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STm)은 각각의 출력단자(Vout)를 통해 한 프레임 기간 동안 한 번의 스캔 펄스(SP1 내지 SPm+1)를 출력한다.
각 스테이지(ST1 내지 STm)는 스캔 펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 더미 스테이지를 제외한 모든 스테이지들(ST1 내지 STm)은 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다. 예를들면, n번째 스테이지(STn, n은 m보다 작은 자연수)로부터 출력된 스캔 펄스(STn)는 n번째 게이트 라인, n-1번째 스테이지(STn-1) 및 n+1번째 스테이지(STn+1)에 공급된다. 여기서, n번째 스테이지들은 m개의 스테이지들 중 어느 하나를 의미한다. 더미 스테이지에는 게이트 라인이 접속되지 않고, 자신의 전단에 위치한 스테이지의 동작을 제어한다.
스테이지들(ST1 내지 STm+1)은 첫 번째 스테이지(ST1)부터 더미 스테이지(STn+2) 순서로 차례로 스캔 펄스를 출력한다. 즉, 첫 번째 스테이지(ST1)가 제 1 스캔 펄스(SP1)를 출력하고, 이어서 두 번째 스테이지(ST2)가 제 2 스캔 펄스(SP2)를 출력하고, 다음으로, 세 번째 스테이지(ST3)가 제 3 스캔 펄스(SP3)를 출력하고, ...., 다음으로 m번째 스테이지(STm)가 제 m 스캔 펄스(SPm)를 출력하고, 그리고, 마지막으로 더미 스테이지(STm+1)가 제 m+1 스캔 펄스(SPm+1)를 출력한다.
상기 더미 스테이지(STm+1)를 제외한 스테이지들(ST1 내지 STm)로부터 출력된 스캔 펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지STm+1)는 충전용 전압(VDD), 방전용 전압(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받는다. 한편, 상기 스테이지들(ST1 내지 STm+1) 중 첫 번째 스테이지(ST1)는 스타트 펄스(Vst)를 공급받는다.
상기 충전용 전압(VDD)은 주로 각 스테이지(ST1 내지STm+1)의 노드들을 충전시키는데 사용되며, 방전용 전압(VSS)은 주로 각 스테이지(ST1 내지 STm+1)의 노드들 및 출력단자(OT)를 방전시키는데 사용된다.
상기 충전용 전압(VDD) 및 방전용 전압(VSS)은 모두 직류 전압으로서, 상기 충전용 전압(VDD)은 정극성을 나타내며, 상기 방전용 전압(VSS)은 부극성을 나타낸다.
제 1 내지 제 4 클럭 펄스(CLK1 내 지CLK4)는 각 스테이지(ST1 내지 STm+1)가 스캔 펄스(SP1 내지 SPm)를 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지STm+1)들은 이들 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받아 스캔 펄스(SP1 내지 SPm+1)를 출력한다.
이와 같이 구성된 쉬프트 레지스터에서, 종래의 스테이지의 회로 구성을 구체적으로 설명하면 다음과 같다.
종래의 각 스테이지는, 도 2에 도시된 바와 같이, 세트 노드(Q) 및 리세트 노드(QB)들의 전압을 제어하는 노드 제어부(NC)와, 그리고 상기 세트 노드 및 리세트 노드(Q, QB)의 전압에 따라 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)들 중 어느 하나의 클럭 펄스 및 방전용 전압(VSS) 중 어느 하나를 선택하여 스캔 펄스로서 출력하는 출력부(OB)와, 상기 세트 노드(Q)에 공급된 전압을 반전시켜 상기 리세트 노드(QB)에 공급하는 인버터회로(INV)를 포함한다.
여기서, 상기 노드 제어부(NC)는, 상기 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되며 턴-온 시 충전용 전압(VDD)을 세트 노드(Q)에 공급하는 제 1 스위칭소자(Tr1)와, 후단 스테이지로부터출력된 스캔 펄스에 의해 턴-온 또는 턴-오프되며 턴-온 시 상기 세트 노드(Q)를 방전용 전압(VSS)으로 방전시키는 제 2 스위칭소자(Tr2)와, 상기 리세트 노드(QB)의 전압에 의해 턴-온 또는 턴-오프되며 턴-온 시 상기 세트 노드(Q)를 방전용 전압(VSS)으로 방전시키는 제 3 스위칭소자(Tr3)를 구비하여 구성된다.
상기 출력부(OB)는 서로 다른 위상을 갖는 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받고 상기 세트 노드(Q)에 공급된 전압에 의해 제어되어 상기 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)들 중 어느 하나를 스캔 펄스로 출력단에 출력하는 플업 스위칭소자(Tu)와, 상기 리세트 노드(QB)에 공급된 전압에 의해 제어되어 상기 방전용 전압(Vss)을 출력단으로 출력하는 플다운 스위칭소자(Td)를 구비하여 구성된다.
이와 같이 구성된 종래의 쉬프트 레지스터의 각 스테이지의 입출력 파형은, 도 3과 같다. 도 3은 첫번째 스테이지의 입출력 파형도이다.
즉, 스타트 펄스(Vst)가 노드 제어부(CN)의 제 1 스위칭소자(Tr1)의 게이트 전극 및 드레인 전극에 인가되고, 후단 스테이지의 출력신호가 상기 노드 제어부(CN)의 제 2 스위칭소자(Tr2)의 게이트 전극에 인가되며, 제 1 클럭 펄스(CLK1)가 출력부(OB)의 풀업 스위칭소자(Tu)의 드레인 전극에 인가된 경우이다.
상기 스타트 펄스(Vst)가 노드 제어부(CN)의 제 1 스위칭소자(Tr1)의 게이트 전극 및 드레인 전극에 인가되면 상기 제 1 스위칭소자(Tr1)는 턴-온되어 충전용 전압(VDD)을 세트 노드(Q)에 공급한다. 이 때, 후단 스테이지로부터 출력된 스캔 펄스가 로우 논리 신호이고, 상기 인버터회로(INV)도 리세트 노드(QB)단에 로우 논리 신호를 인가하므로, 상기 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3) 및 풀다운 스위칭소자(Td)는 모두 턴-오프되어 상기 세트 노드(Q)를 플로팅시킨다.
그리고, 상기 스타트 펄스(Vst)가 로우 상태가 되면 상기 제 1 스위칭소자(Tr1)는 턴-오프되더라도 상기 세트 노드(Q)가 하이 상태를 유지하고, 이 상태에서, 상기 출력부(OB)의 풀업 스위칭소자(Tu)의 드레인 전극에 하이 상태의 제 1 클럭 펄스(CLK1)가 인가되면, 상기 풀업 스위칭소자(Tu)의 부트스트랩핑(Bootsrapping)에 의해 상기 세트 노드(Q)의 전압은 더 상승하고 스테이지의 출력단으로 하이 상태의 스캔 펄스가 출력된다. 다음, 상기 제 1 클럭 펄스(CLK1)가 로우 상태가 되면, 스테이지의 출력단으로 로우 상태의 스캔 펄스가 출력된다.
그리고, 상기 후단 스테이지로부터 하이 상태의 스캔 펄스가 상기 제 2 스위칭소자(Tr2)의 게이트 전극에 인가되면, 상기 제 2 스위칭소자(Tr2)는 턴-온되어 상기 세트 노드(Q)를 로우 상태로 방전시킨다. 그리고, 상기 세트 노드(Q)가 로우 상태로 방전되면 상기 인버터회로(INV)는 상기 리세트 노드(QB)단에 하이 논리 신호를 인가한다.
이와 같이 상기 리세트 노드(QB)는 하이 논리 상태가 되면, 상기 제 3 스위칭소자(Tr3)와 풀다운 스위칭소자(Td)가 턴-온되어 상기 세트 노드(Q)를 방전용 전압(VSS)으로 방전시키고 스테이지의 출력단에 방전용 전압(Vss)를 출력한다.
상기 인버터회로((INV)를 보다 구체적으로 설명하면 다음과 같다.
상기 인버터회로는, 도4a에 도시한 바와 같이, 제 1 반전 스위칭소자(iTr1) 및 제 2 반전 스위칭소자(iTr2)를 포함할 수 있다.
즉, 논리 하이(Logic high)에 해당되는 전압(VH, 이하 '고전압' 이라함)을 상기 리세트 노드(QB)에 공급하는 제 1 반전 스위칭소자(iTr1)와, 상기 세트 노드(Q)에 공급된 전압에 의해 제어되어 논리 로우(Logic Low)에 해당되는 전압(VL, 이하 '저전압' 이라함)을 상기 리세트 노드(QB)에 공급하는 제 2 반전 스위칭소자(iTr2)를 구비하여 구성된다.
또한, 상기 인버터회로((INV)는, 도4b에 도시한 바와 같이, 제 1 반전 스위칭소자 내지 제 4 반전 스위칭소자(iTr1 내지 iTr4)를 포함할 수 있다.
즉, 상기 고전압(VH)단자와 공통 노드(CN) 사이에 접속되어 상기 고전압(VH)을 상기 공통 노드(CN)에 공급하는 제 1 반전 스위칭소자(iTr1)와, 상기 공통 노드(CN)와 저전압(VLa)단 사이에 접속되고 상기 세트 노드(Q)의 전압에 따라 제어되어 상기 공통 노드(CN)에 저전압(VLa)을 인가하는 제 2 반전 스위칭소자(iTr2)와, 상기 고전압(VH)단과 상기 리세트 노드(QB) 사이에 접속되고 상기 공통 노드(CN)의 전압에 따라 제어되어 상기 고전압(VH)을 상기 리세트 노드(QB)에 공급하는 제 3 반전 스위칭소자(iTr3)와, 상기 리세트 노드(QB)와 저전압(VLb)단 사이에 접속되고, 상기 세트 노드(Q)의 전압에 따라 제어되어 상기 리세트 노드(QB)에 저전압(VLb)을 인가하는 제 4 반전 스위칭소자(iTr4)를 구비하여 구성된다.
이와 같이 구성된 인버터의 동작은 다음과 같다.
도 4a와 같은 종래의 인버터회로는, 세트 노드(Q)에 하이 전압이 인가되면 상기 제 1 반전 스위칭소자(iTr1)은 턴-오프되고 상기 제 2 반전 스위칭소자(iTr2)가 턴-온되어 상기 리세트 노드(QB)에 저전압(VLb)을 인가하고, 상기 세트 노드(Q)에 로우 전압이 인가되면 상기 제 1 반전 스위칭소자(iTr1)은 턴-온되고 상기 제 2 반전 스위칭소자(iTr2)가 턴-오프되어 상기 리세트 노드(QB)에 고전압(VH)을 인가한다.
도 4b와 같은 종래의 인버터회로는, 상기 세트 노드(Q)에 하이 전압이 인가되면 상기 제 2 반전 스위칭소자(iTr2) 및 제 4 반전 스위칭소자(iTr4)은 턴-온되어 상기 공통 노드(CN)와 리세트 노드(QB)에 저전압(VLa, VLb)을 인가하고, 상기 세트 노드(Q)에 로우 전압이 인가되면 상기 제 2 반전 스위칭소자(iTr2) 및 제 4 반전 스위칭소자(iTr4)은 턴-오프되고, 상기 제 1 반전 스위칭소자(iTr1)를 통해 상기 공통 노드(CN)에 하이 전압이 인가되므로 상기 제 3 반전 스위칭소자(iTr3)가 턴-온되어 상기 리세트 노드(QB)에 고전압(VH)이 인가된다.
그러나, 상기와 같은 종래의 쉬프트 레지스터에 있어서는 다음과 같은 문제점이 있었다.
상기 도 4b에 도시된 인버터회로에 있어서, 상기 세트 노드(Q)에 로우 전압이 인가되면 상기 제 3 반전 스위칭소자(iTr3)가 턴-온되어 상기 리세트 노드(QB)에 고전압(VH)이 인가된다. 그러나, 상기 리세트 노드에 인가된 고전압은 상기 제 3 반전 스위칭소자(iTr3)의 문턱 전압(Vth) 만큼 전압 강하가 일어난다.
즉, 리세트 노드(QB)의 전압(Vout)은 상기 공통 노드(CN)의 전압(Vcn)에서 제 3 반전 스위칭소자(iTr3)의 문턱 전압(Vth)을 뺀 값보다 작거나 같다((Vcn - Vth) ≥ Vout).
따라서, 도 5에 도시한 바와 같이, 상기 제 3 반전 스위칭소자(iTr3)의 문턱 전압(Vth)이 높을수록 상기 리세트 노드(QB)의 전압은 더 낮아진다.
즉, 쉬프트 레지스터의 각 스테이지에서, 상기 하이 상태의 리세트 노드(QB)의 전압은 상기 세트 노드(Q)와 출력단의 노이즈를 제거하는 역할을 하는 풀다운 스위칭소자(Td) 및 제 3 스위칭소자(Tr3)의 게이트 전극에 인가된다. 그러나, 상기와 같이 상기 리세트 노드의 하이 상태의 전압이 낮아지므로 상기 풀다운 스위칭소자(Td) 및 제 3 스위칭소자(Tr3)가 완전히 턴-온되지 못할 경우가 발생하여 쉬프트 레지스터의 안정성에 악영향을 미치게 된다 (Ref: jjap vol45 p.6802 (2006)).
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 인버터회로의 출력 전압을 높여 신뢰성을 향상시킨 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력을 발생시키는 다수의 스테이지들을 포함하며; 각 스테이지는 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로를 구비하고, 상기 인버터회로는, 고전압 단자와 공통 노드 사이에 접속되어 상기 고전압을 상기 공통 노드에 공급하는 제 1 반전 스위칭소자와, 상기 공통 노드와 저전압 단자 사이에 접속되고 상기 세트 노드의 전압에 따라 제어되어 상기 공통 노드에 저전압을 인가하는 제 2 반전 스위칭소자와, 상기 고전압 단자와 상기 리세트 노드 사이에 접속되고 상기 공통 노드의 전압에 따라 제어되어 상기 고전압을 상기 리세트 노드에 공급하는 제 3 반전 스위칭소자와, 상기 리세트 노드와 저전압 단자 사이에 접속되고, 상기 세트 노드의 전압에 따라 제어되어 상기 리세트 노드에 저전압을 인가하는 제 4 반전 스위칭소자와, 상기 제 3 반전 스위칭소자의 게이트 전극과 상기 리세트 노드 사이에 연결되어 상기 리세트 노드으로 고전압을 출력할 때 부트스트랩핑을 증강시켜 상기 공통 노드의 전압을 상승시키는 커패시터를 구비하여 구성됨에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력을 발생시키는 다수의 스테이지들을 포함하며; 각 스테이지는 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로를 구비하고, 상기 인버터회로는, 고전압 단자와 공통 노드 사이에 접속되고 복수개의 클럭 펄스 중 하나의 클럭 펄스에 의해 제어되어 상기 고전압을 상기 공통 노드에 공급하는 제 1 반전 스위칭소자와, 상기 공통 노드와 저전압 단자 사이에 접속되고 상기 세트 노드의 전압에 따라 제어되어 상기 공통 노드에 저전압을 인가하는 제 2 반전 스위칭소자와, 상기 고전압 단자와 상기 리세트 노드 사이에 접속되고 상기 공통 노드의 전압에 따라 제어되어 상기 고전압을 상기 리세트 노드에 공급하는 제 3 반전 스위칭소자와, 상기 리세트 노드와 저전압 단자 사이에 접속되고, 상기 세트 노드의 전압에 따라 제어되어 상기 리세트 노드에 저전압을 인가하는 제 4 반전 스위칭소자와, 상기 제 3 반전 스위칭소자의 게이트 전극과 상기 리세트 노드 사이에 연결되어 상기 리세트 노드으로 고전압을 출력할 때 부트스트랩핑을 증강시켜 상기 공통 노드의 전압을 상승시키는 커패시터를 구비하여 구성됨에 또 다른 특징이 있다.
여기서, 상기 제 1 반전 스위칭소자를 제어하는 클럭 펄스는, 상기 세트 노드가 로우 논리 신호로 천이된 후 가장 빨리 하이 신호를 출력하는 클럭 펄스임을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력을 발생시키는 다수의 스테이지들을 포함하며; 각 스테이지는 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로를 구비하고, 상기 인버터회로는, 고전압 단자와 공통 노드 사이에 접속되고 복수개의 클럭 펄스 중 하나의 클럭 펄스에 의해 제어되어 상기 고전압을 상기 공통 노드에 공급하는 제 1 반전 스위칭소자와, 상기 공통 노드와 저전압 단자 사이에 접속되고 상기 복수개의 클럭 펄스 중 다른 하나의 클럭 펄스에 의해 제어되어 상기 공통 노드에 저전압을 인가하는 제 2 반전 스위칭소자와, 상기 고전압 단자와 상기 리세트 노드 사이에 접속되고 상기 공통 노드의 전압에 따라 제어되어 상기 고전압을 상기 리세트 노드에 공급하는 제 3 반전 스위칭소자와, 상기 리세트 노드와 저전압 단자 사이에 접속되고, 상기 세트 노드의 전압에 따라 제어되어 상기 리세트 노드에 저전압을 인가하는 제 4 반전 스위칭소자와, 상기 제 3 반전 스위칭소자의 게이트 전극과 상기 리세트 노드 사이에 연결되어 상기 리세트 노드로 고전압을 출력할 때 부트스트랩핑을 증강시켜 상기 공통 노드의 전압을 상승시키는 커패시터를 구비하여 구성됨에 또 다른 특징이 있다.
여기서, 상기 제 2 반전 스위칭소자를 제어하는 클럭 펄스는, 상기 세트 노드가 하이 논리 구간에 하이 논리 구간을 갖는 클럭 펄스임을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력을 발생시키는 다수의 스테이지들을 포함하며; 각 스테이지는 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로를 구비하고, 상기 인버터회로는, 고전압 단자와 공통 노드 사이에 접속되어 고전압을 상기 공통 노드에 공급하는 제 1 반전 스위칭소자와, 상기 공통 노드와 저전압 단자 사이에 접속되고 상기 해당 스테이지에서 출력된 스캔 펄스에 의해 제어되어 상기 공통 노드에 저전압을 인가하는 제 2 반전 스위칭소자와, 상기 고전압 단자와 상기 리세트 노드 사이에 접속되고 상기 공통 노드의 전압에 따라 제어되어 상기 고전압을 상기 리세트 노드에 공급하는 제 3 반전 스위칭소자와, 상기 리세트 노드와 저전압 단자 사이에 접속되고, 상기 세트 노드의 전압에 따라 제어되어 상기 리세트 노드에 저전압을 인가하는 제 4 반전 스위칭소자와, 상기 제 3 반전 스위칭소자의 게이트 전극과 상기 리세트 노드 사이에 연결되어 상기 리세트 노드로 고전압을 출력할 때 부트스트랩핑을 증강시켜 상기 공통 노드의 전압을 상승시키는 커패시터를 구비하여 구성됨에 또 다른 특징이 있다.
여기서, 상기 커패시터는 상기 제 3 반전 스위칭소자의 게이트 전극과 소오스 전극 및 드레인 전극 사이의 기생 커패시턴스보다 더 큰 커패시턴스를 갖음을 특징으로 한다.
상기 커패시터는 상기 세트 노드에 입력되는 전압의 천이 구간에서 상기 제 2 반전 스위칭소자를 통한 누설에 의한 상기 공통 노드의 전압 강하를 억제함을 특징으로 한다.
상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터는 다음과 같은 효과를 갖는다.
즉, 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로에 있어서, 제 3 반전 스위칭소자의 게이트 전극과 리세트 노드 사이에 커패시터를 형성하므로, 상기 리세트 노드로 고전압을 출력할 때 부트스트랩핑을 증강시키고, 상기 세트 노드에 입력되는 전압의 천이 구간에서 상기 제 2 반전 스위칭소자를 통한 누설에 의한 상기 공통 노드의 전압 강하를 억제하였다.
따라서, 공통 노드 및 리세트 노드의 전압이 증가하고, 더불어 상기 리세트 노드의 전압이 보다 안정적되어 쉬프트 레지스터의 신뢰성을 향상시킬 수 있다.
도 1은 일반적인 쉬프트 레지스터의 구성도
도 2는 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 3은 종래의 쉬프트 레지스터의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도
도 4a 내지 4b는 종래의 인버터회로의 구성도
도 5는 종래의 리세트 노드의 전압 파형도
도 6은 본 발명의 제 1 실시예에 따른 인버터회로의 기본 구성 회로도
도 7은 본 발명의 제 2 실시예에 따른 인버터회로의 기본 구성 회로도
도 8은 본 발명의 제 3 실시예에 따른 인버터회로의 기본 구성 회로도
도 9는 본 발명의 제 4 실시예에 따른 인버터회로의 기본 구성 회로도
도 10a 및 10b는 본 발명의 제 1 내지 제 4 실시예의 인버터회로에서, 고전압(VH, 굵은 선)의 인가 방법에 따른 시뮬레이션 그래프
도 11은 본 발명의 제 1 내지 제 4 실시예의 인버터회로에서, 커패시터 용량을 80f로 하고 스위칭소자의 문턱전압에 따른 리세트 노드의 전압 파형도
도 12는 본 발명의 제 1 내지 제 4 실시예의 인버터회로에서, 커패시터 용량을 160f로 하고 스위칭소자의 문턱 전압에 따른 리세트 노드의 전압 파형도
도 13은 본 발명의 제 4 실시예의 인버터회로에서, 커패시터 용량을 10f, 20f, 40f, 80f 및 160f로 증가시키면서 스캔 펄스의 출력 전압 및 공통 노드와 리세트 노드의 전압을 계산한 그래프
상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
본 발명에 따른 쉬프트 레지스터는, 도 1에 도시한 바와 같이, m개의 스테이지들(ST1 내지STm) 및 한 개의 더미 스테이지(STm+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STm)은 각각의 출력단자(Vout)를 통해 한 프레임 기간 동안 한 번의 스캔 펄스(SP1 내지 SPm+1)를 출력한다.
각 스테이지(ST1 내지 STm)는 스캔 펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 더미 스테이지를 제외한 모든 스테이지들(ST1 내지 STm)은 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다. 예를들면, n번째 스테이지(STn, n은 m보다 작은 자연수)로부터 출력된 스캔 펄스(STn)는 n번째 게이트 라인, n-1번째 스테이지(STn-1) 및 n+1번째 스테이지(STn+1)에 공급된다. 여기서, n번째 스테이지들은 m개의 스테이지들 중 어느 하나를 의미한다. 더미 스테이지에는 게이트 라인이 접속되지 않고, 자신의 전단에 위치한 스테이지의 동작을 제어한다.
상기와 같이 구성된 쉬프트 레지스터에서, 본 발명에 따른 각 스테이지의 구성도 도 2에서 설명한 바와 같이 구성된다.
즉, 세트 노드(Q) 및 리세트 노드(QB)들의 전압을 제어하는 노드 제어부(NC)와, 그리고 상기 세트 노드 및 리세트 노드(Q, QB)의 전압에 따라 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나의 클럭 펄스 및 방전용 전압(VSS) 중 어느 하나를 선택하여 스캔 펄스로서 출력하는 출력부(OB)와, 상기 세트 노드(Q)에 공급된 전압을 반전시켜 상기 리세트 노드(QB)에 공급하는 인버터회로(INV)를 포함한다.
도 6은 본 발명의 제 1 실시예에 따른 인버터회로의 기본 구성 회로도이다.
본 발명의 제 1 실시예에 따른 인버터회로의 기본 회로 구성은, 도 5에 도시한 바와 같이, 제 1 반전 스위칭소자 내지 제 4 반전 스위칭소자(iTr1 내지 iTr4)및 커패시터(C1)를 포함할 수 있다.
즉, 상기 고전압(VH) 단자와 공통 노드(CN) 사이에 접속되어 상기 고전압(VH)을 상기 공통 노드(CN)에 공급하는 제 1 반전 스위칭소자(iTr1)와, 상기 공통 노드(CN)와 저전압(VL) 단자 사이에 접속되고 상기 세트 노드(Q)(입력단)의 전압에 따라 제어되어 상기 공통 노드(CN)에 저전압(VL)을 인가하는 제 2 반전 스위칭소자(iTr2)와, 상기 고전압(VH) 단자와 상기 리세트 노드(QB)(출력단) 사이에 접속되고 상기 공통 노드(CN)의 전압에 따라 제어되어 상기 고전압(VH)을 상기 리세트 노드(QB)(출력단)에 공급하는 제 3 반전 스위칭소자(iTr3)와, 상기 리세트 노드(QB)(출력단)와 저전압(VL) 단자 사이에 접속되고, 상기 세트 노드(Q)(입력단)의 전압에 따라 제어되어 상기 리세트 노드(QB)(출력단)에 저전압(VL)을 인가하는 제 4 반전 스위칭소자(iTr4)와, 상기 제 3 반전 스위칭소자(iTr3)의 게이트 전극과 상기 리세트 노드(QB)(출력단) 사이에 연결되어 상기 리세트 노드(QB)(출력단)로 고전압을 출력할 때 부트스트랩핑(Bootstrapping)을 증강시켜 상기 공통 노드(CN)의 전압을 상승시키고, 상기 세트 노드(Q)(입력단)에 입력되는 전압의 천이 구간에서 상기 제 2 반전 스위칭소자(iTr2)를 통한 누설에 의한 상기 공통 노드(CN)의 전압 강하를 억제하는 커패시터(C1)를 구비하여 구성된다.
여기서, 일반적으로 트랜지스터의 게이트 전극과 소오스 전극 및 드레인 전극 사이에는 기생 커패시턴스(Cgs, Cgd)가 형성된다. 따라서, 본 발명의 인버터회로에서, 상기 커패시터(C1)는 상기 제 3 반전 스위칭소자(iTr3)의 게이트 전극과 소오스 전극 및 드레인 전극 사이에는 기생 커패시턴스(Cgs, Cgd)보다 더 큰 커패시턴스를 갖도록 디자인 된다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 인버터회로의 동작을 설명하면 다음과 같다.
상기 세트 노드(Q)(입력단)에 하이 전압이 인가되면 상기 제 2 반전 스위칭소자(iTr2) 및 제 4 반전 스위칭소자(iTr4)은 턴-온되어 상기 공통 노드(CN)와 리세트 노드(QB)(출력단)에 저전압(VL)을 인가한다.
그리고, 상기 세트 노드(Q)에 로우 전압이 인가되면 상기 제 2 반전 스위칭소자(iTr2) 및 제 4 반전 스위칭소자(iTr4)은 턴-오프되고, 상기 제 1 반전 스위칭소자(iTr1)를 통해 상기 공통 노드(CN)에 고전압(VH)이 인가되고 상기 제 3 반전 스위칭소자(iTr3)가 턴-온되어 상기 리세트 노드(QB)(출력단)에 고전압(VH)이 인가된다. 이 때, 상기 커패시터(C1)의 부트스트랩핑에 의해 상기 공통 노드(CN)의 전압이 더 상승하므로, 상기 리세트 노드(QB)(출력단)로 출력되는 전압도 더 상승하게 된다.
상기 본 발명의 제 1 실시예에의 인버터회로와 같이, 상기 제 1 반전 스위칭소자 내지 제 4 반전 스위칭소자(iTr1 내지 iTr4) 및 커패시터(C)를 포함함은 동일하나, 상기 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2) 및 제 4 반전 스위칭소자(iTr4)의 게이트 전극에는 다른 신호가 인가될 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 인버터회로의 기본 구성 회로도이다.
본 발명의 제 2 실시예에 따른 인버터회로는, 도 7에 도시한 바와 같이, 제 1 반전 스위칭소자(iTr1)의 게이트 전극에 고전압이 인가되지 않고 제어신호가 인가된 것이다. 상기 제어 신호로는 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)가 사용될 수 있다.
즉, 상기 고전압(VH) 단자와 공통 노드(CN) 사이에 접속되고 제어신호(Control)에 의해 제어되어 상기 고전압(VH)을 상기 공통 노드(CN)에 공급하는 제 1 반전 스위칭소자(iTr1)와, 상기 공통 노드(CN)와 저전압(VL) 단자 사이에 접속되고 상기 세트 노드(Q)(입력단)의 전압에 따라 제어되어 상기 공통 노드(CN)에 저전압(VL)을 인가하는 제 2 반전 스위칭소자(iTr2)와, 상기 고전압(VH) 단자와 상기 리세트 노드(QB)(출력단) 사이에 접속되고 상기 공통 노드(CN)의 전압에 따라 제어되어 상기 고전압(VH)을 상기 리세트 노드(QB)(출력단)에 공급하는 제 3 반전 스위칭소자(iTr3)와, 상기 리세트 노드(QB)(출력단)와 저전압(VL)단 사이에 접속되고, 상기 세트 노드(Q)(입력단)의 전압에 따라 제어되어 상기 리세트 노드(QB)(출력단)에 저전압(VL)을 인가하는 제 4 반전 스위칭소자(iTr4)와, 상기 제 3 반전 스위칭소자(iTr3)의 게이트 전극과 상기 리세트 노드(QB)(출력단) 사이에 연결되어 상기 리세트 노드(QB)(출력단)로 고전압을 출력할 때 부트스트랩핑(Bootstrapping)을 증강시켜 상기 공통 노드(CN)의 전압을 상승시키고, 상기 세트 노드(Q)(입력단)에 입력되는 전압의 천이 구간에서 상기 제 2 반전 스위칭소자(iTr2)를 통한 누설에 의한 상기 공통 노드(CN)의 전압 강하를 억제하는 커패시터(C1)를 구비하여 구성된다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 인버터회로의 동작은 다음과 같다.
상기 세트 노드(Q)(입력단)에 하이 전압이 인가되면 상기 제 2 반전 스위칭소자(iTr2) 및 제 4 반전 스위칭소자(iTr4)은 턴-온되어 상기 공통 노드(CN)와 리세트 노드(QB)(출력단)에 저전압(VL)을 인가한다.
그리고, 상기 세트 노드(Q)에 로우 전압이 인가되면 상기 제 2 반전 스위칭소자(iTr2) 및 제 4 반전 스위칭소자(iTr4)은 턴-오프되고, 상기 제어신호가 하이 일때, 제 1 반전 스위칭소자(iTr1)가 턴-온되고 상기 제 1 반전 스위칭소자(iTr1)를 통해 상기 공통 노드(CN)에 고전압(VH)이 인가되고 상기 제 3 반전 스위칭소자(iTr3)가 턴-온되어 상기 리세트 노드(QB)(출력단)에 고전압(VH)이 인가된다. 이 때, 상기 커패시터(C1)의 부트스트랩핑에 의해 상기 공통 노드(CN)의 전압이 더 상승하므로, 상기 리세트 노드(QB)(출력단)로 출력되는 전압도 더 상승하게 된다.
도 3의 타이밍도에서, 상기 세트 노드(Q)가 로우 신호로 천이된 다음, 상기 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4) 중 가장 빨리 하이 신호를 출력하는 것이 제 3 클럭 펄스(CLK3)이다. 따라서, 상기 제어 신호로 제 3 클럭펄스가 인가되면 인버터회로의 응답 속도가 가장 빠르다. 그러나, 상기 세트 노드(Q)가 로우 신호일 때 상기 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)는 서로 다른 위상차를 갖지만 하이 신호를 출력한다. 따라서, 응답 속도에 다소 차이가 있지만, 상기 제어 신호로 상기 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4) 모두를 사용할 수 있다.
도 8은 본 발명의 제 3 실시예에 따른 인버터회로의 기본 구성 회로도이다.
본 발명의 제 3 실시예에 따른 인버터회로는, 도 8에 도시한 바와 같이, 상기 제 1 반전 스위칭소자(iTr1)의 게이트 전극에 제 3 클럭 펄스(CLK3)가 인가되고, 상기 제 2 반전 스위칭소자(iTr2)의 게이트 전극에 제 2 클럭 펄스(CLK2)가 인가되고, 상기 제 4 반전 스위칭소자(iTr4)의 게이트 전극에 세트 노드(Q)의 전압이 인가된 것이다.
여기서, 상기 제 1 반전 스위칭소자(iTr1)의 게이트 전극에 제 3 클럭 펄스(CLK3)가 인가되고, 상기 제 2 반전 스위칭소자(iTr2)의 게이트 전극에 제 2 클럭 펄스(CLK2)가 인가됨을 설명하고 있지만, 이에 한정되지 않는다.
도 3에서, 상기 세트 노드(Q)가 하이 신호 일 때, 제 1 및 제 2 클럭 펄스(CLK1, CLK2)가 하이 신호 기간을 갖는다. 따라서, 상기 제 2 반전 스위칭소자(iTr2)의 게이트 전극에 제 1 또는 제 2 클럭 펄스(CLK1 또는 CLK2)를 인가하여도 된다.
그러나, 상기 세트 노드(Q)의 하이 신호 구간의 끝단에서 상기 제 2 클럭 펄스(CLK2)가 하이 신호 구간을 갖고, 상기 세트 노드(Q)의 하이 신호에서 로우 신호로 천이될 때 상기 제 2 클럭 펄스(CLK2)도 하이 신호에서 로우 신호로 천이되므로, 상기 제 2 반전 스위칭소자(iTr2)의 게이트 전극에 제 2 클럭 펄스(CLK2)가 인가됨이 바람직하다.
또한, 상기 본 발명의 제 2 실시예에서 설명한 바와 같이, 상기 제 1 반전 스위칭소자(iTr1)의 게이트 전극에 상기 제어 신호로써 제 1 내지 제 4 클럭 펄스(CLK1 내지 CLK4)가 사용될 수 있음을 설명한 바 있다.
따라서, 상기 제 1 반전 스위칭소자(iTr1)의 게이트 전극에 상기 제 2 클럭 펄스를 제외한 나머지 제 1, 제 3 및 제 4 클럭 펄스(CLK1, CLK3 및 CLK4)를 인가할 수 있다. 그러나, 제 2 실시예에서 설명한 바와 같이, 상기 제 1 반전 스위칭소자(iTr1)의 게이트 전극에 제 3 클럭펄스가 인가되면 인버터회로의 응답 속도가 가장 빠르기 때문에 도 8에서, 제 3 클럭 펄스로 도시한 것이다.
즉, 상기 고전압(VH) 단자와 공통 노드(CN) 사이에 접속되고 제 3 클럭 펄스(CLK1)에 의해 제어되어 상기 고전압(VH)을 상기 공통 노드(CN)에 공급하는 제 1 반전 스위칭소자(iTr1)와, 상기 공통 노드(CN)와 저전압(VL) 단자 사이에 접속되고 상기 제 2 클럭 펄스(CLK2)에 의해 제어되어 상기 공통 노드(CN)에 저전압(VL)을 인가하는 제 2 반전 스위칭소자(iTr2)와, 상기 고전압(VH) 단자와 상기 리세트 노드(QB)(출력단) 사이에 접속되고 상기 공통 노드(CN)의 전압에 따라 제어되어 상기 고전압(VH)을 상기 리세트 노드(QB)(출력단)에 공급하는 제 3 반전 스위칭소자(iTr3)와, 상기 리세트 노드(QB)(출력단)와 저전압(VL) 단자 사이에 접속되고, 상기 세트 노드(Q)(입력단)의 전압에 따라 제어되어 상기 리세트 노드(QB)(출력단)에 저전압(VL)을 인가하는 제 4 반전 스위칭소자(iTr4)와, 상기 제 3 반전 스위칭소자(iTr3)의 게이트 전극과 상기 리세트 노드(QB)(출력단) 사이에 연결되어 상기 리세트 노드(QB)(출력단)로 고전압을 출력할 때 부트스트랩핑(Bootstrapping)을 증강시켜 상기 공통 노드(CN)의 전압을 상승시키고, 상기 세트 노드(Q)(입력단)에 입력되는 전압의 천이 구간에서 상기 제 2 반전 스위칭소자(iTr2)를 통한 누설에 의한 상기 공통 노드(CN)의 전압 강하를 억제하는 커패시터(C1)를 구비하여 구성된다.
이와 같이 구성된 본 발명의 제 3 실시예에 따른 인버터회로의 동작은 다음과 같다.
상기 세트 노드(Q)(입력단)에 하이 전압이 인가되면 상기 제 4 반전 스위칭소자(iTr4)은 턴-온되어 상기 리세트 노드(QB)(출력단)에 저전압(VL)을 인가하고, 상기 제 2 클럭 펄스(CLK2)의 하이 신호 구간에 상기 제 2 반전 스위칭소자(iTr2)도 턴-온되어 상기 공통 노드(CN)에 저전압(VL)을 인가한다.
그리고, 상기 세트 노드(Q) 및 제 2 클럭 펄스(CLK2)가 하이 신호에서 로우 신호로 천이되면 상기 제 2 반전 스위칭소자(iTr2) 및 제 4 반전 스위칭소자(iTr4)은 턴-오프되고, 상기 제 3 클럭 펄스(CLK3)가 하이 일때, 제 1 반전 스위칭소자(iTr1)가 턴-온되고 상기 제 1 반전 스위칭소자(iTr1)를 통해 상기 공통 노드(CN)에 고전압(VH)이 인가되고 상기 제 3 반전 스위칭소자(iTr3)가 턴-온되어 상기 리세트 노드(QB)(출력단)에 고전압(VH)이 인가된다. 이 때, 상기 커패시터(C1)의 부트스트랩핑에 의해 상기 공통 노드(CN)의 전압이 더 상승하므로, 상기 리세트 노드(QB)(출력단)로 출력되는 전압도 더 상승하게 된다.
도 9는 본 발명의 제 4 실시예에 따른 인버터회로의 기본 구성 회로도이다.
본 발명의 제 4 실시예에 따른 인버터회로는, 도 9에 도시한 바와 같이, 상기 제 1 반전 스위칭소자(iTr1)의 게이트 전극에 해당 스테이지에서 출력된 스캔 펄스(Vout)가 인가되고, 상기 제 4 반전 스위칭소자(iTr4)의 게이트 전극에 세트 노드(Q)의 전압이 인가된 것이다.
즉, 상기 고전압(VH)단자와 공통 노드(CN) 사이에 접속되어 고전압(VH)을 상기 공통 노드(CN)에 공급하는 제 1 반전 스위칭소자(iTr1)와, 상기 공통 노드(CN)와 저전압(VL)단 사이에 접속되고 상기 해당 스테이지에서 출력된 스캔 펄스(Vout)에 의해 제어되어 상기 공통 노드(CN)에 저전압(VL)을 인가하는 제 2 반전 스위칭소자(iTr2)와, 상기 고전압(VH)단과 상기 리세트 노드(QB)(출력단) 사이에 접속되고 상기 공통 노드(CN)의 전압에 따라 제어되어 상기 고전압(VH)을 상기 리세트 노드(QB)(출력단)에 공급하는 제 3 반전 스위칭소자(iTr3)와, 상기 리세트 노드(QB)(출력단)와 저전압(VL)단 사이에 접속되고, 상기 세트 노드(Q)(입력단)의 전압에 따라 제어되어 상기 리세트 노드(QB)(출력단)에 저전압(VL)을 인가하는 제 4 반전 스위칭소자(iTr4)와, 상기 제 3 반전 스위칭소자(iTr3)의 게이트 전극과 상기 리세트 노드(QB)(출력단) 사이에 연결되어 상기 리세트 노드(QB)(출력단)로 고전압을 출력할 때 부트스트랩핑(Bootstrapping)을 증강시켜 상기 공통 노드(CN)의 전압을 상승시키고, 상기 세트 노드(Q)(입력단)에 입력되는 전압의 천이 구간에서 상기 제 2 반전 스위칭소자(iTr2)를 통한 누설에 의한 상기 공통 노드(CN)의 전압 강하를 억제하는 커패시터(C1)를 구비하여 구성된다.
이와 같이 구성된 본 발명의 제 4 실시예에 따른 인버터회로의 동작은 다음과 같다.
상기 세트 노드(Q)(입력단)에 하이 전압이 인가되면 상기 제 4 반전 스위칭소자(iTr4)은 턴-온되어 상기 리세트 노드(QB)(출력단)에 저전압(VL)을 인가하고, 상기 해당 스테이지에서 출력된 스캔 펄스(Vout)의 하이 신호 구간에 상기 제 2 반전 스위칭소자(iTr2)도 턴-온되어 상기 공통 노드(CN)에 저전압(VL)을 인가한다.
그리고, 상기 세트 노드(Q) 및 제 2 클럭 펄스(CLK2)가 하이 신호에서 로우 신호로 천이되면 상기 제 2 반전 스위칭소자(iTr2) 및 제 4 반전 스위칭소자(iTr4)은 턴-오프되고, 상기 제 1 반전 스위칭소자(iTr1)를 통해 상기 공통 노드(CN)에 고전압(VH)이 인가되고 상기 제 3 반전 스위칭소자(iTr3)가 턴-온되어 상기 리세트 노드(QB)(출력단)에 고전압(VH)이 인가된다. 이 때, 상기 커패시터(C1)의 부트스트랩핑에 의해 상기 공통 노드(CN)의 전압이 더 상승하므로, 상기 리세트 노드(QB)(출력단)로 출력되는 전압도 더 상승하게 된다.
이상에서 설명한 본 발명의 제 1 내지 제 4 실시예의 인버터회로에서, 상기 커패시터(C1)는 상기 제 3 반전 스위칭소자(Itr3)의 게이트 전극과 리세트 노드(QB)에 각각 전기적으로 연결된 일정한 면적을 갖는 2개의 전극과 상기 2개의 전극 사이에 개재되는 유전체로 구성될 수 있다.
또한, 상기 커패시터(C1)의 2개의 전극은 상기 제 3 반전 스위칭소자(Itr3)의 게이트 전극과 상기 리세트 노드(QB)에서 각각 연장된 전극일 수 있다.
또한, 상기 커패시터(C1)의 2개의 전극 중 어느 하나의 전극은 상기 제 3 반전 스위칭 소자의 액티브층의 연장부일 수 있다.
또한, 상기 커패시터(C1)의 2개의 전극 중 어느 하나의 전극은 상기 제 3 반전 스위칭소자(Itr3)의 게이트 전극 및 상기 리세트 노드(QB)가 아닌 다른 금속층일 수 있다.
상기 상기 커패시터(C1)의 용량은 상기 제 3 반전 스위칭소자(iTr3)가 턴-온 상태일 때 게이트 전극과 액티브층 사이의 커패시터의 용량의 0.5배 이상이거나, 상기 제 3 반전 스위칭소자(iTr3)의 게이트 전극과 드레인 전극 사이의 기생 커패시터의 용량의 2배 이상임이 바람직하다.
도 10(a) 및 10(b)는 본 발명의 제 1 내지 제 4 실시예의 인버터회로에서, 고전압(VH, 굵은 선)의 인가 방법에 따른 시뮬레이션 그래프이다.
인버터회로의 동작 초기는 동작 중인 회로와 노드 전압의 시작이 다르게 된다. 따라서, 도 10(a)에 도시한 바와 같이, 고전압(VH)을 일정하게 공급하는 것보다, 도 10(b)에 도시한 바와 같이, 초기 동작 시 고전압(VH)을 동작 중 전압보다 더 큰값으로 구동하게 되면 리세트 노드(QB)의 전압이 보다 안정적으로 인가됨을 알 수 있다.
도 11은 본 발명의 제 1 내지 제 4 실시예의 인버터회로에서, 커패시터 용량을 80f로 하고 스위칭소자의 문턱전압에 따른 리세트 노드의 전압 파형을 나타낸 것이고, 도 12는 본 발명의 제 1 내지 제 4 실시예의 인버터회로에서, 커패시터 용량을 160f로 하고 스위칭소자의 문턱 전압에 따른 리세트 노드의 전압 파형을 나타낸 것이다.
도 11 및 도 12에 도시한 바와 같이, 문턱 전압(Vth)가 증가하면 할수록 상기 리세트 노드(QB)의 전압이 보다 안정적으로 인가되고, 상기 커패시터의 용량이 중가하면 할수록 상기 리세트 노드(QB)의 전압이 보다 안정적으로 인가됨을 알 수 있다.
도 13은 본 발명의 제 4 실시예의 인버터회로에서, 커패시터 용량을 10f, 20f, 40f, 80f 및 160f로 증가시키면서 스캔 펄스의 출력 전압 및 공통 노드와 리세트 노드의 전압을 계산한 그래프이다.
도 13에 도시한 바와 같이, 커패시터(C1) 값이 증가함에 따라 공통 노드 및 리세트 노드의 전압이 증가하고, 상기 공통 노드 및 리세트 노드의 전압이 고전압(VH) 값인 최대 25V가 최대가 됨을 알 수 있다.
상기 커패시터(C1)의 효과적인 크기는 인버터회로를 구성하는 박막트랜지스터와 관련이 있고, 특히 제 3 반전 스위칭소자(iTr3)의 크기에 비례해서 커짐을 알 수 있었다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
iTr1: 제 1 반전 스위칭소자 iTr2: 제 2 반전 스위칭소자
iTr3: 제 3 반전 스위칭소자 iTr4: 제 4 반전 스위칭소자

Claims (8)

  1. 순차적으로 출력을 발생시키는 다수의 스테이지들을 포함하며;
    각 스테이지는 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로(INV)를 구비하고,
    상기 인버터회로는,
    고전압 단자와 공통 노드 사이에 접속되어 상기 고전압을 상기 공통 노드에 공급하는 제 1 반전 스위칭소자와,
    상기 공통 노드와 저전압 단자 사이에 접속되고 상기 세트 노드의 전압에 따라 제어되어 상기 공통 노드에 저전압을 인가하는 제 2 반전 스위칭소자와,
    상기 고전압 단자와 상기 리세트 노드 사이에 접속되고 상기 공통 노드의 전압에 따라 제어되어 상기 고전압을 상기 리세트 노드에 공급하는 제 3 반전 스위칭소자와,
    상기 리세트 노드와 저전압 단자 사이에 접속되고, 상기 세트 노드의 전압에 따라 제어되어 상기 리세트 노드에 저전압을 인가하는 제 4 반전 스위칭소자와,
    상기 제 3 반전 스위칭소자의 게이트 전극과 상기 리세트 노드 사이에 연결되어 상기 리세트 노드로 고전압을 출력할 때 부트스트랩핑을 증강시켜 상기 공통 노드의 전압을 상승시키는 커패시터를 구비하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  2. 순차적으로 출력을 발생시키는 다수의 스테이지들을 포함하며;
    각 스테이지는 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로를 구비하고,
    상기 인버터회로는,
    고전압 단자와 공통 노드 사이에 접속되고 복수개의 클럭 펄스 중 하나의 클럭 펄스에 의해 제어되어 상기 고전압을 상기 공통 노드에 공급하는 제 1 반전 스위칭소자와,
    상기 공통 노드와 저전압 단자 사이에 접속되고 상기 세트 노드의 전압에 따라 제어되어 상기 공통 노드에 저전압을 인가하는 제 2 반전 스위칭소자와,
    상기 고전압 단자와 상기 리세트 노드 사이에 접속되고 상기 공통 노드의 전압에 따라 제어되어 상기 고전압을 상기 리세트 노드에 공급하는 제 3 반전 스위칭소자와,
    상기 리세트 노드와 저전압 단자 사이에 접속되고, 상기 세트 노드의 전압에 따라 제어되어 상기 리세트 노드에 저전압을 인가하는 제 4 반전 스위칭소자와,
    상기 제 3 반전 스위칭소자의 게이트 전극과 상기 리세트 노드 사이에 연결되어 상기 리세트 노드로 고전압을 출력할 때 부트스트랩핑을 증강시켜 상기 공통 노드의 전압을 상승시키는 커패시터를 구비하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제 1 반전 스위칭소자를 제어하는 클럭 펄스는, 상기 세트 노드가 로우 논리 신호로 천이된 후 가장 빨리 하이 신호를 출력하는 클럭 펄스임을 특징으로 하는 쉬프트 레지스터.
  4. 순차적으로 출력을 발생시키는 다수의 스테이지들을 포함하며;
    각 스테이지는 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로를 구비하고,
    상기 인버터회로는,
    고전압 단자와 공통 노드 사이에 접속되고 복수개의 클럭 펄스 중 하나의 클럭 펄스에 의해 제어되어 상기 고전압을 상기 공통 노드에 공급하는 제 1 반전 스위칭소자와,
    상기 공통 노드와 저전압 단자 사이에 접속되고 상기 복수개의 클럭 펄스 중 다른 하나의 클럭 펄스에 의해 제어되어 상기 공통 노드에 저전압을 인가하는 제 2 반전 스위칭소자와,
    상기 고전압 단자와 상기 리세트 노드 사이에 접속되고 상기 공통 노드의 전압에 따라 제어되어 상기 고전압을 상기 리세트 노드에 공급하는 제 3 반전 스위칭소자와,
    상기 리세트 노드와 저전압 단자 사이에 접속되고, 상기 세트 노드의 전압에 따라 제어되어 상기 리세트 노드에 저전압을 인가하는 제 4 반전 스위칭소자와,
    상기 제 3 반전 스위칭소자의 게이트 전극과 상기 리세트 노드 사이에 연결되어 상기 리세트 노드로 고전압을 출력할 때 부트스트랩핑을 증강시켜 상기 공통 노드의 전압을 상승시키는 커패시터를 구비하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제 2 반전 스위칭소자를 제어하는 클럭 펄스는, 상기 세트 노드가 하이 논리 구간에 하이 논리 구간을 갖는 클럭 펄스임을 특징으로 하는 쉬프트 레지스터.
  6. 순차적으로 출력을 발생시키는 다수의 스테이지들을 포함하며;
    각 스테이지는 세트 노드에 공급된 전압을 반전시켜 리세트 노드에 공급하는 인버터회로를 구비하고,
    상기 인버터회로는,
    고전압 단자와 공통 노드 사이에 접속되어 고전압을 상기 공통 노드에 공급하는 제 1 반전 스위칭소자와,
    상기 공통 노드와 저전압 단자 사이에 접속되고 상기 해당 스테이지에서 출력된 스캔 펄스(Vout)에 의해 제어되어 상기 공통 노드에 저전압을 인가하는 제 2 반전 스위칭소자와,
    상기 고전압 단자와 상기 리세트 노드 사이에 접속되고 상기 공통 노드의 전압에 따라 제어되어 상기 고전압을 상기 리세트 노드에 공급하는 제 3 반전 스위칭소자와,
    상기 리세트 노드와 저전압 단자 사이에 접속되고, 상기 세트 노드의 전압에 따라 제어되어 상기 리세트 노드에 저전압을 인가하는 제 4 반전 스위칭소자와,
    상기 제 3 반전 스위칭소자의 게이트 전극과 상기 리세트 노드 사이에 연결되어 상기 리세트 노드로 고전압을 출력할 때 부트스트랩핑을 증강시켜 상기 공통 노드의 전압을 상승시키는 커패시터를 구비하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  7. 제 1, 2, 4 및 6 항 중 어느 한 항에 있어서,
    상기 커패시터는 상기 제 3 반전 스위칭소자의 게이트 전극과 소오스 전극 및 드레인 전극 사이의 기생 커패시터의 커패시턴스보다 더 큰 커패시턴스를 갖음을 특징으로 하는 쉬프트 레지스터.
  8. 제 1, 2, 4 및 6 항 중 어느 한 항에 있어서,
    상기 커패시터는 상기 세트 노드에 입력되는 전압의 천이 구간에서 상기 제 2 반전 스위칭소자를 통한 누설에 의한 상기 공통 노드의 전압 강하를 억제함을 특징으로 하는 쉬프트 레지스터.
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