CN108352837A - 半导体装置、电子构件及电子设备 - Google Patents

半导体装置、电子构件及电子设备 Download PDF

Info

Publication number
CN108352837A
CN108352837A CN201680065947.8A CN201680065947A CN108352837A CN 108352837 A CN108352837 A CN 108352837A CN 201680065947 A CN201680065947 A CN 201680065947A CN 108352837 A CN108352837 A CN 108352837A
Authority
CN
China
Prior art keywords
signal
circuit
transistor
configuration
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201680065947.8A
Other languages
English (en)
Inventor
上妻宗广
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN108352837A publication Critical patent/CN108352837A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/1774—Structural details of routing resources for global signals, e.g. clock, reset
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17792—Structural details for adapting physical parameters for operating speed

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

半导体装置包括具有保持配置数据且生成根据该配置数据的信号的功能的配置存储器、具有生成控制上下文切换的信号的功能的上下文发生器、具有根据配置存储器所生成的信号在第一模式或第二模式中工作的功能的时钟发生器以及PLD。时钟信号被输入到上下文发生器及时钟发生器。时钟发生器以第一模式将时钟信号输出到PLD，以第二模式停止向PLD输出时钟信号。

Description

半导体装置、电子构件及电子设备
技术领域
本发明的一个方式涉及一种半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。具体而言，作为本说明书等所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、照明装置、蓄电装置、存储装置、摄像装置、这些任何装置的工作方法以及这些任何装置的制造方法。
本说明书等中的半导体装置一般地是指通过利用半导体特性而能够工作的装置。晶体管、半导体电路为半导体装置的方式。存储装置、显示装置、摄像装置、电子设备有时包括半导体装置。
背景技术
可编程逻辑装置(PLD：Programmable Logic Device)包括多个可编程逻辑元件(PLE：Programmable Logic Element)及多个可编程开关元件(PSE：Programmable SwitchElement)。在PLD中，作为配置数据将各PLE的功能的数据及通过PSE连接PLE的数据存放在配置存储器中。也就是说，PLD作为配置数据储存其电路配置。
已提出了多上下文(Multi-Context)方式的可重配置器件(例如，非专利文献1)。在多上下文方式的可重配置器件中，通过将多组配置数据保存于PLD中并改变所使用的配置数据，而改变PLD的电路配置。表示电路配置的配置数据被称为上下文。此外，PLD的电路配置的切换被称为上下文切换。
[参考文献]
[非专利文献]
[非专利文献1]H.M.Waidyasooriya et al.，“Implementation of a PartiallyReconfigurable Multi-Context FPGA Based on Asynchronous Architecture”，IEICETRANSACTIONS on Electronics Vol.E92-C，pp.539-549，2009
发明内容
由于时钟频率越高相对于上下文切换所需要的时间的一个时钟的周期越短，所以在一个时钟期间内完成不了上下文切换。此时，PLD所包括的触发器的输出数据在进行上下文切换期间，或者在不包括于配置数据组中的不完全的电路配置中被处理。由此，生成使用者非预期的数据而不能正常进行上下文切换前后的数据传送。再者，在高电位输出信号及低电位输出信号被供应于同一节点的不完全的电路中，有可能产生贯通电流而增加功耗。
因此，本发明的一个方式的目的之一是提供一种即使提高时钟频率也可以正常进行上下文切换前后的数据传送的半导体装置。另一目的是提供一种能够抑制贯通电流的产生的半导体装置。
本发明的一个方式的另一目的是提供一种适合于高速工作的半导体装置。另一目的是提供一种可靠性高的半导体装置。另一目的是提供一种功耗得到降低的半导体装置。另一目的是提供一种具有关态电流(off-state current)小的晶体管的半导体装置。另一目的是提供一种能够在广温度范围下使用的半导体装置。
本发明的一个方式的另一目的是提供一种新颖的半导体装置及新颖的电子设备等。
注意，本发明的一个方式的目的不局限于上述列举的目的。上述列举的目的并不妨碍其他目的的存在。其他目的是上面没有提到而将在下面进行说明的目的。所属技术领域的普通技术人员将从说明书及附图等的记载中导出并可以抽出其他目的。本发明的一个方式实现上述列举的目的及其他目的中的至少一个。
本发明的一个方式是一种半导体装置，包括：配置存储器；第一电路；第二电路；以及第三电路。配置存储器保持配置数据。配置存储器生成对应于配置数据的第一信号。第一电路及第二电路被输入第二信号。第一电路生成第三信号及第四信号并将该第三信号及该第四信号输出到配置存储器及第三电路。第二电路根据第一信号在第一模式或第二模式中工作。在第一模式中，第二电路向第三电路输出第五信号，在第二模式中，第二电路停止向第三电路输出第五信号。第三电路具有可编程逻辑电路的功能。第二信号具有决定第一电路及第二电路的工作时序的时钟信号的功能。第三信号及第四信号具有用于上下文切换的信号的功能。第五信号具有决定第三电路的工作时序的时钟信号的功能。
第二电路也可以在第三信号的电位和第四信号的电位中的一个开始从低电位切换为高电位之后从第一模式切换为第二模式，然后停止一个时钟的第五信号的输出，以从第二模式切换为第一模式。
本发明的一个方式是一种半导体装置，包括：第一至第m配置存储器，m为2以上的整数；第一电路；第二电路；以及第三电路。第一至第m配置存储器都保持配置数据。第一至第m配置存储器生成分别对应于保持于对应配置存储器中的配置数据的第一至第m数据信号。第一电路及第二电路被输入第一信号。第一电路生成第二信号及第三信号并将该第二信号及该第三信号输出到第一至第m配置存储器及第三电路。第二电路根据第一至第m数据信号在第一模式或第二模式中工作。在第一模式中，第二电路向第三电路输出第四信号，在第二模式中，第二电路停止向第三电路输出第四信号。第三电路具有可编程逻辑电路的功能。第一信号具有决定第一电路及第二电路的工作时序的时钟信号的功能。第二信号及第三信号具有用于上下文切换的信号的功能。第四信号具有决定第三电路的工作时序的时钟信号的功能。
第二电路也可以在第二模式中从第一至第m数据信号生成2进制的整数数据。第二电路也可以在第二信号的电位和第三信号的电位中的一个开始从低电位切换为高电位之后，从第一模式切换为第二模式，并且在停止该整数的时钟数的第四信号的输出之后，从第二模式切换为第一模式。
第二电路也可以在第一至第m数据信号中的一个成为高电位时切换为第二模式。
本发明的另一个方式是一种电子构件，包括：本发明的一个方式的半导体装置；以及与该半导体装置电连接的引线。
本发明的另一个方式是一种电子设备，包括：本发明的一个方式的电子构件；以及显示装置、触控面板、麦克风、扬声器、操作键和框体中的至少一个。
本发明的一个方式可以提供一种即使提高时钟频率也可以正常进行上下文切换前后的数据传送的半导体装置或者能够抑制贯通电流的产生的半导体装置。
本发明的一个方式可以提供一种适合于高速工作的半导体装置、一种可靠性高的半导体装置、一种功耗得到降低的半导体装置、一种具有关态电流小的晶体管的半导体装置或者一种能够在广温度范围下使用的半导体装置。
本发明的一个方式可以提供一种新颖的半导体装置及新颖的电子设备等。
注意，本发明的一个方式的效果不局限于上述列举的效果。上述列举的效果并不妨碍其他效果的存在。其他效果是上面没有提到而将在下面进行说明的效果。所属技术领域的普通技术人员将从说明书及附图等的记载中导出并可以抽出其他效果。本发明的一个方式实现上述列举的效果及其他效果中的至少一个。因此，本发明的一个方式有时不具有上述列举的效果。
附图说明
图1A及图1B是都说明半导体装置的配置例子的方框图；
图2A及图2B是都说明半导体装置的配置例子的方框图；
图3是说明半导体装置的配置例子的电路图；
图4A及图4B是说明半导体装置的配置例子的电路图；
图5是说明半导体装置的配置例子的电路图；
图6是说明半导体装置的配置例子的电路图；
图7A及图7B是都说明半导体装置的配置例子的电路图；
图8是说明半导体装置的配置例子的电路图；
图9A及图9B是都说明半导体装置的配置例子的电路图；
图10A及图10B是说明半导体装置的配置例子的电路图；
图11是说明半导体装置的配置例子的电路图；
图12是说明半导体装置的配置例子的方框图；
图13A及图13B是都说明半导体装置的结构例子的时序图；
图14A是说明电子构件的制造方法例子的流程图，图14B是说明电子构件的配置例子的立体示意图；
图15A至图15F是说明电子设备的图。
具体实施方式
将参照附图对实施方式进行详细说明。但是，本发明不局限于以下的说明，所属技术领域的普通技术人员将很容易地理解一个事实就是，本发明的方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定于以下所示的实施方式的记载中。注意，在下面所说明的本发明的结构中，在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而有时省略其重复说明。有时，在不同的附图中适当地省略或改变相同构成要素的阴影线。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区或漏电极)与源极(源极端子、源区或源电极)之间具有沟道区，并且电流能够流过漏极、沟道区以及源极。
在此，因为源极和漏极根据晶体管的结构或工作条件等而更换，所以很难确定哪个是源极哪个是漏极。由此，根据情况或状态，可以互相调换词语“源极”和“漏极”。
在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于规定的连接关系如附图或文中所示的连接关系等，其他连接关系也包含于附图或文中。
这里，X和Y都为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜或层等)。
作为X与Y直接连接的情况的例子，可以举出在X与Y之间没有连接能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件或负载等)，并且X与Y没有通过能够电连接X与Y的元件连接的情况。
作为X与Y电连接的情况，例如可以在X与Y之间连接一个以上的能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件或负载等)。另外，开关被控制为开启或关闭。换言之，通过使开关处于导通状态或非导通状态(开启状态或关闭状态)来决定是否使电流流过。或者，开关具有选择并切换电流路径的功能。另外，X与Y电连接的情况包括X与Y直接连接的情况。
作为X与Y在功能上连接的情况，例如可以在X与Y之间连接一个以上的能够在功能上连接X与Y的电路(例如，反相器、NAND电路、NOR电路等逻辑电路；DA转换电路、AD转换电路、伽马校正电路等信号转换电路；电源电路(升压电路、降压电路等)、改变信号的电平的电平转移电路等电平转换电路；电压源；电流源；切换电路；能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等放大电路；信号生成电路；存储电路；控制电路等)。例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，X与Y在功能上也是连接着的。另外，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。
另外，当明确地记载为“X与Y电连接”时，在本说明书等中意味着如下情况：X与Y电连接(即，以中间夹有其他元件或其他电路的方式连接X与Y)；X与Y在功能上连接(即，以中间夹有其他电路的方式在功能上连接X与Y)；X与Y直接连接(即，以中间不夹有其他元件或其他电路的方式连接X与Y)。即，在本说明书等中，词语“电连接”大致与词语“连接”相同。
例如，在晶体管的源极(或第一端子等)通过(没有通过)Z1与X电连接，晶体管的漏极(或第二端子等)通过(或没有通过)Z2与Y电连接的情况下或者在晶体管的源极(或第一端子等)与Z1的一部分直接连接，Z1的另一部分与X直接连接，晶体管的漏极(或第二端子等)与Z2的一部分直接连接，Z2的另一部分与Y直接连接的情况下，可以使用如下任何表现。
作为该表现的例子，可以表示为“X、Y、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”，“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”，“X通过晶体管的源极(或第一端子等)及漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y设置为依次连接”。通过使用与这种例子相同的表现规定电路配置中的连接顺序，可以彼此区别晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。
作为该表现的其他例子，可以表示为“晶体管的源极(或第一端子等)至少经过第一连接路径与X电连接，所述第一连接路径不具有第二连接路径，所述第二连接路径是晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)之间的路径，Z1在所述第一连接路径上，晶体管的漏极(或第二端子等)至少经过第三连接路径与Y电连接，所述第三连接路径不具有所述第二连接路径，Z2在所述第三连接路径上”，“晶体管的源极(或第一端子等)至少经过第一连接路径，通过Z1与X电连接，所述第一连接路径不具有第二连接路径，所述第二连接路径具有通过晶体管的连接路径，晶体管的漏极(或第二端子等)至少经过第三连接路径，通过Z2与Y电连接，所述第三连接路径不具有所述第二连接路径”。或者，作为该表现的另一个例子，也可以表示为“晶体管的源极(或第一端子等)至少在第一电路径上，通过Z1与X电连接，所述第一电路径不具有第二电路径，所述第二电路径是从晶体管的源极(或第一端子等)到晶体管的漏极(或第二端子等)的电路径，晶体管的漏极(或第二端子等)至少在第三电路径上，通过Z2与Y电连接，所述第三电路径不具有第四电路径，所述第四电路径是从晶体管的漏极(或第二端子等)到晶体管的源极(或第一端子等)的电路径”。通过使用与这种例子同样的表现规定电路配置中的连接路径，可以彼此区别晶体管的源极(或第一端子等)和漏极(或第二端子等)来决定技术范围。
注意，上述表现只是例子，不局限于该表现。在此，X、Y、Z1及Z2都为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜或层等)。
即使在电路图上独立的构成要素彼此电连接，也有一个构成要素兼有多个构成要素的功能的情况。例如，在布线的一部分被用作电极时，一个导电膜兼有布线和电极的功能。因此，本说明书中的“电连接”的范畴内包括这种一个导电膜兼有多个构成要素的功能的情况。
另外，一般而言，电位(电压)是相对的，其电平根据与基准电位之差决定。因此，在接地、GND等不必须局限于0V。例如，也能够以电路中的最低电位或大致中间电位为基准而定义接地或GND。在该情况下，以该电位为基准规定正电位及负电位。
实施方式1
在本实施方式中，将参照附图说明本发明的一个方式的半导体装置。
本发明的一个方式涉及包括控制器、由控制器控制的PLD的半导体装置。控制器具有对PLD供应时钟信号的功能。基于该时钟信号进行PLD的重配置等。注意，当PLD在进行重配置等期间被输入时钟信号时，例如PLD也可以提取异常数据而导致本发明的一个方式的半导体装置发生故障。本发明的一个方式的半导体装置进行时钟门控，因此可以抑制在重配置期间等PLD被输入时钟信号。由此，即使提高时钟频率，也可以使本发明的一个方式的半导体装置正常地工作并高速工作。
<半导体装置>
图1A是示出本发明的一个方式的半导体装置的配置例子的方框图。该半导体装置包括控制器10、由控制器10控制的PLD20。控制器10包括上下文发生器11、配置存储器12、时钟发生器13。PLD20例如包括可编程逻辑电路的PLE、控制PLE与本发明的一个方式的半导体装置所包括的外部端子之间的信号的输入输出的输入/输出电路等。此外，PLD20包括规定PLE之间的连接关系、输入/输出电路与PLE之间的连接关系等的PSE等。此外，PLD20所包括的PLE及PSE等都包括配置存储器。
方框图中的电路方框的位置关系是为了说明而指定的。即便在附图示出了使用不同的电路方框实现不同功能的情况时，实际上一个电路方框也可以实现不同功能。此外，附图中的电路方框的功能是为了说明而指定的。即便在附图示出了进行处理的一个电路方框时，实际上多个电路方框也可以设置为进行处理。
可以对上下文发生器11输入信号clk、信号resetb、信号config及信号contextin。可以对时钟发生器13输入信号clk及信号resetb。可以对PLD20输入信号resetb及信号config。
信号clk具有决定控制器10所包括的各电路的工作时序的时钟信号的功能。信号resetb具有本发明的一个方式的半导体装置所包括的电路的触发器的复位信号的功能。将在后面说明详细内容。信号config具有示出配置工作状态的信号的功能。信号contextin具有设定上下文的状态的信号的功能。
上下文发生器11具有生成上下文切换所需要的信号context[0]至信号context[n-1](n为2以上的整数)并将该信号输出到配置存储器12及PLD20所包括的配置存储器的功能。此外，上下文发生器11具有生成时钟发生器13的工作所需要的各种信号的功能。将在后面说明详细内容。配置存储器12具有保持配置数据并根据被保持的配置数据生成信号mout的功能。
时钟发生器13具有如下功能，根据从上下文发生器11生成的时钟发生器13的工作所需要的各种信号的逻辑及从配置存储器12生成的信号mout的逻辑来控制是否对PLD20输出具有时钟信号的功能的信号gclk或停止输出。例如，在信号mout的电位为H电平时，在上下文切换开始后，能够进行一个时钟的时钟门控，在信号mout的电位为L电平时，不能够进行时钟门控。
当在本说明书中使用的相同符号需要彼此区别时，有时对符号附加[0]、[1]、[n]等用来识别的标志。例如，为了彼此区别多个信号context，使用[0]、[n-1]等的标志。
在本说明书中，H电平和L电平分别表示高电位和低电位。L电平例如可以是接地电位。
例如，在信号resetb的电位为H电平时，可以解除本发明的一个方式的半导体装置所包括的电路的触发器的复位状态，由此可以根据信号clk或信号gclk的逻辑进行数据的设置。另一方面，在信号resetb的电位为L电平时，可以使本发明的一个方式的半导体装置所包括的电路的触发器处于复位状态而使其不能进行数据的设置。例如，可以使信号config在配置存储器12进行配置工作时具有H电平电位而在配置存储器12不进行配置工作时具有L电平电位。此外，信号mout、信号resetb及信号config的逻辑可以适当地被反转。
在图1A中控制器10包括一个配置存储器12，但是控制器10也可以如图1B所示地包括配置存储器12[0]至配置存储器12[m-1](m为2以上的整数)。在采用图1B所示的配置时，配置存储器12[0]至配置存储器12[m-1]具有分别生成信号mout[0]至信号mout[m-1]的功能。也就是说，配置存储器12具有生成m位的信号mout的功能。
在图1B所示的配置中，例如，时钟发生器13可以基于信号mout[0]至信号mout[m-1]的逻辑生成2进制的整数数据，以能够对PLD20进行对应于该整数的时钟数的时钟门控。例如，可以生成2进制的整数数据以具有信号mout[0]作为LSB(Least Significant Bit：最低有效位)以及信号mout[m-1]作为MSB(Most Significant Bit：最高有效位)。
例如，在信号mout[1]的电位为H电平而其他信号mout的所有电位都为L电平时，时钟发生器13可以进行两个时钟的时钟门控。例如，在信号mout[0]及信号mout[1]的电位为H电平而其他信号mout的所有电位都为L电平时，时钟发生器13可以进行三个时钟的时钟门控。例如，在信号mout[m-1]的电位为H电平而其他信号mout的所有电位都为L电平时，时钟发生器13可以进行2m-1个时钟的时钟门控。在信号mout[0]至信号mout[m-1]的所有电位都为H电平时，时钟发生器13可以进行2m-1个时钟的时钟门控。
例如，在信号mout[0]至信号mout[m-1]的所有电位都为L电平时，时钟发生器13可以不进行时钟门控。
在图1A或图1B所示的配置的半导体装置中，通过对PLD20进行时钟门控直到完成上下文切换，即使在高速时钟的工作中，也可以在PLD20中在上下文切换前后进行数据传送。详细内容将在后面进行说明。
本发明的一个方式的半导体装置可以具有图2A或图2B所示的配置。图2A及图2B是半导体装置的方框图，其中除了上下文发生器11所生成的信号context为信号context[0]及信号context[1]且PLD20包括PLE21以外分别与图1A及图1B所示的结构相同。
<控制器>
图3是示出图2A所示的控制器10的配置例子的电路图。控制器10如上所述包括上下文发生器11、配置存储器12、时钟发生器13。
上下文发生器11包括反相器31、反相器32、反相器33、反相器34、反相器35、触发器41、触发器42、AND电路51、AND电路52、AND电路53、AND电路54。时钟发生器13包括触发器43、XOR电路55、NAND电路56、AND电路57。
反相器31的输入端子与触发器41的时钟输入端子及AND电路57的第一输入端子电连接。反相器31的输出端子与触发器42的时钟输入端子及触发器43的时钟输入端子电连接。
反相器32的输入端子与触发器41的数据输出端子及触发器42的数据输入端子电连接。反相器32的输出端子与反相器33的输入端子及AND电路53的第二输入端子电连接。
反相器33的输出端子与AND电路51的第二输入端子电连接。
反相器34的输入端子与触发器42的数据输出端子、触发器43的数据输入端子、AND电路52的第一输入端子及XOR电路55的第二输入端子电连接。反相器34的输出端子与AND电路54的第一输入端子电连接。
反相器35的输出端子与AND电路51的第一输入端子及AND电路53的第一输入端子电连接。
触发器43的数据输出端子与XOR电路55的第一输入端子电连接。
AND电路51的输出端子与AND电路52的第二输入端子电连接。AND电路53的输出端子与AND电路54的第二输入端子电连接。
NAND电路56的第一输入端子与配置存储器12电连接。NAND电路56的第二输入端子与XOR电路55的输出端子电连接。NAND电路56的输出端子与AND电路57的第二输入端子电连接。
可以将信号clk输入到触发器41的时钟输入端子及AND电路57的第一输入端子。可以将信号resetb输入到触发器41、触发器42及触发器43的复位输入端子。可以将信号config输入到反相器35的输入端子。可以将信号contextin输入到触发器41的数据输入端子。
反相器31具有生成信号clk的反转信号的功能。
触发器41具有从信号contextin生成与信号clk的上升同步的数据输出信号的功能。例如，在信号contextin的电位为H电平时，在信号clk上升时触发器41生成具有H电平电位的数据输出信号。
触发器42具有从触发器41所生成的数据输出信号生成与信号clk的下降同步的数据输出信号的功能。例如，在从触发器41生成具有H电平电位的数据输出信号时，在信号clk下降时触发器42生成具有H电平电位的数据输出信号。
由反相器32、反相器34、反相器35、AND电路53及AND电路54构成的电路具有生成信号context[0]的功能。由反相器32、反相器33、反相器35、AND电路51及AND电路52构成的电路具有生成信号context[1]的功能。此外，在双方的电路中，以触发器41的数据输出信号、触发器42的数据输出信号及信号config为输入信号。
触发器43具有从触发器42所生成的数据输出信号生成与信号clk的下降同步的数据输出信号的功能。由此，触发器43所生成的数据输出信号的逻辑比触发器42所生成的数据输出信号的逻辑变化晚一个时钟发生变化。
XOR电路55具有如下功能：在从触发器42生成的数据输出信号的逻辑与从触发器43生成的数据输出信号的逻辑不同时，输出具有H电平电位的信号；在数据输出信号的逻辑相等时，输出具有L电平电位的信号。由于在从触发器42生成的数据输出信号的逻辑变化的同时发生上下文切换，所以XOR电路55在发生上下文切换的瞬间，输出具有H电平电位的信号，在下一个信号clk下降时输出具有L电平电位的信号。也就是说，通过XOR电路55可以在上下文切换的时序取得脉冲信号。
NAND电路56具有生成对PLD20进行时钟门控的控制信号的功能。例如，在信号mout的电位为H电平且从XOR电路55输出的信号的电位为H电平时，能够对PLD20进行时钟门控，而在上述以外的情况下不能够进行时钟门控。
AND电路57具有如下功能：在从NAND电路56输出具有H电平电位的信号时，生成与信号clk的逻辑对应的逻辑的信号gclk，在从NAND电路56输出具有L电平电位的信号时，生成固定为L电平电位的信号gclk。
图4A是示出图2B所示的控制器10的配置例子的电路图。
图4A所示的配置的控制器10的与图3所示的配置的控制器10不同之处在于包括时钟门控控制电路60而代替NAND电路56以及包括配置存储器12[0]至配置存储器12[m-1]。
在从XOR电路55的输出端子输出的信号为信号sp时，可以对时钟门控控制电路60输入信号clk、信号mout[0]至信号mout[m-1]及信号sp。
时钟门控控制电路60具有输出控制对PLD20进行时钟门控的信号en的功能。例如，基于信号mout[0]至信号mout[m-1]的逻辑规定对PLD20进行时钟门控的期间的时钟数，对应于该时钟数输出具有L电平电位的信号en。由于信号en输入到AND电路57的第二输入端子，所以在时钟门控控制电路60输出具有L电平电位的信号en的期间，与信号clk的逻辑无关，信号gclk的电位为L电平。另一方面，在时钟门控控制电路60输出具有H电平电位的信号en的期间，信号gclk的逻辑对应于信号clk的逻辑。也就是说，在信号en的电位为L电平的期间，可以对PLD20进行时钟门控。
如上所述，信号en具有时钟门控用使能信号的功能。
注意，信号en的逻辑也可以反转。也就是说，时钟发生器13也可以具有在信号en的电位为H电平时可以对PLD20进行时钟门控的配置。
图4B是图4A所示的时钟门控控制电路60的配置例子。时钟门控控制电路60包括计数电路61、比较器62。
可以对计数电路61输入信号clk及信号sp，并且可以对比较器62输入信号mout[0]至信号mout[m-1]。
计数电路61具有对信号clk的时钟脉冲进行计数并输出k位(k为2以上的整数)的信号的功能。比较器62具有对基于从计数电路61输出的k位的信号的逻辑的2进制值与基于m位的信号mout的逻辑的2进制值彼此进行比较并输出对应于比较结果决定的逻辑的信号en的功能。此外，m位的信号mout的数据的数值范围可以通过执行四则运算由内部逻辑控制。
在此，对时钟门控控制电路60的工作进行说明。在信号sp的电位为H电平时，计数电路61所包括的寄存器被初始化。由此，从计数电路61输出的k位的信号的电位都成为L电平。因此，信号en的电位成为L电平而开始对PLD20进行时钟门控。
接着，计数电路61与信号clk的上升或下降同步地开始计数。在计数开始以后，比较器62对基于从计数电路61输出的k位的信号的逻辑的2进制值与基于m位的信号mout的逻辑的2进制值进行比较，在从计数电路61输出的值为信号mout的值以上时，输出具有H电平电位的信号en。由此，结束对PLD20进行的时钟门控。
以上是时钟门控控制电路60的工作。此外，在时钟门控结束之后，例如，计数电路61在计到满计数(fullcount)之后，在保持计数值的状态下停止其工作。词语“满计数”是指从计数电路61输出的k位的信号的电位都成为H电平。
此外，图3、图4A及图4B所示的电路配置只是例子，只要能够实现本发明的一个方式就可以采用其他任何配置。例如，也可以将图3所示的AND电路51、AND电路52、AND电路53、AND电路54、NAND电路56及AND电路57如图5所示地分别换成电路71、电路72、电路73、电路74、电路76及电路77。此外，例如也可以将图4A所示的AND电路51至AND电路54及AND电路57如图6所示地分别换成电路71至电路74及电路77。
<PLE>
图7A是示出图2A及图2B所示的PLE21的配置例子的电路图。PLE21包括查找表80、触发器83、多路复用器84。查找表80包括配置存储器81[0]至配置存储器81[16]。图7B示出图7A所示的查找表的配置例子。
查找表80与触发器83的数据输入端子及多路复用器84的第一输入端子电连接。配置存储器81[16]与多路复用器84的选择信号输入端子电连接。触发器83的数据输出端子与多路复用器84的第二输入端子电连接。
可以对查找表80输入信号in[0]至信号in[3]。可以对配置存储器81[0]至配置存储器81[16]输入信号context[0]及信号context[1]。可以对触发器83的时钟输入端子输入信号gclk。可以对触发器83的复位输入端子输入信号resetb。
查找表80如图7B所示具有根据信号in[0]至信号in[3]的逻辑输出配置存储器81[0]至配置存储器81[15]中的一个的输出信号的功能。与配置存储器12同样地，配置存储器81[0]至配置存储器81[16]都具有保持配置数据且根据被保持的配置数据生成信号的功能。触发器83具有根据信号gclk的逻辑将来自查找表80的输出信号保持或输出到多路复用器84的第二输入端子的功能。多路复用器84具有根据从配置存储器81[16]输出的信号的逻辑输出对应于从查找表80输出的信号的逻辑和从触发器83的数据输出端子输出的信号中的一个的逻辑的逻辑信号作为信号out的功能。
在此查找表80为4输入查找表，但是本发明的一个方式不局限于此。例如，查找表80既可以为6输入查找表，又可以为p输入查找表(p为2以上的整数)。
<配置存储器>
图8是示出图2A及图2B所示的配置存储器12以及图7A及图7B所示的配置存储器81的每一个的配置例子的电路图。配置存储器12及配置存储器81都包括存储单元91[0]、存储单元91[1]、晶体管92[0]、晶体管92[1]、晶体管93、布线94。
图8示出晶体管92[0]、晶体管92[1]及晶体管93都是n沟道型晶体管的例子，但是本发明的一个方式不局限于此，部分晶体管或所有晶体管也可以是p沟道型晶体管。
在本说明书中，有时将n沟道型晶体管称为n-ch型晶体管并将p沟道型晶体管称为p-ch型晶体管。
存储单元91[0]与晶体管92[0]的源极和漏极中的一个电连接。存储单元91[1]与晶体管92[1]的源极和漏极中的一个电连接。晶体管92[0]的源极和漏极中的另一个与晶体管92[1]的源极和漏极中的另一个及晶体管93的源极和漏极中的一个电连接。晶体管93的源极和漏极中的另一个与布线94电连接。
可以将信号data输入到存储单元91[0]及存储单元91[1]。可以将信号word[0]输入到存储单元91[0]。可以将信号word[1]输入到存储单元91[1]。可以将信号context[0]输入到晶体管92[0]的栅极。可以将信号context[1]输入到晶体管92[1]的栅极。可以将信号config输入到晶体管93的栅极。
存储单元91[0]及存储单元91[1]都具有保持配置数据的功能。晶体管92[0]具有如下功能，基于信号context[0]的电位决定是否将基于保持在存储单元91[0]中的配置数据的数据作为信号mout输出到配置存储器12及配置存储器81的外部。晶体管92[1]具有如下功能，基于信号context[1]的电位决定是否将基于保持在存储单元91[1]中的配置数据的数据作为信号mout输出到配置存储器12及配置存储器81的外部。
也就是说，在信号context[0]的电位为H电平时，例如，在保持在存储单元91[0]中的配置数据的电位为H电平时，信号mout的电位成为H电平，在保持在存储单元91[0]中的配置数据的电位为L电平时，信号mout的电位成为L电平。此外，在信号context[1]的电位为H电平时，例如，在保持在存储单元91[1]中的配置数据的电位为H电平时，信号mout的电位成为H电平，在保持在存储单元91[1]中的配置数据的电位为L电平时，信号mout的电位成为L电平。
注意，信号context[0]及信号context[1]的逻辑可以适当地反转。此外，配置存储器12及配置存储器81都可以具有如下配置：例如在保持在存储单元91[0]中的配置数据的电位为H电平时，信号mout的电位成为L电平，在保持在存储单元91[0]中的配置数据的电位为L电平时，信号mout的电位成为H电平。此外，例如可以采用如下配置：在保持在存储单元91[1]中的配置数据的电位为H电平时，信号mout的电位成为L电平，在保持在存储单元91[1]中的配置数据的电位为L电平时，信号mout的电位成为H电平。
信号data具有将配置数据供应给存储单元91[0]及存储单元91[1]的功能。信号word[0]具有控制对存储单元91[0]写入配置数据的写入控制信号的功能。信号word[1]具有对存储单元91[1]写入配置数据的写入控制信号的功能。
晶体管93具有在配置工作的期间使信号mout的电位固定为布线94的电位的功能。此外，例如可以对布线94施加L电平电位。
例如，如图9A所示，图8所示的存储单元91[0]可以包括晶体管95[0]及锁存电路96[0]，图8所示的存储单元91[1]可以包括晶体管95[1]及锁存电路96[1]。此外，如图9B所示，也可以采用将使信号data的逻辑反转来得到的数据(互补数据)的信号dataB供应给锁存电路96[0]及锁存电路96[1]的配置。在此情况下，信号dataB通过晶体管97[0]供应给锁存电路96[0]，且通过晶体管97[1]供应给锁存电路96[1]。
如图10A所示，也可以具有如下配置：存储单元91[0]包括晶体管95[0]、锁存电路98[0]、MRAM99[0](Magnetoresistive Random Access Memory：磁性随机存取存储器)及布线100[0]，存储单元91[1]包括晶体管95[1]、锁存电路98[1]、MRAM99[1]及布线100[1]。此外，如图10B所示，也可以具有如下配置：锁存电路98[0]与MRAM99[0]通过晶体管101[0]连接，锁存电路98[1]与MRAM99[1]通过晶体管101[1]连接。
注意，在图10A或图10B所示的配置的存储单元91[0]及存储单元91[1]中，也可以不设置锁存电路98[0]及锁存电路98[1]。
图8所示的存储单元91[0]及存储单元91[1]可以具有图11所示的配置。图11所示的存储单元91[0]包括晶体管95A[0]、晶体管95B[0]、电容器102A[0]、电容器102B[0]、布线103A[0]、布线103B[0]、晶体管104A[0]、晶体管104B[0]、布线105A[0]、布线105B[0]。存储单元91[1]包括晶体管95A[1]、晶体管95B[1]、电容器102A[1]、电容器102B[1]、布线103A[1]、布线103B[1]、晶体管104A[1]、晶体管104B[1]、布线105A[1]、布线105B[1]。
这里示出晶体管95A[0]、晶体管95B[0]、晶体管95A[1]、晶体管95B[1]、晶体管104A[0]、晶体管104B[0]、晶体管104A[1]及晶体管104B[1]都是n-ch型晶体管的例子，但是本发明的一个方式不局限于此，部分晶体管或所有晶体管也可以是p-ch型晶体管。
晶体管95A[0]的源极和漏极中的一个与电容器102A[0]的一个端子及晶体管104A[0]的栅极电连接。晶体管95B[0]的源极和漏极中的一个与电容器102B[0]的一个端子及晶体管104B[0]的栅极电连接。电容器102A[0]的另一个端子与布线103A[0]电连接。电容器102B[0]的另一个端子与布线103B[0]电连接。
晶体管104A[0]的源极和漏极中的一个与晶体管92[0]的源极和漏极中的一个及晶体管104B[0]的源极和漏极中的一个电连接。晶体管104A[0]的源极和漏极中的另一个与布线105A[0]电连接。晶体管104B[0]的源极和漏极中的另一个与布线105B[0]电连接。
晶体管95A[1]的源极和漏极中的一个与电容器102A[1]的一个端子及晶体管104A[1]的栅极电连接。晶体管95B[1]的源极和漏极中的一个与电容器102B[1]的一个端子及晶体管104B[1]的栅极电连接。电容器102A[1]的另一个端子与布线103A[1]电连接。电容器102B[1]的另一个端子与布线103B[1]电连接。
晶体管104A[1]的源极和漏极中的一个与晶体管92[1]的源极和漏极中的一个及晶体管104B[1]的源极和漏极中的一个电连接。晶体管104A[1]的源极和漏极中的另一个与布线105A[1]电连接。晶体管104B[1]的源极和漏极中的另一个与布线105B[1]电连接。
布线103A[0]、布线103B[0]、布线103A[1]及布线103B[1]的电位例如可以为L电平。此外，对布线105A[0]及布线105B[0]施加相反的逻辑电平的电位，对布线105A[1]及布线105B[1]施加相反的逻辑电平的电位。例如，在布线105A[0]的电位为H电平时，布线105B[0]的电位为L电平。此外，例如在布线105A[1]的电位为H电平时，布线105B[1]的电位为L电平。
可以将信号data输入到晶体管95A[0]的源极和漏极中的另一个、晶体管95B[0]的源极和漏极中的另一个、晶体管95A[1]的源极和漏极中的另一个及晶体管95B[1]的源极和漏极中的另一个。可以将信号wordA[0]输入到晶体管95A[0]的栅极。可以将信号wordB[0]输入到晶体管95B[0]的栅极。可以将信号wordA[1]输入到晶体管95A[1]的栅极。可以将信号wordB[1]输入到晶体管95B[1]的栅极。
注意，可以对图11所示的配置的存储单元91[0]输入两种信号word[0]。此外，可以对图11所示的配置的存储单元91[1]输入两种信号word[1]。将两种信号word[0]表示为信号wordA[0]及信号wordB[0]，将两种信号word[1]表示为信号wordA[1]及信号wordB[1]。
晶体管95A[0]具有控制将配置数据写入到电容器102A[0]的功能。晶体管95B[0]具有控制将配置数据写入到电容器102B[0]的功能。晶体管95A[1]具有控制将配置数据写入到电容器102A[1]的功能。晶体管95B[1]具有控制将配置数据写入到电容器102B[1]的功能。
电容器102A[0]、电容器102B[0]、电容器102A[1]及电容器102B[1]都具有保持配置数据的功能。晶体管104A[0]具有使保持在电容器102A[0]中的配置数据放大的功能。晶体管104B[0]具有使保持在电容器102B[0]中的配置数据放大的功能。晶体管104A[1]具有使保持在电容器102A[1]中的配置数据放大的功能。晶体管104B[1]具有使保持在电容器102B[1]中的配置数据放大的功能。
接着，将对图11所示的配置的存储单元91[0]及存储单元91[1]中的配置数据的保持及读出的步骤进行说明。此外，将布线105A[0]及布线105A[1]的电位设定为H电平，将布线105B[0]及布线105B[1]的电位设定为L电平。
为了在存储单元91[0]中保持具有H电平电位的配置数据，信号data及信号wordA[0]的电位为H电平。由此，在电容器102A[0]中保持电荷，对晶体管104A[0]的栅极施加H电平电位。因此，晶体管104A[0]导通。由于布线105A[0]的电位为H电平，所以在信号context[0]的电位成为H电平而晶体管92[0]导通时，具有H电平电位的信号作为信号mout输出。
为了在存储单元91[0]中保持具有L电平电位的配置数据，将信号data及信号wordB[0]的电位设定为H电平。由此，在电容器102B[0]中保持电荷，对晶体管104B[0]的栅极施加H电平电位。因此，晶体管104B[0]导通。由于布线105B[0]的电位为L电平，在信号context[0]的电位成为H电平而晶体管92[0]导通时，具有L电平电位的信号作为信号mout输出。
为了在存储单元91[1]中保持具有H电平电位的配置数据，将信号data及信号wordA[1]的电位设定为H电平。为了在存储单元91[1]中保持具有L电平电位的配置数据，将信号data及信号wordB[1]的电位设定为H电平。
在图11所示的配置的存储单元91[0]中，通过降低晶体管95A[0]的关态电流，可以使写入在电容器102A[0]中的电荷的保持时间延长，并且通过降低晶体管95B[0]的关态电流，可以使写入在电容器102B[0]中的电荷的保持时间延长。此外，通过降低晶体管95A[1]的关态电流，可以使写入在电容器102A[1]中的电荷的保持时间延长，并且通过降低晶体管95B[1]的关态电流，可以使写入在电容器102B[1]中的电荷的保持时间延长。这里，关态电流是在晶体管处于关闭状态时流在源极和漏极之间的电流。当晶体管是n-ch型晶体管时，例如，在阈值电压为0V至2V左右时，可以将栅极的电压相对源极及漏极的电压为负电压时流过源极与漏极之间的电流称为关态电流。关态电流极小是指例如每沟道宽度1μm的关态电流为100zA(仄普托安培)以下。由于关态电流越小越好，所以该标准化关态电流优选为10zA/μm以下或1zA/μm以下，更优选为10yA/μm(幺科托安培)以下。注意，1zA为1×10-21A，1yA为1×10-24A。
为了得到上述极小的关态电流，使用带隙较宽的半导体形成晶体管的沟道形成区域。作为上述半导体，例如可以举出氧化物半导体。由于氧化物半导体的带隙为3.0eV以上，因此活性层或活性区由氧化物半导体形成的晶体管(OS晶体管)的因热激发所引起的泄漏电流较小，并且关态电流极小。OS晶体管的沟道形成区域优选使用包含铟(In)及锌(Zn)中的至少一个的氧化物半导体形成。这种氧化物半导体的典型例子为In-M-Zn氧化物(元素M例如为Al、Ga、Y或Sn)。通过减少用作电子给体的水分或氢等杂质且还减少氧空位，能够得到i型(本征半导体)或无限趋近于i型的氧化物半导体。在此，将上述氧化物半导体可以称为高纯度化了的氧化物半导体。通过使用高纯度化了的氧化物半导体，能够将以沟道宽度标准化的OS晶体管的关态电流降低到几yA/μm至几zA/μm左右。
此外，OS晶体管的关态电流特性的温度依赖性比活性层或活性区域使用硅形成的晶体管(以下，将这种晶体管称为Si晶体管)小。因此，即使在高温(例如，100℃以上)下，OS晶体管的标准化关态电流也可以为100zA以下。因此，通过对晶体管95A[0]应用OS晶体管，即使在高温环境下也可以长时间保持写入在电容器102A[0]中的电荷，并且通过对晶体管95B[0]应用OS晶体管，即使在高温环境下也可以长时间保持写入在电容器102B[0]中的电荷。此外，通过对晶体管95A[1]应用OS晶体管，即使在高温环境下也可以长时间保持写入在电容器102A[1]中的电荷，并且通过对晶体管95B[1]应用OS晶体管，即使在高温环境下也可以长时间保持写入在电容器102B[1]中的电荷。如上所述，即使在高温环境下也可以得到具有高可靠性的半导体装置。
注意，晶体管92[0]、晶体管92[1]、晶体管93、晶体管104A[0]、晶体管104B[0]、晶体管104A[1]及晶体管104B[1]可以是Si晶体管。Si晶体管具有其场效应迁移率比OS晶体管高的特性，因此可以增加流过晶体管92[0]、晶体管92[1]、晶体管93、晶体管104A[0]、晶体管104B[0]、晶体管104A[1]及晶体管104B[1]的电流量。由此，可以使本发明的一个方式的半导体装置的工作高速化。
或者，晶体管92[0]、晶体管92[1]、晶体管93、晶体管104A[0]、晶体管104B[0]、晶体管104A[1]及晶体管104B[1]可以是OS晶体管。也就是说，配置存储器12及配置存储器81所包括的晶体管也可以都是OS晶体管。
或者，可以使配置存储器12及配置存储器81所包括的部分晶体管为OS晶体管，其他晶体管为Si晶体管。
存储单元91[0]及存储单元91[1]的配置不局限于图9A和图9B、图10A和图10B以及图11所示的配置，例如也可以包括阻变式存储器(ReRAM：Resistance Random AccessMemory)或快闪存储器。
注意，图7A和图7B、图8、图9A和图9B、图10A和图10B以及图11所示的电路配置只是例子而已，只要可以实现本发明的一个方式就可以采用其他任何配置。
<PLD>
图12是示出本发明的一个方式的半导体装置的配置例子的方框图。图12示出PLD20所包括的电路间的连接关系。如上所述，本发明的一个方式的半导体装置包括控制器10、PLD20，控制器10包括上下文发生器11、配置存储器12、时钟发生器13。
PLD20除了PLE21以外还包括输入/输出电路110、PSE120、列驱动器131及行驱动器132。此外，PSE120都可以包括具有与配置存储器12及配置存储器81的配置相同的配置的配置存储器。
输入/输出电路110都具有控制本发明的一个方式的半导体装置所包括的外部端子与PLE21之间的信号的输入输出的功能。PSE120都具有规定PLE21之间的连接关系、PLE21与输入/输出电路110之间的连接关系等的功能。列驱动器131具有生成信号data的功能。行驱动器132具有生成信号word[0]及信号word[1]的功能。
在图12的例子中，配置10个PLE21构成逻辑阵列LAa，配置其他10个PLE21构成逻辑阵列LAb。此外，配置10个输入/输出电路110构成输入/输出阵列IOAa，配置其他10个输入/输出电路110构成输入/输出阵列IOAb。此外，PSE120配置为矩阵状构成开关阵列SWAa、开关阵列SWAb及开关阵列SWAc。
在本说明书中，将逻辑阵列LAa所包括的10个PLE21记载为PLE21_00至PLE21_09，将逻辑阵列LAb所包括的10个PLE21记载为PLE21_10至PLE21_19，将输入/输出阵列IOAa所包括的10个输入/输出电路110记载为输入/输出电路110_00至输入/输出电路110_09，将输入/输出阵列IOAb所包括的10个输入/输出电路110记载为输入/输出电路110_10至输入/输出电路110_19。
在图12中，有时将PLE21_00至PLE21_19记载为“PLE00”至“PLE19”，将输入/输出电路110_00至输入/输出电路110_19记载为“IO00”至“IO19”。此外，图12所示的PSE120中的记载表示其功能。例如，“PLE0*to IO00”示出PSE120配置在输入/输出电路110_00的输入节点与PLE21_00至PLE21_09的输出节点之间。
此外，输入/输出电路110_00至输入/输出电路110_19分别与外部端子电连接。输入/输出阵列IOAa及输入/输出阵列IOAb具有控制本发明的一个方式的半导体装置所包括的外部端子与逻辑阵列LAa及逻辑阵列LAb之间的信号的输入输出的功能。
图1A和图1B、图2A和图2B、图3、图4A和图4B、图5、图6、图7A和图7B、图8、图9A和图9B、图10A和图10B、图11以及图12所示的配置可以自由地彼此组合。
<工作例子>
将使用图13A所示的时序图说明具有图2A所示的配置的半导体装置的工作例子，将使用图13B所示的时序图说明具有图2B所示的配置的半导体装置的工作例子。
图13A及图13B所示的时序图示出信号clk、信号resetb、信号config、信号contextin、信号mout、信号context[0]、信号context[1]及信号gclk的电位，并且示出PLD20的配置状态。
在信号context[0]的电位为H电平时，PLD20的配置例如对应于保持在配置存储器81等所包括的存储单元91[0]中的配置数据。将该配置的PLD20以PLD20_0表示。在信号context[1]的电位为H电平时，PLD20的配置对应于保持在配置存储器81等所包括的存储单元91[1]中的配置数据。将该配置的PLD20以PLD20_1表示。
在图13A及图13B中，信号gclk除了时钟门控的情况以外与信号clk同时变化。然而，实际上存在因如门延迟或RC延迟等传达延迟而产生的时间间隔。
首先，使用图13A所示的时序图说明图2A所示的配置的半导体装置的工作。在时刻T0之前，配置存储器12进行配置工作，信号config的电位为H电平。此外，信号resetb、信号contextin、信号mout、信号context[0]及信号context[1]的电位为L电平。
在PLD20中，决定电路配置的电位固定为初始值。例如，在PLD20所包括的PLE21都具有图7A所示的配置时，从信号in[0]至信号in[3]的电位及从配置存储器81[0]至配置存储器81[15]输出的信号的电位都为L电平。有时将PLD20的这状态称为初始状态。
在时刻T0，配置存储器12结束配置工作，与信号clk的上升同步地使信号config的电位成为L电平。然后，从配置存储器12输出的信号mout的电位成为对应于保持在图8所示的存储单元91[0]中的配置数据的电位。这里，信号mout的电位为H电平。
在时刻T1，与信号clk的上升同步地使信号resetb的电位成为H电平。由此，解除本发明的一个方式的半导体装置所包括的电路的触发器的复位状态。
在时刻T2，与信号clk的下降同步地使信号context[0]的电位成为H电平。由此，上下文切换开始，从初始状态至PLD20_0的PLD20的配置的迁移开始。
在时刻T3，信号clk上升，但是信号gclk的电位保持L电平，因为图2A所示的时钟发生器13进行一个时钟的时钟门控。因此，直到信号clk再次上升为止，可以防止对于PLD20所包括的触发器的数据设置。在时刻T3，虽然从初始状态至PLD20_0的迁移未结束，但是由于在信号gclk再次上升时至PLD20_0的迁移结束，所以可以防止在上下文切换的期间在PLD20所包括的触发器中设置数据。因此，可以防止在PLD20所包括的触发器中设置异常数据。由此，可以正常地进行上下文切换前后的数据传送。
在时刻T4，将信号contextin的电位设定为H电平。信号contextin可以与信号clk非同步地控制。也就是说，例如不需要使信号contextin的电位在信号clk的上升的同时变为H电平。
在时刻T5，与信号clk的上升同步地使信号context[0]的电位成为L电平。并且，在信号clk下降的时刻T6，信号context[1]的电位成为H电平。由此，上下文切换开始，从PLD20_0至PLD20_1的PLD20的配置的迁移开始。
在时刻T7，信号clk上升，但是信号gclk的电位保持L电平，因为图2A所示的时钟发生器13进行一个时钟的时钟门控。因此，直到信号clk再次上升为止，可以防止对于PLD20所包括的触发器的数据设置。在时刻T7，虽然从PLD20_0至PLD20_1的迁移未结束，但是由于在信号gclk再次上升时至PLD20_1的迁移结束，所以可以防止在上下文切换的期间在PLD20所包括的触发器中设置数据。因此，可以防止在PLD20所包括的触发器中设置异常数据。因此，可以正常地进行上下文切换前后的数据传送。
注意，在时刻T0至时刻T7，在信号mout的电位为L电平时，图2A所示的时钟发生器13在时刻T3及时刻T7不进行时钟门控，由此信号gclk的电位成为与信号clk的电位相等的电位。除此以外，本发明的一个方式的半导体装置的工作与信号mout的电位为H电平时的工作相同。
接着，使用图13B所示的时序图说明具有图2B所示的配置的半导体装置的工作。在时刻T0之前，配置存储器12[0]至配置存储器12[m-1]进行配置工作，信号config的电位为H电平。此外，信号resetb、信号contextin、信号context[0]及信号context[1]的电位为L电平。再者，信号mout[0]至信号mout[m-1]的电位都为L电平。
在时刻T0，配置存储器12[0]至配置存储器12[m-1]结束配置工作，与信号clk的上升同步地使信号config的电位成为L电平。然后，信号mout[0]至信号mout[m-1]的电位成为对应于保持在配置存储器12[0]至配置存储器12[m-1]所包括的存储单元91[0]中的配置数据的电位。这里，信号mout[1]的电位为H电平，其他信号mout的电位都为L电平。
此外，在信号mout[0]为LSB且信号mout[m-1]为MSB时，将信号mout[0]至信号mout[m-1]的电位都为L电平的情况以10进制表示为“0”。另外，将信号mout[1]的电位为H电平且其他信号mout的电位都为L电平的情况以10进制表示为“2”。在图13B中，将信号mout[0]至信号mout[m-1]的电位都为L电平的情况表示为“0”，将信号mout[1]的电位为H电平且其他信号mout的电位都为L电平的情况表示为“2”。
在时刻T1，与信号clk的上升同步地使信号resetb的电位成为H电平。由此，解除本发明的一个方式的半导体装置所包括的电路的触发器的复位状态。
在时刻T2，与信号clk的下降同步地使信号context[0]的电位成为H电平。由此，上下文切换开始，从初始状态至PLD20_0的PLD20的配置的迁移开始。
在时刻T3，信号clk上升，但是信号gclk的电位保持L电平，因为图2B所示的时钟发生器13进行2时钟的时钟门控。因此，在时刻T3直到信号clk上升的两个时钟之后的信号clk为止，可以防止PLD20所包括的触发器的数据设置。在时刻T3，虽然从初始状态至PLD20_0的迁移未结束，但是由于在时钟门控结束后发生的信号gclk的上升时至PLD20_0的迁移结束，所以可以防止在上下文切换的期间在PLD20所包括的触发器中设置数据。因此，可以防止在PLD20所包括的触发器中设置异常数据。由此，可以正常地进行上下文切换前后的数据传送。
在时刻T4，将信号contextin的电位设定为H电平。信号contextin可以与信号clk非同步地控制。也就是说，例如不需要使信号contextin的电位在信号clk的上升的同时变为H电平。
在时刻T5，与信号clk的上升同步地使信号context[0]的电位成为L电平。并且，在信号clk下降的时刻T6，信号context[1]的电位成为H电平。由此，上下文切换开始，从PLD20_0至PLD20_1的PLD20的配置的迁移开始。
在时刻T7，信号clk上升，但是信号gclk的电位保持L电平，因为图2B所示的时钟发生器13进行2时钟的时钟门控。因此，在时刻T7直到信号clk上升的两个时钟之后的信号clk为止，可以防止PLD20所包括的触发器的数据设置。在时刻T7，虽然从PLD20_0至PLD20_1的迁移未结束，但是由于在时钟门控结束后发生的信号gclk的上升时至PLD20_1的迁移结束，所以可以防止在上下文切换的期间在PLD20所包括的触发器中设置数据。因此，可以防止在PLD20所包括的触发器中设置异常数据。由此，可以正常地进行上下文切换前后的数据传送。
如上所述，在本发明的一个方式的半导体装置中，即使提高时钟频率也可以正常进行上下文切换前后的数据传送。由此，可以使本发明的一个方式的半导体装置的工作高速化。此外，在本发明的一个方式的半导体装置中，由于可以防止在上下文切换的期间在PLD20所包括的触发器中设置数据，所以可以抑制该触发器中的贯通电流的产生。由此，可以降低本发明的一个方式的半导体装置的功耗。此外，由于可以防止在PLD20所包括的触发器中设置异常数据，所以可以提高本发明的一个方式的半导体装置的可靠性。
例如，在如图2B所示采用具有多个配置存储器12的配置时，可以对PLD20以两个时钟以上进行时钟门控。在此情况下，与只有一个配置存储器12的情况相比可以提高时钟频率，从而可以使本发明的一个方式的半导体装置的工作高速化。由于配置存储器12的个数越多能够对PLD20进行时钟门控的期间的时钟数越多，所以可以提高时钟频率，由此可以使本发明的一个方式的半导体装置的工作高速化。
注意，图13A及图13B所示的工作只是例子，只要能够实现本发明的一个方式就可以进行任何工作。例如，在图13A及图13B中，可以使与信号clk或信号gclk的上升同步地进行的工作与信号clk或信号gclk的下降同步地进行。此外，例如，在图13A及图13B中，也可以使与信号clk或信号gclk的下降同步地进行的工作与信号clk或信号gclk的上升同步地进行。
本实施方式可以与其他实施方式所记载的任何结构适当地组合而实施。
实施方式2
在本实施方式中，作为半导体装置的例子，将说明电子构件、摄像装置及具备电子构件的电子设备等。
图14A是示出电子构件的制造方法的一个例子的流程图。电子构件也被称为半导体封装、IC用封装或封装。作为电子构件，根据端子的方向或形状有各种规格和名称，所以将在本实施方式中说明电子构件的一个例子。
经过组装工序(后工序)，并且通过在印刷电路板上组合能够装卸的构件，完成由晶体管构成的半导体装置。后工序可以通过进行图14A所示的工序完成。具体而言，在前工序中完成元件衬底(S1)，之后进行将衬底分成多个芯片的切割(dicing)工序(S2)。在将衬底分成多个芯片之前使衬底薄膜化，以减少在前工序中产生的衬底的翘曲等，而减少构件的尺寸。
在芯片接合(die bonding)工序(S3)中，拾取芯片并将其安装并接合于引线框架上。在该芯片接合工序中，可以利用树脂或胶带接合芯片与引线框架。至于制造方法，选择适合于产品的方法，即可。在该芯片接合工序中，也可以在插入物(interposer)上安装芯片并进行接合。在引线键合(wire bonding)工序(S4)中，使引线框架的引线与芯片上的电极通过金属细线(wire)电连接。作为金属细线可以使用银线或金线。引线键合可以使用球键合(ball bonding)或楔键合(wedge bonding)。
以环氧树脂等对进行了引线键合的芯片进行密封该芯片的模塑(molding)工序(S5)。对引线框架的引线进行电镀。并且对引线进行切断并加工为预定的形状(S6)。通过电镀处理可以防止引线生锈，在之后工序将芯片安装于印刷电路板时容易进行焊接。对封装表面实施印字处理(打标)(S7)。通过检验工序(S8)完成电子构件(S9)。通过安装上述半导体装置，可以提供低功耗且小型的电子构件。
图14B示出电子构件的立体示意图。作为一个例子，图14B示出四侧引脚扁平封装(QFP：Quad Flat Package)。图14B所示的电子构件600包括引线601及电路部603。在电路部603中，形成有本发明的一个方式的半导体装置。电子构件600例如安装于印刷电路板602上。通过组合多个上述电子构件600并使其在印刷电路板602上彼此电连接，可以将其安装于电子设备中。完成的电路衬底604设置于各种电子设备等中。
本实施方式的电子构件能够用于各种广泛领域的电子设备：数字信号处理、软件无线电系统(software-defined radio systems)、航空电子系统(如通信系统、导航系统、自动驾驶系统(autopilot systems)、飞行管理系统等与航空有关的电子设备)、专用集成电路(ASIC：Application Specific Integrated Circuit)原型、医学图像处理、语音识别、加密、生物信息学(bioinformatics)、机械系统的模拟器及射电天文学中的射电望远镜等。通过本实施方式，可以降低电子构件的尺寸以及功耗。
作为电子设备的例子，可以举出显示装置、个人计算机及具备记录媒体的图像再现装置(读出如数字通用磁盘(DVD：Digital Versatile Disc)等记录媒体的图像数据并具有显示图像的显示器的装置)等。作为其他例子，可以举出移动电话、包括便携式的游戏机、便携式信息终端、电子书阅读器、视频摄像机和数码相机等相机、护目镜型显示装置(可穿戴显示装置)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机等。图15A至图15F示出这些电子设备的具体例子。
图15A所示的便携式游戏机700包括框体701、框体702、显示部703、显示部704、麦克风705、扬声器706、操作键707以及触屏笔708等。
图15B所示的便携式信息终端710包括框体711、框体712、显示部713、显示部714、连接部715及操作键716等。显示部713设置在框体711中，显示部714设置在框体712中。框体711与框体712通过连接部715彼此连接，框体711与框体712之间的角度可以通过连接部715改变。由此，通过改变由连接部715连接的框体711和框体712之间的角度，也可以进行显示部713所显示的图像的方向的改变或图像的显示和非显示的切换。作为显示部713及/或显示部714也可以使用设置有触摸传感器的显示装置。
图15C所示的个人计算机720包括框体721、显示部722、键盘723及指向装置724等。
作为家庭用电器产品的一个例子，图15D示出电冷藏冷冻箱。电冷藏冷冻箱730包括框体731、冷藏室门732及冷冻室门733等。
图15E所示的视频摄像机740包括框体741、框体742、显示部743、操作键744、透镜745以及连接部746等。操作键744及透镜745设置在框体741中，显示部743设置在框体742中。框体741和框体742由连接部746彼此连接，由连接部746可以改变框体741和框体742之间的角度。通过改变框体742与框体741之间的角度，也可以进行显示部743所显示的图像的方向的改变或图像的显示和非显示的切换。
图15F所示的汽车750包括车体751、车轮752、仪表盘753及灯754等。汽车750既可以是以引擎为动力的汽车，又可以是电动汽车或混合动力汽车。
另外，只要具备本发明的一个方式的半导体装置，本发明的一个方式就不局限于上述所示的电子设备。
本实施方式可以与本说明书所示的其他任何实施方式适当地组合。
附图标记说明
10：控制器；11：上下文发生器；12：配置存储器；13：时钟发生器；20：PLD；21：PLE；31：反相器；32：反相器；33：反相器；34：反相器；35：反相器；41：触发器；42：触发器；43：触发器；51：AND电路；52：AND电路；53：AND电路；54：AND电路；55：XOR电路；56：NAND电路；57：AND电路；60：时钟门控控制电路；61：计数电路；62：比较器；71：电路；72：电路；73：电路；74：电路；76：电路；77：电路；80：查找表；81：配置存储器；83：触发器；84：多路复用器；91：存储单元；92：晶体管；93：晶体管；94：布线；95：晶体管；95A：晶体管；95B：晶体管；96：锁存电路；97：晶体管；98：锁存电路；99：MRAM；100：布线；101：晶体管；102A：电容器；102B：电容器；103A：布线；103B：布线；104A：晶体管；104B：晶体管；105A：布线；105B：布线；110：输入/输出电路；120：PSE；131：列驱动器；132：行驱动器；600：电子构件；601：引线；602：印刷电路板；603：电路部；604：电路衬底；700：便携式游戏机；701：框体；702：框体；703：显示部；704：显示部；705：麦克风；706：扬声器；707：操作键；708：触屏笔；710：便携式信息终端；711：框体；712：框体；713：显示部；714：显示部；715：连接部；716：操作键；720：个人计算机；721：框体；722：显示部；723：键盘；724：指向装置；730：电冷藏冷冻箱；731：框体；732：冷藏室门；733：冷冻室门；740：视频摄像机；741：框体；742：框体；743：显示部；744：操作键；745：透镜；746：连接部；750：汽车；751：车体；752：车轮；753：仪表盘；754：灯
本申请基于2015年11月13日提交到日本专利局的日本专利申请No.2015-222635，通过引用将其完整内容并入在此。

Claims (9)

1.一种半导体装置，包括：
配置存储器；
第一电路；
第二电路；以及
第三电路，
其中，所述配置存储器保持配置数据，
所述配置存储器生成对应于所述配置数据的第一信号，
所述第一电路及所述第二电路被输入第二信号，
所述第一电路生成第三信号及第四信号并将该第三信号及该第四信号输出到所述配置存储器及所述第三电路，
所述第二电路根据所述第一信号在第一模式或第二模式中工作，
所述第二电路在所述第一模式中向所述第三电路输出第五信号且在所述第二模式中停止向所述第三电路输出所述第五信号，
所述第三电路具有可编程逻辑电路的功能，
所述第二信号具有决定所述第一电路及所述第二电路的工作时序的时钟信号的功能，
所述第三信号及所述第四信号具有用于上下文切换的信号的功能，
并且，所述第五信号具有决定所述第三电路的工作时序的时钟信号的功能。
2.根据权利要求1所述的半导体装置，
其中所述第二电路在所述第三信号的电位和所述第四信号的电位中的一个开始从低电位切换为高电位之后从所述第一模式切换为所述第二模式，
并且所述第二电路在停止一个时钟的所述第五信号的输出之后从所述第二模式切换为所述第一模式。
3.一种半导体装置，包括：
第一至第m配置存储器，其中m为2以上的整数；
第一电路；
第二电路；以及
第三电路，
其中，所述第一至第m配置存储器都保持配置数据，
所述第一至第m配置存储器生成分别对应于保持于对应配置存储器中的所述配置数据的第一至第m数据信号，
所述第一电路及所述第二电路被输入第一信号，
所述第一电路生成第二信号及第三信号并将该第二信号及该第三信号输出到所述第一至第m配置存储器及所述第三电路，
所述第二电路根据所述第一至第m数据信号在第一模式或第二模式中工作，
所述第二电路在所述第一模式中向所述第三电路输出第四信号且在所述第二模式中停止向所述第三电路输出所述第四信号，
所述第三电路具有可编程逻辑电路的功能，
所述第一信号具有决定所述第一电路及所述第二电路的工作时序的时钟信号的功能，
所述第二信号及所述第三信号具有用于上下文切换的信号的功能，
并且，所述第四信号具有决定所述第三电路的工作时序的时钟信号的功能。
4.根据权利要求3所述的半导体装置，
其中所述第二电路在所述第二模式中从所述第一至第m数据信号生成2进制的整数数据，
所述第二电路在所述第二信号的电位和所述第三信号的电位中的一个开始从低电位切换为高电位之后，从所述第一模式切换为所述第二模式，
并且所述第二电路在停止所述整数的时钟数的所述第四信号的输出之后从所述第二模式切换为所述第一模式。
5.根据权利要求3所述的半导体装置，其中所述第二电路在所述第一至第m数据信号中的一个的电位成为高电位时切换为所述第二模式。
6.一种电子构件，包括：
权利要求1所述的半导体装置；以及
与所述半导体装置电连接的引线。
7.一种电子设备，包括：
权利要求6所述的电子构件；以及
显示装置、触控面板、麦克风、扬声器、操作键和框体中的一个。
8.一种电子构件，包括：
权利要求3所述的半导体装置；以及
与所述半导体装置电连接的引线。
9.一种电子设备，包括：
权利要求8所述的电子构件；以及
显示装置、触控面板、麦克风、扬声器、操作键和框体中的一个。
CN201680065947.8A 2015-11-13 2016-11-07 半导体装置、电子构件及电子设备 Pending CN108352837A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015222635 2015-11-13
JP2015-222635 2015-11-13
PCT/IB2016/056671 WO2017081591A1 (en) 2015-11-13 2016-11-07 Semiconductor device, electronic component, and electronic device

Publications (1)

Publication Number Publication Date
CN108352837A true CN108352837A (zh) 2018-07-31

Family

ID=58690586

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680065947.8A Pending CN108352837A (zh) 2015-11-13 2016-11-07 半导体装置、电子构件及电子设备

Country Status (6)

Country Link
US (1) US10177767B2 (zh)
JP (1) JP6854627B2 (zh)
KR (1) KR20180081732A (zh)
CN (1) CN108352837A (zh)
TW (1) TWI696348B (zh)
WO (1) WO2017081591A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111033438A (zh) * 2017-09-06 2020-04-17 株式会社半导体能源研究所 运算装置及电子设备

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6917168B2 (ja) 2016-04-01 2021-08-11 株式会社半導体エネルギー研究所 半導体装置
US10930205B2 (en) 2016-05-19 2021-02-23 Semiconductor Energy Laboratory Co., Ltd. Display system and moving object
US10559499B2 (en) 2016-07-29 2020-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display system, and electronic device
JP2018093483A (ja) * 2016-11-29 2018-06-14 株式会社半導体エネルギー研究所 半導体装置、表示装置及び電子機器
WO2018116049A1 (en) 2016-12-23 2018-06-28 Semiconductor Energy Laboratory Co., Ltd. Data conversion circuit and display device
US10381054B1 (en) * 2018-02-27 2019-08-13 Globalfoundries Inc. Common boosted assist
JP7554673B2 (ja) 2018-12-20 2024-09-20 株式会社半導体エネルギー研究所 半導体装置
US11776596B2 (en) 2019-11-11 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Data processing device and method for operating data processing device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1573683A (zh) * 2003-06-04 2005-02-02 株式会社东芝 处理器和半导体集成电路
CN1700601A (zh) * 2004-05-17 2005-11-23 株式会社东芝 逻辑电路装置
CN101868783A (zh) * 2007-11-30 2010-10-20 密克罗奇普技术公司 增强的微处理器或微控制器
US7973556B1 (en) * 2009-03-05 2011-07-05 Xilinx, Inc. System and method for using reconfiguration ports for power management in integrated circuits
CN102483697A (zh) * 2009-07-21 2012-05-30 中村维男 无存储器瓶颈的低能耗高速计算机

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303350A (en) * 1990-12-20 1994-04-12 Acer Incorporated Circuit for initializing registers using two input signals for writing default value into D-latch after a reset operation
US5784313A (en) * 1995-08-18 1998-07-21 Xilinx, Inc. Programmable logic device including configuration data or user data memory slices
US5956518A (en) * 1996-04-11 1999-09-21 Massachusetts Institute Of Technology Intermediate-grain reconfigurable processing device
US6097211A (en) * 1996-07-18 2000-08-01 Altera Corporation Configuration memory integrated circuit
JP3106998B2 (ja) 1997-04-11 2000-11-06 日本電気株式会社 メモリ付加型プログラマブルロジックｌｓｉ
KR100261215B1 (ko) * 1997-07-29 2000-07-01 윤종용 클럭 버퍼 및 이를 포함하는 메모리 로직 복합 반도체장치
US6107821A (en) * 1999-02-08 2000-08-22 Xilinx, Inc. On-chip logic analysis and method for using the same
US6703862B1 (en) * 2002-09-24 2004-03-09 Xilinx, Inc. Efficient loadable registers in programmable logic devices
US7257727B2 (en) * 2004-03-04 2007-08-14 Lattice Semiconductor Corporation Timer systems and methods
DE102005017335B3 (de) * 2005-03-09 2006-08-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Protokollgesteuerte Antennenselektion
US7461242B2 (en) * 2005-11-03 2008-12-02 Ati Technologies Ulc Method and apparatus for providing context switching of logic in an integrated circuit using test scan circuitry
US8001549B2 (en) * 2006-04-27 2011-08-16 Panasonic Corporation Multithreaded computer system and multithread execution control method
US7761755B1 (en) * 2007-02-16 2010-07-20 Xilinx, Inc. Circuit for and method of testing for faults in a programmable logic device
US20080263319A1 (en) * 2007-04-17 2008-10-23 Cypress Semiconductor Corporation Universal digital block with integrated arithmetic logic unit
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101770981B1 (ko) 2009-10-30 2017-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR101745749B1 (ko) 2010-01-20 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5609176B2 (ja) * 2010-03-12 2014-10-22 富士通株式会社 コンフィグレーション方法及びコンフィグレーション制御回路
US9673823B2 (en) 2011-05-18 2017-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP5820336B2 (ja) 2011-05-20 2015-11-24 株式会社半導体エネルギー研究所 半導体装置
US9654107B2 (en) 2012-04-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Programmable LSI
KR101978932B1 (ko) 2012-05-02 2019-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 로직 디바이스
KR102059218B1 (ko) 2012-05-25 2019-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP6054688B2 (ja) * 2012-09-25 2016-12-27 Ｎｅｃプラットフォームズ株式会社 プログラマブルアレイ制御回路およびプログラマブルアレイ制御方法
TWI591966B (zh) * 2012-10-17 2017-07-11 半導體能源研究所股份有限公司 可編程邏輯裝置及可編程邏輯裝置的驅動方法
KR102112364B1 (ko) * 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI611419B (zh) * 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
US8952723B2 (en) * 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP6272713B2 (ja) * 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
US20140312928A1 (en) * 2013-04-19 2014-10-23 Kool Chip, Inc. High-Speed Current Steering Logic Output Buffer
JP6368155B2 (ja) * 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP6352070B2 (ja) * 2013-07-05 2018-07-04 株式会社半導体エネルギー研究所 半導体装置
JP2015060401A (ja) * 2013-09-18 2015-03-30 キヤノン株式会社 情報処理装置およびその制御方法
JP6426437B2 (ja) * 2013-11-22 2018-11-21 株式会社半導体エネルギー研究所 半導体装置
US9558000B2 (en) * 2014-02-06 2017-01-31 Optimum Semiconductor Technologies, Inc. Multithreading using an ordered list of hardware contexts
JP6541360B2 (ja) * 2014-02-07 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6625328B2 (ja) * 2014-03-06 2019-12-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6677449B2 (ja) 2014-03-13 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9401364B2 (en) * 2014-09-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10120408B2 (en) * 2015-09-30 2018-11-06 Texas Instruments Incorporated Event controlled clock switching

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1573683A (zh) * 2003-06-04 2005-02-02 株式会社东芝 处理器和半导体集成电路
CN1700601A (zh) * 2004-05-17 2005-11-23 株式会社东芝 逻辑电路装置
CN101868783A (zh) * 2007-11-30 2010-10-20 密克罗奇普技术公司 增强的微处理器或微控制器
US7973556B1 (en) * 2009-03-05 2011-07-05 Xilinx, Inc. System and method for using reconfiguration ports for power management in integrated circuits
CN102483697A (zh) * 2009-07-21 2012-05-30 中村维男 无存储器瓶颈的低能耗高速计算机

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111033438A (zh) * 2017-09-06 2020-04-17 株式会社半导体能源研究所 运算装置及电子设备
CN111033438B (zh) * 2017-09-06 2023-12-05 株式会社半导体能源研究所 运算装置及电子设备
US11868877B2 (en) 2017-09-06 2024-01-09 Semiconductor Energy Laboratory Co., Ltd. Arithmetic device and electronic device

Also Published As

Publication number Publication date
WO2017081591A1 (en) 2017-05-18
JP6854627B2 (ja) 2021-04-07
TW201728085A (zh) 2017-08-01
JP2017098954A (ja) 2017-06-01
US10177767B2 (en) 2019-01-08
US20170141776A1 (en) 2017-05-18
TWI696348B (zh) 2020-06-11
KR20180081732A (ko) 2018-07-17

Similar Documents

Publication Publication Date Title
CN108352837A (zh) 半导体装置、电子构件及电子设备
TWI275248B (en) High-speed fully balanced differential D flip-flop with reset
CN105515596A (zh) 接收器电路及其信号接收方法
TW201546622A (zh) 可重組態傳輸器
TW201444285A (zh) 可程式邏輯裝置及半導體裝置
KR100729916B1 (ko) 온 다이 터미네이션 회로
JPH04315313A (ja) 半導体集積回路
JP2015062218A (ja) 半導体装置
TWI756707B (zh) 晶片外驅動電路和訊號補償方法
KR20170056774A (ko) 반도체 장치 및 반도체 패키지
JP6917168B2 (ja) 半導体装置
US9590630B2 (en) Apparatus for mixed signal interface circuitry and associated methods
US8436656B2 (en) Method and apparatus for saving power in an integrated circuit
WO2019175656A1 (en) Power island segmentation for selective bond-out
US20150061727A1 (en) Analog Signal Compatible CMOS Switch as an Integrated Peripheral to a Standard Microcontroller
JP7265986B2 (ja) 半導体装置、電子機器
CN1855311B (zh) 移位寄存器,显示器件和电子设备
US6310493B1 (en) Semiconductor integrated circuit
JP2004103703A (ja) 半導体装置及び当該半導体装置を用いた異なるレベルの信号の処理システム
CN109979405A (zh) 时序控制电路以及显示装置
JP2019047405A (ja) 半導体装置、電子部品、および電子機器
WO2023056639A1 (zh) 逻辑门电路、锁存器及触发器
JPWO2018158650A1 (ja) 半導体装置、および半導体装置の駆動方法
TWI821943B (zh) 輸入/輸出電路及其製造方法以及積體電路封裝方法
JPH07182859A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180731

WD01 Invention patent application deemed withdrawn after publication