JPH04315313A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04315313A JPH04315313A JP3082159A JP8215991A JPH04315313A JP H04315313 A JPH04315313 A JP H04315313A JP 3082159 A JP3082159 A JP 3082159A JP 8215991 A JP8215991 A JP 8215991A JP H04315313 A JPH04315313 A JP H04315313A
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- JP
- Japan
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- power supply
- supply voltage
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- logic circuits
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関する
。
。
【０００２】
【従来の技術】近年の半導体回路においては、ＭＯＳト
ランジスタの微細技術によって、１つのチップ上に数百
万以上のトランジスタを集積可能になった。また、バイ
ポーラ素子とＣＭＯＳ素子を１つのチップ上に混在させ
て、それぞれの特徴を合わせもつＢｉ−ＣＭＯＳ集積回
路も多用されるようになってきた。しかし、微細化され
たＭＯＳトランジスタでは、高電界によるホットエレク
トロンの影響で、従来どうりの信頼性を維持するために
は、電源電圧を従来使用されてきた５Ｖから下げる必要
が生じてきた。一方では、従来の電源電圧５ＶのＬＳＩ
との互換性の維持か要求されており、このため、チップ
外部から５Ｖの電源の供給を受けてチップ内部で、電源
電圧レベルを縮小する内部降圧方式が提案されている。
ランジスタの微細技術によって、１つのチップ上に数百
万以上のトランジスタを集積可能になった。また、バイ
ポーラ素子とＣＭＯＳ素子を１つのチップ上に混在させ
て、それぞれの特徴を合わせもつＢｉ−ＣＭＯＳ集積回
路も多用されるようになってきた。しかし、微細化され
たＭＯＳトランジスタでは、高電界によるホットエレク
トロンの影響で、従来どうりの信頼性を維持するために
は、電源電圧を従来使用されてきた５Ｖから下げる必要
が生じてきた。一方では、従来の電源電圧５ＶのＬＳＩ
との互換性の維持か要求されており、このため、チップ
外部から５Ｖの電源の供給を受けてチップ内部で、電源
電圧レベルを縮小する内部降圧方式が提案されている。
【０００３】この内部降圧方式には、「小池他、１９８
９年電子情報通信学界春期全国大会講演論文集の第５分
冊３１５頁」に示されるような演算増幅器とＭＯＳトラ
ンジスタを用いた方式を用いるのが一般的である。その
方式による内部降圧回路を従来例を図７に示す。１，２
はチップ内部の論理回路で、４はチップ内部の電源電圧
線である。駆動トランジスタ５及び、演算増幅器６から
なるものが内部降圧回路で、基準電圧レベルＶｒｅｆと
ほぼ等しい電源電圧レベルを４に供給する働きを持って
いる。前記参考文献の例では、ＶＤＤは５Ｖ、ＶＳＳは
０Ｖ、Ｖｒｅｆは３．３Ｖである。
９年電子情報通信学界春期全国大会講演論文集の第５分
冊３１５頁」に示されるような演算増幅器とＭＯＳトラ
ンジスタを用いた方式を用いるのが一般的である。その
方式による内部降圧回路を従来例を図７に示す。１，２
はチップ内部の論理回路で、４はチップ内部の電源電圧
線である。駆動トランジスタ５及び、演算増幅器６から
なるものが内部降圧回路で、基準電圧レベルＶｒｅｆと
ほぼ等しい電源電圧レベルを４に供給する働きを持って
いる。前記参考文献の例では、ＶＤＤは５Ｖ、ＶＳＳは
０Ｖ、Ｖｒｅｆは３．３Ｖである。
【０００４】
【発明が解決しようとする課題】しかるに、図７に示す
従来の半導体集積回路において、実際に内部回路が動作
する電源電圧はチップ内部電源線４と外部電源端子ＶＳ
Ｓとの間であり、論理回路１，２で消費される電流ｉ５
は全て駆動トランジスタ５を流れる。この駆動トランジ
スタ５は単に抵抗として考えられ、論理回路１，２の部
分に流れる電流と、電源電圧ＶＤＤとチップ内部電源線
４の電位差の積で表される消費電力が、駆動トランジス
タ５の部分で無駄に消費されていることになる。前述例
で、ＶＤＤ＝５Ｖ，ＶＳＳ＝０Ｖおよびチップ内部電源
電圧＝３．３Ｖの場合では、チップの消費電流のうち３
３％が内部降圧回路の駆動トランジスタ５により無駄に
消費されていることになる。
従来の半導体集積回路において、実際に内部回路が動作
する電源電圧はチップ内部電源線４と外部電源端子ＶＳ
Ｓとの間であり、論理回路１，２で消費される電流ｉ５
は全て駆動トランジスタ５を流れる。この駆動トランジ
スタ５は単に抵抗として考えられ、論理回路１，２の部
分に流れる電流と、電源電圧ＶＤＤとチップ内部電源線
４の電位差の積で表される消費電力が、駆動トランジス
タ５の部分で無駄に消費されていることになる。前述例
で、ＶＤＤ＝５Ｖ，ＶＳＳ＝０Ｖおよびチップ内部電源
電圧＝３．３Ｖの場合では、チップの消費電流のうち３
３％が内部降圧回路の駆動トランジスタ５により無駄に
消費されていることになる。
【０００５】本発明の目的は、チップ内部電源電圧降圧
方式において、前記内部降圧回路部分の無駄な消費電力
を無くした低消費電力化型の半導体集積回路を提供する
ことにある。
方式において、前記内部降圧回路部分の無駄な消費電力
を無くした低消費電力化型の半導体集積回路を提供する
ことにある。
【０００６】
【課題を解決するための手段】第１の発明は、外部から
印加される第１の電源電圧と第２の電源電圧間に１つ以
上の内部電圧レベルを発生するチップ内部電源電圧制御
回路と、前記第１および第２の電源電圧レベルと前記内
部電圧レベルによって生ずる複数の電位差をそれぞれ電
源電圧として用いる複数の論理回路からなることを特徴
とする半導体集積回路。
印加される第１の電源電圧と第２の電源電圧間に１つ以
上の内部電圧レベルを発生するチップ内部電源電圧制御
回路と、前記第１および第２の電源電圧レベルと前記内
部電圧レベルによって生ずる複数の電位差をそれぞれ電
源電圧として用いる複数の論理回路からなることを特徴
とする半導体集積回路。
【０００７】第２の発明は、前記複数の論理回路を同一
の回路構成とし、また前記内部電圧レベルによって同一
の電源電圧差を印加して消費電流を等しくし、それらを
外部第１および第２の電源電圧レベル間に縦列接続する
ことを特徴とした第１の発明の半導体集積回路である。
の回路構成とし、また前記内部電圧レベルによって同一
の電源電圧差を印加して消費電流を等しくし、それらを
外部第１および第２の電源電圧レベル間に縦列接続する
ことを特徴とした第１の発明の半導体集積回路である。
【０００８】第３の発明は、前記同一回路構成でかつ同
一電源電圧の複数の論理回路に、１つの信号源による入
力信号を時分割で入力する手段を有し、前記複数の論理
回路の動作周波数を削減することを特徴とする第２の発
明の半導体集積回路である。
一電源電圧の複数の論理回路に、１つの信号源による入
力信号を時分割で入力する手段を有し、前記複数の論理
回路の動作周波数を削減することを特徴とする第２の発
明の半導体集積回路である。
【０００９】
【実施例】次に、図面を参照して本発明の実施例につい
て説明する。図１は第１の発明の一実施例による半導体
集積回路の内部ブロック図である。半導体集積回路１０
は、外部電源端子ＶＤＤ，ＶＳＳと、論理回路１，２の
チップ内部電源電圧制御回路３と、チップ内部電源電圧
線４からなる。２つの論理回路１，２はＶＤＤとＶＳＳ
の二つの電源に対して縦列に接続されているために、論
理回路１に流れる電流を論理回路２で再利用可能である
。電源電圧制御回路３は、チップ内部電源電圧線４を一
定レベルに保つ働きをする。従って従来の図７における
駆動トランジスタ５によって無駄に消費されていた電流
ｉ５が論理回路１によって有効に活用され、チップ全体
の消費電力を削減することが可能となる。
て説明する。図１は第１の発明の一実施例による半導体
集積回路の内部ブロック図である。半導体集積回路１０
は、外部電源端子ＶＤＤ，ＶＳＳと、論理回路１，２の
チップ内部電源電圧制御回路３と、チップ内部電源電圧
線４からなる。２つの論理回路１，２はＶＤＤとＶＳＳ
の二つの電源に対して縦列に接続されているために、論
理回路１に流れる電流を論理回路２で再利用可能である
。電源電圧制御回路３は、チップ内部電源電圧線４を一
定レベルに保つ働きをする。従って従来の図７における
駆動トランジスタ５によって無駄に消費されていた電流
ｉ５が論理回路１によって有効に活用され、チップ全体
の消費電力を削減することが可能となる。
【００１０】図２は第２の発明の一実施例による半導体
集積回路のブロック図である。半導体集積回路１０ａは
、外部電源端子ＶＤＤ，ＶＳＳと、回路構成が等しい２
つの電子回路１，１ａと、チップ内部電源電圧制御回路
３と、チップ内部電源電圧線４からなる。この半導体集
積回路１０ａは、回路構成が等しい２つの論理回路１，
１ａを縦列接続し、電源電圧制御回路３の出力レベルを
ＶＤＤ，ＶＳＳの中間レベルとすることで、２つの論理
回路１，１ａの消費電流をほぼ等しくし、電源電圧制御
回路３の制御電流をより小さくすることが可能となる。 これによって、消費電流のさらなる有効利用を実現する
。
集積回路のブロック図である。半導体集積回路１０ａは
、外部電源端子ＶＤＤ，ＶＳＳと、回路構成が等しい２
つの電子回路１，１ａと、チップ内部電源電圧制御回路
３と、チップ内部電源電圧線４からなる。この半導体集
積回路１０ａは、回路構成が等しい２つの論理回路１，
１ａを縦列接続し、電源電圧制御回路３の出力レベルを
ＶＤＤ，ＶＳＳの中間レベルとすることで、２つの論理
回路１，１ａの消費電流をほぼ等しくし、電源電圧制御
回路３の制御電流をより小さくすることが可能となる。 これによって、消費電流のさらなる有効利用を実現する
。
【００１１】図３は、第３の発明の一実施例のブロック
図で、ＶＤＤと内部電源電圧線４の間で動作する論理回
路ブロック１６と、電圧線４とＶＳＳの間で動作する論
理回路ブロック１７を並列に動作させるもので、同図に
おいて１，１ａ，２，２ａ，１０，１０ａは論理回路、
１１，１５はクロック信号の立ち上がりで信号をラッチ
するラッチ回路、１２はクロック信号のハイレベルの時
に導通するトランスファーゲート、１３，１４は電源電
圧レベルが異なる回路の間で信号レベルを変換するレベ
ル変換回路、ＩＮは入力信号端子、ＯＵＴは出力信号端
子、ＣＬＫ１，ＣＬＫ２，（ＣＬＫ２）はクロック信号
で図４に示す波形のものである。また、１０，１０ａ，
１１，１２の回路は（ＶＤＤ−ＶＳＳ）の電源電圧で動
作し、１，１ａ，２，２ａ，１３，１４，１５の回路は
（ＶＤＤ−ＶＳＳ）／２の電源電圧で動作する。
図で、ＶＤＤと内部電源電圧線４の間で動作する論理回
路ブロック１６と、電圧線４とＶＳＳの間で動作する論
理回路ブロック１７を並列に動作させるもので、同図に
おいて１，１ａ，２，２ａ，１０，１０ａは論理回路、
１１，１５はクロック信号の立ち上がりで信号をラッチ
するラッチ回路、１２はクロック信号のハイレベルの時
に導通するトランスファーゲート、１３，１４は電源電
圧レベルが異なる回路の間で信号レベルを変換するレベ
ル変換回路、ＩＮは入力信号端子、ＯＵＴは出力信号端
子、ＣＬＫ１，ＣＬＫ２，（ＣＬＫ２）はクロック信号
で図４に示す波形のものである。また、１０，１０ａ，
１１，１２の回路は（ＶＤＤ−ＶＳＳ）の電源電圧で動
作し、１，１ａ，２，２ａ，１３，１４，１５の回路は
（ＶＤＤ−ＶＳＳ）／２の電源電圧で動作する。
【００１２】図４に示すように、入力信号ＩＮはラッチ
回路１１によって２つの論理回路ブロック１６，１７に
分配され、１６，１７は１０，１０ａの論理回路の１／
２の周波数のクロックによって動作する。よって１６，
１７の回路の部分の動作周波数を下げることができ、結
果的に消費電力の削減を図ることができる。
回路１１によって２つの論理回路ブロック１６，１７に
分配され、１６，１７は１０，１０ａの論理回路の１／
２の周波数のクロックによって動作する。よって１６，
１７の回路の部分の動作周波数を下げることができ、結
果的に消費電力の削減を図ることができる。
【００１３】図５は、図１〜図２のチップ内部電源電圧
制御回路の回路図である。制御回路３は演算増幅器２３
，駆動トランジスタ２１，２２、基準電圧発生用抵抗Ｒ
を有している。この回路はＭＯＳトランジスタを用いた
回路例を示したが、バイポーラトランジスタ等他のデバ
イスを用いても実現できる。
制御回路の回路図である。制御回路３は演算増幅器２３
，駆動トランジスタ２１，２２、基準電圧発生用抵抗Ｒ
を有している。この回路はＭＯＳトランジスタを用いた
回路例を示したが、バイポーラトランジスタ等他のデバ
イスを用いても実現できる。
【００１４】図６は第１〜３の発明を用いた半導体集積
回路の一実施例で、バイポーラトランジスタとＭＯＳト
ランジスタを１チップ上に集積したＢｉ−ＣＭＯＳ技術
を用いた回路構成である。本回路は、外部電源電圧端子
ＶＣＣ，ＶＥＥと、基準電圧端子ＶＢ，３５，３６と、
入力端子ＩＮと、出力端子ＯＵＴと、基準電圧発生用抵
抗Ｒと、ＥＣＬ論理回路３０と、レベル変換回路３１，
３３と、ＣＭＯＳ論理回路３２と、チップ内電源電圧制
御回路３４と、チップ内電源電圧線を有している。
回路の一実施例で、バイポーラトランジスタとＭＯＳト
ランジスタを１チップ上に集積したＢｉ−ＣＭＯＳ技術
を用いた回路構成である。本回路は、外部電源電圧端子
ＶＣＣ，ＶＥＥと、基準電圧端子ＶＢ，３５，３６と、
入力端子ＩＮと、出力端子ＯＵＴと、基準電圧発生用抵
抗Ｒと、ＥＣＬ論理回路３０と、レベル変換回路３１，
３３と、ＣＭＯＳ論理回路３２と、チップ内電源電圧制
御回路３４と、チップ内電源電圧線を有している。
【００１５】本実施例では、ＣＭＯＳ回路３２は微細Ｍ
ＯＳトランジスタの信頼性確保のために、外部電源電圧
（ＶＣＣ−ＶＥＥ）の半分の電源電圧で動作する。外部
電源電圧が印加される回路には、主にバイポーラトラン
ジスタによるＥＣＬ回路を用いる。ＣＭＯＳ回路部分を
電源間に縦列接続することによって、消費電流の有効活
用を実現する。２つの異なる電源電圧レベルで動作する
ＣＭＯＳ回路間の信号レベルの変換には、ＥＣＬ回路３
１，３３を用いる。
ＯＳトランジスタの信頼性確保のために、外部電源電圧
（ＶＣＣ−ＶＥＥ）の半分の電源電圧で動作する。外部
電源電圧が印加される回路には、主にバイポーラトラン
ジスタによるＥＣＬ回路を用いる。ＣＭＯＳ回路部分を
電源間に縦列接続することによって、消費電流の有効活
用を実現する。２つの異なる電源電圧レベルで動作する
ＣＭＯＳ回路間の信号レベルの変換には、ＥＣＬ回路３
１，３３を用いる。
【００１６】第１の発明において、外部電源電圧端子Ｖ
ＤＤ，ＶＳＳの間に３つの論理回路を縦列接続してもよ
い。また、本発明の実施例においては、外部印加の電源
電圧を２電源として示しているが、３電源以上の電源電
圧を必要とする集積回路においても、それら複数の電源
電圧のうちの２つを用いて、上記実施例を適用すること
が可能である。
ＤＤ，ＶＳＳの間に３つの論理回路を縦列接続してもよ
い。また、本発明の実施例においては、外部印加の電源
電圧を２電源として示しているが、３電源以上の電源電
圧を必要とする集積回路においても、それら複数の電源
電圧のうちの２つを用いて、上記実施例を適用すること
が可能である。
【００１７】
【発明の効果】本発明の半導体集積回路は、外部印加の
電源電圧レベルを２つ或いはそれ以上に等分割し、同一
の回路構成の論理回路を等分割された電源電圧間に設け
ることにより、各分割電源電圧レベル間の消費電力を同
じにして、内部降圧回路部分の低消費電力化がはかれる
。さらに、これら外部電源電圧間に電源を縦列接続され
た同一構成の回路を、並列に動作させて、より高性能の
集積回路を実現することが可能である。
電源電圧レベルを２つ或いはそれ以上に等分割し、同一
の回路構成の論理回路を等分割された電源電圧間に設け
ることにより、各分割電源電圧レベル間の消費電力を同
じにして、内部降圧回路部分の低消費電力化がはかれる
。さらに、これら外部電源電圧間に電源を縦列接続され
た同一構成の回路を、並列に動作させて、より高性能の
集積回路を実現することが可能である。
【図１】第１の発明の一実施例のブロック図である。
【図２】第２の発明の一実施例を示すブロック図である
。
。
【図３】第３の発明の一実施例を示す回路図である。
【図４】図３のクロック信号波形図である。
【図５】図１〜図２の電源電圧制御回路の回路図である
。
。
【図６】第１〜第３の発明を用いた半導体集積回路の実
施例の回路図である。
施例の回路図である。
【図７】従来のチップ内電源電圧降圧回路の一例の回路
図である。
図である。
ＶＤＤ，ＶＳＳ 外部電源端子
ＣＬＫ１，ＣＬＫ２，（ＣＬＫ２） クロック信
号端子 ＩＮ 入力信号端子 ＯＵＴ 出力信号端子 ＶＢ，Ｖｒｅｆ 基準電圧端子 Ｒ 基準電圧発生用抵抗 １，１ａ，２，２ａ 論理回路 ３ チップ内部電源電圧制御回路４ チッ
プ内部電源電圧線 １０，１０ 外部電源電圧で動作する論理回路１
１，１１ａ 外部電源電圧で動作するラッチ回路
１２ 外部電源電圧で動作するトランスファーゲ
ート１３，１４ レベル変換回路 １５ ラッチ回路 １６，１７ ＣＭＯＳの論理回路ブロック２１
内部電源電圧線駆動用ｎＭＩＳトランジスタ２２
内部電源電圧線駆動用ｐＭＩＳトランジスタ２
３ 演算増幅器 ３０ ＥＣＬ論理回路 ３１ レベル変換回路 ３２ ＣＭＯＳ論理回路 ３３ レベル変換回路 ３４ 内部電圧制御回路 ３５，３６ 基準電圧端子
号端子 ＩＮ 入力信号端子 ＯＵＴ 出力信号端子 ＶＢ，Ｖｒｅｆ 基準電圧端子 Ｒ 基準電圧発生用抵抗 １，１ａ，２，２ａ 論理回路 ３ チップ内部電源電圧制御回路４ チッ
プ内部電源電圧線 １０，１０ 外部電源電圧で動作する論理回路１
１，１１ａ 外部電源電圧で動作するラッチ回路
１２ 外部電源電圧で動作するトランスファーゲ
ート１３，１４ レベル変換回路 １５ ラッチ回路 １６，１７ ＣＭＯＳの論理回路ブロック２１
内部電源電圧線駆動用ｎＭＩＳトランジスタ２２
内部電源電圧線駆動用ｐＭＩＳトランジスタ２
３ 演算増幅器 ３０ ＥＣＬ論理回路 ３１ レベル変換回路 ３２ ＣＭＯＳ論理回路 ３３ レベル変換回路 ３４ 内部電圧制御回路 ３５，３６ 基準電圧端子
Claims (3)
- 【請求項１】 外部から印加される第１の電源電圧と
第２の電源電圧間に１つ以上の内部電圧レベルを発生す
るチップ内部電源電圧制御回路と、前記第１および第２
の電源電圧レベルと前記内部電圧レベルによって生ずる
複数の電位差をそれぞれ電源電圧として用いる複数の論
理回路を有することを特徴とする半導体集積回路。 - 【請求項２】 前記複数の論理回路を同一の回路構成
とし、また前記内部電圧レベルによって同一の電源電圧
差を印加して消費電流を等しくし、それらを外部第１お
よび第２の電源電圧レベル間に縦列接続することを特徴
とする請求項１記載の半導体集積回路。 - 【請求項３】前記同一回路構成でかつ同一電源電圧の複
数の論理回路に、１つの信号源による入力信号を時分割
で入力する手段を有し、前記複数の論理回路の動作周波
数を削減することを特徴とした請求項２記載の半導体集
積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082159A JP2944243B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体集積回路 |
| US07/868,442 US5270581A (en) | 1991-04-15 | 1992-04-14 | Semiconductor integrated circuit device having step-down circuit associated with component circuits arranged in low-power consumption manner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082159A JP2944243B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315313A true JPH04315313A (ja) | 1992-11-06 |
| JP2944243B2 JP2944243B2 (ja) | 1999-08-30 |
Family
ID=13766653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082159A Expired - Lifetime JP2944243B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5270581A (ja) |
| JP (1) | JP2944243B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996038914A1 (fr) * | 1995-06-02 | 1996-12-05 | Hitachi, Ltd. | Dispositif de circuit integre a semi-conducteurs et processeur de signaux |
| JP2006174693A (ja) * | 2004-11-29 | 2006-06-29 | Marvell World Trade Ltd | 高い電圧供給レベルを用いた低電圧論理回路オペレーション |
| JP2007180640A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 電圧生成回路、レギュレータ回路及び集積回路装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434532A (en) * | 1993-06-16 | 1995-07-18 | Texas Instruments Incorporated | Low headroom manufacturable bandgap voltage reference |
| JP3725911B2 (ja) | 1994-06-02 | 2005-12-14 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5778237A (en) * | 1995-01-10 | 1998-07-07 | Hitachi, Ltd. | Data processor and single-chip microcomputer with changing clock frequency and operating voltage |
| JP3300593B2 (ja) * | 1995-06-15 | 2002-07-08 | 株式会社東芝 | 半導体集積回路装置 |
| JP2004047810A (ja) * | 2002-07-12 | 2004-02-12 | Renesas Technology Corp | 半導体集積回路 |
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