JP3300593B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- integrated circuit
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ，マ
イクロプロセッサ，論理回路等、半導体集積回路を複数
個カスケード（直列）接続した半導体集積回路装置に関
する。
イクロプロセッサ，論理回路等、半導体集積回路を複数
個カスケード（直列）接続した半導体集積回路装置に関
する。
【０００２】
【従来の技術】近年、半導体集積回路装置の集積度の向
上は著しく、ギガ（Ｇ）ビット級の半導体メモリでは、
１チップに数億個の素子が、６４ビットのマイクロプロ
セッサでは１チップに数百万から１千万個の素子が集積
されるようになっている。集積度の向上は素子の微細化
によって達成され、１ＧビットＤＲＡＭにおいては０．
１５μｍのゲート長のＭＯＳトランジスタが用いられ、
さらに集積度が高まると０．１μｍ以下のゲート長のＭ
ＯＳトランジスタが用いられるようになる。
上は著しく、ギガ（Ｇ）ビット級の半導体メモリでは、
１チップに数億個の素子が、６４ビットのマイクロプロ
セッサでは１チップに数百万から１千万個の素子が集積
されるようになっている。集積度の向上は素子の微細化
によって達成され、１ＧビットＤＲＡＭにおいては０．
１５μｍのゲート長のＭＯＳトランジスタが用いられ、
さらに集積度が高まると０．１μｍ以下のゲート長のＭ
ＯＳトランジスタが用いられるようになる。
【０００３】このような微細なＭＯＳトランジスタにお
いては、ホットキャリア生成によるトランジスタ特性の
劣化やＴＤＤＢ（Time Dependent Dielectric Breakdow
n ）による絶縁膜破壊が起きる。また、チャネル長が短
くなることによるしきい値電圧の低下を抑えるためにバ
ルクやチャネル部の不純物濃度が高められると、ソース
・ドレインの接合耐圧が低下する。
いては、ホットキャリア生成によるトランジスタ特性の
劣化やＴＤＤＢ（Time Dependent Dielectric Breakdow
n ）による絶縁膜破壊が起きる。また、チャネル長が短
くなることによるしきい値電圧の低下を抑えるためにバ
ルクやチャネル部の不純物濃度が高められると、ソース
・ドレインの接合耐圧が低下する。
【０００４】これら微細素子の信頼性を維持するために
は、電源電圧を下げることが有効になる。即ち、ソース
・ドレイン間の横方向の電界を弱めることによってホッ
トキャリアの発生を防ぎ、またゲート・バルク間の縦方
向の電界を弱めることによってＴＤＤＢを防ぐ。さら
に、電源電圧を下げることによってソース・バルク間、
ドレイン・バルク間の接合に加わる逆バイアスを低下さ
せ、耐圧の低下に対応させる。
は、電源電圧を下げることが有効になる。即ち、ソース
・ドレイン間の横方向の電界を弱めることによってホッ
トキャリアの発生を防ぎ、またゲート・バルク間の縦方
向の電界を弱めることによってＴＤＤＢを防ぐ。さら
に、電源電圧を下げることによってソース・バルク間、
ドレイン・バルク間の接合に加わる逆バイアスを低下さ
せ、耐圧の低下に対応させる。
【０００５】一方、バイポーラトランジスタにおいて
は、ベース幅を短くすることでより高速な動作が可能に
なるが、あまりベース幅を短くするとパンチスルーによ
りトランジスタとして動作しなくなってしまう。これを
防ぐためには、ベースの不純物濃度を高める必要があ
る。また、電流密度が大きくなるとカットオフ周波数が
低下する。このいわゆるカーク効果を防ぐためには、コ
レクタの不純物濃度を高める必要がある。
は、ベース幅を短くすることでより高速な動作が可能に
なるが、あまりベース幅を短くするとパンチスルーによ
りトランジスタとして動作しなくなってしまう。これを
防ぐためには、ベースの不純物濃度を高める必要があ
る。また、電流密度が大きくなるとカットオフ周波数が
低下する。このいわゆるカーク効果を防ぐためには、コ
レクタの不純物濃度を高める必要がある。
【０００６】このようにバイポーラトランジスタにおい
ては、微細化によってベース・コレクタ領域の不純物濃
度を高める必要が生じ、そのためベース・コレクタ接合
の耐圧が低下する。これに対してもＭＯＳトランジスタ
と同様に、電源電圧を下げることが有効である。
ては、微細化によってベース・コレクタ領域の不純物濃
度を高める必要が生じ、そのためベース・コレクタ接合
の耐圧が低下する。これに対してもＭＯＳトランジスタ
と同様に、電源電圧を下げることが有効である。
【０００７】以上のように、素子が微細化されると信頼
性を維持するため、電源電圧を下げる必要があるが、こ
れは半導体チップを扱うユーザにとってはシステムが複
雑化してしまうという問題を生じる。即ち、ユーザにと
っては、複数の半導体チップの電源電圧が異なることは
好ましくなく、また従来のシステムで用いてきた電源電
圧がそのまま使えないことも好ましくない。
性を維持するため、電源電圧を下げる必要があるが、こ
れは半導体チップを扱うユーザにとってはシステムが複
雑化してしまうという問題を生じる。即ち、ユーザにと
っては、複数の半導体チップの電源電圧が異なることは
好ましくなく、また従来のシステムで用いてきた電源電
圧がそのまま使えないことも好ましくない。
【０００８】そこで最近、図１２に示すように、半導体
チップ内で電源電圧を降圧するシステムが考案されてい
る。これは、電源端（電源電圧Ｖcc）と接地端（接地電
圧Ｖss）の間に降圧回路と集積回路を直列に接続し、集
積回路に加わる電圧をＶccより低い値Ｖcc′に保つもの
である。このような降圧回路を用いことにより、半導体
素子チップ内の信頼性は向上する。
チップ内で電源電圧を降圧するシステムが考案されてい
る。これは、電源端（電源電圧Ｖcc）と接地端（接地電
圧Ｖss）の間に降圧回路と集積回路を直列に接続し、集
積回路に加わる電圧をＶccより低い値Ｖcc′に保つもの
である。このような降圧回路を用いことにより、半導体
素子チップ内の信頼性は向上する。
【０００９】しかしながら、この種の装置では、降圧回
路で消費される電力が無駄となるため、チップ全体の低
消費電力化が難しいという新たな問題が生じる。例え
ば、電源電圧Ｖcc＝３Ｖで、半導体集積回路に加える電
圧が１．５Ｖの場合、差し引き１．５Ｖの電圧が降圧回
路に加わることになり、全消費電力の半分が降圧回路で
消費されることになる。
路で消費される電力が無駄となるため、チップ全体の低
消費電力化が難しいという新たな問題が生じる。例え
ば、電源電圧Ｖcc＝３Ｖで、半導体集積回路に加える電
圧が１．５Ｖの場合、差し引き１．５Ｖの電圧が降圧回
路に加わることになり、全消費電力の半分が降圧回路で
消費されることになる。
【００１０】より具体的には、電源電圧と接地電圧との
差をＶ、チップの電源間容量をＣ、動作周波数をｆとす
ると、チップ全体の消費電力ＰはＰ＝ＣＶ2 ｆで表され
る。図１２において、降圧回路の電源間容量と集積回路
の電源間容量が等しくこれをＣ１とすると、Ｖcc' ＝Ｖ
cc／２となり、チップ全体で消費される電力は（Ｃ１／
２）Ｖ2 ｆ、降圧回路で消費される電力は（Ｃ１／４）
Ｖ2 ｆとなる。従って、チップ全体の消費電力の１／２
が降圧回路で消費されることになる。
差をＶ、チップの電源間容量をＣ、動作周波数をｆとす
ると、チップ全体の消費電力ＰはＰ＝ＣＶ2 ｆで表され
る。図１２において、降圧回路の電源間容量と集積回路
の電源間容量が等しくこれをＣ１とすると、Ｖcc' ＝Ｖ
cc／２となり、チップ全体で消費される電力は（Ｃ１／
２）Ｖ2 ｆ、降圧回路で消費される電力は（Ｃ１／４）
Ｖ2 ｆとなる。従って、チップ全体の消費電力の１／２
が降圧回路で消費されることになる。
【００１１】また、降圧回路による電力消費を無くすた
めに次のようなシステムも考案されている（特開平４−
３１５３１３号公報）。これは、電源端と接地端の間に
２つの集積回路を直列接続し、第１の集積回路に流れる
電流を第２の集積回路で再利用するものである。また、
第１及び第２の集積回路の接続部分であるチップ内部の
電源線に電圧制御回路を接続し、チップ内部電源線の電
圧Ｖｍを一定に保つようにされている。
めに次のようなシステムも考案されている（特開平４−
３１５３１３号公報）。これは、電源端と接地端の間に
２つの集積回路を直列接続し、第１の集積回路に流れる
電流を第２の集積回路で再利用するものである。また、
第１及び第２の集積回路の接続部分であるチップ内部の
電源線に電圧制御回路を接続し、チップ内部電源線の電
圧Ｖｍを一定に保つようにされている。
【００１２】しかしながら、このシステムでは第１の集
積回路と第２の集積回路が同時に動作しない場合、電圧
制御回路の負担が大きくなる。このため、降圧回路並の
大きな駆動能力を持つ電圧制御回路が必要となり、結果
的に消費電力が低減できないという問題がある。
積回路と第２の集積回路が同時に動作しない場合、電圧
制御回路の負担が大きくなる。このため、降圧回路並の
大きな駆動能力を持つ電圧制御回路が必要となり、結果
的に消費電力が低減できないという問題がある。
【００１３】
【発明が解決しようとする課題】このように従来、微細
素子を用いた半導体集積回路装置においては、信頼性を
保ち、システムの複雑化を防ぐために降圧回路が用いら
れるが、この降圧回路で消費される電力が無駄になる問
題があった。
素子を用いた半導体集積回路装置においては、信頼性を
保ち、システムの複雑化を防ぐために降圧回路が用いら
れるが、この降圧回路で消費される電力が無駄になる問
題があった。
【００１４】また、降圧回路を用いずに複数の集積回路
を直列接続するシステムでは、複数の集積回路が同時に
動作しない場合、内部の電圧制御回路の駆動能力を高め
る必要があり、降圧回路を用いた場合に降圧回路で消費
される電力と殆ど同じ電力が電圧制御回路で消費され、
この電力が無駄になる問題があった。
を直列接続するシステムでは、複数の集積回路が同時に
動作しない場合、内部の電圧制御回路の駆動能力を高め
る必要があり、降圧回路を用いた場合に降圧回路で消費
される電力と殆ど同じ電力が電圧制御回路で消費され、
この電力が無駄になる問題があった。
【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、電源電圧を下げずに、
かつ降圧回路を用いずに半導体集積回路に加わる電圧を
下げることができ、消費電力の低減をはかり得る半導体
集積回路装置を提供することにある。
ので、その目的とするところは、電源電圧を下げずに、
かつ降圧回路を用いずに半導体集積回路に加わる電圧を
下げることができ、消費電力の低減をはかり得る半導体
集積回路装置を提供することにある。
【００１６】また、本発明の他の目的は、複数の集積回
路が同時に動作しない場合でも、電圧制御回路の駆動能
力を高めることなく半導体集積回路に加わる電圧を下げ
ることができ、消費電力の低減をはかり得る半導体集積
回路装置を提供することにある。
路が同時に動作しない場合でも、電圧制御回路の駆動能
力を高めることなく半導体集積回路に加わる電圧を下げ
ることができ、消費電力の低減をはかり得る半導体集積
回路装置を提供することにある。
【００１７】
【００１８】上記課題を解決するため、本発明に係る半
導体集積回路装置は、電源端と接地端との間に直列接続
され、それぞれの電源間容量と入力信号周波数との積が
互いに等しくなるように入力信号周波数が設定された複
数の半導体集積回路と、前記複数の半導体集積回路に電
源電圧を供給する降圧回路と、前記電源端と前記接地端
との間に前記複数の半導体集積回路の直列回路と直列に
接続された第１のスイッチング回路と、前記電源端と前
記接地端との間に前記降圧回路と直列に接続され、前記
第１のスイッチング回路と相補的な動作をする第２のス
イッチング回路とを具備したことを特徴とする。
導体集積回路装置は、電源端と接地端との間に直列接続
され、それぞれの電源間容量と入力信号周波数との積が
互いに等しくなるように入力信号周波数が設定された複
数の半導体集積回路と、前記複数の半導体集積回路に電
源電圧を供給する降圧回路と、前記電源端と前記接地端
との間に前記複数の半導体集積回路の直列回路と直列に
接続された第１のスイッチング回路と、前記電源端と前
記接地端との間に前記降圧回路と直列に接続され、前記
第１のスイッチング回路と相補的な動作をする第２のス
イッチング回路とを具備したことを特徴とする。
【００１９】また、本発明に係る半導体集積回路装置
は、異なる機能を有する複数の半導体集積回路と、入力
された処理内容を指定する命令を解読して前記複数の半
導体集積回路から該処理に必要な２個以上の半導体集積
回路を選択し、かつ選択した半導体集積回路を消費電力
が最小となるように電源端と接地端との間に直列又は直
並列に接続するスケジューリング回路とを具備したこと
を特徴とする。
は、異なる機能を有する複数の半導体集積回路と、入力
された処理内容を指定する命令を解読して前記複数の半
導体集積回路から該処理に必要な２個以上の半導体集積
回路を選択し、かつ選択した半導体集積回路を消費電力
が最小となるように電源端と接地端との間に直列又は直
並列に接続するスケジューリング回路とを具備したこと
を特徴とする。
【００２０】さらに、本発明においては、前記複数の半
導体集積回路に入力されるデータ、または該複数の半導
体集積回路から出力されるデータのレベルを変換するデ
ータ制御回路をさらに具備してもよい。
導体集積回路に入力されるデータ、または該複数の半導
体集積回路から出力されるデータのレベルを変換するデ
ータ制御回路をさらに具備してもよい。
【００２１】また、本発明においては記複数の半導体集
積回路が同一基板上の絶縁膜上に形成されていることを
特徴とする。
積回路が同一基板上の絶縁膜上に形成されていることを
特徴とする。
【００２２】また本発明によれば、複数の集積回路が電
源端と接地端との間に直列又は直並列に接続されるた
め、半導体チップ全体の電源電圧を変えることなく、各
集積回路に加わる電圧をより下げることができる。そし
てこの場合、全ての集積回路が同時に動作しなくても、
同時に動作させるべき集積回路のみを直列又は直並列に
接続することにより、電圧制御回路の駆動能力を高める
必要もなく、消費電力の低減をはかることが可能とな
る。
源端と接地端との間に直列又は直並列に接続されるた
め、半導体チップ全体の電源電圧を変えることなく、各
集積回路に加わる電圧をより下げることができる。そし
てこの場合、全ての集積回路が同時に動作しなくても、
同時に動作させるべき集積回路のみを直列又は直並列に
接続することにより、電圧制御回路の駆動能力を高める
必要もなく、消費電力の低減をはかることが可能とな
る。
【００２３】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。 （実施形態１）図１は、本発明の第１の実施形態に係わ
る半導体集積回路装置を示すブロック図である。電源端
（電源電圧Ｖcc）と接地端（接地電圧Ｖss）の間に、ｎ
個（ｎ≧２）の集積回路（１，２〜，ｎ）が直列接続さ
れている。そして、各々の集積回路は、信号Ｖin（１〜
ｎ）を入力して信号Ｖout （１〜ｎ）を出力するものと
なっている。
参照して説明する。 （実施形態１）図１は、本発明の第１の実施形態に係わ
る半導体集積回路装置を示すブロック図である。電源端
（電源電圧Ｖcc）と接地端（接地電圧Ｖss）の間に、ｎ
個（ｎ≧２）の集積回路（１，２〜，ｎ）が直列接続さ
れている。そして、各々の集積回路は、信号Ｖin（１〜
ｎ）を入力して信号Ｖout （１〜ｎ）を出力するものと
なっている。
【００２４】集積回路１に与えられる電源電圧をＶcc1
（＝Ｖcc）、接地電圧をＶss1 、集積回路２に与えられ
る電源電圧をＶcc2 （＝Ｖss1 ）、接地電圧をＶss2 、
集積回路ｎに与えられる電源電圧をＶccn （＝Ｖss n-
1）、接地電圧をＶssn （＝Ｖss）とする。また、各集
積回路の電源間Ｖcc1 とＶss1 、Ｖcc2 とＶss2 、…、
Ｖccn とＶssn の各容量をＣ１，Ｃ2 ，…，Ｃn とす
る。
（＝Ｖcc）、接地電圧をＶss1 、集積回路２に与えられ
る電源電圧をＶcc2 （＝Ｖss1 ）、接地電圧をＶss2 、
集積回路ｎに与えられる電源電圧をＶccn （＝Ｖss n-
1）、接地電圧をＶssn （＝Ｖss）とする。また、各集
積回路の電源間Ｖcc1 とＶss1 、Ｖcc2 とＶss2 、…、
Ｖccn とＶssn の各容量をＣ１，Ｃ2 ，…，Ｃn とす
る。
【００２５】集積回路１に入力される信号Ｖin1 の周波
数をｆ1 とすると、集積回路１に流れる電流の平均値Ｉ
1 は、 Ｉ1 ＝ｆ1 ・Ｃ1 （Ｖcc1 −Ｖss1 ） … (1) で表される。
数をｆ1 とすると、集積回路１に流れる電流の平均値Ｉ
1 は、 Ｉ1 ＝ｆ1 ・Ｃ1 （Ｖcc1 −Ｖss1 ） … (1) で表される。
【００２６】いま、集積回路２，〜，集積回路ｎに流れ
る電流の平均値がＩ1 に等しいと仮定すると、各集積回
路の端子間電圧に次の関係が成り立つ。 Ｖ＝Ｖcc1 −Ｖss1 ＝Ｖcc2 −Ｖss2 ＝ ‥‥‥ ＝Ｖccn −Ｖssn … (2) この式のようにＶを定義し、集積回路２に入力される信
号Ｖin2 の周波数をｆ＝（Ｃ1 ／Ｃ2 ）ｆ1 に選ぶと、
平均電流Ｉ2 は、 Ｉ2 ＝（Ｃ1 ／Ｃ2 ）ｆ1 ・Ｃ2 Ｖ … (3) となり、Ｉ1 に等しくなる。同様に、集積回路ｎに入力
される信号Ｖinn の周波数をｆ＝（Ｃ1 ／Ｃn ）ｆ1 に
選べば、平均電流Ｉn は、 Ｉn ＝（Ｃ1 ／Ｃn ）ｆ1 ・Ｃn ・Ｖ … (4) となり、Ｉ1 に等しくなる。つまり、入力信号の周波数
を適切に選択することにより、(2) 式が成り立つ。
る電流の平均値がＩ1 に等しいと仮定すると、各集積回
路の端子間電圧に次の関係が成り立つ。 Ｖ＝Ｖcc1 −Ｖss1 ＝Ｖcc2 −Ｖss2 ＝ ‥‥‥ ＝Ｖccn −Ｖssn … (2) この式のようにＶを定義し、集積回路２に入力される信
号Ｖin2 の周波数をｆ＝（Ｃ1 ／Ｃ2 ）ｆ1 に選ぶと、
平均電流Ｉ2 は、 Ｉ2 ＝（Ｃ1 ／Ｃ2 ）ｆ1 ・Ｃ2 Ｖ … (3) となり、Ｉ1 に等しくなる。同様に、集積回路ｎに入力
される信号Ｖinn の周波数をｆ＝（Ｃ1 ／Ｃn ）ｆ1 に
選べば、平均電流Ｉn は、 Ｉn ＝（Ｃ1 ／Ｃn ）ｆ1 ・Ｃn ・Ｖ … (4) となり、Ｉ1 に等しくなる。つまり、入力信号の周波数
を適切に選択することにより、(2) 式が成り立つ。
【００２７】Ｖin1 ，Ｖin2 ，Ｖinn ，Ｉ1 ，Ｉ2 ，Ｉ
n の時間に対する変化を、図２に示す。信号の周期はそ
の周波数の逆数であるから、ｆ1 ＝１／Ｔのとき、集積
回路２の周期は（Ｃ2 ／Ｃ1 ）Ｔ、集積回路ｎの周期は
（Ｃn ／Ｃ1 ）Ｔとなる。
n の時間に対する変化を、図２に示す。信号の周期はそ
の周波数の逆数であるから、ｆ1 ＝１／Ｔのとき、集積
回路２の周期は（Ｃ2 ／Ｃ1 ）Ｔ、集積回路ｎの周期は
（Ｃn ／Ｃ1 ）Ｔとなる。
【００２８】(2) 式より、各集積回路の電源電圧と接地
電圧の差は等しく、流れる電流の平均値が等しいため、
消費される電力Ｐは等しくなる。従って、ｎ個の集積回
路全体で消費される電力はｎ×Ｐワットとなる。
電圧の差は等しく、流れる電流の平均値が等しいため、
消費される電力Ｐは等しくなる。従って、ｎ個の集積回
路全体で消費される電力はｎ×Ｐワットとなる。
【００２９】従来、例えば集積回路ｎに対して素子の信
頼性を同じにするためには集積回路１〜集積回路ｎ−１
を降圧回路で置き換えていた。この場合、降圧回路で消
費される電力は、（ｎ−１）×Ｐワットとなる。これを
ｎ個の集積回路にそれぞれ適用すると、全降圧回路でｎ
×（ｎ−１）×Ｐワットの電力が消費されることにな
る。従って本発明では従来に比べ、 （ｎ×Ｐ）／｛ｎ×Ｐ＋ｎ×（ｎ−１）×Ｐ｝＝１／ｎ … (5) に消費電力を低減することができる。
頼性を同じにするためには集積回路１〜集積回路ｎ−１
を降圧回路で置き換えていた。この場合、降圧回路で消
費される電力は、（ｎ−１）×Ｐワットとなる。これを
ｎ個の集積回路にそれぞれ適用すると、全降圧回路でｎ
×（ｎ−１）×Ｐワットの電力が消費されることにな
る。従って本発明では従来に比べ、 （ｎ×Ｐ）／｛ｎ×Ｐ＋ｎ×（ｎ−１）×Ｐ｝＝１／ｎ … (5) に消費電力を低減することができる。
【００３０】このように本実施形態によれば、ｎ個の集
積回路１〜ｎを電源端と接地端との間に直列接続し、各
々の集積回路１〜ｎにおける電源間容量Ｃと入力信号周
波数ｆとの積が全て等しくなるように入力信号周波数ｆ
をスケジューリングすることにより、全体の電源電圧を
下げずに、かつ降圧回路を用いずに集積回路に加わる電
圧を下げることができる。従って、微細素子における信
頼性の維持と消費電力の低減をはかることができる。 （実施形態２）図３は、本発明の第２の実施形態に係わ
る半導体集積回路装置を示すブロック図である。本実施
形態は、第１の実施形態における集積回路をＣＭＯＳイ
ンバータで構成した例であり、ｎ＝３の場合を示す。
積回路１〜ｎを電源端と接地端との間に直列接続し、各
々の集積回路１〜ｎにおける電源間容量Ｃと入力信号周
波数ｆとの積が全て等しくなるように入力信号周波数ｆ
をスケジューリングすることにより、全体の電源電圧を
下げずに、かつ降圧回路を用いずに集積回路に加わる電
圧を下げることができる。従って、微細素子における信
頼性の維持と消費電力の低減をはかることができる。 （実施形態２）図３は、本発明の第２の実施形態に係わ
る半導体集積回路装置を示すブロック図である。本実施
形態は、第１の実施形態における集積回路をＣＭＯＳイ
ンバータで構成した例であり、ｎ＝３の場合を示す。
【００３１】電源端（Ｖcc）と (2/3)Ｖccの間の集積回
路１は、ＭＯＳトランジスタＭ１，Ｍ２からなる１段の
ＣＭＯＳインバータで構成されている。 (2/3)Ｖccと
(1/3)Ｖccの間の集積回路２は、ＭＯＳトランジスタＭ
３〜Ｍ６からなる２段のＣＭＯＳインバータで構成され
ている。さらに、 (1/3)Ｖccと接地端（Ｖss）の間の集
積回路３は、ＭＯＳトランジスタＭ７〜Ｍ１２からなる
３段のＣＭＯＳインバータで構成されている。
路１は、ＭＯＳトランジスタＭ１，Ｍ２からなる１段の
ＣＭＯＳインバータで構成されている。 (2/3)Ｖccと
(1/3)Ｖccの間の集積回路２は、ＭＯＳトランジスタＭ
３〜Ｍ６からなる２段のＣＭＯＳインバータで構成され
ている。さらに、 (1/3)Ｖccと接地端（Ｖss）の間の集
積回路３は、ＭＯＳトランジスタＭ７〜Ｍ１２からなる
３段のＣＭＯＳインバータで構成されている。
【００３２】集積回路１，２，３の電源間容量をＣ1 ，
Ｃ2 ，Ｃ3 とし、入力信号Ｖin1 ，Ｖin2 ，Ｖin3 の周
波数をｆ1 ，ｆ2 ，ｆ3 とする。いま、各ＣＭＯＳイン
バータが同じ大きさのＭＯＳトランジスタで構成されて
いると仮定すると、Ｃ2 ＝２Ｃ1 ，Ｃ3 ＝３Ｃ1 であ
る。従って、ｆ2 ＝ (1/2)ｆ1 ，ｆ3 ＝ (1/3)ｆ1 にな
るような周波数でスケジューリングすることによって、
各集積回路１〜３に流れる平均電流Ｉは等しくなる。即
ち、 Ｉ＝ｆ1 ・Ｃ1 ・Ｖcc／３ ＝ｆ2 ・Ｃ2 ・Ｖcc／３ ＝ｆ3 ・Ｃ3 ・Ｖcc／３ … (6) である。
Ｃ2 ，Ｃ3 とし、入力信号Ｖin1 ，Ｖin2 ，Ｖin3 の周
波数をｆ1 ，ｆ2 ，ｆ3 とする。いま、各ＣＭＯＳイン
バータが同じ大きさのＭＯＳトランジスタで構成されて
いると仮定すると、Ｃ2 ＝２Ｃ1 ，Ｃ3 ＝３Ｃ1 であ
る。従って、ｆ2 ＝ (1/2)ｆ1 ，ｆ3 ＝ (1/3)ｆ1 にな
るような周波数でスケジューリングすることによって、
各集積回路１〜３に流れる平均電流Ｉは等しくなる。即
ち、 Ｉ＝ｆ1 ・Ｃ1 ・Ｖcc／３ ＝ｆ2 ・Ｃ2 ・Ｖcc／３ ＝ｆ3 ・Ｃ3 ・Ｖcc／３ … (6) である。
【００３３】図４に、このときの入力信号波形を示す。
Ｖin2 の周期はＶin1 の周期Ｔの２倍、Ｖin3 の周期は
Ｔの３倍になっている。いま、チップの電源電圧Ｖcc＝
３Ｖ、接地電圧Ｖss＝０Ｖとすると、各集積回路内の微
細素子に加わる電圧は１Ｖとなり、十分信頼性が保て
る。また、降圧回路を用いた場合に比べ消費電力は１／
３になる。
Ｖin2 の周期はＶin1 の周期Ｔの２倍、Ｖin3 の周期は
Ｔの３倍になっている。いま、チップの電源電圧Ｖcc＝
３Ｖ、接地電圧Ｖss＝０Ｖとすると、各集積回路内の微
細素子に加わる電圧は１Ｖとなり、十分信頼性が保て
る。また、降圧回路を用いた場合に比べ消費電力は１／
３になる。
【００３４】以上の例はＣＭＯＳインバータ回路からな
る集積回路３つをＶccとＶssの間に配置し、各集積回路
に１つずつ入力信号が入る例を示したが、容量Ｃと周波
数ｆの積が等しければ他の構成でも構わない。 （実施形態３）図５は、本発明の第３の実施形態に係わ
る半導体集積回路装置を示すブロック図である。本実施
形態は、第１の実施形態における集積回路を、インバー
タ回路，ＮＡＮＤ回路，ＮＯＲ回路を複合して構成した
例であり、ｎ＝３の場合を示している。
る集積回路３つをＶccとＶssの間に配置し、各集積回路
に１つずつ入力信号が入る例を示したが、容量Ｃと周波
数ｆの積が等しければ他の構成でも構わない。 （実施形態３）図５は、本発明の第３の実施形態に係わ
る半導体集積回路装置を示すブロック図である。本実施
形態は、第１の実施形態における集積回路を、インバー
タ回路，ＮＡＮＤ回路，ＮＯＲ回路を複合して構成した
例であり、ｎ＝３の場合を示している。
【００３５】この場合も同様に、平均電流Ｉが等しくな
るように入力信号Ｖinの周波数をスケジューリングする
ことによって、微細素子の信頼性を保ちつつ、チップの
消費電力を小さくすることができる。 （実施形態４）図６は、本発明の第４の実施形態に係わ
る半導体集積回路装置を示すブロック図である。本実施
形態が第１の実施形態と異なる点は、電源端（電源電圧
Ｖcc）と接地端（接地電圧Ｖss）との間にスイッチング
トランジスタＭ13を介して降圧回路Ａが接続されている
こと、集積回路１はスイッチングトランジスタＭ14を介
して電源端に接続されていること、さらに集積回路１〜
集積回路ｎは降圧回路Ａの分圧出力端に接続されている
ことである。
るように入力信号Ｖinの周波数をスケジューリングする
ことによって、微細素子の信頼性を保ちつつ、チップの
消費電力を小さくすることができる。 （実施形態４）図６は、本発明の第４の実施形態に係わ
る半導体集積回路装置を示すブロック図である。本実施
形態が第１の実施形態と異なる点は、電源端（電源電圧
Ｖcc）と接地端（接地電圧Ｖss）との間にスイッチング
トランジスタＭ13を介して降圧回路Ａが接続されている
こと、集積回路１はスイッチングトランジスタＭ14を介
して電源端に接続されていること、さらに集積回路１〜
集積回路ｎは降圧回路Ａの分圧出力端に接続されている
ことである。
【００３６】図７は、ｎ＝３の場合で集積回路１が演算
回路、集積回路２が記憶回路、集積回路３が制御回路で
構成されるマイクロプロセッサのブロック図である。ス
ケジューリング回路では、スイッチングトランジスタＭ
１３，Ｍ１４を制御するクロックφ，／φ、周波数ｆ
１，ｆ２，ｆ３にスケジューリングされた入力電圧Ｖin
1 ，Ｖin2 ，Ｖin3 を出力する。また、演算回路，記憶
回路，制御回路の間にデータをやり取りするためのバッ
ファ回路とレベル変換回路からなるデータ制御回路が設
けられている。次の、その動作説明を行う。
回路、集積回路２が記憶回路、集積回路３が制御回路で
構成されるマイクロプロセッサのブロック図である。ス
ケジューリング回路では、スイッチングトランジスタＭ
１３，Ｍ１４を制御するクロックφ，／φ、周波数ｆ
１，ｆ２，ｆ３にスケジューリングされた入力電圧Ｖin
1 ，Ｖin2 ，Ｖin3 を出力する。また、演算回路，記憶
回路，制御回路の間にデータをやり取りするためのバッ
ファ回路とレベル変換回路からなるデータ制御回路が設
けられている。次の、その動作説明を行う。
【００３７】図８は、本システムにおける演算回路，記
憶回路，制御回路の入力信号Ｖin1，Ｖin2 ，Ｖin3 、
スイッチングトランジスタＭ13を制御するクロックφ、
Ｍ14を制御するクロック／φの波形を示す。
憶回路，制御回路の入力信号Ｖin1，Ｖin2 ，Ｖin3 、
スイッチングトランジスタＭ13を制御するクロックφ、
Ｍ14を制御するクロック／φの波形を示す。
【００３８】入力信号Ｖin1 の周波数はｆ1 ＝１／Ｔで
あり、演算回路は常にこの周波数で動作している。一
方、記憶回路，制御回路は時刻ｔ1 〜ｔ2 の間だけ動作
し、入力信号の周波数はどちらもｆ2 ＝ｆ3 ＝１／２Ｔ
である。クロックφは時刻ｔ1からｔ2 の間でハイレベ
ル、他の０〜ｔ1 ，ｔ2 以上でロウレベルである。ま
た、クロック／φはクロックφの反転である。
あり、演算回路は常にこの周波数で動作している。一
方、記憶回路，制御回路は時刻ｔ1 〜ｔ2 の間だけ動作
し、入力信号の周波数はどちらもｆ2 ＝ｆ3 ＝１／２Ｔ
である。クロックφは時刻ｔ1からｔ2 の間でハイレベ
ル、他の０〜ｔ1 ，ｔ2 以上でロウレベルである。ま
た、クロック／φはクロックφの反転である。
【００３９】スイッチングトランジスタＭ13，Ｍ14をｐ
ＭＯＳトランジスタで構成すると、時刻０〜ｔ1 ではφ
がロウレベルであるためＭ13がオンし、降圧回路Ａが動
作する。また、／φがハイレベルであるためＭ14はオフ
し、Ｍ14を介しての電源電圧Ｖccの供給は停止される。
しかし、降圧回路Ａによって集積回路１、即ち演算回路
には電圧Ｖcc1 ＝Ｖcc，Ｖss1 ＝ (2/3)Ｖccが印加され
る。また、集積回路２、即ち記憶回路には電圧Ｖcc2 ＝
(2/3)Ｖcc，Ｖss2 ＝ (1/3)Ｖccが印加される。また、
集積回路３、即ち制御回路には電圧Ｖcc3 ＝ (1/3)Ｖc
c，Ｖss3 ＝Ｖssが印加される。このようにすることで
演算回路が動作、他の回路は待機状態となる。
ＭＯＳトランジスタで構成すると、時刻０〜ｔ1 ではφ
がロウレベルであるためＭ13がオンし、降圧回路Ａが動
作する。また、／φがハイレベルであるためＭ14はオフ
し、Ｍ14を介しての電源電圧Ｖccの供給は停止される。
しかし、降圧回路Ａによって集積回路１、即ち演算回路
には電圧Ｖcc1 ＝Ｖcc，Ｖss1 ＝ (2/3)Ｖccが印加され
る。また、集積回路２、即ち記憶回路には電圧Ｖcc2 ＝
(2/3)Ｖcc，Ｖss2 ＝ (1/3)Ｖccが印加される。また、
集積回路３、即ち制御回路には電圧Ｖcc3 ＝ (1/3)Ｖc
c，Ｖss3 ＝Ｖssが印加される。このようにすることで
演算回路が動作、他の回路は待機状態となる。
【００４０】ここで、集積回路２，３は待機状態である
ことから、集積回路２，３には殆ど電流は流れず、集積
回路１と降圧回路Ａに電流が流れる。従って本実施形態
では、集積回路２，３が待機状態であっても集積回路１
のみを選択的に動作させることができる。なお、待機状
態において集積回路２，３に一定の電圧を印加する必要
がなければ、降圧回路Ａから集積回路２，３への電圧印
加を省略することも可能である。
ことから、集積回路２，３には殆ど電流は流れず、集積
回路１と降圧回路Ａに電流が流れる。従って本実施形態
では、集積回路２，３が待機状態であっても集積回路１
のみを選択的に動作させることができる。なお、待機状
態において集積回路２，３に一定の電圧を印加する必要
がなければ、降圧回路Ａから集積回路２，３への電圧印
加を省略することも可能である。
【００４１】時刻ｔ1 〜ｔ2 ではφがハイレベルである
ためＭ13がオフし、降圧回路Ａは動作しない。即ち、降
圧回路ＡからのＶcc1,Ｖss1,Ｖcc2,Ｖss2,Ｖcc3,Ｖss3
は供給されない。一方、／φはロウレベルであるためＭ
14がオンし、各集積回路１〜３は第１の実施形態と同様
に動作し、無駄な消費電力を無くすことができる。
ためＭ13がオフし、降圧回路Ａは動作しない。即ち、降
圧回路ＡからのＶcc1,Ｖss1,Ｖcc2,Ｖss2,Ｖcc3,Ｖss3
は供給されない。一方、／φはロウレベルであるためＭ
14がオンし、各集積回路１〜３は第１の実施形態と同様
に動作し、無駄な消費電力を無くすことができる。
【００４２】次に、時刻ｔ2 以上ではφがロウレベル、
／φがハイレベルであるため、再び記憶回路，制御回路
が待機状態になる。このように本実施形態によれば、第
１の実施形態と同様に、直列接続された各集積回路１〜
３を動作させるときには消費電力の低減をはかることが
でき、しかも必要に応じて１つの集積回路１のみを動作
させることもできる。 （実施形態５）図９は、本発明の第５の実施形態に係わ
る半導体集積回路装置を示すブロック図である。本装置
は、異なる機能を有するｎ個の半導体集積回路１０（集
積回路(1)〜(n) ）と、ｍ本の電源線５０（電源線 (1)
〜(m) ）のうち電源端（Ｖcc）及び接地端（Ｖss）を除
くｍ−２本の電源線５０の電圧を一定に制御するｍ−２
個の電圧制御回路２０と、集積回路１０の接続関係を決
定するスケジューリング回路３０と、集積回路１０間及
び外部とのデータのやり取りを行うデータ制御回路４０
とから構成されている。
／φがハイレベルであるため、再び記憶回路，制御回路
が待機状態になる。このように本実施形態によれば、第
１の実施形態と同様に、直列接続された各集積回路１〜
３を動作させるときには消費電力の低減をはかることが
でき、しかも必要に応じて１つの集積回路１のみを動作
させることもできる。 （実施形態５）図９は、本発明の第５の実施形態に係わ
る半導体集積回路装置を示すブロック図である。本装置
は、異なる機能を有するｎ個の半導体集積回路１０（集
積回路(1)〜(n) ）と、ｍ本の電源線５０（電源線 (1)
〜(m) ）のうち電源端（Ｖcc）及び接地端（Ｖss）を除
くｍ−２本の電源線５０の電圧を一定に制御するｍ−２
個の電圧制御回路２０と、集積回路１０の接続関係を決
定するスケジューリング回路３０と、集積回路１０間及
び外部とのデータのやり取りを行うデータ制御回路４０
とから構成されている。
【００４３】本実施形態の半導体集積回路装置には、外
部から命令Ｉが入力される。ＤＲＡＭなどのメモリの場
合、命令Ｉは書き込み，読み出し，リフレッシュ，高速
ページモード，ニブルモード，スタティックカラムモー
ド等の動作モードを指定するものである。一方、マイク
ロプロセッサの場合、データの移動，比較，保存，加減
乗除等の命令である。
部から命令Ｉが入力される。ＤＲＡＭなどのメモリの場
合、命令Ｉは書き込み，読み出し，リフレッシュ，高速
ページモード，ニブルモード，スタティックカラムモー
ド等の動作モードを指定するものである。一方、マイク
ロプロセッサの場合、データの移動，比較，保存，加減
乗除等の命令である。
【００４４】スケジューリング回路３０では、命令Ｉを
解読し、必要な集積回路１０を選択するための信号Φab
を作る。また、Φabにより集積回路(1) 〜集積回路(n)
（ｎ≧２）の中から必要なｋ個（２≦ｋ≦ｎ）の集積回
路を選択し、選択した集積回路ｉ（ｉ≦ｋ−１）の電源
入力端Ｖcci と接地入力端Ｖssi を、電源線(1) 〜電源
線(m) （３≦ｍ≦ｎ＋１）に消費電力が最小になるよう
に直並列に接続する（１≦ａ≦２ｎ，１≦ｂ≦ｍ）。
解読し、必要な集積回路１０を選択するための信号Φab
を作る。また、Φabにより集積回路(1) 〜集積回路(n)
（ｎ≧２）の中から必要なｋ個（２≦ｋ≦ｎ）の集積回
路を選択し、選択した集積回路ｉ（ｉ≦ｋ−１）の電源
入力端Ｖcci と接地入力端Ｖssi を、電源線(1) 〜電源
線(m) （３≦ｍ≦ｎ＋１）に消費電力が最小になるよう
に直並列に接続する（１≦ａ≦２ｎ，１≦ｂ≦ｍ）。
【００４５】データ制御回路４０は、後述するように、
外部とのデータのやり取りを行う入出力回路と、選択さ
れた集積回路(1) 〜集積回路(k) の間でデータをやり取
りするためのレベル変換回路とからなる。電源線(1) は
Ｖccに接続され、電源線(m)はＶssに接続される。ま
た、電源線(2) から電源線(m-1) はＶccとＶssの間の電
圧を持ち、電源線(i) と電源線(i+1) の電圧差はＶccと
Ｖssの電圧差をｍ−１等分したものである。さらに、電
源線(2) 〜電源線(m-1) には、それぞれに電圧制御回路
２０が接続されている。
外部とのデータのやり取りを行う入出力回路と、選択さ
れた集積回路(1) 〜集積回路(k) の間でデータをやり取
りするためのレベル変換回路とからなる。電源線(1) は
Ｖccに接続され、電源線(m)はＶssに接続される。ま
た、電源線(2) から電源線(m-1) はＶccとＶssの間の電
圧を持ち、電源線(i) と電源線(i+1) の電圧差はＶccと
Ｖssの電圧差をｍ−１等分したものである。さらに、電
源線(2) 〜電源線(m-1) には、それぞれに電圧制御回路
２０が接続されている。
【００４６】図１０は、ｎ＝４，ｍ＝３を仮定した時の
スケジューリング回路３０の構成例である。この回路３
０は、命令Ｉを解読するデコーダ回路３１と、信号Φab
を作る信号発生回路３２と、選択回路３３とからなる。
信号発生回路３２では予めＲＯＭ等に記憶された情報に
基づいて、信号Φabをハイレベルにするかロウレベルに
するかが決定される。選択回路３３では、集積回路 (1)
〜(4) の電源電圧Ｖcci と接地電圧Ｖssi をチップの電
源電圧Ｖcc，中間電圧Ｖｍ，接地電圧Ｖssのいずれに接
続するかを信号Φabによって選択する。例えば、Φ11が
ハイレベル、Φ12，Φ13がロウレベルのときＶcc1 はＶ
ccに接続され、Φ22がハイレベル、Φ21，Φ23がロウレ
ベルのときＶss1 はＶｍに接続される。選択しない集積
回路は、Φabを全てロウレベルにするか、集積回路の電
源入力端と接地入力端を同じ電源線に接続する。
スケジューリング回路３０の構成例である。この回路３
０は、命令Ｉを解読するデコーダ回路３１と、信号Φab
を作る信号発生回路３２と、選択回路３３とからなる。
信号発生回路３２では予めＲＯＭ等に記憶された情報に
基づいて、信号Φabをハイレベルにするかロウレベルに
するかが決定される。選択回路３３では、集積回路 (1)
〜(4) の電源電圧Ｖcci と接地電圧Ｖssi をチップの電
源電圧Ｖcc，中間電圧Ｖｍ，接地電圧Ｖssのいずれに接
続するかを信号Φabによって選択する。例えば、Φ11が
ハイレベル、Φ12，Φ13がロウレベルのときＶcc1 はＶ
ccに接続され、Φ22がハイレベル、Φ21，Φ23がロウレ
ベルのときＶss1 はＶｍに接続される。選択しない集積
回路は、Φabを全てロウレベルにするか、集積回路の電
源入力端と接地入力端を同じ電源線に接続する。
【００４７】図１１は、２つの命令Ｉ１とＩ２に対し、
下記の（表１）に示すように、Φabがスケジューリング
されている場合のデータ制御回路４０の構成例である。
図１０と同様に、ｎ＝４，ｍ＝３を仮定している。図１
１（ａ）は命令Ｉ１の場合、図１１（ｂ）は命令Ｉ２の
場合を示す。
下記の（表１）に示すように、Φabがスケジューリング
されている場合のデータ制御回路４０の構成例である。
図１０と同様に、ｎ＝４，ｍ＝３を仮定している。図１
１（ａ）は命令Ｉ１の場合、図１１（ｂ）は命令Ｉ２の
場合を示す。
【００４８】
【表１】
【００４９】まず、命令Ｉ１の場合、Φ12，Φ23がハイ
レベル、Φ11，Φ13，Φ21，Φ22がロウレベルであり、
集積回路(1) がＶｍとＶssの間に接続される。同様に、
Φ32，Φ43がハイレベル、Φ31，Φ33，Φ41，Φ42がロ
ウレベルであり、集積回路(2) がＶｍとＶssの間に接続
される。さらに、Φ51，Φ62がハイレベル、Φ52，Φ5
3，Φ61，Φ63がロウレベルであり、集積回路(3) がＶc
cとＶｍの間に、Φ71，Φ82がハイレベル、Φ72，Φ7
3，Φ81，Φ83がロウレベルであり、集積回路(4)がＶcc
とＶｍの間にそれぞれ接続される。即ち、図１１（ａ）
に示すように、ＶccとＶssの間に、集積回路 (1)〜集積
回路(4) が直並列に接続される。
レベル、Φ11，Φ13，Φ21，Φ22がロウレベルであり、
集積回路(1) がＶｍとＶssの間に接続される。同様に、
Φ32，Φ43がハイレベル、Φ31，Φ33，Φ41，Φ42がロ
ウレベルであり、集積回路(2) がＶｍとＶssの間に接続
される。さらに、Φ51，Φ62がハイレベル、Φ52，Φ5
3，Φ61，Φ63がロウレベルであり、集積回路(3) がＶc
cとＶｍの間に、Φ71，Φ82がハイレベル、Φ72，Φ7
3，Φ81，Φ83がロウレベルであり、集積回路(4)がＶcc
とＶｍの間にそれぞれ接続される。即ち、図１１（ａ）
に示すように、ＶccとＶssの間に、集積回路 (1)〜集積
回路(4) が直並列に接続される。
【００５０】そしてこの状態で、集積回路(1) には入力
回路４１が接続され、外部からの入力データＤＩＮが入
力され、集積回路(1) の出力は集積回路(2) に入力され
る。集積回路(2) の出力は集積回路(3) に入力される
が、これらの入出力レベルを合わせるために、レベル変
換回路４３が設けられている。集積回路(3) の出力は集
積回路(4) に入力され、その集積回路(4) の出力は出力
回路４２を通して出力データＤＯＵＴとして外部に出力
される。このとき、レベル変換回路４３が接続される集
積回路は信号Φabによって選択される。
回路４１が接続され、外部からの入力データＤＩＮが入
力され、集積回路(1) の出力は集積回路(2) に入力され
る。集積回路(2) の出力は集積回路(3) に入力される
が、これらの入出力レベルを合わせるために、レベル変
換回路４３が設けられている。集積回路(3) の出力は集
積回路(4) に入力され、その集積回路(4) の出力は出力
回路４２を通して出力データＤＯＵＴとして外部に出力
される。このとき、レベル変換回路４３が接続される集
積回路は信号Φabによって選択される。
【００５１】次に、命令Ｉ２の場合、Φ12，Φ23がハイ
レベル、Φ11，Φ13，Φ21，Φ22がロウレベルであり、
集積回路(1) がＶｍとＶssの間に接続される。同様に、
Φ32，Φ43がハイレベル、Φ31，Φ33，Φ41，Φ42がロ
ウレベルであり、集積回路(2) がＶｍとＶssの間に接続
される。Φ51，Φ52，Φ53，Φ61，Φ62，Φ63は全てロ
ウレベルであるため、集積回路(3) は電源線に接続され
ない。Φ71，Φ82がハイレベル、Φ72，Φ73，Φ81，Φ
83がロウレベルであり、集積回路(4) がＶccとＶｍの間
に接続される。即ち、図１１（ｂ）に示すように、Ｖcc
とＶssの間に、集積回路(1) ，集積回路(2) ，集積回路
(4) が直並列に接続され、集積回路(3)は選択されな
い。
レベル、Φ11，Φ13，Φ21，Φ22がロウレベルであり、
集積回路(1) がＶｍとＶssの間に接続される。同様に、
Φ32，Φ43がハイレベル、Φ31，Φ33，Φ41，Φ42がロ
ウレベルであり、集積回路(2) がＶｍとＶssの間に接続
される。Φ51，Φ52，Φ53，Φ61，Φ62，Φ63は全てロ
ウレベルであるため、集積回路(3) は電源線に接続され
ない。Φ71，Φ82がハイレベル、Φ72，Φ73，Φ81，Φ
83がロウレベルであり、集積回路(4) がＶccとＶｍの間
に接続される。即ち、図１１（ｂ）に示すように、Ｖcc
とＶssの間に、集積回路(1) ，集積回路(2) ，集積回路
(4) が直並列に接続され、集積回路(3)は選択されな
い。
【００５２】なお、集積回路(3) を選択しない手段は、
Φ51，Φ61をハイレベル、Φ52，Φ53，Φ62，Φ63をロ
ウレベルにしてもよいし、Φ52，Φ62をハイレベル、Φ
51，Φ53，Φ61，Φ63をロウレベルにしてもよいし、Φ
53，Φ63をハイレベル、Φ51，Φ52，Φ61，Φ62をロウ
レベルにしてもよい。
Φ51，Φ61をハイレベル、Φ52，Φ53，Φ62，Φ63をロ
ウレベルにしてもよいし、Φ52，Φ62をハイレベル、Φ
51，Φ53，Φ61，Φ63をロウレベルにしてもよいし、Φ
53，Φ63をハイレベル、Φ51，Φ52，Φ61，Φ62をロウ
レベルにしてもよい。
【００５３】そしてこの状態で、集積回路(1) には入力
回路４１が接続され、外部からの入力データＤＩＮが入
力され、集積回路(1) の出力は集積回路(2) に入力され
る。集積回路(2) の出力は集積回路(4) に入力される
が、これらの入出力レベルを合わせるために、レベル変
換回路４３が設けられている。集積回路(4) の出力は出
力回路４２を通して出力データＤＯＵＴとして外部に出
力される。このとき、レベル変換回路４３が接続される
集積回路は信号Φabによって選択される。
回路４１が接続され、外部からの入力データＤＩＮが入
力され、集積回路(1) の出力は集積回路(2) に入力され
る。集積回路(2) の出力は集積回路(4) に入力される
が、これらの入出力レベルを合わせるために、レベル変
換回路４３が設けられている。集積回路(4) の出力は出
力回路４２を通して出力データＤＯＵＴとして外部に出
力される。このとき、レベル変換回路４３が接続される
集積回路は信号Φabによって選択される。
【００５４】なお、上記の例では複数の集積回路を直並
列接続したが、少なくとも一部に直列接続部分を含むも
のであればよく、選択した集積回路の全てを直列接続し
てもよい。
列接続したが、少なくとも一部に直列接続部分を含むも
のであればよく、選択した集積回路の全てを直列接続し
てもよい。
【００５５】このように本実施形態によれば、電源端
（Ｖcc）と接地端（Ｖss）の間に直列又は直並列に接続
される集積回路の組み合わせを、外部から入力される命
令によって自由に変えることができる。これにより、全
ての集積回路が同時に動作しなくても、同時に動作させ
るべき集積回路のみを直列又は直並列に接続することに
より、半導体チップ全体の電源電圧を変えることなく、
各集積回路に加わる電圧をより下げることができる。
（Ｖcc）と接地端（Ｖss）の間に直列又は直並列に接続
される集積回路の組み合わせを、外部から入力される命
令によって自由に変えることができる。これにより、全
ての集積回路が同時に動作しなくても、同時に動作させ
るべき集積回路のみを直列又は直並列に接続することに
より、半導体チップ全体の電源電圧を変えることなく、
各集積回路に加わる電圧をより下げることができる。
【００５６】つまり、命令毎に消費電力が最小になる組
み合わせをスケジューリングしておくことにより、低消
費電力化が可能となる。さらに、動作しない集積回路に
対して、降圧回路並の大きな駆動能力を持つ電圧制御回
路を設ける必要がないので、電圧制御回路における消費
電力を小さくすることができ、これによっても消費電力
の低減をはかることが可能となる。
み合わせをスケジューリングしておくことにより、低消
費電力化が可能となる。さらに、動作しない集積回路に
対して、降圧回路並の大きな駆動能力を持つ電圧制御回
路を設ける必要がないので、電圧制御回路における消費
電力を小さくすることができ、これによっても消費電力
の低減をはかることが可能となる。
【００５７】また、本実施形態は、ＤＲＡＭにおいてシ
リアルデータをパイプライン処理により入出力する場
合、或いはパイプライン処理を用いたマイクロプロセッ
サに特に有効である。即ち、パイプライン動作する回路
を命令によって選択することにより、電源電圧と接地電
圧の間に直並列された複数の集積回路を常に同時に動作
させることができ、効率的な低消費電力の半導体集積回
路装置が実現できる。
リアルデータをパイプライン処理により入出力する場
合、或いはパイプライン処理を用いたマイクロプロセッ
サに特に有効である。即ち、パイプライン動作する回路
を命令によって選択することにより、電源電圧と接地電
圧の間に直並列された複数の集積回路を常に同時に動作
させることができ、効率的な低消費電力の半導体集積回
路装置が実現できる。
【００５８】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態における複数の集積回路
や降圧回路等は各々別のチップであってもよいが、これ
らが全て１つのチップになっていても本発明は有効であ
る。この場合、直列接続或いは直並列接続される集積回
路を構成するＭＯＳトランジスタの基板領域は、各集積
回路毎に異なっている。例えば、シリコン基板上の絶縁
膜上に形成されたＭＯＳトランジスタは、その基板領域
が素子毎に異なるため本発明を構成する素子として好適
である。さらに、集積回路の構成は何等限定されるもの
ではなく、仕様に応じて適宜変更可能である。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
されるものではない。実施形態における複数の集積回路
や降圧回路等は各々別のチップであってもよいが、これ
らが全て１つのチップになっていても本発明は有効であ
る。この場合、直列接続或いは直並列接続される集積回
路を構成するＭＯＳトランジスタの基板領域は、各集積
回路毎に異なっている。例えば、シリコン基板上の絶縁
膜上に形成されたＭＯＳトランジスタは、その基板領域
が素子毎に異なるため本発明を構成する素子として好適
である。さらに、集積回路の構成は何等限定されるもの
ではなく、仕様に応じて適宜変更可能である。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
【００５９】
【発明の効果】以上詳述したように本発明によれば、半
導体チップに加える電源電圧を下げずに半導体集積回路
内の微細素子に加わる電圧を下げることができ、素子の
信頼性向上と共に消費電力の低減をはかることが可能で
ある。
導体チップに加える電源電圧を下げずに半導体集積回路
内の微細素子に加わる電圧を下げることができ、素子の
信頼性向上と共に消費電力の低減をはかることが可能で
ある。
【００６０】また本発明によれば、電源端と接地端の間
に直並列に接続される集積回路の組み合わせを、外部か
ら入力される命令によって自由に変えることができ、命
令毎に消費電力が最小になる組み合わせをスケジューリ
ングしておくことにより、低消費電力化をはかることが
可能となる。
に直並列に接続される集積回路の組み合わせを、外部か
ら入力される命令によって自由に変えることができ、命
令毎に消費電力が最小になる組み合わせをスケジューリ
ングしておくことにより、低消費電力化をはかることが
可能となる。
【図１】第１の実施形態に係わる半導体集積回路装置を
示すブロック図。
示すブロック図。
【図２】第１の実施形態における入力信号と電流の時間
変化を示す図。
変化を示す図。
【図３】第２の実施形態に係わる半導体集積回路装置を
示すブロック図。
示すブロック図。
【図４】第２の実施形態における入力信号と電流の時間
変化を示す図。
変化を示す図。
【図５】第３の実施形態に係わる集積回路装置を示すブ
ロック図。
ロック図。
【図６】第４の実施形態に係わる半導体集積回路装置を
示すブロック図。
示すブロック図。
【図７】第４の実施形態に係わるマイクロプロセッサを
示すブロック図。
示すブロック図。
【図８】第４の実施形態における入力信号とクロックの
時間変化を示す図。
時間変化を示す図。
【図９】第５の実施形態に係わる半導体集積回路装置を
示すブロック図。
示すブロック図。
【図１０】スケジューリング回路３０の構成例を示す
図。
図。
【図１１】データ制御回路４０の構成例を示す図。
【図１２】降圧回路を用いた従来装置の例を示すブロッ
ク図。
ク図。
１〜ｎ…集積回路 Ａ…降圧回路 Ｖcc…電源電圧 Ｖss…接地電圧 Ｖin…入力信号 Ｖout …出力信号 Ｃ…集積回路の電源間容量 １０…集積回路 ２０…電圧制御回路 ３０…スケジューリング回路 ３１…デコーダ回路 ３２…信号発生回路 ３３…選択回路 ４０…データ制御回路 ４１…入力回路 ４２…出力回路 ４３…レベル変換回路 ５０…電源線
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407 H01L 21/822 H01L 27/04 H03K 19/00
Claims (4)
- 【請求項１】電源端と接地端との間に直列接続され、そ
れぞれの電源間容量と入力信号周波数との積が互いに等
しくなるように入力信号周波数が設定された複数の半導
体集積回路と、 前記複数の半導体集積回路に電源電圧を供給する降圧回
路と、 前記電源端と前記接地端との間に前記複数の半導体集積
回路の直列回路と直列に接続された第１のスイッチング
回路と、 前記電源端と前記接地端との間に前記降圧回路と直列に
接続され、前記第１のスイッチング回路と相補的な動作
をする第２のスイッチング回路と を具備したことを特徴とする半導体集積回路装置。 - 【請求項２】異なる機能を有する複数の半導体集積回路
と、 入力された処理内容を指定する命令を解読して前記複数
の半導体集積回路から該処理に必要な２個以上の半導体
集積回路を選択し、かつ選択した半導体集積回路を消費
電力が最小となるように電源端と接地端との間に直列又
は直並列に接続するスケジューリング回路と を具備したことを特徴とする半導体集積回路装置。 - 【請求項３】前記複数の半導体集積回路に入力されるデ
ータ、または該複数の半導体集積回路から出力されるデ
ータのレベルを変換するデータ制御回路をさらに具備し
たことを特徴とする請求項１または２記載の半導体集積
回路装置。 - 【請求項４】前記複数の半導体集積回路は、同一基板上
の絶縁膜上に形成されていることを特徴とする請求項１
乃至３のいずれか１項記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP587796A JP3300593B2 (ja) | 1995-06-15 | 1996-01-17 | 半導体集積回路装置 |
| US08/593,275 US5867040A (en) | 1995-06-15 | 1996-01-29 | Integrated circuit with stacked sub-circuits between Vcc and ground so as to conserve power and reduce the voltage across any one transistor |
| DE1996103447 DE19603447C2 (de) | 1995-06-15 | 1996-01-31 | Integrierte Halbleiterschaltungsvorrichtung |
| KR1019960009976A KR100247256B1 (ko) | 1995-06-15 | 1996-03-29 | 반도체 집적회로 장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14883895 | 1995-06-15 | ||
| JP7-148838 | 1995-06-15 | ||
| JP587796A JP3300593B2 (ja) | 1995-06-15 | 1996-01-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0963274A JPH0963274A (ja) | 1997-03-07 |
| JP3300593B2 true JP3300593B2 (ja) | 2002-07-08 |
Family
ID=26339896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP587796A Expired - Fee Related JP3300593B2 (ja) | 1995-06-15 | 1996-01-17 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5867040A (ja) |
| JP (1) | JP3300593B2 (ja) |
| KR (1) | KR100247256B1 (ja) |
| DE (1) | DE19603447C2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005021883A1 (de) * | 2005-05-04 | 2006-11-09 | Valeo Schalter Und Sensoren Gmbh | Schaltungsanordnung |
| JP2008159736A (ja) * | 2006-12-22 | 2008-07-10 | Elpida Memory Inc | 半導体装置及びその電源供給方法 |
| US8248152B2 (en) | 2009-02-25 | 2012-08-21 | International Business Machines Corporation | Switched capacitor voltage converters |
| US8174288B2 (en) * | 2009-04-13 | 2012-05-08 | International Business Machines Corporation | Voltage conversion and integrated circuits with stacked voltage domains |
| US8476962B2 (en) * | 2009-11-18 | 2013-07-02 | Freescale Semiconductor, Inc. | System having multiple voltage tiers and method therefor |
| US8169257B2 (en) * | 2009-11-18 | 2012-05-01 | Freescale Semiconductor, Inc. | System and method for communicating between multiple voltage tiers |
| US8276002B2 (en) | 2009-11-23 | 2012-09-25 | International Business Machines Corporation | Power delivery in a heterogeneous 3-D stacked apparatus |
| US8629705B2 (en) | 2010-06-07 | 2014-01-14 | International Business Machines Corporation | Low voltage signaling |
| KR101350388B1 (ko) * | 2012-11-22 | 2014-01-15 | 숭실대학교산학협력단 | 적층 구조를 가지는 집적회로 |
| EP2779457B1 (en) | 2013-03-15 | 2018-08-29 | Dialog Semiconductor B.V. | Method for charge sharing/reuse of electronic circuits |
| US20150346742A1 (en) * | 2014-06-02 | 2015-12-03 | Nxp B.V. | Energy recycling for a cost effective platform to optimize energy efficiency for low powered system |
| US9912335B2 (en) | 2015-07-08 | 2018-03-06 | Nxp B.V. | Configurable power domain and method |
| US9917588B2 (en) | 2015-07-08 | 2018-03-13 | Nxp B.V. | Level shifter and approach therefor |
| US9960769B2 (en) | 2015-12-17 | 2018-05-01 | Nxp B.V. | Power-domain optimization |
| US9645604B1 (en) | 2016-01-05 | 2017-05-09 | Bitfury Group Limited | Circuits and techniques for mesochronous processing |
| US9514264B1 (en) | 2016-01-05 | 2016-12-06 | Bitfury Group Limited | Layouts of transmission gates and related systems and techniques |
| US9660627B1 (en) | 2016-01-05 | 2017-05-23 | Bitfury Group Limited | System and techniques for repeating differential signals |
| US9614526B1 (en) | 2016-02-09 | 2017-04-04 | Nxp B.V. | Power-domain assignment |
| US9960670B2 (en) | 2016-03-11 | 2018-05-01 | Nxp B.V. | Apparatus for charge recycling |
| US10158292B2 (en) | 2017-01-23 | 2018-12-18 | Nxp B.V. | Power configuration |
| US10270448B1 (en) | 2018-05-16 | 2019-04-23 | Nxp B.V. | Level shifter circuit with transistor drive strength variation compensation |
| FR3118217B1 (fr) * | 2020-12-18 | 2023-02-24 | St Microelectronics Rousset | Système électronique à consommation statique réduite |
| US12046601B2 (en) | 2022-02-16 | 2024-07-23 | Zetagig Inc. | Apparatuses, methods, and systems for an array of devices |
| US12021029B2 (en) | 2022-02-16 | 2024-06-25 | Zetagig Inc. | Systems, methods, and apparatuses for an array of devices |
| US11953963B2 (en) * | 2022-02-16 | 2024-04-09 | Zetagig Inc. | Apparatuses and methods for an array of devices |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH631298A5 (de) * | 1977-01-10 | 1982-07-30 | Kremlev V J | Integrierte logische schaltung. |
| US4459496A (en) * | 1980-04-04 | 1984-07-10 | Matsushita Electric Industrial Company, Limited | Semiconductor integrated circuit having stacked integrated injection logic circuits |
| JPS5761336A (en) * | 1980-09-30 | 1982-04-13 | Toshiba Corp | Output protection circuit of integrated injection logical circuit |
| US4739497A (en) * | 1981-05-29 | 1988-04-19 | Hitachi, Ltd. | Semiconductor memory |
| JPS5960521A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 電圧安定化回路 |
| JPS60204117A (ja) * | 1984-03-28 | 1985-10-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| JPH04315209A (ja) * | 1991-04-12 | 1992-11-06 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JP2944243B2 (ja) * | 1991-04-15 | 1999-08-30 | 日本電気株式会社 | 半導体集積回路 |
| US5581506A (en) * | 1994-06-03 | 1996-12-03 | Matsushita Electric Industrial Co., Ltd. | Level-shifter, semiconductor integrated circuit, and control methods thereof |
| KR100190179B1 (ko) * | 1994-06-03 | 1999-06-01 | 모리시따 요오이찌 | 신호전송방법, 신호전송회로 및 이것을 이용한 반도체집적회로 |
-
1996
- 1996-01-17 JP JP587796A patent/JP3300593B2/ja not_active Expired - Fee Related
- 1996-01-29 US US08/593,275 patent/US5867040A/en not_active Expired - Lifetime
- 1996-01-31 DE DE1996103447 patent/DE19603447C2/de not_active Expired - Fee Related
- 1996-03-29 KR KR1019960009976A patent/KR100247256B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004347A (ko) | 1997-01-29 |
| DE19603447A1 (de) | 1996-12-19 |
| KR100247256B1 (ko) | 2000-03-15 |
| DE19603447C2 (de) | 2003-08-07 |
| US5867040A (en) | 1999-02-02 |
| JPH0963274A (ja) | 1997-03-07 |
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