JPH04315209A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04315209A JPH04315209A JP3108952A JP10895291A JPH04315209A JP H04315209 A JPH04315209 A JP H04315209A JP 3108952 A JP3108952 A JP 3108952A JP 10895291 A JP10895291 A JP 10895291A JP H04315209 A JPH04315209 A JP H04315209A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- clock
- microcomputer
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、クロックをカウント
ソースとするタイマ回路の一周期内に周期の異なった複
数個の任意位相パルスを発生する回路を備えたマイクロ
コンピュータに関するものである。
ソースとするタイマ回路の一周期内に周期の異なった複
数個の任意位相パルスを発生する回路を備えたマイクロ
コンピュータに関するものである。
【０００２】
【従来の技術】従来、クロックをカウントソースとする
タイマ回路の一周期内に任意の位相パルスを発生するマ
イクロコンピュータの回路は図５に示すような回路で構
成されている。図５において、１は、あるクロック（ク
ロック発生回路が出力するクロック，外部からのクロッ
ク，あるいはタイマによって分周したクロック等）（以
下、クロックＡと称す）をカウントソースとするタイマ
回路、７ａ，７ｂはある設定データを保持するためのレ
ジスタ、５ａ，５ｂはタイマ回路１の出力とレジスタ７
ａ，７ｂとのデータ比較を行う比較器、８は比較器５ａ
，５ｂの出力によってｓｅｔ，ｒｅｓｅｔを行うフリッ
プ・フロップ、４ａはそのデータをポートに出力するポ
ート出力回路である。
タイマ回路の一周期内に任意の位相パルスを発生するマ
イクロコンピュータの回路は図５に示すような回路で構
成されている。図５において、１は、あるクロック（ク
ロック発生回路が出力するクロック，外部からのクロッ
ク，あるいはタイマによって分周したクロック等）（以
下、クロックＡと称す）をカウントソースとするタイマ
回路、７ａ，７ｂはある設定データを保持するためのレ
ジスタ、５ａ，５ｂはタイマ回路１の出力とレジスタ７
ａ，７ｂとのデータ比較を行う比較器、８は比較器５ａ
，５ｂの出力によってｓｅｔ，ｒｅｓｅｔを行うフリッ
プ・フロップ、４ａはそのデータをポートに出力するポ
ート出力回路である。
【０００３】次に動作について説明する。図５において
例としてレジスタ７ａに“５”、レジスタ７ｂに“Ａ”
を設定する。タイマ回路１が“５”になったとき、レジ
スタ７ａの設定値と一致するので比較器５ａはフリップ
・フロップ８をｓｅｔし、ポート出力回路４ａにＨＩＧ
Ｈが出力される。次にタイマ回路１が“Ａ”になったと
き、同様にレジスタ７ｂの設定値と一致するので比較器
５ｂはフリップ・フロップ８をｒｅｓｅｔし、ポート出
力回路４ａにはＬＯＷが出力される。図６にこの動作の
タイミングチャートを示す。
例としてレジスタ７ａに“５”、レジスタ７ｂに“Ａ”
を設定する。タイマ回路１が“５”になったとき、レジ
スタ７ａの設定値と一致するので比較器５ａはフリップ
・フロップ８をｓｅｔし、ポート出力回路４ａにＨＩＧ
Ｈが出力される。次にタイマ回路１が“Ａ”になったと
き、同様にレジスタ７ｂの設定値と一致するので比較器
５ｂはフリップ・フロップ８をｒｅｓｅｔし、ポート出
力回路４ａにはＬＯＷが出力される。図６にこの動作の
タイミングチャートを示す。
【０００４】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータの任意の位相パルスを発生させる回路は上記のよ
うに構成されているので、周期の異なった複数個の任意
位相パルスを発生させるため、図５に示す回路を複数個
構成するとマイクロコンピュータのチップ面積が大きく
なるという欠点があった。
ュータの任意の位相パルスを発生させる回路は上記のよ
うに構成されているので、周期の異なった複数個の任意
位相パルスを発生させるため、図５に示す回路を複数個
構成するとマイクロコンピュータのチップ面積が大きく
なるという欠点があった。
【０００５】この発明のマイクロコンピュータは上記の
ような問題点を解消するためになされたもので、マイク
ロコンピユータのチップ面積を小さくできて、かつ周期
の異なった複数個の任意位相パルスを発生させることが
できるマイクロコンピュータを得ることを目的とする。
ような問題点を解消するためになされたもので、マイク
ロコンピユータのチップ面積を小さくできて、かつ周期
の異なった複数個の任意位相パルスを発生させることが
できるマイクロコンピュータを得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明のマイクロコン
ピュータは、クロックをカウントソースとするタイマ回
路と、このタイマ回路の出力をアドレスし、各アドレス
の対応するビット列に出力パルスレベルを記憶した記憶
回路と、この記憶回路の各ビット出力を上記クロックに
同期してラッチするラッチ回路と、このラッチ回路の各
ビット出力を対応するポートに出力するポート出力回路
とを備えている。
ピュータは、クロックをカウントソースとするタイマ回
路と、このタイマ回路の出力をアドレスし、各アドレス
の対応するビット列に出力パルスレベルを記憶した記憶
回路と、この記憶回路の各ビット出力を上記クロックに
同期してラッチするラッチ回路と、このラッチ回路の各
ビット出力を対応するポートに出力するポート出力回路
とを備えている。
【０００７】
【作用】この発明におけるマイクロコンピュータは、記
憶回路の各アドレスにおける対応するビット列に出力パ
ルスレベルをデータとして記憶し、クロックＡに同期さ
せてポート出力回路に出力させることによってタイマ回
路の一周期内に周期の異なる複数個の任意位相パルスが
得られる。
憶回路の各アドレスにおける対応するビット列に出力パ
ルスレベルをデータとして記憶し、クロックＡに同期さ
せてポート出力回路に出力させることによってタイマ回
路の一周期内に周期の異なる複数個の任意位相パルスが
得られる。
【０００８】
【実施例】図１ないし図３はこの発明のマイクロコンピ
ュータの一実施例を示す回路図である。図１において、
１は８ビットで構成されたタイマ回路（Ｔ７〜Ｔ４：上
位ビット，Ｔ３〜Ｔ０：下位ビット）でカウントダウン
を行う。またタイマ回路１は図２に示すようなリロード
レジスタ６ａと図３に示すようなリロード信号発生回路
６ｂをもっており、リロードレジスタ６ａには、タイマ
回路１の初期値が保持されている。２はタイマ回路１か
らの出力（Ｔ７〜Ｔ０）をアドレスとし、各アドレスの
対応するビット列２ａ〜２ｎ（本実施例では１０ビット
）に出力パルスレベルを記憶した記憶回路としてのＲＯ
Ｍ回路である。３はＲＯＭ回路２の各ビット出力をクロ
ックＡの立上りで同期してラッチする同期ラッチ回路で
ある。４は同期ラッチ回路３の各ビット出力を対応する
各ポートに出力するポート出力回路である。
ュータの一実施例を示す回路図である。図１において、
１は８ビットで構成されたタイマ回路（Ｔ７〜Ｔ４：上
位ビット，Ｔ３〜Ｔ０：下位ビット）でカウントダウン
を行う。またタイマ回路１は図２に示すようなリロード
レジスタ６ａと図３に示すようなリロード信号発生回路
６ｂをもっており、リロードレジスタ６ａには、タイマ
回路１の初期値が保持されている。２はタイマ回路１か
らの出力（Ｔ７〜Ｔ０）をアドレスとし、各アドレスの
対応するビット列２ａ〜２ｎ（本実施例では１０ビット
）に出力パルスレベルを記憶した記憶回路としてのＲＯ
Ｍ回路である。３はＲＯＭ回路２の各ビット出力をクロ
ックＡの立上りで同期してラッチする同期ラッチ回路で
ある。４は同期ラッチ回路３の各ビット出力を対応する
各ポートに出力するポート出力回路である。
【０００９】上記タイマ回路１は、各ビット（Ｔ７〜Ｔ
０）が“０”になった時、リロード信号発生回路６ｂか
らリロード回路１Ａに、タイマをリロードするためのリ
ロード信号（ＲＬ）“１”が出力され、タイマ回路１を
初期値に戻す。
０）が“０”になった時、リロード信号発生回路６ｂか
らリロード回路１Ａに、タイマをリロードするためのリ
ロード信号（ＲＬ）“１”が出力され、タイマ回路１を
初期値に戻す。
【００１０】次に動作を説明する。図１のように構成さ
れた回路において、例としてＲＯＭ回路２のビット出力
ａに対応するビットのアドレスＡに“０”を、アドレス
９〜６に“１”を、アドレス５〜０に“０”を書き込ん
でおく。なお、タイマ回路１はクロックＡの立下りをカ
ウントしてカウントダウンする。同期ラッチ回路３は、
クロックＡの立上りデータをラッチするものとする。リ
ロードレジスタ６ａの値は初期値“０Ａ”になっている
ものとする。
れた回路において、例としてＲＯＭ回路２のビット出力
ａに対応するビットのアドレスＡに“０”を、アドレス
９〜６に“１”を、アドレス５〜０に“０”を書き込ん
でおく。なお、タイマ回路１はクロックＡの立下りをカ
ウントしてカウントダウンする。同期ラッチ回路３は、
クロックＡの立上りデータをラッチするものとする。リ
ロードレジスタ６ａの値は初期値“０Ａ”になっている
ものとする。
【００１１】まずタイマ回路１は“０Ａ”の状態からカ
ウントダウンをはじめタイマ回路１＝“０Ａ”の間、ポ
ート出力４ａに対応するＲＯＭ回路２のビット出力に“
０”が出力される。タイマ１が“０９”になるとビット
出力は“１”になり、次のクロックＡの立上りのタイミ
ングでポート出力４ａにはＨＩＧＨが出力される。タイ
マ回路１が“０８〜０６”の値の場合はＲＯＭ回路２か
ら常に“１”が出力されるためポート出力ＨＩＧＨはレ
ベルが保持される。
ウントダウンをはじめタイマ回路１＝“０Ａ”の間、ポ
ート出力４ａに対応するＲＯＭ回路２のビット出力に“
０”が出力される。タイマ１が“０９”になるとビット
出力は“１”になり、次のクロックＡの立上りのタイミ
ングでポート出力４ａにはＨＩＧＨが出力される。タイ
マ回路１が“０８〜０６”の値の場合はＲＯＭ回路２か
ら常に“１”が出力されるためポート出力ＨＩＧＨはレ
ベルが保持される。
【００１２】次にタイマ回路１が“０５”になるとビッ
ト出力は“０”になり、次のクロックＡの立上りのタイ
ミングでポート出力４ａにはＬＯＷが出力される。タイ
マ回路１が“０４〜００”の値の場合はＲＯＭから常に
“０”が出力されるためポート出力４ａにはＬＯＷが保
持される。
ト出力は“０”になり、次のクロックＡの立上りのタイ
ミングでポート出力４ａにはＬＯＷが出力される。タイ
マ回路１が“０４〜００”の値の場合はＲＯＭから常に
“０”が出力されるためポート出力４ａにはＬＯＷが保
持される。
【００１３】このようにタイマ回路１がカウントダウン
を行っていきタイマ回路１が“００”になると、次のク
ロックＡの立下りでリロードレジスタ６ａより“０Ａ”
がタイマ回路１にリロードされる。タイマ回路１＝“０
Ａ”の間は、ポート出力４ａに対応するＲＯＭ回路２の
ビット出力に“０”が出力されタイマ回路１が“０９”
になるとビット出力は“１”になり、次のクロックＡの
立上りのタイミングでポート出力４ａにはＨＩＧＨが出
力される。図４にこの動作のタイミングチャートを示す
。このようにタイマ回路１が繰り返しカウントダウンを
行うことによって、一定周期のパルス波形が得られる。
を行っていきタイマ回路１が“００”になると、次のク
ロックＡの立下りでリロードレジスタ６ａより“０Ａ”
がタイマ回路１にリロードされる。タイマ回路１＝“０
Ａ”の間は、ポート出力４ａに対応するＲＯＭ回路２の
ビット出力に“０”が出力されタイマ回路１が“０９”
になるとビット出力は“１”になり、次のクロックＡの
立上りのタイミングでポート出力４ａにはＨＩＧＨが出
力される。図４にこの動作のタイミングチャートを示す
。このようにタイマ回路１が繰り返しカウントダウンを
行うことによって、一定周期のパルス波形が得られる。
【００１４】なお、今回はポート出力４ａについて説明
したが、他のポート出力４ｂ〜４ｎに対応するＲＯＭ回
路２の各ビット列のデータを、それぞれかえることによ
りポート出力４ａ〜４ｎに周期の異なった複数個の任意
位相パルス波形を得ることができる。
したが、他のポート出力４ｂ〜４ｎに対応するＲＯＭ回
路２の各ビット列のデータを、それぞれかえることによ
りポート出力４ａ〜４ｎに周期の異なった複数個の任意
位相パルス波形を得ることができる。
【００１５】
【発明の効果】以上のようにこの発明のマイクロコンピ
ュータによれば、クロックをカウントソースとするタイ
マ回路と、このタイマ回路の出力をアドレスし、各アド
レスの対応するビット列に出力パルスレベルを記憶した
記憶回路と、この記憶回路の各ビット出力を上記クロッ
クに同期してラッチするラッチ回路と、このラッチ回路
の各ビット出力を対応するポートに出力するポート出力
回路とより構成したので、マイクロコンピュータのチッ
プ面積が小さくでき、またタイマ回路の一周期内に周期
の異なる複数個の任意位相パルスを発生できる効果があ
る。
ュータによれば、クロックをカウントソースとするタイ
マ回路と、このタイマ回路の出力をアドレスし、各アド
レスの対応するビット列に出力パルスレベルを記憶した
記憶回路と、この記憶回路の各ビット出力を上記クロッ
クに同期してラッチするラッチ回路と、このラッチ回路
の各ビット出力を対応するポートに出力するポート出力
回路とより構成したので、マイクロコンピュータのチッ
プ面積が小さくでき、またタイマ回路の一周期内に周期
の異なる複数個の任意位相パルスを発生できる効果があ
る。
【図１】本発明のマイクロコンピュータの一実施例を示
す回路図である。
す回路図である。
【図２】本発明の一実施例を示す回路図である。
【図３】本発明の一実施例を示す回路図である。
【図４】本発明の一実施例によるタイミングチャートを
示す図である。
示す図である。
【図５】従来のマイクロコンピュータの一例を示す回路
図である。
図である。
【図６】図５の回路のタイミングチャートを示す図であ
る。
る。
１ タイマ回路
２ ＲＯＭ回路（記憶回路）
３ 同期ラッチ回路
４ ポート出力回路
Claims (1)
- 【請求項１】 クロックをカウントソースとするタイ
マ回路と、このタイマ回路の出力をアドレスし、各アド
レスの対応するビット列に出力パルスレベルを記憶した
記憶回路と、この記憶回路の各ビット出力を上記クロッ
クに同期してラッチするラッチ回路と、このラッチ回路
の各ビット出力を対応するポートに出力するポート出力
回路とを備えたことを特徴とするマイクロコンピュータ
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108952A JPH04315209A (ja) | 1991-04-12 | 1991-04-12 | マイクロコンピュータ |
| US07/864,999 US5353435A (en) | 1991-04-12 | 1992-04-08 | Microcomputer with circuit for generating multiple pulses each having different frequencies |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108952A JPH04315209A (ja) | 1991-04-12 | 1991-04-12 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315209A true JPH04315209A (ja) | 1992-11-06 |
Family
ID=14497813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3108952A Pending JPH04315209A (ja) | 1991-04-12 | 1991-04-12 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5353435A (ja) |
| JP (1) | JPH04315209A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3300593B2 (ja) * | 1995-06-15 | 2002-07-08 | 株式会社東芝 | 半導体集積回路装置 |
| DE602004030535D1 (de) * | 2003-02-19 | 2011-01-27 | Rinat Neuroscience Corp | Verfahren zur behandlung von schmerzen durch verabreichung eines nervenwachstumsfaktor-antagonisten und eines nsaid und diese enthaltende zusammensetzung |
| US7617386B2 (en) * | 2007-04-17 | 2009-11-10 | Xmos Limited | Scheduling thread upon ready signal set when port transfers data on trigger time activation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149933A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Pulse generator using memory unit |
| JPS62194510A (ja) * | 1986-02-20 | 1987-08-27 | Nec Corp | タイミング制御信号出力回路 |
| JPS6446118A (en) * | 1987-08-13 | 1989-02-20 | Ando Electric | Timing generating circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4348743A (en) * | 1976-09-27 | 1982-09-07 | Mostek Corporation | Single chip MOS/LSI microcomputer with binary timer |
| US4222103A (en) * | 1978-09-25 | 1980-09-09 | Motorola, Inc. | Real time capture registers for data processor |
| US4287562A (en) * | 1979-09-06 | 1981-09-01 | Honeywell Information Systems Inc. | Real time adapter unit for use in a data processing system |
-
1991
- 1991-04-12 JP JP3108952A patent/JPH04315209A/ja active Pending
-
1992
- 1992-04-08 US US07/864,999 patent/US5353435A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149933A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Pulse generator using memory unit |
| JPS62194510A (ja) * | 1986-02-20 | 1987-08-27 | Nec Corp | タイミング制御信号出力回路 |
| JPS6446118A (en) * | 1987-08-13 | 1989-02-20 | Ando Electric | Timing generating circuit |
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| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
Also Published As
| Publication number | Publication date |
|---|---|
| US5353435A (en) | 1994-10-04 |
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