JPH079589B2 - 電子楽器 - Google Patents
電子楽器Info
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- JPH079589B2 JPH079589B2 JP60261498A JP26149885A JPH079589B2 JP H079589 B2 JPH079589 B2 JP H079589B2 JP 60261498 A JP60261498 A JP 60261498A JP 26149885 A JP26149885 A JP 26149885A JP H079589 B2 JPH079589 B2 JP H079589B2
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- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/02—Means for controlling the tone frequencies, e.g. attack or decay; Means for producing special musical effects, e.g. vibratos or glissandos
- G10H1/06—Circuits for establishing the harmonic content of tones, or other arrangements for changing the tone colour
- G10H1/14—Circuits for establishing the harmonic content of tones, or other arrangements for changing the tone colour during execution
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- General Engineering & Computer Science (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明はメモリから楽器波形データを音高に対応した
速度で読み出し楽音を作成する電子楽器に関する。
速度で読み出し楽音を作成する電子楽器に関する。
［従来技術］ 従来より波形メモリに楽音波形を書き込み可能とし、所
定の波形を書き込んだ後、音階に対応する速度で読み出
し制御して楽音を発生する技術が提案されている。
定の波形を書き込んだ後、音階に対応する速度で読み出
し制御して楽音を発生する技術が提案されている。
例えば、特開昭51−78219号公報によれば、２つの波形
記憶エリアを波形メモリに設け、交互に１周期分の波形
を書き込みながら、書き込みをしていない側の波形記憶
エリアの内容を順次くりかえし読み出すようにして、時
間とともに変化する波形の発生を可能としている。
記憶エリアを波形メモリに設け、交互に１周期分の波形
を書き込みながら、書き込みをしていない側の波形記憶
エリアの内容を順次くりかえし読み出すようにして、時
間とともに変化する波形の発生を可能としている。
［従来技術の問題点］ しかしながら、上記従来技術によれば、２つの波形記憶
エリアに対して交互にリードとライトとの状態の切換え
をしなければならぬため、アドレス変換制御が複雑にな
り、また、波形の変更をひんぱんに行うには、波形記憶
エリアへの波形の書込みを高速にしなければならず、ハ
ード的に負担がかかることになる。また、少なくとも２
つの波形記憶エリアを波形メモリに用意しなければなら
ぬため、波形を長時間にわたり記憶する、例えば多数周
期の波形を記憶する場合は、メモリ容量を大きくしなけ
ればならないという問題が生じてくる。
エリアに対して交互にリードとライトとの状態の切換え
をしなければならぬため、アドレス変換制御が複雑にな
り、また、波形の変更をひんぱんに行うには、波形記憶
エリアへの波形の書込みを高速にしなければならず、ハ
ード的に負担がかかることになる。また、少なくとも２
つの波形記憶エリアを波形メモリに用意しなければなら
ぬため、波形を長時間にわたり記憶する、例えば多数周
期の波形を記憶する場合は、メモリ容量を大きくしなけ
ればならないという問題が生じてくる。
［発明の目的］ この発明は上述した事情に鑑みてなされたもので、その
目的とするところは、高速処理制御を必要とすることな
く、またメモリ容量を増大することなくエンベロープの
ステータスの変化とともに音色の変化する楽音の発生を
可能とした電子楽器を提供するものである。
目的とするところは、高速処理制御を必要とすることな
く、またメモリ容量を増大することなくエンベロープの
ステータスの変化とともに音色の変化する楽音の発生を
可能とした電子楽器を提供するものである。
［発明の要点］ 本発明は上述した目的を達成するために、リード／ライ
ト記憶手段から楽音波形をくりかえし読み出している際
に、エンベロープのステータスの切換りが検出されたと
き、上記読み出しのタイミング以外のタイミングで、上
記リード／ライト記憶手段の読み出しを行っているアド
レスのうちの任意のアドレスを指定して楽音波形を書き
替えるようにして、エンベロープのステータスの切換り
に応答して時間とともに音色の変化する楽音を発生する
ようにしたことを要点とする。
ト記憶手段から楽音波形をくりかえし読み出している際
に、エンベロープのステータスの切換りが検出されたと
き、上記読み出しのタイミング以外のタイミングで、上
記リード／ライト記憶手段の読み出しを行っているアド
レスのうちの任意のアドレスを指定して楽音波形を書き
替えるようにして、エンベロープのステータスの切換り
に応答して時間とともに音色の変化する楽音を発生する
ようにしたことを要点とする。
［実施例］ 以下、図面を参照して一実施例を説明する。
先ず、第１図乃至第４図を用いて具体的な回路構成を説
明する。
明する。
図中１はキーボードであり、音階キー及び各種制御キー
（音色選択キー等）から構成される。そしてこのキーボ
ード１の各キーの出力はCPU2（中央処理装置）に入力す
る。即ち、このCPU2は、制御部であり、キーボード１の
キーのON、OFFを検出し各キーに対応した処理を行う。
（音色選択キー等）から構成される。そしてこのキーボ
ード１の各キーの出力はCPU2（中央処理装置）に入力す
る。即ち、このCPU2は、制御部であり、キーボード１の
キーのON、OFFを検出し各キーに対応した処理を行う。
インターフェイス３はCPU2と他の回路とのデータのやり
とりを円滑に行うための回路、即ちインターフェイス回
路である。CPU2から各種ラッチへ、逆に各種ラッチから
CPU2のようなデータ伝送方向の制御等を行う。
とりを円滑に行うための回路、即ちインターフェイス回
路である。CPU2から各種ラッチへ、逆に各種ラッチから
CPU2のようなデータ伝送方向の制御等を行う。
オペレーションデコーダ４はCPU2からの指令を解読し各
種ラッチクロックCK（ONFラッチ５）、CK（WFラッチ
６）、CK（RFラッチ７）、CK（RTADラッチ８）、CK（ST
ADラッチ９）、CK（ENDADラッチ10）、CK（RWADラッチ1
1）、CK（WDATAラッチ12）、CK（fSETラッチ13）やゲー
ト制御信号（RRAM）を出力する。CPU2はデータバスDBに
各種ラッチ（RTADラッチ８、STADラッチ９、ONFラッチ
５等データバスDBが入力となっているもの）にセットし
たりデータを載せた状態でオペレーションデコーダ４に
に指令を送り対応するラッチクロックを出力させる。こ
れによりデータバスDBが入力となっている任意のラッチ
に任意のデータがセットできる。また、信号RRAMを出力
させてゲートG8を開成させることにより、RDATAラッチ1
4のデータをCPU2は読みとることができる。
種ラッチクロックCK（ONFラッチ５）、CK（WFラッチ
６）、CK（RFラッチ７）、CK（RTADラッチ８）、CK（ST
ADラッチ９）、CK（ENDADラッチ10）、CK（RWADラッチ1
1）、CK（WDATAラッチ12）、CK（fSETラッチ13）やゲー
ト制御信号（RRAM）を出力する。CPU2はデータバスDBに
各種ラッチ（RTADラッチ８、STADラッチ９、ONFラッチ
５等データバスDBが入力となっているもの）にセットし
たりデータを載せた状態でオペレーションデコーダ４に
に指令を送り対応するラッチクロックを出力させる。こ
れによりデータバスDBが入力となっている任意のラッチ
に任意のデータがセットできる。また、信号RRAMを出力
させてゲートG8を開成させることにより、RDATAラッチ1
4のデータをCPU2は読みとることができる。
ゲートG1〜G9は３ステイトバッファである。コントロー
ル入力Ｃが「１」の時、入力をそのまま出力し、「０」
の時出力オフする（ハイ・インピーダンス）。
ル入力Ｃが「１」の時、入力をそのまま出力し、「０」
の時出力オフする（ハイ・インピーダンス）。
クロックジェネレータ15はクロック発生回路であり、φ
１、φ２の２つの交互パルスを出力する。
１、φ２の２つの交互パルスを出力する。
オペレーションデコーダ４から出力されるCKはすべてφ
２周期である。
２周期である。
上記RAM25は楽音波形データを記憶する。例として8bit
のデータが８個から構成される楽音波形データを第２図
に示す。第３図はそのデータを時間ｔごとに読み出した
出力アナログ波形である。ｔは音程を決定する時間であ
る。例えばｔを２倍にすると１オクターブ低い音、1/2
にすると１オクターブ高い音になる。
のデータが８個から構成される楽音波形データを第２図
に示す。第３図はそのデータを時間ｔごとに読み出した
出力アナログ波形である。ｔは音程を決定する時間であ
る。例えばｔを２倍にすると１オクターブ低い音、1/2
にすると１オクターブ高い音になる。
この音程を決定する時間ｔを調節する回路が、fSETラッ
チ13、fCNTラッチ16、インクリメント回路17等音階クロ
ックの作成回路である。ONFラッチ５はは発音する時
「１」、発音しない時「０」にセットするラッチであ
る。音が鳴っていない時ONFラッチ５の出力は「０」で
ある。そしてその出力はインバータI2、オアゲートR1を
介しゲートG2に（制御）信号として入力するほか、更に
インバータI1を介しゲートG1に制御信号として入力す
る。またONFラッチ５の出力はアンドゲートA2にアンド
ゲートA1の出力と共に入力する。そしてアンドゲートA2
の出力はインバータI3を介しアンドゲートA3、A4に入力
するほか、直接アンドゲートA7にクロックφ１と共に入
力する。またアンドゲートA2の出力は直接ゲートG7の制
御端子Ｃ、アンドゲートA5に入力すると共にインクリメ
ント回路18に＋１信号として印加されている。更にイン
バータI5を介してゲートG6の制御端子Ｃに入力する。こ
の状態でキーボード１のある音階キーが押されたとする
とCPU2はfSETラッチ13にその音階に対応したデータをセ
ットする。
チ13、fCNTラッチ16、インクリメント回路17等音階クロ
ックの作成回路である。ONFラッチ５はは発音する時
「１」、発音しない時「０」にセットするラッチであ
る。音が鳴っていない時ONFラッチ５の出力は「０」で
ある。そしてその出力はインバータI2、オアゲートR1を
介しゲートG2に（制御）信号として入力するほか、更に
インバータI1を介しゲートG1に制御信号として入力す
る。またONFラッチ５の出力はアンドゲートA2にアンド
ゲートA1の出力と共に入力する。そしてアンドゲートA2
の出力はインバータI3を介しアンドゲートA3、A4に入力
するほか、直接アンドゲートA7にクロックφ１と共に入
力する。またアンドゲートA2の出力は直接ゲートG7の制
御端子Ｃ、アンドゲートA5に入力すると共にインクリメ
ント回路18に＋１信号として印加されている。更にイン
バータI5を介してゲートG6の制御端子Ｃに入力する。こ
の状態でキーボード１のある音階キーが押されたとする
とCPU2はfSETラッチ13にその音階に対応したデータをセ
ットする。
この場合ONFラッチ５の出力が「０」となり、したがっ
てインバータI2出力が「１」となる。したがってオアゲ
ートR1の出力が「１」となりゲートG2はオン、ゲートG1
はオフとなりfCNT16にはfSETラッチ13のデータがロード
される。例えばfSETラッチ13のデータが80（Ｈ）（16進
コード）だとすると、fCNTラッチ16出力も80（Ｈ）とな
り、アンドゲートA1出力は「０」となる。ここでONFラ
ッチ５を「１」にセットすると、オアゲートがR1出力が
「０」となりゲートG2がオフ、ゲートG1がオンとなる。
インクリメント回路17、18は＋１入力が１の時、入力デ
ータに対し＋１を行って出力する回路である。インクリ
メント回路17では＋１入力は常に１にしてあるのでいつ
も＋１される。ONFラッチ５が１となった次のφ１で81
（Ｈ）がfCNTラッチ16に読み込まれ、次のφ２で出力さ
れる。次のφ１では82（Ｈ）が読み込まれφ２で出力さ
れる。以後これを繰り返しFF（Ｈ）が出力されるまで続
く。FF（Ｈ）が出力されるとアンドゲートA1出力は
「１」となり、ゲートG1 オフ、ゲートG2 オンとな
り、再び80（Ｈ）がfCNTラッチ16にロードされる。これ
らを繰り返すことによりアンドゲートA1出力は80（Ｈ）
〜FF（Ｈ）の時間に一発の「１」信号を出すタイマー出
力となる。
てインバータI2出力が「１」となる。したがってオアゲ
ートR1の出力が「１」となりゲートG2はオン、ゲートG1
はオフとなりfCNT16にはfSETラッチ13のデータがロード
される。例えばfSETラッチ13のデータが80（Ｈ）（16進
コード）だとすると、fCNTラッチ16出力も80（Ｈ）とな
り、アンドゲートA1出力は「０」となる。ここでONFラ
ッチ５を「１」にセットすると、オアゲートがR1出力が
「０」となりゲートG2がオフ、ゲートG1がオンとなる。
インクリメント回路17、18は＋１入力が１の時、入力デ
ータに対し＋１を行って出力する回路である。インクリ
メント回路17では＋１入力は常に１にしてあるのでいつ
も＋１される。ONFラッチ５が１となった次のφ１で81
（Ｈ）がfCNTラッチ16に読み込まれ、次のφ２で出力さ
れる。次のφ１では82（Ｈ）が読み込まれφ２で出力さ
れる。以後これを繰り返しFF（Ｈ）が出力されるまで続
く。FF（Ｈ）が出力されるとアンドゲートA1出力は
「１」となり、ゲートG1 オフ、ゲートG2 オンとな
り、再び80（Ｈ）がfCNTラッチ16にロードされる。これ
らを繰り返すことによりアンドゲートA1出力は80（Ｈ）
〜FF（Ｈ）の時間に一発の「１」信号を出すタイマー出
力となる。
上記fCNTラッチ16、アンドゲートA3、A4各出力が夫々入
力する2FF（１）ラッチ19、2FF（２）ラッチ20のように
CK1、CK2の２のクロック端子を持つものは２相フリップ
フロップであり、CK1で読み込みCK2で出力する。なお、
2FF（１）ラッチ19、2FF（２）ラッチ20各出力がWFラッ
チ６またはRFラッチ７の各リセット入力端子Ｒに入力す
る。
力する2FF（１）ラッチ19、2FF（２）ラッチ20のように
CK1、CK2の２のクロック端子を持つものは２相フリップ
フロップであり、CK1で読み込みCK2で出力する。なお、
2FF（１）ラッチ19、2FF（２）ラッチ20各出力がWFラッ
チ６またはRFラッチ７の各リセット入力端子Ｒに入力す
る。
D/A変換器21の出力のアナログ波形は、ONFラッチが
「０」の時はインバータI2出力が「１」、SOUTラッチ22
のＲ入力が「１」となりSOUTラッチ22出力が「00……
０」となって（SOUTラッチ22、WFラッチ６、RFラッチ７
等のＲはリセット入力を示す）、D/A変換器21ののMSB入
力はインバータI6を通るのでこの時のD/A変換器21の出
力は中央の電位となる。なお、アンドゲートA4の出力は
クロックφ１と共にアンドゲートA6に入力し、またアン
ドゲートA6、A7の各出力は夫々RDATAラッチ14、SOUTラ
ッチ22の各クロックとなる。またこのSOUTラッチ22のリ
セット信号ではインバータI2の出力である。
「０」の時はインバータI2出力が「１」、SOUTラッチ22
のＲ入力が「１」となりSOUTラッチ22出力が「00……
０」となって（SOUTラッチ22、WFラッチ６、RFラッチ７
等のＲはリセット入力を示す）、D/A変換器21ののMSB入
力はインバータI6を通るのでこの時のD/A変換器21の出
力は中央の電位となる。なお、アンドゲートA4の出力は
クロックφ１と共にアンドゲートA6に入力し、またアン
ドゲートA6、A7の各出力は夫々RDATAラッチ14、SOUTラ
ッチ22の各クロックとなる。またこのSOUTラッチ22のリ
セット信号ではインバータI2の出力である。
また、波形を読み出す最初のアドレス（スタートアドレ
ス）とそれ以後のアドレスを読まない最後尾アドレス
（エンドアドレス）と最後尾アドレスの次に、前にもど
って読み始める戻り先アドレス（リターンアドレス）は
それぞれ順にSTADラッチ９、ENDADラッチ10、RTADラッ
チ８にセットされる。スタートアドレスのデータから順
にアドレスを＋１してエンドアドレスまで読むと、リタ
ーンアドレスにもどり再びアドレス順にエンドレスアド
レスまで行く。
ス）とそれ以後のアドレスを読まない最後尾アドレス
（エンドアドレス）と最後尾アドレスの次に、前にもど
って読み始める戻り先アドレス（リターンアドレス）は
それぞれ順にSTADラッチ９、ENDADラッチ10、RTADラッ
チ８にセットされる。スタートアドレスのデータから順
にアドレスを＋１してエンドアドレスまで読むと、リタ
ーンアドレスにもどり再びアドレス順にエンドレスアド
レスまで行く。
以後これをONFラッチ５が「０」になるまでくり返す。
ONFラッチ５が「０」の時、インバータI2出力が「１」
となり、インバータI2の出力とアンドゲートA5の出力が
インバータI4を介し入力され、ノアゲートNR1出力及び
ノアゲートNR2出力が「０」となるのでゲートG4オン、
ゲートG3、G5 オフである。この間に２相F/Fフリップ
フロップSADラッチ23にはSTADラッチ９からのスタート
アドレスデータがゲートG4を介しロードされる。この
時、fCNTラッチ16には前述したようにfSETラッチ13から
のデータがロードされている。
となり、インバータI2の出力とアンドゲートA5の出力が
インバータI4を介し入力され、ノアゲートNR1出力及び
ノアゲートNR2出力が「０」となるのでゲートG4オン、
ゲートG3、G5 オフである。この間に２相F/Fフリップ
フロップSADラッチ23にはSTADラッチ９からのスタート
アドレスデータがゲートG4を介しロードされる。この
時、fCNTラッチ16には前述したようにfSETラッチ13から
のデータがロードされている。
一致回路34はENDADラッチ20からの出力とSADラッチ23か
らの出力との入力が一致した時に「１」を出力する回路
であり、今はSADラッチ23のスタートアドレスデータと
エンドアドレスデータが一致しないので出力「０」であ
る。なお、一致回路24の出力はアンドゲートA5に入力す
る。
らの出力との入力が一致した時に「１」を出力する回路
であり、今はSADラッチ23のスタートアドレスデータと
エンドアドレスデータが一致しないので出力「０」であ
る。なお、一致回路24の出力はアンドゲートA5に入力す
る。
ここでONFラッチ５の出力を「１」にすると、インバー
タI2出力が「０」によりゲートG4がオフとなり、一致回
路24の出力が「０」、アンドゲートA5出力が「０」とな
って、ゲートG5がオンされると共に、インバータI4出力
が「１」となってゲートG3がオフされる。これによりSA
Dラッチ23の出力はインクリメント回路18を通って戻っ
てくることになる。ONFラッチ５が「１」になった直後
はfCNTラッチ16のデータはインクリメントを始めたばか
りであり、アンドゲートA1出力は「０」であり、アンド
ゲートA2出力も「０」となって、インクリメント回路18
の＋１入力端子には「０」信号が与えられるのでSADラ
ッチ23のデータはインクリメントされない。またSOUTラ
ッチ22のＲ入力はONFラッチ５の出力が「１」になると
同時に「０」となってはいるが、アンドゲートA2出力が
「０」のため、アンドゲートA7出力が「０」でSOUTラッ
チ22のCK端子に「１」信号が与えられないのでD/A変換
器21の出力は中央電位のままである。なお、このD/A変
換器21にはアンプ26、スピーカー27が直列接続される。
タI2出力が「０」によりゲートG4がオフとなり、一致回
路24の出力が「０」、アンドゲートA5出力が「０」とな
って、ゲートG5がオンされると共に、インバータI4出力
が「１」となってゲートG3がオフされる。これによりSA
Dラッチ23の出力はインクリメント回路18を通って戻っ
てくることになる。ONFラッチ５が「１」になった直後
はfCNTラッチ16のデータはインクリメントを始めたばか
りであり、アンドゲートA1出力は「０」であり、アンド
ゲートA2出力も「０」となって、インクリメント回路18
の＋１入力端子には「０」信号が与えられるのでSADラ
ッチ23のデータはインクリメントされない。またSOUTラ
ッチ22のＲ入力はONFラッチ５の出力が「１」になると
同時に「０」となってはいるが、アンドゲートA2出力が
「０」のため、アンドゲートA7出力が「０」でSOUTラッ
チ22のCK端子に「１」信号が与えられないのでD/A変換
器21の出力は中央電位のままである。なお、このD/A変
換器21にはアンプ26、スピーカー27が直列接続される。
やがてfCNTラッチ16のデータが「11……１」となると、
アンドゲートA1出力が「１」となり、アンドゲートA2出
力が「１」となって、インクリメント回路18の＋１入力
端子「１」信号が与えられる。同時にゲートG7がオンと
なりSADラッチ23のデータがRAM25のアドレス入力端子AD
に送られる。また、アンドゲートA2出力が「１」である
ことにより、インバータI3出力が「０」となり、アンド
ゲートA3出力が「０」となってRAM25の▲▼端子入
力が「０」となる。よってRAM25のSADアドレスデータ
（すなわちこの時はスタートアドレス）がRAM25のI/O端
子から出力される。上記▲▼端子は「０」の時にデ
ータをI/0から出力させるコントロール信号が入力され
る。ここでアンドゲートA2出力が「１」となることによ
りアンドゲートA7出力にクロックパルス信号φ１が１つ
現われRAM25のデータをSOUTラッチ22に読み込ませる。
これがD/A変換器21によりアナログ値に変換されアンプ2
6、スピーカー27を通してた出力される。
アンドゲートA1出力が「１」となり、アンドゲートA2出
力が「１」となって、インクリメント回路18の＋１入力
端子「１」信号が与えられる。同時にゲートG7がオンと
なりSADラッチ23のデータがRAM25のアドレス入力端子AD
に送られる。また、アンドゲートA2出力が「１」である
ことにより、インバータI3出力が「０」となり、アンド
ゲートA3出力が「０」となってRAM25の▲▼端子入
力が「０」となる。よってRAM25のSADアドレスデータ
（すなわちこの時はスタートアドレス）がRAM25のI/O端
子から出力される。上記▲▼端子は「０」の時にデ
ータをI/0から出力させるコントロール信号が入力され
る。ここでアンドゲートA2出力が「１」となることによ
りアンドゲートA7出力にクロックパルス信号φ１が１つ
現われRAM25のデータをSOUTラッチ22に読み込ませる。
これがD/A変換器21によりアナログ値に変換されアンプ2
6、スピーカー27を通してた出力される。
一方、インクリメント回路18を通って＋１されたデータ
はクロックパルス信号φ１の印加時にSADラッチ23に読
み込まれる。
はクロックパルス信号φ１の印加時にSADラッチ23に読
み込まれる。
以後、fCNTラッチ16データが「11……１」になるたびに
（すなわち時間ｔ経過ごとに）SADラッチ23のデータが
ゲートG7を通してRAM25のアドレス入力端子ADに入力さ
れ、▲▼端子に「０」信号が与えられることにより
RAM25のそのアドレスのデータがI/0に出力され、SOUTラ
ッチ22のCK端子にパルスが入ることでそのデータがSOUT
ラッチ22にラッチされ、D/A変換器21、アンプ26、スピ
ーカ27を通し出力される。なお、データのMSB（最上位
ビット）には、インバータI7を介しSOUTラッチ22にラッ
チされる。そして、この一連の動作の度にSADラッチ23
からのデータは＋１されていき、やがてSADラッチ23か
らのデータがエンドレスアドレスデータと等しくなる。
その状態で前述の一連の動作が行なわれると、一致回路
24の出力は「１」、アンドゲートA2出力は「１」となる
ため、アンドゲートA5出力は「１」で、ノアゲートNR2
出力は「０」となってゲートG5がオフされ、インバータ
I4出力が「０」、ノアゲートNR1出力が「１」となりゲ
ートG3がオンされる。これにより次にエンドアドレスデ
ータがSOUTラッチ22にラッチされる時にはリターンアド
レスデータがSADラッチ23に読み込まれRAM25のアドレス
の戻りが実現される。
（すなわち時間ｔ経過ごとに）SADラッチ23のデータが
ゲートG7を通してRAM25のアドレス入力端子ADに入力さ
れ、▲▼端子に「０」信号が与えられることにより
RAM25のそのアドレスのデータがI/0に出力され、SOUTラ
ッチ22のCK端子にパルスが入ることでそのデータがSOUT
ラッチ22にラッチされ、D/A変換器21、アンプ26、スピ
ーカ27を通し出力される。なお、データのMSB（最上位
ビット）には、インバータI7を介しSOUTラッチ22にラッ
チされる。そして、この一連の動作の度にSADラッチ23
からのデータは＋１されていき、やがてSADラッチ23か
らのデータがエンドレスアドレスデータと等しくなる。
その状態で前述の一連の動作が行なわれると、一致回路
24の出力は「１」、アンドゲートA2出力は「１」となる
ため、アンドゲートA5出力は「１」で、ノアゲートNR2
出力は「０」となってゲートG5がオフされ、インバータ
I4出力が「０」、ノアゲートNR1出力が「１」となりゲ
ートG3がオンされる。これにより次にエンドアドレスデ
ータがSOUTラッチ22にラッチされる時にはリターンアド
レスデータがSADラッチ23に読み込まれRAM25のアドレス
の戻りが実現される。
以後はONFラッチ５に「０」がセットされるまでリター
ンアドレスとエンドアドレスのアドレスデータをくり返
し出力する。
ンアドレスとエンドアドレスのアドレスデータをくり返
し出力する。
茲で、この発明の場合、RAM25へのデータの書き込み、
即ち、波形データの変更はRAM25からデータが読み出さ
れていないときであって且つエンベロープステータスの
切り換り時、即ち、アタックからディケィ、ディケィか
らリリースへと切り換わるときに行われる。
即ち、波形データの変更はRAM25からデータが読み出さ
れていないときであって且つエンベロープステータスの
切り換り時、即ち、アタックからディケィ、ディケィか
らリリースへと切り換わるときに行われる。
そのためにエンベロープクロック発生部28が設けられそ
の出力クロックが各エンベロープステータスに応じた速
度のエンベロープクロックを発生してエンベロープカウ
ンタ29に与えカウントさせる。そしてその出力データ、
即ちエンベロープデータはエンベロープステータス検出
部30に送られて各エンベロープステータス、即ち、アタ
ック、ディケィ、サスティン、リリースのレベル値との
検出を行われると共に乗算器31に送られてSOUTラッチ22
からの波形データと乗算され、その乗算結果、即ち、楽
音信号がD/A変換器21に送られる。またエンベロープス
テータス検出部30の出力はオアゲートR2を介してエンベ
ロープカウンタ29に入力し、ディケィ、リリース時にエ
ンベロープカウンタ29を減算動作させるほか、オアゲー
トR3に入力してCPU2へも送られる。次にCPU2がRAM25に
データを書き込む動作について第５図のタイムチャート
を参照して説明する。
の出力クロックが各エンベロープステータスに応じた速
度のエンベロープクロックを発生してエンベロープカウ
ンタ29に与えカウントさせる。そしてその出力データ、
即ちエンベロープデータはエンベロープステータス検出
部30に送られて各エンベロープステータス、即ち、アタ
ック、ディケィ、サスティン、リリースのレベル値との
検出を行われると共に乗算器31に送られてSOUTラッチ22
からの波形データと乗算され、その乗算結果、即ち、楽
音信号がD/A変換器21に送られる。またエンベロープス
テータス検出部30の出力はオアゲートR2を介してエンベ
ロープカウンタ29に入力し、ディケィ、リリース時にエ
ンベロープカウンタ29を減算動作させるほか、オアゲー
トR3に入力してCPU2へも送られる。次にCPU2がRAM25に
データを書き込む動作について第５図のタイムチャート
を参照して説明する。
まず、音色スイッチをオンするとRWADラッチ11に書き込
むデータ「11000000」をセットする。その後WFラッチ６
に「１」をセットすると、セット直後のサイクルで、ア
ンドゲートA3の出力が「１」となる。この時ゲートG9が
オンしRAM25の▲▼端子入力が「１」となることでW
DATAラッチ12のデータ「110000000」がI/Oに入力され、
ナンドゲートNA1によりφ１周期のlowレベルアクティブ
パルスがRAM25の▲▼端子に入力される。またこの
時にはゲートG7がオフ、ゲートG6がオンとなっているの
で、RWADラッチ11の示すアドレス「０」にデータが書き
込まれることになる。このRAM25へのCPU2の書き込みサ
イクルは2FF（１）ラッチ19により１サイクルだけにな
る。
むデータ「11000000」をセットする。その後WFラッチ６
に「１」をセットすると、セット直後のサイクルで、ア
ンドゲートA3の出力が「１」となる。この時ゲートG9が
オンしRAM25の▲▼端子入力が「１」となることでW
DATAラッチ12のデータ「110000000」がI/Oに入力され、
ナンドゲートNA1によりφ１周期のlowレベルアクティブ
パルスがRAM25の▲▼端子に入力される。またこの
時にはゲートG7がオフ、ゲートG6がオンとなっているの
で、RWADラッチ11の示すアドレス「０」にデータが書き
込まれることになる。このRAM25へのCPU2の書き込みサ
イクルは2FF（１）ラッチ19により１サイクルだけにな
る。
次に、RAM25の１番地には、データ「11100000」が書き
込まれ、以後７番地までデータが書き込まれる。その
後、CPU2は、データ「０」を出力し、クロックCK（STAD
ラッチ９）によりSTADラッチ９にスタートアドレスデー
タ「０」がセットされる。次に、CPU2はデータ「０」を
出力し、クロックCK（RTADラッチ８）によりRTADラッチ
８にリターンアドレスデータ「０」がセットされる。更
に、CPU2はデータ「７」を出力し、クロックCK（ENDAD
ラッチ10）によりENDADラッチ10にエンドレスアドレス
データ「７」がセットされる。
込まれ、以後７番地までデータが書き込まれる。その
後、CPU2は、データ「０」を出力し、クロックCK（STAD
ラッチ９）によりSTADラッチ９にスタートアドレスデー
タ「０」がセットされる。次に、CPU2はデータ「０」を
出力し、クロックCK（RTADラッチ８）によりRTADラッチ
８にリターンアドレスデータ「０」がセットされる。更
に、CPU2はデータ「７」を出力し、クロックCK（ENDAD
ラッチ10）によりENDADラッチ10にエンドレスアドレス
データ「７」がセットされる。
次にCPU2がRAM25の楽音波形データ以外のデータを読み
取る際の動作をまずONFラッチ５が「０」すなわち発音
していない場合を述べる。
取る際の動作をまずONFラッチ５が「０」すなわち発音
していない場合を述べる。
RFラッチ７に「1WFラッチ」６に「０」をセットする
と、ONFラッチ５出力が「０」だからオアゲートR1の出
力が「１」となってゲートG2のオンにより、fCNTラッチ
16にはfSETラッチ13の音高データが入っているので、ア
ンドゲートA1出力は「０」、アンドゲートA2出力も
「０」となり、インバータ13の出力が「１」となり、ア
ンドゲートA4出力が「１」なのでアンドゲートA6よりク
ロックパルス信号φ１が出力され、レジスタRDATA14に
データがとりこまれる。この時アンドゲートA2は「０」
なのでゲートG7がオフ、ゲートG6がオンとなりRAM25の
アドレス入力端子ADにはRWAD11からのデータが与えら
れ、またWFラッチ６の「０」出力によりアンドゲートA3
の出力が「０」となり、▲▼入力が「０」となっ
て、RWADラッチ11のアドレスデータが出力されている。
そこでRWADラッチ11にあらかじめRAM35の読みたいアド
レスをセットしておきWFラッチ６に「０」、RFラッチ７
に「１」をセットするとRAM25のデータをRDATAラッチ14
に読み込ませることができる。その後CPU2はオペレーシ
ョンデコーダ４に「１」の信号RRAMを出力させ、ゲート
G8をオンとすることで、RDATAラッチ14のデータをデー
タバスDBを通して読み込む。RFラッチ７にセットされた
「１」はRDATAラッチ14への読み込みクロックと同じク
ロックパルス信号φ１で2FF（２）ラッチ20に読み込ま
れ次のクロックパルス信号φ２で出力されることにより
リセットされ、RDATAラッチ14への読み込みクロックが
２発以上出るのを防ぐ。
と、ONFラッチ５出力が「０」だからオアゲートR1の出
力が「１」となってゲートG2のオンにより、fCNTラッチ
16にはfSETラッチ13の音高データが入っているので、ア
ンドゲートA1出力は「０」、アンドゲートA2出力も
「０」となり、インバータ13の出力が「１」となり、ア
ンドゲートA4出力が「１」なのでアンドゲートA6よりク
ロックパルス信号φ１が出力され、レジスタRDATA14に
データがとりこまれる。この時アンドゲートA2は「０」
なのでゲートG7がオフ、ゲートG6がオンとなりRAM25の
アドレス入力端子ADにはRWAD11からのデータが与えら
れ、またWFラッチ６の「０」出力によりアンドゲートA3
の出力が「０」となり、▲▼入力が「０」となっ
て、RWADラッチ11のアドレスデータが出力されている。
そこでRWADラッチ11にあらかじめRAM35の読みたいアド
レスをセットしておきWFラッチ６に「０」、RFラッチ７
に「１」をセットするとRAM25のデータをRDATAラッチ14
に読み込ませることができる。その後CPU2はオペレーシ
ョンデコーダ４に「１」の信号RRAMを出力させ、ゲート
G8をオンとすることで、RDATAラッチ14のデータをデー
タバスDBを通して読み込む。RFラッチ７にセットされた
「１」はRDATAラッチ14への読み込みクロックと同じク
ロックパルス信号φ１で2FF（２）ラッチ20に読み込ま
れ次のクロックパルス信号φ２で出力されることにより
リセットされ、RDATAラッチ14への読み込みクロックが
２発以上出るのを防ぐ。
一方、ONFラッチ５が「１」すなわち発音中の場合は上
記動作をSOUTラッチ22が波形のデータを読み込むサイク
ル（この場合クロックパルス信号φ２から次のφ２まで
をサイクルと呼ぶことにする。）以外のサイクルで行な
うことになる。すなわちアンドゲートA1が「１」となる
のは波形データ読み込みサイクルの時だけであり、それ
以外は、「０」なので、アンドゲートA1出力が「０」と
なることで上述の動作が行われる。
記動作をSOUTラッチ22が波形のデータを読み込むサイク
ル（この場合クロックパルス信号φ２から次のφ２まで
をサイクルと呼ぶことにする。）以外のサイクルで行な
うことになる。すなわちアンドゲートA1が「１」となる
のは波形データ読み込みサイクルの時だけであり、それ
以外は、「０」なので、アンドゲートA1出力が「０」と
なることで上述の動作が行われる。
次に、エンベロープステータスがアタックからディケィ
の切換り時において、第７図の現在のRAM25からの出力
波形を第８図の出力波形に、RAM25から波形データを読
出すとき以外においての書き換えの動作を説明する。
の切換り時において、第７図の現在のRAM25からの出力
波形を第８図の出力波形に、RAM25から波形データを読
出すとき以外においての書き換えの動作を説明する。
RAM25には第３図のデータが入っているとする。即ち、
第７図の波形である。ここでキーボード１の音階キーが
押されたとすると、CPU2はONFラッチ５に「１」をセッ
トする。これにより第７図の波形が出力されるRTADラッ
チ８が「０」なのでRAM25の７番地「01100000」の次に
は再び０番地の「11000000」が出力され０番地から７番
地のデータがくり返し出力され始める。その後、ディケ
ィ状態になるとエンベロープステータス検出部30から信
号ディケィが出力し、オアゲートR3を介しCPU2に入力す
る。すると、第６図に示す様にRAWDラッチ11に「２」、
WDATAラッチ12に「11000011」をセットしWFラッチ６を
「１」にする。従って、「11000011」のデータはRAM25
の２番地のところに書き込まれる。この書き込みは波形
データの読み込みサイクル以外の空サイクルを利用して
いる音の出力は正常に行なわれる。書き込み終了後にSO
OTラッチ22がRAM25の２番地のデータを読み込むとその
データは前回までと違って「11000011」になっているの
でここで音の変化が起こる。以後、エンベロープステー
タスがサスティン及びリリースに移行すると、エンベロ
ープステータス検出部30から夫々信号サスティン及び信
号リリースが出力しオアゲートR3を介してCPU2に入力す
る。そして、RAM25のデータが上述のようにして書き換
えられる。このようにCPU2は発音中の波形データをエン
ベロープステータスの変化に応じて自由にできるので、
時間と共に変化する波形の出力を実現できる。波形の変
化方法はCPU2で自由に選べるので、変化の多様性があ
る。
第７図の波形である。ここでキーボード１の音階キーが
押されたとすると、CPU2はONFラッチ５に「１」をセッ
トする。これにより第７図の波形が出力されるRTADラッ
チ８が「０」なのでRAM25の７番地「01100000」の次に
は再び０番地の「11000000」が出力され０番地から７番
地のデータがくり返し出力され始める。その後、ディケ
ィ状態になるとエンベロープステータス検出部30から信
号ディケィが出力し、オアゲートR3を介しCPU2に入力す
る。すると、第６図に示す様にRAWDラッチ11に「２」、
WDATAラッチ12に「11000011」をセットしWFラッチ６を
「１」にする。従って、「11000011」のデータはRAM25
の２番地のところに書き込まれる。この書き込みは波形
データの読み込みサイクル以外の空サイクルを利用して
いる音の出力は正常に行なわれる。書き込み終了後にSO
OTラッチ22がRAM25の２番地のデータを読み込むとその
データは前回までと違って「11000011」になっているの
でここで音の変化が起こる。以後、エンベロープステー
タスがサスティン及びリリースに移行すると、エンベロ
ープステータス検出部30から夫々信号サスティン及び信
号リリースが出力しオアゲートR3を介してCPU2に入力す
る。そして、RAM25のデータが上述のようにして書き換
えられる。このようにCPU2は発音中の波形データをエン
ベロープステータスの変化に応じて自由にできるので、
時間と共に変化する波形の出力を実現できる。波形の変
化方法はCPU2で自由に選べるので、変化の多様性があ
る。
なお、本実施例では簡単のためモノフォニック回路とし
たが、ポリフォニックにするには、時分割回路等を用い
ればよい。
たが、ポリフォニックにするには、時分割回路等を用い
ればよい。
［発明の効果］ この発明は以上説明したように、リード／ライト記憶手
段から楽音波形をくりかえし読み出している際に、エン
ベロープのステータスの切換りが検出されたとき、上記
読み出しのタイミング以外のタイミングで、上記リード
／ライト記憶手段の読み出しを行っているアドレスのう
ちの任意のアドレスを指定して楽音波形を書き替えるよ
うにして、エンベロープのステータスの切換りに応答し
て時間とともに音色の変化する楽音を発生するようにし
たので、リード／ライト記憶手段に対し高速に波形を書
き替えなくても、また複雑なアドレス変更制御を行なわ
なくても、エンベロープのステータスの変化と同期して
変化する楽音を発生することができ、使用するメモリ容
量も特に増加させなくても実現できる利点がある。
段から楽音波形をくりかえし読み出している際に、エン
ベロープのステータスの切換りが検出されたとき、上記
読み出しのタイミング以外のタイミングで、上記リード
／ライト記憶手段の読み出しを行っているアドレスのう
ちの任意のアドレスを指定して楽音波形を書き替えるよ
うにして、エンベロープのステータスの切換りに応答し
て時間とともに音色の変化する楽音を発生するようにし
たので、リード／ライト記憶手段に対し高速に波形を書
き替えなくても、また複雑なアドレス変更制御を行なわ
なくても、エンベロープのステータスの変化と同期して
変化する楽音を発生することができ、使用するメモリ容
量も特に増加させなくても実現できる利点がある。
第１図は本発明の一実施例の具体的な回路図、第２図は
RAMに書込む楽音波形データの一例を示す図、第３図は
第２図のデータの楽音波形の図、第４図はRAMから波形
データを読み出す動作のタイムチャートを示す図、第５
図はRAMに波形データを書込むときのタイムチャート、
第６図はRAM内の波形データの書き替え動作のタイムチ
ャートを示す図、第７図はRAMからの出力波形図、第８
図は第７図の波形データを書替えたときの出力波形図で
ある。 １……キーボード、２……CPU、４……オペレーション
デコーダ、８……RTADラッチ、９……STADラッチ、10…
…ENDADラッチ、11……RWADラッチ、12……WDATAラッ
チ、13……fSETラッチ、14……RDATAラッチ、16……fCN
Tラッチ、17、18……インクリメント回路、23……SADラ
ッチ、24……一致回路、25……RAM、28……エンベロー
プクロック発生部、29……エンベロープカウンタ、30…
…エンベロープステータス検出部、31……乗算器。
RAMに書込む楽音波形データの一例を示す図、第３図は
第２図のデータの楽音波形の図、第４図はRAMから波形
データを読み出す動作のタイムチャートを示す図、第５
図はRAMに波形データを書込むときのタイムチャート、
第６図はRAM内の波形データの書き替え動作のタイムチ
ャートを示す図、第７図はRAMからの出力波形図、第８
図は第７図の波形データを書替えたときの出力波形図で
ある。 １……キーボード、２……CPU、４……オペレーション
デコーダ、８……RTADラッチ、９……STADラッチ、10…
…ENDADラッチ、11……RWADラッチ、12……WDATAラッ
チ、13……fSETラッチ、14……RDATAラッチ、16……fCN
Tラッチ、17、18……インクリメント回路、23……SADラ
ッチ、24……一致回路、25……RAM、28……エンベロー
プクロック発生部、29……エンベロープカウンタ、30…
…エンベロープステータス検出部、31……乗算器。
Claims (1)
- 【請求項１】楽音波形を記憶可能なリード／ライト記憶
手段と、 このリード／ライト記憶手段から上記楽音波形をくりか
えし読み出す読出手段と、 この読出手段にて読み出された上記楽音波形にエンベロ
ープを付与して、エンベロープ制御された楽音波形を発
生するエンベロープ制御手段と、 このエンベロープ制御手段から発生する上記エンベロー
プ制御された楽音波形に従って、楽音を発生する楽音発
生手段と、 上記エンベロープ制御手段のエンベロープのステータス
の切換りを検出する検出手段と、 上記読出手段が上記リード／ライト記憶手段から上記楽
音波形をくりかえし読み出している際に、上記検出手段
にて上記エンベロープのステータスの切換りが検出され
たとき、上記読み出しのタイミング以外のタイミング
で、上記リード／ライト記憶手段の読み出しを行ってい
るアドレスのうちの任意のアドレスを指定して上記楽音
波形を書き替えて、新しい楽音波形とする書込手段と、 を具備し、上記リード／ライト記憶手段に記憶された楽
音波形を読み出し中に上記エンベロープのステータスの
切換りに応答して書き替えてゆくことにより、時間とと
もに音色の変化する楽音を発生するようにしたことを特
徴とする電子楽器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261498A JPH079589B2 (ja) | 1985-11-22 | 1985-11-22 | 電子楽器 |
| US07/147,046 US4805509A (en) | 1985-11-22 | 1988-01-22 | Electronic musical instrument capable of storing and reproducing tone waveform data at different timings |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261498A JPH079589B2 (ja) | 1985-11-22 | 1985-11-22 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62121497A JPS62121497A (ja) | 1987-06-02 |
| JPH079589B2 true JPH079589B2 (ja) | 1995-02-01 |
Family
ID=17362742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261498A Expired - Fee Related JPH079589B2 (ja) | 1985-11-22 | 1985-11-22 | 電子楽器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4805509A (ja) |
| JP (1) | JPH079589B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH087590B2 (ja) * | 1986-09-19 | 1996-01-29 | 株式会社河合楽器製作所 | 電子楽器 |
| EP0278438B1 (en) * | 1987-02-06 | 1995-11-02 | Yamaha Corporation | Multi-recording apparatus of an electronic musical instrument |
| US5020410A (en) * | 1988-11-24 | 1991-06-04 | Casio Computer Co., Ltd. | Sound generation package and an electronic musical instrument connectable thereto |
| KR0179815B1 (ko) * | 1995-12-31 | 1999-04-01 | 문정환 | 디지탈 음발생장치 및 그의 음발생방법 |
| US6366971B1 (en) * | 1998-01-09 | 2002-04-02 | Yamaha Corporation | Audio system for playback of waveform sample data |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915295A (ja) * | 1982-07-16 | 1984-01-26 | セイコーインスツルメンツ株式会社 | 楽音波形のエンベロ−プ制御回路 |
| JPS6031189A (ja) * | 1983-07-30 | 1985-02-16 | カシオ計算機株式会社 | 楽音発生装置 |
| JPS6093493A (ja) * | 1983-10-28 | 1985-05-25 | ヤマハ株式会社 | 楽音形成装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134160B2 (ja) * | 1974-12-27 | 1986-08-06 | Kawai Musical Instr Mfg Co | |
| US4442745A (en) * | 1980-04-28 | 1984-04-17 | Norlin Industries, Inc. | Long duration aperiodic musical waveform generator |
| JPS6315914Y2 (ja) * | 1981-04-22 | 1988-05-06 | ||
| JPS58132285A (ja) * | 1982-02-01 | 1983-08-06 | カシオ計算機株式会社 | チユ−ニング制御装置 |
| US4615024A (en) * | 1982-03-19 | 1986-09-30 | Casio Computer Co., Ltd. | Electronic apparatus with magnetic recording and reproducing device |
| DE3373737D1 (en) * | 1982-07-19 | 1987-10-22 | Matsushita Electric Ind Co Ltd | Wave reading apparatus |
| JPS59188697A (ja) * | 1983-04-11 | 1984-10-26 | ヤマハ株式会社 | 楽音発生装置 |
| JPH079588B2 (ja) * | 1984-08-31 | 1995-02-01 | ヤマハ株式会社 | 楽音発生装置 |
| US4622877A (en) * | 1985-06-11 | 1986-11-18 | The Board Of Trustees Of The Leland Stanford Junior University | Independently controlled wavetable-modification instrument and method for generating musical sound |
-
1985
- 1985-11-22 JP JP60261498A patent/JPH079589B2/ja not_active Expired - Fee Related
-
1988
- 1988-01-22 US US07/147,046 patent/US4805509A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915295A (ja) * | 1982-07-16 | 1984-01-26 | セイコーインスツルメンツ株式会社 | 楽音波形のエンベロ−プ制御回路 |
| JPS6031189A (ja) * | 1983-07-30 | 1985-02-16 | カシオ計算機株式会社 | 楽音発生装置 |
| JPS6093493A (ja) * | 1983-10-28 | 1985-05-25 | ヤマハ株式会社 | 楽音形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62121497A (ja) | 1987-06-02 |
| US4805509A (en) | 1989-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |