JPH0740193B2 - 楽音発生装置 - Google Patents
楽音発生装置Info
- Publication number
- JPH0740193B2 JPH0740193B2 JP60261496A JP26149685A JPH0740193B2 JP H0740193 B2 JPH0740193 B2 JP H0740193B2 JP 60261496 A JP60261496 A JP 60261496A JP 26149685 A JP26149685 A JP 26149685A JP H0740193 B2 JPH0740193 B2 JP H0740193B2
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- JP
- Japan
- Prior art keywords
- latch
- output
- data
- gate
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は予め作成した楽音波形データを記憶してお
き、この記憶された楽音波形データを読出して楽音を作
成する楽音発生装置に関する。
き、この記憶された楽音波形データを読出して楽音を作
成する楽音発生装置に関する。
［従来技術］ 従来の電子楽器では一般に、時間と共に波形の変化する
楽音を得る場合、専用のハードウェアを用いて実現して
いた。
楽音を得る場合、専用のハードウェアを用いて実現して
いた。
［従来技術の問題点］ 然るに従来のものは何れも、高速で大規模なハードウェ
アが必要であり、コスト高となるほか、処理が固定され
たハードウェアになるので融通性がないという問題があ
った。
アが必要であり、コスト高となるほか、処理が固定され
たハードウェアになるので融通性がないという問題があ
った。
［発明の目的］ この発明は上述した事情に鑑みてなされたもので、その
目的とするところは、高速大規模な特殊なハードウェア
を用いず、安価に時間と共に波形が変化する楽音を出力
する楽音発生装置を提供しようとするものである。
目的とするところは、高速大規模な特殊なハードウェア
を用いず、安価に時間と共に波形が変化する楽音を出力
する楽音発生装置を提供しようとするものである。
［発明の要点］ 楽音波形データを波形合成のアルゴリズムに従って計算
処理を行い作成する処理手段と、 この処理手段にて作成された楽音波形データを記憶する
記憶手段と、 この記憶手段から上記楽音波形データを所定のタイミン
グで繰り返し読み出す読出手段と、 この読出手段が上記記憶手段から上記波形データを繰り
返し読み出している際に、上記記憶手段に記憶されてい
る上記波形データの少なくとも一部が記憶されている上
記記憶手段のアドレスを上記所定のタイミング以外のタ
イミングで指定するアドレス指定手段と、 このアドレス指定手段にて指定された上記記憶手段のア
ドレスに記憶されている楽音波形データを変更する変更
手段と、 この読出手段にて読み出された上記楽音波形データに従
って楽音の発生を指示する楽音発生指示手段と、 を具備し、上記記憶手段に記憶された楽音波形データを
読み出し中に書き替えていくことにより、時間とともに
音色の変化する楽音の発生を指示するようにしたことを
要点とする。
処理を行い作成する処理手段と、 この処理手段にて作成された楽音波形データを記憶する
記憶手段と、 この記憶手段から上記楽音波形データを所定のタイミン
グで繰り返し読み出す読出手段と、 この読出手段が上記記憶手段から上記波形データを繰り
返し読み出している際に、上記記憶手段に記憶されてい
る上記波形データの少なくとも一部が記憶されている上
記記憶手段のアドレスを上記所定のタイミング以外のタ
イミングで指定するアドレス指定手段と、 このアドレス指定手段にて指定された上記記憶手段のア
ドレスに記憶されている楽音波形データを変更する変更
手段と、 この読出手段にて読み出された上記楽音波形データに従
って楽音の発生を指示する楽音発生指示手段と、 を具備し、上記記憶手段に記憶された楽音波形データを
読み出し中に書き替えていくことにより、時間とともに
音色の変化する楽音の発生を指示するようにしたことを
要点とする。
［実施例］ 以下、図面を参照して一実施例を説明する。
まず第１図乃至第４図を用いて具体的な回路構成を説明
する。
する。
図中11はキーボードであり、音階キー及び各種制御キー
（音色選択キー等）から構成される。そしてこのキーボ
ード11の各キーの出力はCPU（中央処理装置）12に入力
する。即ちCPU12は制御部であり、キーボード11のキー
のON、OFFを検出し各キーに対応した処理を行う。
（音色選択キー等）から構成される。そしてこのキーボ
ード11の各キーの出力はCPU（中央処理装置）12に入力
する。即ちCPU12は制御部であり、キーボード11のキー
のON、OFFを検出し各キーに対応した処理を行う。
IF13はCPU12と他の回路とのデータのやりとりを円滑に
行なうための回路、即ちインターフェイス回路であり、
CPU12から各種ラッチへ逆に各種ラッチからCPU12へのよ
うなデータ伝送方向の制御等を行なう。オペレーション
デコーダ14はCPU12からの指令を解読し各種ラッチクロ
ックCK（ONFラッチ15）、CK（WFラッチ16）、CK（RFラ
ッチ17）、CK（RTADラッチ18）、CK（STADラッチ19）、
CK（ENDADラッチ20）、CK（RWADラッチ21）、CK（WDATA
ラッチ22）、CK（fSETラッチ23）やゲート制御信号（RR
AM）を出力する。CPU12はデータバスDBに各種ラッチ（R
TADラッチ18、STADラッチ19、ONFラッチ15等データバス
DBが入力となっているもの）にセットしたいデータを乗
せた状態で、オペレーションデコーダ14に指令を送り、
対応するラッチクロックを出力させる。これによりデー
タバスDBが入力となっている任意のラッチに任意のデー
タがセットできる。また、信号RRAMを出力させてゲート
G8を開成させることにより、RDATAラッチ24のデータをC
PU12は読みとることができる。
行なうための回路、即ちインターフェイス回路であり、
CPU12から各種ラッチへ逆に各種ラッチからCPU12へのよ
うなデータ伝送方向の制御等を行なう。オペレーション
デコーダ14はCPU12からの指令を解読し各種ラッチクロ
ックCK（ONFラッチ15）、CK（WFラッチ16）、CK（RFラ
ッチ17）、CK（RTADラッチ18）、CK（STADラッチ19）、
CK（ENDADラッチ20）、CK（RWADラッチ21）、CK（WDATA
ラッチ22）、CK（fSETラッチ23）やゲート制御信号（RR
AM）を出力する。CPU12はデータバスDBに各種ラッチ（R
TADラッチ18、STADラッチ19、ONFラッチ15等データバス
DBが入力となっているもの）にセットしたいデータを乗
せた状態で、オペレーションデコーダ14に指令を送り、
対応するラッチクロックを出力させる。これによりデー
タバスDBが入力となっている任意のラッチに任意のデー
タがセットできる。また、信号RRAMを出力させてゲート
G8を開成させることにより、RDATAラッチ24のデータをC
PU12は読みとることができる。
ゲートG1〜G9は、３ステイトバッファである。コントロ
ール入力Ｃが「１」の時入力をそのまま出力し、「０」
の時出力オフする（ハイインピーダンス）。
ール入力Ｃが「１」の時入力をそのまま出力し、「０」
の時出力オフする（ハイインピーダンス）。
クロックジェネレータ25はクロック発生回路であり、φ
1、φ2の２つの交互パルスを出力する。オペレーション
デコーダ14から出力されるCKはすべてφ2周期である。
1、φ2の２つの交互パルスを出力する。オペレーション
デコーダ14から出力されるCKはすべてφ2周期である。
上記RAM35は楽音波形データを記憶する。例として、8bi
tのデータが８個から構成される楽音波形データを第２
図（ａ）に示す。第２図（ｂ）はそのデータを時間ｔご
とに読み出した出力アナログ波形である。ｔは音程を決
定する時間である。例えばｔを２倍にすると１オクター
ブ低い音、1/2にすると１オクターブ高い音になる。
tのデータが８個から構成される楽音波形データを第２
図（ａ）に示す。第２図（ｂ）はそのデータを時間ｔご
とに読み出した出力アナログ波形である。ｔは音程を決
定する時間である。例えばｔを２倍にすると１オクター
ブ低い音、1/2にすると１オクターブ高い音になる。
この音程を決定する時間ｔを調節する回路が、fSETラッ
チ23、fCNTラッチ26、インクリメント回路27等音階クロ
ックの作成回路である。ONFラッチ15は発音する時
「１」、発音しない時「０」にセットするラッチであ
る。音が鳴っていない時、ONFラッチ15の出力は「０」
である。そしてその出力はインバータI2及びオアゲート
R1を介しゲートG2に制御信号として入力するほか、更に
インバータI1を介しゲートG1に制御信号として入力す
る。またラッチONF15の出力はアンドゲートA2にアンド
ゲートA1の出力と共に入力する。そしてアンドゲートA2
の出力はインバータI3を介しアンドゲートA3、A4に入力
するほか、直接アンドゲートA7にクロックφ1と共に入
力する。またアンドゲートA2の出力は直接ゲートG7の制
御端子Ｃ、アンドゲートA5に入力すると共にインクリメ
ント回路28に＋１信号として印加され、更にインバータ
I5を介してゲートG6の制御端子Ｃに入力する。
チ23、fCNTラッチ26、インクリメント回路27等音階クロ
ックの作成回路である。ONFラッチ15は発音する時
「１」、発音しない時「０」にセットするラッチであ
る。音が鳴っていない時、ONFラッチ15の出力は「０」
である。そしてその出力はインバータI2及びオアゲート
R1を介しゲートG2に制御信号として入力するほか、更に
インバータI1を介しゲートG1に制御信号として入力す
る。またラッチONF15の出力はアンドゲートA2にアンド
ゲートA1の出力と共に入力する。そしてアンドゲートA2
の出力はインバータI3を介しアンドゲートA3、A4に入力
するほか、直接アンドゲートA7にクロックφ1と共に入
力する。またアンドゲートA2の出力は直接ゲートG7の制
御端子Ｃ、アンドゲートA5に入力すると共にインクリメ
ント回路28に＋１信号として印加され、更にインバータ
I5を介してゲートG6の制御端子Ｃに入力する。
この状態でキーボード11のある音階キーが押されたとす
ると、CPU12はfSETラッチ23にその音階に対応したデー
タをセットする。この場合ONFラッチ15の出力が「０」
となり、したがってインバータI2出力「１」、したがっ
てオアゲートR1出力「１」なのでゲートG2はオン、ゲー
トG1はオフとなり、fCNTラッチ26には、fSETラッチ23の
データがロードされる。
ると、CPU12はfSETラッチ23にその音階に対応したデー
タをセットする。この場合ONFラッチ15の出力が「０」
となり、したがってインバータI2出力「１」、したがっ
てオアゲートR1出力「１」なのでゲートG2はオン、ゲー
トG1はオフとなり、fCNTラッチ26には、fSETラッチ23の
データがロードされる。
例えば、fSETラッチ23のデータが80（Ｈ）（Ｈは16進コ
ードであることを示す）だとすると、fCNTラッチ26出力
も80（Ｈ）となりアンドゲートA1出力は「０」となる。
ここで、ONFラッチ15を「１」にセットすると、オアゲ
ートR1出力が「０」となりゲートG2がオフ、ゲートG1が
オンとなる。インクリメント回路27、28は＋１入力が１
の時、入力＋１を出力する回路である。インクリメント
回路27では、＋１入力は常に１にしてあるのでいつも＋
１される。ONFラッチ15が１となった次のφ1で81（Ｈ）
がfCNTラッチ26に読み込まれ、次のφ2で出力される。
次のφ1では82（Ｈ）が読み込まれ、次のφ2で出力され
る。以後これを繰り返し、FF（Ｈ）が出力されるまで続
く。FF（Ｈ）が出力されるとアンドゲートA1出力は
「１」となり、ゲートG1オフ、ゲートG2オンとなり再び
80（Ｈ）〜FF（Ｈ）の時間に一発の「１」信号を出すタ
イマー出力となる。上記fCNTラッチ26、アンドゲートA
3、A4各出力が夫々入力する2FF（１）ラッチ29、2FF
（２）ラッチ30のようにCK1、CK2の２つのクロック端子
を持つものは２相フリップフロップであり、CK1で読み
込みCK2で出力する。なお、2FF（１）ラッチ29、2FF
（２）ラッチ30各出力がWFラッチ16またはRFラッチ17の
各リセット入力端子Ｒに入力する。
ードであることを示す）だとすると、fCNTラッチ26出力
も80（Ｈ）となりアンドゲートA1出力は「０」となる。
ここで、ONFラッチ15を「１」にセットすると、オアゲ
ートR1出力が「０」となりゲートG2がオフ、ゲートG1が
オンとなる。インクリメント回路27、28は＋１入力が１
の時、入力＋１を出力する回路である。インクリメント
回路27では、＋１入力は常に１にしてあるのでいつも＋
１される。ONFラッチ15が１となった次のφ1で81（Ｈ）
がfCNTラッチ26に読み込まれ、次のφ2で出力される。
次のφ1では82（Ｈ）が読み込まれ、次のφ2で出力され
る。以後これを繰り返し、FF（Ｈ）が出力されるまで続
く。FF（Ｈ）が出力されるとアンドゲートA1出力は
「１」となり、ゲートG1オフ、ゲートG2オンとなり再び
80（Ｈ）〜FF（Ｈ）の時間に一発の「１」信号を出すタ
イマー出力となる。上記fCNTラッチ26、アンドゲートA
3、A4各出力が夫々入力する2FF（１）ラッチ29、2FF
（２）ラッチ30のようにCK1、CK2の２つのクロック端子
を持つものは２相フリップフロップであり、CK1で読み
込みCK2で出力する。なお、2FF（１）ラッチ29、2FF
（２）ラッチ30各出力がWFラッチ16またはRFラッチ17の
各リセット入力端子Ｒに入力する。
D/A変換器31の出力のアナログ波形は、ONFラッチ15が
「０」の時は、インバータI2出力が「１」、SOUTラッチ
32のＲ入力が「１」となり、SOUTラッチ32出力が「00…
…０」となって（SOUTラッチ32、WFラッチ16、RFラッチ
17等のＲはリセット入力を示す）、D/A変換器31のMSB入
力はインバータI6を通るのでこの場合のD/A変換器31の
出力は最大出力の半分の電位となる。なおアンドゲート
A4の出力はクロックφ1と共にアンドゲートA6に入力
し、またアンドゲートA6、A7の各出力はまたRDATAラッ
チ24、SOUTラッチ32の各クロックとなる。またこのSOUT
ラッチ32のリセット信号はインバータI2の出力である。
「０」の時は、インバータI2出力が「１」、SOUTラッチ
32のＲ入力が「１」となり、SOUTラッチ32出力が「00…
…０」となって（SOUTラッチ32、WFラッチ16、RFラッチ
17等のＲはリセット入力を示す）、D/A変換器31のMSB入
力はインバータI6を通るのでこの場合のD/A変換器31の
出力は最大出力の半分の電位となる。なおアンドゲート
A4の出力はクロックφ1と共にアンドゲートA6に入力
し、またアンドゲートA6、A7の各出力はまたRDATAラッ
チ24、SOUTラッチ32の各クロックとなる。またこのSOUT
ラッチ32のリセット信号はインバータI2の出力である。
また、波形を読み出す最初のアドレス（スタートアドレ
ス）とそれ以後のアドレスを読まない最後尾アドレス
（エンドアドレス）と最後尾アドレスの次に前にもどっ
て読み始める戻り先アドレス（リターンアドレス）とを
持ち、これらはそれぞれ順に、STADラッチ19、ENDADラ
ッチ20、RTADラッチ18にセットされる。スタートアドレ
スデータから順にアドレスを＋１してエンドアドレスま
で読むと、リターンアドレスにもどり再びアドレス順に
エンドアドレスまで行く。以後これをONFラッチ15が
「０」になるまでくり返す。
ス）とそれ以後のアドレスを読まない最後尾アドレス
（エンドアドレス）と最後尾アドレスの次に前にもどっ
て読み始める戻り先アドレス（リターンアドレス）とを
持ち、これらはそれぞれ順に、STADラッチ19、ENDADラ
ッチ20、RTADラッチ18にセットされる。スタートアドレ
スデータから順にアドレスを＋１してエンドアドレスま
で読むと、リターンアドレスにもどり再びアドレス順に
エンドアドレスまで行く。以後これをONFラッチ15が
「０」になるまでくり返す。
ONFラッチ15が「０」の時、インバータI2出力が「１」
となり、インバータI2の出力とアンドゲートA5の出力が
インバータI4を介し入力され、ノアゲートNR1出力及び
ノアゲートNR2出力が「０」となるのでゲートG4オン、
ゲートG3、G5オフである。この間に２相フリップフロッ
プよりなるSADラッチ33には、STADラッチ19からのスタ
ートアドレスデータがゲートG4を介しロードされる。こ
のfCNTラッチ26には前述したようにfSETラッチ23からの
データがロードされている。
となり、インバータI2の出力とアンドゲートA5の出力が
インバータI4を介し入力され、ノアゲートNR1出力及び
ノアゲートNR2出力が「０」となるのでゲートG4オン、
ゲートG3、G5オフである。この間に２相フリップフロッ
プよりなるSADラッチ33には、STADラッチ19からのスタ
ートアドレスデータがゲートG4を介しロードされる。こ
のfCNTラッチ26には前述したようにfSETラッチ23からの
データがロードされている。
一致回路34はENDADラッチ20からのエンドアドレスデー
タとSADラッチ33からのスタートアドレスデータ又はリ
ターンアドレスデータとが一致した時に「１」を出力す
る回路であり、今はSADラッチ33のスタートアドレスデ
ータとエンドアドレスデータが一致しないので出力は
「０」である。なお、一致回路34の出力はアンドゲート
A5に入力する。
タとSADラッチ33からのスタートアドレスデータ又はリ
ターンアドレスデータとが一致した時に「１」を出力す
る回路であり、今はSADラッチ33のスタートアドレスデ
ータとエンドアドレスデータが一致しないので出力は
「０」である。なお、一致回路34の出力はアンドゲート
A5に入力する。
ここで、ONFラッチ15の出力を「１」にすると、インバ
ータI2出力が「０」によりゲートG4がオフとなり、一致
回路34の出力が「０」、アンドゲートA5の出力が「０」
となって、ゲートG5がオンされるとともに、インバータ
I4の出力が「１」となってゲートG3がオフされる。これ
によりSADラッチ33の出力はインクリメント回路28を通
って戻ってくることになる。
ータI2出力が「０」によりゲートG4がオフとなり、一致
回路34の出力が「０」、アンドゲートA5の出力が「０」
となって、ゲートG5がオンされるとともに、インバータ
I4の出力が「１」となってゲートG3がオフされる。これ
によりSADラッチ33の出力はインクリメント回路28を通
って戻ってくることになる。
ONFラッチ15が「１」になった直後は、fCNTラッチ26の
データはインクリメントを始めたばかりであり、アンド
ゲートA1出力は「０」であり、アンドゲートA2出力も
「０」となって、インクリメント回路28の＋１入力端子
には「０」信号が与えられるのでSADラッチ33のデータ
はインクリメントされない。またSOUTラッチ32のＲ入力
は、ONFラッチ15の出力が「１」となると同時に「０」
となってはいるが、アンドゲートA2出力が「０」のため
アンドゲートA7出力が「０」でSOUTラッチ32のCK端子に
「１」信号が与えられないのでD/A変換器31の出力は最
大出力の半分の電位のままである。なお、このD/A変換
器31にはアンプ36、スピーカ37が直列接続されている。
データはインクリメントを始めたばかりであり、アンド
ゲートA1出力は「０」であり、アンドゲートA2出力も
「０」となって、インクリメント回路28の＋１入力端子
には「０」信号が与えられるのでSADラッチ33のデータ
はインクリメントされない。またSOUTラッチ32のＲ入力
は、ONFラッチ15の出力が「１」となると同時に「０」
となってはいるが、アンドゲートA2出力が「０」のため
アンドゲートA7出力が「０」でSOUTラッチ32のCK端子に
「１」信号が与えられないのでD/A変換器31の出力は最
大出力の半分の電位のままである。なお、このD/A変換
器31にはアンプ36、スピーカ37が直列接続されている。
上記fCNTラッチ26のデータが「11……１」になると、ア
ンドゲートA1出力が「１」となり、アンドゲートA2出力
が「１」となって、インクリメント回路28の＋１入力端
子に「１」信号が与えられる。同時にゲートG7がオンと
なりSADラッチ33のデータがRAM35のアンドレス入力端子
ADに送られる。また、アンドゲートA2の出力が「１」で
あることにより、インバータI3の出力が「０」となり、
アンドゲートA3の出力が「０」となって、RAM35の▲
▼端子入力が「０」となる。よってRAM35のSADアドレ
スデータ（すなわちこの時はスタートアドレスデータ）
がRAM35のI/O端子から出力される。上記▲▼端子は
「０」の時にデータをI/Oから出力させるコントロール
信号が入力される。ここで、アンドゲートA2出力が
「１」となることによりアンドゲートA7出力にクロック
パルス信号φ1が１つ表われRAM35のデータをSOUTラッチ
32に読み込ませる。これがD/A変換器31によりアナログ
信号に変換されアンプ36を介してスピーカ37を通して出
力される。
ンドゲートA1出力が「１」となり、アンドゲートA2出力
が「１」となって、インクリメント回路28の＋１入力端
子に「１」信号が与えられる。同時にゲートG7がオンと
なりSADラッチ33のデータがRAM35のアンドレス入力端子
ADに送られる。また、アンドゲートA2の出力が「１」で
あることにより、インバータI3の出力が「０」となり、
アンドゲートA3の出力が「０」となって、RAM35の▲
▼端子入力が「０」となる。よってRAM35のSADアドレ
スデータ（すなわちこの時はスタートアドレスデータ）
がRAM35のI/O端子から出力される。上記▲▼端子は
「０」の時にデータをI/Oから出力させるコントロール
信号が入力される。ここで、アンドゲートA2出力が
「１」となることによりアンドゲートA7出力にクロック
パルス信号φ1が１つ表われRAM35のデータをSOUTラッチ
32に読み込ませる。これがD/A変換器31によりアナログ
信号に変換されアンプ36を介してスピーカ37を通して出
力される。
一方、インクリメント回路28を通って＋１されたデータ
はクロックパルス信号φ1の印加時にSADラッチ33に読み
込まれる。以後、fCNTラッチ26のデータが「11……１」
になるたびに（すなわち時間ｔ経過ごとに）SADラッチ3
3のデータがゲートG7を通してRAM35のアドレス入力端子
ADに入力され、▲▼端子に「０」信号が与えられる
ことによりRAM35のそのアドレスのデータがI/Oに出力さ
れ、SOUTラッチ32のCK端子にパルスが入ることで、その
データがSOUTラッチ32にラッチされ、D/A変換器31、ア
ンプ36、スピーカ37を通じ出力される。なお、データの
MSB（最上位ビット）には、インバータI7を介しSOUTラ
ッチ32にラッチされる。そして、この一連の動作の度に
SADラッチ33からのデータは＋１されていき、やがてSAD
ラッチ33のデータがエンドアドレスデータと等しくな
る。その状態で前述の一連の動作が行なわれると、一致
回路34の出力は「１」、アンドゲートA2出力は「１」と
なるため、アンドゲートA5出力は「１」で、ノアゲート
NR2出力は「０」となってゲートG5がオフされ、インバ
ータI4出力が「０」、ノアゲートNR1出力が「１」とな
りゲートG3がオンされる。これにより、次にエンドアド
レスデータがSOUTラッチ32にラッチされる時にはリター
ンアドレスデータがSADラチ33に読み込まれるRAM35のア
ドレスの戻りが実現される。以後はONFラッチ15に
「０」がセットされるまでリターンアドレスとエンドア
ドレスの間のアドレスデータをくり返し出力する。
はクロックパルス信号φ1の印加時にSADラッチ33に読み
込まれる。以後、fCNTラッチ26のデータが「11……１」
になるたびに（すなわち時間ｔ経過ごとに）SADラッチ3
3のデータがゲートG7を通してRAM35のアドレス入力端子
ADに入力され、▲▼端子に「０」信号が与えられる
ことによりRAM35のそのアドレスのデータがI/Oに出力さ
れ、SOUTラッチ32のCK端子にパルスが入ることで、その
データがSOUTラッチ32にラッチされ、D/A変換器31、ア
ンプ36、スピーカ37を通じ出力される。なお、データの
MSB（最上位ビット）には、インバータI7を介しSOUTラ
ッチ32にラッチされる。そして、この一連の動作の度に
SADラッチ33からのデータは＋１されていき、やがてSAD
ラッチ33のデータがエンドアドレスデータと等しくな
る。その状態で前述の一連の動作が行なわれると、一致
回路34の出力は「１」、アンドゲートA2出力は「１」と
なるため、アンドゲートA5出力は「１」で、ノアゲート
NR2出力は「０」となってゲートG5がオフされ、インバ
ータI4出力が「０」、ノアゲートNR1出力が「１」とな
りゲートG3がオンされる。これにより、次にエンドアド
レスデータがSOUTラッチ32にラッチされる時にはリター
ンアドレスデータがSADラチ33に読み込まれるRAM35のア
ドレスの戻りが実現される。以後はONFラッチ15に
「０」がセットされるまでリターンアドレスとエンドア
ドレスの間のアドレスデータをくり返し出力する。
次にCPU12がRAM35にデータを書き込む動作について第３
図のタイムチャートを参照して説明する。
図のタイムチャートを参照して説明する。
まず、音色スイッチをオンするとRWADラッチ21に書き込
むアドレス「０」、WDATAラッチ22に書き込むデータ「1
1000000」をセットする。その後WFラッチ16に「１」を
セットすると、セット直後のサイクルで、アンドゲート
A3の出力が「１」となる。この時ゲートG9がオンしRAM3
5の▲▼端子入力が「１」となることでWDATAラッチ
22のデータがI/Oに入力され、ナンドゲートNA1によりφ
1周期のlowレベルアクティブパルスがRAM35の▲▼
端子に入力される。また、この時にはゲートG7がオフ、
ゲートG6がオンとなっているので、RWADラッチ21の示す
アドレス「０」にデータが書き込まれることになる。こ
のRAM35へのCPUの書き込みサイクルは2FF（１）ラッチ2
9により１サイクルだけになる。次に、RAM35の１番地に
は、データ「11100000」が書き込まれ、以後７番地まで
データが書き込まれる。その後、CPU12は、データ
「０」を出力し、クロックCK（STADラッチ19）によりST
ADラッチ19にスタートアドレスデータ「０」がセットさ
れる。次に、CPU12はデータ「０」を出力し、クロックC
K（RTADラッチ18）によりRTADラッチ18にリターンアド
レスデータ「０」がセットされる。更に、CPU12はデー
タ「７」を出力し、クロックCK（ENDADラッチ20）によ
りENDADラッチ20にエンドアドレス「７」がセットされ
る。
むアドレス「０」、WDATAラッチ22に書き込むデータ「1
1000000」をセットする。その後WFラッチ16に「１」を
セットすると、セット直後のサイクルで、アンドゲート
A3の出力が「１」となる。この時ゲートG9がオンしRAM3
5の▲▼端子入力が「１」となることでWDATAラッチ
22のデータがI/Oに入力され、ナンドゲートNA1によりφ
1周期のlowレベルアクティブパルスがRAM35の▲▼
端子に入力される。また、この時にはゲートG7がオフ、
ゲートG6がオンとなっているので、RWADラッチ21の示す
アドレス「０」にデータが書き込まれることになる。こ
のRAM35へのCPUの書き込みサイクルは2FF（１）ラッチ2
9により１サイクルだけになる。次に、RAM35の１番地に
は、データ「11100000」が書き込まれ、以後７番地まで
データが書き込まれる。その後、CPU12は、データ
「０」を出力し、クロックCK（STADラッチ19）によりST
ADラッチ19にスタートアドレスデータ「０」がセットさ
れる。次に、CPU12はデータ「０」を出力し、クロックC
K（RTADラッチ18）によりRTADラッチ18にリターンアド
レスデータ「０」がセットされる。更に、CPU12はデー
タ「７」を出力し、クロックCK（ENDADラッチ20）によ
りENDADラッチ20にエンドアドレス「７」がセットされ
る。
次にCPU12がRAM35の楽音波形データ以外のデータを読み
取る際の動作をまずONFラッチ15が「０」すなわち発音
していない場合を述べる。
取る際の動作をまずONFラッチ15が「０」すなわち発音
していない場合を述べる。
RFラッチ17に「１」WFラッチ16に「０」をセットする
と、ONFラッチ15出力が「０」だからオアゲートR1の出
力が「１」となってゲートG2のオンにより、fCNTラッチ
26にはfSETラッチ23の音高データが入っているので、ア
ンドゲートA1出力は「０」、アンドゲートA2出力も
「０」となり、インバータI3の出力が「１」となり、ア
ンドゲートA4出力が「１」なのでアンドゲートA6よりク
ロックパルス信号φ1が出力され、レジスタRDATA24にデ
ータがとりこまれる。この時アンドゲートA2は「０」な
のでゲートG7がオフ、ゲートG6がオンとなりRAM35のア
ドレス入力端子ADにはRWAD21からのデータが与えられ、
またWFラチ16の「０」出力によりアンドゲートA3の出力
が「０」となり、▲▼入力が「０」となって、RWAD
ラッチ21のアドレスデータが出力されている。そこでRW
ADラッチ21にあらかじめRAM35の読みたいアドレスをセ
ットしておきWFラッチ16に「０」、RFラッチ17に「１」
をセットするとRAM35のデータをRDATAラッチ24に読み込
ませることができる。その後CPU12はオペレーションデ
コーダ14に「１」の信号RRAMを出力させ、ゲートG8をオ
ンとすることで、RDATAラッチ24のデータをデータバスD
Bを通して読み込む。RFラッチ17にセットされた「１」
はRDATAラッチ24への読み込みクロックと同じクロック
パルス信号φ1で2FF（２）ラッチ30に読み込まれ次のク
ロックパルス信号φ2で出力されることによりリセット
され、RDATAラッチ24への読み込みクロックが２発以上
出るのを防ぐ。
と、ONFラッチ15出力が「０」だからオアゲートR1の出
力が「１」となってゲートG2のオンにより、fCNTラッチ
26にはfSETラッチ23の音高データが入っているので、ア
ンドゲートA1出力は「０」、アンドゲートA2出力も
「０」となり、インバータI3の出力が「１」となり、ア
ンドゲートA4出力が「１」なのでアンドゲートA6よりク
ロックパルス信号φ1が出力され、レジスタRDATA24にデ
ータがとりこまれる。この時アンドゲートA2は「０」な
のでゲートG7がオフ、ゲートG6がオンとなりRAM35のア
ドレス入力端子ADにはRWAD21からのデータが与えられ、
またWFラチ16の「０」出力によりアンドゲートA3の出力
が「０」となり、▲▼入力が「０」となって、RWAD
ラッチ21のアドレスデータが出力されている。そこでRW
ADラッチ21にあらかじめRAM35の読みたいアドレスをセ
ットしておきWFラッチ16に「０」、RFラッチ17に「１」
をセットするとRAM35のデータをRDATAラッチ24に読み込
ませることができる。その後CPU12はオペレーションデ
コーダ14に「１」の信号RRAMを出力させ、ゲートG8をオ
ンとすることで、RDATAラッチ24のデータをデータバスD
Bを通して読み込む。RFラッチ17にセットされた「１」
はRDATAラッチ24への読み込みクロックと同じクロック
パルス信号φ1で2FF（２）ラッチ30に読み込まれ次のク
ロックパルス信号φ2で出力されることによりリセット
され、RDATAラッチ24への読み込みクロックが２発以上
出るのを防ぐ。
一方、ONFラッチ15が「１」すなわち発音中の場合は上
記動作をSOUTラッチ32が波形のデータを読み込むサイク
ル（この場合クロックパルス信号φ2から次のφ2までを
サイクルと呼ぶことにする）以外のサイクルで行なうこ
とになる。すなわちアンドゲートA1が「１」となるのは
波形データ読み込みサイクルの時だけであり、それ以外
は「０」なので、アンドゲートA1出力が「０」となるこ
とで上述の動作が行なわれる。
記動作をSOUTラッチ32が波形のデータを読み込むサイク
ル（この場合クロックパルス信号φ2から次のφ2までを
サイクルと呼ぶことにする）以外のサイクルで行なうこ
とになる。すなわちアンドゲートA1が「１」となるのは
波形データ読み込みサイクルの時だけであり、それ以外
は「０」なので、アンドゲートA1出力が「０」となるこ
とで上述の動作が行なわれる。
次に、波形生成のアルゴリズムによる出力波形の作成に
つき説明する。いま出力波形Ｆ（ｎ）を例えば次のよう
に定義する。
つき説明する。いま出力波形Ｆ（ｎ）を例えば次のよう
に定義する。
Ｆ（ｎ）＝Asin（Kcn＋Isin Kmn）＋（A/2） ここでｎは出力開始から何個目の出力データ（実施例で
は８ステップ）であるかを示す数でありKcは音程周波数
の一波長分を形成するかを示す定数で、例えば８個のデ
ータで波長分を形成するならKc＝２π/8となる。ＩとKm
はこの出力波形の音色を特徴づける定数である。
は８ステップ）であるかを示す数でありKcは音程周波数
の一波長分を形成するかを示す定数で、例えば８個のデ
ータで波長分を形成するならKc＝２π/8となる。ＩとKm
はこの出力波形の音色を特徴づける定数である。
この出力波形を時間ｔごとに出力すれば1/8tの周波数を
音高とする音が鳴る。最後の＋（A/2）は第１図のD/A変
換器31の入力形式にあわせるためのものである。
音高とする音が鳴る。最後の＋（A/2）は第１図のD/A変
換器31の入力形式にあわせるためのものである。
キーボード11の音色セレクトキーが押されると、CPU12
はONFラッチ15をクリアし、RWADラッチ21に「０」をセ
ットし、次に上記音色に対応するＩとKmを使ってＦ
（０）を計算しその値をWDATAラッチ22にセットする。
ここでA/2はD/A変換器31入力のbit数に対応して、中央
電位出力時の値になる。次いでCPU12がWFラッチ16に
「１」をセットすると、RAM35の０番地にＦ（０）が書
き込まれる。CP値12は次にRWADラッチ21に「１」をセッ
トし、Ｆ（１）を計算してWDATAラッチ22にセットし、W
Fラッチ16に「１」をセットする。この２回目のWDATAラ
ッチ22セットの時には１回目の書き込みはすでに終了し
ている。（これはCPU12の処理速度に比べRAM35のアクセ
スタイムは充分速いからである）。これによりRAM35の
１番地にＦ（１）が書きこまれる。以後同様にしてRAM3
5の波形データ領域の最終アドレスまでＦ（７）を書き
込む。次にCPU12はSTADラッチ19に「０」、RTADラッチ1
8及びENDADラッチ20に最終アドレスデータ（＝７）をセ
ットし音階キーが押されるのを待つ。
はONFラッチ15をクリアし、RWADラッチ21に「０」をセ
ットし、次に上記音色に対応するＩとKmを使ってＦ
（０）を計算しその値をWDATAラッチ22にセットする。
ここでA/2はD/A変換器31入力のbit数に対応して、中央
電位出力時の値になる。次いでCPU12がWFラッチ16に
「１」をセットすると、RAM35の０番地にＦ（０）が書
き込まれる。CP値12は次にRWADラッチ21に「１」をセッ
トし、Ｆ（１）を計算してWDATAラッチ22にセットし、W
Fラッチ16に「１」をセットする。この２回目のWDATAラ
ッチ22セットの時には１回目の書き込みはすでに終了し
ている。（これはCPU12の処理速度に比べRAM35のアクセ
スタイムは充分速いからである）。これによりRAM35の
１番地にＦ（１）が書きこまれる。以後同様にしてRAM3
5の波形データ領域の最終アドレスまでＦ（７）を書き
込む。次にCPU12はSTADラッチ19に「０」、RTADラッチ1
8及びENDADラッチ20に最終アドレスデータ（＝７）をセ
ットし音階キーが押されるのを待つ。
音階キーが押されると、CPU12はその音高に対応したデ
ータをfSETラッチ23にセットし、ONFラッチ15を「１」
にする。これにより音高に対応した時間ｔごとにＦ
（ｎ）のデータがｎ＝０から順に読み出され、楽音が放
音出力される。この場合エンドアドレスデータとリター
ンアドレスが同一なので最終アドレスまでのデータを出
力すると鳴り終わる。実際には最終アドレスのRAM35デ
ータをｔごとに出力しているが波形変化がないので音に
はならない。
ータをfSETラッチ23にセットし、ONFラッチ15を「１」
にする。これにより音高に対応した時間ｔごとにＦ
（ｎ）のデータがｎ＝０から順に読み出され、楽音が放
音出力される。この場合エンドアドレスデータとリター
ンアドレスが同一なので最終アドレスまでのデータを出
力すると鳴り終わる。実際には最終アドレスのRAM35デ
ータをｔごとに出力しているが波形変化がないので音に
はならない。
以上はスタートアドレスからエンドアドレスまで鳴る例
だが、これを持続音とする方法の１例を述べる。
だが、これを持続音とする方法の１例を述べる。
KcnとKmnが同時に２πの整数倍となるｎをＮとするとｎ
≧ＮのＦ（ｎ）の値はφ≦ｎ≦（Ｎ−１）のＦ（ｎ）を
くり返したものとなる。すなわちｎ≧ＮではＦ（ｎ）＝
Ｆ（ｎ−Ｎ）となる。０≦ｎ≦（Ｎ−１）のＦ（ｎ）を
RAM35に書き、スタートアドレスデータ「０」、リター
ンアドレスデータを「０」、エンドアドレスデータを
「Ｎ」とすれば持続音となる。
≧ＮのＦ（ｎ）の値はφ≦ｎ≦（Ｎ−１）のＦ（ｎ）を
くり返したものとなる。すなわちｎ≧ＮではＦ（ｎ）＝
Ｆ（ｎ−Ｎ）となる。０≦ｎ≦（Ｎ−１）のＦ（ｎ）を
RAM35に書き、スタートアドレスデータ「０」、リター
ンアドレスデータを「０」、エンドアドレスデータを
「Ｎ」とすれば持続音となる。
上記以外にRAM35にデータを書き込むためのアルゴリズ
ムさえCPU12に用意すれば、どんな波形合成も可能とな
る。この回路はRAM35から波形データを読み出し出力す
るだけの簡単な音源部とそのRAM35にCPU12で計算したデ
ータを書き込む回路から構成されるだけなので安価にで
きる。
ムさえCPU12に用意すれば、どんな波形合成も可能とな
る。この回路はRAM35から波形データを読み出し出力す
るだけの簡単な音源部とそのRAM35にCPU12で計算したデ
ータを書き込む回路から構成されるだけなので安価にで
きる。
更に、波形が時間とともに変化する動作を第５図乃至第
７図を用いて説明する。
７図を用いて説明する。
第５図のタイムチャートは、第６図のような形状の８ス
テップの波形データをその第３ステップ目だけ「110000
10」から「11000011」に変更したときの動作を説明する
もので、その動作は次の通りである。
テップの波形データをその第３ステップ目だけ「110000
10」から「11000011」に変更したときの動作を説明する
もので、その動作は次の通りである。
RAM35には第２図（ａ）のデータが入っているとする。
即ち、第６図の波形である。これは例えば、キーボード
11の音色セレクトキーが押された時にRWADラッチ21、WD
ATAラッチ22、WFラッチ16等を制御してRAM35に書き込め
ばよい。STADラッチ19とRTADラッチ18には「０」、ENDA
Dラッチ20には「７」をセットする。ここでキーボード1
1の音階キーが押されたとすると、CPU12はONFラッチ15
に「１」をセットする（第３図の後尾参照）。これによ
り第２図（ｂ）の波形が出力されるが、RTADラッチ18が
「０」なのでRAM35の７番地の「011」の次には再び０番
地の「11000000」が出力され０番地から「７」のデータ
がくり返し出力され始める。CPU12は音階キーが押しつ
づけられていると、例えばRWADラッチ21に「２」、WDAT
Aラッチ22に「11000011」をセットしWFラッチ16を
「１」にする。上述したようにして、「11000011」のデ
ータはRAM35の２番地のところに書き込まれる。この書
き込みは波形データの読み込みサイクル以外の空サイク
ルを利用しているので音の出力は正常に行なわれる。書
き込み終了後にSOUTラッチ32がRAM35の２番地のデータ
を読み込むとそのデータは前回までと違って「1100001
1」になっているのでここで音の変化が起こる。このよ
うにCPU12は発音中の波形データを自由に加工できるの
で、時間とともに変化する波形の出力を実現できる。波
形の変化方法はCPU12で自由に選べるので、変化の多様
性がある。
即ち、第６図の波形である。これは例えば、キーボード
11の音色セレクトキーが押された時にRWADラッチ21、WD
ATAラッチ22、WFラッチ16等を制御してRAM35に書き込め
ばよい。STADラッチ19とRTADラッチ18には「０」、ENDA
Dラッチ20には「７」をセットする。ここでキーボード1
1の音階キーが押されたとすると、CPU12はONFラッチ15
に「１」をセットする（第３図の後尾参照）。これによ
り第２図（ｂ）の波形が出力されるが、RTADラッチ18が
「０」なのでRAM35の７番地の「011」の次には再び０番
地の「11000000」が出力され０番地から「７」のデータ
がくり返し出力され始める。CPU12は音階キーが押しつ
づけられていると、例えばRWADラッチ21に「２」、WDAT
Aラッチ22に「11000011」をセットしWFラッチ16を
「１」にする。上述したようにして、「11000011」のデ
ータはRAM35の２番地のところに書き込まれる。この書
き込みは波形データの読み込みサイクル以外の空サイク
ルを利用しているので音の出力は正常に行なわれる。書
き込み終了後にSOUTラッチ32がRAM35の２番地のデータ
を読み込むとそのデータは前回までと違って「1100001
1」になっているのでここで音の変化が起こる。このよ
うにCPU12は発音中の波形データを自由に加工できるの
で、時間とともに変化する波形の出力を実現できる。波
形の変化方法はCPU12で自由に選べるので、変化の多様
性がある。
この回路は固定波形（時間とともに変化するのではない
波形）を出力する楽器の回路に、空きサイクルを利用し
てRAM35にデータを書き込む回路が加わっただけなので
低価格で実現できる。また波形の振幅を徐々に変えてい
けばエンベロープの制御もできる。これによりエンベロ
ープ制御回路を省略できコストダウンになる。
波形）を出力する楽器の回路に、空きサイクルを利用し
てRAM35にデータを書き込む回路が加わっただけなので
低価格で実現できる。また波形の振幅を徐々に変えてい
けばエンベロープの制御もできる。これによりエンベロ
ープ制御回路を省略できコストダウンになる。
本実施例では、エンベロープを乗算する回路を省略した
がエンベロープ乗算を実現するにはデータバスDBからの
データを取り込むエンベロープラッチを設け、そのデー
タ取り込み用のクロックをオペレーションデコーダ14に
出力させ、エンベロープラッチの出力とSOUTラッチ32の
出力を乗算器に入力しこの乗算出力をD/A変換器31に入
力すればよい。また本実施例では簡単のためモノフォニ
ック回路としたが、ポリフォニックにするには、時分割
回路等を用いればよい。
がエンベロープ乗算を実現するにはデータバスDBからの
データを取り込むエンベロープラッチを設け、そのデー
タ取り込み用のクロックをオペレーションデコーダ14に
出力させ、エンベロープラッチの出力とSOUTラッチ32の
出力を乗算器に入力しこの乗算出力をD/A変換器31に入
力すればよい。また本実施例では簡単のためモノフォニ
ック回路としたが、ポリフォニックにするには、時分割
回路等を用いればよい。
［発明の効果］ 以上説明したように、本発明は、波形合成のアルゴリズ
ムに従って演算処理を行うことにより生成された楽音波
形データを記憶手段に書き込み、この書き込まれた記憶
手段を繰り返して読み出すさい、指定されたアドレスに
書き込まれている楽音波形データを変更することによ
り、時間の経過とともに音色の変化する楽音が、高速大
規模なハードウエアを用いることなしに発生することが
可能となる。
ムに従って演算処理を行うことにより生成された楽音波
形データを記憶手段に書き込み、この書き込まれた記憶
手段を繰り返して読み出すさい、指定されたアドレスに
書き込まれている楽音波形データを変更することによ
り、時間の経過とともに音色の変化する楽音が、高速大
規模なハードウエアを用いることなしに発生することが
可能となる。
第１図は本発明の具体的な回路図、第２図（ａ）はRAM3
5に書込む楽音波形データの一例を示す図、第２図
（ｂ）は第２図（ａ）のデータ楽音波形の図、第３図は
RAM35に波形データを書込むときのタイムチャートを示
す図、第４図はRAM35から波形データを読出す動作のタ
イムチャートを示す図、第５図はRAM35内の波形データ
の書換え動作のタイムチャートを示す図、第６図はRAM3
5からの出力波形図、第７図は第６図の波形データを書
換えたときの出力波形図である。 11……キーボード、12……CPU、14……オペレーション
デコーダ、18……RTADラッチ、19……STADラッチ、20…
…ENDADラッチ、21……RWADラッチ、22……WDATAラッ
チ、23……fSETラッチ、24……RDATAラッチ、26……fCN
Tラッチ、27、28……インクリメント回路、33……SADラ
ッチ、34……一致回路、35……RAM、36……アンプ、37
……スピーカ。
5に書込む楽音波形データの一例を示す図、第２図
（ｂ）は第２図（ａ）のデータ楽音波形の図、第３図は
RAM35に波形データを書込むときのタイムチャートを示
す図、第４図はRAM35から波形データを読出す動作のタ
イムチャートを示す図、第５図はRAM35内の波形データ
の書換え動作のタイムチャートを示す図、第６図はRAM3
5からの出力波形図、第７図は第６図の波形データを書
換えたときの出力波形図である。 11……キーボード、12……CPU、14……オペレーション
デコーダ、18……RTADラッチ、19……STADラッチ、20…
…ENDADラッチ、21……RWADラッチ、22……WDATAラッ
チ、23……fSETラッチ、24……RDATAラッチ、26……fCN
Tラッチ、27、28……インクリメント回路、33……SADラ
ッチ、34……一致回路、35……RAM、36……アンプ、37
……スピーカ。
Claims (1)
- 【請求項１】楽音波形データを波形合成のアルゴリズム
に従って計算処理を行い作成する処理手段と、 この処理手段にて作成された楽音波形データを記憶する
記憶手段と、 この記憶手段から上記楽音波形データを所定のタイミン
グで繰り返し読み出す読出手段と、 この読出手段が上記記憶手段から上記波形データを繰り
返し読み出している際に、上記記憶手段に記憶されてい
る上記波形データの少なくとも一部が記憶されている上
記記憶手段のアドレスを上記所定のタイミング以外のタ
イミングで指定するアドレス指定手段と、 このアドレス指定手段にて指定された上記記憶手段のア
ドレスに記憶されている楽音波形データを変更する変更
手段と、 この読出手段にて読み出された上記楽音波形データに従
って楽音の発生を指示する楽音発生指示手段と、 を具備し、上記記憶手段に記憶された楽音波形データを
読み出し中に書き替えていくことにより、時間とともに
音色の変化する楽音の発生を指示するようにしたことを
特徴とする楽音発生指示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261496A JPH0740193B2 (ja) | 1985-11-22 | 1985-11-22 | 楽音発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261496A JPH0740193B2 (ja) | 1985-11-22 | 1985-11-22 | 楽音発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62121495A JPS62121495A (ja) | 1987-06-02 |
| JPH0740193B2 true JPH0740193B2 (ja) | 1995-05-01 |
Family
ID=17362716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261496A Expired - Lifetime JPH0740193B2 (ja) | 1985-11-22 | 1985-11-22 | 楽音発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740193B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515152A (en) * | 1978-07-19 | 1980-02-02 | Kawai Musical Instr Mfg Co | Electronic musical instrument |
| JPS56126898A (en) * | 1980-03-12 | 1981-10-05 | Sony Corp | Voice pitch converter |
| JPS60121498A (ja) * | 1984-11-10 | 1985-06-28 | ヤマハ株式会社 | 楽音波形発生装置 |
-
1985
- 1985-11-22 JP JP60261496A patent/JPH0740193B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515152A (en) * | 1978-07-19 | 1980-02-02 | Kawai Musical Instr Mfg Co | Electronic musical instrument |
| JPS56126898A (en) * | 1980-03-12 | 1981-10-05 | Sony Corp | Voice pitch converter |
| JPS60121498A (ja) * | 1984-11-10 | 1985-06-28 | ヤマハ株式会社 | 楽音波形発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62121495A (ja) | 1987-06-02 |
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