JPH0468638B2

JPH0468638B2 -

Info

Publication number: JPH0468638B2
Application number: JP60246336A
Authority: JP
Inventors: Takashi Matsuda
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-11-05
Filing date: 1985-11-05
Publication date: 1992-11-02
Also published as: JPS62106498A

Description

【発明の詳細な説明】［発明の技術分野］この発明は電子楽器に関する。

［発明の技術背景］従来の電子楽器は、内部メモリに１つの楽音波
形情報を記憶しておいて、鍵操作するとその音高
に応じた速度で上記楽音波形情報が読出され、そ
の楽音が作成放音されることが一般である。そし
てそのメモリは単に１つの楽音波形情報を記憶す
るためだけに用いられている。

また従来では、演奏した曲を記憶させる等の機
能を実現するには別個にメモリが必要であり、コ
ストアツプにつながつた。

［発明の目的］この発明は上述した事情に鑑みてなされたもの
で、その目的とするところは、メモリから楽音波
形情報が読出されて発音中であつても上記メモリ
への楽音情報の書込みが簡単に行えるようにした
電子楽器を提供しようとするものである。

［発明の要点］この発明は上述した目的を達成するために、リ
ード／ライト記憶手段から楽音波形が読み出され
ている際に、読み出しのタイミング以外のタイミ
ングで、上記リード／ライト記憶手段の上記楽音
波形が記憶されているエリア以外の所定エリアに
楽曲を表現する楽音情報を順次入力するようにし
たを要点とする。

［実施例］以下、図面を参照して一実施例を説明する。

まず第１図により具体的な回路構成を説明す
る。

図中１１は、キーボードであり、音階キー及び
各種制御キー（音色選択キー等）から構成され
る。そしてこのキーボード１１の各キーの出力は
CPU１２（中央処理装置）に入力する。

IF１３はCPU１２と他の回路とのデータのや
りとりを円滑に行なうための回路、インターフエ
イス回路であり、CPU１２から各種ラツチへ、
逆に各種ラツチからCPU１２へのようなデータ
伝送方向の制御等を行なう。オペレーシヨンデコ
ーダ１４はCPU１２からの指令を解読し各種ラ
ツチクロツクCK（ONFラツチ１５）、CK（WFラ
ツチ１６）、CK（RFラツチ１７）、CK（RTADラ
ツチ１８）、CK（STADラツチ１９）、CK
（ENDADラツチ２０）、CK（RWADラツチ２
１）、CK（WDATAラツチ２２）、CK（fSETラツ
チ２３）やゲート制御信号（RRAM）を出力す
る。CPU１２はデータバスDBに各種ラツチ
（RTADラツチ１８、STADラツチ１９、ONFラ
ツチ１５等データバスDBが入力となつているも
の）にセツトしたいデータを乗せた状態で、オペ
レーシヨンデコーダ１４に指令を送り、対応する
ラツチクロツクを出力させる。これによりデータ
バスDBが入力となつている任意のラツチに任意
のデータがセツトできる。また、信号RRAMを
出力させてゲートＧ８を開成させることにより、
RDATAラツチ２４のデータをCPU１２は読み
とることができる。

ゲートＧ１〜Ｇ９は、３ステイトバツフアーで
ある。コントロール入力Ｃが「１」の時、入力を
そのまま出力し、「０」の時出力オフする（ハイ
インピーダンス）。

クロツクジエネレータ２５はクロツク発生回路
であり、φ₁，φ₂の２つの交互パルスを出力する。
オペレーシヨンデコーダ１４から出力されるCK
はすべてφ₂周期である。

上記RAM３５は楽音波形データを記憶する。
例として、8bitのデータが８個から構成される楽
音波形データを第２図に示す。第３図はその楽音
波形データを時間ｔごとに読み出した出力アナロ
グ波形である。ｔは音程を決定する時間である。
例えばｔを２倍にすると１オクターブ低い音、1/
２にすると１オクターブ高い音になる。

この音程を決定する時間ｔを調節する回路が、
fSETラツチ２３、fCNTラツチ２６、インクリ
メント回路２７等音階クロツクの作成回路であ
る。ONFラツチ１５は発音する時「１」、発音し
ない時「０」にセツトするラツチである。音が鳴
つていない時、ONFラツチ１５の出力は「０」
である。そしてその出力はインバータ１２及びオ
アゲートＲ１を介しゲートＧ２に制御信号として
入力するほか、更にインバータＩ１を介しゲート
Ｇ１に制御信号として入力する。またラツチ
ONFラツチ１５の出力はアンドゲートＡ２にア
ンドゲートＡ１の出力と共に入力する。そしてア
ンドゲートＡ２の出力はインバータＩ３を介しア
ンドゲートＡ３，Ａ４に入力するほか、直接アン
ドゲートＡ７にクロツクφ₁と共に入力する。ま
たアンドゲートＡ２の出力は直接ゲートＧ７、の
制御端子Ｃ、アンドゲートＡ５に入力すると共に
インクリメント回路２８に＋１信号として印加さ
れ、更にインバータＩ５を介してゲートＧ６の制
御端子Ｃに入力する。

この状態でキーボード１１のある音階キーが押
されたとすると、CPU１２はfSETラツチ２３に
その音階に対応したデータをセツトする。この場
合ONFラツチ１５の出力が「０」となり、した
がつてインバータＩ２出力「１」、したがつてオ
アゲートＲ１出力「１」なのでゲートＧ２はオ
ン、ゲートＧ１はオフとなり、fCNTラツチ２６
には、fSETラツチ２３のデータがロードされる。

例えば、fSETラツチ２３のデータが80（Ｈ）
（Ｈは16進コードであることを示す）だとすると、
fCNTラツチ２６出力も80（Ｈ）となりアンドゲ
ートＡ１出力は「０」となる。ここで、ONFラ
ツチ１５を「１」にセツトすると、オアゲートＲ
１出力が「０」となりゲートＧ２がオフ、ゲート
Ｇ１がオンとなる。インクリメント回路２７，２
８は＋１入力が１の時、入力データに対し＋１を
行つて出力する回路である。インクリメント回路
２７では、＋１入力は常に１にしてあるのでいつ
も＋１される。ONFラツチ１５が１となつた次
のφ₁で81（Ｈ）がfCNTラツチ２６に読み込まれ、
次のφ₂で出力される。次のφ₁では82（Ｈ）が読み
込まれ、次のφ₂で出力される。以後これを繰り
返し、FF（Ｈ）が出力されるまで続く。FF（Ｈ）
が出力されるとアンドゲートＡ１出力は「１」と
なり再び80（Ｈ）がfCNTラツチ２６にロードさ
れる。この動作を繰り返すことによりアンドゲー
トＡ１出力は80（Ｈ）〜FF（Ｈ）の時間は一発の
「１」信号を出すタイマー出力となる。

上記fCNTラツチ２６、アンドゲートＡ３，Ａ
４各出力が夫々入力する2FF(1)ラツチ２９、2FF
(2)ラツチ３０のようにCK１，CK２の２つのクロ
ツク端子を持つものは２相フリツプフロツプであ
り、CK１で読み込みCK２で出力する。なお、
2FF(1)ラツチ２９、2FF(2)ラツチ３０各出力が
WFラツチ１６またはRFラツチ１７の各リセツ
ト入力端子Ｒに入力する。

Ｄ／Ａ変換器３１の出力のアナログ波形は、
ONFラツチ１５が「０」の時は、インバータＩ
２出力が「１」、SOUTラツチ３２のＲ入力が
「１」となり、SOUTラツチ３２出力が「０……
０」となつて（SOUTラツチ３２、WFラツチ１
６、RFラツチ１７等のＲはリセツト入力を示
す）、Ｄ／Ａ変換器３１のMSB入力はインバータ
Ｉ６を通るのでこの場合のＤ／Ａ変換器３１の出
力は最大出力の半分の電位となる。なおアンドゲ
ートＡ４の出力はクロツクφ₁と共にアンドゲー
トＡ６に入力し、またアンドゲートＡ６，Ａ７の
各出力はまたRDATAラツチ２４、SOUTラツチ
３２の各クロツクとなる。またこのSOUTラツ
チ３２のリセツト信号はインバータＩ２の出力で
ある。

また波形を読み出す最初のアドレス（スタート
アドレス）とそれ以後のアドレスを読まない最後
尾アドレス（エンドアドレス）と最後尾アドレス
の次に前にもどつて読み始める戻り先アドレス
（リターンアドレス）はそれぞれ順に、STADラ
ツチ１９、ENDADラツチ２０、RTADラツチ
１８にセツトされる。スタートアドレスデータか
ら順にアドレスを＋１してエンドアドレスまで読
むと、リターンアドレスにもどり再びアドレス順
にエンドアドレスまで行く。以後これをONFラ
ツチ１５が「０」になるまでくり返す。

ONFラツチ１５が「０」の時、インバータＩ
２出力が「１」となり、インバータＩ２の出力と
アンドゲートＡ５の出力がインバータＩ４を介し
入力され、ノアゲートNR１出力及びノアゲート
NR２出力が「０」となるのでゲートＧ４オン、
ゲートＧ３，Ｇ５オフである。この間に２相フリ
ツプフロツプよりなるSADラツチ３３には、
STADラツチ１９からのスタートアドレスデー
タがゲートＧ４を介しロードされる。この時
fCNTラツチ２６には前述したようにfSETラツ
チ２３からのデータがロードされている。

一致回路３４はENDADラツチ２０からのエン
ドアドレスデータとSADラツチ３３からのスタ
ートアドレスデータ又はリターンアドレスデータ
とが一致した時に「１」を出力する回路であり、
今はSADラツチ３３のスタートアドレスデータ
とエンドアドレスデータが一致しないので出力は
「０」である。なお、一致回路３４の出力はアン
ドゲートＡ５に入力する。

ここで、ONFラツチ１５の出力を「１」にす
ると、インバータＩ２出力が「０」によりゲート
Ｇ４がオフとなり、一致回路３４の出力が「０」、
アンドゲートＡ５の出力が「０」となつて、ゲー
トＧ５がオンされるとともに、インバータＩ４の
出力が「１」となつてゲートＧ３がオフされる。
これによりSADラツチ３３の出力はインクリメ
ント回路２８を通つて戻つてくることになる。

ONFラツチ１５が「１」になつた直後は、
fCNTラツチ２６のデータはインクリメントを始
めたばかりであり、アンドゲートＡ１出力は
「０」であり、アンドゲートＡ２出力も「０」と
なつて、インクリメント回路２８の＋１入力端子
には「０」信号が与えられるのでSADラツチ３
３のデータはインクリメントされない。また
SOUTラツチ３２のＲ入力は、ONFラツチ１５
の出力が「１」となると同時に「０」となつては
いるが、アンドゲートＡ２出力が「０」のためア
ンドゲートＡ７出力が「０」でSOUTラツチ３
２のCK端子に「１」信号が与えられないので
Ｄ／Ａ変換器３１の出力は最大出力の半分の電位
のままである。なお、このＤ／Ａ変換器３１には
アンプ３６、スピーカ３７が直列接続されてい
る。

上記fCNTラツチ２６のデータが「11……１」
になると、アンドゲートＡ１出力が「１」とな
り、アンドゲートＡ２出力が「１」となつて、イ
ンクリメント回路２８の＋１入力端子に「１」信
号が与えられる。同時にゲートＧ７がオンとなり
SADラツチ３３のデータがRAM３５のアドレス
入力端子ADに送られる。また、アンドゲートＡ
２の出力が「１」であることにより、インバータ
Ｉ３の出力が「０」となり、アンドゲートＡ３の
出力が「０」となつて、RAM３５の端子入
力が「０」となる。よつてRAM３５のSTADア
ドレスデータ（すなわちこの時はスタートアドレ
スデータ）がRAM３５のＩ／Ｏ端子から出力さ
れる。上記端子は「０」の時にデータをＩ／
Ｏから出力させるコントロール信号が入力され
る。ここで、アンドゲートＡ２出力が「１」とな
ることによりアンドゲートＡ７出力にクロツクパ
ルス信号φ₁が１つ表われRAM３５のデータを
SOUTラツチ３２に読み込ませる。これがＤ／
Ａ変換器３１によりアナログ信号に変換されアン
プ３６を介してスピーカ３７を通して出力され
る。

一方、インクリメント回路２８を通つて＋１さ
れたデータはクロツクパルス信号φ₁の印加時に
SADラツチ３３に読み込まれる。以後、fCNTラ
ツチ２６のデータが「11……１」になるたびに
（すなわち時間ｔ経過ごとに）SADラツチ３３の
データがゲートＧ７を通してRAM３５のアドレ
ス入力端子ADに入力され、端子に「０」信
号が与えられることによりRAM３５のそのアド
レスのデータがＩ／Ｏに出力され、SOUTラツ
チ３２のCK端子にパルスが入ることで、そのデ
ータがSOUTラツチ３２にラツチされ、Ｄ／Ａ
変換器３１、アンプ３６、スピーカ３７を通じ出
力される。なお、データのMSB（最上位ビツト）
には、インバータＩ７を介しSOUTラツチ３２
にラツチされる。そして、この一連の動作の度に
SADラツチ３３からのデータは＋１されていき、
やがてSADラツチ３３のデータがエンドアドレ
スデータと等しくなる。その状態で前述の一連の
動作が行なわれると、一致回路３４の出力は
「１」、アンドゲートＡ２出力は「１」となるた
め、アンドゲートＡ５出力は「１」で、ノアゲー
トNR２出力は「０」となつてゲートＧ５がオフ
され、インバータＩ４出力が「０」、ノアゲート
NR１出力が「１」となりゲートＧ３がオンされ
る。これにより、次にエンドアドレスデータが
SOUTラツチ３２にラツチされる時にはリター
ンアドレスデータがSADラツチ３３に読み込ま
れRAM３５のアドレスの戻りが実現される。以
後はONFラツチ１５に「０」がセツトされるま
でリターンアドレスとエンドアドレスの間のアド
レスデータをくり返し出力する。

次にCPU１２がRAM３５にデータを書き込む
動作について第４図のタイムチヤートを参照して
説明する。

まず、RWADラツチ２１に書き込むアドレス、
WDATAラツチ２２に書き込むデータをセツト
する。その後WFラツチ１６に「１」をセツトす
ると、CPU１２がRAM３５のデータを読み込む
と同様に、ONFラツチ１５が「０」の時はセツ
ト直後のサイクルで、またONFラツチ１５が
「１」の時は、波形データ読み込みサイクル以外
のサイクルでアンドゲートＡ３の出力が「１」と
なる。この時ゲートＧ７がオンしRAM３５の
OE端子入力が「１」となることでWDATAラツ
チ２２のデータがＩ／Ｏに入力され、ナンドゲー
トNA１によりφ₁周期のowレベルアクテイブ
パルスがRAM３５の端子に入力される。ま
た、この時にはゲートＧ７がオフ、ゲートＧ６が
オンとなつているので、RWADラツチ２１のア
ドレスのデータが書き込まれることになる。この
RAM３５へのCPU１２の書き込みサイクルは
2FF(1)ラツチ２９により１サイクルだけになる。

次にCPU１２がRAM３５のデータを読み取る
ための回路について第５図のタイムチヤートを参
照して説明する。

まずONFラツチ１５が「０」すなわち発音し
ていない場合を述べる。

RFラツチ１７に「１」WFラツチ１６に「０」
をセツトすると、ONFラツチ１５出力が「０」
だからオアゲートＲ１の出力が「１」となつてゲ
ートＧ２のオンにより、fCNTラツチ２６には
fSETラツチ２３の音階データが入つているので、
アンドゲートＡ１出力は「０」、アンドゲートＡ
２出力も「０」となり、インバータＩ３の出力が
「１」となり、アンドゲートＡ４出力が「１」な
のでアンドゲートＡ６よりクロツクパルス信号
φ₁が出力され、レジスタRDATA２４にデータ
がとりこまれる。この時アンドゲートＡ２は
「０」なのでゲートＧ７がオフ、ゲートＧ６がオ
ンとなりRAM３５のアドレス入力端子ADには
RWAD２１からのデータが与えられ、またWF
ラツチ１６の「０」出力によりアンドゲートＡ３
の出力が「０」となり、入力が「０」なつて、
RWADラツチ２１のアドレスデータが出力され
ている。そこでRWADラツチ２１にあらかじめ
RAM３５の読みたいアドレスをセツトしておき
WFラツチ１６に「０」、RFラツチ１７に「１」
をセツトするとRAM３５のデータをRDATAラ
ツチ２４に読み込ませることができる。その後
CPU１２はオペレーシヨンデコーダ１４に「１」
の信号RRAMを出力させ、ゲートＧ８をオンす
ることで、RDATAラツチ２４のデータをデータ
バスDBを通して読み込む。RFラツチ１７にセツ
トされた「１」はRDATAラツチ２４への読み込
みクロツクと同じクロツクパルス信号φ₁で2FF(2)
ラツチ３０に読み込まれ次のクロツクパルス信号
φ₂で出力されることによりリセツトされ、
RDATAラツチ２４への読み込みクロツクが２発
以上出るのを防ぐ。

一方、ONFラツチ１５が「１」すなわち発音
中の場合は上記動作をSOUTラツチ３２が波形
のデータを読み込むサイクル（この場合クロツク
パルス信号φ₂から次のφ₂までをサイクルと呼ぶ
ことにする）以外のサイクルで行なうことにす
る。すなわちアンドゲートＡ１が「１」となるの
は波形データ読み込みサイクルの時だけであり、
それ以外は「０」なので、アンドゲートＡ１出力
が「０」となることで上述の動作が行なわれる。

次に上記のようにして、RAMの０〜７番地ま
でに第２図に示した楽音波形データが既に書き込
まれており、而して８番地以降の空エリアに、第
６図の楽譜に示す楽音情報を演奏しながら書き込
み、次いでそれを再生するときの動作を第７図の
タイムチヤートを参照して説明する。

なお、８〜16番地に書き込まれる第６図の楽譜
の楽音情報は、第８図に示す通りである。

波形データは第３図のものがRAM３５に入つ
ているものとし、STADラツチ１９及びRTAD
ラツチ１８に「０」、ENDADラツチ２０に「７」
をセツトする。これにより発音波形は第３図イか
らロをくり返す波形となる。第７図の第１音目の
音高Ｇ４を弾く前にはキーボード１１のどのキー
も押されていない。CPU１２はONFラツチ１５
を「０」にしてキーを待ち、音高Ｇ４が押される
とCPU１２は音高Ｇ４に対応する音高データを
fSETラツチ２３にセツトしONFラツチ１５を
「１」にする。これにより音高Ｇ４の音が鳴りは
じめる。CPU１２はONFラツチ１５を「１」に
した後RWADラツチ２１に「８」をセツトし、
WDATAラツチ２４に音高Ｇ４を表わすキーオ
ンコードをセツトする。WFラツチ１６を「１」
にすると、SOUTラツチ３２にRWM３５の波形
を読み込まない最初のサイクルでWDATAラツ
チ２２のデータがRAM３５の８番地に書きこま
れる。やがて４分音符の時間後音高Ｇ４のキーが
離鍵されるとCPU１２はONFラツチ１５を「０」
にすることで音高Ｇ４の発音を停止させ、
RWADラツチ２１に「９」、WDATAラツチ２
２に４分音符を表わす音長コードをセツトしWF
ラツチ１６を「１」にする。４分音符コードは
RAM３５の９番地に書き込まれる。この書き込
みが終了したころにCPU１２はRWADラツチ２
１に「10」、WDATAラツチ２２に音高Ｇ４のキ
ーオフコードをセツトし、WFラツチ１６を
「１」にする。実際には、RAM３５のアクセス
時間はCPU１２の処理時間に比べ充分高速なの
でRAM３５の９番地への書き込み終了を持つの
は１回NOP（ノーオペレーシヨン）する程度でよ
い。以後第２音、第３音の音高Ｅ４，Ｃ５の場合
にも同様の処理が行われ、演奏を終えた時の
RAM３５内のデータは第８図のようになつてい
る。

次に記憶した曲を再生する動きを説明する。

再生を始める前はONFラツチ１５は「０」で
ある。CPU１２は再生開始する時にRWADラツ
チ２１に「８」をセツトし、RFラツチ１７に
「１」、WFラツチ１６に「０」をセツトすること
によりRDATラツチ２４にRAM３５の８番地の
データ（すなわち音高Ｇ４のキーオフコード）が
読み込まれるのを待つて（これもNOP1回で充
分）、信号RRAMを出力させRDATAラツチ２４
のデータをCPU１２にとりこむ。CPU１２はこ
のデータが音高Ｇ４キーオンコードであることを
解読し、fSETラツチ２３に音高Ｇ４の音高デー
タをセツトしONFラツチ１５を「１」とする。
次にCPU１２はRWADラツチ２１に「９」をセ
ツトし、RFラツチ１７を「１」にする。SOUT
ラツチ３２の読み込みサイクルではない最初のサ
イクルでRDATAラツチ２４にRAM３５の９番
地のデータ（４分音符コード）が読まれる。
CPU１２の読み込み終了を待つて（NOP1回）信
号RRAMを出力させ、RDATAラツチ２２のデ
ータをCPU１２にとり込む。CPU１２はこのデ
ータを解読し、４分音符の時間経過を待つ。４分
音符分の時間がたつとRWADラツチ２１に「10」
をセツトしRFラツチ１７に「１」をセツト後、
１回NOPして信号RRAMを出力させる。これに
より、RAM３５の10番地の音高Ｇ４キーオフコ
ードがCPU１２に読み込まれる。CPU１２はこ
れを解読し、ONFラツチ１５を「０」にし音高
Ｇ４の発音を止める。

以後同様にして記憶した演奏を再現する。

以上のように楽音の波形を読み出して放音して
いる間にもこの放音楽音には何の影響も与えず
に、同一のRAM３５の空エリアを他の用途に使
うことができる。

本実施例では、簡単のため波形にエンベロープ
を乗算する回路を省略した。エンベロープ乗算を
実現するにはデータバスDBからのデータを取り
込むエンベロープラツチを設け、そのデータ取り
込み用のクロツクをオペレーシヨンデコーダ１４
に出力させ、エンベロープラツチの出力と
SOUTラツチ３２の出力を乗算器に入力してこ
の乗算出力をＤ／Ａ変換器３１に入力すればよ
い。また本実施例では簡単のためモノフオニツク
回路としたが、ポリフオニツクにするには、時分
割回路等を用いればよい。

［発明の効果］この発明は以上詳細に説明したように、リー
ド／ライト記憶手段から楽音波形が読み出されて
いる際に、読み出しのタイミング以外のタイミン
グで、上記リード／ライト記憶手段から上記楽音
波形が記憶されているエリア以外の所定エリアに
楽曲を表現する楽音情報を入力するようにしたこ
とにより、ひとつのリード／ライト記憶手段を使
用して、楽音波形の生成も、楽曲の記録も行える
ことになり、夫々別々の記憶手段を設け、別立に
リード／ライト制御、アドレス制御等を行なう場
合に比べて、構成の簡単さをもたらす効果があ
る。

【図面の簡単な説明】

第１図は本発明の具体的な回路図、第２図は
RAM３５に書込む楽音波形データの一例を示す
図、第３図は第２図のデータの楽音波形を示す
図、第４図はRAM３５に波形データを書込むと
きのタイムチヤートの図、第５図はRAM３５か
ら波形データを読み出すときのタイムチヤートの
図、第６図は演奏例を示す楽譜の図、第７図は
RAM３５内の空エリアに楽音情報を書込む動作
を示すタイムチヤートの図、第８図は上記第６図
の楽譜のRAM３５内における記憶状態を示す図
である。１１……キーボード、１２……CPU、１４…
…オペレーシヨンデコーダ、１８……RTADラ
ツチ、１９……STADラツチ、２０……ENDAD
ラツチ、２１……RWADラツチ、２２……
WDATAラツチ、２３……fSETラツチ、２４…
…RDATAラツチ、２６……fCNTラツチ、２
７，２８……インクリメント回路、３１……Ｄ／
Ａ変換器、３３……SADラツチ、３４……一致
回路、３５……RAM、３６……アンプ、３７…
…スピーカ。

Claims

【特許請求の範囲】１リード／ライト可能なリード／ライト記憶手
段と、このリード／ライト記憶手段に対しデジタルデ
ータを書込むあるいはデジタルデータを読出す書
込／読出手段と、上記リード／ライト記憶手段に対し、上記書
込／読出手段を制御して楽音波形を上記デジタル
データとして与えて記憶させる楽音波形供給手段
と、上記リード／ライト記憶手段から、上記書込／
読出手段を制御して楽音波形を上記デジタルデー
タとして読み出して対応する楽音を発生するよう
制御する楽音発生制御手段と、上記楽音発生制御手段によつて上記リード／ラ
イト記憶手段から上記楽音波形が読み出されてい
る際に、この読み出しのタイミング以外のタイミ
ングで、上記リード／ライト記憶手段の上記楽音
波形が記憶されているエリア以外の所定エリアに
楽曲を表現する音楽情報を上記書込／読出手段を
制御することにより順次入力する演奏情報入力制
御手段と、を具備することを特徴とする電子楽器。２上記演奏情報入力制御手段は、演奏操作子を
含み、この演奏操作子の操作に従つて、上記楽音
情報を上記リード／ライト記憶手段の上記所定エ
リアに入力するようにしたことを特徴とする特許
請求の範囲第１項記載の電子楽器。３上記演奏操作子の操作に従つて、上記楽音発
生制御手段は、対応する音高の楽音波形を上記リ
ード／ライト記憶手段から上記デジタルデータと
して読み出すよう制御するとともに、この演奏操
作子の操作が上記演奏情報入力制御手段によつて
上記楽音情報として上記リード／ライト記憶手段
に記憶されるようにしたことを特徴とする特許請
求の範囲第２項記載の電子楽器。