JP2555882B2 - 信号処理装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、信号処理装置に関する。より詳細には、特
に、定期的に入力されるデータを処理しその処理の合間
に処理内容を変化させることが可能な信号処理装置に関
する。

従来の技術 信号処理装置のうち、特にデジタル信号処理装置DSP
（Digital Signal Processor）は、定期的に入力される
データを処理し、その処理の合間に処理内容を変化させ
る機能を要求される。

例えば、アナログの音声信号をデジタル信号に変換し
て、さらにデジタル的に処理する場合、通常は、まず所
定の標本化周波数（fs）によりアナログ信号が量子化さ
れ、デジタル信号に変換される。こうして変換されたデ
ジタル信号は、アナログ信号と異なり、時系列的には離
散的な値を持つ。つまり、デジタル信号は、標本化周波
数の周期でしか発生しない。このデジタル信号をDSPで
処理する場合、標本化周波数の周期にデジタル信号を入
力し、次の周期が来る前に処理を完了すればよい。

この様なデジタル信号処理においては、処理を中断さ
せることなく処理内容を変更を要求されることがよくあ
る。例えば、音響器材等に用いられるDSPは、しばしば
音声信号にフィルタ処理を加えるのに用いられる。この
場合、フィルタの特性を変化させることで音質の調整を
行う。フィルタの特性の変化は、処理内容、具体的に
は、フィルタ演算の係数を変化させることで実現してい
る。上記のようにフィルタの特性を変化させる場合、変
化の度に処理が中断し、音声が途切れないように行わな
ければならない。

従来のDSPでは、上述のような処理内容の変更を実現
するに、異なる処理内容のプログラムを記憶したROMを
複数具備し、標本化周波数の周期に同期して瞬時に切り
換えていた。また、プログラムを格納するRAMを２組具
備し、まず、一方のRAMにプログラムを書き込んでそれ
を実行させ、その間に他方のRAMに異なるプログラムを
書き込み、やはり標本化周波数の周期に同期して瞬時に
切り換えることが行われていた。

発明が解決しようとする課題 上記従来のDSPの内、異なるプログラムを記憶した複
数のROMを具備し、切り換える方式のものでは、ROMの容
量によって可能な処理の種類が決まってしまうという欠
点がある。

またプログラムを格納するRAMを２組具備し、それぞ
れにプログラムを書き込み、切り換えて使用するもので
は、処理内容は任意にRAMへ書き込めるため可能な処理
の種類に制限はない。しかしながら、LSI化する場合、
一般にROMの10倍以上の面積を占めるRAMを２組も具備す
ると、チップ面積の増大を招き、コストが増大するとい
う欠点がある。

そこで本発明の目的は、上記従来技術の問題点を解決
した、実行可能な処理の種類に制限のない、小さいチッ
プ面積で低コストの信号処理装置を提供することにあ
る。

課題を解決するための手段 本発明に従うと、入力された信号を、読み出し書き込
み可能なメモリに格納されている命令に従い処理して出
力する信号処理装置において、命令サイクルを決定すパ
ルスを出力するタイミング発生器と、外部からリセット
信号を入力するリセット入力手段と、前記タイミング発
生器の出力するパルスごとに前記メモリの読み出し書き
込みを行うアドレスを指定するアドレス指定手段と、前
記メモリに接続された特定の命令が前記メモリから読み
出されると信号を発するデコーダと、該デコーダの出力
でセットされ、前記リセット信号でリセットされるRS型
フリップフロップと、外部から入力されたアドレス情報
を保持する第１の記憶手段と、外部から入力された命令
情報を保持し、前記メモリへ出力する第２の記憶手段
と、前記第１および第２の記憶手段に外部から情報が書
き込まれたことを検知する検知手段と、前記RS型フリッ
プフロップの出力と前記通知手段の出力とを入力して、
前記メモリに対して書き込み信号を発生する論理積手段
とを具備し、前記アドレス指定手段は前記論理積手段の
出力により、前記第１の記憶手段に保持されているアド
レスを指定することを特徴とする信号処理装置が提供さ
れる。

作用 本発明の信号処理装置は、特定の命令が実行された場
合にのみ、メモリ中のプログラムを書き換える。従っ
て、一連の処理が終了したときに、この命令を実行させ
ることにより、出力を中断させることなくプログラムの
書き換えが可能となる。また、本発明の信号処理装置
は、メモリを１組しか必要としないため、チップ面積が
小さく、コストも低減できる。

以下、本発明を実施例により、さらに詳しく説明する
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲をなんら制限するものではない。

実施例１ 第１図に、本発明の信号処理装置の一実施例のブロッ
クダイアグラムを示す。第１図の信号処理装置は、演算
装置13がRAM1に保持されている命令コードに従い、デー
タ入力端子15から入力されたデータを処理し、その結果
をデータ出力端子16から出力するものである。シフトレ
ジスタ５は（ｎ＋ｍ）ビット構成で、RAM1に保持されて
いる命令コードを書き換える場合にシリアルデータ端子
10からデータが入力される。シフトレジスタ５の上位ｎ
ビットの並列出力は、アドレスバス11へ接続され、下位
ｍビットの並列出力は、ｍビット巾の命令バス12へ接続
されている。

カウンタ４は、リード／ライトするRAM1のアドレスを
指定し、カウンダ４のロードデータ入力には、アドレス
バス11が接続され、出力14はRAM1のアドレス選択入力に
接続され、データロード入力（LD）にはANDゲート７の
出力が接続されている。また、カウンタ４のトグルイネ
ーブル入力（TE:負論理）、シフトレジスタ５の出力ゲ
ート入力ＧおよびANDゲート７の片方の入力には、Ｒ−
Ｓフリップフロップ（以下、RSF/Fと記す）３の出力が
接続されている。さらにRSF/F3、カウンタ４およびクロ
ックカウンタ６それぞれのリセット入力には、リセット
端子８が接続され、外部から入力されるリセット信号に
よりリセットされる。タイミング発生器50のタイミング
信号出力は、カウンタ４のクロック入力（CK）と演算装
置13のタイミング入力に接続される。

カウンタ４は、RSF/F3の出力およびリセット端子８が
低レベルの時、タイミング発生器50が出力する１命令サ
イクル毎のパルスに同期してその内容を更新する。RSF/
F3の出力およびクロックカウンタ６のキャリー信号18が
高レベルの時には、カウンタ４は、アドレスバス11の内
容を内部に設定する。

RAM1のデータ入出力は、命令バス12に接続されてい
る。また、RAM1の書き込みおよび読み出し指定入力（
/W）には、ANDゲート７の出力が接続され、ANDゲート７
の出力が低レベルの時は、カウンタ４の出力14によって
指定されたアドレスの内容を命令バス12に出力し、AND
ゲート７の出力が高レベルの時は、カウンタ４で指定さ
れたアドレスに命令バス12上のデータを書き込む。

シフトクロック端子９は、クロックカウンタ６のクロ
ック入力（CK）にも接続され、クロックカウンタ６は、
シフトクロック端子９から入力されたクロックパルスの
数をカウントし、その値がｎ＋ｍになるとキャリー出力
18を高レベルにする。キャリー出力18はANDゲート７の
入力に出力される。

HALT命令デコーダ２の入力は、命令バス12に接続され
ており、命令バス12上の内容をデコードし、HALT命令の
コードであれば、HALT命令デコーダ出力19を高レベルに
する。RSF/F3のセット入力には、HALT命令デコーダ出力
19が接続され、HALT命令デコーダ出力19が高レベルにな
るとセット（“1"）される。

RSF/F3の出力は、演算装置13の機能停止入力にも接続
され、演算装置13は、RSF/F3の出力が低レベルの時は、
命令バス12上の命令コードを解釈し、タイミング発生器
50から出力されるパルスに同期してデータ入力端子15か
ら入力されデータに対し所定の演算処理を行い、結果を
データ出力端子16に出力する。また、RSF/F3の出力が高
レベルの場合は、命令コードの解釈および演算処理を中
止する。クリア端子51に高レベルが加えられると、演算
装置13の内部状態は初期化される。

上記本発明の信号処理装置において、RAM1の任意の番
地に保持されている命令コードの書き換えは、以下のよ
うに行われる。シフトクロック端子９に（ｎ＋ｍ）個の
クンロックパルスを印加し、それに同期して、シフトレ
ジスタ５の上位ｎビットに書き換えるRAM1のアドレス
を、下位ｍビットに上位ｎビットで指定したアドレスに
新たに書き込む命令コードを、シリアルデータ端子10か
ら直列に入力する。

予めリセット端子８に高レベルが加えられた後に、ク
ロック端子９に（ｎ＋ｍ）個のクロックパルスが加えら
れると、クロックカウンタ６のキャリー出力18は高レベ
ルになる。しかし、この時に、RSF/F3の出力が低レベル
である場合、即ち、リセット端子８を一旦高レベルにし
た後、一度もHALT命令が実行されていない場合は、RAM1
に対して書き込み動作は行われない。この状態でHALT命
令がRAM1から読み出されると、HALT命令デコーダ出力19
が高レベルとなり、RSF/F3をセットし、ANDゲート７の
両方の入力は高レベルとなる。よって、カウンタ４に
は、シフトレジスタ５の上位ｎビットが設定され、それ
がRAM1へのアドレスとして指定される。同時に、RAM1に
対しては、書き込み動作がANDゲート７の出力によって
指定され、シフトレジスタ５の下位ｍビットの内容が、
カウンタ４で指定されたRAM1のアドレスへ書き込まれ
る。

以上のように、本発明の信号処理装置において、RAM1
に命令コードを書き込むには、シフトレジスタ５にアド
レスと命令コードを設定し、HALT命令を実行する必要が
ある。

次に、上記本発明の信号処理装置を、ディジタル信号
処理に応用した場合の具体的動作を、第２図を参照し
て、説明する。

第２図に、第１図の信号処理装置を用いたディジタル
信号処理装置を示す。第２図に示したディジタル信号処
理装置において、入力されたアナログ信号105は、標本
化周波数発生器（以下fs発生器と記す）102の発するfs
信号104でサンプリングされ、A/Dコンバータ100でディ
ジタル信号に変換される。A/Dコンバータ100が出力する
ディジタル信号は、第１図の信号処理装置（以下DSPと
記す）17で処理され、D/Aコンバータ101へ出力される。
DSP17で行う処理は、マイクロコンピュータ103で決定さ
れる。

DSP17のリセット端子８には、fs発生器102の出力が入
力され、DSP17は、第７図に示すように、fs信号104の周
期毎にリセットされ、RAM1の“0"番地に保持されている
命令から順に実行する。従って、fs信号104の周期毎
に、RSF/F3、カウンタ４、クロックカウンタ６が必ずリ
セットされる。

いま、DSP17のRAM1が、第３図に示すよう、０番地か
ら99番地にHALT以外の命令を、100番地にはHALT命令を
格納しているとする。DSTP17は、fs信号104が出力され
ると０番地から命令を実行し、100番地で命令実行を停
止するという動作をfs信号の周期で繰り返す。なお、こ
こでは、０番地から100番地までの命令の実行に要する
時間はfs信号104の周期よりも短いと仮定している。

マイクロコンピュータ103で、DSP17のRAM1内の例えば
50番地の命令を書き換える場合、マイクロコンピュータ
103により、DSP17のシリアルデータ端子10に、上位ｎビ
ットが“50"で下位ｍビットが書き換える命令コードで
ある信号を、シフトクロック端子９に入力するクロック
・パルスに同期して入力する。この入力動作はfs信号10
4と同期している必要はない。もし、入力が完了した時
点でまだHALT命令を実行していないのなら、HALT命令が
実行され次第指定した命令コードがDSP17のRAM1へ書き
込まれる。また、上記の入力が完了した時点で、DSP17
がHALT命令で停止しているのなら、すぐにRAM1への書き
込み動作が行われる。

上記のように、本実施例のディジタル信号処理装置で
は、０番地に格納されている命令からHALT命令までの一
連の命令の実行時間がfs信号の周期よりも短ければ、DS
P17のRAM1に格納されている命令コードを信号処理の合
間に書き換えることができる。従って、実行中の処理を
中断することなくプログラムの変更を行うことが可能で
ある。上記の処理の合間とは、HALT命令でプログラムの
実行を停止してから次のリセット入力信号が入力される
までの間の期間をいう。

本実施例の装置で、上記のようにプログラムの書き換
えを行う場合に、出力されるアナログ信号が途切れない
理由を以下に説明する。

いま、DSP17がRAM1の０番地から100番地までの命令を
実行するのに要する時間がfs信号の周期の半分に設定さ
れているとする。また、RAM1の０番地には、データ入力
端子15上のディジタルデータを入力する命令が、99番地
にはデータ出力端子16へディジタルデータを出力する命
令か格納されているものとする。

A/Dコンバータ100のアナログ入力に第８図（ａ）の実
線で示されるアナログ信号が入力された場合、まず、
（イ）点が量子化され＋１というディジタルデータに変
換され、その値がRA1の０番地の命令で読み込まれる。R
AM1の１番地から98番地までの命令で、０番地で読み込
まれた値に−１を乗ずるという処理が行われるとする
と、99番地では−１という値がデータ出力16へ出力され
る。以下同様に、第８図（ａ）の（ロ）点、（ハ）点の
データが、DSP17で処理されて出力されるが、このタイ
ミングおよびレベルを第８図（ｂ）に示す。第８図
（ｂ）の（イ）、（ロ）、（ハ）の各点は、第８図
（ａ）の（イ）、（ロ）、（ハ）の各点に対応してい
る。第８図（ｂ）の（イ）、（ロ）、（ハ）の各点のデ
ィジタル値は、D/Aコンバータ101に入力され、第８図
（ｂ）の実線のアナログ値で出力される。

このように、デジタル信号処理では、すべてのアナロ
グ信号は、標本化周波数で時系列的に離散的な値として
処理される。

ところで、上記の場合、50番地の命令が書き換えられ
るのは、100番地のHALT命令から次の０番地の命令が実
行されるまでの間であり、この間は、入力信号に対する
データ処理も、また、データの出力処理も行われていな
い。このため、たとえHALT命令が実行されてから、次の
０番地の命令が実行されるまでの間に50番地の内容が書
き換えられても、D/Aコンバータ101の出力波形は、第８
図（ｂ）の実線になる。従って、本実施例の装置から出
力されるアナログ波形は、途切れたり、変形することが
ない。

実施例２ 第４図に、本発明の信号処理装置の第２の実施例のブ
ロックダイアグラムを示す。ここで、第１図と同一のも
のについては同一の参照番号を付加し、また、第１図の
信号処理装置と異なる点を中心に説明を行う。

本実施例の信号処理装置は、第１図の信号処理装置と
比較して、分岐命令が実行でき機能を付加した点が異な
る。

シフトレジスタ５は、第１図の装置と同様、入力はシ
リアルデータ端子10に接続され、下位ｍビットの並列出
力は命令バス12へ接続されている。しかしながら、シフ
トレジスタ５の上位ｎビットの並列出力33は、第１図の
装置とは異なり、マルチプレキサ30の片方の入力に接続
されている。マルチプレキサ30のもう一方の入力には、
命令バス12が接続され、分岐命令の分岐先アドレスを表
すｎビットのデータが入力される。マルチプレキサ30の
出力は、アドレスバス11に接続されている。

本実施例の装置では、命令デコーダ22は、入力に命令
バス12が接続され、HALT命令デコード出力19はRSF/F3の
セット入力に接続され、分岐命令デコード出力31は、OR
ゲート32の片方の入力に接続されている。また、ORゲー
ト32の他方の入力には、RSF/F3の出力とクロックカウン
タ６のキャリー出力18とを入力するANDゲート７の出力
が接続される。ANDゲート７の出力は、RAM1書き込みお
よび読み出し指定入力（/W）にも接続される。また、
ORゲート32の出力は、カウンタ４のデータロード入力LD
に接続されている。

他の部分は、第１図の信号処理装置と同構成であるの
で説明を省略する。

本実施例の装置では、命令デコーダ22は、命令バス12
上の命令コードをデコードし、それがHALT命令ならばHA
LT命令デコード出力19を、また、分岐命令ならば分岐命
令デコード出力31を、それぞれ高レベルにする。マルチ
プレキサ30は、RSF/F3の出力が高レベルの場合はシフト
レジスタ５の上位ｎビット出力33を選択し、アドレスバ
ス11へ出力する。また、RSF/F3の出力が低レベルの場合
は、命令バス12のｍビットのうち分岐命令の分岐先のア
ドレスのビット位置として定められているｎビットをア
ドレスバス11へ出力する。ORゲート32は、ANDゲート７
の出力が高レベルかまたは分岐命令デコード出力31が高
レベルの場合に高レベルを出力する。

いま、RSF/F3の出力が低レベルで、分岐命令が実行さ
れると、命令バス上に分岐命令コード、即ち分岐命令の
オペレーションコード（ｍ−ｎ）ビットと分岐先のアド
レス情報ｎビットが出力され、それがデコードされて分
岐命令デコード出力31が高レベルになる。この時、マル
チプレキサ30は命令バス12の分岐先のアドレス情報を選
択し、カウンタ４にその内容が格納される。

次に、上記本発明の信号処理装置を、ディジタル信号
処理に応用した場合の具体的動作を、第５図および第６
図を参照して説明する。

第５図に、第４図の信号処理装置を用いたディジタル
信号処理装置を示す。第５図に示したディジタル信号処
理装置は、第２図に示した装置のDSP17を第４図のDSP27
に置き換えたものである。

いま、DSP27のRAM1の内容が第３図に示す通りである
とする。ここで、マイクロコンピュータ103で50番地か
ら100番地までの命令群を命令という１つの命令に置
き換える場合を説明する。

この場合、マイクロコンピュータ103は、まず、101番
地に命令を書き込む。書き込みは、実施例１に説明し
た場合と全く同様に行うことができる。次に、fs信号10
4の１周期以上後に102番地にHALT命令を書き込む。この
ように命令を書き換えても、DSP27は、fs信号の周期毎
には０番地から100番地のHALT命令までの命令しか実行
しない。次に、50番地の命令の101番地への分岐命令に
書き換えると、DSP28は次のfs信号104の出力から０〜50
番地を実行し、その次には、51〜100番地を飛ばして101
番地の命令を実行し、102番地のHALT命令で実行を停
止する様になる。この時点でのRAM1の内容を第６図に示
す。

ここでは、変更するプログラムとして、101番地の命
令のみの場合を説明したが、101番地以降に１つ以上
の命令を書き込み、その最後の番地にHALT命令を書くこ
とにより、複数ステップのプログラムをDSP27の通常の
処理を全く妨げずに変更追加することが可能である。

この場合も、０〜100番地までを実行するのに要する
時間がfs信号の周期より少なくともRAM1に１つの命令を
書き込む時間だけ短ければ、本実施例のディジタル信号
処理装置から出力されるアナログ信号が途切れることは
ない。このように、実施例２の基本的動作は実施例１と
同一であるが、実施例２は分岐命令を実行できる。

実施例３ 第９図に、本発明の第３の実施例のブロックダイアグ
ラムを示す。ここで、第１図と同一のものについては同
一の参照番号を付加し、また、第１図の信号処理装置と
異なる点を中心に説明を行う。

本実施例の信号処理装置は、第１図の信号処理装置の
シフトレジスタ５を３ステートバッファ52および53に、
また、クロックカウンタ６を書き込み信号入力端子56に
置き換えたところが主に異なる。この変更により、本実
施例の信号処理装置は、アドレス情報入力手段および命
令情報入力手段が並列入力となっている。

３ステートバッファ52のデータ入力には、ｎビット構
成のアドレス入力端子54が接続され、出力はアドレスバ
ス11に接続されている。一方、３ステートバッファ53の
データ入力には、ｍビット構成の命令入力端子55が接続
され、出力は命令バス11に接続されている。また、３ス
テートバッファ52および53それぞれのゲート入力へは、
ANDゲート７の出力が接続されて制御されている。

他の部分は、第１図の信号処理装置と同構成であるの
で説明を省略する。

次に、本実施例の信号処理装置の具体的動作について
説明する。

本実施例の装置で、RAM1内に保持されているプログラ
ムの書き換えは、以下の手順で行われる。アドレス入力
端子54に、書き換えるRAM1のアドレスを入力し、命令入
力端子53にアドレス入力端子54で指定したRAM1のアドレ
スに書き込む命令コードを入力する。それぞれの端子に
入力されたデータは、３ステートバッファ52および53に
保持される。この状態で書き込み信号入力端子56および
RSF/F3の出力の両方が高レベルになると、ANDゲート７
の出力が高レベルとなり、３ステートバッファ52および
53は、保持しているデータをそれぞれアドレスバス11お
よび命令バス12へ出力する。これ以降の処理は、実施例
１と同様に行われる。

書き込み信号入力端子56が高レベルであってもRSF/F3
の出力が高レベルでない場合は、ANDゲート７の出力は
低レベルとなり、３ステートバッファ52および53からは
データが出力されず、RAM1に対する書き込み動作は行わ
れない。

なお、本実施例の装置でも、実施例１と同じ条件で
は、データ処理中に命令を書き換えても出力されるアナ
ログ信号が途切れないのは言うまでもない。

上記のように、本発明の信号処理装置では、実際に処
理を行っていないときに、メモリに格納されている命令
を書き換えるため、出力信号が途切れることがない。

発明の効果 以上説明したように、本発明の信号処理装置は、命令
を格納するメモリがRAMで構成されているため、処理の
種類に特に制限がない。また、従来の装置と比較して、
特にハードウェアを増加させることなく、RAMを１組し
か必要としないのでLSI化した場合に安価になる。

【図面の簡単な説明】

第１図は、本発明の信号処理装置の第１の実施例のブロ
ック図であり、 第２図は、第１図の信号処理装置を用いたデジタル信号
処理装置のブロック図であり、 第３図は、第１図の信号処理装置のRAM1の内容を示す図
であり、 第４図は、本発明の信号処理装置の第２の実施例のブロ
ック図であり、 第５図は、第４図の信号処理装置を用いたデジタル信号
処理装置のブロック図であり、 第６図は、第４図の信号処理装置のRAM1の内容を示す図
であり、 第７図は、fs信号と命令の実行アドレスの関係を示すタ
イミングチャートであり、 第８図は、デジタル信号処理の入出力波形を示す図であ
り、 第９図は、本発明の信号処理装置の第３の実施例であ
る。 〔主な参照番号〕 １……RAM、２……HALT命令デコーダ、 ３……Ｒ−Ｓフリップフロップ、 ４……カウンタ、５……シフトレジスタ、 ６……クロックカウンタ、 ７……ANDゲート、８……リセット端子、 ９……シフトクロック端子、 10……シリアルデータ端子、 11……アドレスバス、12……命令バス、 13……演算装置、14……カウンタ出力、 15……データ入力端子、16……データ出力端子、 17……DSP、18……キャリー信号、 19……HALT信号、22……命令デコーダ、 27……DSP、30……マルチプレキサ、 32……ORゲート、 50……タイミング発生器、51……クリア端子、 52、53……３ステートバッファ、 54……アドレス入力端子、55……命令入力端子、 56……書き込み信号入力端子、 100……A/Dコンバータ、 101……D/Aコンバータ、 102……標本化周波数発生器、 103……マイクロコンピュータ、 104……fs信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力された信号を、読み出し書き込み可能
   なメモリに格納されている命令に従い処理して出力する
   信号処理装置において、命令サイクルを決定するパルス
   を出力するタイミング発生器と、外部からリセット信号
   を入力するリセット入力手段と、前記タイミング発生器
   の出力するパルスごとに前記メモリの読み出し書き込み
   を行うアドレスを指定するアドレス指定手段と、前記メ
   モリに接続され特定と命令が前記メモリから読み出され
   ると信号を発するデコーダと、該デコーダの出力でセッ
   トされ、前記リセット信号でリセットされるRS型フリッ
   プフロップと、外部から入力されたアドレス情報を保持
   する第１の記憶手段と、外部から入力された命令情報を
   保持し、前記メモリへ出力する第２の記憶手段と、前記
   第１および第２の記憶手段に外部から情報が書き込まれ
   たことを検知する検知手段と、前記RS型フリップフロッ
   プの出力と前記通知手段の出力とを入力として、前記メ
   モリに対して書き込み信号を発生する論理積手段とを具
   備し、前記アドレス指定手段は前記論理積手段の出力に
   より、前記第１の記憶手段に保持されているアドレスを
   指定することを特徴とする信号処理装置。