JPH0352319A - ディジタル遅延回路 - Google Patents
ディジタル遅延回路Info
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- JPH0352319A JPH0352319A JP18766289A JP18766289A JPH0352319A JP H0352319 A JPH0352319 A JP H0352319A JP 18766289 A JP18766289 A JP 18766289A JP 18766289 A JP18766289 A JP 18766289A JP H0352319 A JPH0352319 A JP H0352319A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 37
- 238000005070 sampling Methods 0.000 abstract description 16
- 230000003111 delayed effect Effects 0.000 description 18
- 230000005236 sound signal Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、ディジタル遅延回路に関し,特に複数の遅延
出力を発生するものに関する.[従来の技術] 従来,ディジタル遅延させる場合には、例えば次のよう
な方法がある.即ち、第6図に示すようなアナログ信号
をディジタル信号a,b,c・・・・・・・に、第4図
に示すA/D変換器2によって順次変換して、メモリ4
に記憶させていき,例えばディジタル信号jをメモリに
記憶させたときに、第1の遅延時間に達したとすると,
同図(a)に示すようにディジタル信号jをメモリ4に
記憶させた後に、同図(b)に示すようにディジタル信
号aを読出し,次のディジタル信号kをメモリ4に記憶
させたときに、第1の遅延出力としてディジタル信号b
を読出す.そして、同図(a)に示すように例えばディ
ジタル信号文をメモリ4に記憶させたときに、第2の遅
延時間に達したとすると、第1の遅延出力として同図(
b)に示すようにディジタル信号Cを読出し、その次に
第2の遅延出力として同図(C)に示すようにディジタ
ル信号aを読出す。そして、例えばディジタル信号mを
記憶させたとき、第3の遅延時間に達したとすると、同
図(b)に示すように第1の遅延出力としてデイジタル
信号dを読出し、次に同図(C)に示すように第2の遅
延出力としてデイジタル信号bを読出し、次に同図(d
)に示すように第3の遅延出力としてディジタル信号a
を読出す.ディジタル信号を新たにメモリ4に記憶させ
るごとに、以下同様にディジタル信号を読出していく.
そして、このように順次読出されたデイジタル信号をD
/A変換器6a, 6b, 6cによってアナログ信号
に変換する.このようなA/D変換、記憶、読出し、D
/A変換は,タイミング回路8からのタイミング信号に
応じて行なわれる. [発明が解決しようとする課題] ところで、1つのディジタル信号をメモリ4に記憶させ
、3つのディジタル信号を読出すのは、例えばディジタ
ル信号mを記憶させたとき、第1の遅延出力としてディ
ジタル信号dを読出し、次に第2の遅延出力としてディ
ジタル信号bを読出し,次に第3の遅延出力としてデイ
ジタル信号aを読出すのは、第5図に示すようにA/D
変換しながら、メモリ4にディジタル信号mを記憶させ
、その後にディジタル信号dを読出し、次にディジタル
信号bを読出し、次にディジタル信号aを読出すことに
よって行なわれる.従って、アナログ信号をディジタル
化して、次にアナログ信号をディジタル化するまでの時
間(サンプリング時M)は、第5図に示すように実際に
A/D変換しつつ、メモリ4に記憶させるのに要する時
間と,複数回メモリ4からディジタル信号を読出すのに
要する時間との和となり、遅延時間の異なる複数の遅延
出力を得ようとすれば、その遅延出力数が増えれば増え
るほど、サンプリング時間が長くなる.例えばA/D変
換器2に16ビットのものを使用した場合、変換に要す
る時間は7.5μ秒であり、16ビットのデータを一度
メモリ4から読出すのに要する時間は2.5 uL秒で
あるので、3遅延出力を得ようとするとサンプリング時
間は計15川秒となる.従って、この場合、サンプリン
グ周波数は1/15IL(約66κ02)以上とするこ
とができず、音声信号の帯域は約33κHzまでしかと
れず,高品質のディジタル遅延回路とすることができな
い上に、サンプリング周波数が低いと、帯域外の不要信
号をカットするために用いるローバスフィルタに高次の
ものを使用しなければならず,ローバスフィルタが高価
となるという問題点があった.本発明は、上記の問題点
を提供することを目的とする. [課題を解決するための手段] 上記の目的を達成するために、本発明は、入力されたア
ナログ信号を順次ディジタル信号に変換するA/D変換
手段と、ディジタル信号を一時的に記憶する一時記憶手
段と、この一時記憶手段の一時記憶値を順次記憶する記
憶手段と、A/D変換手段がディジタル変換している最
中に、記憶手段のそれぞれ異なる所定のアドレスから順
次デイジタル信号を読出すと共に、A/D変換終了後に
、一時記憶手段に記憶されているデイジタル信号を記憶
手段の所定のアドレスに順次記憶させる読出し書込み手
段と、記憶手段から読出されたディジタル信号を順次ア
ナログ信号に変換するD/A変換手段とを、具備するも
のである.[作用] 本発明によれば、A/D変換を行なっている最中に、記
憶手段から読出しを行なえるので、従来、A/D変換時
間+記憶手段からの読出し時間×遅延出力数で規定され
ていたlサンプリング時間が、A/D変換時間+記憶手
段への書込み時間によって規定される. [実施例] 第1図において、lOはローバスフィルタで、入力端子
l2に供給されたアナログ信号、例えば音声信号の帯域
を、A/D変換Il4においてA/D変換する際のサン
プリング周波数の1/2に制限するためのものである.
A/D変換器l4には、例えば16ビットのものが使用
され、このA/D変換器l4からのディジタル信号はl
6段に形成されたシフトレジスタ16に1ビットづつ記
憶される.このシフトレジスタ16の各段の記憶値は、
例えばLMビットのダイナミックメモリl8に記憶され
る.このメモリ18に記憶されたディジタル信号は、読
出されて、D/A変換器20によってアナログ信号に変
更され、対応するサンプル&ホールド回路22a乃至2
2cに供給され、その後に不要な高調波を除去するため
のローパスフィルタ24a乃至24cを介して各遅延出
力端子26a乃至26cに供給される.なお,メモリ1
8への記憶及び読出しは、ベージモードで行なわれる。
出力を発生するものに関する.[従来の技術] 従来,ディジタル遅延させる場合には、例えば次のよう
な方法がある.即ち、第6図に示すようなアナログ信号
をディジタル信号a,b,c・・・・・・・に、第4図
に示すA/D変換器2によって順次変換して、メモリ4
に記憶させていき,例えばディジタル信号jをメモリに
記憶させたときに、第1の遅延時間に達したとすると,
同図(a)に示すようにディジタル信号jをメモリ4に
記憶させた後に、同図(b)に示すようにディジタル信
号aを読出し,次のディジタル信号kをメモリ4に記憶
させたときに、第1の遅延出力としてディジタル信号b
を読出す.そして、同図(a)に示すように例えばディ
ジタル信号文をメモリ4に記憶させたときに、第2の遅
延時間に達したとすると、第1の遅延出力として同図(
b)に示すようにディジタル信号Cを読出し、その次に
第2の遅延出力として同図(C)に示すようにディジタ
ル信号aを読出す。そして、例えばディジタル信号mを
記憶させたとき、第3の遅延時間に達したとすると、同
図(b)に示すように第1の遅延出力としてデイジタル
信号dを読出し、次に同図(C)に示すように第2の遅
延出力としてデイジタル信号bを読出し、次に同図(d
)に示すように第3の遅延出力としてディジタル信号a
を読出す.ディジタル信号を新たにメモリ4に記憶させ
るごとに、以下同様にディジタル信号を読出していく.
そして、このように順次読出されたデイジタル信号をD
/A変換器6a, 6b, 6cによってアナログ信号
に変換する.このようなA/D変換、記憶、読出し、D
/A変換は,タイミング回路8からのタイミング信号に
応じて行なわれる. [発明が解決しようとする課題] ところで、1つのディジタル信号をメモリ4に記憶させ
、3つのディジタル信号を読出すのは、例えばディジタ
ル信号mを記憶させたとき、第1の遅延出力としてディ
ジタル信号dを読出し、次に第2の遅延出力としてディ
ジタル信号bを読出し,次に第3の遅延出力としてデイ
ジタル信号aを読出すのは、第5図に示すようにA/D
変換しながら、メモリ4にディジタル信号mを記憶させ
、その後にディジタル信号dを読出し、次にディジタル
信号bを読出し、次にディジタル信号aを読出すことに
よって行なわれる.従って、アナログ信号をディジタル
化して、次にアナログ信号をディジタル化するまでの時
間(サンプリング時M)は、第5図に示すように実際に
A/D変換しつつ、メモリ4に記憶させるのに要する時
間と,複数回メモリ4からディジタル信号を読出すのに
要する時間との和となり、遅延時間の異なる複数の遅延
出力を得ようとすれば、その遅延出力数が増えれば増え
るほど、サンプリング時間が長くなる.例えばA/D変
換器2に16ビットのものを使用した場合、変換に要す
る時間は7.5μ秒であり、16ビットのデータを一度
メモリ4から読出すのに要する時間は2.5 uL秒で
あるので、3遅延出力を得ようとするとサンプリング時
間は計15川秒となる.従って、この場合、サンプリン
グ周波数は1/15IL(約66κ02)以上とするこ
とができず、音声信号の帯域は約33κHzまでしかと
れず,高品質のディジタル遅延回路とすることができな
い上に、サンプリング周波数が低いと、帯域外の不要信
号をカットするために用いるローバスフィルタに高次の
ものを使用しなければならず,ローバスフィルタが高価
となるという問題点があった.本発明は、上記の問題点
を提供することを目的とする. [課題を解決するための手段] 上記の目的を達成するために、本発明は、入力されたア
ナログ信号を順次ディジタル信号に変換するA/D変換
手段と、ディジタル信号を一時的に記憶する一時記憶手
段と、この一時記憶手段の一時記憶値を順次記憶する記
憶手段と、A/D変換手段がディジタル変換している最
中に、記憶手段のそれぞれ異なる所定のアドレスから順
次デイジタル信号を読出すと共に、A/D変換終了後に
、一時記憶手段に記憶されているデイジタル信号を記憶
手段の所定のアドレスに順次記憶させる読出し書込み手
段と、記憶手段から読出されたディジタル信号を順次ア
ナログ信号に変換するD/A変換手段とを、具備するも
のである.[作用] 本発明によれば、A/D変換を行なっている最中に、記
憶手段から読出しを行なえるので、従来、A/D変換時
間+記憶手段からの読出し時間×遅延出力数で規定され
ていたlサンプリング時間が、A/D変換時間+記憶手
段への書込み時間によって規定される. [実施例] 第1図において、lOはローバスフィルタで、入力端子
l2に供給されたアナログ信号、例えば音声信号の帯域
を、A/D変換Il4においてA/D変換する際のサン
プリング周波数の1/2に制限するためのものである.
A/D変換器l4には、例えば16ビットのものが使用
され、このA/D変換器l4からのディジタル信号はl
6段に形成されたシフトレジスタ16に1ビットづつ記
憶される.このシフトレジスタ16の各段の記憶値は、
例えばLMビットのダイナミックメモリl8に記憶され
る.このメモリ18に記憶されたディジタル信号は、読
出されて、D/A変換器20によってアナログ信号に変
更され、対応するサンプル&ホールド回路22a乃至2
2cに供給され、その後に不要な高調波を除去するため
のローパスフィルタ24a乃至24cを介して各遅延出
力端子26a乃至26cに供給される.なお,メモリ1
8への記憶及び読出しは、ベージモードで行なわれる。
A/D変換器14、シフトレジスタ16、メモリl8、
D/A変換器20の制御は、タイくング回路28が発生
する各タイミング信号によって行なわれ,これら各タイ
ミング信号は、基準クロック発生部30からの基準クロ
ック信号を分周部32によって分周した分周信号に基づ
いてタイミング回路28が発生する.また,メモリl8
から各ディジタル信号を読出すためのアドレス信号は,
アドレス生戒回路34からメモリ18に供給される.こ
のアドレス生戒回路34は、各遅延レジスタ36a乃至
36cに予め設定されたそれぞれ異なる値の遅延時間と
分周部32から供給される分周信号とに基づいて各アド
レス信号を発生する。
D/A変換器20の制御は、タイくング回路28が発生
する各タイミング信号によって行なわれ,これら各タイ
ミング信号は、基準クロック発生部30からの基準クロ
ック信号を分周部32によって分周した分周信号に基づ
いてタイミング回路28が発生する.また,メモリl8
から各ディジタル信号を読出すためのアドレス信号は,
アドレス生戒回路34からメモリ18に供給される.こ
のアドレス生戒回路34は、各遅延レジスタ36a乃至
36cに予め設定されたそれぞれ異なる値の遅延時間と
分周部32から供給される分周信号とに基づいて各アド
レス信号を発生する。
このデイジタル遅延回路の概略の動作を第2図及び第6
図を参照しながら説明すると、例えば第6図(a)に示
すように、A/D変換器l4がディジタル信号mを各ビ
ットごとに生威しながら,シフトレジスタ16に記慣さ
せている間に、同図(b)に示すようにディジタル信号
dを読出し、次に同図(C)に示すようにディジタル信
号bを読出し,次に同図(d)に示すようにディジタル
信号aを読出す.そして,この後にシフトレジスタ16
に記憶されているディジタル信号mをメモリ18に記憶
させる.なお、メモリ18から読出されたディジタル信
号dは,ディジタル信号bを読出している間にD/A変
換され、ディジタル信号bはディジタル信号aを読出し
ている間にD/A変換され、ディジタル信号aはメモリ
l8にディジタル信号mを記憶させている間にD/A変
換される.従って、lサンプリング時間は.A/DI換
しながらシフトレジスタ16に記憶させるのに要する時
間7.5ト秒と、メモリl8に記憶させるために要する
時間2.5ル秒を合わせた10ル秒である。
図を参照しながら説明すると、例えば第6図(a)に示
すように、A/D変換器l4がディジタル信号mを各ビ
ットごとに生威しながら,シフトレジスタ16に記慣さ
せている間に、同図(b)に示すようにディジタル信号
dを読出し、次に同図(C)に示すようにディジタル信
号bを読出し,次に同図(d)に示すようにディジタル
信号aを読出す.そして,この後にシフトレジスタ16
に記憶されているディジタル信号mをメモリ18に記憶
させる.なお、メモリ18から読出されたディジタル信
号dは,ディジタル信号bを読出している間にD/A変
換され、ディジタル信号bはディジタル信号aを読出し
ている間にD/A変換され、ディジタル信号aはメモリ
l8にディジタル信号mを記憶させている間にD/A変
換される.従って、lサンプリング時間は.A/DI換
しながらシフトレジスタ16に記憶させるのに要する時
間7.5ト秒と、メモリl8に記憶させるために要する
時間2.5ル秒を合わせた10ル秒である。
このような動作を第3図に示すタイミングチャートによ
ってより詳細に説明すると、タイミング回路28から第
3図(a)に示すようにA/D変換指令信号がA/D変
換器14に供給され、これに続いて同図(b)に示すよ
うにA/D変換クロックがA/D変換器14に供給され
ると、A/D変換器14は、同図(C)に示すように、
2発目のA/D変換クロックからアナログ信号なディジ
タル化したディジタル信号、例えば第6図(a)に示す
ディジタル信号mを1ビットづつ出力する.これに同期
してタイくング回路28からシフトクロックが第3図(
d)に示すように,シフトレジスタl6に供給され,シ
フトレジスタ16に1ビットづつディジタル信号mが記
憶されていく. 第1発目のシフトクロックが発生したとき、タイミング
回路28は、同図(f)に示すようにメモリ18にRA
S(ロー・アトレス・ストローブ〉信号を供給し、この
ときアドレス生成回路34は、同図(i)に示すように
ディジタル信号dが記憶されているアドレスのローアド
レス信号をメモリl8に供給する.そして、RAS信号
に遅れて同図(g)に示すように16回にわたってCA
S (コラム・アドレス・ストローブ)信号か発生し,
これに同期して同図(i)に示すように例えばディジタ
ル信号dが記憶されているアドレスのコラムアドレス信
号を発生する.このとき,同図(h)に示すように、メ
モリl8に供給されるライトイネーブル信号WEはHレ
ベルで除勢状態であるので、同図(j)に示すようにメ
モリl8からディジタル信号dが読出される.このとき
、CAS信号の周波数は、A/D変換クロックやシフト
クロックの約3倍である.この読出しが終了すると.上
述したのと同様にしてディジタル信号bが読出され、さ
らに、それが終了すると,ディジタル信号aが読出され
る.ディジタル信号dの読出しが開始されると、同図(
k)に示すように、D/A変換器20にD/A変換指令
信号が供給され、そのとき同図(IQ)に示すようにD
/A変換器20に供給されているD/A変換クロックに
基づいてD/A変換が行なわれ、その変換値は図示して
いないホールド信号に基づいてサンプル&ホールド回路
22aにホールトされる.同様に、ディジタル信号aの
読出しが開始されると、ディジタル信号dのD/A変換
が行なわれ、サンプル&ホールド回路22bにホールト
される. ディジタル信号aの読出しが終了すると、上述したのと
同様にRAS信号が発生し、同時にディジタル信号mを
記憶させるアドレスのうちローアドレスをアドレス生成
回路34がメモリl8に供給し、その後にCAS信号が
16個連続的に発生し、これに同期してディジタル信号
mを記憶させるアドレスのうちコラムアドレス信号が順
次発生し、これに同期して、ライトイネーブル信号WE
がLレベル,すなわち村勢状態となり.さらにこれに同
期してシフトクロックが発生するので、シフトレジスタ
16に記憶されていたディジタル信号mがメモリ18の
所定アドレスに1ビットづつ記憶される.メモリ18に
ディジタル信号を記慣させるために、シフトレジスタl
6からディジタル信号な読出すシフトクロックは第6図
(C)から明らかなように、シフトレジスタ16にディ
ジタル信号を記憶させるために供給するシフトクロック
よりも周波数が約3倍とされている. このようにディジタル信号mの記憶が行なわれている間
に、ディジタル信号aのD/A変換か行なわれ、サンプ
ル&ホールド回路22cにホールドされる. 以下、同様にしてディジタル信号の記憶及び読出しが行
なわれる.なお、ディジタル信号がメモリl8の最終ア
ドレスまで書込まれると,それ以後のディジタル信号は
先頭アドレスから記憶される.即ち,メモリl8は循環
状態で使用される.上記の実施例では,遅延出力は3つ
としたが、状況に応じて,その数は2以上とすることが
できる. [発明の効果] 以上のように、本発明によれば、アナログ信号をA/D
変換している最中に、記憶手段から遅延出力となるディ
ジタル信号を読出し、このA/D変換後に記憶手段にデ
ィジタル変換したディジタル信号を記惚させるように構
威したので、A/D変換の時間と記憶手段への記憶時間
とを分離することができ、これによって1サンプリング
時間をA/D変換時間と記憶時間とで規定することがで
き,1サンプリング時間を短縮することができる.従っ
て、サンプリング周波数を高くすることができるので、
信号の帯域を広くすることができ、高品質のディジタル
遅延回路を提供することができる.ちなみに、上記の実
施例では、lサンプリング時間を10ル秒とすることが
できたので、サンプリング周波数をIOOKH,に設定
でき、遅延させる信号の帯域を上述した従来のものより
も高い50Klbとすることができる.しかも、サンプ
リング周波数を高くすることができるので、帯域外の信
号を除去するためのローバスフィルタは、次数の低いも
のを使用することができ、ローバスフィルタに安価なも
のを使用することかできるので、ディジタル遅延回路の
コストを引き下げることができる.
ってより詳細に説明すると、タイミング回路28から第
3図(a)に示すようにA/D変換指令信号がA/D変
換器14に供給され、これに続いて同図(b)に示すよ
うにA/D変換クロックがA/D変換器14に供給され
ると、A/D変換器14は、同図(C)に示すように、
2発目のA/D変換クロックからアナログ信号なディジ
タル化したディジタル信号、例えば第6図(a)に示す
ディジタル信号mを1ビットづつ出力する.これに同期
してタイくング回路28からシフトクロックが第3図(
d)に示すように,シフトレジスタl6に供給され,シ
フトレジスタ16に1ビットづつディジタル信号mが記
憶されていく. 第1発目のシフトクロックが発生したとき、タイミング
回路28は、同図(f)に示すようにメモリ18にRA
S(ロー・アトレス・ストローブ〉信号を供給し、この
ときアドレス生成回路34は、同図(i)に示すように
ディジタル信号dが記憶されているアドレスのローアド
レス信号をメモリl8に供給する.そして、RAS信号
に遅れて同図(g)に示すように16回にわたってCA
S (コラム・アドレス・ストローブ)信号か発生し,
これに同期して同図(i)に示すように例えばディジタ
ル信号dが記憶されているアドレスのコラムアドレス信
号を発生する.このとき,同図(h)に示すように、メ
モリl8に供給されるライトイネーブル信号WEはHレ
ベルで除勢状態であるので、同図(j)に示すようにメ
モリl8からディジタル信号dが読出される.このとき
、CAS信号の周波数は、A/D変換クロックやシフト
クロックの約3倍である.この読出しが終了すると.上
述したのと同様にしてディジタル信号bが読出され、さ
らに、それが終了すると,ディジタル信号aが読出され
る.ディジタル信号dの読出しが開始されると、同図(
k)に示すように、D/A変換器20にD/A変換指令
信号が供給され、そのとき同図(IQ)に示すようにD
/A変換器20に供給されているD/A変換クロックに
基づいてD/A変換が行なわれ、その変換値は図示して
いないホールド信号に基づいてサンプル&ホールド回路
22aにホールトされる.同様に、ディジタル信号aの
読出しが開始されると、ディジタル信号dのD/A変換
が行なわれ、サンプル&ホールド回路22bにホールト
される. ディジタル信号aの読出しが終了すると、上述したのと
同様にRAS信号が発生し、同時にディジタル信号mを
記憶させるアドレスのうちローアドレスをアドレス生成
回路34がメモリl8に供給し、その後にCAS信号が
16個連続的に発生し、これに同期してディジタル信号
mを記憶させるアドレスのうちコラムアドレス信号が順
次発生し、これに同期して、ライトイネーブル信号WE
がLレベル,すなわち村勢状態となり.さらにこれに同
期してシフトクロックが発生するので、シフトレジスタ
16に記憶されていたディジタル信号mがメモリ18の
所定アドレスに1ビットづつ記憶される.メモリ18に
ディジタル信号を記慣させるために、シフトレジスタl
6からディジタル信号な読出すシフトクロックは第6図
(C)から明らかなように、シフトレジスタ16にディ
ジタル信号を記憶させるために供給するシフトクロック
よりも周波数が約3倍とされている. このようにディジタル信号mの記憶が行なわれている間
に、ディジタル信号aのD/A変換か行なわれ、サンプ
ル&ホールド回路22cにホールドされる. 以下、同様にしてディジタル信号の記憶及び読出しが行
なわれる.なお、ディジタル信号がメモリl8の最終ア
ドレスまで書込まれると,それ以後のディジタル信号は
先頭アドレスから記憶される.即ち,メモリl8は循環
状態で使用される.上記の実施例では,遅延出力は3つ
としたが、状況に応じて,その数は2以上とすることが
できる. [発明の効果] 以上のように、本発明によれば、アナログ信号をA/D
変換している最中に、記憶手段から遅延出力となるディ
ジタル信号を読出し、このA/D変換後に記憶手段にデ
ィジタル変換したディジタル信号を記惚させるように構
威したので、A/D変換の時間と記憶手段への記憶時間
とを分離することができ、これによって1サンプリング
時間をA/D変換時間と記憶時間とで規定することがで
き,1サンプリング時間を短縮することができる.従っ
て、サンプリング周波数を高くすることができるので、
信号の帯域を広くすることができ、高品質のディジタル
遅延回路を提供することができる.ちなみに、上記の実
施例では、lサンプリング時間を10ル秒とすることが
できたので、サンプリング周波数をIOOKH,に設定
でき、遅延させる信号の帯域を上述した従来のものより
も高い50Klbとすることができる.しかも、サンプ
リング周波数を高くすることができるので、帯域外の信
号を除去するためのローバスフィルタは、次数の低いも
のを使用することができ、ローバスフィルタに安価なも
のを使用することかできるので、ディジタル遅延回路の
コストを引き下げることができる.
Claims (1)
- (1)入力されたアナログ信号を順次ディジタル信号に
変換するA/D変換手段と、上記ディジタル信号を一時
的に記憶する一時記憶手段と、この一時記憶手段の一時
記憶値を順次記憶する記憶手段と、上記A/D変換手段
がディジタル変換している最中に上記記憶手段のそれぞ
れ異なる所定のアドレスから順次ディジタル信号を読出
すと共に、上記A/D変換終了後に上記一時記憶手段に
記憶されているディジタル信号を上記記憶手段の所定の
アドレスに順次記憶させる読出し書込み手段と、上記記
憶手段から読出されたディジタル信号を順次アナログ信
号に変換するD/A変換手段とを、具備するディジタル
遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18766289A JPH0352319A (ja) | 1989-07-19 | 1989-07-19 | ディジタル遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18766289A JPH0352319A (ja) | 1989-07-19 | 1989-07-19 | ディジタル遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0352319A true JPH0352319A (ja) | 1991-03-06 |
Family
ID=16209986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18766289A Pending JPH0352319A (ja) | 1989-07-19 | 1989-07-19 | ディジタル遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0352319A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100728244B1 (ko) * | 1999-11-18 | 2007-06-13 | 동경 엘렉트론 주식회사 | 실리레이션처리장치 및 방법 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6269716A (ja) * | 1985-09-20 | 1987-03-31 | Marantz Japan Inc | ステレオ・デイジタル・デイレイ方式 |
JPS62292080A (ja) * | 1986-06-12 | 1987-12-18 | Toshiba Corp | トランスバ−サルフイルタ |
JPS631258A (ja) * | 1986-06-20 | 1988-01-06 | Hitachi Ltd | 信号処理装置 |
JPS6376610A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 遅延回路 |
-
1989
- 1989-07-19 JP JP18766289A patent/JPH0352319A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6269716A (ja) * | 1985-09-20 | 1987-03-31 | Marantz Japan Inc | ステレオ・デイジタル・デイレイ方式 |
JPS62292080A (ja) * | 1986-06-12 | 1987-12-18 | Toshiba Corp | トランスバ−サルフイルタ |
JPS631258A (ja) * | 1986-06-20 | 1988-01-06 | Hitachi Ltd | 信号処理装置 |
JPS6376610A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 遅延回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100728244B1 (ko) * | 1999-11-18 | 2007-06-13 | 동경 엘렉트론 주식회사 | 실리레이션처리장치 및 방법 |
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