JPH0352319A - ディジタル遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル遅延回路に関し，特に複数の遅延
出力を発生するものに関する．［従来の技術］ 従来，ディジタル遅延させる場合には、例えば次のよう
な方法がある．即ち、第６図に示すようなアナログ信号
をディジタル信号ａ，ｂ，ｃ・・・・・・・に、第４図
に示すＡ／Ｄ変換器２によって順次変換して、メモリ４
に記憶させていき，例えばディジタル信号ｊをメモリに
記憶させたときに、第１の遅延時間に達したとすると，
同図（ａ）に示すようにディジタル信号ｊをメモリ４に
記憶させた後に、同図（ｂ）に示すようにディジタル信
号ａを読出し，次のディジタル信号ｋをメモリ４に記憶
させたときに、第１の遅延出力としてディジタル信号ｂ
を読出す．そして、同図（ａ）に示すように例えばディ
ジタル信号文をメモリ４に記憶させたときに、第２の遅
延時間に達したとすると、第１の遅延出力として同図（
ｂ）に示すようにディジタル信号Ｃを読出し、その次に
第２の遅延出力として同図（Ｃ）に示すようにディジタ
ル信号ａを読出す。そして、例えばディジタル信号ｍを
記憶させたとき、第３の遅延時間に達したとすると、同
図（ｂ）に示すように第１の遅延出力としてデイジタル
信号ｄを読出し、次に同図（Ｃ）に示すように第２の遅
延出力としてデイジタル信号ｂを読出し、次に同図（ｄ
）に示すように第３の遅延出力としてディジタル信号ａ
を読出す．ディジタル信号を新たにメモリ４に記憶させ
るごとに、以下同様にディジタル信号を読出していく．
そして、このように順次読出されたデイジタル信号をＤ
／Ａ変換器６ａ，　６ｂ，　６ｃによってアナログ信号
に変換する．このようなＡ／Ｄ変換、記憶、読出し、Ｄ
／Ａ変換は，タイミング回路８からのタイミング信号に
応じて行なわれる． ［発明が解決しようとする課題］ ところで、１つのディジタル信号をメモリ４に記憶させ
、３つのディジタル信号を読出すのは、例えばディジタ
ル信号ｍを記憶させたとき、第１の遅延出力としてディ
ジタル信号ｄを読出し、次に第２の遅延出力としてディ
ジタル信号ｂを読出し，次に第３の遅延出力としてデイ
ジタル信号ａを読出すのは、第５図に示すようにＡ／Ｄ
変換しながら、メモリ４にディジタル信号ｍを記憶させ
、その後にディジタル信号ｄを読出し、次にディジタル
信号ｂを読出し、次にディジタル信号ａを読出すことに
よって行なわれる．従って、アナログ信号をディジタル
化して、次にアナログ信号をディジタル化するまでの時
間（サンプリング時Ｍ）は、第５図に示すように実際に
Ａ／Ｄ変換しつつ、メモリ４に記憶させるのに要する時
間と，複数回メモリ４からディジタル信号を読出すのに
要する時間との和となり、遅延時間の異なる複数の遅延
出力を得ようとすれば、その遅延出力数が増えれば増え
るほど、サンプリング時間が長くなる．例えばＡ／Ｄ変
換器２に１６ビットのものを使用した場合、変換に要す
る時間は７．５μ秒であり、１６ビットのデータを一度
メモリ４から読出すのに要する時間は２．５　ｕＬ秒で
あるので、３遅延出力を得ようとするとサンプリング時
間は計１５川秒となる．従って、この場合、サンプリン
グ周波数は１／１５ＩＬ（約６６κ０２）以上とするこ
とができず、音声信号の帯域は約３３κＨｚまでしかと
れず，高品質のディジタル遅延回路とすることができな
い上に、サンプリング周波数が低いと、帯域外の不要信
号をカットするために用いるローバスフィルタに高次の
ものを使用しなければならず，ローバスフィルタが高価
となるという問題点があった．本発明は、上記の問題点
を提供することを目的とする． ［課題を解決するための手段］ 上記の目的を達成するために、本発明は、入力されたア
ナログ信号を順次ディジタル信号に変換するＡ／Ｄ変換
手段と、ディジタル信号を一時的に記憶する一時記憶手
段と、この一時記憶手段の一時記憶値を順次記憶する記
憶手段と、Ａ／Ｄ変換手段がディジタル変換している最
中に、記憶手段のそれぞれ異なる所定のアドレスから順
次デイジタル信号を読出すと共に、Ａ／Ｄ変換終了後に
、一時記憶手段に記憶されているデイジタル信号を記憶
手段の所定のアドレスに順次記憶させる読出し書込み手
段と、記憶手段から読出されたディジタル信号を順次ア
ナログ信号に変換するＤ／Ａ変換手段とを、具備するも
のである．［作用］ 本発明によれば、Ａ／Ｄ変換を行なっている最中に、記
憶手段から読出しを行なえるので、従来、Ａ／Ｄ変換時
間＋記憶手段からの読出し時間×遅延出力数で規定され
ていたｌサンプリング時間が、Ａ／Ｄ変換時間＋記憶手
段への書込み時間によって規定される． ［実施例］ 第１図において、ｌＯはローバスフィルタで、入力端子
ｌ２に供給されたアナログ信号、例えば音声信号の帯域
を、Ａ／Ｄ変換Ｉｌ４においてＡ／Ｄ変換する際のサン
プリング周波数の１／２に制限するためのものである．
Ａ／Ｄ変換器ｌ４には、例えば１６ビットのものが使用
され、このＡ／Ｄ変換器ｌ４からのディジタル信号はｌ
６段に形成されたシフトレジスタ１６に１ビットづつ記
憶される．このシフトレジスタ１６の各段の記憶値は、
例えばＬＭビットのダイナミックメモリｌ８に記憶され
る．このメモリ１８に記憶されたディジタル信号は、読
出されて、Ｄ／Ａ変換器２０によってアナログ信号に変
更され、対応するサンプル＆ホールド回路２２ａ乃至２
２ｃに供給され、その後に不要な高調波を除去するため
のローパスフィルタ２４ａ乃至２４ｃを介して各遅延出
力端子２６ａ乃至２６ｃに供給される．なお，メモリ１
８への記憶及び読出しは、ベージモードで行なわれる。

Ａ／Ｄ変換器１４、シフトレジスタ１６、メモリｌ８、
Ｄ／Ａ変換器２０の制御は、タイくング回路２８が発生
する各タイミング信号によって行なわれ，これら各タイ
ミング信号は、基準クロック発生部３０からの基準クロ
ック信号を分周部３２によって分周した分周信号に基づ
いてタイミング回路２８が発生する．また，メモリｌ８
から各ディジタル信号を読出すためのアドレス信号は，
アドレス生戒回路３４からメモリ１８に供給される．こ
のアドレス生戒回路３４は、各遅延レジスタ３６ａ乃至
３６ｃに予め設定されたそれぞれ異なる値の遅延時間と
分周部３２から供給される分周信号とに基づいて各アド
レス信号を発生する。

このデイジタル遅延回路の概略の動作を第２図及び第６
図を参照しながら説明すると、例えば第６図（ａ）に示
すように、Ａ／Ｄ変換器ｌ４がディジタル信号ｍを各ビ
ットごとに生威しながら，シフトレジスタ１６に記慣さ
せている間に、同図（ｂ）に示すようにディジタル信号
ｄを読出し、次に同図（Ｃ）に示すようにディジタル信
号ｂを読出し，次に同図（ｄ）に示すようにディジタル
信号ａを読出す．そして，この後にシフトレジスタ１６
に記憶されているディジタル信号ｍをメモリ１８に記憶
させる．なお、メモリ１８から読出されたディジタル信
号ｄは，ディジタル信号ｂを読出している間にＤ／Ａ変
換され、ディジタル信号ｂはディジタル信号ａを読出し
ている間にＤ／Ａ変換され、ディジタル信号ａはメモリ
ｌ８にディジタル信号ｍを記憶させている間にＤ／Ａ変
換される．従って、ｌサンプリング時間は．Ａ／ＤＩ換
しながらシフトレジスタ１６に記憶させるのに要する時
間７．５ト秒と、メモリｌ８に記憶させるために要する
時間２．５ル秒を合わせた１０ル秒である。

このような動作を第３図に示すタイミングチャートによ
ってより詳細に説明すると、タイミング回路２８から第
３図（ａ）に示すようにＡ／Ｄ変換指令信号がＡ／Ｄ変
換器１４に供給され、これに続いて同図（ｂ）に示すよ
うにＡ／Ｄ変換クロックがＡ／Ｄ変換器１４に供給され
ると、Ａ／Ｄ変換器１４は、同図（Ｃ）に示すように、
２発目のＡ／Ｄ変換クロックからアナログ信号なディジ
タル化したディジタル信号、例えば第６図（ａ）に示す
ディジタル信号ｍを１ビットづつ出力する．これに同期
してタイくング回路２８からシフトクロックが第３図（
ｄ）に示すように，シフトレジスタｌ６に供給され，シ
フトレジスタ１６に１ビットづつディジタル信号ｍが記
憶されていく． 第１発目のシフトクロックが発生したとき、タイミング
回路２８は、同図（ｆ）に示すようにメモリ１８にＲＡ
Ｓ（ロー・アトレス・ストローブ〉信号を供給し、この
ときアドレス生成回路３４は、同図（ｉ）に示すように
ディジタル信号ｄが記憶されているアドレスのローアド
レス信号をメモリｌ８に供給する．そして、ＲＡＳ信号
に遅れて同図（ｇ）に示すように１６回にわたってＣＡ
Ｓ　（コラム・アドレス・ストローブ）信号か発生し，
これに同期して同図（ｉ）に示すように例えばディジタ
ル信号ｄが記憶されているアドレスのコラムアドレス信
号を発生する．このとき，同図（ｈ）に示すように、メ
モリｌ８に供給されるライトイネーブル信号ＷＥはＨレ
ベルで除勢状態であるので、同図（ｊ）に示すようにメ
モリｌ８からディジタル信号ｄが読出される．このとき
、ＣＡＳ信号の周波数は、Ａ／Ｄ変換クロックやシフト
クロックの約３倍である．この読出しが終了すると．上
述したのと同様にしてディジタル信号ｂが読出され、さ
らに、それが終了すると，ディジタル信号ａが読出され
る．ディジタル信号ｄの読出しが開始されると、同図（
ｋ）に示すように、Ｄ／Ａ変換器２０にＤ／Ａ変換指令
信号が供給され、そのとき同図（ＩＱ）に示すようにＤ
／Ａ変換器２０に供給されているＤ／Ａ変換クロックに
基づいてＤ／Ａ変換が行なわれ、その変換値は図示して
いないホールド信号に基づいてサンプル＆ホールド回路
２２ａにホールトされる．同様に、ディジタル信号ａの
読出しが開始されると、ディジタル信号ｄのＤ／Ａ変換
が行なわれ、サンプル＆ホールド回路２２ｂにホールト
される． ディジタル信号ａの読出しが終了すると、上述したのと
同様にＲＡＳ信号が発生し、同時にディジタル信号ｍを
記憶させるアドレスのうちローアドレスをアドレス生成
回路３４がメモリｌ８に供給し、その後にＣＡＳ信号が
１６個連続的に発生し、これに同期してディジタル信号
ｍを記憶させるアドレスのうちコラムアドレス信号が順
次発生し、これに同期して、ライトイネーブル信号ＷＥ
がＬレベル，すなわち村勢状態となり．さらにこれに同
期してシフトクロックが発生するので、シフトレジスタ
１６に記憶されていたディジタル信号ｍがメモリ１８の
所定アドレスに１ビットづつ記憶される．メモリ１８に
ディジタル信号を記慣させるために、シフトレジスタｌ
６からディジタル信号な読出すシフトクロックは第６図
（Ｃ）から明らかなように、シフトレジスタ１６にディ
ジタル信号を記憶させるために供給するシフトクロック
よりも周波数が約３倍とされている． このようにディジタル信号ｍの記憶が行なわれている間
に、ディジタル信号ａのＤ／Ａ変換か行なわれ、サンプ
ル＆ホールド回路２２ｃにホールドされる． 以下、同様にしてディジタル信号の記憶及び読出しが行
なわれる．なお、ディジタル信号がメモリｌ８の最終ア
ドレスまで書込まれると，それ以後のディジタル信号は
先頭アドレスから記憶される．即ち，メモリｌ８は循環
状態で使用される．上記の実施例では，遅延出力は３つ
としたが、状況に応じて，その数は２以上とすることが
できる． ［発明の効果］ 以上のように、本発明によれば、アナログ信号をＡ／Ｄ
変換している最中に、記憶手段から遅延出力となるディ
ジタル信号を読出し、このＡ／Ｄ変換後に記憶手段にデ
ィジタル変換したディジタル信号を記惚させるように構
威したので、Ａ／Ｄ変換の時間と記憶手段への記憶時間
とを分離することができ、これによって１サンプリング
時間をＡ／Ｄ変換時間と記憶時間とで規定することがで
き，１サンプリング時間を短縮することができる．従っ
て、サンプリング周波数を高くすることができるので、
信号の帯域を広くすることができ、高品質のディジタル
遅延回路を提供することができる．ちなみに、上記の実
施例では、ｌサンプリング時間を１０ル秒とすることが
できたので、サンプリング周波数をＩＯＯＫＨ，に設定
でき、遅延させる信号の帯域を上述した従来のものより
も高い５０Ｋｌｂとすることができる．しかも、サンプ
リング周波数を高くすることができるので、帯域外の信
号を除去するためのローバスフィルタは、次数の低いも
のを使用することができ、ローバスフィルタに安価なも
のを使用することかできるので、ディジタル遅延回路の
コストを引き下げることができる．

【図面の簡単な説明】

Claims (1)

【特許請求の範囲】
1. （１）入力されたアナログ信号を順次ディジタル信号に
   変換するＡ／Ｄ変換手段と、上記ディジタル信号を一時
   的に記憶する一時記憶手段と、この一時記憶手段の一時
   記憶値を順次記憶する記憶手段と、上記Ａ／Ｄ変換手段
   がディジタル変換している最中に上記記憶手段のそれぞ
   れ異なる所定のアドレスから順次ディジタル信号を読出
   すと共に、上記Ａ／Ｄ変換終了後に上記一時記憶手段に
   記憶されているディジタル信号を上記記憶手段の所定の
   アドレスに順次記憶させる読出し書込み手段と、上記記
   憶手段から読出されたディジタル信号を順次アナログ信
   号に変換するＤ／Ａ変換手段とを、具備するディジタル
   遅延回路。