JPS6161399B2 - - Google Patents
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- JPS6161399B2 JPS6161399B2 JP54059151A JP5915179A JPS6161399B2 JP S6161399 B2 JPS6161399 B2 JP S6161399B2 JP 54059151 A JP54059151 A JP 54059151A JP 5915179 A JP5915179 A JP 5915179A JP S6161399 B2 JPS6161399 B2 JP S6161399B2
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- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は、音声出力装置に係り、特に多重出力
に好適な固体メモリ方式の音声出力装置に関す
る。
に好適な固体メモリ方式の音声出力装置に関す
る。
従来の音声出力装置の１例を、第１図に示す。
第１図において、１０はマイクロコンピユータ等
の処理装置、１１はPCM（Pulse Code
Modulation）化した音声波（以後、音声データ
と称す）を記憶する音声メモリ、１２は音声メモ
リ１１内の音声データを順次読出すためのメモリ
コントローラ、１３はメモリコントローラ１２か
らの音声データをアナログ量に変換するＤ／Ａ変
換回路、１４はシリアルに出力されるアナログ多
重信号を、各チヤンネルに分配する分配回路、２
１〜２ｎはフイルタ回路、３１〜３ｎは増幅回
路、４１〜４ｎはスピーカ、１５はクロツク発生
回路で以上によりｎチヤンネルの多重音声出力装
置を構成する。
第１図において、１０はマイクロコンピユータ等
の処理装置、１１はPCM（Pulse Code
Modulation）化した音声波（以後、音声データ
と称す）を記憶する音声メモリ、１２は音声メモ
リ１１内の音声データを順次読出すためのメモリ
コントローラ、１３はメモリコントローラ１２か
らの音声データをアナログ量に変換するＤ／Ａ変
換回路、１４はシリアルに出力されるアナログ多
重信号を、各チヤンネルに分配する分配回路、２
１〜２ｎはフイルタ回路、３１〜３ｎは増幅回
路、４１〜４ｎはスピーカ、１５はクロツク発生
回路で以上によりｎチヤンネルの多重音声出力装
置を構成する。
以上の構成において、処理装置１０は外部から
の入力信号S1に応じて出力文を編集し、該出力文
を構成する語に対応した音声データが格納されて
いる音声メモリ内のアドレスをメモリコントロー
ラ１２に出力する。この際、処理装置１０は、ｎ
チヤンネルに対応するｎ個の異なつた文を編集
し、該文に対応するｎ個の異なつたアドレスをメ
モリコントローラ１２に出力する。メモリコント
ローラは前記各アドレスに対応する音声データ
を、クロツク発生回路１５からのクロツパルス
cpでタイミングをとりながらｎチヤンネル分順
次読出し、各チヤンネルの音声データをシリアル
にＤ／Ａ変換回路１３に出力する。Ｄ／Ａ変換回
路はかかる音声データを順次アナログ量に変換
し、PAM（Pnlse Amplitude Modulation）信号
による多重化信号で分配回路１４に出力する。分
配回路１４は、このPAM信号を各チヤンネルに
分配し、その後、各チヤンネルごとにフイルタリ
ング、増幅を行ない、スピーカ４１〜４ｎから音
声波として再生文を出力する。
の入力信号S1に応じて出力文を編集し、該出力文
を構成する語に対応した音声データが格納されて
いる音声メモリ内のアドレスをメモリコントロー
ラ１２に出力する。この際、処理装置１０は、ｎ
チヤンネルに対応するｎ個の異なつた文を編集
し、該文に対応するｎ個の異なつたアドレスをメ
モリコントローラ１２に出力する。メモリコント
ローラは前記各アドレスに対応する音声データ
を、クロツク発生回路１５からのクロツパルス
cpでタイミングをとりながらｎチヤンネル分順
次読出し、各チヤンネルの音声データをシリアル
にＤ／Ａ変換回路１３に出力する。Ｄ／Ａ変換回
路はかかる音声データを順次アナログ量に変換
し、PAM（Pnlse Amplitude Modulation）信号
による多重化信号で分配回路１４に出力する。分
配回路１４は、このPAM信号を各チヤンネルに
分配し、その後、各チヤンネルごとにフイルタリ
ング、増幅を行ない、スピーカ４１〜４ｎから音
声波として再生文を出力する。
以上のような構成及び動作であるから、メモリ
コントローラ１２、及びＤ／Ａ変換回路１３は、
時系列的にｎチヤンネル多重処理が可能な回路規
模、及び動作速度を持つものでなければならな
い。しかるにｎチヤンネル用に設計されたかかる
装置も、ｎチヤンネルの多重出力装置として使用
されることは稀で、通常例えば２チヤンネル程度
の小さいチヤンネル数で用いられることが多い。
このような場合には、ｎチヤンネル用に設計、製
作されたかかる装置は、コスト、信頼性、大きさ
等の点において、好ましいものではなく、また将
来ｎチヤンネルまで増設する計画がある場合で
も、頭初からこの性能を持つた装置になるため、
イニシヤルコストが高くなる等の欠点を持つ。
コントローラ１２、及びＤ／Ａ変換回路１３は、
時系列的にｎチヤンネル多重処理が可能な回路規
模、及び動作速度を持つものでなければならな
い。しかるにｎチヤンネル用に設計されたかかる
装置も、ｎチヤンネルの多重出力装置として使用
されることは稀で、通常例えば２チヤンネル程度
の小さいチヤンネル数で用いられることが多い。
このような場合には、ｎチヤンネル用に設計、製
作されたかかる装置は、コスト、信頼性、大きさ
等の点において、好ましいものではなく、また将
来ｎチヤンネルまで増設する計画がある場合で
も、頭初からこの性能を持つた装置になるため、
イニシヤルコストが高くなる等の欠点を持つ。
本発明の目的は、小チヤンネル構成時に無駄が
なく、かつ自由にチヤンネル数を拡張することが
可能な音声出力装置を提供することである。
なく、かつ自由にチヤンネル数を拡張することが
可能な音声出力装置を提供することである。
本発明の特徴は、音声メモリ内のアドレスを指
定するメモリインタフエースおよび音声データを
音声波に変換するデモジユレータを各チヤンネル
ごとに設けるとともに、音声メモリをアクセスす
るためのメモリバスを設け、前記各チヤンネルの
メモリインタフエース、各チヤンネルのデモジユ
レータ及び音声メモリを、前記メモリバスを介し
て互いに接続したことを特徴とする。
定するメモリインタフエースおよび音声データを
音声波に変換するデモジユレータを各チヤンネル
ごとに設けるとともに、音声メモリをアクセスす
るためのメモリバスを設け、前記各チヤンネルの
メモリインタフエース、各チヤンネルのデモジユ
レータ及び音声メモリを、前記メモリバスを介し
て互いに接続したことを特徴とする。
次に本発明を、実施例を示す図により詳細に説
明する。第２図は本発明の１実施例を示す音声出
力装置の構成図である。第２図において１００は
マイクロコンピユータ等の処理装置、１０１は音
声メモリ、１０２は各チヤンネルに動作タイミン
グを与えるクロツク発生回路、１０３は処理装置
１００のバスであるシステムバス、１０４は音声
メモリ１０１をアクセスするためのメモリバス、
１１１〜１１ｎは処理装置１００からの設定値に
基づき音声メモリのアドレスを出力するメモリイ
ンタフエース、１２１〜１２ｎは音声メモリから
出力される音声データをアナログ量に変換し、フ
イルタリングして音声波に戻すデモジユレータ、
１３１〜１３ｎは増幅器、１４１〜１４ｎはスピ
ーカである。
明する。第２図は本発明の１実施例を示す音声出
力装置の構成図である。第２図において１００は
マイクロコンピユータ等の処理装置、１０１は音
声メモリ、１０２は各チヤンネルに動作タイミン
グを与えるクロツク発生回路、１０３は処理装置
１００のバスであるシステムバス、１０４は音声
メモリ１０１をアクセスするためのメモリバス、
１１１〜１１ｎは処理装置１００からの設定値に
基づき音声メモリのアドレスを出力するメモリイ
ンタフエース、１２１〜１２ｎは音声メモリから
出力される音声データをアナログ量に変換し、フ
イルタリングして音声波に戻すデモジユレータ、
１３１〜１３ｎは増幅器、１４１〜１４ｎはスピ
ーカである。
第３図は、第２図のメモリインタフエース１１
１〜１１ｎの１実施例を示す図である。図におい
て２０１は音声データの１語長Ｗ（語の定義は
種々あるが、例えば連続する有声部とそれに続く
無声部よりなる音声データを１語とする。１語長
とは１語の総サンプリング数）をラツチする第１
ラツチ回路、２０２は１語を構成する音声データ
の音声メモリ内の先頭アドレスAvをラツチする
第２ラツチ回路、２０３は１語中の有声部長Ｖを
ラツチする第３ラツチ回路、２１１は前記１語長
Ｗをクロツクパルスcpiが到来するごとに減じる
第１カウンタ回路、２１２は前記音声データアド
レスAvをクロツクパルスcpiの到来ごとに１づつ
増加させる第２カウンタ回路、２１３は前記有声
部長Ｖをクロツクパルスcpiの到来ごとに１づつ
減じる第３カウンタ回路、２２０は処理装置１０
０からのアドレスの制御信号等により前記各カウ
ンタ回路２０１〜２０３にデータフエツチのため
のストローブSTBを発生するデコーダ回路、２
２１はクロツク発生回路１０２からのクロツクパ
ルスcpiを制御するクロツクコントロール回路、
２２３は第１カウンタ２１１のカウント値が予じ
め定めた一定値になつた時、処理装置１００に割
込信号Iiを発生する割込発生回路である。
１〜１１ｎの１実施例を示す図である。図におい
て２０１は音声データの１語長Ｗ（語の定義は
種々あるが、例えば連続する有声部とそれに続く
無声部よりなる音声データを１語とする。１語長
とは１語の総サンプリング数）をラツチする第１
ラツチ回路、２０２は１語を構成する音声データ
の音声メモリ内の先頭アドレスAvをラツチする
第２ラツチ回路、２０３は１語中の有声部長Ｖを
ラツチする第３ラツチ回路、２１１は前記１語長
Ｗをクロツクパルスcpiが到来するごとに減じる
第１カウンタ回路、２１２は前記音声データアド
レスAvをクロツクパルスcpiの到来ごとに１づつ
増加させる第２カウンタ回路、２１３は前記有声
部長Ｖをクロツクパルスcpiの到来ごとに１づつ
減じる第３カウンタ回路、２２０は処理装置１０
０からのアドレスの制御信号等により前記各カウ
ンタ回路２０１〜２０３にデータフエツチのため
のストローブSTBを発生するデコーダ回路、２
２１はクロツク発生回路１０２からのクロツクパ
ルスcpiを制御するクロツクコントロール回路、
２２３は第１カウンタ２１１のカウント値が予じ
め定めた一定値になつた時、処理装置１００に割
込信号Iiを発生する割込発生回路である。
第４図は、第３図のメモリインターフエースの
動作を示すタイムチヤートである。
動作を示すタイムチヤートである。
第５図は、第２図の装置のデモジユレータ１２
１〜１２ｎの１実施例を示すブロツク図である。
第５図において３０１は音声メモリ１０１からの
音声データを受けるバツフア回路、３０２は無声
音のPCMコードを発生する無声コード設定回
路、３０３はゲート回路、３０４はラツチ回路
で、ゲート回路３０３から入力される。バツフア
回路３０１からの有声データあるいは無声コード
設定回路３０２からの無声データのいずれかをラ
ツチする。３０５はＤ／Ａ変換回路、３０６はフ
イルタ回路である。
１〜１２ｎの１実施例を示すブロツク図である。
第５図において３０１は音声メモリ１０１からの
音声データを受けるバツフア回路、３０２は無声
音のPCMコードを発生する無声コード設定回
路、３０３はゲート回路、３０４はラツチ回路
で、ゲート回路３０３から入力される。バツフア
回路３０１からの有声データあるいは無声コード
設定回路３０２からの無声データのいずれかをラ
ツチする。３０５はＤ／Ａ変換回路、３０６はフ
イルタ回路である。
第６図は、第２図の装置の各チヤンネル間の動
作タイミングを示すタイムチヤートである。
作タイミングを示すタイムチヤートである。
次に以上の構成より成る本発明の実施例の動作
を説明する。処理装置１００は外部信号S1に応じ
て各チヤンネルの出力文を編集する。例えば該編
集結果により、あるタイミングにおいて第１チヤ
ンネルが必要とする語のパラメータである語長
Ｗ、アドレスAv、有声部長Ｖをメモリインタフ
エース１１１に出力する。メモリインタフエース
１１１内の第１、第２、第３ラツチ回路２０１〜
２０３は前記各パラメータをラツチし、次に第
１、第２、第３のカウンタ回路２１１〜２１３
は、クロツクコントロール回路からのロード信号
LDによりこれらのパラメータをロードした後、
前記クロツクコントロール回路２２１より出力さ
れる内部クロツクcpiにより各回路のそれぞれの
カウント方向にカウントする。割込発生回路２２
３は第１カウンタ２１１のカウント値を監視し、
予じめ定めた一定値に達すると処理装置１００に
対し割込信号I1を出力する。第２カウンタ回路２
１２の出力は、音声メモリ１０１に対し、所要音
声データのアドレスa1として内部クロツクcpiの
タイミングでメモリバス１０４を介して出力する
と共に、デモジユレータ１２１にストローブ信号
ST1を出力する。音声メモリ１０１からは前記ア
ドレスa1に対応する音声データd1をメモリバス１
０４を介して出力し、通常はデモジユレータ１２
１内のラツチ回路３０４が、かかる音声データd1
をバツフア回路３０１、ゲート回路３０３を経由
して、ストローブ信号ST1のタイミングでラツチ
する。クロツク発生回路１０２から各チヤンネル
に対し、第６図に示すように位相の異なるクロツ
クcpiが出力され、例えば前記第１チヤンネルは
cp1に同期して前記した動作が繰返される。デモ
ジユレータ１２１はこのようにしてラツチした音
声データd1を順次アナログ量に変換し、音声波を
再生する。次に１語中に無声部が含まれる場合に
は、語長をカウントする第１カウンタ２１１が零
になる前に、有声部をカウントする第３カウンタ
２１３のカウント値が零になり、無声信号VS1を
出力する。この無声信号によりデモジユーレータ
１２１内のゲート回路３０３は、無声コード設定
回路３０２の出力をラツチ回路３０４に出力する
ように切換わる。以後、ストローブ信号ST1が到
来するごとに無声音が再生される。
を説明する。処理装置１００は外部信号S1に応じ
て各チヤンネルの出力文を編集する。例えば該編
集結果により、あるタイミングにおいて第１チヤ
ンネルが必要とする語のパラメータである語長
Ｗ、アドレスAv、有声部長Ｖをメモリインタフ
エース１１１に出力する。メモリインタフエース
１１１内の第１、第２、第３ラツチ回路２０１〜
２０３は前記各パラメータをラツチし、次に第
１、第２、第３のカウンタ回路２１１〜２１３
は、クロツクコントロール回路からのロード信号
LDによりこれらのパラメータをロードした後、
前記クロツクコントロール回路２２１より出力さ
れる内部クロツクcpiにより各回路のそれぞれの
カウント方向にカウントする。割込発生回路２２
３は第１カウンタ２１１のカウント値を監視し、
予じめ定めた一定値に達すると処理装置１００に
対し割込信号I1を出力する。第２カウンタ回路２
１２の出力は、音声メモリ１０１に対し、所要音
声データのアドレスa1として内部クロツクcpiの
タイミングでメモリバス１０４を介して出力する
と共に、デモジユレータ１２１にストローブ信号
ST1を出力する。音声メモリ１０１からは前記ア
ドレスa1に対応する音声データd1をメモリバス１
０４を介して出力し、通常はデモジユレータ１２
１内のラツチ回路３０４が、かかる音声データd1
をバツフア回路３０１、ゲート回路３０３を経由
して、ストローブ信号ST1のタイミングでラツチ
する。クロツク発生回路１０２から各チヤンネル
に対し、第６図に示すように位相の異なるクロツ
クcpiが出力され、例えば前記第１チヤンネルは
cp1に同期して前記した動作が繰返される。デモ
ジユレータ１２１はこのようにしてラツチした音
声データd1を順次アナログ量に変換し、音声波を
再生する。次に１語中に無声部が含まれる場合に
は、語長をカウントする第１カウンタ２１１が零
になる前に、有声部をカウントする第３カウンタ
２１３のカウント値が零になり、無声信号VS1を
出力する。この無声信号によりデモジユーレータ
１２１内のゲート回路３０３は、無声コード設定
回路３０２の出力をラツチ回路３０４に出力する
ように切換わる。以後、ストローブ信号ST1が到
来するごとに無声音が再生される。
メモリインタフエース内の各ラツチ回路２０１
〜２０３には、現在出力中の語の出力が完了する
前に次の語のパラメータをフエツチさせるため、
前記１語再生完了の一定時間前に割込発生回路２
２３から出力される割込信号I1により、処理装置
１００から前記各ラツチ回路２０１〜２０３に各
パラメータを出力する。この時、メモリインタフ
エース内のデコーダ回路は、ラツチ回路２０１〜
２０３へのストローブ信号STBにより内部フラ
グF1をセツトする。１語の出力が完了し語長を
カウントする第１カウンタ回路２１１のカウント
値が零になると、第１カウンタ回路はボローBR
を発生し、クロツクコントロール回路２２１はこ
れにより内部フラグF2をセツトする。これら二
つの内部フラグF1，F2が共にセツトされた時、
クロツクパルスcpに同期してクロツクコントロ
ール回路２２１は各カウンタ２１１〜２１３に対
し、次に再生する語のパラメータを、各ラツチ回
路２０１〜２０３からロードするためのロード信
号LDを出力する。以上のようにして順次、音声
波が再生されていくが、メモリインタフエース１
１１から、次の語のパラメータを処理装置１００
に対して要求する割込信号I1を１語の再生を完了
した後ではなく、その一定時間前に発生させるた
め、処理装置１００内での処理時間に余裕を持た
せることが可能で、マイクロコンピユータ等の能
力が低い処理装置でも、多重化数を大きくとるこ
とができる。もし、多チヤンネル間で処理が競合
する等の理由から次の語のパラメータの設定が遅
れた場合には、第４図に示すようら１語の再生完
了後、次のパラメータがロードされるまで、無声
信号VSが出力され、無声音が再生される。
〜２０３には、現在出力中の語の出力が完了する
前に次の語のパラメータをフエツチさせるため、
前記１語再生完了の一定時間前に割込発生回路２
２３から出力される割込信号I1により、処理装置
１００から前記各ラツチ回路２０１〜２０３に各
パラメータを出力する。この時、メモリインタフ
エース内のデコーダ回路は、ラツチ回路２０１〜
２０３へのストローブ信号STBにより内部フラ
グF1をセツトする。１語の出力が完了し語長を
カウントする第１カウンタ回路２１１のカウント
値が零になると、第１カウンタ回路はボローBR
を発生し、クロツクコントロール回路２２１はこ
れにより内部フラグF2をセツトする。これら二
つの内部フラグF1，F2が共にセツトされた時、
クロツクパルスcpに同期してクロツクコントロ
ール回路２２１は各カウンタ２１１〜２１３に対
し、次に再生する語のパラメータを、各ラツチ回
路２０１〜２０３からロードするためのロード信
号LDを出力する。以上のようにして順次、音声
波が再生されていくが、メモリインタフエース１
１１から、次の語のパラメータを処理装置１００
に対して要求する割込信号I1を１語の再生を完了
した後ではなく、その一定時間前に発生させるた
め、処理装置１００内での処理時間に余裕を持た
せることが可能で、マイクロコンピユータ等の能
力が低い処理装置でも、多重化数を大きくとるこ
とができる。もし、多チヤンネル間で処理が競合
する等の理由から次の語のパラメータの設定が遅
れた場合には、第４図に示すようら１語の再生完
了後、次のパラメータがロードされるまで、無声
信号VSが出力され、無声音が再生される。
以上説明したように、本発明によれば、基本構
成部となるのは、処理装置１００、音声メモリ１
０１およびクロツク発生回路１０２のみで、他は
全て各チヤンネルごとに独立し、メモリバス１０
４を介して音声メモリ１０１に接続される構成に
なつている。即ち各チヤンネルは独立に各チヤン
ネルが必要とする音声データのアドレスを、メモ
リバス１０４を介して出力し、読出している。従
つて、これら各チヤンネルごとに独立したメモリ
インタフエース、デモジユレータ等は、１チヤン
ネルを構成するに最適な回路構成にすることが可
能である。従つて、かかる構成により１チヤンネ
ルの音声出力装置を構成しても、冗長な部分はな
く、またかかる装置に、メモリバス１０４を介し
て前記各チヤンネルに必要とする回路を増設する
ことにより、容易にチヤンネルの拡張を行なうこ
とが可能で、かつ、回路規模、コスト共、所要チ
ヤンネル数に対応したものとなる。即ちいかなる
チヤンネル数に対してもバランスがとれた装置を
構成することが可能である。
成部となるのは、処理装置１００、音声メモリ１
０１およびクロツク発生回路１０２のみで、他は
全て各チヤンネルごとに独立し、メモリバス１０
４を介して音声メモリ１０１に接続される構成に
なつている。即ち各チヤンネルは独立に各チヤン
ネルが必要とする音声データのアドレスを、メモ
リバス１０４を介して出力し、読出している。従
つて、これら各チヤンネルごとに独立したメモリ
インタフエース、デモジユレータ等は、１チヤン
ネルを構成するに最適な回路構成にすることが可
能である。従つて、かかる構成により１チヤンネ
ルの音声出力装置を構成しても、冗長な部分はな
く、またかかる装置に、メモリバス１０４を介し
て前記各チヤンネルに必要とする回路を増設する
ことにより、容易にチヤンネルの拡張を行なうこ
とが可能で、かつ、回路規模、コスト共、所要チ
ヤンネル数に対応したものとなる。即ちいかなる
チヤンネル数に対してもバランスがとれた装置を
構成することが可能である。
第１図は従来の音声出力装置の１例を示す構成
図、第２図は本発明の１実施例を示す構成図、第
３図は、第２図のメモリインタフエースの構成の
１実施例を示す構成図、第４図は第３図の動作を
示すタイムチヤート、第５図は第２図のデモジユ
レータの１実施例を示す構成図、第６図は第２図
の動作を示すタイムチヤートである。 １００……処理装置、１０１……音声メモリ、
１０２……クロツク発生回路、１０３……システ
ムバス、１０４……メモリバス、１１１〜１１ｎ
……メモリインターフエース、１２１〜１２ｎ…
…デモジユレータ、１３１〜１３ｎ……増幅器、
１４１〜１４ｎ……スピーカ、２０１〜２０３…
…ラツチ回路、２１１〜２１３……カウンタ回
路、２２０……デコーダ、２２１……クロツクコ
ントロール回路、２２３……割込発生回路、３０
１……バツフア回路、３０２……無声コード設定
回路、３０３……ゲート回路、３０４……ラツチ
回路、３０５……Ｄ／Ａ変換回路、３０６……フ
イルタ回路。
図、第２図は本発明の１実施例を示す構成図、第
３図は、第２図のメモリインタフエースの構成の
１実施例を示す構成図、第４図は第３図の動作を
示すタイムチヤート、第５図は第２図のデモジユ
レータの１実施例を示す構成図、第６図は第２図
の動作を示すタイムチヤートである。 １００……処理装置、１０１……音声メモリ、
１０２……クロツク発生回路、１０３……システ
ムバス、１０４……メモリバス、１１１〜１１ｎ
……メモリインターフエース、１２１〜１２ｎ…
…デモジユレータ、１３１〜１３ｎ……増幅器、
１４１〜１４ｎ……スピーカ、２０１〜２０３…
…ラツチ回路、２１１〜２１３……カウンタ回
路、２２０……デコーダ、２２１……クロツクコ
ントロール回路、２２３……割込発生回路、３０
１……バツフア回路、３０２……無声コード設定
回路、３０３……ゲート回路、３０４……ラツチ
回路、３０５……Ｄ／Ａ変換回路、３０６……フ
イルタ回路。
Claims (1)
- １ 音声波をPCMコード化してメモリに記録し
た音声データを該メモリから選択的に順次読出
し、読出した音声データをアナログ量に変換して
音声を出力する装置において、出力選択信号に応
じて出力文章を編集する処理装置、前記音声デー
タを記憶するメモリ、前記処理装置からのアドレ
ス設定値に基づき所要音声データのアドレスを前
記メモリに順次出力する複数個のメモリインター
フエース、前記メモリから出力される音声データ
を音声波に変換する複数個のデモジユレータ、前
記メモリとメモリインターフエースとデモジユレ
ータとを接続するメモリバスを備えたことを特徴
とする音声出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5915179A JPS55151699A (en) | 1979-05-16 | 1979-05-16 | Sound output unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5915179A JPS55151699A (en) | 1979-05-16 | 1979-05-16 | Sound output unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55151699A JPS55151699A (en) | 1980-11-26 |
| JPS6161399B2 true JPS6161399B2 (ja) | 1986-12-25 |
Family
ID=13105051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5915179A Granted JPS55151699A (en) | 1979-05-16 | 1979-05-16 | Sound output unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55151699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05164Y2 (ja) * | 1986-08-21 | 1993-01-06 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120999A (en) * | 1981-01-19 | 1982-07-28 | Tokyo Shibaura Electric Co | Automatic information broadcasting equipment |
| JPS59121433A (ja) * | 1982-12-20 | 1984-07-13 | Fujitsu Ltd | 音声デ−タ録音再生方式 |
| DE3447950A1 (de) * | 1984-06-07 | 1985-12-12 | Audi AG, 8070 Ingolstadt | Hydraulisches motorlager |
| JPS62159400A (ja) * | 1986-01-08 | 1987-07-15 | Casio Comput Co Ltd | 録音再生装置 |
-
1979
- 1979-05-16 JP JP5915179A patent/JPS55151699A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05164Y2 (ja) * | 1986-08-21 | 1993-01-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55151699A (en) | 1980-11-26 |
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