JPS622326B2 - - Google Patents
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- JPS622326B2 JPS622326B2 JP54161517A JP16151779A JPS622326B2 JP S622326 B2 JPS622326 B2 JP S622326B2 JP 54161517 A JP54161517 A JP 54161517A JP 16151779 A JP16151779 A JP 16151779A JP S622326 B2 JPS622326 B2 JP S622326B2
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- Japan
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- memory
- output
- audio
- cpu
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- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 230000004044 response Effects 0.000 abstract description 2
- 238000009826 distribution Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は音声多重出力装置に係り、特に再生音
の自然性に優れると共に十分なチヤンネル数の音
声を再生でき、且つその処理装置の負荷分担を軽
減した音声多重出力装置に関する。
の自然性に優れると共に十分なチヤンネル数の音
声を再生でき、且つその処理装置の負荷分担を軽
減した音声多重出力装置に関する。
従来より、音声をコード化して記憶装置に記憶
させておき、これをマイクロコンピユータ等処理
装置により制御し、例えば複数の放送文に編集し
て各々再生するようにした音声多重出力装置が提
案されていた。
させておき、これをマイクロコンピユータ等処理
装置により制御し、例えば複数の放送文に編集し
て各々再生するようにした音声多重出力装置が提
案されていた。
第１図は、この従来の音声多重出力装置の実施
例を示したものである。
例を示したものである。
第１図において、符号CPUはマイクロコンピ
ユータ等の処理装置であり、外部からの信号SIに
従つて所定のプログラム処理をするようになつて
いる。この処理装置CPUの出力信号は、PCM
（Pulse Code Modulator）方式等でコード化され
た音声波（以下音声データ）を記憶する音声メモ
リVMを制御するメモリコントローラMCRに入力
されるように構成されている。このメモリコント
ローラMCRは、処理装置CPUからの指定に基づ
き音声メモリVM内の音声データを順次読出し、
この音声データをデイジタル信号からアナログ信
号に変換するＤ／Ａ変換回路（以下デモジユレー
タという）DEMに入力するように構成されてい
る。デモジユレータDEMからシリアル信号とし
て出力されるアナログ多重信号は、この信号を各
チヤンネル毎に分配する分配回路DSTに入力さ
れるように構成されている。
ユータ等の処理装置であり、外部からの信号SIに
従つて所定のプログラム処理をするようになつて
いる。この処理装置CPUの出力信号は、PCM
（Pulse Code Modulator）方式等でコード化され
た音声波（以下音声データ）を記憶する音声メモ
リVMを制御するメモリコントローラMCRに入力
されるように構成されている。このメモリコント
ローラMCRは、処理装置CPUからの指定に基づ
き音声メモリVM内の音声データを順次読出し、
この音声データをデイジタル信号からアナログ信
号に変換するＤ／Ａ変換回路（以下デモジユレー
タという）DEMに入力するように構成されてい
る。デモジユレータDEMからシリアル信号とし
て出力されるアナログ多重信号は、この信号を各
チヤンネル毎に分配する分配回路DSTに入力さ
れるように構成されている。
この分配回路DSTには、第１チヤンネルの再
生装置としてフイルタEIT1−増幅回路AMR1−ス
ピーカSPK1が接続され、第２チヤンネルの再生
装置としてフイルタFLT2−増幅回路AMP2−ス
ピーカSPK2が接続され、というように次々と接
続されており、第ｎチヤンネルの再生装置として
のフイルタFLTo−増幅回路AMPo−スピーカ
SPKoが接続されている。
生装置としてフイルタEIT1−増幅回路AMR1−ス
ピーカSPK1が接続され、第２チヤンネルの再生
装置としてフイルタFLT2−増幅回路AMP2−ス
ピーカSPK2が接続され、というように次々と接
続されており、第ｎチヤンネルの再生装置として
のフイルタFLTo−増幅回路AMPo−スピーカ
SPKoが接続されている。
そして、メモリコントローラMCRと分配回路
DSTには、そのタイミングを制御するためにタ
イミング制御回路TCRからクロツクパルスCPが
入力されるように構成されている。以上の構成に
よりｎチヤンネルの音声多重出力装置が構成され
ている。
DSTには、そのタイミングを制御するためにタ
イミング制御回路TCRからクロツクパルスCPが
入力されるように構成されている。以上の構成に
よりｎチヤンネルの音声多重出力装置が構成され
ている。
以上のように構成された音声多重出力装置にお
いて、外部からの信号SIに応じて前記処理装置
CPUは、各チヤンネル毎に放送文を編集し、該
編集文を構成する語のアドレスをメモリコントロ
ーラMCRに出力する。このメモリコントローラ
MCRは前記各語に対応する音声データをタイミ
ング制御回路TCRからのクロツクパルスCPでタ
イミングをとりながらｎチヤンネル分順次読出
し、各チヤンネル毎の音声データをシリアルにデ
モジユレータDEMに入力する。
いて、外部からの信号SIに応じて前記処理装置
CPUは、各チヤンネル毎に放送文を編集し、該
編集文を構成する語のアドレスをメモリコントロ
ーラMCRに出力する。このメモリコントローラ
MCRは前記各語に対応する音声データをタイミ
ング制御回路TCRからのクロツクパルスCPでタ
イミングをとりながらｎチヤンネル分順次読出
し、各チヤンネル毎の音声データをシリアルにデ
モジユレータDEMに入力する。
このデモジユレータDEMにおいて、これを音
声データは順次アナログ量に変換され、PAM
（Pulse Amplitude Modulation）信号となり、ア
ナログ多重化信号として分配回路DSTに入力さ
れる。
声データは順次アナログ量に変換され、PAM
（Pulse Amplitude Modulation）信号となり、ア
ナログ多重化信号として分配回路DSTに入力さ
れる。
この分配回路DSTにおいて、このPAM信号は
各チヤンネル毎に分配され、各チヤンネル毎にフ
イルタFLT1乃至FLTo、増幅回路AMP1乃至
AMPo、により波及び増幅されて各スピーカ
SPK1乃至SPKoからの音声波として編集された放
送文を各々再生する。
各チヤンネル毎に分配され、各チヤンネル毎にフ
イルタFLT1乃至FLTo、増幅回路AMP1乃至
AMPo、により波及び増幅されて各スピーカ
SPK1乃至SPKoからの音声波として編集された放
送文を各々再生する。
以上のように構成され動作するので処理装置
CPUは、外部からの信号SIを取り込み、該信号
SIに応じた出力チヤンネル及び出力文を決定し、
かつ各瞬時々々に出力すべき該文中の語を選択し
てメモリコントローラMCRに出力しなければな
らなかつた。従つて、処理装置CPUからメモリ
コントローラMCRに出力する語の設定は、現在
出力中の語の読出しが終了するまでに行なわなけ
ればならなかつた。
CPUは、外部からの信号SIを取り込み、該信号
SIに応じた出力チヤンネル及び出力文を決定し、
かつ各瞬時々々に出力すべき該文中の語を選択し
てメモリコントローラMCRに出力しなければな
らなかつた。従つて、処理装置CPUからメモリ
コントローラMCRに出力する語の設定は、現在
出力中の語の読出しが終了するまでに行なわなけ
ればならなかつた。
この結果、各語の長さを短かく設定した場合、
又は、語の長さを不統一すなわち可変語長にした
場合には、処理装置CPUの負荷分担が著しく増
加することになる。このため語長をある一定値以
上に制限し、かつ語長を統一するようにして処理
装置CPUの負荷軽減を図つている。
又は、語の長さを不統一すなわち可変語長にした
場合には、処理装置CPUの負荷分担が著しく増
加することになる。このため語長をある一定値以
上に制限し、かつ語長を統一するようにして処理
装置CPUの負荷軽減を図つている。
しかしながら、このように一語長を一定値に統
一することは、再生音の語間の間合いが一定にな
ることであり、語長が無理を生じ明らかに再生音
の自然性が悪化するという欠点があつた。
一することは、再生音の語間の間合いが一定にな
ることであり、語長が無理を生じ明らかに再生音
の自然性が悪化するという欠点があつた。
さらに、出力チヤンネル数を大きくすると、前
記処理装置CPUの負荷が増大して過負荷とな
り、出力語間に音声の空白部を生じて同様に再生
音の自然性が損われるという欠点があつた。
記処理装置CPUの負荷が増大して過負荷とな
り、出力語間に音声の空白部を生じて同様に再生
音の自然性が損われるという欠点があつた。
本発明の目的は、前述の欠点を解消するために
なされたもので、再生音の自然性に優れると共に
十分に大きなチヤンネル数の再生であつてもその
特徴を損うことのない音声多重出力装置を提供す
るにある。
なされたもので、再生音の自然性に優れると共に
十分に大きなチヤンネル数の再生であつてもその
特徴を損うことのない音声多重出力装置を提供す
るにある。
本発明は、複数の処理装置と、音声メモリと、
前記処理装置からの設定値に基づき前記音声メモ
リからの音声データを読出すための複数個のメモ
リインターフエースと、前記音声データを音声波
に変換して出力する複数個の出力回路とからな
り、前記複数個の処理装置とこれら処理装置に接
続される各一個以上のメモリインターフエースと
を処理装置毎に独立したシステムバスで接続し、
かつすべてのメモリインターフエースと前記音声
メモリとを共通のメモリバスで接続して、前記目
的を達成しようとするものである。
前記処理装置からの設定値に基づき前記音声メモ
リからの音声データを読出すための複数個のメモ
リインターフエースと、前記音声データを音声波
に変換して出力する複数個の出力回路とからな
り、前記複数個の処理装置とこれら処理装置に接
続される各一個以上のメモリインターフエースと
を処理装置毎に独立したシステムバスで接続し、
かつすべてのメモリインターフエースと前記音声
メモリとを共通のメモリバスで接続して、前記目
的を達成しようとするものである。
以下、本発明の一実施例を図面に基づいて説明
する。
する。
第２図は、本発明に係る音声多重出力装置の一
実施例が示されている。第２図において、第１図
と同一記号は同一構成要素を示している。図中符
号CPU1は外部信号SI1を受ける第一の処理装置で
あり、CPU2は外部信号SI2を受ける第二の処理装
置である。
実施例が示されている。第２図において、第１図
と同一記号は同一構成要素を示している。図中符
号CPU1は外部信号SI1を受ける第一の処理装置で
あり、CPU2は外部信号SI2を受ける第二の処理装
置である。
この第一の処理装置CPU1は、その処理信号を
第一のシステムバスSB1を介してメモリインター
フエースMI11乃至MI1oに入力するように構成さ
れている。第二の処理装置CPU2は、その処理信
号を第二のシステムバスSB2を介してメモリイン
ターフエースMI21乃至MI2oに入力するように構
成されている。
第一のシステムバスSB1を介してメモリインター
フエースMI11乃至MI1oに入力するように構成さ
れている。第二の処理装置CPU2は、その処理信
号を第二のシステムバスSB2を介してメモリイン
ターフエースMI21乃至MI2oに入力するように構
成されている。
これらメモリインターフエースMI11乃至
MI1p，MI21乃至MI2qは、メモリバスMBに共通接
続され、前記処理装置CPU1，CPU2から出力され
る設定値に基づいた音声データのアドレスをこの
メモリバスMBに接続された音声メモリVMに供
給するように構成されている。
MI1p，MI21乃至MI2qは、メモリバスMBに共通接
続され、前記処理装置CPU1，CPU2から出力され
る設定値に基づいた音声データのアドレスをこの
メモリバスMBに接続された音声メモリVMに供
給するように構成されている。
音声メモリVMから出力される音声データは、
メモリバスMBに接続されている出力回路OUT11
乃至OUT1p，OUT21乃至OUT2qに供給されるよ
うに接続されている。この出力回路OUT11乃至
OUT1p，OUT21乃至OUT2qは、各々音声メモリ
から出力される音声データをアナログ量に変換
し、音声波に復調して増幅するように夫夫構成さ
れている。そして、これらの出力回路OUT11乃
至OUT1p，OUT21乃至OUT2qの副字毎に対応し
て配設されたスピーカSPK11乃至SPK10，SPK21
乃至SPK2qにより音声波に各々再生されるように
構成され、夫夫音声出力のチヤンネルCH11，
CH12，………，CH1p，CH21，CH22，………
CH2qを形成している。
メモリバスMBに接続されている出力回路OUT11
乃至OUT1p，OUT21乃至OUT2qに供給されるよ
うに接続されている。この出力回路OUT11乃至
OUT1p，OUT21乃至OUT2qは、各々音声メモリ
から出力される音声データをアナログ量に変換
し、音声波に復調して増幅するように夫夫構成さ
れている。そして、これらの出力回路OUT11乃
至OUT1p，OUT21乃至OUT2qの副字毎に対応し
て配設されたスピーカSPK11乃至SPK10，SPK21
乃至SPK2qにより音声波に各々再生されるように
構成され、夫夫音声出力のチヤンネルCH11，
CH12，………，CH1p，CH21，CH22，………
CH2qを形成している。
符号TMGは各メモリインターフエースMI11乃
至MI1p，MI21乃至MI2q、及び出力回路OUT11乃
至OUT1p，OUT21乃至OUT2pに動作タイミング
用のクロツクパルスCLKを供給するように構成
されている。
至MI1p，MI21乃至MI2q、及び出力回路OUT11乃
至OUT1p，OUT21乃至OUT2pに動作タイミング
用のクロツクパルスCLKを供給するように構成
されている。
以上の構成になる本実施例の動作について以下
に説明する。
に説明する。
処理装置CPU1は、外部信号SI1を受けるとこれ
を処理し、出力チヤンネルの決定と出力文S1の編
集を行う。例えば出力チヤンネルCH12、出力文
S1を構成する語をW1，W2，………，Ｗoとする
と、処理装置CPU1は、まずチヤンネルCH12のメ
モリインターフエースMI12に出力文S1の第１語
W1のアドレス及びその他の制御パラメータを出
力する。メモリインターフエースMI12は、このパ
ラメータに従い第１語W1を構成する音声データ
のアドレスをタイミング回路TMGからのクロツ
クパルスCLKを受けるごとに音声メモリVMにメ
モリバスMBを通して順次出力する。
を処理し、出力チヤンネルの決定と出力文S1の編
集を行う。例えば出力チヤンネルCH12、出力文
S1を構成する語をW1，W2，………，Ｗoとする
と、処理装置CPU1は、まずチヤンネルCH12のメ
モリインターフエースMI12に出力文S1の第１語
W1のアドレス及びその他の制御パラメータを出
力する。メモリインターフエースMI12は、このパ
ラメータに従い第１語W1を構成する音声データ
のアドレスをタイミング回路TMGからのクロツ
クパルスCLKを受けるごとに音声メモリVMにメ
モリバスMBを通して順次出力する。
その結果、前記第１語W1の音声データは、音
声メモリVMからメモリバスMB上に順次出力さ
れ、これをチヤンネルCH12の出力回路OUT12が
前記クロツクパルスに同期して取込まれ、アナロ
グ量に変換された後音声波に復調されてスピーカ
SPK12を介して再生される。
声メモリVMからメモリバスMB上に順次出力さ
れ、これをチヤンネルCH12の出力回路OUT12が
前記クロツクパルスに同期して取込まれ、アナロ
グ量に変換された後音声波に復調されてスピーカ
SPK12を介して再生される。
このように第１語の出力が終了すると第２語
W2，………，第ｎ語Ｗoと、同様の順序で出力さ
れて編集された出力文S1を全文再生されることに
なる。
W2，………，第ｎ語Ｗoと、同様の順序で出力さ
れて編集された出力文S1を全文再生されることに
なる。
この期間に信号SI1から他のチヤンネル、例え
ばチヤンネルCH1pに出力するように信号を受け
ると、同様の順序によりチヤンネルCH1pのメモ
リインターフエースMI1pにも出力させることに
なる。
ばチヤンネルCH1pに出力するように信号を受け
ると、同様の順序によりチヤンネルCH1pのメモ
リインターフエースMI1pにも出力させることに
なる。
第二の処理装置CPU2も、前述同様の作用をす
るものである。
るものである。
ここで、全チヤンネル数Ｎ＝ｐ＋ｑは、各処理
装置CPU1，CPU2が過負荷にならないように適当
に配分すればよいものである。
装置CPU1，CPU2が過負荷にならないように適当
に配分すればよいものである。
さらに、出力チヤンネルを増加させたい場合
は、同様に第三、第四、………の処理装置、及び
必要な回路構成を増加させることによつてその出
力チヤンネルを増加させることができる。
は、同様に第三、第四、………の処理装置、及び
必要な回路構成を増加させることによつてその出
力チヤンネルを増加させることができる。
上述のように本発明によれば、複数の処理装置
毎に各々独立したシステムバスを介してメモリイ
ンターフエースを接続し、全てのメモリインター
フエースは共通のメモリバスを介して音声メモリ
に接続してなるので、全出力チヤンネルに対する
負荷を複数の処理装置に配分でき、出力要求に対
する応答の遅れ、あるいは出力語間の途切れ等が
解消できて再生音の自然性に優れた高品質の出力
文を得ることができるという効果がある。
毎に各々独立したシステムバスを介してメモリイ
ンターフエースを接続し、全てのメモリインター
フエースは共通のメモリバスを介して音声メモリ
に接続してなるので、全出力チヤンネルに対する
負荷を複数の処理装置に配分でき、出力要求に対
する応答の遅れ、あるいは出力語間の途切れ等が
解消できて再生音の自然性に優れた高品質の出力
文を得ることができるという効果がある。
第１図は従来の音声多重出力回路の一構成例を
示すブロツク線図、第２図は本発明に係る音声多
重出力回路の一実施例を示したブロツク線図であ
る。 CPU1，CPU2……処理装置、SB1，SB2……シ
ステムバス、MI11乃至MI1p，MI21乃至MI2q……
メモリインターフエース、VM……音声メモリ、
OUT11乃至OUT1p，OUT21乃至OUT2q……出力
回路、SPK11乃至SPK1p，SPK21乃至SPK2q……
スピーカ、TMG……タイミング回路。
示すブロツク線図、第２図は本発明に係る音声多
重出力回路の一実施例を示したブロツク線図であ
る。 CPU1，CPU2……処理装置、SB1，SB2……シ
ステムバス、MI11乃至MI1p，MI21乃至MI2q……
メモリインターフエース、VM……音声メモリ、
OUT11乃至OUT1p，OUT21乃至OUT2q……出力
回路、SPK11乃至SPK1p，SPK21乃至SPK2q……
スピーカ、TMG……タイミング回路。
Claims (1)
- １ 音声波をデジタルコード化した音声データを
メモリに記憶し、これを選択式に順次読み出し、
アナログ量に変換して音声に再生する音声多重出
力装置において、外部信号に応じて文章を編集す
る複数の処理装置と、前記複数個の処理装置のそ
れぞれ一以上に接続され該処理装置からの設定値
に基づき再生する音声データのアドレスを前記メ
モリに出力するメモリインターフエースと、前記
メモリから出力される音声データをアナログ量に
変換する出力装置とからなり、前記複数の処理装
置とメモリインターフエースとは各処理装置ごと
に独立したシステムバスを介して、前記メモリイ
ンターフエースと前記メモリとは共通のメモリバ
スを介して夫々接続したことを特徴とする音声多
重出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16151779A JPS5685154A (en) | 1979-12-14 | 1979-12-14 | Multiplex aural output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16151779A JPS5685154A (en) | 1979-12-14 | 1979-12-14 | Multiplex aural output device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5685154A JPS5685154A (en) | 1981-07-11 |
| JPS622326B2 true JPS622326B2 (ja) | 1987-01-19 |
Family
ID=15736570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16151779A Granted JPS5685154A (en) | 1979-12-14 | 1979-12-14 | Multiplex aural output device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5685154A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100588483B1 (ko) * | 2002-07-12 | 2006-06-14 | 권기원 | 단선 스피커 시스템 |
| KR100911462B1 (ko) * | 2009-03-06 | 2009-08-11 | 주식회사 엠디아이 | 앰프 장치 및 오디오 출력장치와 이에 의한 오디오 신호 출력 시스템 |
-
1979
- 1979-12-14 JP JP16151779A patent/JPS5685154A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5685154A (en) | 1981-07-11 |
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