JP2684820B2 - サラウンド回路 - Google Patents
サラウンド回路Info
- Publication number
- JP2684820B2 JP2684820B2 JP2128053A JP12805390A JP2684820B2 JP 2684820 B2 JP2684820 B2 JP 2684820B2 JP 2128053 A JP2128053 A JP 2128053A JP 12805390 A JP12805390 A JP 12805390A JP 2684820 B2 JP2684820 B2 JP 2684820B2
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- JP
- Japan
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- circuit
- ram
- offset
- instruction
- access
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサラウンド回路に関し、特にサラウンドに必
要な遅延RAMをアクセスするアドレス生成に関する。
要な遅延RAMをアクセスするアドレス生成に関する。
近年オーディオ分野に於ては、ホール等でシミュレー
ションする為にサラウンド処理が行なわれている。サラ
ウンド処理はオーディオ信号を遅延させホール等で発生
する反射音を再現するものである。これはアナログ回路
で実現する場合とディジタル回路で実現する場合がある
が、ディジタル処理が特性的に優れている為、ディジタ
ル処理が主流となりつつある。
ションする為にサラウンド処理が行なわれている。サラ
ウンド処理はオーディオ信号を遅延させホール等で発生
する反射音を再現するものである。これはアナログ回路
で実現する場合とディジタル回路で実現する場合がある
が、ディジタル処理が特性的に優れている為、ディジタ
ル処理が主流となりつつある。
第３図に従来のサラウンド回路を示す。ディジタル処
理の場合はオーディオデータを遅延RAMを使って遅延動
作を行なう。従ってサラウンド回路もこの遅延RAMへの
アクセス及びアドレス生成が主な役割となる。
理の場合はオーディオデータを遅延RAMを使って遅延動
作を行なう。従ってサラウンド回路もこの遅延RAMへの
アクセス及びアドレス生成が主な役割となる。
第３図は基本となるポインタデータを保持するポイン
タレジスタ、ポインタデータとのオフセット値を保持す
るオフセットRAM、ポインタレジスタの出力とオフセッ
トRAMの値を加算しアドレスを得る加算器及び得られた
アドレスを対象とする遅延RAMのアドレスのフォーマッ
トに変換するフォーマット変換回路から構成されてい
る。
タレジスタ、ポインタデータとのオフセット値を保持す
るオフセットRAM、ポインタレジスタの出力とオフセッ
トRAMの値を加算しアドレスを得る加算器及び得られた
アドレスを対象とする遅延RAMのアドレスのフォーマッ
トに変換するフォーマット変換回路から構成されてい
る。
入力されたオーディオデータはポインタレジスタの示
すアドレスを使い遅延RAMに書き込まれる。一方遅延さ
れたオーディオデータはポインタレジスタの値とオフセ
ットRAMのデータの加算により得られるアドレスが示す
遅延RAMのオーディオデータを読み取ることにより実現
される。またポインタレジスタは入力されたオーディオ
データを遅延RAMに書き込む毎にデクリメントされる。
従って選択RAMが大きなバッファとなりオーディオデー
タを遅延させることができる。
すアドレスを使い遅延RAMに書き込まれる。一方遅延さ
れたオーディオデータはポインタレジスタの値とオフセ
ットRAMのデータの加算により得られるアドレスが示す
遅延RAMのオーディオデータを読み取ることにより実現
される。またポインタレジスタは入力されたオーディオ
データを遅延RAMに書き込む毎にデクリメントされる。
従って選択RAMが大きなバッファとなりオーディオデー
タを遅延させることができる。
第４図は第３図のタイミングチャートを示している。
ここでは全体がプログラムにより動作しておりその命
令（ここではEXRと示す。）により遅延RAMへのアクセス
が開始される。このとき命令の中にオフセットRAMのど
れを使って遅延RAMをアクセスするかという選択信号も
含まれておりこのデータをサラウンド回路内にラッチ
し、このデータをもとにオフセットデータが選択され
る。
令（ここではEXRと示す。）により遅延RAMへのアクセス
が開始される。このとき命令の中にオフセットRAMのど
れを使って遅延RAMをアクセスするかという選択信号も
含まれておりこのデータをサラウンド回路内にラッチ
し、このデータをもとにオフセットデータが選択され
る。
この選択された信号とポインタデータが加算されるこ
とによりアクセスするアドレスが演算されることにより
遅延RAMへのアクセスが行なわれる。
とによりアクセスするアドレスが演算されることにより
遅延RAMへのアクセスが行なわれる。
この従来のサラウンド回路では命令に含まれるどのオ
フセットデータを選択するかを表す選択信号をラッチし
てからオフセットRAMをアクセスし、加算してから遅延R
AMへのアクセスが開始される為、遅延RAMへのアクセス
動作が遅れてしまうという問題点があった。
フセットデータを選択するかを表す選択信号をラッチし
てからオフセットRAMをアクセスし、加算してから遅延R
AMへのアクセスが開始される為、遅延RAMへのアクセス
動作が遅れてしまうという問題点があった。
ホール等を精度良くシミュレートしようとするといか
に数多くの反射音を発現できるかがキーポイントとな
る。従っていかに遅延RAMのアクセスを短時間で行なう
かが問題となる。一方通常この遅延RAMは容量が1Mbit程
度大きい為汎用RAMを使用することとなりRAMアクセス時
間はこの汎用RAMの使用で決まってしまう。そこで、こ
の命令から遅延RAMへのアクセス開始までの時間をいか
に短くするかがいくつの反射音を再現できるかの要因と
なるのである。
に数多くの反射音を発現できるかがキーポイントとな
る。従っていかに遅延RAMのアクセスを短時間で行なう
かが問題となる。一方通常この遅延RAMは容量が1Mbit程
度大きい為汎用RAMを使用することとなりRAMアクセス時
間はこの汎用RAMの使用で決まってしまう。そこで、こ
の命令から遅延RAMへのアクセス開始までの時間をいか
に短くするかがいくつの反射音を再現できるかの要因と
なるのである。
本発明のサラウンド回路は、基本となる値を保持する
第１の保持回路と、前記基本となる値に対するオフセッ
ト値を複数保持する第２の保持回路と、選択情報に応答
して前記複数のオフセット値から一つを選択して出力す
る選択回路と、前記第１の保持回路からの出力と前記第
２の保持回路からの選択されたオフセット値とを加算す
る加算回路とを有し、アクセス命令の実行に基づき前記
加算回路からの出力を用いて遅延RAMをアクセスするよ
うに構成されているとともに、前記アクセス命令の実行
の前に前記選択情報を前記選択回路に与えておくように
構成されていることを特徴とする。
第１の保持回路と、前記基本となる値に対するオフセッ
ト値を複数保持する第２の保持回路と、選択情報に応答
して前記複数のオフセット値から一つを選択して出力す
る選択回路と、前記第１の保持回路からの出力と前記第
２の保持回路からの選択されたオフセット値とを加算す
る加算回路とを有し、アクセス命令の実行に基づき前記
加算回路からの出力を用いて遅延RAMをアクセスするよ
うに構成されているとともに、前記アクセス命令の実行
の前に前記選択情報を前記選択回路に与えておくように
構成されていることを特徴とする。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例であり第２図はそのタイミングチャ
ートである。
は本発明の一実施例であり第２図はそのタイミングチャ
ートである。
ここで従来例と異なる点はオフセットRAMの選択信号
であるOFFSET RAM ADDRESS信号を２段にラッチしている
点にある。つまり２段にラッチすることにより、オフセ
ット RAMの出力は遅延RAMアクセス命令（EXR命令）よ
りも前に決定しており、EXR命令が発生した時点ではLat
ch2のデータをもとに選択されたオフセットRAMのアドレ
スを使って遅延RAMをアクセスするだけで良い。
であるOFFSET RAM ADDRESS信号を２段にラッチしている
点にある。つまり２段にラッチすることにより、オフセ
ット RAMの出力は遅延RAMアクセス命令（EXR命令）よ
りも前に決定しており、EXR命令が発生した時点ではLat
ch2のデータをもとに選択されたオフセットRAMのアドレ
スを使って遅延RAMをアクセスするだけで良い。
一方、本実施例では選択信号の先取りということで今
回のEXR命令で指定した選択信号を次回のEXR命令で使用
する形となっているが、このような動作はプログラム作
成時には全く障害とはならない。また、選択信号の先取
りは前のEXR命令の選択信号を持ってくるという手法だ
けではなく、選択信号自体を他の命令の一部にし遅延RA
Mアクセス命令と別にし、遅延RAMアクセス命令の前にこ
の命令を置くことでも可能である。このように本発明の
主な狙いは遅延RAMアクセス命令の前にどのオフセット
データを使用するかの選択信号を決めておくことにあ
る。
回のEXR命令で指定した選択信号を次回のEXR命令で使用
する形となっているが、このような動作はプログラム作
成時には全く障害とはならない。また、選択信号の先取
りは前のEXR命令の選択信号を持ってくるという手法だ
けではなく、選択信号自体を他の命令の一部にし遅延RA
Mアクセス命令と別にし、遅延RAMアクセス命令の前にこ
の命令を置くことでも可能である。このように本発明の
主な狙いは遅延RAMアクセス命令の前にどのオフセット
データを使用するかの選択信号を決めておくことにあ
る。
以上説明したように本発明は遅延RAMアクセス命令よ
りも前に複数のオフセット値の中からどの値を使用する
か決めておくことにより遅延RAMアクセスまでの時間が
短縮されるという効果を有する。
りも前に複数のオフセット値の中からどの値を使用する
か決めておくことにより遅延RAMアクセスまでの時間が
短縮されるという効果を有する。
第１図は本発明の一実施例、第２図はそのタイミングチ
ャート。第３図は従来例及び第４図はそのタイミングチ
ャートである。
ャート。第３図は従来例及び第４図はそのタイミングチ
ャートである。
Claims (1)
- 【請求項１】基本となる値を保持する第１の保持回路
と、前記基本となる値に対するオフセット値を複数保持
する第２の保持回路と、選択情報に応答して前記複数の
オフセット値から一つを選択して出力する選択回路と、
前記第１の保持回路からの出力と前記第２の保持回路か
らの選択されたオフセット値とを加算する加算回路とを
有し、アクセス命令の実行に基づき前記加算回路からの
出力を用いて遅延RAMをアクセスするサラウンド回路に
おいて、前記アクセス命令の実行の前に前記選択情報を
前記選択回路に与えておくように構成されていることを
特徴とするサラウンド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128053A JP2684820B2 (ja) | 1990-05-17 | 1990-05-17 | サラウンド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128053A JP2684820B2 (ja) | 1990-05-17 | 1990-05-17 | サラウンド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423600A JPH0423600A (ja) | 1992-01-27 |
| JP2684820B2 true JP2684820B2 (ja) | 1997-12-03 |
Family
ID=14975328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128053A Expired - Fee Related JP2684820B2 (ja) | 1990-05-17 | 1990-05-17 | サラウンド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2684820B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09110567A (ja) * | 1995-10-23 | 1997-04-28 | Tazaemon Masuda | 生ごみから肥料または飼料を製造する方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2722459B2 (ja) * | 1987-09-09 | 1998-03-04 | カシオ計算機株式会社 | 効果付加装置 |
-
1990
- 1990-05-17 JP JP2128053A patent/JP2684820B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423600A (ja) | 1992-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |