JP2976429B2 - アドレス制御回路 - Google Patents
アドレス制御回路Info
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- JP2976429B2 JP2976429B2 JP63265399A JP26539988A JP2976429B2 JP 2976429 B2 JP2976429 B2 JP 2976429B2 JP 63265399 A JP63265399 A JP 63265399A JP 26539988 A JP26539988 A JP 26539988A JP 2976429 B2 JP2976429 B2 JP 2976429B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/764—Masking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10K—SOUND-PRODUCING DEVICES; METHODS OR DEVICES FOR PROTECTING AGAINST, OR FOR DAMPING, NOISE OR OTHER ACOUSTIC WAVES IN GENERAL; ACOUSTICS NOT OTHERWISE PROVIDED FOR
- G10K15/00—Acoustics not otherwise provided for
- G10K15/08—Arrangements for producing a reverberation or echo sound
- G10K15/12—Arrangements for producing a reverberation or echo sound using electronic time-delay networks
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Reverberation, Karaoke And Other Acoustics (AREA)
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- Communication Control (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス制御回路に関し、特にアドレス値の
更新および、この更新されたアドレスとオフセット値と
により新たなアドレス値を算出する処理を行うアドレス
制御回路に関する。
更新および、この更新されたアドレスとオフセット値と
により新たなアドレス値を算出する処理を行うアドレス
制御回路に関する。
従来、この種のアドレス制御回路は例えばオーディオ
システムの残響音再生装置におけるオーディオ信号の遅
延回路等に用いられていた。オーディオシステムの残響
音再生装置では一般にディジタル値に変換されたオーデ
ィオ信号を一旦メモリに書込み、特定の時間が経過した
後、メモリより読出して処理することにより残響音を再
生する。この場合の特定の時間が残響音の遅延時間に相
当する。
システムの残響音再生装置におけるオーディオ信号の遅
延回路等に用いられていた。オーディオシステムの残響
音再生装置では一般にディジタル値に変換されたオーデ
ィオ信号を一旦メモリに書込み、特定の時間が経過した
後、メモリより読出して処理することにより残響音を再
生する。この場合の特定の時間が残響音の遅延時間に相
当する。
例えばコンサートホールにおいてステージで演奏され
ている音楽がコンサートホールの壁面により１回反射さ
れ耳に達するまでの時間を50msとすると、一旦メモリに
書込んだオーディオデータを50ms後に読出して処理する
ことにより１回の反射による残響音を再生できる。同様
に複数回コンサートホールの壁面により反射された後耳
に達する音もメモリに書込みを行った後読出すまでの時
間を適当に設置することにより再生が可能となる。メモ
リより読出したオーディオデータに施す処理はコンサー
トホールの壁面の特性および反射の回数等によりそのア
ルゴリズムが決定される。
ている音楽がコンサートホールの壁面により１回反射さ
れ耳に達するまでの時間を50msとすると、一旦メモリに
書込んだオーディオデータを50ms後に読出して処理する
ことにより１回の反射による残響音を再生できる。同様
に複数回コンサートホールの壁面により反射された後耳
に達する音もメモリに書込みを行った後読出すまでの時
間を適当に設置することにより再生が可能となる。メモ
リより読出したオーディオデータに施す処理はコンサー
トホールの壁面の特性および反射の回数等によりそのア
ルゴリズムが決定される。
一方、ディジタル値に変換されたオーディオ信号は一
定時間周期（以下この時間周期をサンプリング周期と称
す。）毎に出力されるディジタルデータの系列となる。
例えばコンパクトディスク上に記録されたオーディオ信
号は右または左の片チャンネル当たり22.7μｓ毎に出力
される16ビットデータ（左右の両チャンネルでは32ビッ
トデータ）として読出される。ここで22.7μｓはサンプ
リング周期である。残響音を再生する場合はこのサンプ
リング周期毎に出力されるデータをメモリに順次書込
み、また順次読出す必要がある。この場合の従来の動作
例を原音より49.94ms遅れて耳に達する残響音再生の場
合について以下説明する。
定時間周期（以下この時間周期をサンプリング周期と称
す。）毎に出力されるディジタルデータの系列となる。
例えばコンパクトディスク上に記録されたオーディオ信
号は右または左の片チャンネル当たり22.7μｓ毎に出力
される16ビットデータ（左右の両チャンネルでは32ビッ
トデータ）として読出される。ここで22.7μｓはサンプ
リング周期である。残響音を再生する場合はこのサンプ
リング周期毎に出力されるデータをメモリに順次書込
み、また順次読出す必要がある。この場合の従来の動作
例を原音より49.94ms遅れて耳に達する残響音再生の場
合について以下説明する。
第２図は残響音再生に用いるメモリの内容例である。
このメモリは16ビット×64kワードの構成で22.7μｓ毎
に16ビットデータの書込み、および読出しが行われる。
時刻Ａにおけるメモリの書込みアドレスが“8098H"とす
ると、時刻Ａより22.7μｓ後の書込みアドレスは“8099
H"、45.5μｓ後の書込みアドレスは“809AH"となる。以
下同様に順次書込みアドレスは更新される。
このメモリは16ビット×64kワードの構成で22.7μｓ毎
に16ビットデータの書込み、および読出しが行われる。
時刻Ａにおけるメモリの書込みアドレスが“8098H"とす
ると、時刻Ａより22.7μｓ後の書込みアドレスは“8099
H"、45.5μｓ後の書込みアドレスは“809AH"となる。以
下同様に順次書込みアドレスは更新される。
この場合、アドレス“7000H"には、時刻Ａより49.94m
s前のオーディオデータが格納されており、時刻Ａにお
いてアドレス“8098H"にオーディオデータを書込み後、
アドレス“7000H"の内容を読出すことにより、時刻Ａで
のオーディオデータの記録を行うと共に49.94ms前のオ
ーディオデータを取り出すことができる。以下同様に時
刻Ａより22.7μｓ後の読出しアドレスは“7001H"、45.4
μｓ後の読出しアドレスは“7002H"となる。
s前のオーディオデータが格納されており、時刻Ａにお
いてアドレス“8098H"にオーディオデータを書込み後、
アドレス“7000H"の内容を読出すことにより、時刻Ａで
のオーディオデータの記録を行うと共に49.94ms前のオ
ーディオデータを取り出すことができる。以下同様に時
刻Ａより22.7μｓ後の読出しアドレスは“7001H"、45.4
μｓ後の読出しアドレスは“7002H"となる。
このように順次更新されるメモリの書込みのアドレス
に対して常に“1098H"減算した値を読出しアドレスとす
ると、1098H×22.7μｓ＝49.49msより49.94msのオーデ
ィオデータの遅延を実現てきる。
に対して常に“1098H"減算した値を読出しアドレスとす
ると、1098H×22.7μｓ＝49.49msより49.94msのオーデ
ィオデータの遅延を実現てきる。
従来、この種の書込みアドレスの更新および読出しア
ドレスの算出はプラグラムにより実行されていた。例え
ばコンパクトディスクの再生システムではサンプリング
周期22.7μｓ毎に実行される処理をあらかじめプログラ
ム記述しておき、それを繰り返し実行することによりオ
ーディオデータ処理を行うが、このプログラム中に残響
音再生のためのメモリ書込みアドレスの更新およびメモ
リ読出しアドレスの算出を組込んでいた。
ドレスの算出はプラグラムにより実行されていた。例え
ばコンパクトディスクの再生システムではサンプリング
周期22.7μｓ毎に実行される処理をあらかじめプログラ
ム記述しておき、それを繰り返し実行することによりオ
ーディオデータ処理を行うが、このプログラム中に残響
音再生のためのメモリ書込みアドレスの更新およびメモ
リ読出しアドレスの算出を組込んでいた。
上述した従来の方法では、サンプリング周期内に実行
すべき処理、例えばフィルタ処理等のプログラムステッ
プ数がこの残響音再生のためのアドレス処理により圧迫
されるという欠点があった。特に、多チャンネルをサポ
ートするステレオシステムで複数回の反射による残響音
まで再生するような場合はアドレス処理に要するプログ
ラムステップ数は非常に大きくなっていた。一例とし
て、メモリ書込みアドレスの更新に１ステップ、メモリ
読出しアドレスの算出に２ステップを要し、４チャンネ
ルで４回の反射までサポートするシステムで１ステップ
の命令実行時間が150nsであるような通常の残響音再生
システムではコンパクトディスクの音楽を再生する場
合、サンプリング周期22.7μｓ中にメモリ書込みアドレ
スの更新に要する時間の合計は 150ns×１ステップ×４チャンネル＝0.6μｓ 同様にメモリ読出しアドレスの算出に要する時間の合計
は 150ns×２ステップ×４チャンネル×４反射＝4.8μｓ 従ってアドレス処理のみで0.6μｓ＋4.8μｓ＝5.4μｓ
要することになり、サンプリング周期22.7μｓ中に実行
可能なプログラムステップ数151ステップ中36ステップ
をアドレス処理に費やすことになる。
すべき処理、例えばフィルタ処理等のプログラムステッ
プ数がこの残響音再生のためのアドレス処理により圧迫
されるという欠点があった。特に、多チャンネルをサポ
ートするステレオシステムで複数回の反射による残響音
まで再生するような場合はアドレス処理に要するプログ
ラムステップ数は非常に大きくなっていた。一例とし
て、メモリ書込みアドレスの更新に１ステップ、メモリ
読出しアドレスの算出に２ステップを要し、４チャンネ
ルで４回の反射までサポートするシステムで１ステップ
の命令実行時間が150nsであるような通常の残響音再生
システムではコンパクトディスクの音楽を再生する場
合、サンプリング周期22.7μｓ中にメモリ書込みアドレ
スの更新に要する時間の合計は 150ns×１ステップ×４チャンネル＝0.6μｓ 同様にメモリ読出しアドレスの算出に要する時間の合計
は 150ns×２ステップ×４チャンネル×４反射＝4.8μｓ 従ってアドレス処理のみで0.6μｓ＋4.8μｓ＝5.4μｓ
要することになり、サンプリング周期22.7μｓ中に実行
可能なプログラムステップ数151ステップ中36ステップ
をアドレス処理に費やすことになる。
本発明のアドレス制御回路は、第１のデータを保持す
るリードオフセットラッチと、選択信号に応答して第２
のデータを保持するライトアドレスラッチと、前記リー
ドオフセットラッチの出力と前記ライトアドレスラッチ
とに接続されリードライト制御信号が書き込みを表して
いるときには前記ライトアドレスラッチに保持された第
２のデータをインクリメントして第１のバスに出力し、
前記リードライト制御信号が読み出しを表しているとき
には前記ライトアドレスラッチに保持された前記第２の
データから前記リードオフセットラッチに保持された前
記第１のデータを減算して前記第１のバスに出力する演
算回路と、前記第１のバスに出力されたインクリメント
もしくは減算された演算結果を保持しスタート信号がア
クティブになったことに応答して第２のバスに出力する
出力用ラッチと、前記第１のバスに出力された演算結果
を前記スタート信号がアクティブになった後に前記イン
クリメントされた演算結果を保持すると共に前記スター
ト信号が所定時間経過の後インアクティブになったこと
に応答して前記ライトアドレスラッチに前記インクリメ
ントされた演算結果を書き込み書き込む用ラッチとを備
えることを特徴とする。
るリードオフセットラッチと、選択信号に応答して第２
のデータを保持するライトアドレスラッチと、前記リー
ドオフセットラッチの出力と前記ライトアドレスラッチ
とに接続されリードライト制御信号が書き込みを表して
いるときには前記ライトアドレスラッチに保持された第
２のデータをインクリメントして第１のバスに出力し、
前記リードライト制御信号が読み出しを表しているとき
には前記ライトアドレスラッチに保持された前記第２の
データから前記リードオフセットラッチに保持された前
記第１のデータを減算して前記第１のバスに出力する演
算回路と、前記第１のバスに出力されたインクリメント
もしくは減算された演算結果を保持しスタート信号がア
クティブになったことに応答して第２のバスに出力する
出力用ラッチと、前記第１のバスに出力された演算結果
を前記スタート信号がアクティブになった後に前記イン
クリメントされた演算結果を保持すると共に前記スター
ト信号が所定時間経過の後インアクティブになったこと
に応答して前記ライトアドレスラッチに前記インクリメ
ントされた演算結果を書き込み書き込む用ラッチとを備
えることを特徴とする。
このように、本発明ではアドレスの出力タイミングを
指定することによりアドレスを出力すると同時に自動的
に次の出力タイミングで出力されるアドレスを用意する
回路を提供すると共に、このアドレスを自動的に用意す
る回路を用いてアドレス値とアドレスのオフセット値と
の演算を行い、演算結果を出力している。
指定することによりアドレスを出力すると同時に自動的
に次の出力タイミングで出力されるアドレスを用意する
回路を提供すると共に、このアドレスを自動的に用意す
る回路を用いてアドレス値とアドレスのオフセット値と
の演算を行い、演算結果を出力している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のシステム構成図である。
第１図において、ライトアドレスラッチ１はオーディオ
信号を格納するメモリの書込みアドレスを記憶する16ビ
ットラッチであり、リードオフセットラッチ２は残響音
の遅延時間に相当する書込みアドレスと読出しアドレス
との差を記憶する16ビットラッチである。インバータ３
は16ビットの入力データを論理反転して出力し、マスク
回路４は16ビットの入力データをそのまま出力するか又
は16ビットの“0"データを出力する。加算回路５は２個
の16ビットデータを入力し、その２個のデータ値を加算
し、更に＋１を加算している。ラッチ6,7は16ビットの
のデータラッチ回路であり、マルチプレクサ８は２個の
16ビット入力データの一方を選択出力する。ディレー回
路９は入力信号を200ns遅延して出力する。101は16ビッ
トバスで書込みアドレスと読出しアドレスとの差（以下
オフセット値と称す）と、書込みアドレスの初期値とを
各々転送するために用いられる。102,103,104,105,106,
107,108はすべて16ビットバスである。R/W信号111は
“1"の時オーディオ信号を格納するメモリの書込みアド
レスを出力するか、又はライトアドレスラッチ１に書込
みアドレスの初期値を入力することを示し、“0"の時、
オーディオ信号を格納するメモリの読出しアドレスを出
力するか、又はリードオフセットラッチ２へオフセット
値を入力することを示す制御信号として用いられる。初
期設定信号112はライトアドレスラッチ１又はリードオ
フセットラッチ２へ初期データを設定することを示す制
御信号として用いられ、スタート信号113はオーディオ
信号を格納するメモリの書込みまたは読出し動作を開始
するタイミングを示すパルス信号であり、そのパルス幅
は100nsである。バス117はオーディオ信号を格納するメ
モリのアドレスを出力する16ビットアドレスバスであ
る。
第１図において、ライトアドレスラッチ１はオーディオ
信号を格納するメモリの書込みアドレスを記憶する16ビ
ットラッチであり、リードオフセットラッチ２は残響音
の遅延時間に相当する書込みアドレスと読出しアドレス
との差を記憶する16ビットラッチである。インバータ３
は16ビットの入力データを論理反転して出力し、マスク
回路４は16ビットの入力データをそのまま出力するか又
は16ビットの“0"データを出力する。加算回路５は２個
の16ビットデータを入力し、その２個のデータ値を加算
し、更に＋１を加算している。ラッチ6,7は16ビットの
のデータラッチ回路であり、マルチプレクサ８は２個の
16ビット入力データの一方を選択出力する。ディレー回
路９は入力信号を200ns遅延して出力する。101は16ビッ
トバスで書込みアドレスと読出しアドレスとの差（以下
オフセット値と称す）と、書込みアドレスの初期値とを
各々転送するために用いられる。102,103,104,105,106,
107,108はすべて16ビットバスである。R/W信号111は
“1"の時オーディオ信号を格納するメモリの書込みアド
レスを出力するか、又はライトアドレスラッチ１に書込
みアドレスの初期値を入力することを示し、“0"の時、
オーディオ信号を格納するメモリの読出しアドレスを出
力するか、又はリードオフセットラッチ２へオフセット
値を入力することを示す制御信号として用いられる。初
期設定信号112はライトアドレスラッチ１又はリードオ
フセットラッチ２へ初期データを設定することを示す制
御信号として用いられ、スタート信号113はオーディオ
信号を格納するメモリの書込みまたは読出し動作を開始
するタイミングを示すパルス信号であり、そのパルス幅
は100nsである。バス117はオーディオ信号を格納するメ
モリのアドレスを出力する16ビットアドレスバスであ
る。
ライトアドレスラッチ１の出力バス106は加算回路５
に入力され、加算回路５の出力バス107はラッチ６およ
びラッチ７に入力され、ラッチ７の出力バス108はマル
チプレクサ８に入力される。マルチプレクサ８の出力バ
ス105はライトアドレスラッチ１に入力される。リード
オフセットラッチ２の出力バス102はインバータ３に入
力され、インバータ３の出力バス103はマスク回路４に
入力され、マスク回路４の出力バス104は加算回路５に
入力される。スタート信号113はラッチ６およびANDゲー
ト10に入力され、R/W信号111はマスク回路４およびAND
ゲート10に入力される。ANDゲート10の出力信号118はラ
ッチ７およびディレー回路９に入力される。ディレー回
路９の出力信号114はマルチプレクサ８およびORゲート1
4に入力され、ORゲート14の出力信号115はライトアドレ
スラッチ１に入力される。オーディオ信号を格納するメ
モリは割愛している。
に入力され、加算回路５の出力バス107はラッチ６およ
びラッチ７に入力され、ラッチ７の出力バス108はマル
チプレクサ８に入力される。マルチプレクサ８の出力バ
ス105はライトアドレスラッチ１に入力される。リード
オフセットラッチ２の出力バス102はインバータ３に入
力され、インバータ３の出力バス103はマスク回路４に
入力され、マスク回路４の出力バス104は加算回路５に
入力される。スタート信号113はラッチ６およびANDゲー
ト10に入力され、R/W信号111はマスク回路４およびAND
ゲート10に入力される。ANDゲート10の出力信号118はラ
ッチ７およびディレー回路９に入力される。ディレー回
路９の出力信号114はマルチプレクサ８およびORゲート1
4に入力され、ORゲート14の出力信号115はライトアドレ
スラッチ１に入力される。オーディオ信号を格納するメ
モリは割愛している。
以下本発明の一実施例の動作を詳細に説明する。R/W
信号111が“1"になり、その後、初期設定信号112が“1"
になると、スタート信号113が“0"の場合はMPX8の選択
信号114が“0"、ライトアドレスラッチ１のラッチ制御
信号115が“1"となり、バス101上のライトアドレスがラ
イトアドレスラッチ１へラッチされる。また、R/W信号1
11が“0"になり、初期設定信号112が“1"になると、リ
ードオフセットラッチ２のラッチ制御信号116が“1"と
なり、バス101上のオフセット値がリードオフセットラ
ッチ２へラッチされる。以上で本実施の処理設定動作を
終了する。
信号111が“1"になり、その後、初期設定信号112が“1"
になると、スタート信号113が“0"の場合はMPX8の選択
信号114が“0"、ライトアドレスラッチ１のラッチ制御
信号115が“1"となり、バス101上のライトアドレスがラ
イトアドレスラッチ１へラッチされる。また、R/W信号1
11が“0"になり、初期設定信号112が“1"になると、リ
ードオフセットラッチ２のラッチ制御信号116が“1"と
なり、バス101上のオフセット値がリードオフセットラ
ッチ２へラッチされる。以上で本実施の処理設定動作を
終了する。
次にオーディオ信号を格納するメモリへ書込みアドレ
スを出力する場合の動作を説明する。R/W信号111が“1"
になると、マスク回路４の出力値は“0"となり、バス10
4上の16ビットデータは“0"となるので、加算回路５は
ライトアドレスラッチ１の出力値に＋１加算した値をバ
ス107上に出力する。その後、スタート信号113が“1"に
なると、ラッチ６によりアドレスバス117上にバス107上
のデータが出力されると共に同一のデータがラッチ７に
も保持される。スタート信号113が“1"となった後200ns
経過すると、マルチプレクサ８の選択信号114およびラ
イトアドレスラッチ１のラッチ信号115が“1"となり、
ライトアドレスラッチ１の内容は＋１した値に更新され
る。この時既にスタート信号113は“0"となっており、
アドレスバス117上のアドレスデータが変化することは
ない。
スを出力する場合の動作を説明する。R/W信号111が“1"
になると、マスク回路４の出力値は“0"となり、バス10
4上の16ビットデータは“0"となるので、加算回路５は
ライトアドレスラッチ１の出力値に＋１加算した値をバ
ス107上に出力する。その後、スタート信号113が“1"に
なると、ラッチ６によりアドレスバス117上にバス107上
のデータが出力されると共に同一のデータがラッチ７に
も保持される。スタート信号113が“1"となった後200ns
経過すると、マルチプレクサ８の選択信号114およびラ
イトアドレスラッチ１のラッチ信号115が“1"となり、
ライトアドレスラッチ１の内容は＋１した値に更新され
る。この時既にスタート信号113は“0"となっており、
アドレスバス117上のアドレスデータが変化することは
ない。
メモリのオーディオデータ書込みを再度行うため、ス
タート信号を再度“1"とすると上記の動作が繰り返さ
れ、ライトアドレスラッチ１の内容は同様に自動的に更
新される。
タート信号を再度“1"とすると上記の動作が繰り返さ
れ、ライトアドレスラッチ１の内容は同様に自動的に更
新される。
次にオーディオ信号を格納するメモリへ読出しアドレ
スを出力する場合の動作を説明する。R/W信号111が“0"
になると、マスク回路４は入力データをそのまま出力す
るため、バス103上のデータがバス104上に出力される。
このため加算回路５は、リードオフセットラッチ２の出
力値を反転した値とライトアドレスラッチ１の出力値を
加算し、更に＋１を加算した値をバス107上に出力す
る。すなわち、ライトアドレスラッチ１の内容からリー
ドオフセットラッチ２の内容を減算した値がバス107上
に出力される。その後スタート信号113が“1"になる
と、バス107上のデータはアドレスバス117上に出力され
るが、ラッチ７のラッチ信号118が“1"となることはな
いので、ライトアドレスラッチ１の内容は更新されな
い。アドレスバス117上のアドレスデータはオーディオ
信号を格納するメモリの読出しアドレスとなっている。
リードオフセットラッチ２の内容は残響音が耳に達する
までの遅延時間に相当するデータをあらかじめ設定して
おく。リードオフセットラッチ２の内容を再設定するこ
とにより本実施例ではサンプリング周期の64k倍までの
遅延時間に対応することが可能である。
スを出力する場合の動作を説明する。R/W信号111が“0"
になると、マスク回路４は入力データをそのまま出力す
るため、バス103上のデータがバス104上に出力される。
このため加算回路５は、リードオフセットラッチ２の出
力値を反転した値とライトアドレスラッチ１の出力値を
加算し、更に＋１を加算した値をバス107上に出力す
る。すなわち、ライトアドレスラッチ１の内容からリー
ドオフセットラッチ２の内容を減算した値がバス107上
に出力される。その後スタート信号113が“1"になる
と、バス107上のデータはアドレスバス117上に出力され
るが、ラッチ７のラッチ信号118が“1"となることはな
いので、ライトアドレスラッチ１の内容は更新されな
い。アドレスバス117上のアドレスデータはオーディオ
信号を格納するメモリの読出しアドレスとなっている。
リードオフセットラッチ２の内容は残響音が耳に達する
までの遅延時間に相当するデータをあらかじめ設定して
おく。リードオフセットラッチ２の内容を再設定するこ
とにより本実施例ではサンプリング周期の64k倍までの
遅延時間に対応することが可能である。
以上説明したように本実施例によれば、R/W信号111,
スタート信号113等を設定することにより、メモリの書
込みアドレスを出力すると共に自動的に次に出力される
書込みアドレスを生成することができる。更にメモリの
読出しアドレスの算出も自動的に行うことができる。
スタート信号113等を設定することにより、メモリの書
込みアドレスを出力すると共に自動的に次に出力される
書込みアドレスを生成することができる。更にメモリの
読出しアドレスの算出も自動的に行うことができる。
本実施例においてバス幅，ラッチ，加算回路等のサイ
ズ等は他の適切な構成によっても実現できることは言う
までもない。
ズ等は他の適切な構成によっても実現できることは言う
までもない。
第３図は本発明の他の実施例２のシステム構成図であ
る。なお、実施例１と同様の動作を行うものについては
同一の番号を付し、その説明を省略する。本実施例は前
の実施例に対し、リードオフセットレジスタファイルを
有するという相違点がある。
る。なお、実施例１と同様の動作を行うものについては
同一の番号を付し、その説明を省略する。本実施例は前
の実施例に対し、リードオフセットレジスタファイルを
有するという相違点がある。
第３図において、リードオフセットレジスタファイル
12は16ビット×８ワードのレジスタファイルで３ビット
の選択信号120により８ワードのうちの１ワードが選択
される。この実施例では最大８個のオフセット値まであ
らかじめ設定できるため、例えばオーディオの残響音再
生システム等においては１回から８回の反射まで容易に
対応することができる。これは反射回数に相当する値を
選択信号120上に出力することによりレジスタファイル
中の１個のレジスタを選択することにより可能となる。
各レジスタには各反射回数に対応した遅延データをあら
かじめ設定しておけばよい。
12は16ビット×８ワードのレジスタファイルで３ビット
の選択信号120により８ワードのうちの１ワードが選択
される。この実施例では最大８個のオフセット値まであ
らかじめ設定できるため、例えばオーディオの残響音再
生システム等においては１回から８回の反射まで容易に
対応することができる。これは反射回数に相当する値を
選択信号120上に出力することによりレジスタファイル
中の１個のレジスタを選択することにより可能となる。
各レジスタには各反射回数に対応した遅延データをあら
かじめ設定しておけばよい。
本実施例では複数回反射の残響音再生処理中にリード
オフセットレジスタファイル12を再設定する必要がない
という利点を有する。本実施例においてレジスタファイ
ルの容量，構成等は他の適切な容量，構成によっても実
現できることは言うまでもない。
オフセットレジスタファイル12を再設定する必要がない
という利点を有する。本実施例においてレジスタファイ
ルの容量，構成等は他の適切な容量，構成によっても実
現できることは言うまでもない。
以上説明したように本発明によれば、アドレスの出力
タイミングを指定することによりアドレスを出力すると
同時に自動的に次の出力タイミングで出力されるアドレ
スを用意する回路を提供することができると共に、この
アドレスを自動的に用意する回路を用いて、アドレス値
とアドレスのオフセット値との演算を行い、演算結果を
出力することができる。このため、非常に小規模の回路
でアドレスの自動更新およびアドレスの自動修飾が可能
となる。特に、周期毎にアドレスの更新および修飾を他
の処理と同時に行う必要のあるシステム、例えばオーデ
ィオの残響音再生システム等においてその効果は非常に
大きい。
タイミングを指定することによりアドレスを出力すると
同時に自動的に次の出力タイミングで出力されるアドレ
スを用意する回路を提供することができると共に、この
アドレスを自動的に用意する回路を用いて、アドレス値
とアドレスのオフセット値との演算を行い、演算結果を
出力することができる。このため、非常に小規模の回路
でアドレスの自動更新およびアドレスの自動修飾が可能
となる。特に、周期毎にアドレスの更新および修飾を他
の処理と同時に行う必要のあるシステム、例えばオーデ
ィオの残響音再生システム等においてその効果は非常に
大きい。
第１図は本発明の一実施例のシステム構成図、第２図は
従来の残響音再生に用いるメモリの内容例を示す図、第
３図は本発明の実施例２のシステム構成図である。 １……ライトアドレスラッチ、２……リードオフセット
ラッチ、３……インバータ、４……マスク回路、５……
加算回路、6,7……ラッチ、９……ディレー回路、12…
…リードオフセットレジスタファイル、111……R/W信
号、112……初期設定信号、113……スタート信号、120
……選択信号、117……アドレスバス。
従来の残響音再生に用いるメモリの内容例を示す図、第
３図は本発明の実施例２のシステム構成図である。 １……ライトアドレスラッチ、２……リードオフセット
ラッチ、３……インバータ、４……マスク回路、５……
加算回路、6,7……ラッチ、９……ディレー回路、12…
…リードオフセットレジスタファイル、111……R/W信
号、112……初期設定信号、113……スタート信号、120
……選択信号、117……アドレスバス。
Claims (1)
- 【請求項１】選択信号発生回路（10）、ディレー回路
（９）、リードオフセットラッチ（２）、ライトアドレ
スラッチ（１）、演算回路（３、４、５）、出力用ラッ
チ（６）、書き込み用ラッチ（７）、第１バス（10
7）、第２バス（117）、第３バス（105、108）を備え、
スタート信号、R/W信号を入力とするアドレス制御回路
であって、 前記選択信号発生回路（10）は、前記R/W信号が書き込
みを表わし、かつ、前記スタート信号がアクティブの場
合に選択信号を出力し、 前記ディレー回路（９）は、前記選択信号を所定時間遅
延し、 前記リードオフセットラッチ（２）は、第１のデータを
保持し、 前記ライトアドレスラッチ（１）は、前記第３バス（10
5、108）の演算結果を保持すると共に、前記ディレー回
路（９）の出力する前記選択信号に応答して保持する演
算結果を出力し、 前記演算回路（３、４、５）は、前記R/W信号が書き込
みを表わしているときは、前記ライトアドレスラッチ
（１）の出力する演算結果をインクリメントして前記第
１バス（107）に出力し、前記R/W信号が読み出しを表わ
しているときは、前記ライトアドレスラッチ（１）の出
力する演算結果から前記リードオフセットラッチ（２）
の前記第１のデータを減算して前記第１バス（107）に
出力し、 前記出力用ラッチ（６）は、前記第１バス（107）の演
算結果を保持すると共に、前記スタート信号がアクティ
ブの際、保持する演算結果を前記第２バス（117）に出
力し、 前記書き込み用ラッチ（７）は、前記第１バス（107）
の演算結果を保持すると共に、前記選択信号発生回路
（10）が出力する前記選択信号に応じて保持する演算結
果を前記第３バス（105、108）に出力することを特徴と
するアドレス制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265399A JP2976429B2 (ja) | 1988-10-20 | 1988-10-20 | アドレス制御回路 |
| DE68927661T DE68927661T2 (de) | 1988-10-20 | 1989-10-20 | Adressensteuerschaltung für einen Datenspeicher zur Anwendung in einer Signalverzögerungsschaltung |
| EP89119497A EP0365023B1 (en) | 1988-10-20 | 1989-10-20 | Address control circuit for data memory employed in signal delay circuit |
| US07/424,557 US5058076A (en) | 1988-10-20 | 1989-10-20 | Address control circuit for data memory employed in signal delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265399A JP2976429B2 (ja) | 1988-10-20 | 1988-10-20 | アドレス制御回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH02110597A JPH02110597A (ja) | 1990-04-23 |
| JP2976429B2 true JP2976429B2 (ja) | 1999-11-10 |
Family
ID=17416629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265399A Expired - Fee Related JP2976429B2 (ja) | 1988-10-20 | 1988-10-20 | アドレス制御回路 |
Country Status (4)
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| EP (1) | EP0365023B1 (ja) |
| JP (1) | JP2976429B2 (ja) |
| DE (1) | DE68927661T2 (ja) |
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| US5974570A (en) * | 1990-12-01 | 1999-10-26 | Hitachi, Ltd. | Method for managing data processing system and high-reliability memory |
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| US5657476A (en) * | 1993-02-10 | 1997-08-12 | Korg, Inc. | Signal processor with delay line management logic |
| US5406554A (en) * | 1993-10-05 | 1995-04-11 | Music Semiconductors, Corp. | Synchronous FIFO having an alterable buffer store |
| US6247095B1 (en) * | 1998-06-24 | 2001-06-12 | Philips Semiconductors, Inc. | Digital reverberation processor and method for generating digital reverberation |
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| US5986970A (en) * | 1998-06-29 | 1999-11-16 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to a memory |
| JP6160072B2 (ja) * | 2012-12-06 | 2017-07-12 | 富士通株式会社 | オーディオ信号符号化装置および方法、オーディオ信号伝送システムおよび方法、オーディオ信号復号装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4105864A (en) * | 1975-07-17 | 1978-08-08 | Teledyne Industries, Inc. | Stereo and spaciousness reverberation system using random access memory and multiplex |
| US4348754A (en) * | 1980-05-15 | 1982-09-07 | Ampex Corporation | Digital delay for high quality audio use |
| US4803731A (en) * | 1983-08-31 | 1989-02-07 | Yamaha Corporation | Reverbation imparting device |
| US4549283A (en) * | 1983-09-06 | 1985-10-22 | Rockwell International Corporation | Digital time delay circuit with high speed and large delay capacity |
| US4663741A (en) * | 1984-10-16 | 1987-05-05 | Trilogy Systems Corporation | Strobed access semiconductor memory system |
| US4731835A (en) * | 1984-11-19 | 1988-03-15 | Nippon Gakki Seizo Kabushiki Kaisha | Reverberation tone generating apparatus |
| US4630301B1 (en) * | 1985-06-04 | 1999-09-07 | Well Made Toy Mfg Co | Voice activated echo generator |
| US4730272A (en) * | 1985-09-24 | 1988-03-08 | Analog And Digital Systems, Inc. | Audio delay system |
| US4740923A (en) * | 1985-11-19 | 1988-04-26 | Hitachi, Ltd | Memory circuit and method of controlling the same |
-
1988
- 1988-10-20 JP JP63265399A patent/JP2976429B2/ja not_active Expired - Fee Related
-
1989
- 1989-10-20 US US07/424,557 patent/US5058076A/en not_active Expired - Lifetime
- 1989-10-20 DE DE68927661T patent/DE68927661T2/de not_active Expired - Fee Related
- 1989-10-20 EP EP89119497A patent/EP0365023B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0365023A3 (en) | 1991-10-30 |
| US5058076A (en) | 1991-10-15 |
| DE68927661D1 (de) | 1997-02-27 |
| DE68927661T2 (de) | 1997-08-21 |
| EP0365023B1 (en) | 1997-01-15 |
| JPH02110597A (ja) | 1990-04-23 |
| EP0365023A2 (en) | 1990-04-25 |
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