DE68927661T2

DE68927661T2 - Adressensteuerschaltung für einen Datenspeicher zur Anwendung in einer Signalverzögerungsschaltung

Info

Publication number: DE68927661T2
Application number: DE68927661T
Authority: DE
Inventors: Toyoo C O Nec Corporati Kiuchi
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1988-10-20
Filing date: 1989-10-20
Publication date: 1997-08-21
Anticipated expiration: 2009-10-21
Also published as: EP0365023B1; JPH02110597A; DE68927661D1; JP2976429B2; EP0365023A3; US5058076A; EP0365023A2

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Signalverzögerungsschaltung, die einen Datenspeicher verwendet, und insbesondere eine in so einer Signalverzögerungsschaltung verwendete Adreßsteuerschaltung zur Erzeugung einer Datenschreibadresse und einer Datenleseadresse für den Datenspeicher.
Bei neueren Audiosystemen wird "Akustische Umgebungsreproduktion" zu einem der Hauptthemen in bezug auf Audioanwendungen. Akustische Umgebungsreproduktion ist ein Verfahren, einen pseudoakustischen Effekt zu erzeugen, um beispielsweise den akustischen Eindruck einer Konzerthalle hervorzurufen. Um den akustischen Eindruck einer Konzerthalle hervorzurufen, ist die Reproduktion von Nachhallklang erforderlich. Zu diesem Zweck wird eine Signalverzögerungsschaltung mit einem Datenspeicher verwendet.
Insbesondere wird ein zu reproduzierendes Audiosignal beispielsweise von einem CD-Spieler in einem Abtastzyklus in digitale Daten umgewandelt und in dieser Form ausgegeben. Die jeweiligen digitalen Daten werden dann vorübergehend in den Datenspeicher geschrieben, indem dem Speicher jeweilige Datenschreibadressen zugeführt werden. Bestimmte digitale Daten, die bereits in den Datenspeicher geschrieben worden sind, werden nach einer vorgewählten Zeitspanne daraus ausgelesen, indem dem Speicher die entsprechenden Datenleseadressen zugeführt werden. Die ausgelesenen digitalen Daten werden dann einer gewünschten Verarbeitung unterzogen, etwa einer digitalen Filterverarbeitung. Dadurch werden die Nachhallklang-Daten reproduziert. Die vorgewählte Zeitspanne entspricht einer Verzögerungszeit des Nachhallklangs. Sind eine Vielzahl von Nachhallklang-Daten gleichzeitig notwendig, so werden die entsprechenden digitalen Daten, die mit verschiedenen Abtast-Timings bereits in den Datenspeicher geschrieben worden sind, innerhalb eines Abtastzyklus daraus ausgelesen.
Als dem Datenspeicher in jedem Abtastzyklus zuzuführende Adressen werden daher eine Datenschreibadresse für aktuelle digitale Audiodaten und wenigstens eine Datenleseadresse für Nachhallklang-Daten benötigt. Jede Datenschreib- und -leseadresse wird durch ein Programm, das aus einer Sequenz von Befehlen besteht, allgemein berechnet und dann dem Datenspeicher zugeführt. Andererseits sind in jedem Abtastzyklus weitere Prozesse erforderlich, um die akustische Umgebungsreproduktion durchzuführen, wie Rauschreduzierung, Tonregelung, Lautstärkekompensation, Verbesserung des Stereoeindrucks usw.. Diese Prozesse werden mittels einer großen Zahl geeigneter digitaler Filterungsoperationen durchgeführt, die wiederum durch ein Programm gesteuert werden. Das heißt, daß die Zahl der Programmschritte zur Steuerung der Filterungsoperationen durch das Programm zur Berechnung und Erzeugung der Datenschreib- und -leseadressen verringert wird. Aus diesem Grunde ist die Realisierung der akustischen Umgebungsreproduktion letztlich unvollkommen.
Die US-A-4731835 offenbart ein Gerät zur Erzeugung von Nachhallklang, bei dem ein digitales Speicherbauelement als Verzögerungsglied verwendet wird. In dem digitalen Speicherbauelement werden aufeinanderfolgend Amplitudendaten gespeichert, die durch Abtasten eines eingegebenen Musiktons mit einer vorbestimmten Periode erhalten werden. Die Druckschrift offenbart eine Adreßsteuerschaltung mit einer Einrichtung, um dem Datenspeicher Adreßinformationen zuzuführen, einer Speichereinrichtung zum vorübergehenden Speichern von Schreibadreßinformationen, einer Steuereinrichtung, um dem Datenspeicher in Reaktion auf einen Datenschreibbetrieb Adreßinformationen in bezug auf die in der Speichereinrichtung gespeicherten Schreibadreßinformationen zuzuführen, und einer weiteren Speichereinrichtung zum vorübergehenden Speichern der Adreßinformationen, wobei die Steuereinrichtung Leseadreßinformationen erzeugt, die einer Differenz zwischen dem Inhalt der Speichereinrichtung und den in der weiteren Speichereinrichtung gespeicherten Distanzadreßinformationen entsprechen, und die Leseadreßinformationen in Reaktion auf einen Datenlesebetrieb dem Datenspeicher zuführt.
Eine ähnliche Anordnung ist ferner in der US-A-4105864 offenbart.

ABRISS DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine Adreßsteuerschaltung für eine Signalverzögerungsschaltung zu schaffen, die einen Datenspeicher verwendet.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Adreßsteuerschaltung zu schaffen, die sowohl Datenschreib- als auch -leseadressen erzeugt, ohne eine Anzahl von Befehlen zu benötigen.
Noch eine Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Datenverzögerungsschaltung zu schaffen, die in einem Gerät zur Reproduktion von Nachhallklang verwendet wird.
Eine Adreßsteuerschaltung gemäß der vorliegenden Erfindung ist im Anspruch 1 offenbart. Die Ansprüche 2 und 3 offenbaren besondere Ausführungsformen der Erfindung.
Die Erneuerung der Schreibadreßinformationen und die Berechnung der Leseadreßinformationen werden ohne Software-Programm durchgeführt. Ferner können die Leseadreßinformationen, d.h. eine Datenverzögerungszeit, beliebig gesteuert werden, indem die in der dritten Latch-Schaltung zu speichernden Distanzadreßinformationen geändert werden. Es ist vorteilhaft, eine Vielzahl von dritten Latch- Schaltungen vorzusehen, die jeweils voneinander verschiedene Distanzadreßinformationen speichern. Dadurch können in einem Abtastzyklus eine Vielzahl von Leseadreßinformationen erzeugt werden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die obigen und weitere Aufgaben, Vorteile und Merkmale der Erfindung ergeben sich noch deutlicher aus der folgenden Beschreibung anhand der beigefügten Zeichnungen, in denen:
Fig. 1 ein Schaltplan ist, der eine Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 2 ein Speicherabbild eines in Fig. 1 gezeigten Datenspeichers ist;
Fig. 3 ein Ablaufdiagramm ist, das einen Adressenerzeugungsbetrieb in Übereinstimmung mit der in Fig. 1 gezeigten Schaltung zeigt;
Fig. 4 ein Schaltplan ist, der eine weitere Ausführungsform der vorliegenden Erfindung darstellt; und
Fig. 5 ein Ablaufdiagramm ist, das einen Adressenerzeugungsbetrieb in Übereinstimmung mit der in Fig. 4 gezeigten Schaltung zeigt.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN

Unter Bezugnahme auf Fig. 1 enthält eine Adreßsteuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung vier Latch-Schaltungen 1, 2, 6 und 7, eine Inverter-Schaltung 3, eine Maskenschaltung 4, einen Addierer 5, einen Multiplexer (MPX) 8, eine Verzögerungsschaltung 9, drei UND-Gatter 10 bis 12, ein ODER-Gatter 14 und einen Inverter 13. Jede der Latch-Schaltungen hat eine 16- Bit-Bauweise. Die Latch-Schaltung 1 speichert vorübergehend Schreibadreßinformationen, und die Latch-Schaltung 2 speichert vorübergehend als Distanzadreßinformationen eine Differenz zwischen Schreib- und Leseadressen, die einer Verzögerungszeit von Nachhallklang-Daten entspricht. Der Multiplexer 8 wählt die von einem internen Bus 101 zugeführte Adresse aus und führt sie der Latch-Schaltung 1 zu, wenn das Ausgangssignal der Verzögerungsschaltung 9 den niedrigen Pegel annimmt. Falls andererseits das Ausgangssignal der Verzögerungsschaltung 9 den hohen Pegel annimmt, wählt der Multiplexer 8 das von einem 16-Bit-Bus 108 zugeführte Ausgangssignal der Latch-Schaltung aus und führt es der Latch-Schaltung 1 zu. Die Distanz-Latch-Schaltung 2 ist mit den in Reaktion auf das hochpegelige Ausgangssignal des UND-Gatters 12 vom internen Bus 101 zugeführten Distanzadreßinformationen voreinstellbar. Das Ausgangssignal der Latch-Schaltung 2 wird über einen 16-Bit-Bus 102 auf die Inverter-Schaltung 3 übertragen, so daß die invertierten Distanzadreßinformationen auf einem Bus 103 erscheinen und dann der Maskenschaltung 4 zugeführt werden. Der Maskenbetrieb der Maskenschaltung 4 wird durch ein Lese/Schreib-Steuersignal R/W gesteuert, das einen Datenlese- oder Datenschreibbetrieb kennzeichnet. Wenn das Signal R/W den hohen Pegel annimmt, um den Datenschreibbetrieb zu kennzeichnen, maskiert die Maskenschaltung 4 die Informationen auf dem Bus 103 und erzeugt 16-Bit-Informationen mit lauter Nullen. Falls das Signal R/W den niedrigen Pegel annimmt, um den Datenlesebetrieb zu kennzeichnen, überträgt die Maskenschaltung 4 die Informationen auf dem Bus 103 so wie sie sind auf einen Bus 104. Der Addierer 5 führt an zwei Adreßdaten von der Latch-Schaltung 1 und der Maskenschaltung 4 eine Additionsoperation durch und inkrementiert ferner das Additionsergebnis um Eins. Das heißt, der Addierer 5 aktualisiert die Schreibadreßinformationen von der Latch- Schaltung 1 im Datenschreibbetrieb um Eins und gibt Leseadreßinformationen aus, die die Schreibadreßinformationen minus die Distanzadreßinformationen sind. Der Inkrementierbetrieb des Addierers 5 kann durch ein Übertragsignal an das niedrigstwertigste Bit des Addierers 5 durchgeführt werden. Das Ausgangssignal des Addierers 5 wird sowohl der Latch-Schaltung 6 als auch der Latch-Schaltung 7 zugeführt. Die Latch-Schaltung 6 latcht die ihr zugeführten Adreßinformationen in Reaktion auf ein Startsignal STR und führt die gelatchten Adreßinformationen über einen Speicheradreßbus 117 einem Datenspeicher 30 zu. Die Latch-Schaltung 7 latcht die ihr zugeführten Adreßinformationen in Reaktion auf das hochpegelige Ausgangssignal des UND-Gatters 10. Das Startsignal STR leitet den Datenschreib- bzw. -lesebetrieb ein, und seine Pulsbreite ist in dieser Ausführungsform so gestaltet, daß sie 100 ns beträgt. Die Signale STR und R/W werden dem UND-Gatter 10 zugeführt, dessen Ausgangssignal wiederum der Latch-Schaltung 7 und der Verzögerungsschaltung 9 zugeführt wird. Die Verzögerungsschaltung 9 kann aus mehreren in Reihe verbundenen Invertern gebildet sein und verzögert das hochpegelige Ausgangssignal des UND-Gatters um eine Zeitspanne von 200 ns. Das Signal R/W wird ferner einem Eingangsknoten des UND-Gatters 11 und über den Inverter 13 einem Eingangsknoten des UND-Gatters 12 zugeführt. Den anderen Eingangsknoten der UND-Gatter 11 und 12 wird ein Voreinstellungssignal PST zugeführt. Die Ausgangssignale des UND-Gatters 11 und der Verzögerungsschaltung 9 werden dem ODER-Gatter 14 zugeführt, dessen Ausgangssignal wiederum der Latch-Schaltung 1 zugeführt wird. Die Signale STR und R/W werden ferner einem Lese/schreib-Timing-Generator 20 zugeführt, der wiederum dem Datenspeicher 30 Lese/schreib-Timing-Signale 21 wie ein Adressen-Latch-Signal und ein Datenlese/-schreib-Kennzeichnungssignal zuführt. Das Voreinstellungssignal PST wird verwendet, um Scheibadreßinformationen in die Latch-Schaltung 1 zu setzen und Distanzadreßinformationen in die Latch-Schaltung 2 zu setzen. Wird insbesondere das Signal PST während der hochpegeligen Zeitspanne des Signals R/W auf den hohen Pegel geändert, so erzeugt das UND-Gatter 11 den hohen Pegel, der wiederum über das ODER-Gatter 14 der Latch-Schaltung 1 zugeführt wird. In diesem Zeitpunkt nimmt das Signal STR den niedrigen Pegel an, d.h. das Ausgangssignal der Verzögerungsschaltung 9 nimmt den niedrigen Pegel an, so daß der Multiplexer 8 den internen Bus 101 zur Latch-Schaltung 1 auswählt und verbindet. Als Folge werden die Daten auf dem Bus 101 als Schreibadreßinformationen in der Schaltung 1 gelatcht. Falls andererseits das Signal PST während der niedrigpegeligen Zeitspanne des Signals R/W auf den hohen Pegel geändert wird, erzeugt das UND-Gatter 12 den hohen Pegel. Dementsprechend latcht die Latch-Schaltung 2 die Daten auf dem Bus 101 als Distanzadreßinformationen.
In den Datenspeicher 30 zu schreibende digitale Audiodaten, die vom internen Bus 101 zugeführt werden, werden vorübergehend in einem Schreibdatenregister 22 gespeichert und dann über einen Speicherdatenbus 110 auf den Datenspeicher 30 übertragen. Die aus dem Speicher 30 ausgelesenen Daten werden vorübergehend in einem Lesedatenregister 23 gespeichert und dann auf den internen Bus 101 übertragen. Der Datenspeicher 30 hat die Bauweise 16-Bit x 64K-Worte.
Als nächstes wird unter Bezugnahme auf Fig. 1 bis 3 der Betrieb in einem Fall beschrieben, daß die in Fig. 1 gezeigte Adreßsteuerschaltung in einem Gerät zur Reproduktion von Nachhallklang verwendet wird, dessen Musikquelle ein CD-Spieler ist. In dem CD-Spieler werden die auf einer CD (Compact Disk) aufgezeichneten Daten als 16-Bit-Daten in einem Abtastzyklus fSC von 22,7 µs pro linkem bzw. rechtem Kanal ausgelesen. Die jeweiligen digitalen Audiodaten werden daher im Abtastzyklus fSC vorübergehend in den Datenspeicher 30 geschrieben. In der vorliegenden Beschreibung wird angenommen, daß vier bereits in den Datenspeicher 30 geschriebene Daten in einem Abtastzyklus fSC daraus ausgelesen werden, um vier Nachhallklang-Daten mit Verzögerungszeiten von ungefähr 50 ms, 20 ms, 10 ms bzw. 5 ms zu erzeugen. Die in Fig. 1 gezeigte Adreßsteuerschaltung muß daher in einem Abtastzyklus fSC vier Leseadreßinformationen erzeugen. Da der Abtastzyklus fSC 22,7 µs beträgt, sind vier Distanzadreßinformationen entsprechend 50 ms, 20 ms, 10 ms und 5 ms, die die Differenzen zu den aktuellen Schreibadreßinformationen darstellen, "0898H", "0371H", "01B8H" bzw. "00C8H". Das Zeichen "H" bezeichnet eine Hexadezimalschreibweise.
Wenn die digitalen Audiodaten im aktuellen Abtastzyklus über den internen Bus 101 vorübergehend im Schreibdatenregister 22 gespeichert werden, erzeugt ein (nicht gezeigter) Sequenzcontroller zuerst den Startimpuls STR, wobei das Lese/Schreib-Signal R/W auf dem hohen Pegel gehalten wird, wie in Fig. 3 gezeigt. In diesem Zeitpunkt ist die Schreibadreßinformation im vorhergehenden Abtastzyklus, beispielsweise "8098H", bereits in der Latch-Schaltung 1 gespeichert worden. Da das Signal R/W auf dem hohen Pegel ist, besteht das Ausgangssignal der Maskenschaltung 4 aus lauter Nullen, so daß der Addierer 5 die erneuerte Schreibadreßinformation "8099H" ausgibt. In Reaktion auf das Startsignal STR latcht die Latch- Schaltung 6 die erneuerte Schreibadreßinformation "8099H" und führt sie dem Datenspeicher 30 zu. Der Timing-Generator 20 reagiert auf die Signale STR und R/W und führt dem Datenspeicher 30 Datenschreibsteuerungs-Timingsignale 21 zu. Als Folge werden die im Register 22 gespeicherten digitalen Audiodaten auf den Datenspeicher 30 übertragen und dann an dessen Adreßstelle "8099H" geschrieben, wie in Fig. 2 gezeigt. In Reaktion auf das Signal STR erzeugt das UND-Gatter 10 den hohen Pegel, so daß die erneuerte Schreibadreßinformation "8099H" auch in der Latch-Schaltung 7 gelatcht wird. Da die Pulsbreite des Signals STR auf 100 ns eingestellt ist und die Verzögerungszeit der Verzögerungsschaltung 9 auf 200 ns eingestellt ist, wird das Ausgangssignal AIN der Verzögerungsschaltung auf den hohen Pegel geändert, nachdem das Signal STR auf den niedrigen Pegel zurückgekehrt ist. In Reaktion auf das hochpegelige Ausgangssignal AIN wählt der Multiplexer 8 das Ausgangssignal der Latch-Schaltung 7 aus, und die Latch-Schaltung 1 latcht die erneuerte Schreibadreßinformation "8099H". Der Inhalt der Latch-Schaltung 6 wird in diesem Zeitpunkt nicht geändert.
Die Adreßsteuerschaltung wird danach durch das Signal R/W, das auf den niedrigen Pegel geändert wird, in einen Datenlesebetriebsmodus gebracht. In diesem Zeitpunkt ist die Distanz-Latch-Schaltung 2 mit der Distanzadreßinformation "0898H" voreingestellt worden. In Reaktion auf den niedrigen Pegel des Signals R/W führen der inverter 3 und die Maskenschaltung 4 dem Addierer 5 die invertierten Daten der Distanzadreßinformation "0898H" zu. Der Addierer 5 führt daher die Operation ("8099H"-"0898H") durch und führt die resultierenden Daten "7801 H" der Latch-Schaltung 6 zu. In diesem Zustand wird das Startimpulssignal STR erneut erzeugt, so daß die Latch-Schaltung 6 die Daten "7801H" latcht und dem Datenspeicher 30 als Leseadreßinformation zuführt. Der Timing-Generator 20 reagiert auf das Signal STR und das niedrigpegelige Signal R/W und führt dem Datenspeicher Datenlesesteuerungs-Timingsignale 21 zu. Es wird auf die Adreßstelle "7801H" des in Fig. 2 gezeigten Datenspeichers 30 zugegriffen, und die Daten werden daraus ausgelesen und dann auf das Lesedatenregister 23 übertragen. Die Daten im Register 23 werden danach auf den internen Bus 101 übertragen. Die digitalen Audiodaten, die ungefähr 50 ms (= 22,7 µs x "0898H") zuvor in den Speicher 30 geschrieben worden sind, werden daher im aktuellen Abtastzyklus daraus ausgelesen. Da das Signal R/W auf dem niedrigen Pegel ist, ändert sich der Inhalt der Latch-Schaltungen 1 und 7 nicht. Um die zweite Distanzadreßinformation "0371H" in der Latch-Schaltung 2 voreinzustellen, wird das Voreinstellungssignal PST zugeführt, wobei die zweite Distanzinformation auf den Bus 101 übertragen wird. Die Latch-Schaltung 2 latcht daher die zweite Distanzadreßinformation "0371H", und der Addierer 5 gibt die aus ("8099H"-"0371H") resultierenden Daten "7D28H" aus. Das Startsignal STR wird erneut erzeugt, so daß die Latch- Schaltung 6 dem Datenspeicher 30 die zweite Leseadreßinformation "7D28H" zuführt. Die an der Adreßstelle "7D28H" gespeicherten Daten werden dadurch ausgelesen und dann über den Speicherdatenbus 110 und das Register 23 auf den Bus 101 übertragen. Die digitalen Audiodaten, die ungefähr 20 ms (= 22.7 µs x "0371") zuvor in den Speicher 30 geschrieben worden sind, werden somit im aktuellen Abtastzyklus daraus ausgelesen. Durch Wiederholen des obigen Betriebs zur Voreinstellung von Distanzadreßinformationen und zur Erzeugung des Startsignals STR werden außerdem die digitalen Audiodaten, die 10 ms bzw. 5 ms zuvor in den Speicher 30 geschrieben worden sind, im aktuellen Abtastzyklus daraus ausgelesen. Diese vier ausgelesenen digitalen Audiodaten werden danach geeigneten digitalen Filterungsprozeduren unterzogen, um vier Nachhallklang-Daten zu erzeugen. Wenn der aktuelle Abtastzyklus beendet ist, werden die obigen Operationen im nächsten Abtastzyklus erneut durchgeführt.
In Fig. 4, auf die Bezug genommen wird, ist eine weitere Ausführungsform der vorliegenden Erfindung gezeigt, wobei gleiche Bestandteile wie in Fig. 1 gezeigt mit den gleichen Bezugszeichen bezeichnet sind und ihre nochmalige Beschreibung entfällt. In dieser Ausführungsform ist die in Fig. 1 gezeigte Distanz-Latch- Schaltung 2 durch eine Registerdatei 200 ersetzt, die acht Register 201 bis 208 enthält (in der Zeichnung sind nur zwei Register 201 und 208 gezeigt), für die Operationen zur Voreinstellung der Distanzadreßinformationen in jedem Abtastzyklus. Durch von einem Bus 210 zugeführte Registerauswahidaten RSEL mit 3 Bit wird eines der Register 201 bis 208 ausgewählt. Daher sind in der Datei 200 in einem Anfangszustand acht Arten von Distanzadreßinformationen voreinstellbar.
Der Betrieb wird nachfolgend unter Bezugnahme auf Fig. 4 und 5 beschrieben. Da in der vorliegenden Beschreibung die digitalen Audiodaten des linken Kanals und des rechten Kanals vom CD-Spieler im Abtastzyklus fSC ausgegeben werden, werden diese beiden Kanäle in einem Abtastzyklus vorübergehend an die aufeinanderfolgenden Adreßstellen des Datenspeichers 30 geschrieben. Ferner wird angenommen, daß drei digitale Daten, die in den Speicher 30 geschrieben worden sind, in einem Abtastzyklus daraus ausgelesen werden, um je drei Nachhallklang- Daten in bezug auf den linken und den rechten Kanal zu erzeugen. Weiterhin wird angenommen, daß drei Nachhallklänge des linken Kanals Verzögerungszeiten von ungefähr 50 ms, 20 ms bzw. 5 ms haben und die des linken Kanals Verzögerungszeiten von ungefähr 30 ms, 15 ms bzw. 10 ms haben. Die Distanzregister 201, 202 und 203 werden daher mit den Distanzinformationen "1135H", "06E3H" bzw. "01B9H" voreingestellt, und die Distanzregister 204, 205 und 206 werden mit den Distanzinformationen "0A52H", "0528H" bzw. "0370H" voreingestellt.
Wenn die digitalen Daten des linken Kanals in einem bestimmten Abtastzyklus über den Bus 101 im Register 22 gespeichert werden, wird das Startsignal STR erzeugt, wobei das Signal R/W auf dem hohen Pegel gehalten wird. In diesem Zeitpunkt speichert die Latch-Schaltung 1 die Schreibadreßinformation im vorhergehenden Abtastzyklus, beispielsweise "8097H". Daher wird dem Datenspeicher 30 über die Latch-Schaltung 6 die erneuerte Schreibadreßinformation "8098H" zugeführt, so daß die digitalen Daten des linken Kanals an die Adreßstelle "8098H" des Speichers 30 geschrieben werden. Der Inhalt der Latch-Schaltung 1 wird danach auf "8098H" erneuert. Das Startsignal STR wird erneut erzeugt, wobei das Signal R/W auf dem niedrigen Pegel gehalten wird. Als Folge werden die Daten des rechten Kanals in diesem Abtastzyklus über das Register 22 und den Bus 110 an die Adreßstelle "8099H" des Datenspeichers 30 geschrieben. Danach wird der Inhalt der Latch-Schaltung auf "809AH" erneuert.
Indem das Signal R/W auf den niedrigen Pegel wechselt, wird die Adreßsteuerschaltung auf einen Datenlesebetrieb umgeschaltet. In diesem Zeitpunkt sind die Registerauswahldaten RSEL "0", so daß das Register 201 ausgewählt wird und dem Addierer 5 die invertierten Daten der Distanzadresse "1135H" zugeführt werden. Der Addierer 5 gibt daher die Leseadreßinformation "6F64H" (= "8099H"-"1135H") aus. Danach wird das Startimpulssignal STR erzeugt, so daß auf die Adreßstelle "6F64H" des Speichers 30 zugegriffen wird. Somit werden die Audiodaten des linken Kanals, die ungefähr 50 ms zuvor in den Speicher 30 geschrieben worden sind, daraus ausgelesen. Der Inhalt der Registerauswahldaten RSEL wird dann auf "1" geändert, um das zweite Distanzregister 202 auszuwählen. Dadurch wird der Inhalt "01B6H" des Registers 202 ausgelesen, und dessen invertierte Daten werden dem Addierer 5 zugeführt. Durch die Erzeugung des Signals STR wird die zweite Leseadreßinformation "7986H" (= "8099H"-"01B9H") dem Speicher zugeführt. Als Folge werden die Audiodaten des rechten Kanals, die ungefähr 30 ms zuvor in den Speicher 30 geschrieben worden sind, daraus ausgelesen. Der obige Datenlesebetrieb wird fortgesetzt. Als Folge können je drei Nachhallklang- Daten in bezug auf den linken und den rechten Kanal reproduziert werden.

Claims

1. Adreßsteuerschaltung für einen Datenspeicher (30), die folgendes aufweist:

eine erste Registereinrichtung (6), die mit dem Datenspeicher (30) gekoppelt ist, eine zweite Registereinrichtung (1) zum vorübergehenden Speichern von Schreibadreßinformationen;

eine dritte Registereinrichtung (2, 200) zum vorübergehenden Speichern von Distanzadreßinformationen;

eine Addierschaltung (5) mit einem ersten Eingangsknoten, der mit der zweiten Registereinrichtung (1) gekoppelt ist, um die Schreibadreßinformationen zu empfangen, einem zweiten Eingangsknoten und einem Ausgangsknoten, der mit der ersten Registereinrichtung (6) gekoppelt ist, wobei die Addierschaltung (5) eine Addieroperation an ihrem ersten und ihrem zweiten Eingangsknoten zugeführten Informationen durchführt, und

eine Steuereinrichtung (3, 4), die zwischen die dritte Registereinrichtung (2, 200) und den zweiten Eingangsknoten der Addierschaltung (5) gekoppelt ist, um dem zweiten Eingangsknoten der Addierschaltung (5) in einem Datenschreibbetrieb unabhängig von den Distanzadreßinformationen konstante Informationen zuzuführen und um dem zweiten Eingangsknoten der Addierschaltung (5) in einem Datenlesebetrieb Steuerinformationen in bezug auf die Distanzadreßinformationen von der dritten Registereinrichtung (2, 200) zuzuführen, wobei die Addierschaltung (5) sowohl im Datenschreibbetrieb als auch im Datenlesebetrieb zu dem Additionsergebnis der dem ersten und dem zweiten Eingangsknoten zugeführten Informationen Eins hinzuaddiert,

wobei die Adreßsteuerschaltung weiterhin eine Speichereinrichtung (7) aufweist, die zwischen den Ausgangsknoten der Addierschaltung (5) und die Latch- Schaltung als die zweite Registereinrichtung (1) gekoppelt ist, zum Speichern von Ausgangsadreßinformationen von dem Addierer (5) in der Latch-Schaltung im Datenschreibbetrieb.

2. Schaltung wie in Anspruch 1 beansprucht, dadurch gekennzeichnet, daß die konstanten Informationen Null sind und daß die Steuerinformationen invertierten Informationen der Distanzadreßinformationen von der zweiten Registereinrichtung (2, 200) entsprechen.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Registereinrichtung (200) eine Vielzahl von Registern (201-208), die jedes vorübergehend Distanzadreßinformationen speichern, und eine Einrichtung enthält, die auf Auswahldaten zum Auswählen eines der Register (201-208) reagiert, um die in dem ausgewählten Register (201-208) gespeicherten Distanzadreßinformationen der Steuereinrichtung (3, 4) zuzuführen.