JP2961792B2 - Ｒａｍアドレス生成回路 - Google Patents
Ｒａｍアドレス生成回路Info
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- JP2961792B2 JP2961792B2 JP6656490A JP6656490A JP2961792B2 JP 2961792 B2 JP2961792 B2 JP 2961792B2 JP 6656490 A JP6656490 A JP 6656490A JP 6656490 A JP6656490 A JP 6656490A JP 2961792 B2 JP2961792 B2 JP 2961792B2
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- G—PHYSICS
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はRAMアドレス生成回路に関し、特に音響シス
テムのサラウンド機能等を実現するために用いられる、
音響データ等の遅延用のRAMのアドレスを生成するRAMア
ドレス生成回路に関する。
テムのサラウンド機能等を実現するために用いられる、
音響データ等の遅延用のRAMのアドレスを生成するRAMア
ドレス生成回路に関する。
近年、音響システム等においては、サラウンド機能を
有することが必須条件となっている。このサラウンド機
能は、ディジタル化された音響データを、RAMを利用し
て遅延させることにより実現する場合が多くなってきて
いる。
有することが必須条件となっている。このサラウンド機
能は、ディジタル化された音響データを、RAMを利用し
て遅延させることにより実現する場合が多くなってきて
いる。
第５図（ａ），（ｂ）はサラウンド機能を実現するた
めの回路（以下、サラウンド回路という）であり、これ
ら回路の遅延回路200A〜200NにRAMが利用される。これ
ら遅延回路200A〜200Nは、入力される音響データをRAM
に順次書込み、読出すアドレスをずらすことにより所定
の遅延量を得る構成となっている。
めの回路（以下、サラウンド回路という）であり、これ
ら回路の遅延回路200A〜200NにRAMが利用される。これ
ら遅延回路200A〜200Nは、入力される音響データをRAM
に順次書込み、読出すアドレスをずらすことにより所定
の遅延量を得る構成となっている。
次に、従来のRAMアドレス生成回路について説明す
る。
る。
第６図は従来のRAMアドレス生成回路の第１の例を示
すブロック図である。
すブロック図である。
この回路は、バス５から伝達されたポインタ値、又は
ライトアドレスWAD,リードアドレスRADからなる出力ア
ドレスにより更新されるポインタ値を保持し出力するポ
インタレジスタ1Aと、ライト時のポインタ値に対するオ
フセット値、すなわちライトオフセット値を複数保持し
ておきこれらライトオフセット値の所定のものを順次出
力するライトオフセットレジスタ７と、各ライトオフセ
ット値と対応するリードオフセット値を保持しておきこ
れらリードオフセット値の所定のものをライトオフセッ
ト値と対応して出力するリードオフセットレジスタ８
と、リードライト信号RD/▲▼に応じてライトオフ
セットレジスタ７及びリードオフセットレジスタ８の出
力値の一方を選択して出力するマルチプレクサ3Aと、こ
のマルチプレクサ3Aの出力値とポインタレジスタ1Aの出
力値とを加算して出力アドレス（ライトアドレスWAD,リ
ードアドレスRADで構成される）として出力する加算器4
Aとを有する構成となっている。
ライトアドレスWAD,リードアドレスRADからなる出力ア
ドレスにより更新されるポインタ値を保持し出力するポ
インタレジスタ1Aと、ライト時のポインタ値に対するオ
フセット値、すなわちライトオフセット値を複数保持し
ておきこれらライトオフセット値の所定のものを順次出
力するライトオフセットレジスタ７と、各ライトオフセ
ット値と対応するリードオフセット値を保持しておきこ
れらリードオフセット値の所定のものをライトオフセッ
ト値と対応して出力するリードオフセットレジスタ８
と、リードライト信号RD/▲▼に応じてライトオフ
セットレジスタ７及びリードオフセットレジスタ８の出
力値の一方を選択して出力するマルチプレクサ3Aと、こ
のマルチプレクサ3Aの出力値とポインタレジスタ1Aの出
力値とを加算して出力アドレス（ライトアドレスWAD,リ
ードアドレスRADで構成される）として出力する加算器4
Aとを有する構成となっている。
ライトオフセットレジスタ7,及びリードオフセットレ
ジスタ８の値は、バス５を介して書込まれる。
ジスタ８の値は、バス５を介して書込まれる。
第７図はこの回路により生成された出力アドレス（RA
Mアドレス）の一例をRAMと対比して示したアドレスマッ
プであり、第５図（ａ）に示されたリバーブ特性をもつ
サラウンド回路に対して適用されたものである。
Mアドレス）の一例をRAMと対比して示したアドレスマッ
プであり、第５図（ａ）に示されたリバーブ特性をもつ
サラウンド回路に対して適用されたものである。
ライトアドレスWAD0はポインタレジスタ1Aのポインタ
値とライトオフセットレジスタ７のライトオフセット値
Ａとを加算して得られた０番目のライトアドレスを示
し、リードアドレスRA0ポインタレジスタ1Aのポインタ
値とリードオフセットレジスタ８のリードオフセット値
Ａとを加算して得られた０番目のリードアドレスを示
す。そしてこれらライトアドレスWAD0とリードアドレス
RAD0との差が遅延量D20となる。以下同様にして、ライ
トアドレスWAD1,WAD2,WAD3とリードアドレスRAD1,RAD2,
RAD3が出力され、遅延量D21,D22,D23が定まる。
値とライトオフセットレジスタ７のライトオフセット値
Ａとを加算して得られた０番目のライトアドレスを示
し、リードアドレスRA0ポインタレジスタ1Aのポインタ
値とリードオフセットレジスタ８のリードオフセット値
Ａとを加算して得られた０番目のリードアドレスを示
す。そしてこれらライトアドレスWAD0とリードアドレス
RAD0との差が遅延量D20となる。以下同様にして、ライ
トアドレスWAD1,WAD2,WAD3とリードアドレスRAD1,RAD2,
RAD3が出力され、遅延量D21,D22,D23が定まる。
第８図は従来のRAMアドレス生成回路の第２の例を示
すブロック図である。
すブロック図である。
この回路は、オフセットレジスタ2Aは１つであり、遅
延量の設定は、ライト時及びリード時のポインタ値をポ
インタレジスタ制御部９によりその都度切換えることに
より行うようにした例である。
延量の設定は、ライト時及びリード時のポインタ値をポ
インタレジスタ制御部９によりその都度切換えることに
より行うようにした例である。
また第３の例として、異なる遅延量の音響データはRA
Mの別々の領域にそれぞれ書込むようにし、それぞれの
遅延量と対応したライトアドレスWAD,リードアドレスRA
Dをプログラムにより生成するものもある。
Mの別々の領域にそれぞれ書込むようにし、それぞれの
遅延量と対応したライトアドレスWAD,リードアドレスRA
Dをプログラムにより生成するものもある。
上述した従来のRAMアドレス生成回路は、第１の例に
おいては、ライトオフセットレジスタ７及びリードオフ
セットレジスタ８を備えた構成となっているので、必要
とする遅延量の数だけオフセット値を保持するハードウ
ェアが必要となりハードウェアの量が増大するという欠
点があり、第２の例においては、ポインタレジスタ制御
部が必要となりハードウェアの量が増大すると共に制御
が複雑になり、また第３の例においては、RAMの領域を
遅延量ごとに分割して書込み、読出しを行っているの
で、分割された領域に対して遅延量が小さいときはRAM
を効率よく使用することができないだけでなく、ソフト
ウェアが複雑になるという欠点がある。
おいては、ライトオフセットレジスタ７及びリードオフ
セットレジスタ８を備えた構成となっているので、必要
とする遅延量の数だけオフセット値を保持するハードウ
ェアが必要となりハードウェアの量が増大するという欠
点があり、第２の例においては、ポインタレジスタ制御
部が必要となりハードウェアの量が増大すると共に制御
が複雑になり、また第３の例においては、RAMの領域を
遅延量ごとに分割して書込み、読出しを行っているの
で、分割された領域に対して遅延量が小さいときはRAM
を効率よく使用することができないだけでなく、ソフト
ウェアが複雑になるという欠点がある。
本発明の目的は、ハードウェアの量を低減すると共に
制御やソフトウェアを単純化し、かつRAMの記憶領域を
効率よく使用することできるRAMアドレス生成回路を提
供することにある。
制御やソフトウェアを単純化し、かつRAMの記憶領域を
効率よく使用することできるRAMアドレス生成回路を提
供することにある。
本発明のRAMアドレス生成回路は、加算機能を有する
演算器と、外部信号入力あるいは前記演算器の出力を所
定のポインタ値として保持するポインタレジスタと、遅
延量に応じた複数のオフセット値を保持するオフセット
レジスタと、値０または前記オフセット値の所定のもの
を所要の遅延量の順に応じて順次出力するマルチプレク
サとを有し、前記外部信号入力により前記ポインタレジ
スタにポインタ値を設定する場合には、前記マルチプレ
クサの出力を値０とするとともに、前記演算器は、前記
ポインタレジスタのポインタ値と前記マルチプレクサの
値０出力にさらに値１を加算してライトアドレスとして
出力し、前記の場合以外の場合には、前記演算器は、リ
ード・ライト信号がリードレベルのとき、前記ポインタ
レジスタの出力値と前記マルチプレクサから所要の遅延
量の順に応じて出力される所定の出力値を加算してリー
ドアドレスとして出力し、前記リード・ライト信号がラ
イトレベルのとき、前記ポインタレジスタの出力値と前
記マルチプレクサから所要の遅延量の順に応じて出力さ
れる所定の出力値を加算し、さらに値１を加算してライ
トアドレスとして出力するようにした。
演算器と、外部信号入力あるいは前記演算器の出力を所
定のポインタ値として保持するポインタレジスタと、遅
延量に応じた複数のオフセット値を保持するオフセット
レジスタと、値０または前記オフセット値の所定のもの
を所要の遅延量の順に応じて順次出力するマルチプレク
サとを有し、前記外部信号入力により前記ポインタレジ
スタにポインタ値を設定する場合には、前記マルチプレ
クサの出力を値０とするとともに、前記演算器は、前記
ポインタレジスタのポインタ値と前記マルチプレクサの
値０出力にさらに値１を加算してライトアドレスとして
出力し、前記の場合以外の場合には、前記演算器は、リ
ード・ライト信号がリードレベルのとき、前記ポインタ
レジスタの出力値と前記マルチプレクサから所要の遅延
量の順に応じて出力される所定の出力値を加算してリー
ドアドレスとして出力し、前記リード・ライト信号がラ
イトレベルのとき、前記ポインタレジスタの出力値と前
記マルチプレクサから所要の遅延量の順に応じて出力さ
れる所定の出力値を加算し、さらに値１を加算してライ
トアドレスとして出力するようにした。
また、本発明の別のRAMアドレス生成回路は、減算機
能を有する演算器と、外部信号入力あるいは前記演算器
の出力を所定のポインタ値として保持するポインタレジ
スタと、遅延量に応じた複数のオフセット値を保持しこ
れらオフセット値の所定のものを所要の遅延量の順に応
じて順次出力するオフセットレジスタとを有し、前記演
算器は、リード・ライト信号がリードレベルのとき、前
記ポインタレジスタの出力値から前記オフセットレジス
タの所定の出力値を減算してリードアドレスとして出力
し、前記リード・ライト信号がライトレベルのとき、前
記ポインタレジスタの出力値から前記オフセットレジス
タの所定の出力値を減算し、さらに値１を減算してライ
トアドレスとして出力するようにした。
能を有する演算器と、外部信号入力あるいは前記演算器
の出力を所定のポインタ値として保持するポインタレジ
スタと、遅延量に応じた複数のオフセット値を保持しこ
れらオフセット値の所定のものを所要の遅延量の順に応
じて順次出力するオフセットレジスタとを有し、前記演
算器は、リード・ライト信号がリードレベルのとき、前
記ポインタレジスタの出力値から前記オフセットレジス
タの所定の出力値を減算してリードアドレスとして出力
し、前記リード・ライト信号がライトレベルのとき、前
記ポインタレジスタの出力値から前記オフセットレジス
タの所定の出力値を減算し、さらに値１を減算してライ
トアドレスとして出力するようにした。
ある１つの遅延量を得るために書込まれたデータは、
読出されるまでがこの遅延量を得るために有効であっ
て、読出された後は不要である。従って、リードアドレ
スの次のアドレスは、別の遅延量を得るためのデータの
書込みに使用すれば、RAMを効率よく使用することで
き、この書込み用のアドレス、すなわちライトアドレス
は前記リードドレスに“1"を加算（昇順の場、降順の場
合は“1"を減算）すればよいので、オフセットレジスタ
は１つで済む。
読出されるまでがこの遅延量を得るために有効であっ
て、読出された後は不要である。従って、リードアドレ
スの次のアドレスは、別の遅延量を得るためのデータの
書込みに使用すれば、RAMを効率よく使用することで
き、この書込み用のアドレス、すなわちライトアドレス
は前記リードドレスに“1"を加算（昇順の場、降順の場
合は“1"を減算）すればよいので、オフセットレジスタ
は１つで済む。
次に、本発明と実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であ
る。
る。
この実施例は、バス５から伝達されるポインタ値、又
は出力アドレス（ライトアドレスWAD,リードアドレスRA
Dからなる）により更新されるポインタ値を保持し出力
するポインタレジスタ１と、バス５から設定できる複数
のオフセット値を保持しこれらオフセット値の所定のも
のを順次出力するオフセットレジスタ２と、ポインタア
ドレスにデータを書込むときのみ値“0"を選択し、それ
以外はオフセットレジスタ２の出力値を選択して出力す
るマルチプレクサ３と、リード・ライト信号RD/▲
▼がリードレベルのときポインタレジスタ１の出力値と
マルチプレクサ３の出力値とを加算してリードアドレス
RADとして出力し、リード・ライト信号RD/▲▼がラ
イトレベルのときポインタレジスタ１の出力値とマルチ
プレクサ３の出力値とを加算した値に更に“1"を加算し
ライトアドレスWADとして出力する加算器４とを有する
構成となっている。
は出力アドレス（ライトアドレスWAD,リードアドレスRA
Dからなる）により更新されるポインタ値を保持し出力
するポインタレジスタ１と、バス５から設定できる複数
のオフセット値を保持しこれらオフセット値の所定のも
のを順次出力するオフセットレジスタ２と、ポインタア
ドレスにデータを書込むときのみ値“0"を選択し、それ
以外はオフセットレジスタ２の出力値を選択して出力す
るマルチプレクサ３と、リード・ライト信号RD/▲
▼がリードレベルのときポインタレジスタ１の出力値と
マルチプレクサ３の出力値とを加算してリードアドレス
RADとして出力し、リード・ライト信号RD/▲▼がラ
イトレベルのときポインタレジスタ１の出力値とマルチ
プレクサ３の出力値とを加算した値に更に“1"を加算し
ライトアドレスWADとして出力する加算器４とを有する
構成となっている。
第２図はこの実施例により生成されたライトアドレス
WAD,リードアドレスRADを、対象とするRAMと対応して示
したアドレスマップである。
WAD,リードアドレスRADを、対象とするRAMと対応して示
したアドレスマップである。
ライト時及びリード時のアドレスは次のとおりとな
る。
る。
（１）ライト時 ポインタライトアドレスWADP ＝（ポインタ値）＋１ ライトアドレス（０番目）WAD0 ＝（ポインタ値）＋（オフセット値Ａ）＋１ ライトアドレス（１番目）WAD1 ＝（ポインタ値）＋（オフセット値Ｂ）＋１ ライトアドレス（２番目）WAD2 ＝（ポインタ値）＋（オフセット値Ｃ）＋１ ライトアドレス（３番目）WAD3 ＝（ポインタ値）＋（オフセット値Ｄ）＋１ （２）リード時 リードアドレス（０番目）RAD0 ＝（ポインタ値）＋（オフセット値Ａ） リードアドレス（１番目）RAD1 ＝（ポインタ値）＋（オフセット値Ｂ） リードアドレス（２番目）RAD2 ＝（ポインタ値）＋（オフセット値Ｃ） リードアドレス（３番目）RAD3 ＝（ポインタ値）＋（オフセット値Ｄ） また、これらにより遅延量は、ポインタライトアドレ
スWADPとリードアドレスRAD0との差が遅延量D0になり、
ライトアドレスWAD0とリードアドレスRAD1との差が遅延
量D1になり、以下同様に、遅延量D2,D3が定まる。
スWADPとリードアドレスRAD0との差が遅延量D0になり、
ライトアドレスWAD0とリードアドレスRAD1との差が遅延
量D1になり、以下同様に、遅延量D2,D3が定まる。
このように、リードアドレスの次のライトアドレスは
“1"を加算するだけでよく、しかもオフセットレジスタ
は１個で済むので、制御やソフトウェアが簡単になると
共にハードウェアの量が低減される。また、RAM400を隙
間なく使用するので、RAM400の記憶領域を効率よく使用
することができる。
“1"を加算するだけでよく、しかもオフセットレジスタ
は１個で済むので、制御やソフトウェアが簡単になると
共にハードウェアの量が低減される。また、RAM400を隙
間なく使用するので、RAM400の記憶領域を効率よく使用
することができる。
第３図は本発明の第２の実施例を示すブロック図であ
る。
る。
この実施例は、第１の実施例の加算器４を減算器６に
換え、かつマルチプレクサ３を除去したものである。こ
の実施例においては、マルチプレクサ３がないのでポイ
ンタライトアドレスWADPに相当するアドレスにデータを
書込むことはできないが、遅延量は第４図に示すよう
に、第１の実施例と同様４個用意することができる。
（遅延量D13のリードアドレスは次のRAD0になる） 〔発明の効果〕 以上説明したように本発明は、オフセットレジスタを
リード，ライト共用とし、リードアドレスはポインタ値
とオフセット値の加算（又は減算）とし、ライトアドレ
スはポインタ値とオフセット値の加算値（又は減算値）
に更に“1"を加算（又は減算）して得る構成とすること
により、ハードウェアの量を低減すると共に制御やソフ
トウェアを簡単にすることができ、かつRAMの記憶領域
を効率よく使用することができる効果がある。
換え、かつマルチプレクサ３を除去したものである。こ
の実施例においては、マルチプレクサ３がないのでポイ
ンタライトアドレスWADPに相当するアドレスにデータを
書込むことはできないが、遅延量は第４図に示すよう
に、第１の実施例と同様４個用意することができる。
（遅延量D13のリードアドレスは次のRAD0になる） 〔発明の効果〕 以上説明したように本発明は、オフセットレジスタを
リード，ライト共用とし、リードアドレスはポインタ値
とオフセット値の加算（又は減算）とし、ライトアドレ
スはポインタ値とオフセット値の加算値（又は減算値）
に更に“1"を加算（又は減算）して得る構成とすること
により、ハードウェアの量を低減すると共に制御やソフ
トウェアを簡単にすることができ、かつRAMの記憶領域
を効率よく使用することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例のブ
ロック図及びこの実施例の動作を説明するための対象と
するRAMと生成されたアドレスを対応して示したアドレ
スマップ、第３図及び第４図はそれぞれ本発明の第２の
実施例のブロック図及びこの実施例の動作を説明するた
めの対象とするRAMと生成されたアドレスとを対応して
示したアドレスマップ、第５図（ａ），（ｂ）は従来の
RAMアドレス生成回路が適用される音響システムのサラ
ウンド回路の回路図、第６図及び第７図は従来のRAMア
ドレス生成回路の第１の例のブロック図及びこの例の動
作を説明するための対象とするRAMと生成されたアドレ
スとを対応して示したアドレスマップ、第８図は従来の
RAMアドレス生成回路の第２の例を示すブロック図であ
る。 1,1A,1B……ポインタレジスタ、2,2A……オフセットレ
ジスタ、3,3A……マルチプレクサ、4,4A,4B……加算
器、５……バス、６……減算器、７……ライトオフセッ
トレジスタ、８……リードオフセットレジスタ、９……
ポインタレジスタ制御部、100A〜100R……係数乗算器、
200A〜200N……遅延回路、300A〜300P……加算器、400
……RAM。
ロック図及びこの実施例の動作を説明するための対象と
するRAMと生成されたアドレスを対応して示したアドレ
スマップ、第３図及び第４図はそれぞれ本発明の第２の
実施例のブロック図及びこの実施例の動作を説明するた
めの対象とするRAMと生成されたアドレスとを対応して
示したアドレスマップ、第５図（ａ），（ｂ）は従来の
RAMアドレス生成回路が適用される音響システムのサラ
ウンド回路の回路図、第６図及び第７図は従来のRAMア
ドレス生成回路の第１の例のブロック図及びこの例の動
作を説明するための対象とするRAMと生成されたアドレ
スとを対応して示したアドレスマップ、第８図は従来の
RAMアドレス生成回路の第２の例を示すブロック図であ
る。 1,1A,1B……ポインタレジスタ、2,2A……オフセットレ
ジスタ、3,3A……マルチプレクサ、4,4A,4B……加算
器、５……バス、６……減算器、７……ライトオフセッ
トレジスタ、８……リードオフセットレジスタ、９……
ポインタレジスタ制御部、100A〜100R……係数乗算器、
200A〜200N……遅延回路、300A〜300P……加算器、400
……RAM。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G10K 15/12 G06F 12/02 G11C 8/00
Claims (2)
- 【請求項１】加算機能を有する演算器と、外部信号入力
あるいは前記演算器の出力を所定のポインタ値として保
持するポインタレジスタと、遅延量に応じた複数のオフ
セット値を保持するオフセットレジスタと、値０または
前記オフセット値の所定のものを所要の遅延量の順に応
じて順次出力するマルチプレクサとを有し、前記外部信
号入力により前記ポインタレジスタにポインタ値を設定
する場合には、前記マルチプレクサの出力を値０とし、
前記演算器は、前記ポインタレジスタのポインタ値と前
記マルチプレクサの値０出力にさらに値１を加算してラ
イトアドレスとして出力し、前記の場合以外の場合に
は、前記演算器は、リード・ライト信号がリードレベル
のとき、前記ポインタレジスタの出力値と前記マルチプ
レクサから所要の遅延量の順に応じて出力される所定の
出力値を加算してリードアドレスとして出力し、前記リ
ード・ライト信号がライトレベルのとき、前記ポインタ
レジスタの出力値と前記マルチプレクサから所要の遅延
量の順に応じて出力される所定の出力値を加算し、さら
に値１を加算してライトアドレスとして出力するように
したことを特徴とするRAMアドレス生成回路。 - 【請求項２】演算機能を有する演算器と、バスからの外
部信号入力あるいは前記演算器の出力を所定のポインタ
値として保持するポインタレジスタと、遅延量に応じた
複数のオフセット値を保持しこれらオフセット値の所定
のものを所要の遅延量の順に応じて順次出力するオフセ
ットレジスタとを有し、前記演算器は、リード・ライト
信号がリードレベルのとき、前記ポインタレジスタの出
力値から前記オフセットレジスタの所定の出力値を減算
してリードアドレスとして出力し、前記リード・ライト
信号がライトレベルのとき、前記ポインタレジスタの出
力値から前記オフセットレジスタの所定の出力値を減算
し、さらに値１を減算してライトアドレスとして出力す
るようにしたことを特徴とするRAMアドレス生成回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6656490A JP2961792B2 (ja) | 1990-03-16 | 1990-03-16 | Ｒａｍアドレス生成回路 |
| DE69129916T DE69129916T2 (de) | 1990-03-16 | 1991-03-15 | Schaltung zur Erzeugung einer Adresse eines Wahlspeichers |
| EP91302269A EP0447266B1 (en) | 1990-03-16 | 1991-03-15 | Circuit for generating an address of a random access memory |
| US08/703,929 US5657466A (en) | 1990-03-16 | 1996-08-28 | Circuit for designating write and read address to provide a delay time in a sound system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6656490A JP2961792B2 (ja) | 1990-03-16 | 1990-03-16 | Ｒａｍアドレス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03266896A JPH03266896A (ja) | 1991-11-27 |
| JP2961792B2 true JP2961792B2 (ja) | 1999-10-12 |
Family
ID=13319572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6656490A Expired - Fee Related JP2961792B2 (ja) | 1990-03-16 | 1990-03-16 | Ｒａｍアドレス生成回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5657466A (ja) |
| EP (1) | EP0447266B1 (ja) |
| JP (1) | JP2961792B2 (ja) |
| DE (1) | DE69129916T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9401301A (nl) * | 1994-08-11 | 1996-03-01 | Nederland Ptt | Videogeheugeninrichting. |
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