JP3313362B2 - 音声処理装置のメモリーアドレス発生器 - Google Patents
音声処理装置のメモリーアドレス発生器Info
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- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10K—SOUND-PRODUCING DEVICES; METHODS OR DEVICES FOR PROTECTING AGAINST, OR FOR DAMPING, NOISE OR OTHER ACOUSTIC WAVES IN GENERAL; ACOUSTICS NOT OTHERWISE PROVIDED FOR
- G10K15/00—Acoustics not otherwise provided for
- G10K15/08—Arrangements for producing a reverberation or echo sound
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、音声処理装置のメモリーアドレス発生器に
関し、特に立体的な音場イメージを生成する音声処理装
置のメモリのアクセスすべきアドレスを生成するメモリ
ーアドレス発生器に関する。
関し、特に立体的な音場イメージを生成する音声処理装
置のメモリのアクセスすべきアドレスを生成するメモリ
ーアドレス発生器に関する。
従来、この種の立体的な音場イメージの生成を行う音
声処理装置は、ディジタル音声信号を任意の時間保持し
て遅延させるためのメモリが用いられており、例えば第
８図のシグナルフローを含むブロック図に示される演算
手順が取られている。（例えば「トーシバ・エレクトロ
ン・デバイス・ニュース（TOSHIBA ELECTRON DEVICE NE
WS）」No.16昭和63年２月発行、を参照） 第８図のシグナルフロー図は、データ入力端20と、デ
ータ出力端25と、総和部24と、複数の基本演算ユニット
19とから構成されている。データ入力20から複数の基本
演算ユニット19の一部にデータが入力され、複数の基本
演算ユニット19の一部は総和部24でそれらの総和が取ら
れた後、複数の基本演算ユニット19の残りをカスケード
に接続してデータ出力端25から出力している。
声処理装置は、ディジタル音声信号を任意の時間保持し
て遅延させるためのメモリが用いられており、例えば第
８図のシグナルフローを含むブロック図に示される演算
手順が取られている。（例えば「トーシバ・エレクトロ
ン・デバイス・ニュース（TOSHIBA ELECTRON DEVICE NE
WS）」No.16昭和63年２月発行、を参照） 第８図のシグナルフロー図は、データ入力端20と、デ
ータ出力端25と、総和部24と、複数の基本演算ユニット
19とから構成されている。データ入力20から複数の基本
演算ユニット19の一部にデータが入力され、複数の基本
演算ユニット19の一部は総和部24でそれらの総和が取ら
れた後、複数の基本演算ユニット19の残りをカスケード
に接続してデータ出力端25から出力している。
この基本演算ユニット19は、加算部21,重みづけ部22,
遅延部23から構成され、加算部21の出力は基本演算ユニ
ット19の出力とされると共に、遅延部23を介して重みづ
け部22に入力され、この重みづけ部22の出力は基本演算
ユニット19の入力と共に加算部21で加算されている。
遅延部23から構成され、加算部21の出力は基本演算ユニ
ット19の出力とされると共に、遅延部23を介して重みづ
け部22に入力され、この重みづけ部22の出力は基本演算
ユニット19の入力と共に加算部21で加算されている。
このシグナルフロー図において、１つの基本演算ユニ
ット19は、自らの出力を遅延部23で遅延し、任意の重み
づけを重みづけ部22で加えたのち、新たな入力と加算し
新たな出力とする巡回フィルター演算を行なうこととな
る。仮想的な音場としては、遅延部23は音声の反射にお
ける音源と反射位置の距離を、重みづけ部22は一回の反
射における減衰を表現することになる。
ット19は、自らの出力を遅延部23で遅延し、任意の重み
づけを重みづけ部22で加えたのち、新たな入力と加算し
新たな出力とする巡回フィルター演算を行なうこととな
る。仮想的な音場としては、遅延部23は音声の反射にお
ける音源と反射位置の距離を、重みづけ部22は一回の反
射における減衰を表現することになる。
また、このシグナルフロー図全体では、上述の音声の
反射機構が複数、並列にまた直列に存在する状態を仮想
的に演算することとなる。この演算を遂行するには、少
なくとも音声データの遅延演算が必要となり、これな通
常メモリーを用いて行なわれる。
反射機構が複数、並列にまた直列に存在する状態を仮想
的に演算することとなる。この演算を遂行するには、少
なくとも音声データの遅延演算が必要となり、これな通
常メモリーを用いて行なわれる。
第９図はこうしたメモリーを用いる手順を説明するフ
ローチャートであり、基本演算ユニット19の一単位の演
算手順を示している。
ローチャートであり、基本演算ユニット19の一単位の演
算手順を示している。
第９図において、信号のサフィックスは音声データの
サンプル周期を表わしている。基本演算ユニット19の演
算は、まずステップ31でデータ（以下Siとし、ｉは現在
のサンプル周期を示す）の入力から始まり、次にステッ
プ32で遅延データ（以下Di−ｎとし、ｎは遅延サンプル
数とする）を読出し、ステップ33で重み（以下ｋとい
う）を乗じたのち、ステップ34で新たな遅延データ（Di
＝Si＋ｋ・Di−ｎ）で演算し、これをステップ35で遅延
データとしてメモリーに書込んでいる。
サンプル周期を表わしている。基本演算ユニット19の演
算は、まずステップ31でデータ（以下Siとし、ｉは現在
のサンプル周期を示す）の入力から始まり、次にステッ
プ32で遅延データ（以下Di−ｎとし、ｎは遅延サンプル
数とする）を読出し、ステップ33で重み（以下ｋとい
う）を乗じたのち、ステップ34で新たな遅延データ（Di
＝Si＋ｋ・Di−ｎ）で演算し、これをステップ35で遅延
データとしてメモリーに書込んでいる。
このフローにおけるメモリーアクセスは、ｎサンプル
前の遅延データの読出し、新たな遅延データの書込みの
２回であり、また、このフローチャートには省略されて
いるが、次の演算サイクルに入る前にメモリーアクセス
アドレス（書込み、読出しを含む）の歩進がある。
前の遅延データの読出し、新たな遅延データの書込みの
２回であり、また、このフローチャートには省略されて
いるが、次の演算サイクルに入る前にメモリーアクセス
アドレス（書込み、読出しを含む）の歩進がある。
こうしたメモリーアクセスアドレスの歩進の一例を示
したのが第10図のメモリーアドレス空間図である。この
図において、メモリー空間は複数の基本演算ユニット19
に用いられるよう、その空間を複数に分割されており、
ここで説明する１つの基本演算ユニット19はｌ個目であ
り、かつ、その分割単位に属するメモリーアドレス数は
Nlである。
したのが第10図のメモリーアドレス空間図である。この
図において、メモリー空間は複数の基本演算ユニット19
に用いられるよう、その空間を複数に分割されており、
ここで説明する１つの基本演算ユニット19はｌ個目であ
り、かつ、その分割単位に属するメモリーアドレス数は
Nlである。
ここで、第９図のフローチャートを実行する際に音声
データの書き込みポイントWPlはメモリーアドレスｉに
位置し、また読み出しポイントRPlはｉよりもnl（nlは
ｌ番目の基本演算ユニット19の遅延量）手前に位置し、
かつ、第８図のシグナルフローグラフを遂行するには、
こうした書き込み、読み出しポイントの組合せが複数必
要となる。また、各分割されたメモリー空間内に属する
メモリーアドレス数Nlは各基本演算ユニット19の要する
遅延量nlに対しNl≧nlであるが、メモリー空間の無駄を
除くためには、Nl＝nlが理想的である。一般には、Nlは
ほぼnlに設定される。
データの書き込みポイントWPlはメモリーアドレスｉに
位置し、また読み出しポイントRPlはｉよりもnl（nlは
ｌ番目の基本演算ユニット19の遅延量）手前に位置し、
かつ、第８図のシグナルフローグラフを遂行するには、
こうした書き込み、読み出しポイントの組合せが複数必
要となる。また、各分割されたメモリー空間内に属する
メモリーアドレス数Nlは各基本演算ユニット19の要する
遅延量nlに対しNl≧nlであるが、メモリー空間の無駄を
除くためには、Nl＝nlが理想的である。一般には、Nlは
ほぼnlに設定される。
このメモリーアクセスを簡便に行うためのメモリーア
ドレス発生器の一例が第11図のブロック図に示される。
例えば、ユーザーズ・マニュアル「μPD6380 オーディ
オ用ディジタルシグナルプロセッサ」（1988年12月版）
参照。このメモリーアドレス発生器は、クロック入力端
子からのクロックを計数する計数器３、この計数出力か
ら選択出力を減算してメモリーアドレス出力端子９に出
力する減算器４、制御入力端子12からの入力またはデー
タレジスタ群16からの出力を選択して出力する選択器13
より構成される。クロック入力端子２からのクロックは
計数器３で計数され減算器４に入力され、制御入力端子
12とデータレジスタ群16は選択器18の制御入力並びにデ
ータ入力に各々接続され、選択器13の出力は減算器４の
加数（減算）入力に接続され、この減算器４の出力をも
ってメモリーアドレス出力端子９からの出力としてい
る。なお、このブロック図においては、計数器３、デー
タレジスタ群１のデータセット手段は省略している。
ドレス発生器の一例が第11図のブロック図に示される。
例えば、ユーザーズ・マニュアル「μPD6380 オーディ
オ用ディジタルシグナルプロセッサ」（1988年12月版）
参照。このメモリーアドレス発生器は、クロック入力端
子からのクロックを計数する計数器３、この計数出力か
ら選択出力を減算してメモリーアドレス出力端子９に出
力する減算器４、制御入力端子12からの入力またはデー
タレジスタ群16からの出力を選択して出力する選択器13
より構成される。クロック入力端子２からのクロックは
計数器３で計数され減算器４に入力され、制御入力端子
12とデータレジスタ群16は選択器18の制御入力並びにデ
ータ入力に各々接続され、選択器13の出力は減算器４の
加数（減算）入力に接続され、この減算器４の出力をも
ってメモリーアドレス出力端子９からの出力としてい
る。なお、このブロック図においては、計数器３、デー
タレジスタ群１のデータセット手段は省略している。
このような構成のメモリーアドレス発生器は、第８図
のシグナルフロー図の複数の基本演算ユニット19を遂行
するに必要なメモリーアクセスアドレスを発生する。
のシグナルフロー図の複数の基本演算ユニット19を遂行
するに必要なメモリーアクセスアドレスを発生する。
第12図はｍ個の基本演算ユニットを有する第９図のシ
グナルフロー図を遂行するときのサンプル周期ｉにおけ
る第ｌ番目の基本演算を行う場合のメモリ空間図を表わ
している。
グナルフロー図を遂行するときのサンプル周期ｉにおけ
る第ｌ番目の基本演算を行う場合のメモリ空間図を表わ
している。
すなわち、計数器３はメモリーへの書き込みアドレス
WPを指示し、WPはメモリー空間をｍ個づつに区分したと
きの第ｉ番目の区分の第ｌ番目のアドレスを指示してい
ることを示している。
WPを指示し、WPはメモリー空間をｍ個づつに区分したと
きの第ｉ番目の区分の第ｌ番目のアドレスを指示してい
ることを示している。
この状態において、第９図の基本演算フローを遂行す
るためには、データSiを入力したのち遅延データDi−ｎ
を読み出すことが必要となるが、第11図のメモリーアド
レス発生器においては、このデータレジスタ群16に各基
本演算ユニットの遅延量に準じた値（ｍ×ｎ）が格納さ
れており、この中から制御入力端子12からｌ番目の基本
演算ユニットに関するものが選択器13により減算器４に
与えられる。すると減算器４は、ｍ・ｉ＋ｌ−ｍ・ｎを
演算することになり、メモリーアドレス出力端子９には
現在アクセス中のｉ番目の区分よりｎ個前の区分のｌ個
目のアドレスを示す値が出力され、これを読み出しアド
レスRPlとしている。
るためには、データSiを入力したのち遅延データDi−ｎ
を読み出すことが必要となるが、第11図のメモリーアド
レス発生器においては、このデータレジスタ群16に各基
本演算ユニットの遅延量に準じた値（ｍ×ｎ）が格納さ
れており、この中から制御入力端子12からｌ番目の基本
演算ユニットに関するものが選択器13により減算器４に
与えられる。すると減算器４は、ｍ・ｉ＋ｌ−ｍ・ｎを
演算することになり、メモリーアドレス出力端子９には
現在アクセス中のｉ番目の区分よりｎ個前の区分のｌ個
目のアドレスを示す値が出力され、これを読み出しアド
レスRPlとしている。
第11図のメモリーアドレス発生器は、メモリー読み出
しの後、メモリー書込みアドレスを発生することを求め
られるが、これには減算器４の減数入力を０とし、計数
器３の出力をもって当る。また、メモリー書き込みの後
はクロック入力端子２より計数器３が歩進され、ｌ＋１
番目の基本演算ユニットの処理に備える。
しの後、メモリー書込みアドレスを発生することを求め
られるが、これには減算器４の減数入力を０とし、計数
器３の出力をもって当る。また、メモリー書き込みの後
はクロック入力端子２より計数器３が歩進され、ｌ＋１
番目の基本演算ユニットの処理に備える。
こうした動作を１つのサンプル周期にｍ回行えば、ｍ
個の基本演算ユニットの処理において、現在のサンプル
周期における各ユニットの遅延データをメモリーの一区
分の中に順序立てて書き込むことが出来、かつ、その読
み出しにおいてはｎ区分前のブロックの所望の基本演算
ユニットのデータが読み出される。
個の基本演算ユニットの処理において、現在のサンプル
周期における各ユニットの遅延データをメモリーの一区
分の中に順序立てて書き込むことが出来、かつ、その読
み出しにおいてはｎ区分前のブロックの所望の基本演算
ユニットのデータが読み出される。
また、データレジスタ群16に各演算ユニット固有の遅
延量に基づくデータが格納されているのであるから、各
演算ユニットにおける遅延量は自由にかつ別個に設定さ
れる。
延量に基づくデータが格納されているのであるから、各
演算ユニットにおける遅延量は自由にかつ別個に設定さ
れる。
上述した従来のメモリーアドレス発生器の生成するア
ドレス空間について考察してみる。
ドレス空間について考察してみる。
第12図において、一つの遅延データは必ずｍ個のデー
タで構成されるメモリ上の一区分に属することになるの
で、必要とするメモリー空間は、各基本演算ユニットの
必要とする遅延量のうち最大のものnmaxについても一区
分を必要とし、すなわちｍ×nmaxを必要とすることにな
る。
タで構成されるメモリ上の一区分に属することになるの
で、必要とするメモリー空間は、各基本演算ユニットの
必要とする遅延量のうち最大のものnmaxについても一区
分を必要とし、すなわちｍ×nmaxを必要とすることにな
る。
また、メモリーの使用単位は一般に２のべき乗数にま
るめられるため、ｍ×nmaxより大きく、かつ最も近い２
のべき乗数のアドレス空間が必要となる。そのため各基
本演算ユニットの遅延量ｎのうちnmaxより、相当に小さ
いものがあっても、遅延データ用のメモリー空間はnmax
よりも大きく取られることとなり、この領域には使われ
ることのない遅延データが書かれることになる。
るめられるため、ｍ×nmaxより大きく、かつ最も近い２
のべき乗数のアドレス空間が必要となる。そのため各基
本演算ユニットの遅延量ｎのうちnmaxより、相当に小さ
いものがあっても、遅延データ用のメモリー空間はnmax
よりも大きく取られることとなり、この領域には使われ
ることのない遅延データが書かれることになる。
一般に、立体的な音場生成には各種の反射系を想定す
ることになり、ｎは極めて不均一となるため沢山のメモ
リー空間を無駄にするという欠点が生じる。
ることになり、ｎは極めて不均一となるため沢山のメモ
リー空間を無駄にするという欠点が生じる。
本発明の目的は、このような欠点を除き、メモリーア
ドレス出力の上位数ビットの動作を抑制する機構を用い
ることにより、遅延量の少ない基本演算ユニットの使用
するアドレス空間を全メモリー空間の区分して配置する
ことを可能とし、メモリー空間を抑制し、メモリを効率
的に利用した音声処理装置のメモリーアドレス発生器を
提供することにある。
ドレス出力の上位数ビットの動作を抑制する機構を用い
ることにより、遅延量の少ない基本演算ユニットの使用
するアドレス空間を全メモリー空間の区分して配置する
ことを可能とし、メモリー空間を抑制し、メモリを効率
的に利用した音声処理装置のメモリーアドレス発生器を
提供することにある。
（課題を解決するための手段） 本発明は、クロック入力端子からのクロックを計数す
る計数器と、 この計数出力を被減算入力に接続し、遅延量入力端子
からの遅延量を減算入力に接続して、その減算出力をア
ドレスとして出力する減算器と、 この減算器からのアドレスの上位ビットを一方のデー
タ入力に接続し、アドレス指定端子から前記上位ビット
の上位からの一部又は全てに対応する所定数のビットを
他方のデータ入力に接続し、巡回量入力端子から前記所
定数のビットの範囲を示すデータを制御入力に接続し
て、前記所定数のビットの範囲を示すデータによって、
前記減算器からの上位ビットの上位からの一部または全
てに対応する所定数のビットに代えて、前記アドレス指
定端子からの所定数のビットを選択する選択器とを備
え、 この選択器で選択された上位ビットと前記減算器から
の下位ビットとを合わせてメモリ−アドレスとして出力
することを特徴とする音声処理装置のメモリ−アドレス
発生器である。
る計数器と、 この計数出力を被減算入力に接続し、遅延量入力端子
からの遅延量を減算入力に接続して、その減算出力をア
ドレスとして出力する減算器と、 この減算器からのアドレスの上位ビットを一方のデー
タ入力に接続し、アドレス指定端子から前記上位ビット
の上位からの一部又は全てに対応する所定数のビットを
他方のデータ入力に接続し、巡回量入力端子から前記所
定数のビットの範囲を示すデータを制御入力に接続し
て、前記所定数のビットの範囲を示すデータによって、
前記減算器からの上位ビットの上位からの一部または全
てに対応する所定数のビットに代えて、前記アドレス指
定端子からの所定数のビットを選択する選択器とを備
え、 この選択器で選択された上位ビットと前記減算器から
の下位ビットとを合わせてメモリ−アドレスとして出力
することを特徴とする音声処理装置のメモリ−アドレス
発生器である。
または、前記減算器からのアドレスのうち複数の上位
桁は連続することを特徴とする音声処理装置のメモリ−
アドレス発生器である。
桁は連続することを特徴とする音声処理装置のメモリ−
アドレス発生器である。
または、前記減算器からのアドレスのうち複数の上位
桁は最上位桁を含むことを特徴とする音声処理装置のメ
モリ−アドレス発生器である。
桁は最上位桁を含むことを特徴とする音声処理装置のメ
モリ−アドレス発生器である。
または、前記遅延量入力端子、アドレス指定端子、巡
回量入力端子は、それぞれ第１、第２、第３の選択器に
接続され、これら選択器のうちの少なくとも１つが、複
数の入力からの１つの出力を選択することを特徴とする
音声処理装置のメモリ−アドレス発生器である。
回量入力端子は、それぞれ第１、第２、第３の選択器に
接続され、これら選択器のうちの少なくとも１つが、複
数の入力からの１つの出力を選択することを特徴とする
音声処理装置のメモリ−アドレス発生器である。
または、前記第１、第２、第３の選択器のうちの少な
くとも２つ以上を共通に制御する制御入力端子に有する
ことを特徴とする音声処理装置のメモリ−アドレス発生
器である。
くとも２つ以上を共通に制御する制御入力端子に有する
ことを特徴とする音声処理装置のメモリ−アドレス発生
器である。
または、前記第３の選択器が、その出力の一部または
全てが固定された値であることを特徴とする音声処理装
置のメモリ−アドレス発生器である。
全てが固定された値であることを特徴とする音声処理装
置のメモリ−アドレス発生器である。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。本実
施例は、複数のメモリーアドレス発生器１とその各出力
を入力とする切替装置10とを備え、この切換装置10の出
力が出力端子11となっている。
施例は、複数のメモリーアドレス発生器１とその各出力
を入力とする切替装置10とを備え、この切換装置10の出
力が出力端子11となっている。
また、各メモリーアドレス発生器１は、クロック入力
端子２からのクロックを計数する計数器３、この計数出
力から遅延量入力端子５の遅延量を減算する減算器４、
この減算器３の出力とアドレス空間指定入力端子６から
の入力とを、巡回量入力端子７からの入力により選択し
出力端子９に出力する選択器８から構成される。クロッ
ク入力端子２は計数器３を介して減算器４に入力され、
減算器４は減数（加数）入力に遅延量入力端子５を入力
するとともにその出力の一部は選択器８のデータ入力に
接続され、また選択器８の残るデータ入力にはアドレス
空間指定入力端子６が接続され、その制御入力には巡回
量入力端子７が接続され、選択器８の出力端と減算器４
の出力端とが接続されてメモリーアドレス出力端子９と
なっている。ここで計数器３のセット手段は省略されて
いる。
端子２からのクロックを計数する計数器３、この計数出
力から遅延量入力端子５の遅延量を減算する減算器４、
この減算器３の出力とアドレス空間指定入力端子６から
の入力とを、巡回量入力端子７からの入力により選択し
出力端子９に出力する選択器８から構成される。クロッ
ク入力端子２は計数器３を介して減算器４に入力され、
減算器４は減数（加数）入力に遅延量入力端子５を入力
するとともにその出力の一部は選択器８のデータ入力に
接続され、また選択器８の残るデータ入力にはアドレス
空間指定入力端子６が接続され、その制御入力には巡回
量入力端子７が接続され、選択器８の出力端と減算器４
の出力端とが接続されてメモリーアドレス出力端子９と
なっている。ここで計数器３のセット手段は省略されて
いる。
次に、第２図のメモリーアドレス空間図を参照し、第
１図の動作を説明する。
１図の動作を説明する。
第２図はサンプル周期ｉにおけるｌ番目の一基本演算
ユニット遂行時のメモリー書き込み位置WPl、メモリー
読み出し位置RPlのメモリーアドレス空間上の位置を示
す配置図である。
ユニット遂行時のメモリー書き込み位置WPl、メモリー
読み出し位置RPlのメモリーアドレス空間上の位置を示
す配置図である。
すなわち、計数器３にはサンプル周期ｉに音声データ
が書き込むべきアドレスｉがセットされており、遅延量
入力端子５のデータ０または遅延すべきサンプル数ｎに
すれば、減算器４の出力にはWPl＝ｉ、RPl＝ｉ−ｎが表
われ、従来のメモリーアドレス発生器と同様、音声の反
射計算に必要なメモリーアドレス発生が行われる。また
複数の基本演算ユニット遂行に対しては各々対応するメ
モリーアドレス発生器１を有し、この出力を選択器10に
より順次切り換えることで対応している。
が書き込むべきアドレスｉがセットされており、遅延量
入力端子５のデータ０または遅延すべきサンプル数ｎに
すれば、減算器４の出力にはWPl＝ｉ、RPl＝ｉ−ｎが表
われ、従来のメモリーアドレス発生器と同様、音声の反
射計算に必要なメモリーアドレス発生が行われる。また
複数の基本演算ユニット遂行に対しては各々対応するメ
モリーアドレス発生器１を有し、この出力を選択器10に
より順次切り換えることで対応している。
ここで、第11図の従来例との相違は、一つの基本演算
ユニットに対し一つの計数器３と一つの遅延量入力端子
５とを設けているため、一つのメモリーアドレス発生器
１の発生するアドレスは、クロック入力端子２からの計
数器歩進により連続したアドレスが割り当てられる点で
ある。
ユニットに対し一つの計数器３と一つの遅延量入力端子
５とを設けているため、一つのメモリーアドレス発生器
１の発生するアドレスは、クロック入力端子２からの計
数器歩進により連続したアドレスが割り当てられる点で
ある。
メモリーアドレス発生器１が複数独立にアドレス発生
を行うと、各々のアドレスが重複してしまうため、第１
図において、各計数器３の出力はその上位ビットより数
桁が固定され、この重複を避けるよう構成されている。
を行うと、各々のアドレスが重複してしまうため、第１
図において、各計数器３の出力はその上位ビットより数
桁が固定され、この重複を避けるよう構成されている。
すなわち、計数器３の出力の一部は選択器８のデータ
入力に接続され、巡回量入力端子７のデータにより、そ
のまた一部がアドレス空間指定入力端子６のデータに置
き換えられている。アドレス空間指定入力端子６のデー
タはメモリーアドレスデータの上位に配されるので、各
メモリーアドレス発生器１に各々異るデータを与えるこ
とにより、アドレス指定の重複をさけている。
入力に接続され、巡回量入力端子７のデータにより、そ
のまた一部がアドレス空間指定入力端子６のデータに置
き換えられている。アドレス空間指定入力端子６のデー
タはメモリーアドレスデータの上位に配されるので、各
メモリーアドレス発生器１に各々異るデータを与えるこ
とにより、アドレス指定の重複をさけている。
また、巡回量入力端子７には、アドレス空間指定入力
端子６へのデータの切り換え範囲を指示している。すな
わち、遅延量が多いメモリーアドレス発生器１にはアド
レス空間指定データへの切り換え範囲を少く指示し、計
数器３の出力が広範囲に採用されるようにし、また遅延
量が少ない場合は、アドレス空間指定データへの切り換
え範囲を広げ、メモリーアドレス出力端子９に表われる
アドレス範囲を狭めている。
端子６へのデータの切り換え範囲を指示している。すな
わち、遅延量が多いメモリーアドレス発生器１にはアド
レス空間指定データへの切り換え範囲を少く指示し、計
数器３の出力が広範囲に採用されるようにし、また遅延
量が少ない場合は、アドレス空間指定データへの切り換
え範囲を広げ、メモリーアドレス出力端子９に表われる
アドレス範囲を狭めている。
このように構成された本実施例においては、各メモリ
ーアドレス発生器の生成するメモリーアドレス範囲が、
その必要とする遅延量に最も近い２のべき乗数におさえ
ることが可能となる。
ーアドレス発生器の生成するメモリーアドレス範囲が、
その必要とする遅延量に最も近い２のべき乗数におさえ
ることが可能となる。
第３図は本発明の第２の実施例を示すブロック図であ
る。
る。
本実施例は、クロック入力端子2,計数器3,計数器4,選
択器8,13〜15,制御入力端子12、データレジスタ群16〜1
8から構成される。クロック入力端子２からのクロック
は計数器３で計数され減算器４に入力され、減算器４の
出力の一部は選択器８の一つのデータ入力に接続され
る。データレジスタ群16〜18は各選択器13〜15により選
択され、減算器４の減数（加数）入力、先端器８の残る
データ入力、選択器８の制御入力にそれぞれ接続され、
選択器13〜15の各制御入力を共通に制御入力端子12に接
続し、減算器４の出力の残る一部と選択器８の出力とを
合せメモリーアドレス出力端子９としている。なお、こ
こでは計数器３、データレジスタ群16〜18のデータセッ
ト手段は省略している。
択器8,13〜15,制御入力端子12、データレジスタ群16〜1
8から構成される。クロック入力端子２からのクロック
は計数器３で計数され減算器４に入力され、減算器４の
出力の一部は選択器８の一つのデータ入力に接続され
る。データレジスタ群16〜18は各選択器13〜15により選
択され、減算器４の減数（加数）入力、先端器８の残る
データ入力、選択器８の制御入力にそれぞれ接続され、
選択器13〜15の各制御入力を共通に制御入力端子12に接
続し、減算器４の出力の残る一部と選択器８の出力とを
合せメモリーアドレス出力端子９としている。なお、こ
こでは計数器３、データレジスタ群16〜18のデータセッ
ト手段は省略している。
この実施例において、計数器３にはサンプル周期ｉが
計数されており、また、選択器13は制御入力端子12の制
御入力に従い、データレジスタ群16に保持される各基本
演算ユニット19の遅延量nlのいずれか１つとＱとを選択
・出力しており、結果として、減算器４の出力にはWPlP
i,RPl＝ｉ−ｎが現れる。この出力の一部（一般に下位
側データ）は、そのままアドレス出力端子入９に出力さ
れるが、一部（一般に上位側データ）は選択器８により
固定データと置換えられる。すなわち、データレジスタ
群18には各基本演算ユニット19の必要とするメモリーエ
リアNlに関する情報（巡回量）が保持されており、この
情報が制御入力端子２より与えられる制御入力により、
一つづつ選択器15により選択され、一般にこの情報と
は、Nlより大きく、かつ最もNlに近い２のべき乗数の補
数である。
計数されており、また、選択器13は制御入力端子12の制
御入力に従い、データレジスタ群16に保持される各基本
演算ユニット19の遅延量nlのいずれか１つとＱとを選択
・出力しており、結果として、減算器４の出力にはWPlP
i,RPl＝ｉ−ｎが現れる。この出力の一部（一般に下位
側データ）は、そのままアドレス出力端子入９に出力さ
れるが、一部（一般に上位側データ）は選択器８により
固定データと置換えられる。すなわち、データレジスタ
群18には各基本演算ユニット19の必要とするメモリーエ
リアNlに関する情報（巡回量）が保持されており、この
情報が制御入力端子２より与えられる制御入力により、
一つづつ選択器15により選択され、一般にこの情報と
は、Nlより大きく、かつ最もNlに近い２のべき乗数の補
数である。
従って、選択器８は減算器４の出力のうちNlより少し
大きい変化域（一般に下位側）を残し、アドレス出力端
子９にはデータレジスタ群17に保持される固定データの
合成値を出力することとなる。
大きい変化域（一般に下位側）を残し、アドレス出力端
子９にはデータレジスタ群17に保持される固定データの
合成値を出力することとなる。
また、データレジスタ群17には各基本演算ユニット19
に割りあてられたメモリー空間のアドレスが保持されて
おり、これが制御入力端子２の制御入力により順次選択
されることになる。
に割りあてられたメモリー空間のアドレスが保持されて
おり、これが制御入力端子２の制御入力により順次選択
されることになる。
計数器３は、一つの基本演算ユニット完了毎にクロッ
ク入力端子２より歩進することが必要であり、よって、
データの配列は各基本演算ユニット単位に連続せず、各
基本演算ユニット順にブロック状に配列され、しかも、
使用されるメモリー空間が分散されるため複雑な配置を
なすことになるが、その使用エリアについては第１図の
実施例と等価になる。
ク入力端子２より歩進することが必要であり、よって、
データの配列は各基本演算ユニット単位に連続せず、各
基本演算ユニット順にブロック状に配列され、しかも、
使用されるメモリー空間が分散されるため複雑な配置を
なすことになるが、その使用エリアについては第１図の
実施例と等価になる。
このように動作するメモリーアドレス発生器は、各基
本演算ユニット19の要する遅延量nlに対し、より大き
く、かつもっとも近い２のべき乗数Nlのメモリー空間を
確保し、所要メモリーアクセスを遂行することとなる。
本演算ユニット19の要する遅延量nlに対し、より大き
く、かつもっとも近い２のべき乗数Nlのメモリー空間を
確保し、所要メモリーアクセスを遂行することとなる。
第４図は本発明の第３の実施例を示すブロック図であ
る。この一実施例は、選択器８が定数設定手段26からの
制御入力により制御される場合を示している。さらにま
た選択器13は、テータレジスタ群16を入力とし、制御入
力端子12からの信号を制御入力としている。
る。この一実施例は、選択器８が定数設定手段26からの
制御入力により制御される場合を示している。さらにま
た選択器13は、テータレジスタ群16を入力とし、制御入
力端子12からの信号を制御入力としている。
この実施例において、各基本演算ユニット19に対する
音声の書き込みポイントWPl,同読み出しポイントRPlの
発生は、第３図と同じである。また、減算器４の出力の
一部は選択器８により置換えられるが、そのデータ幅は
定数設定手段26により一定幅に固定される。
音声の書き込みポイントWPl,同読み出しポイントRPlの
発生は、第３図と同じである。また、減算器４の出力の
一部は選択器８により置換えられるが、そのデータ幅は
定数設定手段26により一定幅に固定される。
すなわち、本実施例は各基本演算ユニット19に対して
も同じ大きさのメモリー空間を割り当てることとなり、
その具体的アドレスは制御入力端子12の値を用いること
になる。
も同じ大きさのメモリー空間を割り当てることとなり、
その具体的アドレスは制御入力端子12の値を用いること
になる。
この制御入力端子12に加えられる制御値は、複数の基
本演算ユニット19のどのユニットに対するメモリーアク
セスを行ないたいかを指示するものであるから、その取
りうる値は一般に基本演算ユニット19の数より多く用い
られ、かつ、各ユニットに固有の値が割り当てられる。
本演算ユニット19のどのユニットに対するメモリーアク
セスを行ないたいかを指示するものであるから、その取
りうる値は一般に基本演算ユニット19の数より多く用い
られ、かつ、各ユニットに固有の値が割り当てられる。
従って、本実施例ではこの制御値を各基本演算ユニッ
ト19に割り当てるメモリーエリア上の位置を示すのに用
いている。
ト19に割り当てるメモリーエリア上の位置を示すのに用
いている。
第５図は第４図の作り出すメモリー空間の分割状態図
であり、ｍ個の基本演算ユニット19に対し、ｍ個の領域
にメモリー空間を分割しており、かつ、各分割単位は共
通にＮ′ｏのメモリー空間を有している。ここで、Ｎ′
ｏはｍ個の基本演算ユニット19が要する巡回数nlより大
きく、最も近い２のべき乗数の中の最大値となる。
であり、ｍ個の基本演算ユニット19に対し、ｍ個の領域
にメモリー空間を分割しており、かつ、各分割単位は共
通にＮ′ｏのメモリー空間を有している。ここで、Ｎ′
ｏはｍ個の基本演算ユニット19が要する巡回数nlより大
きく、最も近い２のべき乗数の中の最大値となる。
本実施例では各基本演算ユニット19の必要とするメモ
リーエリアNlに対する情報、並びに各ユニットに割り当
てられたメモリー空間のアドレスを保持するデータレジ
スタ群が不要であり、その代りに定数設定手段26が必要
となるが、これは一般に簡易に構成することができる。
リーエリアNlに対する情報、並びに各ユニットに割り当
てられたメモリー空間のアドレスを保持するデータレジ
スタ群が不要であり、その代りに定数設定手段26が必要
となるが、これは一般に簡易に構成することができる。
また、各基本演算ユニット19に割り当てられるメモリ
ー空間の大きさが一律になるため、その所要量の少ない
ユニットに対しては冗長にメモリー空間を用意すること
となるが、一般にこの分野に供されるメモリーは半導体
メモリーであり、かつ同メモリーはより大きな２のべき
乗数を単位に取り扱われるため、この冗長さは特に問題
となることは少ない。
ー空間の大きさが一律になるため、その所要量の少ない
ユニットに対しては冗長にメモリー空間を用意すること
となるが、一般にこの分野に供されるメモリーは半導体
メモリーであり、かつ同メモリーはより大きな２のべき
乗数を単位に取り扱われるため、この冗長さは特に問題
となることは少ない。
しかし、このメモリーの冗長さは、各基本演算ユニッ
ト19が必要とするメモリー空間の大きさに大きな差があ
る場合は特に目立つこともある。第６図はこのような場
合を想定して構成された本発明の他の実施例のブロック
図である。
ト19が必要とするメモリー空間の大きさに大きな差があ
る場合は特に目立つこともある。第６図はこのような場
合を想定して構成された本発明の他の実施例のブロック
図である。
本実施例は、第３図と類似しているが、相違点は選択
器15の出力の一部が固定されている点があげられ、その
ため選択器８の一部の入力として、常に制御入力端子12
または選択器14の出力が取られる。また、第４図と同
様、メモリーアドレス出力として上述のように制御入力
端子12のデータの一部が採用されることがあげられる。
器15の出力の一部が固定されている点があげられ、その
ため選択器８の一部の入力として、常に制御入力端子12
または選択器14の出力が取られる。また、第４図と同
様、メモリーアドレス出力として上述のように制御入力
端子12のデータの一部が採用されることがあげられる。
すなわち、本実施例においては選択器15の出力が固定
されている範囲においては第４図と同様に制御入力端子
12のデータの一部を用い均等にメモリーエリアを分割
し、基本演算ユニット19の遂行に供し、かつ均等分割さ
れた一部のメモリーエリアについては第３図と同様にデ
ータレシスタ群17のデータに従い、さらにメモリーエリ
アを細分化することが可能となる。従って、本実施例に
よれば、データレジスタ群を削減しつつ、適度なメモリ
ーエリア分割が可能となる。
されている範囲においては第４図と同様に制御入力端子
12のデータの一部を用い均等にメモリーエリアを分割
し、基本演算ユニット19の遂行に供し、かつ均等分割さ
れた一部のメモリーエリアについては第３図と同様にデ
ータレシスタ群17のデータに従い、さらにメモリーエリ
アを細分化することが可能となる。従って、本実施例に
よれば、データレジスタ群を削減しつつ、適度なメモリ
ーエリア分割が可能となる。
第７図は第６図の実施例により分割されるメモリーア
ドレス空間の一例を示す状態図であり、均等にＮ′ｏの
アドレスを割り当てられたメモリーエリアと、さらに、
その一部を任意の大きさＮ′ｍに分割されたメモリーエ
リアとの共存を示している。
ドレス空間の一例を示す状態図であり、均等にＮ′ｏの
アドレスを割り当てられたメモリーエリアと、さらに、
その一部を任意の大きさＮ′ｍに分割されたメモリーエ
リアとの共存を示している。
以上説明したように本発明は、メモリーアドレスの発
生範囲を任意に制御することにより、従来余剰に取られ
ていたメモリー空間を適度におさえ、メモリーの効率的
利用ができるという効果がある。
生範囲を任意に制御することにより、従来余剰に取られ
ていたメモリー空間を適度におさえ、メモリーの効率的
利用ができるという効果がある。
また、音声処理に供されるメモリーエリアの大きさを
２のべき乗数にまるめ、かつ数個の基本演算ユニットに
割当てられるメモリーエリアの大きさを共通とするこ
と、並びに、各メモリーエリアのアドレス生成に制御信
号を変換することなく用いることにより、メモリーエリ
ア分割に供される所要データを減らし、所要データレジ
スタ群の総量を削減することができるという効果があ
る。
２のべき乗数にまるめ、かつ数個の基本演算ユニットに
割当てられるメモリーエリアの大きさを共通とするこ
と、並びに、各メモリーエリアのアドレス生成に制御信
号を変換することなく用いることにより、メモリーエリ
ア分割に供される所要データを減らし、所要データレジ
スタ群の総量を削減することができるという効果があ
る。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の動作を説明するメモリーアドレス空間の
配置図、第３図は本発明の第２の実施例の構成を示すブ
ロック図、第４図は本発明の第３の実施例の構成を示す
ブロック図、第５図は第４図の動作を説明するメモリー
アドレス空間の配置図、第６図は本発明の第４の実施例
の構成を示すブロック図、第７図は第６図の動作を説明
するメモリーアドレス空間の配置図、第８図は音声信号
に反響効果を付加する場合の演算手順を示すシグナルフ
ローを含むブロック図、第９図は第８図のシグナルフロ
ーグラフを構成する基本演算ユニットの演算手段を示す
フローチャート、第10図は第９図のフローチャートを実
行するのに必要となるメモリーアドレス空間を説明する
アドレス配置図、第11図は従来のメモリーアドレス発生
器の構成例を示すブロック図、第12図は第11図の生成す
るメモリーアドレス空間のメモリ配置図である。 １……メモリーアドレス発生器、２……クロック入力端
子、３……計数器、４……減算器、５……遅延量入力端
子、６……アドレス空間指定入力端子、７……巡回量入
力端子、8,13〜15……選択器、９……メモリーアドレス
出力端子、10……切換装置、11……出力端子、12……制
御入力端子、16〜18……データレジスタ群、19……基本
演算ユニット、20……データ入力端子、21……加算部、
22……重み付け部、23……遅延部、24……総和部、25…
…データ出力端子、26……定数設定手段、31〜35……処
理ステップ。
２図は第１図の動作を説明するメモリーアドレス空間の
配置図、第３図は本発明の第２の実施例の構成を示すブ
ロック図、第４図は本発明の第３の実施例の構成を示す
ブロック図、第５図は第４図の動作を説明するメモリー
アドレス空間の配置図、第６図は本発明の第４の実施例
の構成を示すブロック図、第７図は第６図の動作を説明
するメモリーアドレス空間の配置図、第８図は音声信号
に反響効果を付加する場合の演算手順を示すシグナルフ
ローを含むブロック図、第９図は第８図のシグナルフロ
ーグラフを構成する基本演算ユニットの演算手段を示す
フローチャート、第10図は第９図のフローチャートを実
行するのに必要となるメモリーアドレス空間を説明する
アドレス配置図、第11図は従来のメモリーアドレス発生
器の構成例を示すブロック図、第12図は第11図の生成す
るメモリーアドレス空間のメモリ配置図である。 １……メモリーアドレス発生器、２……クロック入力端
子、３……計数器、４……減算器、５……遅延量入力端
子、６……アドレス空間指定入力端子、７……巡回量入
力端子、8,13〜15……選択器、９……メモリーアドレス
出力端子、10……切換装置、11……出力端子、12……制
御入力端子、16〜18……データレジスタ群、19……基本
演算ユニット、20……データ入力端子、21……加算部、
22……重み付け部、23……遅延部、24……総和部、25…
…データ出力端子、26……定数設定手段、31〜35……処
理ステップ。
Claims (6)
- 【請求項１】クロック入力端子からのクロックを計数す
る計数器と、 この計数出力を被減算入力に接続し、遅延量入力端子か
らの遅延量を減算入力に接続して、その減算出力をアド
レスとして出力する減算器と、 この減算器からのアドレスの上位ビットを一方のデータ
入力に接続し、アドレス指定端子から前記上位ビットの
上位からの一部又は全てに対応する所定数のビットを他
方のデータ入力に接続し、巡回量入力端子から前記所定
数のビットの範囲を示すデータを制御入力に接続して、
前記所定数のビットの範囲を示すデータによって、前記
減算器からの上位ビットの上位からの一部または全てに
対応する所定数のビットに代えて、前記アドレス指定端
子からの所定数のビットを選択する選択器とを備え、 この選択器で選択された上位ビットと前記減算器からの
下位ビットとを合わせてメモリ−アドレスとして出力す
ることを特徴とする音声処理装置のメモリ−アドレス発
生器。 - 【請求項２】前記減算器からのアドレスのうち複数の上
位桁は連続することを特徴とする請求項１の音声処理装
置のメモリ−アドレス発生器。 - 【請求項３】前記減算器からのアドレスのうち複数の上
位桁は最上位桁を含むことを特徴とする請求項１の音声
処理装置のメモリ−アドレス発生器。 - 【請求項４】前記遅延量入力端子、アドレス指定端子、
巡回量入力端子は、それぞれ第１、第２、第３の選択器
に接続され、これら選択器のうちの少なくとも１つが、
複数の入力からの１つの出力を選択することを特徴とす
る請求項１の音声処理装置のメモリ−アドレス発生器。 - 【請求項５】前記第１、第２、第３の選択器のうちの少
なくとも２つ以上を共通に制御する制御入力端子に有す
ることを特徴とする請求項４の音声処理装置のメモリ−
アドレス発生器。 - 【請求項６】前記第３の選択器が、その出力の一部また
は全てが固定された値であることを特徴とする請求項４
の音声処理装置のメモリ−アドレス発生器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26679590A JP3313362B2 (ja) | 1990-10-04 | 1990-10-04 | 音声処理装置のメモリーアドレス発生器 |
| US07/770,231 US5159614A (en) | 1990-10-04 | 1991-10-02 | Production of an address for effective use of a memory in a sound processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26679590A JP3313362B2 (ja) | 1990-10-04 | 1990-10-04 | 音声処理装置のメモリーアドレス発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142600A JPH04142600A (ja) | 1992-05-15 |
| JP3313362B2 true JP3313362B2 (ja) | 2002-08-12 |
Family
ID=17435794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26679590A Expired - Fee Related JP3313362B2 (ja) | 1990-10-04 | 1990-10-04 | 音声処理装置のメモリーアドレス発生器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5159614A (ja) |
| JP (1) | JP3313362B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059553B2 (ja) * | 1976-12-01 | 1985-12-25 | カシオ計算機株式会社 | 計時装置 |
| US4344152A (en) * | 1979-11-29 | 1982-08-10 | International Business Machines Corp. | Buffer memory control circuit for label scanning system |
| US4485452A (en) * | 1982-03-22 | 1984-11-27 | The Bendix Corporation | Speed measurement system |
| JPS60112445A (ja) * | 1983-11-24 | 1985-06-18 | フオルクスアイゲネルベトリ−プ、コンビナ−ト、ポリグラフ、“ベルナ−、ランベルツ”、ライプツイヒ | タイミングパルス発生装置 |
| JPH0787396B2 (ja) * | 1986-07-11 | 1995-09-20 | クラリオン株式会社 | Ｍ系列符号発生制御装置 |
| US4855681A (en) * | 1987-06-08 | 1989-08-08 | International Business Machines Corporation | Timing generator for generating a multiplicty of timing signals having selectable pulse positions |
-
1990
- 1990-10-04 JP JP26679590A patent/JP3313362B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-02 US US07/770,231 patent/US5159614A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5159614A (en) | 1992-10-27 |
| JPH04142600A (ja) | 1992-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |