JPH0612069A

JPH0612069A - ディジタル信号処理装置

Info

Publication number: JPH0612069A
Application number: JP5035862A
Authority: JP
Inventors: Tetsuji Ichiki; 哲二市来
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1992-03-10
Filing date: 1993-02-24
Publication date: 1994-01-21
Anticipated expiration: 2011-12-18
Also published as: US5498835A; JP2565073B2; SG52797A1; DE69321650T2; EP0568789A2; DE69321650D1; EP0568789B1; EP0568789A3

Abstract

(57)【要約】【目的】演算器の使用効率が高く、複数の異なる処理
を行なう場合でも高速に処理すること。【構成】全加算器５７および乗算器５８の各入力端へ
供給するデータを選択するセレクタ５１〜５４と、全加
算器５７による加算結果の書込・読出を行なうフィルタ
レジスタ５５，リバーブレジスタ５６と、これらの間に
適宜介挿されデータを所定時間だけ遅延させる遅延素子
Ｄ₁〜Ｄ₉，３Ｄとを備える。演算に対応する制御プログ
ラムによって、セレクタ５１〜５４の選択およびフィル
タレジスタ５５，リバーブレジスタ５６の書込・読出が
制御される。制御プログラムは、演算毎に対応して複数
設けられ、全加算器５７および乗算器５８において異な
る演算が同一のタイミングで行われないように制御して
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、電子楽器等
によって生成されたディジタル楽音信号に対して、複数
の効果を同時に付加する効果付加装置に用いて好適なデ
ィジタル信号処理装置に関する。

【０００２】

【従来の技術】従来のディジタル信号処理装置として
は、特に、電子楽器等に用いられるディジタル信号処理
装置としては、例えば、特公平１−１９５９３号公報に
記載されている効果付加装置がある。この装置は、乗算
器および加算器等の複数の演算器から構成され、生成し
たディジタル楽音信号に対して、コーラス、フランジャ
ー等の変調効果や、残響（リバーブ）効果を付加するも
のである。そして、この装置は、ディジタル楽音信号に
対して、１サンプリング周期内において、例えば変調効
果を付加した後にリバーブ効果を付加するようにしてい
る。すなわち、この装置では、処理が順次直列的に実行
されていた。

【０００３】

【発明が解決しようとする課題】しかしながら、この効
果付加装置では、演算器が、一方の効果を付与するため
の演算を行なっている間では、他方の効果を付与するた
めの演算を行なうことができないので、演算器の待ち時
間が多くなり、演算器の使用効率が悪い、という問題が
あった。また、この装置では、多数の異なる処理を行な
うようにした場合、処理が直列的に行われるために、処
理時間が長くなる、という問題もあった。この発明は上
述した問題に鑑みてなされたもので、その目的とすると
ころは、演算器の使用効率が高く、複数の異なる処理を
行なう場合でも高速に処理することが可能なディジタル
信号処理装置を提供することにある。

【０００４】

【課題を解決するための手段】この発明は上述した問題
を解決するために、複数の制御プログラムを記憶する第
１の記憶手段と、前記第１の記憶手段から少なくとも２
以上の制御プログラムを順次読み出し可能な読出手段
と、複数の演算器と、前記読出手段により読み出された
制御プログラムに基づき、前記演算器の各入力端へ供給
するデータを選択する複数の選択器と、前記読出手段に
より読み出された制御プログラムに基づき、前記演算器
による演算結果データの書込・読出を行なう第２の記憶
手段と、前記第２の記憶手段、前記演算器および前記選
択器の間に介挿され、データを所定時間だけ遅延させる
複数の遅延手段とを具備することを特徴としている。

【０００５】

【作用】この発明によれば、演算器への入力データは、
遅延手段によるデータの遅延と、演算毎に対応する制御
プログラムに基づく選択器の選択と第２の記憶手段にお
ける演算結果の書込・読出とによって、混在することな
く供給されるので、異なる演算結果を時分割に算出する
ことが可能となる。したがって、複数の異なる処理を並
列的に行なうことができるので、処理速度の高速化が可
能になり、しかも、制御プログラムによっては、演算器
の使用効率を１００％とすることができる。

【０００６】

【実施例】以下、図面を参照してこの発明による一実施
例について説明する。この実施例のディジタル信号処理
装置は、電子楽器におけるフィルタ処理とリバーブ効果
付加処理とを行なう効果付加装置として用いられてい
る。

【０００７】Ａ：実施例の全体構成図１は、この実施例のディジタル信号処理装置を用いた
電子楽器の構成を示すブロック図である。この図におい
て、１は鍵盤回路であり、鍵盤（図示せず）の各鍵に対
応したスイッチ等から構成され、演奏者が操作する鍵盤
の押離を検出して、キーが押下されていることを示す信
号キーオンＫＯＮや、押下されたキーの音高を示す信号
キーコードＫＣ等を生成する。２は発音割当回路であ
り、鍵盤回路１において押下された鍵に相当する楽音信
号を、音源部４のどのチャンネルから発生させるかの割
り振り処理を行う。３は音色パラメータ供給部であり、
発音すべき楽音に関する各種パラメータを供給する。こ
の音色パラメータ供給部３は、例えば、後述する音色情
報Ａから音色（ピアノ音、オルガン音、ヴァイオリン音
など）を示す音色コードＮＴＣ、およびこの音色コード
ＮＴＣ以外の音色に関する情報を示す音色パラメータを
生成する。４は音源部であり、０〜３１ｃｈの３２チャ
ンネルにて時分割動作し、各チャンネルにおいてディジ
タルの楽音信号をそれぞれ生成する。この音源部４で
は、発音割当回路２により割り振られたチャンネルがキ
ーコードＫＣや、音色コードＮＴＣ等の情報に基づく楽
音信号を生成し、演算部５に供給する。

【０００８】一方、６は操作パネルであり、図示しない
音色選択スイッチ、フィルタ特性やリバーブ効果のパラ
メータ等を設定する複数の操作子から構成され、これら
の設定情報を設定部７に供給する。操作部７は、この設
定情報に基づき操作パネル６の音色選択スイッチで選択
された音色を示す音色情報Ａを生成するとともに、この
設定情報に基づき操作パネル６のパラメータを設定する
操作子の設定状態に応じた演奏データを生成し、演算動
作指示信号発生部１０に供給する。フィルタ選択部８
は、操作パネル６で選択された音色に応じた最適なフィ
ルタ処理を行なうために、設定部７からの音色情報Ａに
基づき、フィルタ処理を制御する制御プログラムの読出
に必要なアドレス信号を生成して、演算動作指示信号発
生部１０に供給する。これは、例えば、操作パネル６で
選択可能な音色のそれぞれに対応して演算動作指示信号
発生部１０に記憶された複数に制御プログラムのうちの
所定の制御プログラムの先頭アドレスを記憶しておくよ
うにすればよい。同様に、リバーブ選択部９は、設定部
７からの音色情報Ａに基づき、リバーブ効果付加処理を
制御するための制御プログラムの読出に必要なアドレス
信号を生成して、演算動作指示信号発生部１０に供給す
る。

【０００９】演算動作指示信号発生部１０は、演算部５
における演算動作を制御するものである。なお、演算動
作指示信号発生部１０の詳細構成については後述する。
演算部５は、音源部４によって生成された３２ｃｈ分の
楽音信号に対して各々フィルタ処理を、また、パンニン
グ回路１３から供給されるＬ信号およびＲ信号に対して
各々リバーブ効果付加処理を、それぞれ時分割にて並列
的に行なうものである。なお、この演算部５の詳細につ
いては後述する。

【００１０】次に、演算部５にてフィルタ処理が各々施
された３２ｃｈ分の楽音信号は、それぞれＥＧ部１１に
供給される。ＥＧ部１１は、エンベロープ波形を生成
し、入力した楽音信号に乗算することによって楽音信号
のレベルを時間的に変化させるものであり、この出力信
号をアキュムレータ１２に供給する。すなわち、アキュ
ムレータ１２には、エンベロープ波形が各々乗算された
３２ｃｈ分の楽音信号が供給される。アキュムレータ１
２に供給された３２ｃｈ分の楽音信号は、一旦、累算さ
れてパンニング回路１３に供給される。このパンニング
回路１３は、左右スピーカから発音すべき音に出力差を
持たせることによって音に立体感を与えるものであり、
入力信号をステレオのＬ信号およびＲ信号に分離して、
演算部５に供給する。該Ｌ信号およびＲ信号は、演算部
５において各々リバーブ効果が付加され、Ｄ／Ａ変換部
１４においてアナログ信号にそれぞれ変換される。そし
て、これらアナログ信号は、異なる２つのスピーカ１５
を介し、この電子楽器の出力として各々発音される。

【００１１】Ａ−１：演算動作指示信号発生部１０の構
成次に、演算動作指示信号発生部１０の詳細な構成につい
て図２を参照して説明する。この図に示すように、フィ
ルタ選択部８（図１参照）によって生成されたアドレス
信号は、フィルタパラメータ供給部２０₁および読出制
御回路２１₁に供給される。フィルタパラメータ供給部
２０₁ は、アドレス信号および音色情報Ａからフィルタ
処理に用いられるパラメータFLT-Q、FLT-fC およびアド
レスFLT-adを生成し、これらの値をキーオンＫＯＮに同
期して変化させて、演算部５（図１参照）に供給する。
これらパラメータについて説明すると、パラメータFLT-
Qはフィルタの共振値を示し、パラメータFLT-fc はフィ
ルタのカットオフ周波数を示し、また、アドレスFLT-ad
は、フィルタ処理の演算において必要な遅延を実現する
ためのアドレス信号を示すものである。

【００１２】一方、２２₁は、フィルタ処理に対応した
制御プログラムＰ１₁、Ｐ１₂、……を複数記憶している
フィルタ処理制御信号メモリである。この制御プログラ
ムＰ１₁〜は演算部５のフィルタ処理における各種セレ
クタの選択と各種レジスタの読出・書込とを時分割制御
するものである。読出制御回路２１₁はフィルタ選択部
８からのアドレス信号に対応する制御プログラムを順次
読み出す。

【００１３】同様に、図１におけるリバーブ選択部９に
よって生成されたアドレス信号は、リバーブパラメータ
供給部２０₂および読出制御回路２１₂に供給される。こ
のリバーブパラメータ供給部２０₂ は、アドレス信号、
演奏データおよび音色情報Ａから、リバーブ効果のパラ
メータREV-COEF、REV-VOL およびアドレスREV-adを生成
し、演算部５に供給する。これらパラメータについて説
明すると、パラメータREV-COEFはリバーブ演算係数を示
し、パラメータREV-VOLはリバーブ出力の大きさを示
し、また、アドレスREV-adは、リバーブ演算において必
要な遅延を実現するためのアドレス信号を示すものであ
る。

【００１４】一方、２２₂は、リバーブ処理に対応した
制御プログラムＰ２₁、Ｐ２₂、……を複数記憶している
リバーブ効果付加処理制御信号メモリである。この制御
プログラムＰ２₁〜は、演算部５のリバーブ効果付加処
理における各種セレクタの選択と各種レジスタの読出・
書込とを時分割制御するものである。読出制御回路２１
₂は、リバーブ選択部８からのアドレス信号に対応する
制御プログラムを順次読み出す。図１における演算部５
は、読出制御回路２１₁，２１₂によって読み出された制
御プログラムにしたがって制御される。

【００１５】Ａ−２：演算部５の構成次に、演算部５について図３を参照して説明する。演算
部５は、入力端子FILT-IN に供給された楽音信号に対し
フィルタ処理を施すとともに、入力端子REV-INに供給さ
れた楽音信号に対してリバーブ効果を付加するものであ
り、この図に示すように、セレクタ５１〜５４、フィル
タレジスタ５５、リバーブレジスタ５６、全加算器５７
および乗算器５８から構成される。前述のように、セレ
クタ５１〜５４の選択制御およびフィルタレジスタ５
５、リバーブレジスタ５６の読出・書込制御は、演算動
作指示信号発生部１０（図１および図２参照）によって
行われる。そして、フィルタレジスタ５５およびリバー
ブレジスタ５６における読出・書込時のアドレスは、該
制御タイミングにおいて、それぞれ、フィルタパラメー
タ供給部２０₁ からのアドレスFLT-adおよびリバーブパ
ラメータ供給部２０₁からのアドレスREV-adによって指
定される。また、この図において、Ｄ₁〜Ｄ₉は１クロッ
クの遅延時間を有する遅延素子であり、３Ｄは３クロッ
クの遅延時間を有する遅延素子である。なお、１クロッ
クとは、この電子楽器のサンプリング周期Ｔの１／２５
６の期間に相当するものである（詳細は後述する）。

【００１６】演算部５の詳細構成について説明する。ま
ず、入力端子FILT-IN に供給された楽音信号はセレクタ
５２の入力端Ｂに供給される。セレクタ５２の選択結果
は遅延素子Ｄ₁ を介し全加算器５７の入力端Ａに供給さ
れる。全加算器５７の加算結果は、遅延素子Ｄ₂ を介し
て、出力端子FILT-OUTから図示しないラッチ回路を介し
てＥＧ部１１（図１参照）にフィルタ処理が施された楽
音信号として出力され、あるいは出力端子REV-OUT か
ら、Ｌ信号およびＲ信号を各々ラッチするための２つの
ラッチ回路（図示省略）を介して、Ｄ／Ａ変換部１４
（図１参照）にリバーブ効果が付加された楽音信号とし
て出力されるとともに、次に述べる入力端に各々供給さ
れる。すなわち、これら入力端は、セレクタ５１の入力
端Ａ、セレクタ５２の入力端Ｃ、遅延素子Ｄ₃ を介した
同セレクタの入力端Ｄ、セレクタ５３の入力端Ｂ、遅延
素子Ｄ₄ を介したフィルタレジスタ５５のデータ入力
端、および遅延素子Ｄ₅ を介したリバーブレジスタ５６
のデータ入力端である。なお、全加算器５７による加算
結果は、常にＥＧ部１１あるいはＤ／Ａ変換部１４に出
力されるわけではなく、後述する制御プログラムによる
動作においてフィルタ処理およびリバーブ効果付加処理
が実行されるタイミングにおいてのみ、遅延素子Ｄ₂ の
遅延結果が図示せぬラッチ回路によってラッチされる。
そして、ＥＧ部１１あるいはＤ／Ａ変換部１４が、所定
のタイミングでラッチ回路によってラッチされたデータ
を取り込んでそれぞれにおいて所定の処理を行なう。

【００１７】一方、セレクタ５４の入力端Ａ、Ｂ、Ｃお
よびＤには次に述べる信号が供給されている。すなわ
ち、これら信号は、パラメータFLT-Q、FLT-fc、REV-COE
F およびパラメータREV-VOLである。セレクタ５４の選
択結果は、遅延素子Ｄ₆を介し、乗算器５８の乗算係数
として供給される。そして、セレクタ５３の選択結果
は、乗算器５８においてセレクタ５４の選択結果と乗算
される。この乗算結果は遅延素子３Ｄにて３クロックだ
け遅延して、セレクタ５１の入力端Ｂに供給されるとと
もに、増幅器OPにて+6dB増幅されて同セレクタの入力端
Ｃに供給される。

【００１８】セレクタ５１の選択結果は、EX-ORゲート
群５９の一方の入力端に供給される。また、EX-ORゲー
ト群５９の他方の入力端には、各ビットがすべて
「０」あるいは「１」である加減算制御信号SUB が、演
算動作指示信号発生部１０（図１参照）から供給されて
いる。すなわち、EX-ORゲート群５９は、セレクタ５１
による選択結果の各ビットと加減算制御信号SUB の各ビ
ットとの排他的論理和を出力する。そして、該論理和
は、遅延素子Ｄ₆ を介して全加算器５７の入力端Ｂに供
給される。一方、加減算制御信号SUBの内の１ビット信
号は、遅延素子Ｄ₇を介してキャリ（桁上信号）として
全加算器５７に入力される。これにより、全加算器５７
は、加減算制御信号SUB の各ビット値が「０」の場合に
入力端（Ａ＋Ｂ）の加算処理を行う一方、各ビット値が
「１」の場合に入力端（Ａ−Ｂ）の減算処理を行うよう
になっている。

【００１９】一方、入力端子REV-INのＬ、Ｒ信号は、セ
レクタ５３の入力端Ａに供給される。また、フィルタレ
ジスタ５５から読み出されたデータは、遅延素子Ｄ₈ を
介して、セレクタ５２の入力端Ａおよびセレクタ５３の
入力端Ｃに供給され、また、リバーブレジスタ５６から
読み出されたデータは、遅延素子Ｄ₉ を介してセレクタ
５３の入力端Ｄに供給される。フィルタレジスタ５５お
よびリバーブレジスタ５６の各々には、それぞれ読出・
書込時のアドレスを示すアドレスFLT-adおよびREV-ad
が、図２におけるフィルタパラメータ供給部２０₁、リ
バーブパラメータ供給部２０₂から供給される。

【００２０】このように構成される演算部５は、ディジ
タルフィルタおよびリバーブ効果付加回路のブロック図
を時分割にて構築する。すなわち、演算部５は、音源部
４（図１参照）の各チャンネルによって生成された３２
ｃｈ分の楽音信号に対して各々フィルタ処理を施し、同
時に、パンニング回路１３（図１参照）において分離さ
れたＬ、Ｒ信号に対して所定のリバーブ効果を付加する
ものである。

【００２１】Ａ−２−１：ディジタルフィルタの構成次に、演算部５において時分割に構築されるディジタル
フィルタの構成について図４を参照して説明する。図４
は、このディジタルフィルタの構成を示すブロック図で
ある。この図において、Ｓ₁〜Ｓ₄は加算器、Ｍ₁〜Ｍ₃は
各々乗算係数をＫ₁〜Ｋ₃とする乗算器である。この乗算
係数Ｋ₁〜Ｋ₃の値によってフィルタのＱ値およびカット
オフ周波数が決定される。また、Ｒ₁，Ｒ₂の各々は遅延
部であり、この電子楽器のサンプリング周期Ｔの遅延時
間を有する。この遅延部Ｒ₁，Ｒ₂は、演算部５における
フィルタレジスタ５５へのアドレス操作によって実現さ
れる（詳細は後述する）。

【００２２】まず、ディジタルフィルタの入力信号ｘ
（ｔ）（ｔは各サンプリング周期に対応する番号０、
１、２……を示す）は、加算器Ｓ₁において乗算器Ｍ₃の
乗算結果Ｌ₁と加算され、さらに、この加算結果Ｌ₂は、
加算器Ｓ₂において遅延部Ｒ₁の遅延結果と加算される。
そして、加算器Ｓ₂の加算結果Ｌ₃は、乗算器Ｍ₁ におい
て係数Ｋ₁が乗算されて、この乗算結果Ｌ₄は、加算器Ｓ
₃ に減算入力端（−）に供給される。加算器Ｓ₃の加算
結果Ｌ₅は、乗算器Ｍ₂において係数Ｋ₂が乗算され、こ
の乗算結果Ｌ₆は、加算器Ｓ₄の一方の入力端に供給され
るとともに、遅延部Ｒ₁を介して加算器Ｓ₃の加算入力端
（＋）および乗算器Ｍ₃ の入力端に供給される。そし
て、加算器Ｓ₄の加算結果Ｌ₇は、このディジタルフィル
タによってフィルタ処理を付加された出力信号Ｘ（ｔ）
として出力されるとともに、加算器Ｓ₄ の他方の入力端
および加算器Ｓ₂の他方の入力端に各々遅延部Ｒ₂を介し
て帰還されている。

【００２３】このように構成されたディジタルフィルタ
において、加算器Ｓ₃ の加算結果をｙ（ｔ）とすると、
遅延部Ｒ₁、Ｒ₂の遅延結果は、各々ｙ（ｔ−１）、Ｘ
（ｔ−１）と表すことができ、さらに、各部の出力デー
タは次のように表すことができる。乗算器Ｍ₃の乗算結果Ｌ₁ ＝Ｋ₃・ｙ（ｔ−１） ……（A1）加算器Ｓ₁の加算結果Ｌ₂ ＝Ｌ₁＋ｘ（ｔ） ……（A2）加算器Ｓ₂の加算結果Ｌ₃ ＝Ｌ₂＋Ｘ（ｔ−１） ……（A3）乗算器Ｍ₁の乗算結果Ｌ₄ ＝Ｋ₁・Ｌ₃ ……（A4）加算器Ｓ₃の加算結果Ｌ₅ ＝ｙ（ｔ）＝ｙ（ｔ−１）−Ｌ₄ ……（A5）乗算器Ｍ₂の乗算結果Ｌ₆ ＝Ｋ₂・ｙ（ｔ）＝Ｋ₂・Ｌ₅……（A6）加算器Ｓ₄の加算結果Ｌ₇ ＝Ｘ（ｔ）＝Ｌ₆＋Ｘ（ｔ−１） ……（A7）

【００２４】Ａ−２−２：リバーブ効果付加回路の構成次に、演算部５において時分割に構築されるリバーブ効
果付加回路の構成について図５を参照して説明する。図
５は、このリバーブ効果付加回路の構成を示すブロック
図である。この図に示すように、リバーブ効果付加回路
は、大別すると、初期反射音形成部６０と後部残響音形
成部６１とから構成される。この初期反射音形成部６０
は、シュミレートしようとする残響特性の前半部分を示
す初期反射音を形成するものである。これに対し、後部
残響音形成部６１は、初期反射音に続きシュミレートし
ようとする残響特性の後半部分を示す後部残響音を形成
するものである。

【００２５】この図おいて、ＫＣ₁〜ＫＣ₂₄の各々は、
その入力信号に係数Ｃ₁〜Ｃ₂₄をそれぞれ乗算する乗算
器、Ｔ₁〜Ｔ₇は、それぞれ加算結果をＴＣ₁〜ＴＣ₇とす
る加算器である。また、ＤＭ₁〜ＤＭ₃は、所定の遅延時
間を有する遅延部である。遅延部ＤＭ₁〜ＤＭ₃は、それ
ぞれ一種のシフトレジスタであり、書き込まれたデータ
をアドレスが増える方向に、サンプリング周期Ｔ毎に順
次移動させる。したがって、遅延部ＤＭ₁では、加算結
果ＴＣ₇をアドレスＡ₁ に書き込み、所定時間経過した
後にアドレスＡ₂〜Ａ₁₀ にて読み出すことによって、加
算結果ＴＣ₇に対してそれぞれ所定時間遅延した遅延デ
ータＤＣ₂〜ＤＣ₁₀を生成することができる。同様に、
遅延部ＤＭ₂，ＤＭ₃では、それぞれ加算結果ＴＣ₅，Ｔ
Ｃ₆をアドレスＡ₁₁，Ａ₁₅に書き込み、所定時間経過し
た後にアドレスＡ₁₂〜Ａ₁₄，Ａ₁₆〜Ａ₁₈にて読み出すこ
とによって、加算結果ＴＣ₅，ＴＣ₆に対して所定時間遅
延した遅延データＤＣ₁₂〜ＤＣ₁₄，ＤＣ₁₆〜ＤＣ₁₈をそ
れぞれ生成することができる。なお、この詳細な説明に
ついては後述する。

【００２６】ところで、図５に示すリバーブ効果付加回
路のブロック図は、図６に示す演算ユニット７０〜７６
に分解することができる。そして、これら演算ユニット
７０〜７６の演算をサンプリング周期Ｔ内に実行するこ
とによって、リバーブ効果付加処理を行なうことができ
る。ここで、演算ユニット７２〜７６における加算結果
ＴＣ₁〜ＴＣ₄は、リバーブレジスタ５６（図５参照）に
一時的に記憶されるものであり、加算結果ＴＣ₅〜ＴＣ₇
は、遅延データを生成する目的で該レジスタに記憶され
るものである。また、演算ユニット７０〜７２におい
て、入力が「×」になっている場合には、何も入力され
ないが、対応する乗算器の出力が「０」となるように、
該乗算器には係数「０」が供給される。

【００２７】これら図６に示す演算ユニット７０〜７６
は、さらに、次に述べる２つの演算ユニットＡあるいは
Ｂのどちらか一方に分けることができる。図７（１）は
演算ユニットＡの構成を示すブロック図であり、図６に
おける演算ユニット７０〜７４の一般形を示すものであ
る。同様に、同図（２）は演算ユニットＢの構成を示す
ブロック図であり、図６における演算ユニット７５、７
６の一般形を示すものである。これら演算ユニットＡ、
Ｂを、演算部５（図３参照）が演算ユニット７０〜７６
に対応して順次実行することによって、図５のリバーブ
効果付加回路を等価的に構築することができる。

【００２８】ここで、演算ユニット７０〜７４に対応し
た演算ユニットＡの構成について説明する。図７（１）
に示すように、入力データＥ₁には乗算器Ｍ₄において係
数Ｋ₄が乗算され、この乗算結果Ｌ₁₁は加算器Ｓ₅の一
方の入力端に供給される。また、入力データＥ₂には乗
算器Ｍ₅において係数Ｋ₅が乗算され、この乗算結果Ｌ₁₂
は加算器Ｓ₅の他方の入力端に供給される。次に、加算
器Ｓ₅において乗算結果Ｌ₁₁、Ｌ₁₂同士が加算され、こ
の加算結果Ｌ₁₃は加算器Ｓ₆の一方の入力端に供給され
る。入力データＥ₃には乗算器Ｍ₆において係数Ｋ₆ が乗
算され、この乗算結果Ｌ₁₄は加算器Ｓ₆の他方の入力端
に供給される。加算器Ｓ₆において加算結果Ｌ₁₃と乗算
結果Ｌ₁₄とが加算され、この加算結果Ｌ₁₅は加算器Ｓ₇
の一方の入力端に供給される。入力データＥ₄には乗算
器Ｍ₇において係数Ｋ₇ が乗算され、この乗算結果Ｌ₁₆
は加算器Ｓ₇の他方の入力端に供給される。そして、加
算器Ｓ₇において加算結果Ｌ₁₅と乗算結果Ｌ₁₆とが加算
され、この加算結果Ｌ₁₇は出力データＦ₁として出力さ
れる。すなわち、入力データＥ₁〜Ｅ₄には、各々乗算器
Ｍ₄〜Ｍ₇において係数Ｋ₄〜Ｋ₇が各々乗算されて、これ
ら乗算結果の和が出力データＦ₁となる。

【００２９】ところで、図７（１）に示す演算ユニット
Ａの各データは、図６に示す演算ユニット７０〜７４に
おいては、それぞれ異なるデータに対応する。例えば、
演算ユニットＡにおける各データは、演算ユニット７０
では次のように対応する。すなわち、入力データＥ₁は
Ｌ信号に対応し、入力データＥ₂，Ｅ₃ は加算結果Ｔ
Ｃ₁，ＴＣ₃に対応し、また入力データＥ₄ は「×」（前
述したように何も入力されない）に対応する。加算結果
ＴＣ₁，ＴＣ₃は、リバーブレジスタ５６に一時的に記憶
されているので、必要なタイミングで読み出される。そ
して、出力データＦ₁ はＬ出力に対応し、リバーブ効果
の付加されたＬ信号としてＤ／Ａ変換部（図１参照）に
供給される。

【００３０】同様に、演算ユニットＡにおける各データ
は、演算ユニット７１では次のように対応する。すなわ
ち、入力データＥ₁ はＲ信号に、入力データＥ₂，Ｅ₃は
加算結果ＴＣ₂，ＴＣ₄に、また入力データＥ₄ は「×」
にそれぞれ対応する。そして、出力データＦ₁はＲ出力
に対応し、Ｄ／Ａ変換部（図１参照）に供給される。

【００３１】同様に、演算ユニットＡにおける各データ
は、演算ユニット７２〜７４では次のように対応する。
すなわち、演算ユニットＡにおける入力データＥ₁ は、
演算ユニット７２〜７４では、それぞれＬ信号，遅延デ
ータＤＣ₂，ＤＣ₃に、入力データＥ₂はそれぞれＲ信
号，遅延データＤＣ₄，ＤＣ₅に、入力データＥ₃はそれ
ぞれ「×」，遅延データＤＣ₆，ＤＣ₇に、また入力デー
タＥ₄はそれぞれ「×」，遅延データＤＣ₈，ＤＣ₉に対
応する。遅延データＤＣ₂〜ＤＣ₉は、リバーブレジスタ
５６（図３参照）から所定のアドレスを指定することに
よって、読み出され、供給される。また、演算ユニット
Ａにおける出力データＦ₁ は、演算ユニット７２〜７４
では、それぞれ加算結果ＴＣ₇，ＴＣ₁，ＴＣ₂ に対応
し、これらはリバーブレジスタ５６に所定のアドレスに
書き込まれる。

【００３２】次に、演算ユニット７５，７６に対応した
演算ユニットＢの構成について説明する。図７（２）に
示すように、入力データＥ₅には、乗算器Ｍ₈ において
係数Ｋ₈が乗算され、この乗算結果Ｌ₁₈が加算器Ｓ₈の一
方の入力端に供給される。また、入力データＥ₆には、
乗算器Ｍ₉において係数Ｋ₉が乗算されて加算器Ｓ₈の他
方の入力端に供給される。そして、加算器Ｓ₈ において
乗算結果Ｌ₁₈、Ｌ₁₉同士が加算され、この加算結果Ｌ₂₀
が出力データＦ₂として出力される。同様に、入力デー
タＥ₇、Ｅ₈は、各々乗算器Ｍ₁₀、Ｍ₁₁において係数
Ｋ₁₀、Ｋ₁₁が各々乗算され、さらに、加算器Ｓ₉ におい
て乗算結果Ｌ₂₁、Ｌ₂₂が加算されて、この加算結果Ｌ₂₃
が出力データＦ₃として出力される。

【００３３】演算ユニットＢにおける入力データＥ₅〜
Ｅ₈は、図６に示す演算ユニット７５では、それぞれ遅
延データＤＣ₁₀，ＤＣ₁₄，ＤＣ₁₀，ＤＣ₁₈に対応し、演
算ユニット７６では、それぞれ遅延データＤＣ₁₂，ＤＣ
₁₆，ＤＣ₁₃，ＤＣ₁₇に対応する。これら遅延データは、
それぞれリバーブレジスタ５６における所定のアドレス
から読み出される。また、演算ユニットＢにおける出力
データＦ₂，Ｆ₃は、演算ユニット７５では加算結果ＴＣ
₅，ＴＣ₆に、また、演算ユニット７６では加算結果ＴＣ
₃，ＴＣ₄にそれぞれ対応しており、これら加算結果ＴＣ
₃〜ＴＣ₆は、それぞれリバーブレジスタ５６における所
定のレジスタに書き込まれる。

【００３４】次に、リバーブレジスタ５６の読出／書込
時における動作と、遅延部ＤＭ₁，ＤＭ₂，ＤＭ₃による
各遅延データＤＣ₂〜ＤＣ₁₀，ＤＣ₁₂〜ＤＣ₁₄，ＤＣ₁₆
〜ＤＣ₁ ₈の生成原理とを説明する。図５における加算結
果ＴＣ₇は、遅延部ＤＭ₁のアドレスＡ₁に書き込まれ
る。これは、図３におけるリバーブレジスタ５６に指定
されるアドレスREV-adの内容が「Ａ₁」であることを示
している。すなわち、図６における演算ユニット７２の
加算結果ＴＣ₇は、リバーブレジスタ５６においてアド
レスＡ₁に書き込まれる。同様に、演算ユニット７５に
よる加算結果ＴＣ₅，ＴＣ₆も、それぞれリバーブレジス
タ５６においてアドレスＡ₁₁、Ａ₁₅に書き込まれる。

【００３５】次に、アドレスＡ₁に書き込まれた加算結
果ＴＣ₇は、演算ユニット７３〜７５における遅延デー
タＤＣ₂〜ＤＣ₁₀としてアドレスＡ₂〜Ａ₁₀から読み出さ
れる。このとき、アドレスＡ₁とアドレスＡ₂〜Ａ₁₀との
関係は、それぞれ、Ａ₂ ＝Ａ₁＋ｄ₂、Ａ₃ ＝Ａ₁＋ｄ₃、 ……、Ａ₁₀＝Ａ₁＋ｄ₁₀、とする。リバーブレジスタ５６はシフトレジスタであ
り、サンプリング周期Ｔ毎にアドレスが増える方向に記
憶しているデータをシフトする。すなわち、アドレスＡ
₁に書き込まれた加算結果ＴＣ₇は、１サンプリング周期
後にはアドレス（Ａ₁＋１）に移動している。

【００３６】したがって、アドレスＡ₂（＝Ａ₁＋ｄ₂）
で読み出される遅延データＤＣ₂は、加算結果ＴＣ₇を、ｄ₂×（サンプリング周期Ｔ）だけ遅延させたデータとなる。同様に、遅延データＤＣ
₃〜ＤＣ₁₀は、それぞれ加算結果ＴＣ₇を、（ｄ₃，ｄ₄，……，ｄ₁₀）×（サンプリング周期Ｔ）だけ遅延させたデータとなる。遅延部ＤＭ₂，ＤＭ₃に関
しても遅延原理は、ＤＭ₁と同一である。なお、リバー
ブレジスタ５６は、通常のＲＡＭをアドレス操作するこ
とにより構成される疑似的なシフトレジスタであっても
良い。この場合、リバーブレジスタ５６の最終アドレス
値をサンプリング周期Ｔ毎に「１」ずつ減算するカウン
タを設け、このカウント結果に前述のアドレスＡ₁〜Ａ
₁₀ を加算して用いる。これによって、みかけ上では同
一アドレスに書込／読出を行なっているようでも、実際
のアドレスは、サンプリング周期毎に移動することにな
る。

【００３７】一方、演算ユニット７３，７４，７６（図
６参照）による加算結果ＴＣ₁，ＴＣ₂，ＴＣ₃，ＴＣ
₄は、一時記憶するためにリバーブレジスタ５６に書き
込まれる。ここで、アドレスREV-adに与えるアドレスを
それぞれＡ₁₉，Ａ₂₀，Ａ₂₁，Ａ₂₂とする。加算結果ＴＣ
₁〜ＴＣ₄は、それぞれアドレスＡ₁₉〜Ａ₂₂にて書き込ま
れた後に、同一サンプリング期間内において同一アドレ
スＡ₁₉〜Ａ₂₂から読み出せば同一の加算結果を遅延させ
ずに読み出すことができる。ただし、これは、同一のサ
ンプリング周期の間において書込、読出の順で行なう場
合である。読出、書込の順で行なう場合には、読み出さ
れたデータは、１サンプリング周期前に書き込まれたデ
ータとなるが、リバーブ処理の場合においては支障はな
い。

【００３８】同様に、フィルタレジスタ５５は、シフト
レジスタあるいはＲＡＭによる疑似的なシフトレジスタ
から構成されており、その読出／書込時の動作について
も、リバーブレジスタ５６の動作と同様である。

【００３９】Ｂ：実施例の動作次に、上述した実施例の動作について説明する。Ｂ−１：電子楽器の動作上述した電子楽器において鍵盤の鍵が押下されると、鍵
盤回路１は、押鍵されたキーに対応するキーオンＫＯＮ
およびキーコードＫＣを生成し、発音割当回路２に供給
する。次に、発音割当回路２は、音源部４において発音
割当の可能な空きチャンネル、すなわち、発音待機の状
態となっているチャンネルを順次サーチする。このと
き、発音割当回路２は、空きチャンネルがサーチされた
場合には、該チャンネルに対して楽音信号を発生するよ
うに、キーオンＫＯＮおよびキーコードＫＣを供給する
一方、空きチャンネルがサーチされない場合には、発音
が最も進んでいるチャンネルを選択して、これを強制的
に空きチャンネルとして（トランケート処理）、該チャ
ンネルに対して現在の発音を急速に減衰させる（ダンプ
処理）ように指示した後に、キーオンＫＯＮおよびキー
コードＫＣを供給する。ここで、キーオンＫＯＮはＥＧ
部１１にも供給される。

【００４０】また、音色パラメータ供給部３は、音色情
報Ａから設定された音色に対応する様々な音色パラメー
タを生成して音源部４およびＥＧ部１１に供給する。そ
して、音源部４において発音割当回路２によって割り当
てられたチャンネルは、供給された音色パラメータに対
応する音色の、キーコードＫＣに対応する音高の楽音信
号を、キーオンＫＯＮの立ち上がりから生成する。この
ようにして、音源部４では３２チャンネル分の異なる楽
音信号が生成される。

【００４１】一方、操作パネル６は、その操作子の設定
情報を設定部７に供給する。設定部７は、この設定情報
から音色番号を示す音色情報Ａを生成して、音色パラメ
ータ供給部７、フィルタ選択部８、リバーブ選択部９お
よび演算動作指示信号発生部１０に供給する。また、設
定部７は、操作パネル６からの設定情報に基づいて、演
奏データを生成して、演算動作指示信号発生部１０に供
給する。そして、フィルタ選択部８およびリバーブ選択
部９は、音色情報Ａに基づいて各々読み出すべき制御プ
ログラムのアドレス信号を生成する。

【００４２】すなわち、フィルタ選択部８は、音色情報
Ａによって複数のフィルタ用制御プログラムＰ１₁，Ｐ
１₂，……から読み出すべき制御プログラムを決定し、
さらに、制御クロックにしたがって該制御プログラムの
アドレスを「１」ずつ更新する。ここで、制御クロック
は、１つの制御プログラムの大きさが２５６ステップと
すると、サンプリング周期Ｔの１／２５６の周期毎に供
給される。つまり、１つの制御プログラムのサイクル
が、１サンプリング周期で完了する。同様に、リバーブ
選択部９は、音色情報Ａによって複数のリバーブ用制御
プログラムＰ２₁，Ｐ２₂，……から読み出すべき制御プ
ログラムを決定するとともに、制御クロックにしたがっ
て該制御プログラムのアドレスを「１」ずつ更新する。

【００４３】図２において、フィルタパラメータ供給部
２０₁ は、アドレス信号に対応し、音色情報Ａおよび演
奏データに基づいて、フィルタのＱ値およびそのカット
オフ周波数をそれぞれ決定するフィルタパラメータFLT-
Q，FLT-fc を順次供給するとともに、アドレスFLT-adを
順次供給する。これらフィルタパラメータFLT-Q、FLT-f
c およびアドレスFLT-adは、決定されたフィルタ用制御
プログラムの読み出しに同期して供給され、各チャンネ
ル毎の係数Ｋ₁〜Ｋ₃および遅延分Ｒ₁，Ｒ₂（図４参照）
に対応するように供給される。同様に、リバーブパラメ
ータ供給部２０₂は、アドレス信号に対応し、音色情報
Ａおよび演奏データに基づくリバーブパラメータREV-CO
EF、REV-VOLを順次供給するとともに、アドレスFLT-ad
を順次供給する。これらリバーブパラメータREV-COEF、
REV-VOLおよびアドレスFLT-adは、決定されたリバーブ
用制御プログラムの読み出しに同期して供給され、係数
Ｋ₄〜Ｋ₁₁および遅延部ＤＭ₁〜ＤＭ₃（図７参照）に対
応するように供給される。

【００４４】図１に戻り、音源部４によって生成された
３２チャンネルの楽音信号の各々には、演算部５におい
て対応する前述のフィルタパラメータに基づくフィルタ
処理がそれぞれ施された後に、ＥＧ部１１においてエン
ベロープ波形がそれぞれ乗算される。これら乗算された
信号は、アキュムレータ１２において一旦１つの信号に
累算された後に、パンニング回路１３において、ステレ
オのためのＬ信号およびＲ信号に分離される。そして、
これらＬ信号およびＲ信号は、演算部５において今度は
図５で示されるリバーブ効果が付加される。次に、Ｄ／
Ａ変換部１４においてアナログ信号に変換されて、スピ
ーカ１５を介して外部へと発音される。

【００４５】Ｂ−２：演算部５の動作次に、演算部５の動作について説明する。この演算部５
では、前述のように、音源部４により生成された各チャ
ンネルの楽音信号に対するフィルタ処理と、パンニング
回路１３により分離されたＬ，Ｒ信号に対するリバーブ
効果付加処理とが、電子楽器の１サンプリング周期Ｔ内
において時分割的に実行される。図８は、サンプリング
周期Ｔ内において実行される、各チャンネルのフィルタ
処理の制御プログラムとリバーブ効果付加処理の制御プ
ログラムとを示す概念図である。

【００４６】この図に示すように、この実施例ではサン
プリング周期Ｔが、さらに３２等分したブロックに分割
される。これらブロックには、それぞれ先頭から０〜３
１までの番号が付与されている。０〜３１ｃｈの楽音信
号への各フィルタ処理は、３ブロックの期間において、
順次１ブロックずつ遅延して行われる。すなわち、０ｃ
ｈの楽音信号に対するフィルタ処理は、０〜２ブロック
の期間において行われ、ｎ（ｎは０〜３１の整数）ｃｈ
の楽音信号に対するフィルタ処理は、（ｎ−１）ｃｈの
処理に対して１ブロックずつ遅延して行われる。

【００４７】同様に、リバーブ効果付加処理における各
演算ユニット７０〜７６の処理は、３ブロックの期間に
おいて、順次１ブロックずつ遅延して行われる。すなわ
ち、リバーブ効果付加処理では、まず、演算ユニットＡ
を用いた演算ユニット７０の処理が、０〜２ブロックの
期間において行われ、次に、演算ユニット７１の処理
が、演算ユニット７０の処理に対して１ブロック遅延し
て行われ、以下、同様に、演算ユニットＡを用いた演算
ユニット７４の処理が、演算ユニット７３に対して１ブ
ロック遅延して行われる。次に、演算ユニットＢを用い
た演算ユニット７５の処理が、演算ユニット７４の処理
に対して１ブロック遅延して行われ、演算ユニット７６
の処理が演算ユニット７５に対して１ブロック遅延して
行わる。なお、この図では、サンプリング周期Ｔ内に行
われるリバーブ効果付加処理の演算ユニットの処理数は
３２個となるが、この実施例では説明便宜上リバーブ効
果付加処理を簡略化したため、実際に実行されるのは、
前述した演算ユニット７０〜７６の７個である。

【００４８】そして、サンプリング周期Ｔでは、連続す
る３２ブロックから成る制御プログラムが実行される。
この制御プログラムは、０〜３１ｃｈの楽音信号に対す
るフィルタ処理と演算ユニット７０〜７６の演算処理と
が、３ブロックの期間において順次１ブロックずつずら
して重ねられている形態で実行される。

【００４９】Ｂ−２−１：ディジタルフィルタの動作説
明。次に、演算部５におけるディジタルフィルタの構築動作
について、０ｃｈチャンネルの楽音信号にフィルタ処理
を施す動作を例にとって説明する。図９（ａ）は、図８
における０ｃｈの楽音信号に対するフィルタ処理を示す
具体的な制御プログラムを、タイムテーブルとして表し
たものであり、詳細には演算部５におけるセレクタ５１
〜５４の選択とフィルタレジスタ５５の制御とを示す。
なお、全加算器５７の加算タイミングと乗算器５８の乗
算タイミングは、制御プログラムとは無関係であるが、
説明の便宜上併せて記した。

【００５０】この図に示すように、０ｃｈチャンネルの
楽音信号へのフィルタ処理を示す制御プログラムは、３
ブロックから構成されており、各ブロックには、０〜２
までの番号が順次付与されている。さらに１つのブロッ
クは、８つのステップから構成されている。各ステップ
はクロックの１周期毎に実行されるので、サンプリング
周期１Ｔでは、２５６（＝３２ブロック×８クロック）
ものステップを有する制御プログラムが実行される。す
なわち、サンプリング周期１Ｔでは、２５６ものクロッ
クを供給することによって、制御プログラムが実行され
ることとなる。これらクロックには、１ブロック毎に０
〜７までの番号が順次付与されている。以下説明の便宜
上、例えば、１ブロック目の、クロック番号が５のよう
なクロックをクロック１−５と呼ぶことにする。

【００５１】図３に示す演算部５は、図９（ａ）に示す
タイムテーブルにしたがって、次に述べる各動作〜
を実行し、図４におけるディジタルフィルタの各演算結
果Ｌ₁〜Ｌ₇を求める。乗算結果Ｌ₁ の算出まず、図９（ａ）に示すようにクロック０−３におい
て、フィルタパラメータ供給部２０₁（図２参照）から
アドレスFLT-adが読出アドレスとして供給され、遅延部
Ｒ₁ （図４参照）の遅延データであるｙ（ｔ−１）が、
フィルタレジスタ５５から読み出される。このデータｙ
（ｔ−１）は、現在時刻ｔよりも１サンプリング周期前
に遅延部Ｒ₁ として書き込まれたものである。すなわ
ち、図４における遅延部Ｒ₁、Ｒ₂は、図３におけるフィ
ルタレジスタ５５を用いて実現されるものであり、書き
込んだデータを周期１Ｔ後に読み出すことによって、デ
ータが１サンプリング周期Ｔだけ遅延させられる。該デ
ータｙ（ｔ−１）は、図３に示すように遅延素子Ｄ₈ に
よって１クロック遅延するので、クロック０−４におい
てセレクタ５３に供給される。

【００５２】次に、クロック０−４（図９（ａ）参照）
においてセレクタ５３は入力端Ｃを選択する。これによ
り、乗算器５８にはデータｙ（ｔ−１）が供給される。
一方、クロック０−３において、セレクタ５４は入力端
Ａを選択する。この入力端Ａに供給されるデータは、図
４における係数Ｋ₃ に相当し、クロック０−３において
フィルタパラメータ供給部２０₁から供給されるパラメ
ータFLT-Qである。該データは、遅延素子Ｄ₆ を介して
クロック０−４において乗算器５８に供給される。した
がって、クロック０−４において乗算器５８には、デー
タｙ（ｔ−１）と係数Ｋ₃とが供給されることになるの
で、式（A1）に示す乗算結果Ｌ₁が算出されることな
る。次に、乗算結果Ｌ₁ は、遅延素子３Ｄおよび増幅器
OPを順次介してセレクタ５１の入力端Ｃに供給される。
つまり、乗算結果Ｌ₁ はクロック０−７において+6dB増
幅されて同セレクタ５１の入力端Ｃに供給される。

【００５３】加算結果Ｌ₂ の算出図９（ａ）に示すようにクロック０−７において、セレ
クタ５１は入力端Ｃを選択する一方、セレクタ５２は入
力端Ｂを選択する。セレクタ５１の選択によって、乗算
結果Ｌ₁は、EX-ORゲート群５９および遅延素子Ｄ₆を順
次介して全加算器５７の入力端Ｂに供給される。また、
入力端子FILT-INに供給される信号は、デジタルフィル
タの入力信号ｘ（ｔ）であり、セレクタ５２の選択によ
って、遅延素子Ｄ₁を介して全加算器５７の入力端Ａに
供給される。ここで、乗算結果Ｌ₁ および入力信号ｘ
（ｔ）は、各々遅延素子Ｄ₆、Ｄ₁を介するので、クロッ
ク１−０において全加算器５７に供給される。したがっ
て、式（A2）に示す加算結果Ｌ₂ が算出される。

【００５４】加算結果Ｌ₃ の算出次に、図９（ａ）に示すようにクロック１−１において
セレクタ５１は入力端Ａを選択する。このとき、同セレ
クタの入力端Ａには、クロック１−０において全加算器
５７によって算出された加算結果Ｌ₂ が、遅延素子Ｄ₂
によって１クロック遅延して供給されている。これによ
り、加算結果Ｌ₂がEX-ORゲート群５９および遅延素子Ｄ
₆ を介して全加算器５７の入力端Ｂに供給される。一
方、クロック１−０において、フィルタレジスタ５５か
らサンプリング周期の１周期前に書き込まれた遅延部Ｒ
₂ のデータＸ（ｔ−１）が読み出される。このデータ
は、遅延素子Ｄ₈ によって１クロック遅延するので、ク
ロック１−１においてセレクタ５２の入力端Ａに供給さ
れる。クロック１−１においてセレクタ５２は入力端Ａ
を選択するので、データＸ（ｔ−１）が遅延素子Ｄ₁ を
介して全加算器５７の入力端Ａに供給される。つまり、
加算結果Ｌ₂ およびデータＸ（ｔ−１）は、各々遅延素
子Ｄ₆、Ｄ₁を介するので、クロック１−２において全加
算器５７に供給される。これにより、式（A3）に示す加
算結果Ｌ₃が算出される。

【００５５】乗算結果Ｌ₄ の算出次に、図９（ａ）に示すようにクロック１−３において
セレクタ５３は入力端Ｂを選択する。このとき、同セレ
クタの入力端Ｂには、クロック１−２において全加算器
５７によって算出された加算結果Ｌ₃ が、遅延素子Ｄ₂
によって１クロック遅延して供給されているので、該加
算結果が乗算器５８に供給されることになる。一方、ク
ロック１−２においてセレクタ５４は入力端Ｂを選択す
る。この入力端Ｂに供給されるデータは、図４における
係数Ｋ₁ に相当し、クロック１−２においてフィルタパ
ラメータ供給部２０₁ から供給されるパラメータFLT-fc
である。該データは、遅延素子Ｄ₆ を介してクロック１
−３において乗算器５８に供給される。したがって、ク
ロック１−３において乗算器５８には、加算結果Ｌ₃と
係数Ｋ₁とが供給されるので、式（A2）に示す乗算結果
Ｌ₄ が算出されることとなる。この乗算結果Ｌ₄ は、遅
延素子３Ｄを介して出力されるので、クロック１−６に
おいてセレクタ５１に供給される。

【００５６】加算結果Ｌ₅ の算出次に、図９（ａ）に示すようにクロック１−６において
セレクタ５１は入力端Ｂを選択するので、乗算結果Ｌ₄
は、EX-ORゲート群５９および遅延素子Ｄ₆ を介して全
加算器５７の入力端Ｂに供給される。このとき、加減算
制御信号SUB の各ビットはすべて「１」であるので、全
加算器５７では入力端（Ａ−Ｂ）の減算処理が行われ
る。また、乗算結果Ｌ₄は遅延素子Ｄ₆を介するので、ク
ロック１−６から１クロック遅延して、すなわち、クロ
ック１−７において全加算器５７に供給される。一方、
図９（ａ）に示すようにクロック１−５においてフィル
タレジスタ５５から遅延部Ｒ₁ のデータｙ（ｔ−１）が
再度読み出され、クロック１−６においてセレクタ５２
は入力端Ａを選択する。データｙ（ｔ−１）は、遅延素
子Ｄ₈ およびＤ₁ を順次に介するので、クロック１−５
から２クロック遅延して、すなわち、クロック１−７に
おいて全加算器５７の入力端Ｂに供給される。

【００５７】したがって、クロック１−７において全加
算器５７には、乗算結果Ｌ₄ とデータｙ（ｔ−１）とが
供給されるので、式（A5）に示す加算結果Ｌ₅ が算出さ
れる。この加算結果Ｌ₅は、遅延素子Ｄ₂を介して出力さ
れるので、クロック２−０においてセレクタ５３に供給
され、また、遅延素子Ｄ₄ を介するので、クロック２−
１においてフィルタレジスタ５５のデータ入力端に供給
される。このとき、図９（ａ）示すように、フィルタレ
ジスタ５５には、加算結果Ｌ₅ が現在時刻ｔにおける遅
延部Ｒ₁のデータｙ（ｔ）として書き込まれる。

【００５８】ここで、ｙ（ｔ）として書き込まれたデー
タは、クロック０−３および１−５において１サンプリ
ング周期遅延したデータｙ（ｔ−１）として読み出され
るが、フィルタレジスタ５５はシフトレジスタとして動
作しているので、書込アドレスと読出アドレスとは同一
である。すなわち、クロック０−３，１−５および２−
１において、フィルタパラメータ供給部２０₁から供給
されるアドレスFLT−adは、その内容が同一のものとな
る。これは、前述したように、書込と読出との順序が逆
であることに起因する。

【００５９】乗算結果Ｌ₆ の算出次に、図９（ａ）に示すようにクロック２−０において
セレクタ５３は入力端Ｂを選択する。このとき、同セレ
クタの入力端Ｂには前述のように、加算結果Ｌ₅が供給
されているので、該加算結果が乗算器５８に供給される
ことになる。一方、クロック１−７において、セレクタ
５４は入力端Ｂを選択する。これにより、該入力端にフ
ィルタパラメータ供給部２０₁から供給されるパラメー
タFLT-fcは、遅延素子Ｄ₆を介してクロック２−０にお
いて乗算器５８に供給される。該パラメータは、図４に
おける係数Ｋ₂に相当する。

【００６０】したがって、クロック２−０において乗算
器５８には、加算結果Ｌ₅と係数Ｋ₂とが供給されるの
で、式（A6）乗算結果Ｌ₆ が算出されることになる。こ
の乗算結果Ｌ₆ は、遅延素子３Ｄを介するので、クロッ
ク２−３においてセレクタ５１に供給される。

【００６１】加算結果Ｌ₇ の算出次に、図９（ａ）に示すようにクロック２−３において
セレクタ５１は入力端Ｂを選択する一方、セレクタ５２
は入力端Ａを選択する。このとき、セレクタ５１には乗
算結果Ｌ₆ が供給されているので、該乗算結果は、EX-O
Rゲート群５９および遅延素子Ｄ₆を介して全加算器５７
の入力端Ｂに供給される。すなわち、乗算結果Ｌ₆ はク
ロック２−４において全加算器５７の入力端Ｂに供給さ
れることになる。一方、図９（ａ）に示すようにクロッ
ク２−２においてフィルタレジスタ５５からレジスタＲ
₂ のデータＸ（ｔ−１）が再度読み出される。このデー
タは遅延素子Ｄ₈ を介するので、クロック２−３におい
てセレクタ５２の入力端Ａに供給される。このとき、セ
レクタ５２は該入力端を選択しているので、データＸ
（ｔ−１）が遅延素子Ｄ₁ を介して、クロック２−４に
おいて全加算器５７の入力端Ａに供給されることにな
る。したがって、クロック２−４において全加算器５７
には、乗算結果Ｌ₆とデータＸ（ｔ−１）が供給される
ことになるので、式（A7）に示す加算結果Ｌ₇が算出さ
れる。

【００６２】この加算結果Ｌ₇は、遅延素子Ｄ₂を介する
ので、クロック２−５において出力端子FILT-OUTから出
力されるとともに、遅延素子Ｄ₄ を介するので、クロッ
ク２−６においてフィルタレジスタ５５のデータ入力端
に供給される。このとき、図９（ａ）示すように、フィ
ルタレジスタ５５には加算結果Ｌ₇ が、新たな遅延部Ｒ
₂のデータＸ（ｔ）として書き込まれる。

【００６３】ここで、Ｘ（ｔ）として書き込まれたデー
タは、クロック１−０および２−２において１サンプリ
ング周期遅延したデータｘ（ｔ−１）として読み出され
るが、この場合も、前述のｙ（ｔ）と同様の理由、すな
わち、書込と読出との順序が逆である、という理由か
ら、書込アドレスと読出アドレスとは同一である。すな
わち、クロック１−０，２−２および２−６において、
フィルタパラメータ供給部２０₁から供給されるアドレ
スFLT−adは、その内容が同一のものとなる。このよう
に、図９（ａ）に示す制御プログラムによる演算部５の
制御によって、０ｃｈの楽音信号に対するフィルタ処理
がクロック０−０からクロック２−７の期間において行
われる。

【００６４】次に、１ｃｈの楽音信号に対するフィルタ
処理は、図８に示すように、０ｃｈの処理に対して１ブ
ロック遅延して行われる。以下同様に、ｎｃｈの楽音信
号に対するフィルタ処理は、（ｎ−１）ｃｈに対して１
ブロックずつ遅延して行われる。この結果、例えば、図
８におけるブロック番号２の期間では、０〜２ｃｈの楽
音信号のフィルタ処理が同時進行で行われるが、後述す
るように、各処理の演算結果は、干渉することなく算出
される。

【００６５】フィルタ処理制御メモリ２２₁ に記憶され
る制御プログラムは、図９（ｂ）に示すように同図
（ａ）の３ブロックを１ブロックにまとめたプログラム
３２個からなる。制御プログラムの各ブロックは、各チ
ャンネルでは同一であるが、フィルタパラメータ供給部
２０₁ は、各チャンネル毎に異なるフィルタパラメータ
を供給するので、３２ｃｈ分の楽音信号に対して個々の
フィルタ処理を実行することができる。このようにし
て、サンプリング周期Ｔ内において３２ｃｈ分の各楽音
信号に対し、それぞれフィルタ処理が行われる。なお、
この実施例では、図９（ｂ）に示すプログラム３２個か
らなる制御プログラムを記憶するようにしたが、これに
限らず、図９（ａ）における３ブロックを１ブロックに
まとめたプログラムを１つだけ記憶し、これをサンプリ
ング周期Ｔ内に３２回読み出すように構成しても良い。

【００６６】Ｂ−２−２：リバーブ効果付加回路の動作
説明リバーブ効果付加回路は、上述したように、図７（１）
の演算ユニットＡあるいは同図（２）の演算ユニットＢ
を時分割によって繰り返し構築することによって構成す
ることができる。

【００６７】まず、図７（１）に示す演算ユニットＡの
構築動作について説明する。特に、演算ユニットＡが、
図６に示す演算ユニット７３，７４の処理を行う際の動
作について説明する。図１０は、図８におけるリバーブ
効果付加処理の具体的な制御プログラムをタイムテーブ
ルとして示したものであり、図９（ａ）と同様に、詳細
には演算部５におけるセレクタ５１〜５４の選択とリバ
ーブレジスタ５６の制御とを示す。なお、全加算器５７
の加算タイミングと乗算器５８の乗算タイミングは、制
御プログラムとは無関係であるが、説明の便宜上併せて
記した。

【００６８】この図に示すように、リバーブ効果付加処
理における演算ユニットの処理は、フィルタ処理と同様
に、３ブロックから構成されており、各ブロックには、
０〜２までの番号が順次付与され、さらに、各ブロック
は、８ステップ（クロック）から構成される。ここで
も、説明の便宜上、例えば、２ブロック目の、クロック
番号が４であるようなクロックをクロック２−４と呼ぶ
ことにする。図３に示す演算部５は、図１０に示すタイ
ムテーブルにしたがって、次に述べる各動作〜を実
行し、図７（１）に示す演算ユニットＡの各演算結果Ｌ
₁₁〜Ｌ₁₇を求める。

【００６９】乗算結果Ｌ₁₁の算出まず、図１０に示すようにクロック０−２において、セ
レクタ５３は入力端Ｄを選択する。このとき、同セレク
タの入力端Ｄには、クロック０−１においてリバーブレ
ジスタ５６から読み出された入力データＥ₁が、遅延素
子Ｄ₉を介して供給されているので、乗算器５８には該
入力データが供給される。また、クロック０−１におい
て、セレクタ５４はその入力端Ｃを選択する。このとき
該入力端Ｃには、リバーブパラメータ供給部２０₂から
のパラメータREV-COEFが、図７（１）に示す演算ユニッ
トＡの係数Ｋ₄として供給されており、遅延素子Ｄ₆を介
す結果、クロック０−２において乗算器５８に供給され
る。したがって、クロック０−２において乗算器５８に
は、係数Ｋ₄と入力データＥ₁とが供給されることとな
り、Ｌ₁₁＝Ｋ₄・Ｅ₁ なる乗算結果Ｌ₁₁が算出される。

【００７０】この乗算結果Ｌ₁₁は遅延素子３Ｄを介する
ので、クロック０−５においてセレクタ５１に供給され
る。このとき、セレクタ５１は入力端Ｂを選択し、ま
た、遅延素子Ｄ₆を介するので、クロック０−６におい
て乗算結果Ｌ₁₁が全加算器５７の入力端Ｂに供給される
ことになる。一方、クロック０−５においてセレクタ５
２はどの入力端も選択しないので、クロック０−６にお
いて全加算器５７の入力端Ａには何も供給されない。し
たがって、クロック０−６において全加算器５７は乗算
結果Ｌ₁₁に対して何も加算しないまま出力する。すなわ
ち、乗算結果Ｌ₁₁がそのまま出力される。または、クロ
ック０−５において、セレクタ５２が「０」を選択する
ようにしても良い。

【００７１】乗算結果Ｌ₁₂の算出クロック０−５においてセレクタ５３は入力端Ｄを選択
し、クロック０−４においてリバーブレジスタ５６から
入力データＥ₂ が読み出される。これにより、クロック
０−５において該入力データが乗算器５８に供給され
る。また、クロック０−４においてセレクタ５４は入力
端Ｃを選択する。このとき、入力端Ｃに供給されるパラ
メータREV-COEFは、図７（１）に示す演算ユニットＡの
係数Ｋ₅である。これにより、クロック０−５において
係数Ｋ₅が乗算器５８に供給される。したがって、０−
５において乗算器５８には、係数Ｋ₅と入力データＥ₂と
が供給されることとなり、Ｌ₁₂＝Ｋ₅・Ｅ₂ なる乗算結果Ｌ₁₂が算出される。この乗算結果Ｌ₁₂は遅
延素子３Ｄを介するので、クロック１−０においてセレ
クタ５１の入力端Ｂに供給される。

【００７２】加算結果Ｌ₁₃の算出次に、クロック１−０においてセレクタ５１は入力端Ｂ
を選択する。このとき、同セレクタの入力端Ｂには乗算
結果Ｌ₁₂が供給されおり、同セレクタの出力には遅延素
子Ｄ₆ が接続されているので、クロック１−１において
全加算器５７の入力端Ｂには該乗算結果Ｌ₁₂が供給され
ることになる。また、クロック１−０においてセレクタ
５２は入力端Ｄを選択する。このとき、同セレクタの入
力端Ｄには、乗算結果Ｌ₁₁が供給されている。これは、
クロック０−６において全加算器５７から出力された乗
算結果Ｌ₁₁が、遅延素子Ｄ₂、Ｄ₃を介して２クロック遅
延するためである。これにより、該乗算結果はセレクタ
５２から遅延素子Ｄ₁ を介して、クロック１−１におい
て全加算器５７の入力端Ａに供給されることになる。し
たがって、クロック１−１において全加算器５７には乗
算結果Ｌ₁₁、Ｌ₁₂が供給されることになるので、Ｌ₁₃＝Ｌ₁₁＋Ｌ₁₂ なる加算結果Ｌ₁₃が算出される。

【００７３】乗算結果Ｌ₁₄の算出乗算結果Ｌ₁₁、Ｌ₁₂の算出と同様に、クロック０−７に
おいてセレクタ５３はその入力端Ｄを選択する一方、ク
ロック０−６においてリバーブレジスタ５６から入力デ
ータＥ₃ が読み出される。これにより、クロック０−７
において入力データＥ₃が乗算器５８に供給される。ま
た、クロック０−６において、セレクタ５４は入力端Ｃ
を選択する。このとき、入力端Ｃに供給されるパラメー
タREV-COEFは、図７（１）に示す演算ユニットＡの係数
Ｋ₆である。これにより、クロック０−７において係数
Ｋ₆が乗算器５８に供給される。したがって、０−７に
おいて乗算器５８には、係数Ｋ₆とレジスタＥ₃のデータ
とが供給されることとなり、Ｌ₁₄＝Ｋ₆・Ｅ₃ なる乗算結果Ｌ₁₄が算出される。この乗算結果Ｌ₁₄は遅
延素子３Ｄを介するので、３クロック遅延してクロック
１−２においてセレクタ５１の入力端Ｂに供給される。

【００７４】加算結果Ｌ₁₅の算出次に、図１０に示すように、クロック１−２においてセ
レクタ５１は入力端Ｂを選択する。このとき、同セレク
タの入力端Ｂには乗算結果Ｌ₁₄が供給されているので、
また、同セレクタの出力には遅延素子Ｄ₆が接続されて
いるので、クロック１−３において全加算器５７の入力
端Ｂには該乗算結果Ｌ₁₄が供給されることになる。一
方、クロック１−２においてセレクタ５２は入力端Ｃを
選択する。このとき、同セレクタの入力端Ｃには、加算
結果Ｌ₁₃が供給されている。これは、クロック１−１に
おいて全加算器５７から出力された加算結果Ｌ₁₃が、遅
延素子Ｄ₂ を介して１クロック遅延するためである。こ
れにより、該加算結果はセレクタ５２から遅延素子Ｄ₁
を介して、クロック１−３において全加算器５７の入力
端Ａに供給されることになる。したがって、クロック１
−３において全加算器５７には加算結果Ｌ₁₃と乗算結果
Ｌ₁₄とが供給されることになるので、Ｌ₁₅＝Ｌ₁₃＋Ｌ₁₄ なる加算結果Ｌ₁₅が算出される。

【００７５】乗算結果Ｌ₁₆の算出乗算結果Ｌ₁₁、Ｌ₁₂およびＬ₁₄と同様に、クロック１−
１においてセレクタ５３は入力端Ｄを選択し、クロック
１−０においてリバーブレジスタ５６から入力データＥ
₄が読み出される。これにより、クロック１−１におい
て入力データＥ₄が乗算器５８に供給される。また、ク
ロック１−０においてセレクタ５４は入力端Ｃを選択す
る。このとき、入力端Ｃに供給されるパラメータREV-CO
EFは、図７（１）に示す演算ユニットＡの係数Ｋ₇であ
る。これにより、クロック１−１において係数Ｋ₇が乗
算器５８に供給される。したがって、１−１において乗
算器５８には、係数Ｋ₇と入力データＥ₄とが供給される
こととなり、Ｌ₁₆＝Ｋ₇・Ｅ₄ なる乗算結果Ｌ₁₆が算出される。この乗算結果Ｌ₁₆は遅
延素子３Ｄを介するので、３クロック遅延してクロック
１−４においてセレクタ５１の入力端Ｂに供給される。

【００７６】加算結果Ｌ₁₇の算出次に、クロック１−４においてセレクタ５１は入力端Ｂ
を選択する。このとき、同セレクタの入力端Ｂには乗算
結果Ｌ₁₆が供給されているので、また、同セレクタの出
力には遅延素子Ｄ₆ が接続されているので、クロック１
−５において全加算器５７の入力端Ｂには該乗算結果が
供給されることになる。一方、クロック１−４において
セレクタ５２は入力端Ｃを選択する。このとき、同セレ
クタの入力端Ｃには、加算結果Ｌ₁₅が供給されている。
これは、クロック１−３において全加算器５７から出力
された加算結果Ｌ₁₅が、遅延素子Ｄ₂ を介して１クロッ
ク遅延するためである。これにより、該加算結果はセレ
クタ５２から遅延素子Ｄ₁を介して、クロック１−５に
おいて全加算器５７の入力端Ａに供給されることにな
る。

【００７７】したがって、クロック１−５において全加
算器５７には加算結果Ｌ₁₅と乗算結果Ｌ₁₆とが供給され
ることになるので、Ｌ₁₅＝Ｌ₁₅＋Ｌ₁₆ なる加算結果Ｌ₁₇が算出される。この加算結果Ｌ₁₇は、
遅延素子Ｄ₂、Ｄ₅を介し２クロック遅延してリバーブレ
ジスタ５６に出力データＦ₁として書き込まれる。

【００７８】このようにして各演算結果Ｌ₁₁〜Ｌ₁₇が求
められる演算ユニットＡを、図６に示す演算ユニット７
０〜７４に対応させ、図８に示すように３ブロックの期
間毎に動作させる。例えば、演算ユニットＡを用いて演
算ユニット７３の処理を行う際には、演算ユニットＡに
おける入力データＥ₁〜Ｅ₄の読出タイミングにおいて、
それぞれに対応する遅延データＤＣ₂，ＤＣ₄，ＤＣ₆，
ＤＣ₈が、リバーブレジスタ５６から読み出される。こ
れは、アドレスREV-adとしてアドレスＡ₂，Ａ₄，Ａ₆，
Ａ₈をそれぞれ指定することによって行われる。さら
に、パラメータREV-COEFの係数Ｋ₄〜Ｋ₇は、各供給タイ
ミングにおいて、演算ユニット７３における係数Ｃ₅，
Ｃ₇，Ｃ₉，Ｃ₁₁として供給される。そして、演算ユニッ
トＡによる出力データＦ₁が、演算ユニット７３の加算
結果ＴＣ₁としてリバーブレジスタ５６に一時的に記憶
される。

【００７９】同様に、演算ユニットＡを用いて演算ユニ
ット７４の処理を行う際には、演算ユニットＡにおける
入力データＥ₁〜Ｅ₄の読出タイミングにおいて、それぞ
れに対応する遅延データＤＣ₃，ＤＣ₅，ＤＣ₇，ＤＣ
₉が、リバーブレジスタ５６から読み出される。これ
は、アドレスREV-adとしてアドレスＡ₃，Ａ₅，Ａ₇，Ａ₉
をそれぞれ指定することによって行われる。さらに、パ
ラメータREV-COEFである係数Ｋ₄〜Ｋ₇は、各供給タイミ
ングにおいて、演算ユニット７４における係数Ｃ₆，
Ｃ₈，Ｃ₁₀，Ｃ₁₂ として供給される。そして、演算ユニ
ットＡによる出力データＦ₁が、演算ユニット７４の加
算結果ＴＣ₂としてリバーブレジスタ５６に一時的に記
憶される。

【００８０】次に、演算ユニットＡによって、演算ユニ
ット７０〜７２（図６参照）の処理を行う際の動作につ
いて説明する。この場合、演算ユニット７３，７４との
相違は、演算ユニットＡにおける入力データＥ₁ が、演
算ユニット７０，７２ではＬ信号となり、演算ユニット
７１では、Ｒ信号となる点である。図１０に示すタイム
テーブルのクロック０−２では、セレクタ５３がその入
力端Ｄを選択するようになっているが、この相違点に対
処するために、演算ユニット７０〜７２の処理が行われ
る際には、セレクタ５３はその入力端Ａを選択するよう
になっている。この際に、パンニング回路１３（図１参
照）は、演算ユニット７０，７２が実行されるときには
Ｌ信号を、また、演算ユニット７１が実行されるときに
はＲ信号を、それぞれ入力端子REV-INを介して供給す
る。同様に、演算ユニット７２の処理を行う際には、演
算ユニットＡにおける入力データＥ₂がＲ信号となり、
クロック０−５においてセレクタ５３はその入力端Ａを
選択するようになっている。

【００８１】また、演算ユニット７０〜７２では、演算
ユニットＡにおける入力データＥ₄とこの入力データＥ₄
への乗算係数とは、それぞれ「×」、「０」である。こ
の実施例において演算ユニットＡによって演算ユニット
７０〜７４の処理を行う場合には、クロック１−１にお
いてセレクタ５３へは選択信号を供給しないようにして
いる。この場合にセレクタ５３では、不特定の入力端が
選択されるが、この実施例では、クロック１−０におい
てセレクタ５４の入力端Ｃへ、パラメータREV-COEFとし
て供給される係数Ｋ₇ を、演算ユニット７０における乗
算係数にしたがって「０」としている。この結果、該係
数は、遅延素子Ｄ₆ を介して供給されるので、乗算器５
８にはクロック１−１において供給される。これによ
り、乗算器５８の乗算結果は強制的に「０」となり、こ
れを演算ユニットＡにおける乗算結果Ｌ₁₅としている。

【００８２】同様に、演算ユニット７２では、演算ユニ
ットＡにおける入力データＥ₃とこの入力データＥ₃へ
の乗算係数とは、それぞれ「×」、「０」である。この
場合、クロック０−７においてセレクタ５３には選択信
号が供給されず、クロック０−６においてセレクタ５４
の入力端Ｃへ、パラメータREV-COEFとして供給される係
数Ｋ₆ を、演算ユニット７０における乗算係数にしたが
って「０」としている。この結果、該係数は、遅延素子
Ｄ₆ を介して供給されるので、乗算器５８にはクロック
０−７において供給され、乗算器５８の乗算結果は強制
的に「０」となる。これを演算ユニットＡにおける乗算
結果Ｌ₁₄としている。このように、この実施例では、パ
ラメータREV-COEFとして供給される係数Ｋ₆，Ｋ₇を、そ
の供給タイミングにおいて「０」とすることによって、
演算ユニット７０〜７２における入力データ「×」およ
び乗算係数「０」の処理に対処している。

【００８３】また、演算ユニット７０，７１における各
乗算係数Ｃ₂₃，Ｃ₂₄は、図５に示すリバーブ効果付加回
路を見ても判るように、リバーブにおけるＬ，Ｒ出力の
大きさを決定する乗算器ＴＣ₂₃，ＴＣ₂₄にそれぞれ供給
されている。すなわち、演算ユニットＡによる演算ユニ
ット７０，７１の処理において、乗算係数Ｃ₂₃，Ｃ
₂₄は、パラメータREV-COEFではなく、パラメータREV-VO
Lの係数Ｋ₆として供給される。したがって、演算ユニッ
トＡによって演算ユニット７０の処理を行う際には、図
１０とは異なり、セレクタ５４はクロック０−６におい
てその入力端Ｄを選択するとともに、クロック０−５に
おいてパラメータREV-VOLの係数Ｋ₆として乗算係数Ｃ₂₃
が、セレクタ５４の入力端Ｄに供給されるようになって
いる。同様に、演算ユニットＡによって演算ユニット７
１の処理を行う際には、図１０とは異なり、セレクタ５
４はクロック０−６においてその入力端Ｄを選択すると
ともに、クロック０−５においてパラメータREV-VOLの
係数Ｋ₆として乗算係数Ｃ₂₄が、セレクタ５４の入力端
Ｄに供給されるようになっている。

【００８４】このように演算ユニットＡを用いた処理で
も、演算ユニット７０〜７４の相違によって、各セレク
タ５１〜５４への選択およびリバーブレジスタ５６への
書込／読出制御が、図１０に示すタイムテーブルとは異
なる場合があるが、基本的には、図３に示す演算部５
は、このタイムテーブルにしたがって制御され、演算ユ
ニットＡの演算を演算ユニット７０〜７４の各々に対応
させて繰り返し行なう。

【００８５】また、演算部５は図１１に示すタイムテー
ブルにしたがって、図７（２）における演算ユニットＢ
の各演算結果Ｌ₁₈〜Ｌ₂₃を求める。この図におけるタイ
ムテーブルと図１０におけるタイムテーブルとの相違
は、次のとおりである。すなわち、この相違は、（Ａ）
クロック１−３において、加算結果Ｌ₂₀が、出力データ
Ｆ₂としてリバーブレジスタ５３へ書き込まれる点、お
よび（Ｂ）クロック１−２において、乗算結果Ｌ₂₂にな
にも加算しない状態の乗算結果Ｌ₂₁を加算させるため
に、セレクタ５２は未選択となる点、である。他は演算
ユニットＡと同様に、演算部５は、図１１におけるタイ
ムテーブルにしたがって制御され、演算ユニットＢの演
算を演算ユニット７５，７６の各々に対応させて繰り返
し行なう。

【００８６】演算部５は、図８に示すように、演算ユニ
ット７０〜７６演算を演算ユニットＡ、Ｂに対応させて
順次実行する。すなわち、演算部５は、ブロック０〜２
の期間に演算ユニット７０を実行し、１ブロック（８ク
ロック）遅延して演算ユニット７１を実行し、同様にし
て、演算ユニット７６までを実行する。このようにし
て、演算部５は、１サンプリング周期Ｔにおいて演算ユ
ニット７０〜７６を実行するので、パンニング回路１３
（図１参照）のＬ、Ｒ信号に対するリバーブ効果付加処
理を行うことになる。このため、リバーブ効果付加処理
制御信号メモリ２２₂に記憶される制御プログラムは、
演算ユニット７０〜７６のタイムテーブルの同タイミン
グにおけるブロック（例えば、演算ユニット７０の第３
番目のブロック、演算ユニット７１の第２番目のブロッ
クおよび演算ユニットの第１番目のブロック）を互いに
重ね合わせた１つの制御プログラムからなる。

【００８７】上述したように、演算部５は、１サンプリ
ング周期Ｔにおいて０〜３１ｃｈの楽音信号に対するフ
ィルタ処理と演算ユニット７０〜７６によるリバーブ効
果付加処理とを時分割に行なうものである。このとき、
図９〜１１から実際に試してみれば明らかなように、演
算部５においてセレクタ５１〜５４の選択制御と、フィ
ルタレジスタ５４の読出・書込制御と、リバーブレジス
タ５６の読出・書込制御とは、各クロックにおいて１箇
所も重なることがない。例えば、図８におけるサンプリ
ング周期の２ブロック目では、０〜２ｃｈの楽音信号へ
のフィルタ処理と演算ユニット７０〜７２の処理とは、
同時に進行することになるが、全加算器５７，乗算器５
８の演算タイミングは、クロックレベルにおいて重なる
ことがない。これは、演算部５における各セレクタ５１
〜５４、全加算器５７および乗算器５８の間に遅延素子
を設けたことによって達成されている。また、演算アル
ゴリズムの単位としてフィルタ処理を各チャンネル毎に
分解し、あるいはリバーブ効果付加処理を演算ユニット
に分解して、これら各演算アルゴリズムを所定時間ずつ
遅延して実行することによって、異なる入力データを時
分割に処理して、互いに干渉し合うことなく出力するこ
とができる。さらに、フィルタ処理とリバーブ効果付加
処理とを同一の演算部５によって時分割に行なうので、
回路構成を簡略化することができる。

【００８８】なお、上述した実施例では、演算部５が演
算ユニット７０〜７６の演算を行うことによって、等価
的に図５に示すリバーブ効果付加回路を構築したが、上
述したように、空きの演算処理ユニットが２５個（＝３
２−７）あるので、各スロットの制御が重ならない限
り、より複雑なリバーブ付加回路を構築することができ
る。

【００８９】なお、上述した実施例では、楽音信号にフ
ィルタ処理が付加された後に、リバーブ効果が付加され
る構成としたが、制御プログラムを書き換えることによ
って、コーラス、フランジャー、ディストーション、あ
るいはエキサイター等の効果を付加するように構成して
も良い。また、上述した実施例に限らず、各々効果を付
加すべき楽音信号は全く別であっても良い。また、同一
の楽音信号に対し異なる効果を各々並列的に付加するよ
う構成しても良い。さらに、上述した実施例では、楽音
信号に２種類の効果を付加するようにしたが、３種類以
上でも良い。また、この場合には、付加可能なＮ種類の
効果のうちの任意のｎ（ｎ≦Ｎ）種類の効果のみを楽音
信号に付加できるようにしても良い。

【００９０】

【発明の効果】以上説明したこの発明によれば、演算器
への入力データは、遅延手段によるデータの遅延と、演
算毎に対応する制御プログラムに基づく選択器の選択と
第２の記憶手段における演算結果の書込・読出とによっ
て、混在することなく供給されるので、異なる演算結果
を時分割に同時に算出することが可能となる。したがっ
て、複数の異なる処理を並列的に行なうことができるの
で、処理速度の高速化が可能になり、しかも、制御プロ
グラムによっては、演算器の使用効率を１００％とする
ことができる。すなわち、複数の異なる処理を行なう場
合でも高速に処理すること、および、演算器の使用効率
を高くすることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例を用いた電子楽器の構成
を示すブロック図である。

【図２】図１における演算制御信号発生部１０の詳細
構成を示すブロック図である。

【図３】図１における演算部５の詳細構成を示すブロ
ック図である。

【図４】演算部５において時分割にて構築されるディ
ジタルフィルタの構成を示すブロック図である。

【図５】演算部５において時分割にて構築されるリバ
ーブ効果付加回路の構成を示すブロック図である。

【図６】図５におけるリバーブ効果付加回路を演算ユ
ニットに分解した構成を示すブロック図である。

【図７】図６における演算ユニットの構成を示すブロ
ック図である。

【図８】サンプリング周期Ｔ内における各チャンネル
のフィルタ処理のタイムテーブルとリバーブ効果付加処
理の演算ユニットのタイムテーブルとを示す概念図であ
る。

【図９】（ａ）は、０ｃｈの楽音信号にフィルタ処理
を付加する場合の演算部５の制御内容を示すタイムテー
ブルであり、（ｂ）は、図２におけるフィルタ処理制御
信号メモリ２２₁ に記憶される制御プログラムの制御内
容を示すタイムテーブルである。

【図１０】演算ユニットＡを演算する場合の演算部５
の制御内容を示すタイムテーブルである。

【図１１】演算ユニットＢを演算する場合の演算部５
の制御内容を示すタイムテーブルである。

【符号の説明】

２２₁……フィルタ処理信号メモリ，２２₂……リバーブ
効果付加処理制御信号メモリ（第１の記憶手段）、２１
₁，２１₂……読出制御回路（読出手段）、５１〜５４…
…セレクタ（選択器）、５７……全加算器，５８……乗
算器（演算器）、Ｄ₁〜Ｄ₉，３Ｄ……遅延素子

Claims

【特許請求の範囲】

【請求項１】複数の制御プログラムを記憶する第１の
記憶手段と、前記第１の記憶手段から少なくとも２以上の制御プログ
ラムを順次読み出し可能な読出手段と、複数の演算器と、前記読出手段により読み出された制御プログラムに基づ
き、前記演算器の各入力端へ供給するデータを選択する
複数の選択器と、前記読出手段により読み出された制御プログラムに基づ
き、前記演算器による演算結果データの書込・読出を行
なう第２の記憶手段と、前記第２の記憶手段、前記演算器および前記選択器の間
に介挿され、データを所定時間だけ遅延させる複数の遅
延手段とを具備することを特徴とするディジタル信号処
理装置。