JP2004032513A

JP2004032513A - 音声データ遅延装置

Info

Publication number: JP2004032513A
Application number: JP2002187931A
Authority: JP
Inventors: Takashi Hirano; 平野　隆; Kenji Mukoda; 向田　健二
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-06-27
Filing date: 2002-06-27
Publication date: 2004-01-29
Also published as: US20040001596A1; EP1377122A2; EP1377122A3

Abstract

【課題】１つのメモリ領域で複数のチャンネルの音声データの遅延を行う。
【解決手段】アドレス情報生成部２−０〜２−ｎにチャンネルごとに指定された遅延量が入力されると、記憶部１における、チャンネルごとの音声データの保持領域を指定するためのアドレス情報を生成し、選択部４により、記憶部１にチャンネルごとにアドレス情報を入力し、チャンネルごとの保持領域を指定する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
入力された音声データを遅延させる音声データ遅延装置に関し、特に、複数のチャンネルから入力された音声データを遅延させる音声データ遅延装置に関する。
【０００２】
【従来の技術】
自然界において、人間が耳にする音は、発生源から直接人間の耳に届くもの以外に、壁や天井に反射してやや遅れて聴こえる初期反射音や、複雑に反射を繰り返しながら消えていく後部残響音などがある。こうしたさまざまな音を聴くことで、人間はその場所の広さや形状などを知覚することができる。
【０００３】
近年、このような現象を再現するために、複数のチャンネルから入力された音声データをチャンネルごとに所定時間遅延させ、複数のスピーカの音声出力を遅らせて、臨場感を出すようなオーディオシステムが、映画館などの劇場のみならず、一般家庭にも普及しつつある。
【０００４】
例えば、ＤＶＤの音声信号の標準フォーマットに採用されている、家庭用映画音響方式である「ドルビーデジタル（ＡＣ−３）」では、前方３チャンネル、後方２チャンネルの合計５チャンネルに低音専用チャンネル「ＬＦＥ（ロー・フリークェンシー・エフェクト）」を加えた５．１チャンネルを、デジタル圧縮技術を用いて完全に独立した音声として再生する。このような構成にすることにより、左後方から右前方に矢が飛んでいくような音も再現できる。
【０００５】
以下、従来の音声を遅延させる方式について説明する。
図６は、従来の６チャンネル入力の音声データ遅延装置の概略の構成図である。
【０００６】
音声データ遅延装置３０は、例えば、ＤＶＤデコーダチップに搭載される。
なお、図では説明のため、音声データの遅延処理とは関係のない音声処理用のＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）３１を記した。ＤＳＰ３１には、出力する音声データを遅延させるために、チャンネルごとにメモリが接続される。
【０００７】
ＤＳＰ３１に入力されたデジタルで圧縮された音声データは、ＰＣＭ（Ｐｕｌｓｅ　Ｃｏｄｅ　Ｍｏｄｕｌａｔｉｏｎ）データにデコードされ、チャンネルごとに配置されたメモリ３２−０〜３２−５に出力される。メモリ３２−０〜３２−５では、あらかじめ設定された遅延量だけ音声データを保持して出力する。
【０００８】
【発明が解決しようとする課題】
しかし、従来の音声データ遅延装置３０はデータのチャンネルの数だけ個別にメモリ３２−０〜３２−５を用意していることから以下のような問題があった。
【０００９】
各チャンネルの遅延量の最大値は、個別のメモリ３２−０〜３２−５の容量で決まり、他のチャンネルでメモリ容量を最大に使っていない場合、すなわち余剰メモリ容量が存在しても、その余剰メモリ容量領域を他のチャンネルが使用することができない。そのため、全てのチャンネルの全てのメモリが取りうる遅延量の最大値に合わせて容量を容易する必要がある。
【００１０】
また、遅延量を変更する場合、データの保持領域を消去（以下フラッシュと呼ぶ）する必要があるためメモリからのデータの出力がいったん大きく途切れるという問題があった。
【００１１】
本発明はこのような点に鑑みてなされたものであり、１つのメモリ領域で複数のチャンネルの音声データの遅延が可能な音声データ遅延装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１で示すような音声データ遅延装置１０において、音声データを一時保持する記憶部１と、チャンネルごとに指定された遅延量を受信して、遅延量をもとに、記憶部１における、チャンネルごとの前記音声データの保持領域を指定するためのアドレス情報を生成するアドレス情報生成部２−０〜２−ｎと、記憶部１に入力する音声データを、複数のチャンネルから選択する選択部３と、記憶部１に入力するアドレス情報を選択する選択部４と、記憶部１に記憶されたチャンネルに対応した音声データを、チャンネルごとに分配する分配部５と、少なくとも記憶部１、選択部３、選択部４及び分配部５と、を制御する制御部６と、を有することを特徴とする音声データ遅延装置１０が提供される。
【００１３】
上記構成によれば、アドレス情報生成部２−０〜２−ｎにチャンネルごとに指定された遅延量が入力されると、記憶部１における、チャンネルごとの音声データの保持領域を指定するためのアドレス情報を生成し、選択部４により、記憶部１にチャンネルごとにアドレス情報を入力し、チャンネルごとの保持領域を指定する。
【００１４】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の音声データ遅延装置の原理構成図である。
【００１５】
音声データ遅延装置１０は、ＰＣＭデータなどの音声データを一時保持する記憶部１と、チャンネルごとの音声データの保持領域を指定するためのアドレス情報を生成するアドレス情報生成部２−０〜２−ｎ（ｎは１以上の自然数である）と、記憶部１に入力する音声データを、複数のチャンネルから選択する選択部３と、記憶部１に入力するアドレス情報を選択する選択部４と、記憶部１に保持された複数のチャンネルに対応した音声データをチャンネルごとに分配する分配部５と、記憶部１、選択部３、選択部４及び分配部５と、を制御する制御部６と、から構成される。
【００１６】
アドレス情報生成部２−０〜２−ｎは、チャンネルごとに指定された遅延量を受信して、遅延量をもとに、記憶部１に保持するチャンネルごとの音声データの保持領域を指定するためのアドレス情報を生成する。
【００１７】
遅延量は、例えば、ユーザにより図示しない入力部によりチャンネルごとに入力される。
アドレス情報は、例えば、チャンネルごとの書き込みアドレスと、読み出しアドレスや、これらを示すポインタであり、書き込みポインタと、読み出しポインタの差が遅延量となる。詳細は後述する。
【００１８】
選択部３は、制御部６の制御のもと、チャンネル０〜ｎより音声データを選択して記憶部１に入力する機能を持つ。
選択部４は、制御部６の制御のもと、アドレス情報生成部２−０〜２−ｎより、アドレス情報を選択して記憶部１に入力する機能を持つ。
【００１９】
分配部５は、制御部６の制御のもと、記憶部１に保持された音声データを取り出し、チャンネルごとに分配する機能を持つ。
以下、音声データ遅延装置１０の動作を説明する。
【００２０】
複数のチャンネル０〜ｎより音声データが選択部３に入力されると、アドレス情報生成部２−０〜２−ｎは、制御部６の制御のもとチャンネルごとに入力された遅延量から、記憶部１に音声データを格納するための保持領域を指定するアドレス情報を生成し、選択部４に入力する。選択部４では、制御部６の制御のもと、アドレス情報生成部２−０〜２−ｎでアドレス情報を選択して、記憶部１に入力し、チャンネルごとの音声データを一時記憶させるための保持領域を指定する。一方、音声データは、制御部６の制御のもと、選択部３で、記憶部１に入力するチャンネルを選択して、チャンネルごとにアドレス情報で指定された保持領域に入力する。
【００２１】
上記のように、本発明では、従来のように音声データのための遅延をチャンネルごとにメモリを設けて行うのではなく、チャンネルごとに指定された遅延量をもとに生成したアドレス情報を用いて、１つの記憶部１で複数のチャンネルの音声データを保持するようにしたので、メモリ容量を有効に利用することができる。
【００２２】
以下、本発明の実施の形態の音声データ遅延装置の詳細を説明する。
図２は、本発明の実施の形態の音声データ遅延装置の構成図である。
音声データ遅延装置２０は、音声データを一時保持するメモリ２１と、チャンネルごとに指定された遅延量を受信して、遅延量をもとに、メモリ２１における、チャンネルごとの音声データの保持領域を指定するためのアドレス情報を生成するアドレスカウンタ２２−０〜２２−ｎと、メモリ２１に入力する音声データを、複数のチャンネルから選択するマルチプレクサ２３と、メモリ２１に入力するアドレス情報を選択するマルチプレクサ２４と、メモリ２１に記憶された複数のチャンネルに対応した音声データをチャンネルごとに分配するデマルチプレクサ２５と、分配されて取り出された音声データを平滑化するフィルタ２６−０〜２６−ｎと、フィルタ２６−０〜２６−ｎを介する出力か否かを選択するセレクタ２７−０〜２７−ｎと、メモリ２１、マルチプレクサ２３、２４、デマルチプレクサ２５、セレクタ２７−０〜２７−ｎを制御する制御回路２８と、から構成される。
【００２３】
このような音声データ遅延装置２０は、例えば、ＤＶＤでコーダチップに搭載される。入力される音声データのチャンネルは、例えば、図示しないＤＳＰに接続されており、ＤＳＰで、ＰＣＭデータにデコードされたものが、音声データ遅延装置２０に入力される。
【００２４】
ここで、メモリ２１は図１の記憶部１に対応しており、アドレスカウンタ２２−０〜２２−ｎは図１のアドレス情報生成部２−０〜２−ｎ、マルチプレクサ２３は選択部３、マルチプレクサ２４は選択部４、デマルチプレクサ２５は分配部５、制御回路２８は制御部６にそれぞれ対応している。
【００２５】
メモリ２１は、マルチプレクサ２３、２４、デマルチプレクサ２５および制御回路２８と接続されており、制御回路２８の制御のもと、マルチプレクサ２３から入力された音声データを、マルチプレクサ２４で指定されたアドレスに一時保持する機能をもつ。また、保持した音声データを制御回路２８の制御のもとデマルチプレクサ２５に出力する機能を持つ。
【００２６】
アドレスカウンタ２２−０〜２２−ｎは、チャンネルごとに入力された遅延量をもとに、音声データをメモリ２１に一時保持する時の保持領域を指定するアドレス情報を生成する。詳細は後述する。
【００２７】
遅延量は、チャンネルごとに、例えば、ユーザなどによって図示しない入力部によって、チャンネル０は１ｍｓｅｃ、チャンネル１は２ｍｓｅｃ遅延させるなどと任意に設定可能であり、設定された遅延量は図示しないレジスタなどに格納される。
【００２８】
マルチプレクサ２３は複数のチャンネルから音声データを入力し、制御回路２８の制御のもと、チャンネルを選択してメモリ２１に入力する。
マルチプレクサ２４は、複数のチャンネルに対応したアドレスカウンタ２２−０〜２２−ｎより生成されたアドレス情報を選択してメモリ２１に入力する。
【００２９】
デマルチプレクサ２５は、メモリ２１に保持された複数のチャンネルの音声データを、制御回路２８の制御のもとチャンネルごとに分配する。
フィルタ２６−０〜２６−ｎは、出力される音声データを平滑化する機能を持つ。
【００３０】
セレクタ２７−０〜２７−ｎは、フィルタ２６−０〜２６−ｎを介する出力か、これらを介さない出力かを制御回路２８の制御のもと選択する。
制御回路２８は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）であり、メモリ２１、マルチプレクサ２３、２４、デマルチプレクサ２５と、セレクタ２７−０〜２７−ｎを制御する。
【００３１】
以下、アドレスカウンタ２２−０〜２２−ｎの構成及びアドレス情報の詳細を説明する。
なお、アドレスカウンタ２２−０〜２２−ｎは同様の構成であり、ここでは、Ｎ番目（Ｎは１以上の自然数である）のアドレスカウンタ２２−Ｎを例にして説明する。
【００３２】
図３は、アドレスカウンタの構成を示す構成図である。
アドレスカウンタ２２−Ｎは、カウンタ２２ａ、２２ｂと、比較回路２２ｃと、制御回路２２ｄを有する。
【００３３】
本発明の実施の形態では、音声データを遅延させるために、音声データをメモリ２１に一時保持させるが、その時、アドレスカウンタ２２−ＮはチャンネルＮの音声データを記憶するためのメモリ２１内での保持領域を指定するアドレス情報を生成する。ここで、アドレス情報は、書き込みアドレス（以下ライトアドレスと呼ぶ）と、読み出しアドレス（以下リードアドレスと呼ぶ）や、これらを示すライトポインタ及びリードポインタであるとして説明する。
【００３４】
カウンタ２２ａは、制御回路２２ｄの制御のもと動作し、リードポインタをインクリメントさせる。
カウンタ２２ｂは、制御回路２２ｄの制御のもと動作し、ライトポインタをインクリメントさせる。
【００３５】
比較回路２２ｃは、出力されるチャンネルＮのリードポインタと、ライトポインタの差分（現遅延量を示す）と、外部より設定されたチャンネルＮの遅延量との比較を常に行い、その比較結果を制御回路２２ｄに通知するとともに、チャンネルＮのポインタ状態として、隣接するアドレスカウンタ２２−（Ｎ−１）及びアドレスカウンタ２２−（Ｎ＋１）に通知する。
【００３６】
制御回路２２ｄは、カウンタ２２ａ、２２ｂ、を制御し、隣接するアドレスカウンタ２２−（Ｎ−１）及びアドレスカウンタ２２−（Ｎ＋１）のポインタ状態を受信する。また、比較回路２２ｃでの比較結果を受信する。
【００３７】
図４は、アドレスカウンタの接続と、アドレス情報の送受信の様子を示す図である。
図のように、アドレスカウンタ２２−０〜２２−ｎは接続されており、アドレスカウンタ２２−０は、チャンネル０のライトアドレスの初期値及びチャンネル０のポインタの状態を隣接するアドレスカウンタ２２−１に送信し、アドレスカウンタ２２−１からは、チャンネル１のポインタの状態を受信する。
【００３８】
アドレスカウンタ２２−１はチャンネル０のライトアドレスの初期値、ポインタの状態、及び、チャンネル２のポインタ状態を受信し、チャンネル０にチャンネル１のポインタ状態を送信し、チャンネル２にはチャンネル１のライトアドレスの初期値と、ポインタ状態を送信する。
【００３９】
アドレスカウンタ２２−２はアドレスカウンタ２２−１と同様の動作を行い、最後のアドレスカウンタ２２−ｎは、アドレスカウンタｎ−１からライトアドレスの初期値及びポインタ状態を受信し、アドレスカウンタｎ−１にアドレスカウンタｎのポインタ状態を送信する。
【００４０】
以下、図２及び図３を用いて音声データ遅延装置２０の動作を説明する。
まず、遅延量が固定の場合についての音声データ遅延装置２０の動作を説明する。
【００４１】
チャンネルＮの音声データを遅延させる場合、アドレスカウンタ２２−Ｎの前段のアドレスカウンタ２２−（Ｎ−１）から、チャンネルＮ−１のライトアドレス初期値が入力されると、それに＋１インクリメントしたものが、チャンネルＮのリードポインタとなる。ここで、初期状態の場合は、カウンタ２２ａを介してチャンネルＮのリードアドレスとして出力される。一方、チャンネルＮのライトポインタは、チャンネル１リードポインタに、外部より入力され、例えば図示しないレジスタに格納されたチャンネルＮの遅延量分に相当するデータ領域を付加したものとなり、初期状態の場合は、カウンタ２２ｂを介してチャンネルＮのライトアドレスとして出力される。
【００４２】
次に、マルチプレクサ２４は、制御回路２８の制御のもと、アドレスカウンタ２２−０〜２２−ｎで生成された、各チャンネルのリードアドレス及びライトアドレスをチャンネルごとに選択してメモリ２１に入力する。
【００４３】
上記のようにしてリードアドレス及びライトアドレスで指定された初期状態におけるメモリ２１のチャンネルの保持領域は以下のようになる。
図５は、初期状態におけるメモリの保持領域を示す。
【００４４】
図のように、チャンネル０のリードポインタＲＤ−０で表されるリードアドレスと、チャンネル０のライトポインタＷＲ−０で表されるライトアドレスで指定されたチャンネル０の保持領域から、チャンネルｎのリードポインタＲＤ−ｎで表されるリードアドレスと、チャンネルｎのライトポインタＷＲ−ｎで表されるライトアドレスで指定されたチャンネルｎの保持領域まで、メモリ２１内でチャンネルごとに音声データを格納する領域が生成される。ここで、図５の右側の矢印は、アドレス方向を示している。ライトポインタＷＲ−０と、リードポインタＲＤ−０の差がチャンネル０の遅延量を示し、ライトポインタＷＲ−１とリードポインタＲＤ−１の差がチャンネル１の遅延量を示し、ライトポインタＷＲ−ｎとリードポインタＲＤ−ｎの差がチャンネルｎの遅延量を示す。
【００４５】
次に、この形成された保持領域にマルチプレクサ２３でチャンネルごとに選択された音声データが入力されると、チャンネルごとに、ライトポインタで指定されたアドレスに音声データを書き込む動作と、リードポインタで指定されたアドレスから保持された音声データを読み出す動作が行われる。新規の音声データが入力されると、アドレスカウンタ２２−０〜アドレスカウンタ２２−Ｎのカウンタ２２ａ、２２ｂにより、全てのライトポインタ及びリードポインタは、音声データの入力と同期して＋１ずつインクリメントされ、前の段階ですでにライトポインタで書き込まれた音声データがリードポインタで読み出される。結果として、ライトポインタと、リードポインタの差が遅延として、入力された音声データに付加され、制御回路２８の制御のもとデマルチプレクサ２５でチャンネルごとに読み出されて出力される。
【００４６】
次に、遅延量が増減する場合について説明する。
音声データの遅延動作中に外部より指定された遅延量が増加した場合、音声データの入力と同期して＋１インクリメントする回数（頻度）を通常時より、リードポインタのみ減らす。これにより、ライトポインタで指定されたアドレスに書き込まれた音声データが読み出される時間が伸び、遅延量が増加される。
【００４７】
また、遅延量が減少した場合、ライトポインタのインクリメント回数（頻度）を通常時より減らす。リードポインタは通常通りの回数（頻度）でインクリメントされるので、ライトポインタで指定されたアドレスに書き込まれた音声データが読み出される時間が短縮され、遅延量が減少する。
【００４８】
いずれの場合も、遅延量が所望の値に達した時点で、ライトポインタ、または、リードポインタのインクリメントを通常時の操作に戻す。また、遅延量の変更中には、メモリ２１からの出力は不連続となるため、この遅延量の変更中には、制御回路２８の制御のもとセレクタ２７−０〜２７−ｎで、フィルタ２６−０〜２６−ｎを介する出力を選択し、フィルタ２６−０〜２６−ｎで平滑化処理を施した後、出力する。
【００４９】
フィルタ２６−０〜２６−ｎは、例えばローパスフィルタで構成される。
次に、アドレスカウンタ２２−０〜２２−ｎにおけるライトポインタ及びリードポインタの制御の詳細を説明する。
【００５０】
始めに、チャンネルＮのみに注目したポインタの制御について説明する。
制御回路２２ｄは、チャンネルごとに、ライトポインタと、リードポインタを持つ。ここではチャンネルＮのライトポインタの表記をｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）、リードポインタの表記をｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）とする。また、外部から入力され、図示しないレジスタに保持されるチャンネルＮの遅延量の表記は、ｄｅｌａｙ＿ｃｈ（Ｎ）とする。またチャンネルＮのポインタの状態を示す２ｂｉｔで示される値の表記は、ｓｔａｔｕｓ０＿ｃｈ（Ｎ）とｓｔａｔｕｓ１＿ｃｈ（Ｎ）とする。なおＮ＝０、１、…、ｎ−１、ｎである。
【００５１】
設定した遅延量と、データ入力ごと（サンプリング周波数ごと）での遅延量は以下の３パターンが存在し、上記のポインタの状態を示すビットは以下の条件でセットされるものとする。
【００５２】
パターン１として、現遅延量＝設定値の場合、すなわちｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）−ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＝ｄｅｌａｙ＿ｃｈ（Ｎ）の時、ポインタの状態は、ｓｔａｔｕｓ０＿ｃｈ（Ｎ）＝０、ｓｔａｔｕｓ１＿ｃｈ（Ｎ）＝０とセットされる。
【００５３】
パターン２として、現遅延量＞設定値の場合、すなわちｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）−ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＞ｄｅｌａｙ＿ｃｈ（Ｎ）の時、ポインタの状態は、ｓｔａｔｕｓ０＿ｃｈ（Ｎ）＝１、ｓｔａｔｕｓ１＿ｃｈ（Ｎ）＝０とセットされる。
【００５４】
パターン３として、現遅延量＜設定値の場合、すなわちｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）−ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＜ｄｅｌａｙ＿ｃｈ（Ｎ）の時、ポインタの状態は、ｓｔａｔｕｓ０＿ｃｈ（Ｎ）＝０、ｓｔａｔｕｓ１＿ｃｈ（Ｎ）＝１とセットされる。
【００５５】
以下この３パターンについて、ポインタの制御を説明する。
パターン１の場合は、保持領域の増減は無く、このとき制御回路２２ｄは、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１とポインタの制御信号を、カウンタ２２ａ、２２ｂに送信し、カウンタ２２ａ、２２ｂは、入力データと同期して各ポインタを＋１、インクリメントする。
【００５６】
パターン２の場合は、設定した遅延量より、現時点での遅延量が大きいため、ライトポインタのインクリメントを停止し、遅延量を減少させる。このとき、制御回路２２ｄは、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝０、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１というポインタの制御信号をカウンタ２２ａ、２２ｂに送信する。これにより、カウンタ２２ａは停止し、カウンタ２２ａは、通常通り、入力データに同期してリードポインタを＋１インクリメントする。
【００５７】
パターン３の場合は、設定した遅延量より、現時点での遅延量が少ないため、リードポインタのインクリメントを停止し、遅延量を増加させる。このとき、制御回路２２ｄは、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝０とポインタの制御信号をカウンタ２２ａ、２２ｂに送信する。これにより、カウンタ２２ａは停止し、カウンタ２２ｂは、通常通り、入力データに同期してライトポインタを＋１インクリメントする。
【００５８】
以上が、チャンネルＮのみに注目したポインタの制御である。
しかし、このように、チャンネルＮのみに注目してポインタを制御しても、前後のチャンネル、すなわち、チャンネルＮ−１、チャンネルＮ＋１を考慮しないと、これら前後のチャンネルの音声データに上書きされたり、反対にこれら前後のチャンネルのデータを上書きしてしまったりする場合がある。これを避けるために、前後のチャンネルの動きを考慮したポインタの制御が必要となる。
【００５９】
次に、チャンネルＮの前後のチャンネルを考慮した時のポインタの制御を説明する。
チャンネルＮ−１が遅延量を増やす場合、チャンネルＮ−１の各ポインタと遅延量の関係は、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ−１）−ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ−１）＜ｄｅｌａｙ＿ｃｈ（Ｎ−１）となり、ポインタの状態はｓｔａｔｕｓ０＿ｃｈ（Ｎ−１）＝０、ｓｔａｔｕｓ１＿ｃｈ（Ｎ−１）＝１となる。よって、アドレスカウンタ２２−（Ｎ−１）の制御回路２２ｄは、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ−１）＋＝１、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ−１）＋＝０というポインタの制御信号をカウンタ２２ａ、２２ｂに送信する。これによりリードポインタのカウンタ２２ａは、インクリメントを停止する。一方、ライトポインタは、カウンタ２２ｂで通常通り入力データと同期して＋１インクリメントされる。このとき、チャンネルＮは通常の制御を行い、制御命令は、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１となる。
【００６０】
チャンネルＮ−１が遅延量を減らす場合、チャンネルＮ−１の各ポインタと遅延量の関係は、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ−１）−ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ−１）＞ｄｅｌａｙ＿ｃｈ（Ｎ−１）となり、ポインタの状態は、ｓｔａｔｕｓ０＿ｃｈ（Ｎ−１）＝１、ｓｔａｔｕｓ１＿ｃｈ（Ｎ−１）＝０となる。よって、アドレスカウンタ２２−（Ｎ−１）の制御回路２２ｄは、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ−１）＋＝０、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ−１）＋＝１というポインタの制御信号をカウンタ２２ａ、２２ｂに送信する。これによりライトポインタのカウンタ２２ｂは、インクリメントを停止する。一方、リードポインタは、カウンタ２２ａで通常通り入力データと同期して＋１インクリメントされる。このとき、チャンネルＮ−１とチャンネルＮとの保持領域の間に隙間ができるため、チャンネルＮの制御回路２２ｄは、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝０という制御信号をカウンタ２２ａ、２２ｂに送信する。これにより、チャンネルＮのリードポインタのインクリメントを停止させ、この隙間ができないようにする。
【００６１】
チャンネルＮ＋１が遅延量を増やす場合、チャンネルＮ＋１の各ポインタと遅延量の関係は、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ＋１）−ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ＋１）＜ｄｅｌａｙ＿ｃｈ（Ｎ＋１）となり、ポインタの状態は、ｓｔａｔｕｓ０＿ｃｈ（Ｎ＋１）＝０、ｓｔａｔｕｓ１＿ｃｈ（Ｎ＋１）＝１となる。よって、アドレスカウンタ２２−（Ｎ＋１）の制御回路２２ｄは、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ＋１）＋＝１、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ＋１）＋＝０というポインタの制御信号をカウンタ２２ａ、２２ｂに送信する。これによりリードポインタのカウンタ２２ａは、インクリメントを停止する。一方、ライトポインタは、カウンタ２２ｂでは通常通り入力データと同期して＋１インクリメントされる。このとき、チャンネルＮ＋１の領域にチャンネルＮのデータを上書きしてしまうため、チャンネルＮの制御回路２２ｄは、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝０、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１という制御信号をカウンタ２２ａ、２２ｂに送信する。これにより、チャンネルＮのライトポインタのインクリメントを停止させ、上書きしないように制御する。
【００６２】
チャンネルＮ＋１が遅延量を減らす場合、チャンネルＮ＋１の各ポインタと遅延量の関係は、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ＋１）−ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ＋１）＞ｄｅｌａｙ＿ｃｈ（Ｎ＋１）となり、ポインタの状態は、ｓｔａｔｕｓ０＿ｃｈ（Ｎ＋１）＝１、ｓｔａｔｕｓ１＿ｃｈ（Ｎ＋１）＝０となる。よって、アドレスカウンタ２２−（Ｎ＋１）の制御回路２２ｄは、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ＋１）＋＝０、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ＋１）＋＝１というポインタの制御信号をカウンタ２２ａ、２２ｂに送信する。これによりライトポインタのカウンタ２２ｂは、インクリメントを停止する。一方、リードポインタは、カウンタ２２ａでは通常通り入力データと同期して＋１インクリメントされる。このとき、チャンネルＮは通常の制御となり、ｗｒ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１、ｒｄ＿ａｄｄｒ＿ｃｈ（Ｎ）＋＝１という制御信号をカウンタ２２ａ、２２ｂに送信する。
【００６３】
上記のように、複数のチャンネルの遅延を１つのメモリ２１で行うようにしたので、１つのチャンネルの遅延量が少ない場合に、他のチャンネルの遅延量を大きくとることが可能となる。その結果としてメモリの使用効率が高まる。
【００６４】
また、上記のように、ポインタ状態を隣接するアドレスカウンタ（例えばアドレスカウンタ２２−０、２２−１）同士で共有し、各チャンネルのポインタを制御することで、遅延量を増減した場合でも、データを上書きしてしまうことを防止できる。
【００６５】
また、上記のように、各チャンネルのポインタを制御することによって、遅延量を増減する場合に、保持領域のデータをフラッシュすることなく行うことができる。
【００６６】
また、上記のように、遅延量を増減した場合、セレクタ２７−０〜２７−ｎはフィルタ２６−０〜２６−ｎを介する出力を選択するため、出力される音声データを平滑化できる。
【００６７】
【発明の効果】
以上説明したように本発明では、チャンネルごとに指定された遅延量をもとに生成したアドレス情報を用いて、１つの記憶部で複数のチャンネルの音声データを保持するようにしたので、メモリ容量を有効に利用することができる。
【００６８】
また、ポインタ状態を隣接するアドレス情報生成部で共有し、各チャンネルのポインタを制御することで、遅延量を増減した場合でも、データをフラッシュする必要がなく、また、データを上書きしてしまうことを防止できる。
【００６９】
また、遅延量を増減する場合に、フィルタを設けたため、出力するデータを平滑化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の音声データ遅延装置の原理構成図である。
【図２】本発明の実施の形態の音声データ遅延装置の構成図である。
【図３】アドレスカウンタの構成を示す構成図である。
【図４】アドレスカウンタの接続と、アドレス情報の送受信の様子を示す図である。
【図５】初期状態におけるメモリの保持領域を示す。
【図６】従来の６チャンネル入力の音声データ遅延装置の概略の構成図である。
【符号の説明】
１　記憶部
２−０〜２−ｎ　アドレス情報生成部
３　選択部
４　選択部
５　分配部
６　制御部
１０　音声データ遅延装置

Claims

複数のチャンネルから入力される音声データの出力を遅延する音声データ遅延装置において、
前記音声データを一時保持する記憶部と、
前記チャンネルごとに指定された遅延量を受信して、前記遅延量をもとに、前記記憶部における、前記チャンネルごとの前記音声データの保持領域を指定するためのアドレス情報を生成する複数のアドレス情報生成部と、
前記記憶部に入力する前記音声データを、複数の前記チャンネルから選択する第１の選択部と、
前記記憶部に入力する前記アドレス情報を選択する第２の選択部と、
前記記憶部に記憶された前記チャンネルに対応した前記音声データを、前記チャンネルごとに分配する分配部と、
少なくとも記憶部、前記第１の選択部、第２の選択部及び分配部と、を制御する制御部と、
を有することを特徴とする音声データ遅延装置。
前記アドレス情報は、前記チャンネルごとの書き込みアドレスまたは読み出しアドレスまたは、前記書き込みアドレスまたは前記読み出しアドレスを示すポインタであることを特徴とする請求項１記載の音声データ遅延装置。
隣接する前記チャンネルに対応した前記アドレス情報生成部は、前記チャンネルの前記遅延量と現遅延量との比較より決定される前記ポインタの状態を共有することを特徴とする請求項２記載の音声データ遅延装置。
前記アドレス情報生成部は、前記アドレスまたは前記ポインタを、前記音声データの入力に同期してインクリメントするカウンタを有することを特徴とする請求項２記載の音声データ遅延装置。
前記カウンタは、前記遅延量の増減に応じて、インクリメント回数を変更することを特徴とする請求項４記載の音声データ遅延装置。
隣接する前記チャンネルに対応した前記アドレス情報生成部は、前記チャンネルの前記遅延量と現遅延量との比較より決定される前記ポインタの状態を共有し、前記カウンタは前記ポインタの状態に応じて、インクリメント回数を変更することを特徴とする請求項４記載の音声データ遅延装置。
Ｎ−１番目の前記チャンネルに対応した前記アドレス情報生成部は、Ｎ番目の前記チャンネルに対応した前記アドレス情報生成部に、前記書き込みアドレスの初期値を通知し、前記Ｎ番目の前記チャンネルに対応した前記アドレス情報生成部は、前記Ｎ−１番目の前記書き込みアドレスの初期値をもとに、前記読み出しアドレスの初期値を生成することを特徴とする請求項２記載の音声データ遅延装置。
前記Ｎ番目の前記チャンネルに対応した前記アドレス情報生成部は、Ｎ番目の前記読み出しアドレスの初期値と、Ｎ番目の前記遅延量に基づいて、Ｎ番目の前記書き込みアドレスの初期値を生成することを特徴とする請求項７記載の音声データ遅延装置。
前記遅延量が増減された場合に、出力される前記音声データを平滑化するフィルタを有することを特徴とする請求項１記載の音声データ遅延装置。