JPH03266896A - Ｒａｍアドレス生成回路 - Google Patents
Ｒａｍアドレス生成回路Info
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- JPH03266896A JPH03266896A JP2066564A JP6656490A JPH03266896A JP H03266896 A JPH03266896 A JP H03266896A JP 2066564 A JP2066564 A JP 2066564A JP 6656490 A JP6656490 A JP 6656490A JP H03266896 A JPH03266896 A JP H03266896A
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- Japan
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 102100026121 Flap endonuclease 1 Human genes 0.000 description 2
- 101000913035 Homo sapiens Flap endonuclease 1 Proteins 0.000 description 2
- 101100493541 Arabidopsis thaliana ATR gene Proteins 0.000 description 1
- 108050007570 GTP-binding protein Rad Proteins 0.000 description 1
- 101150087255 RAD3 gene Proteins 0.000 description 1
- 102100026386 Ribonuclease K6 Human genes 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＡＭアドレス生成回路に関し、特に音響シス
テムのサラウンド機能等を実現するために用いられる、
音響データ等の遅延用のＲＡＭのアドレスを生成するＲ
ＡＭアドレス生成回路に関する。
テムのサラウンド機能等を実現するために用いられる、
音響データ等の遅延用のＲＡＭのアドレスを生成するＲ
ＡＭアドレス生成回路に関する。
近年、音響システム等においては、サラウンド機能を有
することが必須条件となっている。このサラウンド機能
は、ディジタル化された音響データを、ＲＡＭを利用し
て遅延させることにより実現する場合が多くなってきて
いる。
することが必須条件となっている。このサラウンド機能
は、ディジタル化された音響データを、ＲＡＭを利用し
て遅延させることにより実現する場合が多くなってきて
いる。
第５図（ａ）、（ｂ）はサラウンド機能を実現するため
の回路（以下、サラウンド回路という）であり、これら
回路の遅延回路２００Ａ〜２０ＯＮにＲＡＭが利用され
る。これら遅延回路２００＾〜２０ＯＮは、入力される
音響データをＲＡＭに順次書込み、読出すアドレスをず
らすことにより所定の遅延量を得る構成となっている。
の回路（以下、サラウンド回路という）であり、これら
回路の遅延回路２００Ａ〜２０ＯＮにＲＡＭが利用され
る。これら遅延回路２００＾〜２０ＯＮは、入力される
音響データをＲＡＭに順次書込み、読出すアドレスをず
らすことにより所定の遅延量を得る構成となっている。
次に、従来のＲＡＭアドレス生成回路について説明する
。
。
第６図は従来のＲＡＭアドレス生成回路の第１の例を示
すブロック図である。
すブロック図である。
この回路は、バス５から伝達されたポインタ値、又はラ
イトアドレスＷＡＤ、リードアドレスＲＡＤからなる出
力アドレスにより更新されるポインタ値を保持し出力す
るポインタレジスタＩＡと、ライト時のポインタ値に対
するオフセット値、すなわちライトオフセット値を複数
保持しておきこれらライトオフセット値の所定のものを
順次出力するライトオフセットレジスタ７と、各ライト
オフセット値と対応するリードオフセット値を保持して
おきこれらリードオフセット値の所定のものをライトオ
フセット値と対応して出力するリードオフセットレジス
タ８と、リードライト信号ＲＤ／ＷＲに応じてライトオ
フセットレジスタ７及びリードオフセットレジスタ８の
出力値の一方を選択して出力するマルチプレクサ３Ａと
、このマルチプレクサ３Ａの出力値とポインタレジスタ
ＩＡの出力値とを加算して出力アドレス（ライトアドレ
スＷＡＤ、 リードアドレスＲＡＤで構成される〉とし
て出力する加算器４Ａとを有する構成となっている。
イトアドレスＷＡＤ、リードアドレスＲＡＤからなる出
力アドレスにより更新されるポインタ値を保持し出力す
るポインタレジスタＩＡと、ライト時のポインタ値に対
するオフセット値、すなわちライトオフセット値を複数
保持しておきこれらライトオフセット値の所定のものを
順次出力するライトオフセットレジスタ７と、各ライト
オフセット値と対応するリードオフセット値を保持して
おきこれらリードオフセット値の所定のものをライトオ
フセット値と対応して出力するリードオフセットレジス
タ８と、リードライト信号ＲＤ／ＷＲに応じてライトオ
フセットレジスタ７及びリードオフセットレジスタ８の
出力値の一方を選択して出力するマルチプレクサ３Ａと
、このマルチプレクサ３Ａの出力値とポインタレジスタ
ＩＡの出力値とを加算して出力アドレス（ライトアドレ
スＷＡＤ、 リードアドレスＲＡＤで構成される〉とし
て出力する加算器４Ａとを有する構成となっている。
ライトオフセットレジスタ７、及びリードオフセットレ
ジスタ８の値は、バスラを介して書込まれる。
ジスタ８の値は、バスラを介して書込まれる。
第７図はこの回路により生成された出力アドレス（ＲＡ
Ｍアドレス）の−例をＲＡＭと対比して示したアドレス
マツプであり、第５図（ａ）に示されたリバーブ特性を
もつサラウンド回路に対して適用されたものである。
Ｍアドレス）の−例をＲＡＭと対比して示したアドレス
マツプであり、第５図（ａ）に示されたリバーブ特性を
もつサラウンド回路に対して適用されたものである。
ライトアドレスＷＡＤＯはポインタレジスタＩＡのポイ
ンタ値とライトオフセットレジスタ７のライトオフセッ
ト値Ａとを加算して得られたＯ番目のライトアドレスを
示し、リードアドレスＲＡＤＯはポインタレジスタ１＾
のポインタ値とリードオフセットレジスタ８のリードオ
フセット値Ａとを加算して得られた０番目のリードアド
レスを示す。そしてこれらライトアドレスＷＡＤＯとリ
ードアドレスＲＡＤＯとの差が遅延量Ｄ２゜どなる。
以下同様にして、ライトアドレスＷＡＤＩ ＷＡＤ２
．ＷＡＤ３とリードアドレスＲＡＤ１、ＲＡＤ２．ＲＡ
Ｄ３が出力され、遅延量Ｄ２１゜Ｄ２□、Ｄ２３が定ま
る。
ンタ値とライトオフセットレジスタ７のライトオフセッ
ト値Ａとを加算して得られたＯ番目のライトアドレスを
示し、リードアドレスＲＡＤＯはポインタレジスタ１＾
のポインタ値とリードオフセットレジスタ８のリードオ
フセット値Ａとを加算して得られた０番目のリードアド
レスを示す。そしてこれらライトアドレスＷＡＤＯとリ
ードアドレスＲＡＤＯとの差が遅延量Ｄ２゜どなる。
以下同様にして、ライトアドレスＷＡＤＩ ＷＡＤ２
．ＷＡＤ３とリードアドレスＲＡＤ１、ＲＡＤ２．ＲＡ
Ｄ３が出力され、遅延量Ｄ２１゜Ｄ２□、Ｄ２３が定ま
る。
第８図は従来のＲＡＭアドレス生成回路の第２の例を示
すブロック図である。
すブロック図である。
この回路は、オフセットレジスタ２Ａは１つであり、遅
延量の設定は、ライト時及びリード時のポインタ値をポ
インタレジスタ制御部９によりその都度切換えることに
より行うようにした例である。
延量の設定は、ライト時及びリード時のポインタ値をポ
インタレジスタ制御部９によりその都度切換えることに
より行うようにした例である。
また第３の例として、異なる遅延量の音響データはＲＡ
Ｍの別々の領域にそれぞれ書込むようにし、それぞれの
遅延量と対応したライトアドレスＷＡＤ、リードアドレ
スＲＡＤをプログラムにより生成するものもある。
Ｍの別々の領域にそれぞれ書込むようにし、それぞれの
遅延量と対応したライトアドレスＷＡＤ、リードアドレ
スＲＡＤをプログラムにより生成するものもある。
上述した従来のＲＡＭアドレス生成回路は、第１の例に
おいては、ライトオフセットレジスタ７及びリードオフ
セットレジスタ８を備えた構成となっているので、必要
とする遅延量の数だけオフセット値を保持するアートウ
ェアが必要となりハードウェアの量が増大するという欠
点があり、第２の例におては、ポインタレジスタ制御部
が必要となりハードウェアの量が増大すると共に制御が
複雑になり、また第３の例においては、ＲＡＭの領域を
遅延量ごとに分割して書込み、読出しを行っているので
、分割された領域に対して遅延量が小さいときはＲＡＭ
を効率よく使用することができないだけでなく、ソフト
ウェアが複雑になるという欠点がある。
おいては、ライトオフセットレジスタ７及びリードオフ
セットレジスタ８を備えた構成となっているので、必要
とする遅延量の数だけオフセット値を保持するアートウ
ェアが必要となりハードウェアの量が増大するという欠
点があり、第２の例におては、ポインタレジスタ制御部
が必要となりハードウェアの量が増大すると共に制御が
複雑になり、また第３の例においては、ＲＡＭの領域を
遅延量ごとに分割して書込み、読出しを行っているので
、分割された領域に対して遅延量が小さいときはＲＡＭ
を効率よく使用することができないだけでなく、ソフト
ウェアが複雑になるという欠点がある。
本発明の目的は、ハードウェアの量を低減すると共に制
御やソフトウェアを単純化し、かつＲＡＭの記憶領域を
効率よく使用することができるＲＡＭアドレス生成回路
を提供することにある。
御やソフトウェアを単純化し、かつＲＡＭの記憶領域を
効率よく使用することができるＲＡＭアドレス生成回路
を提供することにある。
本発明のＲＡＭアドレス生成回路は、所定のポインタ値
を保持するポインタレジスタと、複数のオフセット値を
保持しこれらオフセット値の所定のものを順次出力する
オフセットレジスタと、リード・ライト信号がリードレ
ベルのとき前記ポインタレジスタ及びオフセットレジス
タの出力値を加算して出力アドレスとして出力し、前記
リード・ライト信号がライトレベルのとき前記ポインタ
レジスタ及びオフセットレジスタの出力値を加算し更に
“１”を加算して前記出力アドレスとして出力する演算
器とを有している。
を保持するポインタレジスタと、複数のオフセット値を
保持しこれらオフセット値の所定のものを順次出力する
オフセットレジスタと、リード・ライト信号がリードレ
ベルのとき前記ポインタレジスタ及びオフセットレジス
タの出力値を加算して出力アドレスとして出力し、前記
リード・ライト信号がライトレベルのとき前記ポインタ
レジスタ及びオフセットレジスタの出力値を加算し更に
“１”を加算して前記出力アドレスとして出力する演算
器とを有している。
また、演算器が、リード・ライト信号がリードレベルの
ときポインタレジスタ及びオフセットレジスタの出力値
を減算して出力アドレスとして出力し、前記リード・ラ
イト信号がライトレベルのとき前記ポインタレジスタ及
びオフセットレジスタの出力値を減算し更に“１”を減
算して前記出力アドレスとして出力する構成を有してい
る。
ときポインタレジスタ及びオフセットレジスタの出力値
を減算して出力アドレスとして出力し、前記リード・ラ
イト信号がライトレベルのとき前記ポインタレジスタ及
びオフセットレジスタの出力値を減算し更に“１”を減
算して前記出力アドレスとして出力する構成を有してい
る。
ある１つの遅延量を得るために書込まれたデータは、読
出されるまでがこの遅延量を得るために有効であって、
読出された後は不要である。従って、リードアドレスの
次のアドレスは、別の遅延量を得るためのデータの書込
みに使用すれば、ＲＡＭを効率よく使用することができ
、この書込み用のアドレス、すなわちライトアドレスは
前記リードアドレスに“１”を加算（昇順の場、降順の
場合は１″を減算）すればよいので、オフセットレジス
タは１つで済む。
出されるまでがこの遅延量を得るために有効であって、
読出された後は不要である。従って、リードアドレスの
次のアドレスは、別の遅延量を得るためのデータの書込
みに使用すれば、ＲＡＭを効率よく使用することができ
、この書込み用のアドレス、すなわちライトアドレスは
前記リードアドレスに“１”を加算（昇順の場、降順の
場合は１″を減算）すればよいので、オフセットレジス
タは１つで済む。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、バスラがら伝達されるポインタ値、又は
出力アドレス（ライトアドレスＷＡＤ。
出力アドレス（ライトアドレスＷＡＤ。
リードアドレスＲＡＤからなる）により更新されるポイ
ンタ値を保持し出力するポインタレジスタ１と、バスラ
から設定できる複数のオフセット値を保持しこれらオフ
セット値の所定のものを順次出力するオフセットレジス
タ２と、ポインタアドレスにデータを書込むときのみ値
“０”を選択し、それ以外はオフセットレジスタ２の出
力値を選択して出力するマルチプレクサ３と、リード・
ライト信号ＲＤ／ＷＲがリードレベルのときポインタレ
ジスタ１の出力値とマルチプレクサ３の出力値とを加算
してリードアドレスＲＡＤとして出力し、リード・ライ
ト信号ＲＤ／ＷＲがライトレベルのときポインタレジス
タ１の出力値とマルチプレクサ３の出力値とを加算した
値に更に“１”を加算しライトアドレスＷＡＤとして出
力する加算器４とを有する構成となっている。
ンタ値を保持し出力するポインタレジスタ１と、バスラ
から設定できる複数のオフセット値を保持しこれらオフ
セット値の所定のものを順次出力するオフセットレジス
タ２と、ポインタアドレスにデータを書込むときのみ値
“０”を選択し、それ以外はオフセットレジスタ２の出
力値を選択して出力するマルチプレクサ３と、リード・
ライト信号ＲＤ／ＷＲがリードレベルのときポインタレ
ジスタ１の出力値とマルチプレクサ３の出力値とを加算
してリードアドレスＲＡＤとして出力し、リード・ライ
ト信号ＲＤ／ＷＲがライトレベルのときポインタレジス
タ１の出力値とマルチプレクサ３の出力値とを加算した
値に更に“１”を加算しライトアドレスＷＡＤとして出
力する加算器４とを有する構成となっている。
第２図はこの実施例により生成されたライトアドレスＷ
ＡＤ、 リードアドレスＲＡＤを、対象とするＲＡＭと
対応して示したアドレスマツプである。
ＡＤ、 リードアドレスＲＡＤを、対象とするＲＡＭと
対応して示したアドレスマツプである。
ライト時及びリード時のアドレスは次のとおりとなる。
（１）ライト時
ポインタライトアドレスＷＡＤＰ
＝（ポインタ値）＋１
ライトアドレス（０番目）ＷＡＤＯ
＝（ポインタ値）＋（オフセット値Ａ）＋１ライトアド
レス（１番目）ＷＡＤＩ ＝（ポインタ値）＋（オフセット値Ｂ）＋１ライトアド
レス（２番目）ＷＡＤ２ ＝（ポインタ値）＋（オフセット値ｃ）＋１ライトアド
レス（３番目）ＷＡＤ３ （ポインタ値）＋（オフセット値Ｄ）＋１（２）リード
時 リードアドレス（０番目）ＲＡＤＯ ＝（ポインタ値）＋（オフセット値Ａ）リードアドレス
（１番目）ＲＡＤＩ ＝（ポインタ値）＋（オフセット値Ｂ）リードアドレス
（２番目）ＲＡＤ２ ＝（ポインタ値）十（オフセット値Ｃ）リードアドレス
（３番目）ＲＡＤ３ −くポインタ値）＋（オフセット値Ｄ）また、これらに
より遅延量は、ポインタライトアドレスＷＡＤＰとリー
ドアドレスＲＡＤＯとの差が遅延量ＤＯになり、ライト
アドレスＷＡＤＯとリードアドレスＲＡＤＩとの差が遅
延量Ｄ０になり、以下同様に、遅延量Ｄ２．Ｄ、が定ま
る。
レス（１番目）ＷＡＤＩ ＝（ポインタ値）＋（オフセット値Ｂ）＋１ライトアド
レス（２番目）ＷＡＤ２ ＝（ポインタ値）＋（オフセット値ｃ）＋１ライトアド
レス（３番目）ＷＡＤ３ （ポインタ値）＋（オフセット値Ｄ）＋１（２）リード
時 リードアドレス（０番目）ＲＡＤＯ ＝（ポインタ値）＋（オフセット値Ａ）リードアドレス
（１番目）ＲＡＤＩ ＝（ポインタ値）＋（オフセット値Ｂ）リードアドレス
（２番目）ＲＡＤ２ ＝（ポインタ値）十（オフセット値Ｃ）リードアドレス
（３番目）ＲＡＤ３ −くポインタ値）＋（オフセット値Ｄ）また、これらに
より遅延量は、ポインタライトアドレスＷＡＤＰとリー
ドアドレスＲＡＤＯとの差が遅延量ＤＯになり、ライト
アドレスＷＡＤＯとリードアドレスＲＡＤＩとの差が遅
延量Ｄ０になり、以下同様に、遅延量Ｄ２．Ｄ、が定ま
る。
このように、リードアドレスの次のライトアドレスは“
１″を加算するだけでよく、しかもオフセットレジスタ
は１個で済むので、制御やソフトウェアが簡単になると
共にハードウェアの量が低減される。また、ＲＡＭ４０
０を隙間なく使用するので、ＲＡＭ４００の記憶領域を
効率よく使用することができる。
１″を加算するだけでよく、しかもオフセットレジスタ
は１個で済むので、制御やソフトウェアが簡単になると
共にハードウェアの量が低減される。また、ＲＡＭ４０
０を隙間なく使用するので、ＲＡＭ４００の記憶領域を
効率よく使用することができる。
第３図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、第１の実施例の加算器４を減算器６に換
え、かつマルチプレクサ３を除去したものである。この
実施例においては、マルチプレクサ３がないのでポイン
タライトアドレスＷＡＤＰに相当するアドレスにデータ
を書込むことはできないが、遅延量は第４図に示すよう
に、第１の実施例と同様４個用意することができる。（
遅延量Ｄ１３のリードアドレスは次のＲＡＤＯになる）
〔発明の効果〕 以上説明したように本発明は、オフセットレジスタをリ
ード、ライト共用とし、リードアドレスはポインタ値と
オフセット値の加算（又は減算）とし、ライトアドレス
はポインタ値とオフセット値の加算値（又は減算値）に
更に“１”を加算（又は減算）して得る構成とすること
により、ハードウェアの量を低減すると共に制御やソフ
トウェアを簡単にすることができ、かつＲＡＭの記憶領
域を効率よく使用することができる効果がある。
え、かつマルチプレクサ３を除去したものである。この
実施例においては、マルチプレクサ３がないのでポイン
タライトアドレスＷＡＤＰに相当するアドレスにデータ
を書込むことはできないが、遅延量は第４図に示すよう
に、第１の実施例と同様４個用意することができる。（
遅延量Ｄ１３のリードアドレスは次のＲＡＤＯになる）
〔発明の効果〕 以上説明したように本発明は、オフセットレジスタをリ
ード、ライト共用とし、リードアドレスはポインタ値と
オフセット値の加算（又は減算）とし、ライトアドレス
はポインタ値とオフセット値の加算値（又は減算値）に
更に“１”を加算（又は減算）して得る構成とすること
により、ハードウェアの量を低減すると共に制御やソフ
トウェアを簡単にすることができ、かつＲＡＭの記憶領
域を効率よく使用することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例のブ
ロック図及びこの実施例の動作を説明するための対象と
するＲＡＭと生成されたアドレスを対応して示したアド
レスマツプ、第３図及び第４図はそれぞれ本発明の第２
の実施例のブロック図及びこの実施例の動作を説明する
ための対象とするＲＡＭと生成されたアドレスとを対応
して示したアドレスマツプ、第５図（ａ）、（ｂ）は従
来のＲＡＭアドレス生成回路が適用される音響システム
のサラウンド回路の回路図、第６図及び第７図は従来の
ＲＡＭアドレス生成回路の第１の例のブロック図及びこ
の例の動作を説明するための対象とするＲＡＭと生成さ
れたアドレスとを対応して示したアドレスマツプ、第８
図は従来のＲＡＭアドレス生成回路の第２の例を示すブ
ロック図である。 １．１＾、Ｉｇ・・・ポインタレジスタ、２，２Ａ・・
・オフセットレジスタ、３，３Ａ・・・マルチプレクサ
、４，４＾、４Ｂ・・・加算器、５・・・バス、６・・
減算器、７・・・ライトオフセットレジスタ、８・・・
リードオフセットレジスタ、９・・・ポインタレジスタ
制御部、１００＾〜１００Ｒ・・・係数乗算器、２００
Ａ〜２０ＯＮ・・・遅延回路、３００Ａ〜３００Ｐ・・
・加算器、４００・・・ＲＡＭ。
ロック図及びこの実施例の動作を説明するための対象と
するＲＡＭと生成されたアドレスを対応して示したアド
レスマツプ、第３図及び第４図はそれぞれ本発明の第２
の実施例のブロック図及びこの実施例の動作を説明する
ための対象とするＲＡＭと生成されたアドレスとを対応
して示したアドレスマツプ、第５図（ａ）、（ｂ）は従
来のＲＡＭアドレス生成回路が適用される音響システム
のサラウンド回路の回路図、第６図及び第７図は従来の
ＲＡＭアドレス生成回路の第１の例のブロック図及びこ
の例の動作を説明するための対象とするＲＡＭと生成さ
れたアドレスとを対応して示したアドレスマツプ、第８
図は従来のＲＡＭアドレス生成回路の第２の例を示すブ
ロック図である。 １．１＾、Ｉｇ・・・ポインタレジスタ、２，２Ａ・・
・オフセットレジスタ、３，３Ａ・・・マルチプレクサ
、４，４＾、４Ｂ・・・加算器、５・・・バス、６・・
減算器、７・・・ライトオフセットレジスタ、８・・・
リードオフセットレジスタ、９・・・ポインタレジスタ
制御部、１００＾〜１００Ｒ・・・係数乗算器、２００
Ａ〜２０ＯＮ・・・遅延回路、３００Ａ〜３００Ｐ・・
・加算器、４００・・・ＲＡＭ。
Claims (1)
- 【特許請求の範囲】 １、所定のポインタ値を保持するポインタレジスタと、
複数のオフセット値を保持しこれらオフセット値の所定
のものを順次出力するオフセットレジスタと、リード・
ライト信号がリードレベルのとき前記ポインタレジスタ
及びオフセットレジスタの出力値を加算して出力アドレ
スとして出力し、前記リード・ライト信号がライトレベ
ルのとき前記ポインタレジスタ及びオフセットレジスタ
の出力値を加算し更に“１”を加算して前記出力アドレ
スとして出力する演算器とを有することを特徴とするＲ
ＡＭアドレス生成回路。 ２、演算器を、リード・ライト信号がリードレベルのと
きポインタレジスタ及びオフセットレジスタの出力値を
減算して出力アドレスとして出力し、前記リード・ライ
ト信号がライトレベルのとき前記ポインタレジスタ及び
オフセットレジスタの出力値を減算し更に“１”を減算
して前記出力アドレスとして出力する構成とした請求項
１記載のＲＡＭアドレス生成回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6656490A JP2961792B2 (ja) | 1990-03-16 | 1990-03-16 | Ｒａｍアドレス生成回路 |
| DE69129916T DE69129916T2 (de) | 1990-03-16 | 1991-03-15 | Schaltung zur Erzeugung einer Adresse eines Wahlspeichers |
| EP91302269A EP0447266B1 (en) | 1990-03-16 | 1991-03-15 | Circuit for generating an address of a random access memory |
| US08/703,929 US5657466A (en) | 1990-03-16 | 1996-08-28 | Circuit for designating write and read address to provide a delay time in a sound system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6656490A JP2961792B2 (ja) | 1990-03-16 | 1990-03-16 | Ｒａｍアドレス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03266896A true JPH03266896A (ja) | 1991-11-27 |
| JP2961792B2 JP2961792B2 (ja) | 1999-10-12 |
Family
ID=13319572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6656490A Expired - Fee Related JP2961792B2 (ja) | 1990-03-16 | 1990-03-16 | Ｒａｍアドレス生成回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5657466A (ja) |
| EP (1) | EP0447266B1 (ja) |
| JP (1) | JP2961792B2 (ja) |
| DE (1) | DE69129916T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9401301A (nl) * | 1994-08-11 | 1996-03-01 | Nederland Ptt | Videogeheugeninrichting. |
| DE59502532D1 (de) * | 1994-09-23 | 1998-07-16 | Oce Printing Systems Gmbh | Speichereinrichtung und verfahren zum gleichzeitigen lesen und schreiben von daten |
| US5765219A (en) * | 1995-02-23 | 1998-06-09 | Sony Corporation | Apparatus and method for incrementally accessing a system memory |
| GB2298296B (en) * | 1995-02-23 | 1999-12-22 | Sony Uk Ltd | Data processing |
| US5987572A (en) * | 1997-09-29 | 1999-11-16 | Intel Corporation | Method and apparatus employing a dynamic encryption interface between a processor and a memory |
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