JPH0685488B2 - デジタル位相検出装置 - Google Patents
デジタル位相検出装置Info
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- JPH0685488B2 JPH0685488B2 JP60123488A JP12348885A JPH0685488B2 JP H0685488 B2 JPH0685488 B2 JP H0685488B2 JP 60123488 A JP60123488 A JP 60123488A JP 12348885 A JP12348885 A JP 12348885A JP H0685488 B2 JPH0685488 B2 JP H0685488B2
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Description
【発明の詳細な説明】 ［発明が属する技術分野］ この発明はデジタル位相検出装置に関する。
［発明の技術的背景］ アメリカ合衆国特許第4,090,145号明細書には、アナロ
グ／デジタル変換器が、検出されるべきアナログ信号を
デジタル信号に変換するデジタル位相検出装置が開示さ
れている。その回路はデジタル信号から直角位相信号を
形成するデジタル90度位相装置、すなわちヒルベルト変
換器、あるいは直角位相信号生成器と、最初の半象限座
標系統ｘ′−ｙ′に属するデジタル直角位相信号を出力
する、デジタル及び直角位相信号用のコンディショニン
グ回路と、商がｙ′/x′であるアークタンジェント関数
を出力し、読取り専用メモリを備えた回路とを具備す
る。
グ／デジタル変換器が、検出されるべきアナログ信号を
デジタル信号に変換するデジタル位相検出装置が開示さ
れている。その回路はデジタル信号から直角位相信号を
形成するデジタル90度位相装置、すなわちヒルベルト変
換器、あるいは直角位相信号生成器と、最初の半象限座
標系統ｘ′−ｙ′に属するデジタル直角位相信号を出力
する、デジタル及び直角位相信号用のコンディショニン
グ回路と、商がｙ′/x′であるアークタンジェント関数
を出力し、読取り専用メモリを備えた回路とを具備す
る。
このような構造の装置では、読取り専用メモリ内で必要
な記憶容量は、アナログ−デジタル変換器の望ましい分
解能、すなわち処理されるデジタルワードのビット数に
依存するので、2nn個のメモリロケーション（ビット）
が必要とされる。
な記憶容量は、アナログ−デジタル変換器の望ましい分
解能、すなわち処理されるデジタルワードのビット数に
依存するので、2nn個のメモリロケーション（ビット）
が必要とされる。
従ってｎが６ないし８ビットのワードからなるビデオ信
号のデジタル処理のために読取り専用メモリ内に27から
29のロケーションが必要となるが、現在の半導体の技術
水準で充分にこの必要量を満たすことが出来る。しかし
ながらビット数がさらに多いデジタルワードの場合、例
えばオーデイオ信号のデジタル処理に必要な、ｎが13な
いし17のデジタルワードを処理する場合は、214ないし2
18の記憶容量が必要となるため、デジタル位相検出装置
を含む集積回路の占めるチップエリヤがあまりに大きす
ぎて今日の半導体技術では妥当な価格のチップを製造す
ることが出来ない。
号のデジタル処理のために読取り専用メモリ内に27から
29のロケーションが必要となるが、現在の半導体の技術
水準で充分にこの必要量を満たすことが出来る。しかし
ながらビット数がさらに多いデジタルワードの場合、例
えばオーデイオ信号のデジタル処理に必要な、ｎが13な
いし17のデジタルワードを処理する場合は、214ないし2
18の記憶容量が必要となるため、デジタル位相検出装置
を含む集積回路の占めるチップエリヤがあまりに大きす
ぎて今日の半導体技術では妥当な価格のチップを製造す
ることが出来ない。
［発明の目的］ 従ってこの発明の目的は、読取り専用メモリ内に、大き
な記憶容量を必要としなくともデジタル信号、特に10ビ
ット以上のワードを含む信号を検出出来るような前記構
造のデジタル位相検出装置を提供することにある。
な記憶容量を必要としなくともデジタル信号、特に10ビ
ット以上のワードを含む信号を検出出来るような前記構
造のデジタル位相検出装置を提供することにある。
この発明の主要な効果はメモリロケーションが非常に少
なくてよいことである。第１の実施例では、ｎ個の小さ
な読取り専用メモリに分配するのに必要なメモリロケー
ションはn2のみであり、又第２の実施例ではメモリロケ
ーションの数はさらに少なくてすみn2の４分の１から半
分であるという点にある。
なくてよいことである。第１の実施例では、ｎ個の小さ
な読取り専用メモリに分配するのに必要なメモリロケー
ションはn2のみであり、又第２の実施例ではメモリロケ
ーションの数はさらに少なくてすみn2の４分の１から半
分であるという点にある。
［発明の実施例］ ここで図面を参照しながら実施例を基に本発明をさらに
詳しく説明する。
詳しく説明する。
第１図のブロックダイヤグラムはこの発明の第１の実施
例を表す。入力信号は、例えば前記アメリカ合衆国特許
第4,090,145号に開示された装置で生成することが出来
る。前述のような適切に調整された直角位相信号ｘ′及
びｙ′である。従って、係数ｙ′/x′に相当するアーク
タンジェント信号、すなわち横座標とｘ′−ｙ′座標内
のｘ′、ｙ′によって形成されるベクトルとの間の角度
は、この座標の第１の象限の最初の半分、すなわち０度
から45度の間の角度となる。タンジェント関数の周期性
により、45度以上の角度に対する出力信号dpは従来技術
によるコンデイショニング回路によっても生成すること
ができる。
例を表す。入力信号は、例えば前記アメリカ合衆国特許
第4,090,145号に開示された装置で生成することが出来
る。前述のような適切に調整された直角位相信号ｘ′及
びｙ′である。従って、係数ｙ′/x′に相当するアーク
タンジェント信号、すなわち横座標とｘ′−ｙ′座標内
のｘ′、ｙ′によって形成されるベクトルとの間の角度
は、この座標の第１の象限の最初の半分、すなわち０度
から45度の間の角度となる。タンジェント関数の周期性
により、45度以上の角度に対する出力信号dpは従来技術
によるコンデイショニング回路によっても生成すること
ができる。
第１図に示された第１の方法は、s1、s2……sn−１の同
じようなｎ−１個の段と、他の段と構成のやや異なる第
ｎ番目の段snからなる。ｎは直角位相信号ｘ′、ｙ′の
内の１つの、所定のビットの最高ビット数である。s1…
…sn−１の同じような段のそれぞれは、加算器ad、減算
器sp、第１と第２の係数2-rの一定倍率の乗算器m1及びm
2（但し、ｒは１からｎ−１）、第１、第２、第３の電
子切換えスイッチu1、u2、u3、アークタンジェント2-r
用の読取り専用メモリrm1からなる。すなわち各段に
は、アークタンジェント価2-r用だけの小さなチップエ
リアを占有する読取り専用メモリが備えられている。
じようなｎ−１個の段と、他の段と構成のやや異なる第
ｎ番目の段snからなる。ｎは直角位相信号ｘ′、ｙ′の
内の１つの、所定のビットの最高ビット数である。s1…
…sn−１の同じような段のそれぞれは、加算器ad、減算
器sp、第１と第２の係数2-rの一定倍率の乗算器m1及びm
2（但し、ｒは１からｎ−１）、第１、第２、第３の電
子切換えスイッチu1、u2、u3、アークタンジェント2-r
用の読取り専用メモリrm1からなる。すなわち各段に
は、アークタンジェント価2-r用だけの小さなチップエ
リアを占有する読取り専用メモリが備えられている。
第１の段s1では直角位相信号ｘ′が、他の段s2からsn−
１では直前の段の第１のスイッチu1の出力が、加算器a
d、第１の一定倍率の乗算器m1、第１のスイッチu1のそ
れぞれの第１の入力に結合している。
１では直前の段の第１のスイッチu1の出力が、加算器a
d、第１の一定倍率の乗算器m1、第１のスイッチu1のそ
れぞれの第１の入力に結合している。
第１の段とs1では第２のの直角位相信号ｙ′が、他のs2
からsn−１の各段では直前の段の第２のスイッチu2の出
力が、第２の一定倍率の乗算器m2と第２のスイッチu2の
第１の入力と減算器sbの被減数入力に結合されている。
第２の一定倍率の乗算器m2の出力は加算器adの第２の入
力に、そして第１の一定倍率の乗算器m1の出力は減算器
sbの減数入力ｓに接続されている。加算器adの出力は第
１のスイッチu1の第２の入力に、減算器sbの出力は第２
のスイッチの第２の入力に結合している。一方、第３の
スイッチu3の第１の入力には数値０が与えられており、
この第３のスイッチの第２の入力は読取り専用メモリrm
1の出力に接続されている。第３のスイッチu3の出力は
多入力加算器maのｎ個の入力の１つに結合している。各
段の減算器sbの符号出力sgはその段の３つのスイッチu
1,u2,u3のコントロール入力に接続されており、その配
列は、符号が否定（負）の場合はそれぞれのスイッチの
第１の入力が出力に接続され、符号が肯定（正）の場合
はそれぞれのスイッチの第２の入力が出力に接続するよ
うに選ばれる。
からsn−１の各段では直前の段の第２のスイッチu2の出
力が、第２の一定倍率の乗算器m2と第２のスイッチu2の
第１の入力と減算器sbの被減数入力に結合されている。
第２の一定倍率の乗算器m2の出力は加算器adの第２の入
力に、そして第１の一定倍率の乗算器m1の出力は減算器
sbの減数入力ｓに接続されている。加算器adの出力は第
１のスイッチu1の第２の入力に、減算器sbの出力は第２
のスイッチの第２の入力に結合している。一方、第３の
スイッチu3の第１の入力には数値０が与えられており、
この第３のスイッチの第２の入力は読取り専用メモリrm
1の出力に接続されている。第３のスイッチu3の出力は
多入力加算器maのｎ個の入力の１つに結合している。各
段の減算器sbの符号出力sgはその段の３つのスイッチu
1,u2,u3のコントロール入力に接続されており、その配
列は、符号が否定（負）の場合はそれぞれのスイッチの
第１の入力が出力に接続され、符号が肯定（正）の場合
はそれぞれのスイッチの第２の入力が出力に接続するよ
うに選ばれる。
第ｎ番目の段snは、その第１の入力がｎ−１番目の段sn
−１の第１のスイッチu1の出力に接続している係数2-n
用の一定倍率の乗算器mnと、その被減数入力ｍが直前の
段sn−１の第２のスイッチu2の出力に接続され、その減
数入力ｓは前述一定倍率の乗算器mnの出力に接続されて
いる減算器sbnと、その第１の入力として数値０が与え
られているスイッチunと、その出力が前記スイッチunの
第２の入力に結合している、アークタンジェント2-n用
の読取り専用メモリrmnからなり、前記スイッチunの出
力は多入力加算器maに結合しており、一方そのコントロ
ール入力は減算器sbnの符号出力sgに接続されている。
−１の第１のスイッチu1の出力に接続している係数2-n
用の一定倍率の乗算器mnと、その被減数入力ｍが直前の
段sn−１の第２のスイッチu2の出力に接続され、その減
数入力ｓは前述一定倍率の乗算器mnの出力に接続されて
いる減算器sbnと、その第１の入力として数値０が与え
られているスイッチunと、その出力が前記スイッチunの
第２の入力に結合している、アークタンジェント2-n用
の読取り専用メモリrmnからなり、前記スイッチunの出
力は多入力加算器maに結合しており、一方そのコントロ
ール入力は減算器sbnの符号出力sgに接続されている。
第２図に示された第２の実施例はｊ＋１（ｈは４ないし
８の間の整数値をとりうる）の段から、独立変数が2-j
であり関連するタンジェント値がこの独立変数そのもの
で正確に置換されうるため、第１図に示されている読取
り専用メモリrm1は削除されているという点で第１の方
法とは実質的に異なる。従って第２図に示された構造の
実施例の初めのｊ個の段は、第１図に示された減算器sb
が第１の減算器sb1となっている他は第１図に示された
実施例の段s1からsn−１と同じ構造である。
８の間の整数値をとりうる）の段から、独立変数が2-j
であり関連するタンジェント値がこの独立変数そのもの
で正確に置換されうるため、第１図に示されている読取
り専用メモリrm1は削除されているという点で第１の方
法とは実質的に異なる。従って第２図に示された構造の
実施例の初めのｊ個の段は、第１図に示された減算器sb
が第１の減算器sb1となっている他は第１図に示された
実施例の段s1からsn−１と同じ構造である。
第２図に示された第２の実施例は、第１図に示されたｎ
−ｊ−１個の類似の段の代わりにｎ−ｊ−１個の類似の
セルを包含し、又第１図のｎ番目の段の代わりにｎ−ｊ
番目のセルznを包含している。第２図に示された実施例
の構造にはさらにｎ−ｊ段のレジスタが具備されてお
り、その並列出力は多入力加算器maの入力の１つに接続
されている。ｎ個の入力を有しｎ−１回の加算をする第
１図の実施例とは異なり、多入力加算器maはｊ＋１個の
加算用入力を有するだけであるため第１の実施例よりも
チップの面積が少なくて済む。
−ｊ−１個の類似の段の代わりにｎ−ｊ−１個の類似の
セルを包含し、又第１図のｎ番目の段の代わりにｎ−ｊ
番目のセルznを包含している。第２図に示された実施例
の構造にはさらにｎ−ｊ段のレジスタが具備されてお
り、その並列出力は多入力加算器maの入力の１つに接続
されている。ｎ個の入力を有しｎ−１回の加算をする第
１図の実施例とは異なり、多入力加算器maはｊ＋１個の
加算用入力を有するだけであるため第１の実施例よりも
チップの面積が少なくて済む。
第２図に示されたセルsj＋１のような各セルは、その最
初の入力がｊ番目の段sjの第１のスイッチu1の出力に接
続しているような、係数２−ｒ′用の第３の一定倍率の
乗算器m3と、その第１の入力がｊ＋１番目のセルではｊ
番目の段sjの第２のスイッチu2の出力に、それ以降の各
セルでは直前のセルの第４のスイッチu4の出力に接続さ
れている第４のスイッチu4と、その被減数入力ｍと減数
入力ｓがそれぞれ第４のスイッチの第１の入力と第３の
一定倍率の乗算器m3の出力に接続されており、その出力
が第４のスイッチu4の第２の入力に結合し、符号出力sg
が第４のスイッチu4のコントロール入力に接続されてい
る第２の減算器sb2と、その入力が第４のスイッチu4の
符号出力sgに接続されているインバータivとからなって
いる。前記係数２−ｒ′ではｒ′はｊ＋１ないしｎ−１
に等しい。
初の入力がｊ番目の段sjの第１のスイッチu1の出力に接
続しているような、係数２−ｒ′用の第３の一定倍率の
乗算器m3と、その第１の入力がｊ＋１番目のセルではｊ
番目の段sjの第２のスイッチu2の出力に、それ以降の各
セルでは直前のセルの第４のスイッチu4の出力に接続さ
れている第４のスイッチu4と、その被減数入力ｍと減数
入力ｓがそれぞれ第４のスイッチの第１の入力と第３の
一定倍率の乗算器m3の出力に接続されており、その出力
が第４のスイッチu4の第２の入力に結合し、符号出力sg
が第４のスイッチu4のコントロール入力に接続されてい
る第２の減算器sb2と、その入力が第４のスイッチu4の
符号出力sgに接続されているインバータivとからなって
いる。前記係数２−ｒ′ではｒ′はｊ＋１ないしｎ−１
に等しい。
この実施例では第１図に示された実施例同様、連動する
減算器sb1とsb2の符号出力sgの符号が負の場合は、スイ
ッチu1、u2、u3（段s1ないしsjの場合）とu4（セルの場
合）のそれぞれの第１の入力が出力に接続され、前記符
号出力sgの符号が正の場合、前記各スイッチの第２の入
力が出力に接続される。
減算器sb1とsb2の符号出力sgの符号が負の場合は、スイ
ッチu1、u2、u3（段s1ないしsjの場合）とu4（セルの場
合）のそれぞれの第１の入力が出力に接続され、前記符
号出力sgの符号が正の場合、前記各スイッチの第２の入
力が出力に接続される。
ｎ−ｊ番目のセルznは、その第１の入力がｊ番目の段sj
の第１のスイッチu1の出力に接続されている係数2-n用
の一定倍率の乗算器mnと、その被減数入力ｍと減数入力
ｓがそれぞれ第４のスイッチu4の出力と一定倍率の乗算
器mnの出力に接続されている減算器sbnと、その入力が
前記減算器sbnの符号出力に接続されているインバータi
vnとからなっている。
の第１のスイッチu1の出力に接続されている係数2-n用
の一定倍率の乗算器mnと、その被減数入力ｍと減数入力
ｓがそれぞれ第４のスイッチu4の出力と一定倍率の乗算
器mnの出力に接続されている減算器sbnと、その入力が
前記減算器sbnの符号出力に接続されているインバータi
vnとからなっている。
すべてのインバータiv、ivnの出力は、その重みづけに
応じてレジスタrgの段入力に接続されており、レジスタ
rgの平列出力は多入力加算器maの入力の１つに結合され
ている。後者の出力はｘ′−ｙ′座標系の最初の半象
限、すなわち０度から45度の間にあるデジタル位相検出
信号dpを出力する。
応じてレジスタrgの段入力に接続されており、レジスタ
rgの平列出力は多入力加算器maの入力の１つに結合され
ている。後者の出力はｘ′−ｙ′座標系の最初の半象
限、すなわち０度から45度の間にあるデジタル位相検出
信号dpを出力する。
図面では回路の実際の構成を無視して接続線は簡単な線
で示されている。しかしこれに制限されるものとして理
解すべきではなく、直角信号ｘ′、ｙ′の平列処理も可
能である。この場合は、接続線か、その平列ワイヤの数
が処理されるべきデジタルワードのビット数ｎに適合さ
せた従来のバスである。そして加算器、減算器、乗算
器、電子的スイッチは平列処理のユニットである。この
ような回路は、いわゆるパイプライン方式によって全体
的な配置が組立てられていて、迅速な信号処理が要求さ
れる場合に選ばれる。
で示されている。しかしこれに制限されるものとして理
解すべきではなく、直角信号ｘ′、ｙ′の平列処理も可
能である。この場合は、接続線か、その平列ワイヤの数
が処理されるべきデジタルワードのビット数ｎに適合さ
せた従来のバスである。そして加算器、減算器、乗算
器、電子的スイッチは平列処理のユニットである。この
ような回路は、いわゆるパイプライン方式によって全体
的な配置が組立てられていて、迅速な信号処理が要求さ
れる場合に選ばれる。
信号処理のスピードがそれほど重要でない場合には、本
発明の２つの実施例は多重伝送技術を適用して簡素化さ
れる、すなわち段及びセルの全体数が直角信号ｘ′、
ｙ′のビット数ｎよりも小さく、それぞれの処理サイク
ル中に、セルは数回動作されることになる。本発明によ
る２つの実施例は、２つの代入式、ｕ＝ｙ′−bx′;v＝
ｘ′＋by′により、位相角度dpが、式dp＝アークタンジ
ェントu/v＋アークタンジェントｂ（但し、本発明に２
進法回路が適用される場合はｂが2-rに等しい。）で定
義できるという考えに基づいている。
発明の２つの実施例は多重伝送技術を適用して簡素化さ
れる、すなわち段及びセルの全体数が直角信号ｘ′、
ｙ′のビット数ｎよりも小さく、それぞれの処理サイク
ル中に、セルは数回動作されることになる。本発明によ
る２つの実施例は、２つの代入式、ｕ＝ｙ′−bx′;v＝
ｘ′＋by′により、位相角度dpが、式dp＝アークタンジ
ェントu/v＋アークタンジェントｂ（但し、本発明に２
進法回路が適用される場合はｂが2-rに等しい。）で定
義できるという考えに基づいている。
この発明は集積回路、特にいわゆるMOS型回路、すなわ
ち絶縁ゲート電界効果トランジスタ回路として構成する
のに適している。この発明は、AMステレオ放送信号の検
知、テレビ音声信号の検知、VHF放送信号の検知などの
オーデイオシステムに適用されている。又SECAM色信号
復調及び磁気写真記録、すなわちビデオレコーダでも適
用可能である。
ち絶縁ゲート電界効果トランジスタ回路として構成する
のに適している。この発明は、AMステレオ放送信号の検
知、テレビ音声信号の検知、VHF放送信号の検知などの
オーデイオシステムに適用されている。又SECAM色信号
復調及び磁気写真記録、すなわちビデオレコーダでも適
用可能である。
第１図は本発明に基づく第１の方法の実施例のブロック
ダイヤグラムであり、第２図は第２の方法の実施例のブ
ロックダイヤグラムである。 ad……加算器、m1、m2〜mn……乗算器、sb1、sb2……減
算器、ma……多入力加算器、rmn……読取り専用メモ
リ。
ダイヤグラムであり、第２図は第２の方法の実施例のブ
ロックダイヤグラムである。 ad……加算器、m1、m2〜mn……乗算器、sb1、sb2……減
算器、ma……多入力加算器、rmn……読取り専用メモ
リ。
Claims (2)
- 【請求項１】ｎが直角位相信号（ｘ′、ｙ′）の１つの
所定のビットの最大数であるような、類似のｎ−１個の
段を具備し、それらのｎ−１の各段が、 第１と第２の入力端子と、 第１と第２の出力端子と、 第１の入力が前記第１の入力端子に、出力が前記第１の
出力端子に結合されている第１の電子的スイッチと、 第１の入力が前記第２の入力端子に、出力が前記第２の
出力端子に結合されている第２の電子的スイッチと、 係数2-rにより（ｒは段の数を表す）入力を乗算する第
１と第２の定倍率の乗算器であって、入力が前記第１の
入力端子に結合している前記第１の定倍率の乗算器と、
入力が前記第２の入力端子に結合している前記第２の定
倍率の乗算器と、 第１の入力が前記第２の定倍率の乗算器の出力に結合さ
れており、第２の入力が前記第１の入力端子に結合され
ており、出力が前記第１の電子的スイッチの第２の入力
に結合している加算器と、 被減数入力が前記第２の入力端子に結合されており、減
数入力が前記第１の定倍率の乗算器の出力に結合されて
おり、出力が前記第２の電子的スイッチの第２の入力に
結合されており、符号出力を有する第１の減算器と、 アークタンジェント2-r（ｒは１からｎ−１までの段数
を表す）用の第２の読取り専用メモリと、 段出力と、 第１の入力が所定の数値を受信し、第２の入力が前記読
取り専用メモリの出力に結合し、出力が前記段出力に結
合している第３の電子的スイッチとを具備し、 前記減算器の符号出力が前記第１、第２、第３の電子的
スイッチに結合しそれらを制御しており、 前記ｎ−１段の第１の段の第１と第２の入力端子が、ぞ
れぞれ前記直角位相信号の第１の信号（ｘ′）と前記直
角位相信号の第２の信号（ｙ′）とを受信し、 前記ｎ−１の類似の段の第２の段とそれに続く全ての段
の第１と第２の入力端子が、それぞれ前記ｎ−１個の段
の直前の段の第１と第２の出力端子に結合しており、 第ｎ番目の段の第１と第２の入力端子がそれぞれ前記ｎ
−１個の段のｎ−１番目の段の第１と第２の出力端子に
結合しており、第ｎ番目の段は、 入力が前記ｎ番目の段の第１の入力端子に結合されてい
る、2-nによって入力を乗算する付加的な定倍率の乗算
器と、 被減数入力が前記ｎ番目の段の第２の入力端子に、減数
入力が前記付加的な定倍率の乗算器の出力に結合してお
り、符号出力を備えた付加的な減算器と、 第ｎ番目の出力端子と、 アークタンジェント2-n用の読取り専用メモリと、 その第１の入力が所定の数値を受信し、第２の入力が前
記付加的な読取り専用メモリに結合しており、出力が前
記n-n番目の段の出力端子に結合しており、コントロー
ル入力は前記付加的な減算器の符号出力に結合している
付加的な電子的スイッチとを具備し、 多入力加算器の入力が前記段出力と前記ｎ番目の段出力
に結合しており、その出力が前記座標系の第１の半象限
のデジタル位相検出信号を出力することを特徴とするデ
ジタル位相検出装置。 - 【請求項２】ｎが前記直角位相信号（ｘ′、ｙ′）の１
つの所定のビットの最大数であり、ｊはｎより小さい所
定の数であるような、類似のｊ個の段を具備し、前記ｊ
個の各段が、 第１と第２の入力端子と、 第１と第２の出力端子と、 第１の入力が前記第１の入力端子に、出力が前記第１の
出力端子に結合されている第１の電子的スイッチと、 第１の入力が前記第２の入力端子に、出力が前記第２の
出力端子に結合している第２の電子的スイッチと、 係数2-rにより（ｒは段の数を表す）入力を乗算する第
１と第２の定倍率の乗算器であって、入力が前記第１の
入力端子に結合している前記第１の定倍率の乗算器と、
入力が前記第２の入力端子に結合している前記第２の定
倍率の乗算器と、 第１の入力が前記第２の定倍率の乗算器の出力に結合さ
れており、第２の入力が前記第１の入力端子に結合され
ており、出力は前記第１の電子的スイッチの第２の入力
に結合している加算器と、 被減数入力が前記第２の入力端子に結合されており、減
数入力が前記第１の定倍率の乗算器の出力に結合されて
おり、出力が前記第２の電子的スイッチの第２の入力に
結合され、符号出力を有する第１の減算器と、 アークタンジェント2-r（ｒは１からｎ−１までの段数
を表す）用の第２の読取り専用メモリと、 段出力と、 第１の入力が所定の数値を受信し、第２の入力が前記読
取り専用メモリの出力に結合し、出力が前記段出力に結
合している第３の電子的スイッチとを具備し、 前記減算器の符号出力が前記第１、第２、第３の電子的
スイッチに結合しそれらを制御しており、 前記ｎ−１段の第１の段の第１と第２の入力端子が、ぞ
れぞれ前記直角位相信号の第１の信号（ｘ′）と前記直
角位相信号の第２の信号（ｙ′）とを受信し、 前記類似のｊ個の段の第２の段とそれに続く全ての段の
第１と第２の入力端子が、それぞれ前記ｊ個の段の直前
の段の第１と第２の出力端子に結合しており、 ｎ−ｊ−１個の類似の付加的な段の各々が、 第１と第２の入力端子と、 第１と第２の出力端子と、 付加的な段出力と、 入力が前記付加的な段の第１の入力に結合し、前記付加
的な段の第１の入力も又前記付加的な段の第１の出力に
結合している係数2-r（ｒ＝ｊ＋１からｎ−１）のため
の第３の定倍率の乗算器と、 第１の入力が前記付加的な段の第２の入力に結合し、出
力が前記付加的な第２の出力に結合している第４の電子
的スイッチと、 被減数入力が前記付加的な段の第２の入力に結合し、減
数入力が前記第３の定倍率の乗算器の出力に結合し、出
力が前記第４の電子的スイッチの第２の入力に結合し、
前記第４の電子的スイッチを制御するための符号出力を
備えている第２の減算器とを備え、 前記符号出力は前記付加的な段の出力に結合しており、 前記ｎ−ｊ−１個の類似の段の第１と第２の入力端子は
それぞれその前の段の第１と第２の出力端子に結合して
おり、 第１と第２の入力端子がそれぞれ前記ｎ−ｊ−１の段の
ｎ−ｊ−１番目の段の第１と第２の出力端子に結合して
いる第ｎ番目の段が、 入力が前記ｎ番目の段の第１の入力端子に結合してい
る、2-nによる、入力を乗算するためのさらに別の定倍
率の乗算器と、 被減数入力が前記ｎ番目の段の第２の入力端子に結合
し、１つの入力が前記別の定倍率の乗算器の出力に結合
し、符号出力を出力するさらに別の減算器とを備え、 ｎ番目の段の出力端子が前記別の減算器の符号出力に結
合しており、 レジスタの入力が前記付加的な段と前記ｎ番目の段のそ
れぞれの出力端子に結合しており、 入力が前記段の入力と前記レジスタの出力に結合してい
る多入力加算器の出力が前記座標系の第１の半象限のデ
ジタル位相検出信号を出力することを特徴とするデジタ
ル位相検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84106475.1 | 1984-06-06 | ||
| EP84106475A EP0169915B1 (de) | 1984-06-06 | 1984-06-06 | Digitaler Phasendemodulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613072A JPS613072A (ja) | 1986-01-09 |
| JPH0685488B2 true JPH0685488B2 (ja) | 1994-10-26 |
Family
ID=8191969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123488A Expired - Lifetime JPH0685488B2 (ja) | 1984-06-06 | 1985-06-06 | デジタル位相検出装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4623873A (ja) |
| EP (1) | EP0169915B1 (ja) |
| JP (1) | JPH0685488B2 (ja) |
| AU (1) | AU4286285A (ja) |
| DE (1) | DE3473978D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624291B2 (ja) * | 1985-04-17 | 1994-03-30 | 日本電気株式会社 | 位相検出回路 |
| US7156488B2 (en) * | 2004-05-05 | 2007-01-02 | Eastman Kodak Company | Ink repellent coating on charge device to improve printer runability and printhead life |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853804A (ja) * | 1981-09-26 | 1983-03-30 | Togami Electric Mfg Co Ltd | 電磁石装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4090145A (en) * | 1969-03-24 | 1978-05-16 | Webb Joseph A | Digital quadrature demodulator |
| GB2106734B (en) * | 1981-09-15 | 1986-01-15 | Standard Telephones Cables Ltd | Radio receiver |
-
1984
- 1984-06-06 EP EP84106475A patent/EP0169915B1/de not_active Expired
- 1984-06-06 DE DE8484106475T patent/DE3473978D1/de not_active Expired
-
1985
- 1985-05-22 US US06/736,945 patent/US4623873A/en not_active Expired - Fee Related
- 1985-05-24 AU AU42862/85A patent/AU4286285A/en not_active Abandoned
- 1985-06-06 JP JP60123488A patent/JPH0685488B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853804A (ja) * | 1981-09-26 | 1983-03-30 | Togami Electric Mfg Co Ltd | 電磁石装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU4286285A (en) | 1985-12-12 |
| EP0169915B1 (de) | 1988-09-07 |
| JPS613072A (ja) | 1986-01-09 |
| US4623873A (en) | 1986-11-18 |
| EP0169915A1 (de) | 1986-02-05 |
| DE3473978D1 (en) | 1988-10-13 |
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