JP2517657B2

JP2517657B2 - 電子機器の制御方法及びその装置

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Publication number: JP2517657B2
Application number: JP63267151A
Authority: JP
Inventors: 愛一片山
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1988-10-25
Filing date: 1988-10-25
Publication date: 1996-07-24
Anticipated expiration: 2011-07-24
Also published as: JPH02114349A

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、マイクロプロセッサにより、電子機器内
部の多数の被制御回路を制御する電子機器の制御方法及
びその装置に関する。

特に、電気信号を受けてその特性を測定する測定回路
内において、アナログ回路とそれを制御するデジタル的
な制御回路が並存するため、制御信号がアナログ信号に
対する雑音源になることが多い。この発明は制御信号が
アナログ信号に与える雑音としての影響を軽減して、制
御できる電子機器の制御方法及びその装置に関する。

（従来の技術）従来、マイクロプロセッサで電子機器内部の多数の被
制御回路を制御している機器に、アンリツ株式会社が19
86年３月31日に発行した「アンリツテクニカル51」の42
頁から51頁に記載の「スペクトラムアナライザMS710C」
があった。この「アンリツテクニカル51」の49,50頁に
記載のFig.17,18に示されるように、マイクロプロセッ
サ（以下、CPUと称する）からデータバスを通じてほぼ
直後にアナログ回路で構成されるRF部、ローカル部及び
IF部を制御し、ミキサバイアス制御、ローカル周波数設
定及びATT（アッテネータ）の設定などを行っていた。

更に、このIF部において制御対象となる主なアナログ
回路を第６図に示す。第６図でATT61,LPF62（ローパス
フィルタの略）,D/A変換器63を通して制御されるオフセ
ット回路65,サンプリングタイミング回路64を介して制
御されるA/D変換器66及びメモリ67は同一プリント板60
上で８ビットのデータバスとそれに付随する制御信号で
接続され、さらに他の箇所にある制御装置としてのCPU1
に接続されている。

この場合、CPU1から出力される８ビットのデータや制
御信号はプリント板60内の各回路（61〜64）に共通に伝
送され、この中で制御信号により選択的に指定された回
路のみがデータを受領し制御される。

（発明が解決しようとする課題）このような従来技術においては、制御対象の回路がCP
Uにデータバスで直結されているため、例えば第６図に
おいて、ATT61らLPF62にとって不要なD/A変換器63を制
御するためのデータが、ATT61やLPF62にも印加される。
このデータは実際はデジタル信号であって、このデジタ
ル信号及びその高調波成分がATT61やLPF62付近のアナロ
グ信号系統に電気的に結合して、アナログ信号に対して
雑音となる。その結果、測定回路にあっては誤差は生ず
るという問題がある。特に、熱雑音に近いレベルの信号
を測定する場合には大きな問題となる。

また、上記のようにプリント板60内に制御対象である
アナログ回路と８ビットのデータバス及びそれに付随す
る制御線が並存することとなり、プリント板60内の配線
パターンが複雑化する原因の一つである。特に、上記の
雑音の軽減化を図るため、部品配置、布線及びそれらの
電気的結合をさけるためのシールど等を考慮し最適の条
件を得ようとすれば、相当の試行錯誤が必要であるこ
と、収容ケースが大きくなること、費用がかさむこと等
の欠点がある。さらに、複数のプリント板60間にもデー
タバス及びそれに付随する制御線を布線するための配線
材料が必要となり、上記プリント板60内の配線パターン
と同様の問題がある。

とりわけ近年、産業用の計測機器もOA機器並の小型化
が要求されるようになってきており、大きくすることは
時代に逆行することになる。

この発明の目的は上記問題点を解決し、機器を大きく
することなく、かつ容易な構成で雑音の軽減を図れる電
子機器の制御方法及びその装置を提供することにある。

（課題を解決するための手段）この発明にかかる電子機器の制御方法は、デジタルな
制御信号を順次出力する主制御回路を上位の１位とし、
デジタルの制御信号に応じてアナログ信号を処理する複
数の被制御回路各々を下位のＮ位としてその間に従属に
連結されたＮ−１階層（Ｎは３以上の整数）の従属制御
回路群を準備する段階と、主制御回路から制御信号でＫ＋１位（Ｋ＝２からＮ−
１の間の整数）の所定の従属制御回路へ主制御回路から
のその後の制御信号を分配可能されたＫ位の所定従属制
御回路が、前記その後の制御信号を受けて、前記Ｋ＋１
位の所定従属制御回路をＫ＋２位の所定従属回路への主
制御回路からその後の制御信号を分配可能に設定せし
め、これを２位からＮ−１位までの階層で順次行うこと
により、前記主制御回路から所定の被制御回路まで各階
層で制御信号を分配可能にされた所定従属制御回路を介
した制御ルートを設定する段階と、前記主制御回路が前記所定の被制御回路を制御するた
めの制御データを含む制御信号を前記各階層で制御信号
を分配可能にされた制御ルートを通して前記所定の被制
御回路へ伝達する段階とからなるものである。

また、この発明にかかる電子機器の制御装置は、アナ
ログ信号を処理する被制御回路を制御するためにデジタ
ルな制御信号を順次出力する主制御回路と、前記主制御
回路を上位とし複数の各前記被制御回路を下位としてそ
の間に連結される複数階層の従属制御回路群とを備え、
前記従属制御回路は、前記主制御回路が各階層の所定従
属制御回路を指定する情報を含む制御信号を順次出力す
る前記制御信号を前記主制御回路又は上位階層の従属制
御から受領し、その制御信号によって指定された次の下
位階層の従属制御回路を選択することにより制御信号を
分配可能にする選択手段を備え、順次前記主制御回路か
ら所定の被制御回路までの制御ルートを設定するもので
ある。

〔作用〕

この発明にかかる電子機器の制御方法とその装置は、
先ず、主制御回路は制御信号として、各階層の従属制御
回路の１個を選択するための信号（以下、アドレスデー
タと言う）とアドレス信号で指定された従属制御回路が
受領して処理すべき信号（以下、制御データと言う）を
シリアルに出力する。

各階層の従属制御回路は、主制御回路からの制御信号
にふくまれるアドレス信号を受領して、主制御回路又は
上位の従属制御回路からの制御信号により指定される下
位の従属制御回路を順次選択し、主制御回路から制御目
的の被制御回路までの制御ルートを設定する。

次に制御ルートを構成する各階層の従属制御回路はや
はり主制御回路からの制御信号に含まれる制御データを
受領して、この制御データを被制御回路へ伝達してこれ
を制御する。

（実施例）実施例として大きく分けて被制御回路を制御する場合
の第１実施例と、被制御回路からデータを読み出す場合
の第２実施例を示す。

［第１実施例］この発明の実施例の構成を第１図の実線で示す。

第１図で、CPU1はアドレスデータと制御データの制御
情報を時系列的に８ビット単位で出力する。主制御回路
２はCPU1より受領した制御情報に基づいて、８ビットの
情報の前後にスタートビットとストップビットを付加し
た10ビットのシリアルな制御信号に変換し、これを転送
クロックと共に配線W2へ出力する。この発明としては、
この主制御回路２が前記CPU1を含んでいても良い。従属
制御回路３は主制御回路２に配線W2で従属に接続される
第１階層の従属制御回路である。従属制御回路31〜33は
従属制御回路３に配線W31〜W33で従属に接続される第２
階層の従属制御回路である。従属制御回路311〜313、制
御回路321〜323及び従属制御回路331〜333はそれぞれ従
属制御回路31、従属制御回路32及び従属制御回路33に配
線W311〜313、W321〜323及びW331〜333で従属に接続さ
れる第３階層の従属制御回路である。上記各階層の各従
属制御回路（3,31〜33,311〜313,321〜323,331〜333）
は、この例では同一の内部回路構成をなしている（な
お、以下の説明において従属制御回路を特定しないとき
は符号の名称の後に付さないものとする）。この従属制
御回路の詳細説明については後記するが、各従属制御回
路は出力端子としてPORT1,PORT2及びPORT3を有し、かつ
制御信号をもとにこれら出力端子のいずれかを選択する
ための選択手段を備えている。

ATT61、LPF62及びD/A変換器63は被制御回路である
（その他の被制御回路については図示せず）。

主制御回路２より出力される制御信号に含まれる基本
的なデータ例を第２図に示す。第２図で基本データ１は
フレームアウトデータで、従属制御回路をリセットする
ためのものである。基本データ２〜４は従属制御回路の
PORT1〜３のいずれかを選択し、選択されたPORT1〜３に
接続された従属制御回路に制御信号を分配可能状態に設
定するためのものである。基本データ５は従属制御回路
を、被制御回路を制御するための制御データを受信可能
状態にするためのものである。基本データ６は制御デー
タである。

主制御回路２より出力される制御信号に含まれる具体
的なデータ例を第３図に示す。この具体的なデータは前
記基本データを基に作られる。この第３図のデータ１〜
10が主制御回路２より出力されたときの動作フローを第
４図に示す。

第３図及び第４図を基にこの実施例の概略動作を説明
する。これらの図で、データ１〜10は順次シリアルに主
制御回路２より配線W2に出力されるが、この内データ１
〜６に伴う動作は初期設定であって各従属制御回路をリ
セットするための動作であり、データ７〜９に伴う動作
は各階層の従属制御回路に主制御回路２から被制御回路
までの制御ルートを設定するための動作であり、データ
10に伴う動作は制御ルートを通して制御データを被制御
回路に伝達する動作である。

次に、これら第１、第３及び第４図を基に動作を詳細
に説明する。

（１）主制御回路２がデータ１を含む制御信号を出力す
る。この制御信号を受けた従属制御回路３はその内部回
路の全てをリセットされ、次からの制御信号を正常に受
領可能となる。

（２）主制御回路２がデータ２を含む制御信号を出力す
る。この制御信号を受けた従属制御回路３は自らのPORT
1〜３の全てを、次に主制御回路２から受領する制御信
号を分配可能状態とする。つまり、従属制御回路３は自
らのPORT1〜３の全てに接続される第２階層の従属制御
回路31〜33を選択し、主制御回路２を従属制御回路31〜
33に接続することと等価になる。

ところで、従属制御回路はフレームアウトデータを含
む制御信号を受領後、最初に受信した制御信号のアドレ
スデータを再びフレームアウトデータを含む制御信号を
受領するまで保持するように構成されている。したがっ
て、従属制御回路３は次の制御信号を受領してもデータ
２を含む先の制御信号によって設定された状態（自らの
PORT1〜３の全てに接続される第２階層の従属制御回路3
1〜33へ次に受領する制御信号を分配可能な状態）に維
持される。

（３）主制御回路２がデータ３を含む制御信号を出力す
る。従属制御回路３は主制御回路２から受けた制御信号
を自らのPORT1〜３に接続される第２階層の従属制御回
路31〜33へ分配する。

このときの制御信号に含まれるデータ３はフレームア
ウトデータであるから、これを受領した従属制御回路31
〜33は受領後にリセットされる。

（４）主制御回路２がデータ４を含む制御信号を出力す
ると、（２）の説明同様、従属制御回路３は自らのPORT
1〜３の全てを、次に主制御回路２から受領する制御信
号を分配可能状態となる。

（５）主制御回路２がデータ５を含む制御信号を出力す
ると、この制御信号を従属制御回路３のPORT1〜３を介
して受領した第２階層の従属制御回路31〜33は、それぞ
れのPORT1〜３に接続される第３階層の従属制御回路（3
11〜313,321〜323,331〜333）へ、次に主制御回路２か
ら受領する制御信号を分配可能状態となる。

（６）主制御回路２がフレームアウトデータであるデー
タ６を含む制御信号を出力すると、この制御信号を受領
した従属制御回路３、従属制御回路31〜33及び従属制御
回路（311〜313,321〜323,331〜333）は受領後にリセッ
トされる。これで全ての従属制御回路がリセットされた
ことになる。

（７）主制御回路２がデータ７を含む制御信号を出力す
ると、この制御信号を受領した従属制御回路３が自らの
PORT3を選択し、第２階層の従属制御回路33に信号分配
可能状態となる。

（８）主制御回路２がデータ８を含む制御信号を出力す
ると、この制御信号を従属制御回路３のPORT3を介して
受領した従属制御回路33が自らのPORT3を選択し、第３
階層の従属制御回路333に信号分配可能状態となる。

（９）主制御回路２がデータ９を含む制御信号を出力す
ると、この制御信号を従属制御回路3,33を介して受領し
た従属制御回路333が受信可能状態にされ、次に入力さ
れる制御信号を受信して接続されている被制御回路であ
るD/A変換器63に出力可能状態になる。

これで、主制御回路２、第１階層の従属制御回路３、
第２階層の従属制御回路33及び第３階層の従属制御回路
333が選択され、これらの従属制御回路を介して主制御
回路２から制御目標のD/A変換器63までの制御ルートが
設定されたことになる。

（10）この状態で、主制御回路２が制御データであるデ
ータ10を含む制御信号を出力すると、この制御信号は前
記制御ルートを介して従属制御回路333に伝達され、か
つ従属制御回路333で一旦レジスタにラッチされた後にD
/A変換器63に出力される。D/A変換器63は入力された制
御信号の制御データ、つまりA₇〜A₀の８ビットデータに
よって制御される。

上記（10）以降は主制御回路２がフレームアウトデー
タを含む制御信号を出力しない限り、主制御回路２及び
それに従属する各階層の各従属制御回路は上記（９）の
動作終了状態を維持する。したがって、上記（10）以降
に主制御回路２がフレームアウトデータ以外のデータを
含む制御信号を出力すると、そのデータは従属制御回路
333のレジスタにラッチされる。

上記（10）の状態からLPF62及びATT61の制御を行なう
ためには、主制御回路２が出力するアドレスデータを変
えて上記（６）〜（10）と等価な動作を行なわせること
である。

また、主制御回路２がフレームアウトデータを含む制
御信号を出力するようにすれば、全ての階層の従属制御
回路はそのPORT1〜３からの出力を停止する。

上記動作の中の（７）〜（10）におけるD/A変換器63
までの制御信号の伝送過程において、第１階層の従属制
御回路３以降の配線でW33及びW333以外の配線には制御
信号及び転送クロックは存在していない。同様なことは
LPF61及びATT62を制御する場合にも言える。したがって
例えば、第３階層の従属制御回路（311〜313,321〜323,
331〜333）以降、被制御回路を含めて一つのプリント板
内に実装すると、被制御回路間を結ぶアナログ線路と平
行している制御線が無いこと、しかも各被制御回路には
必要な制御信号が必要な従属制御回路及び配線を経て必
要な時にのみ入力され（そのときに他の従属制御回路及
び配線は信号がオフ状態となる）ること等から、制御信
号に含まれるデジタル信号がアナログ信号系に与える雑
音としての影響を相当に軽減できる。同時に部品実装も
容易になる。

次に主制御回路２内のデータ出力回路について説明す
る。

第５図（ａ）はそのデータ出力回路例である。図で、
データ出力レジスタ50はCPU1からの制御信号に含まれる
パラレルロード許可信号を受けた後パラレルデータD₀〜
D₇にその前後に値「０」及び「１」を追加して10ビット
のデータとして記憶し、これをシリアルなデータとして
転送クロックとともに配線W2を介して出力する。

さらに、従属制御回路の詳細構成について説明する。
第１図における従属制御回路はどれも同じものである
が、これらの代表として従属制御回路33について説明す
る。

第５図（ｂ）に実線でその構成の例を示す（点線部分
の構成については後記する）。

この図で、シフトレジスタ51は入力された制御信号の
データをシリアルに10ビット分記憶し、その内Q₀〜Q₇ビ
ットのデータD₀〜D₇をパラレルに変換して出力する。第
５図（ｃ）にそのタイミングを示す。また、シフトレジ
スタ51は最終端（10ビット目;Q_STA）のレジスタが値
「１」を記憶（これが入力されるデータのスタートビッ
トD_STA検出に相当）した後の次の転送クロックで記憶し
ている全ビットのデータをクリアされる。

ゲート回路54はフレームアウトデータ（全ビットの値
が「１」）を検出する。

ポートアドレスレジスタ52はPORT1,2,3を選択するた
めのレジスタであって、いわば後記するマルチプレクサ
57a,57b,57cと共にPORT1,2,3に接続される下位の従属制
御回路を選択する選択手段である。ポートアドレスレジ
スタ52の全ビットはシフトレジスタ51がフレームアウト
データを記憶した直後のクロック（ゲート回路54より受
ける）の立ち下がりでクリアされる。また、ポートアド
レスレジスタ52はシフトレジスタ51がフレームアウトデ
ータ以外の正規なポートのアドレスデータを記憶した直
後のクロック（ゲート回路56より受ける）の立ち下がり
でそのポートのアドレスデータを記憶する。このとき、
ポートアドレスレジスタ52のP_Xビットは値「１」とな
り、このP_Xビットがフレームアウトデータに基づいて
（ゲート回路54より受ける）クリアされない限り記憶し
たアドレスデータを保持する。

マルチプレクサ57a,57b,57cはそれぞれPORT1,2,3を有
し、ポートアドレスレジスタ52のビットP₁,P₂,P₃が値
「１」のときデータ及び転送クロックを出力する。

データ出力レジスタ53はポートアドレスレジスタ52の
P₀ビットが値「１」を記憶し、かつシフトレジスタ51が
フレームアウトデータ以外の正規なデータを記憶した直
後のクロック（ゲート回路55より受ける）の立ち下がり
でシフトレジスタ51が出力するデータD₀〜D₇をO₀〜O₇と
して記憶し、出力する。

上記で使用した従属制御回路は各階層にわたり皆同一
のものでよく、かつ集積化が容易な内部構成であるから
実装効率もよくなる。

［第２実施例］第２実施例は被制御回路からのデータをCPU1で読み出
すものである。

第１図で実線で示される構成に点線部分の信号系を加
えた構成である。なおこの場合、図示していないが各構
成要素間の配線には双方向の線が含まれる。

この動作は第１実施例の（１）から（９）で説明した
ものと同じである。第１実施例の（10）に相当する動作
は、主制御回路２が従属制御回路333に入力されるデー
タRD333を、従属制御回路333、従属制御回路33、従属制
御回路３及び主制御回路２を介して受領することにな
る。

この場合の主制御回路２の構成例を第５図（ｄ）に示
す。従属制御回路３からシリアルなデータをシフトレジ
スタ51で一旦記憶した後、ゲート回路55がスタートビッ
トQ_STAとストップビットQ_STOを検出して、シフトレジス
タ51が記憶したデータをデータ出力レジスタ53に記憶さ
せ、かつ出力させる。

また、従属制御回路としては第５図（ｂ）で示される
実線の構成に点線部分で示される構成を追加した例を挙
げることができる。

データを生成する被制御回路からのパラレルなデータ
を入力レジスタ59でシリアルなデータに変換して出力す
る。また、この従属制御回路がより下位の従属接続回路
からデータを受ける場合は、マルチプライヤ57a,57b,57
cを介して行なう。

なお、第１の実施例と第２実施例における従属制御回
路はすべて同じものを使用する必要はない。特に、その
後に同じ従属制御回路が接続されるか、あるいは被制御
回路が接続されるかによって分けてもよい。

上記第１の実施例と第２実施例をもとに双方向の制御
もできる。

また、上記実施例で主制御回路２、従属制御回路の各
回路間における配線は、転送クロック及びデータの２本
の信号線からなっているが、マンチェスタ符号化方式で
知られるような転送クロックにデータを重畳した方式を
採用することにより、１本の信号線で済む。

その場合、主制御回路２の出力部にマンチェスタ・エ
ンコーダが、また従属制御回路の入力部にはマンチェス
タ・デコーダが必要である。

（発明の効果）上記説明のように、この発明にかかる電子機器の制御
方法は、デジタルな制御信号を順次出力する主制御回路
を上位の１位とし、デジタルの制御信号に応じてアナロ
グ信号を処理する複数の被制御回路各々を下位のＮ位と
してその間に従属に連結されたＮ−１階層（Ｎは３以上
の整数）の従属制御回路群を準備する段階と、主制御回路から制御信号でＫ＋１位（Ｋ＝２からＮ−
１の間の整数）の所定の従属制御回路へ主制御回路から
のその後の制御信号を分配可能されたＫ位の所定従属制
御回路が、前記その後の制御信号を受けて、前記Ｋ＋１
位の所定従属制御回路をＫ＋２位の所定従属回路への主
制御回路からその後の制御信号を分配可能に設定せし
め、これを２位からＮ−１位までの階層で順次行うこと
により、前記主制御回路から所定の被制御回路まで各階
層で制御信号を分配可能にされた所定従属制御回路を介
した制御ルートを設定する段階と、前記主制御回路が前記所定の被制御回路を制御するた
めの制御データを含む制御信号を前記各階層で制御信号
を分配可能にされた制御ルートを通して前記所定の被制
御回路へ伝達する段階とからなるので、主制御回路と複数のアナログの被制御回路に複数回路
の従属制御回路群を有している。

主制御回路と目標とする当該被制御回路間で各階層で
必要とする従属制御回路のみ、当該被制御回路への制御
信号を通すことができる。

逆にいえば、制御信号を通さない制御回路は、当該被
制御回路と他の被制御回路の間でデジタル的に緩衝効果
を有する。

主制御回路から目標の当該被制御回路までの制御ルー
トの設定は、まず制御信号により、２位の階層の特定の
従属制御回路が３位の階層の特定の従属制御回路へ主制
御回路からの制御信号を配分可能にされる。これを次々
階層毎に、制御信号により逐一行うことにより、達成さ
れている。

したがって、制御ルート設定中も、他の被制御回路の
方へ、不要なデジタル信号がいくことはない。

また、この発明にかかる電子機器の制御装置は、アナ
ログ信号を処理する被制御回路を制御するためにデジタ
ルな制御信号を順次出力する主制御回路と、前記主制御
回路を上位とし複数の各前記被制御回路を下位としてそ
の間に連結される複数階層の従属制御回路群とを備え、
前記従属制御回路は、前記主制御回路が各階層の所定従
属制御回路を指定する情報を含む制御信号を順次出力す
る前記制御信号を前記主制御回路又は上位階層の従属制
御から受領し、その制御信号によって指定された次の下
位階層の従属制御回路を選択することにより制御信号を
分配可能にする選択手段を備え、順次前記主制御回路か
ら所定の被制御回路までの制御ルートを設定するもので
あるので、各被制御回路には必要な制御信号が必要な制
御ルートを経て必要な時にのみ入力されて、他の従属制
御回路及び配線は信号がオフ状態となるように制御され
ることから、制御信号に含まれるデジタル信号がアナロ
グ信号系に与える雑音としての影響を相当に軽減できる
効果がある。同時に部品実装に際しても、回路間のシー
ルドや隔離等に関して簡易になる効果がある。また、従
属制御回路は皆同一のものが使え、かつ集積回路化が容
易であるから実装効率もよい。

【図面の簡単な説明】

第１図は第１及び第２実施例の構成を示す図、第２図は
基本的なデータの例を示す図、第３図は具体的はデータ
の例を示す図、第４図は動作フローを示す図、第５図
（ａ）は第１実施例の主制御回路の構成を示す図、第５
図（ｂ）は第１及び第２実施例の従属制御回路の構成を
示す図、第５図（ｃ）は第５図（ｂ）におけるシフトレ
ジスタ51のタイミングを示す図、第５図（ｄ）は第２実
施例の主制御回路の構成を示す図、第６図は従来例の構
成を示す図である。図中の、１はCPU、２は主制御回路、3,31〜33,311〜31
3,321〜323,331〜333は従属制御回路、50はデータ出力
レジスタ、51はシフトレジスタ、52はポートアドレスレ
ジスタ、53はデータ出力レジスタ、54,55,56,58はゲー
ト回路、57a,57b,57cはマルチプライヤ、59は入力レジ
スタ、60はプリント板、61はATT、62はLPF、63はD/A変
換器、64はサンプリンタイミング回路、65はオフセット
回路、66はA/D変換器、67はメモリである。

Claims

(57)【特許請求の範囲】

【請求項１】デジタルな制御信号を順次出力する主制御
回路を上位の１位とし、デジタルの制御信号に応じてア
ナログ信号を処理する複数の被制御回路各々を下位のＮ
位としてその間に従属に連結されたＮ−１階層（Ｎは３
以上の整数）の従属制御回路群を準備する段階と、主制御回路から制御信号でＫ＋１位（Ｋ＝２からＮ−１
の間の整数）の所定の従属制御回路へ主制御回路からの
その後の制御信号を分配可能されたＫ位の所定従属制御
回路が、前記その後の制御信号を受けて、前記Ｋ＋１位
の所定従属制御回路をＫ＋２位の所定従属回路への主制
御回路からその後の制御信号を分配可能に設定せしめ、
これを２位からＮ−１位までの階層で順次行うことによ
り、前記主制御回路から所定の被制御回路まで各階層で
制御信号を分配可能にされた所定従属制御回路を介した
制御ルートを設定する段階と、前記主制御回路が前記所定の被制御回路を制御するため
の制御データを含む制御信号を前記各階層で制御信号を
分配可能にされた制御ルートを通して前記所定の被制御
回路へ伝達する段階とからなる電子機器の制御方法。
【請求項２】アナログ信号を処理する被制御回路を制御
するためにデジタルな制御信号を順次出力する主制御回
路と、前記主制御回路を上位とし複数の各前記被制御回
路を下位としてその間に連結される複数階層の従属制御
回路群とを備え、前記従属制御回路は、前記主制御回路
が各階層の所定従属制御回路を指定する情報を含む制御
信号を順次出力する前記制御信号を前記主制御回路又は
上位階層の従属制御から受領し、その制御信号によって
指定された次の下位階層の従属制御回路を選択すること
により制御信号を分配可能にする選択手段を備え、順次
前記主制御回路から所定の被制御回路までの制御ルート
を設定することを特徴とする電子機器の制御装置。