JPH0764804A - 割込み制御回路 - Google Patents
割込み制御回路Info
- Publication number
- JPH0764804A JPH0764804A JP21061993A JP21061993A JPH0764804A JP H0764804 A JPH0764804 A JP H0764804A JP 21061993 A JP21061993 A JP 21061993A JP 21061993 A JP21061993 A JP 21061993A JP H0764804 A JPH0764804 A JP H0764804A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- signal line
- timing
- signals
- interrupt signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 １つの信号線に複数の意味付けをもたせ多重
化することにより信号線の低減を図って実装密度をあげ
ることのできる割込み制御回路を提供する。 【構成】 複数の割込み信号を所定のタイミングに従っ
てバス上の同一の割込み信号ライン１３上に出力する割
込み出力手段１、２、３、４、８、９、１０、１１と、
前記割込み信号ライン１３上の複数の割込み信号の取り
込みのタイミングを発生させる取り込みタイミング発生
手段５と、前記取り込みタイミング発生手段５により発
生させたタイミングに従って前記割込み信号ライン上の
複数の割込み信号を各々分離して取り込んで格納する複
数のラッチ手段７とを設ける。
化することにより信号線の低減を図って実装密度をあげ
ることのできる割込み制御回路を提供する。 【構成】 複数の割込み信号を所定のタイミングに従っ
てバス上の同一の割込み信号ライン１３上に出力する割
込み出力手段１、２、３、４、８、９、１０、１１と、
前記割込み信号ライン１３上の複数の割込み信号の取り
込みのタイミングを発生させる取り込みタイミング発生
手段５と、前記取り込みタイミング発生手段５により発
生させたタイミングに従って前記割込み信号ライン上の
複数の割込み信号を各々分離して取り込んで格納する複
数のラッチ手段７とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は割込み制御回路に係り、
特にマイコンやコンピュータシステムで使用されるバス
やロジック回路等で使用されるワイヤードオア（Ｗｉｒ
ｅｄ−ＯＲ）接続された割込み制御回路に関する。
特にマイコンやコンピュータシステムで使用されるバス
やロジック回路等で使用されるワイヤードオア（Ｗｉｒ
ｅｄ−ＯＲ）接続された割込み制御回路に関する。
【０００２】
【従来の技術】従来のＷｉｒｅｄ−ＯＲ接続により構成
された割込み制御回路は、例えばバス上の同一の割込み
信号ライン上に出力される割込み信号は一種類しか接続
できなかった。たとえばＳＢＣ（シングルボードコンピ
ュータシステム）で使用されているバスの割込みライン
には、システムを構成する複数のボードからＷｉｒｅｄ
−ＯＲ接続で割込み信号が出力される。この時割込みレ
ベル１に対して１ラインの信号線が必要であった。した
がって複数の割込みレベルがある場合には割込みレベル
の数だけ信号線が必要であった。
された割込み制御回路は、例えばバス上の同一の割込み
信号ライン上に出力される割込み信号は一種類しか接続
できなかった。たとえばＳＢＣ（シングルボードコンピ
ュータシステム）で使用されているバスの割込みライン
には、システムを構成する複数のボードからＷｉｒｅｄ
−ＯＲ接続で割込み信号が出力される。この時割込みレ
ベル１に対して１ラインの信号線が必要であった。した
がって複数の割込みレベルがある場合には割込みレベル
の数だけ信号線が必要であった。
【０００３】
【発明が解決しようとする課題】このように従来の割込
み制御回路では１つの割込み信号ラインに対しては１つ
の意味付けしかできず、システム設計時などには信号線
の増加に伴う実装エリアの圧迫など実装上の大きな問題
が発生していた。
み制御回路では１つの割込み信号ラインに対しては１つ
の意味付けしかできず、システム設計時などには信号線
の増加に伴う実装エリアの圧迫など実装上の大きな問題
が発生していた。
【０００４】本発明は上述した問題点を解消するために
なされたもので、１つの信号線に複数の意味付けをもた
せ多重化することにより信号線の低減を図って実装密度
をあげることのできる割込み制御回路を提供することを
目的とする。
なされたもので、１つの信号線に複数の意味付けをもた
せ多重化することにより信号線の低減を図って実装密度
をあげることのできる割込み制御回路を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明は、複数の割込み
信号を所定のタイミングに従ってバス上の同一の割込み
信号ライン上に出力する割込み出力手段と、前記割込み
信号ライン上の複数の割込み信号の取り込みのタイミン
グを発生させる取り込みタイミング発生手段と、前記取
り込みタイミング発生手段により発生させたタイミング
に従って前記割込み信号ライン上の複数の割込み信号を
各々分離して取り込んで格納する複数のラッチ手段とを
具備したものである。
信号を所定のタイミングに従ってバス上の同一の割込み
信号ライン上に出力する割込み出力手段と、前記割込み
信号ライン上の複数の割込み信号の取り込みのタイミン
グを発生させる取り込みタイミング発生手段と、前記取
り込みタイミング発生手段により発生させたタイミング
に従って前記割込み信号ライン上の複数の割込み信号を
各々分離して取り込んで格納する複数のラッチ手段とを
具備したものである。
【０００６】
【作用】本発明では所定のタイミングに従って複数の割
込み信号がバス上の同一の割込み信号ライン上に出力さ
れる。そして取り込みタイミング発生手段によりこの割
込み信号ライン上の複数の割込み信号は所定のタイミン
グでラッチ手段に取り込まれる。ラッチ手段に割込み信
号の取り込みを行うためにタイミング発生手段が設けら
れており、この取り込みタイミング発生手段により発生
させたタイミングに従って割込み信号ライン上の複数の
割込み信号は各々分離されてそれぞれ対応する複数のラ
ッチ手段に取り込まれる。これにより意味付けの違う複
数の信号がＷｉｒｅｄ−ＯＲ出力されても時分割で出力
させ、出力別にラッチすることにより意味別に取り出す
ことが可能となる。したがって１本のＷｉｒｅｄ−ＯＲ
接続において異なる意味の信号を時分割で出力できるた
め信号を多重化することが可能となる。
込み信号がバス上の同一の割込み信号ライン上に出力さ
れる。そして取り込みタイミング発生手段によりこの割
込み信号ライン上の複数の割込み信号は所定のタイミン
グでラッチ手段に取り込まれる。ラッチ手段に割込み信
号の取り込みを行うためにタイミング発生手段が設けら
れており、この取り込みタイミング発生手段により発生
させたタイミングに従って割込み信号ライン上の複数の
割込み信号は各々分離されてそれぞれ対応する複数のラ
ッチ手段に取り込まれる。これにより意味付けの違う複
数の信号がＷｉｒｅｄ−ＯＲ出力されても時分割で出力
させ、出力別にラッチすることにより意味別に取り出す
ことが可能となる。したがって１本のＷｉｒｅｄ−ＯＲ
接続において異なる意味の信号を時分割で出力できるた
め信号を多重化することが可能となる。
【０００７】
【実施例】図１は本発明の一実施例の回路図を示したも
のである。
のである。
【０００８】本実施例では割込み制御回路がボード１か
らボード３に分割されて構成されており、それぞれ１
０、２０、３０で示す。ボード１にはシステムクロック
１２のタイミングクロックに従い、割込み信号ライン１
３上の割込み信号を所定のタイミングで取り込むための
タイミングを発生させるタイミング発生回路５と、割込
み信号を入力するためのバスバッファ６とこのバスバッ
ファ６から取り込まれた割込み信号をタイミング発生回
路５のタイミングにしたがってそれぞれ分離して取り込
むためのラッチ回路７ａ、ラッチ回路７ｂとが搭載され
ている。
らボード３に分割されて構成されており、それぞれ１
０、２０、３０で示す。ボード１にはシステムクロック
１２のタイミングクロックに従い、割込み信号ライン１
３上の割込み信号を所定のタイミングで取り込むための
タイミングを発生させるタイミング発生回路５と、割込
み信号を入力するためのバスバッファ６とこのバスバッ
ファ６から取り込まれた割込み信号をタイミング発生回
路５のタイミングにしたがってそれぞれ分離して取り込
むためのラッチ回路７ａ、ラッチ回路７ｂとが搭載され
ている。
【０００９】ボード２とボード３とはそれぞれ割込み信
号の数に応じて用意されており、本実施例の場合には２
つの割込み信号が発生する。それぞれのボードにはシス
テムクロック１２を分周して各ボードの割込み出力イネ
ーブル信号を作り出すための分周回路１と分周回路３と
が搭載されている。割込み信号はそれぞれスリーステー
トバッファ２及びスリーステートバッファ４を介して割
込み信号ライン１３上に出力される。本実施例ではボー
ド２とボード３とからの割込み信号がＷｉｒｅｄ−ＯＲ
接続された状態で割込み信号ライン１３に結合してい
る。
号の数に応じて用意されており、本実施例の場合には２
つの割込み信号が発生する。それぞれのボードにはシス
テムクロック１２を分周して各ボードの割込み出力イネ
ーブル信号を作り出すための分周回路１と分周回路３と
が搭載されている。割込み信号はそれぞれスリーステー
トバッファ２及びスリーステートバッファ４を介して割
込み信号ライン１３上に出力される。本実施例ではボー
ド２とボード３とからの割込み信号がＷｉｒｅｄ−ＯＲ
接続された状態で割込み信号ライン１３に結合してい
る。
【００１０】図２は図１の動作を示すタイミング図を示
したもので、図１中の各部の信号波形をそれぞれ示して
いる。ａ）、ｂ）はスリーステートバッファ２とスリー
ステートバッファ４のイネーブル信号で、ボード２とボ
ード３の割込み信号ｃ）、ｄ）はバッファイネーブル信
号ａ）、ｂ）がＨｉｇｈ Ｌｅｖｅｌのときバス上の割
込み信号ライン１３に出力される。
したもので、図１中の各部の信号波形をそれぞれ示して
いる。ａ）、ｂ）はスリーステートバッファ２とスリー
ステートバッファ４のイネーブル信号で、ボード２とボ
ード３の割込み信号ｃ）、ｄ）はバッファイネーブル信
号ａ）、ｂ）がＨｉｇｈ Ｌｅｖｅｌのときバス上の割
込み信号ライン１３に出力される。
【００１１】割込み信号ライン１３上に出力された割込
み信号ｅ）はボード１上のバスバッファ６を通りタイミ
ング発生回路５で発生されたタイミングにしたがってラ
ッチ回路７ａ、ラッチ回路７ｂにそれぞれ分離されてラ
ッチされる。タイミング発生回路５は、システムクロッ
ク及び割込み信号に基づき各ボードの割込み信号を取り
込むためのタイミングを定める割込み信号取り込みクロ
ックｆ）、ｇ）を作成し、ラッチ回路７ａ、ラッチ回路
７ｂに入力して割込み信号を各ボード別に保持する。こ
の際ボード２の割込みが信号ｈ）、ボード３の割込みが
信号ｉ）となる。このようにして１本のＷｉｒｅｄ−Ｏ
Ｒ信号に対して２種類の意味付け、すなわちボード２の
割込みとボード３の割込みとを行うことが可能となる。
み信号ｅ）はボード１上のバスバッファ６を通りタイミ
ング発生回路５で発生されたタイミングにしたがってラ
ッチ回路７ａ、ラッチ回路７ｂにそれぞれ分離されてラ
ッチされる。タイミング発生回路５は、システムクロッ
ク及び割込み信号に基づき各ボードの割込み信号を取り
込むためのタイミングを定める割込み信号取り込みクロ
ックｆ）、ｇ）を作成し、ラッチ回路７ａ、ラッチ回路
７ｂに入力して割込み信号を各ボード別に保持する。こ
の際ボード２の割込みが信号ｈ）、ボード３の割込みが
信号ｉ）となる。このようにして１本のＷｉｒｅｄ−Ｏ
Ｒ信号に対して２種類の意味付け、すなわちボード２の
割込みとボード３の割込みとを行うことが可能となる。
【００１２】図３は本発明の他の実施例の回路図を示し
たもので、割込みを発生させるボードを増やした時の実
施例を示しており、回路構成的には図１に示す実施例の
場合と同様である。図３に示す実施例ではボード４０及
びボード５０を追加し、４重の多重化を施している。こ
の際、ボード１に搭載されるラッチ回路は４つ必要とな
り、これがラッチ回路７ａからラッチ回路７ｄで示され
る。また各ボード上には分周回路８、分周回路１０及び
スリーステートバッファ９、スリーステートバッファ１
１が必要となる。このような４重化されたＷｉｒｅｄ−
ＯＲ接続の場合、割込み出力用のスリーステートバッフ
ァ２、４、９、１１と割込み取り込み用のラッチ６のタ
イミングが変更される。
たもので、割込みを発生させるボードを増やした時の実
施例を示しており、回路構成的には図１に示す実施例の
場合と同様である。図３に示す実施例ではボード４０及
びボード５０を追加し、４重の多重化を施している。こ
の際、ボード１に搭載されるラッチ回路は４つ必要とな
り、これがラッチ回路７ａからラッチ回路７ｄで示され
る。また各ボード上には分周回路８、分周回路１０及び
スリーステートバッファ９、スリーステートバッファ１
１が必要となる。このような４重化されたＷｉｒｅｄ−
ＯＲ接続の場合、割込み出力用のスリーステートバッフ
ァ２、４、９、１１と割込み取り込み用のラッチ６のタ
イミングが変更される。
【００１３】図４は図３の動作を示すタイミング図でボ
ード２とボード４とが割込みを発生させた時のタイミン
グを表している。図から明らかなようにバス上の割込み
信号ライン１３にはそれぞれのバッファがイネーブルに
なったときのみ割込み信号が出力され、ボード１のラッ
チ群７へ入力される。そしてタイミング発生回路５によ
り生成された各ボード割込みクロックｊ）、ｋ）、
ｌ）、ｍ）が各ラッチ回路７ａ、７ｂ、７ｃ、７ｄへ入
力される。この時割込みを発生させていないボードへの
ラッチクロックは生成されない。
ード２とボード４とが割込みを発生させた時のタイミン
グを表している。図から明らかなようにバス上の割込み
信号ライン１３にはそれぞれのバッファがイネーブルに
なったときのみ割込み信号が出力され、ボード１のラッ
チ群７へ入力される。そしてタイミング発生回路５によ
り生成された各ボード割込みクロックｊ）、ｋ）、
ｌ）、ｍ）が各ラッチ回路７ａ、７ｂ、７ｃ、７ｄへ入
力される。この時割込みを発生させていないボードへの
ラッチクロックは生成されない。
【００１４】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに本発明では１本のＷｉｒｅｄ−ＯＲ接続ラインに複
数の意味を持った信号を多重化することができるため、
システムの配線数を軽減できより高密度実装を可能とす
る割込み制御回路を実現することができる。
うに本発明では１本のＷｉｒｅｄ−ＯＲ接続ラインに複
数の意味を持った信号を多重化することができるため、
システムの配線数を軽減できより高密度実装を可能とす
る割込み制御回路を実現することができる。
【図１】本発明の一実施例の回路図
【図２】図１の動作を示すタイミング図
【図３】本発明の他の実施例の回路図
【図４】図３の動作を示すタイミング図
１ 分周回路 ２ スリーステートバッファ ３ 分周回路 ４ スリーステートバッファ ５ タイミング発生回路 ６ バスバッファ ７ａ、７ｂ、７ｃ，７ｄ ラッチ回路 ８ 分周回路 ９ スリーステートバッファ １０ 分周回路 １１ スリーステートバッファ １２ システムクロック １３ 割込み信号ライン
Claims (1)
- 【請求項１】 複数の割込み信号を所定のタイミングに
従ってバス上の同一の割込み信号ライン上に出力する割
込み出力手段と、 前記割込み信号ライン上の複数の割込み信号の取り込み
のタイミングを発生させる取り込みタイミング発生手段
と、 前記取り込みタイミング発生手段により発生させたタイ
ミングに従って前記割込み信号ライン上の複数の割込み
信号を各々分離して取り込んで格納する複数のラッチ手
段とを具備した事を特徴とする割込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21061993A JPH0764804A (ja) | 1993-08-25 | 1993-08-25 | 割込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21061993A JPH0764804A (ja) | 1993-08-25 | 1993-08-25 | 割込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764804A true JPH0764804A (ja) | 1995-03-10 |
Family
ID=16592330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21061993A Pending JPH0764804A (ja) | 1993-08-25 | 1993-08-25 | 割込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764804A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381403B1 (ko) * | 1995-06-23 | 2003-07-18 | 칼소닉 칸세이 가부시끼가이샤 | 마이크로컴퓨터의웨이크업장치 |
| JP2013073297A (ja) * | 2011-09-27 | 2013-04-22 | Nec Commun Syst Ltd | 時分割方式による割り込み制御回路および割り込み制御方法 |
-
1993
- 1993-08-25 JP JP21061993A patent/JPH0764804A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381403B1 (ko) * | 1995-06-23 | 2003-07-18 | 칼소닉 칸세이 가부시끼가이샤 | 마이크로컴퓨터의웨이크업장치 |
| JP2013073297A (ja) * | 2011-09-27 | 2013-04-22 | Nec Commun Syst Ltd | 時分割方式による割り込み制御回路および割り込み制御方法 |
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