JPH034334A - クロックアドバンス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はクロックアドバンス制御システムに関し、特に
情報処理装置の実装モジュール内の内部ブロックへ選択
的にクロックを供給制御する選択的クロックアドバンス
制御システムに関する。

従来技術 情報処理装置内の選択的クロックアドバンス制御は、Ｐ
／Ｐ（フリップフロップ）チェーン構成のスキャンバス
によるスキャンイン、スキャンアウト制御や情報装置内
の部分診断制御に有効なものである。かかるスキャンイ
ン、スキャンアウト制御を実現する場合、Ｆ／Ｐ数の少
な、い小型の情報処理装置では装置内を１本のＰＩＦチ
ェーンのスキャンパス構成としてスキャンイン、スキャ
ンアウト制御を行えば良いが、Ｐ／Ｐ数が非常に多い大
型の計算機やスーパコンピュータのような情報処理装置
では、特定のレジスタ、制御Ｐ／Ｐのスキャンをある程
度高速化しないと、初期設定やログアウトの性能に影響
する。そこで、装置内を複数のブロックに分割し、ブロ
ック単位にスキャンパスを設けるのが一般的である。後
者のように装置内に複数のスキャンバスを有する場合は
、選択したスキャンパスを含むブロック単位のクロック
アドバンス制御が必要である。

装置内の部分診断制御はハードウェア量の非常に多い大
型計算機やスーパコンピュータのような情報処理装置で
行われるもので、装置全体で診断を行うと、その実行時
間が非常に大きくなるため、障害時のようにエラーのイ
ンジケータによりある程度診断すべき範囲が限定できる
ときは、その部分のみの診断を行うことができれば非常
に効率的である。

部分診断が前述したスキャンバス単位のブロック単位に
できれば、それが最良であるが、通常は隣接する複数の
ブロックにまたがることが多い。

これはハードウェアの機能単位に診断を行うのが診断し
易いためである。従って、装置内の部分診断では選択し
た複数のブロック単位のクロックアドバンス制御が必要
となる。

上述のような選択した１つ又は複数のブロック単位のク
ロックアドバンス制御を実現する方式としては、各ブロ
ックに分配するクロック信号対応のビットを有するクロ
ックアドバンス選択レジスタを用意して、このクロック
アドバンス選択レジスタで有効設定されたビットに対応
するクロック信号のみをアドバンスさせる方式が広く採
用されている。

近年では情報処理装置の実装テクノロジーが改良され、
また集積度が向上して、スキャンパスを構成できる複数
のブロックを実装でき、さらに内部に各ブロックにクロ
ックを供給するための分配回路を持つ実装モジュールが
開発されて普及し始めている。このような実装構造の実
装モジュールで構成された情報処理装置に対して、上述
のクロックアドバンス選択レジスタを使用してクロック
アドバンス制御を実現した例を次に説明する。

第２図に示す情報処理装置は、保守診断プロセッサ１と
クロック供給回路２及び主機能を搭載する実装モジュー
ル３〜５で構成されている。

実装モジュール３〜５は各々４つの内部ブロックとクロ
ック分配用の２人カゲート回路とを持っている。実装モ
ジュール３には内部ブロック３ａ。

３ｂ、３ｃ及び３ｄと、これに対応するクロック分配用
２入カアンドゲート３０　ａ、　　３０　ｂ、　　３０
Ｃ及び３０ｄを有する。各々の内部ブロックにはＦ／Ｆ
チェーン構成の１本のスキャンパスが構成されているが
第２図には示していない。

実装モジュール４．５も実装モジュール３と同様の構成
であり、実装モジュール４には内部ブロック４ａ、４ｂ
、４ｃ及び４ｄとクロック配分用２入カアンドゲート４
０ａ、４０ｂ、４０ｃ及び４０ｄが存在し、実装モジュ
ール５には内部ブロック５ａ、５ｂ、５ｃ及び５ｄとク
ロック配分用２入カアンドゲート５０ａ、５０ｂ、５０
ｃ及び５０ｄが存在する。

クロック供給回路２は実装モジュール３〜５及び保守診
断プロセッサ１にクロックを供給する回路であるが、第
２図には実装モジュール３〜５のクロック供給回路のみ
を示しである。クロックオシレータ２２は実装モジュー
ル３〜５の共通のクロックオシレータであり、その出力
即ちクロック信号は分配用バッファゲート２１０〜２１
２で夫々実装モジュール３〜５に入力される。

バッファゲート２１Ｏの出力タロツク信号は実装モジュ
ール３に入力後、クロック分配用２入カアンドゲート３
０ａ、３０ｂ、３０ｃ及び３０ｄの各々の第１入力端子
に入力接続される。同様にバッファゲート２１１　、２
１２の出力クロック信号は夫々クロ９タ ０ｂ．４０ｃ及び４０ｄの第１入力端子、クロック分配
用２入カアンドゲート５０ａ，５０ｂ，５０ｃ及び５０
ｄの第１入力端子に入力接続されている。保守診断プロ
セッサ１は実装モジュール３〜５の保守診断を行うプロ
セッサであるが、第２図にはコントローラ１６とクロッ
クアドバンス制御回路だけが示しである。

Ｆ／ｌ’１４は実装モジュール３〜５に含まれる全内部
ブロックにクロックを供給するモード（全りロック供給
モード）を設定するための１ビツトのフリップフロップ
であり、１”のとき全クロック供給モードを指定し、コ
ントローラ１６の指示で更新（セット／リセット）され
る。Ｐ／Ｐ１４の出力信号はオアゲート１０ａ〜１０ｄ
、ｌｌａ〜ｌｉｄ及び１２ａ〜１２ｄの第１入力端子に
入力接続されている。

レジスタ１７〜１９は各々４ビツト構成であり、実装モ
ジュール３〜５に各々存在する４つの内部ブロックに対
応したクロックアドバンス選択レジスタである。レジス
タ１７〜１９はコントローラ１６の指示で更新され、レ
ジスタ１７のビット１７ａ、１７ｂ、１７ｃ及び１７ｄ
の出力は、オアゲート１０ａ、１０ｂ、１０ｃ及び１０
ｄの第２入力端子に、レジスタ１８のビット１８ａ、１
８ｂ、１８ｃ及び１８ｄの出力はオアゲート１１ａ。

１１ｂ、ｌｌｃ及びｌｉｄの第２入力端子に、レジスタ
１９のビット１９ｇ、１９ｂ、１９ｃ及び１９ｄの出力
はオアゲート１２ａ、１２ｂ、１２Ｃ及び１２ｄの第２
入力端子に夫々対応して入力接続されている。

オアゲート１０　ａ、　　１０　ｂ、　　１０　ｃ及び
１０ｄは、実装モジュール３の内部ブロック３ａ、３ｂ
。

３ｃ及び３ｄに対応したクロックイネーブル信号を生成
出力するゲート回路である。オアゲートＩＱ　ａ、　　
１０　ｂｈ　　１０　ｃ及び１０ｄの出力は、夫々実装
モジュール３の内部のクロック分配用２入力ゲート３０
ｇ、３０ｂ、３０ｃ及び３０ｄの第２入力端子に入力接
続されている。

オアゲートｌｌａ、ｌｌｂ、ｌｌｃ及びｌｉｄは、実装
モジュール４の内部ブロック４ａ、４ｂ。

４Ｃ及び４ｄに対応したクロックイネーブル信号を生成
出力するゲート回路である。オアゲート１１ａ、ｌｌｂ
、ｌｌｃ及びｌｉｄの出力は、夫々実装モジュール４の
内部のクロック分配用２入力ゲート４０ａ、４０ｂ、４
０ｃ及び４０ｄの第２入力端子に入力接続されている。

オアゲート１２ａ、１２ｂ、１２ｃ及び１２ｄは、実装
モジュール５の内部ブロック５ａ、５ｂ。

５ｃ及び５ｄに対応したクロックイネーブル信号を生成
出力するゲート回路である。オアゲート１２ａ、１２ｂ
、１２ｃ及び１２ｄの出力は、夫々実装モジュール５の
内部のクロック分配用２人力ゲー）５０ａ、５０ｂ、５
０ｃ及び５０ｄの第２入力端子に入力接続されている。

次に、上述の構成におけるクロックアドバンス制御につ
いて説明する。クロックアドバンス制御を行う場合法の
３つのケースがある。

（１）通常動作を行う場合のクロックアドバンス制御 （２）内部ブロック単位のスキャンイン／アウト動作を
行う場合のクロックアドバンス制御（３）部分診断を行
う場合のクロックアドバンス制御 （１）の場合は、実装モジュール３〜５の全内部ブロッ
クにクロックを供給するため、コントローラ１６はレジ
スタ１７〜１９の全ビットを０クリアし、Ｐ／Ｆ１４を
セットして全クロック供給モードに設定する。

（２）の場合は、実装モジュール３〜５の内部ブロック
の中から選択された１つの内部ブロックに対してクロッ
クを供給してその内部ブロックに対するスキャンイン／
アウトを行う。このためコントローラ１６はＰ／Ｐ１４
をリセットし、所望の内部ブロックに対応するレジスタ
１７〜１９の中の１ビツトをセットする。

（３）の場合の部分診断は、第３図に示す実装モジュー
ル３〜５の搭載機能単位に実行される。

このためコントローラ１６はＦ／Ｆ１４をリセットし、
所望の機能を搭載する１つ又は複数の内部ブロックに対
応するレジスタ１７〜１９の中のビットをセットする。

従って、上記（１）〜（３）の場合を満足するレジスタ
１７〜１９の設定組合わせは第４図のようになる。

上述したような実装モジュールで構成された情報処理装
置において、部分診断の対象となる機能はマシンサイク
ルを小さくして高速化する理由や、ハードウェアの分割
損をできるだけ小さくする理由等で、一般的に１つの実
装モジュール内に搭載されることが多い。また複数の実
装モジュールで構成しても何の利点もない。

従って、部分診断を行うためにクロックアドバンス選択
レジスタの設定パターンも比較的少なくて済む。ところ
が、従来技術のクロック選択レジスタは内部ブロック単
位独立のビットを持っているので、部分診断の対象にな
り得ない多くの組合せまでも設定可能にしている。この
ように内部ブロック単位のビットを用意すれば全てのバ
リエーションが可能にはなるが、実装モジュール数や内
部ブロック数が大きくなれば、クロック選択レジスタと
し相当大きなハードウェア量を用意しなければならなく
なってしまうという大きな欠点が存在する。

発明の目的 本発明の目的はクロック選択レジスタのハードウェア量
を少なくし得るクロックアドバンス制御システムを提供
することである。

発明の構成 本発明によれば、各々ｎ個（ｎは２以上の自然数）の内
部クロックを有するｍ個（ｍは２以上の自然数）の実装
モジュールにより構成される情報処理装置のクロックア
ドバンス制御システムであって、前記実装モジュールの
各々に１系統のクロック信号を供給するクロック供給手
段と、前記実装モジュールの各々に対応して設けられ、
対応する実装モジュール内のｎ個の内部ブロックの各々
に前記クロック信号を分配するクロック分配手段と、前
記クロック供給手段からのｍ系統のクロック信号を夫々
独立に有効／無効指定する実装モジュールクロック制御
手段と、前記クロック分配手段の各々に共通に接続され
、分配されるｍ本のクロック信号を互いに独立に有効／
無効指定する内部モジュールクロック制御手段とを含む
ことを特徴とするクロックアドバンス制御システムが得
られる。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図に示す情報処理装置は、保守診断プロセッサ１とク
ロック供給回路２及び主機能を搭載する実装モジュール
３〜５で構成されている。

実装モジュール３〜５は各々４つの内部ブロックとクロ
ック分配用の２人カゲート回路とを有する。実装モジュ
ール３には内部ブロック３ａ、３ｂ、３ｃ及び３ｄと、
これに対応するクロック分配相２入カアンドゲート３０
ａ、３０ｂ、３０ｃ及び３０ｄを有する。各々内部ブロ
ックにはＰ／Ｆチェーン構成の１本のスキャンパスが構
成されているが第１図には示していない。

実装モジュール４．５も実装モジュール３と同様の構成
であり、実装モジュール４には内部ブロック４ａ、４ｂ
、４ｃ及び４ｄとクロック分配用２人力アンドゲー）４
０ａ、４０ｂ、４０ｃ及び４０ｄが存乍し、実装モジュ
ール５には内部ブロック５ａ、５ｂ、５ｃ及び５ｄとク
ロック分配相２入カアンドゲート５０ａ、５０ｂ、５０
ｃ及び５０ｄが存在する。

クロック供給回路２は実装モジュール３〜５及び保守診
断プロセッサ１にクロックを供給する回路であるが、第
１図には実装モジュール３〜５のクロック供給回路のみ
を示している。クロックオシレータ２２は実装モジュー
ル３〜５の共通のクロックオシレータであり、その出力
即ちクロック信号は分配用２人カアンドゲート２１０〜
２１２の第１入力端子に入力接続されている。

分配用２人カアンドゲート２１Ｏ〜２１２は夫々実装モ
ジュール３〜５にクロック信号を供給し、分配用２人カ
アンドゲート２１０の出力クロック信号は実装モジュー
ル３に人力後、クロック分配相２入カアンドゲート３０
ａ、３０ｂ、３０ｃ及び３０ｄの各々の第１入力端子に
入力接続される。

同様に、分配用２人カアンドゲート２’ｌｌ、２１２の
出力クロック信号は夫々クロック分配用２人力アンドゲ
ー）４０ａ、４０ｂ、４０ｃ及び４０ｄの第１入力端子
、クロック分配用２人力アンドゲー）５０ａ、５０ｂ、
５０ｃ及び５０ｄの第１入力端子に夫々人力接続されて
いる。

オアゲート２００〜２０２は夫々実装モジュール３〜５
に対応したクロックイネーブル信号を生成出力するゲー
ト回路であり、分配用２人力アンドゲート２１Ｇ〜２１
２の第２入力端子に人力接続されている。

保守診断プロセッサ１は実装モジュール３〜５の保守診
断を行うプロセッサであるが、第１図にはコントローラ
１６とクロックアドバンス制御回路だけが示しである。

Ｆ／Ｆ１４は実装モジュール３〜５に含まれる全内部ブ
ロックにクロックを供給する全クロック供給モードを設
定するための１ビツトのフリップフロップであり、“１
”のとき全クロック供給モードを指定し、コントローラ
１６の指示で更新される。Ｆ／Ｐ１４の出力信号はオア
ゲート１０３〜１０ｄ、ｌｌａ　〜ｌｉｄ及び１２ａ〜
１２ｄの第１入力端子に入力接続されると共に、バッフ
ァゲート１５を介してクロック供給回路２のオアゲート
２００〜２０２の第２入力端子に入力゛接続されている
。

レジスタ１３は全７ビツトのクロックアドバンス選択レ
ジスタであり、ビット１３０〜１３２の３ビツトのフィ
ールドは実装モジュール３〜５に対応するクロックイネ
ーブルであり、その出力信号は夫々クロック供給回路２
のオアゲート２００〜２０２の第２入力端子に入力接続
されている。

また、ビット１３ａ〜１３ｄの４ビツトのフィールドは
実装モジュール３の内部ブロック３ａ〜３ｄ、実装モジ
ュール４の内部ブロック４ａ〜４ｄ及び実装モジュール
５ａ〜５ｄに夫々対応しており、ビット１３ａの出力信
号はオアゲート１０ａ、ｌｌａ及び１２ａの第２入力端
子に、ビット１３ｂの出力信号はオアゲート１０ｂ、ｌ
ｌｂ及び１２ｂの第２入力端子に、ビット１３ｃの出力
信号はオアゲートｌＱｃ、１１ｅ及び１２ｃの第２入力
端子に、ビット１３ｄの出力信号はオアゲート１０ｄ、
ｌｉｄ及び１２ｄの第２入力端子に夫々入力接続されて
いる。レジスタ１３はコントローラ１６の指示で更新さ
れる。

オアゲート１０　ａ、　　１０　ｂ、　　１０　ｃ及び
１０ｄは実装モジュール３の内部ブロック３ａ、３ｂ。

３ｃ及び３ｄに対応したクロックイネーブル信号を生成
出力するためゲート回路である。オアゲート１０　ａ、
　　１０　ｂ、　　１０　ｃ及び１０ｄの出力は夫々実
装モジュ、−ル３の内部のクロック分配用２入カゲート
３０ａ、３０ｂ、３０ｃ及び３０ｄの第２入力端子に入
力接続されている。

オアゲートｌｌａ、ｌｌｂ、ｌｉｅ及びｌｉｄの出力は
夫々実装モジュール４の内部のクロック分配用２入カゲ
ート４０ａ、４０ｂ、４０ｃ及び４０ｄの第２入力端子
に入力接続されている。

オアゲート１２ａ、１２ｂ、１２ｃ及び１２ｄは実装モ
ジュール５の内部ブロック５ａ、５ｂ。

５ｃ及び５ｄに対応したクロックイネーブル信号を生成
出力するゲート回路である。オアゲート１２ａ、１２ｂ
、１２ｃ及び１２ｄの出力は夫々実装モジュール５の内
部のクロック分配用２入カゲート５０　ａ、ｐ　５０　
ｂ、　５０　ｃ及び５０ｄの第２入力端子に人力接続さ
れている。

次に以上の構成で従来技術同様に実装モジュール３〜５
の内部ブロックに対するクロックアドバンス制御を説明
する。

（１）の通常動作の場合は、コントローラ１６はレジス
タ１３の全ビットを０クリアし、Ｆ／Ｐ　１４をセット
して全クロック供給モードに設定する。

（２）のスキャンイン／アウト動作の場合は、コントロ
ーラ１６はＰ／Ｐ１４をリセットし、所望の内部ブロッ
クに対応するレジスタ１３のビット１３ａ〜１３ｄの中
の１ビツトと、所望の内部ブロックを含む実装モジュー
ルに対応するレジスタ１３のビット１３０〜１３２の中
の１ビツトを各々セットする。

（３）の部分診断動作の場合は、コントローラ１６はＦ
／Ｐ１４をリセットし、第３図で示される所望の機能を
搭載する１つ又は複数の内部ブロックに対応するレジス
タのビット１３ａ〜１３ｄの中のビットと、その内部ブ
ロックを含む実装モジュールに対応するレジスタ１３の
ビット１３０〜１３２の中の１ビツトをセットする。

従って、上述の（１）〜（３）の場合を満足するレジス
タ１３の設定組合わせは第５図のようになる。

第４図と第５図とを比較すると、本発明を使用した第５
図の場合はビット数の少ないクロックアドバンス選択レ
ジスタで所望の動作を実現できることがわかる。

発明の詳細 な説明したように、本発明によれば、実装モジュール単
位のクロックアドバンス選択制御手段と、各実装モジュ
ール共通の内部ブロック単位のクロックアドバンス選択
制御手段とを設けることにより、少ないハードウェア量
でスキャンイン／アウト動作や部分診断動作を実行でき
るという大きな効果がある。

実装モジュール数ｍ１内部ブロック数ｎを使用して、ク
ロックアドバンスレジスタのビット数を表現すれば、従
来技術では（ｍＸｎ）ビット、本発明では（ｍ＋ｎ）ビ
ットとなり、実施例の比較では従来技術が（３Ｘ４）−
１２ビツト、本発明が（３＋４）−７ビツトであるが、
ｍ、ｎの数が大きくなればその効果はより顕著となる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は従来技
術を示すブロック図、第３図は第１．第２における内部
ブロックの機能を示す図、第４図は第２図の従来例にお
けるクロックアドバンス制御例を示す図、第５図は本発
明の実施例におけるクロックアドバンス制御例を示す図
である。 主要部分の符号の説明 １・・・・・・保守診断プロセッサ ２・・・・・・クロック供給回路 ３．４．５・・・・・・実装モジュール３ａ〜３ｄ・・
・・・・内部ブロック ４ａ〜４ｄ・・・・・・内部ブロック ５ａ〜５ｄ・・・・・・内部ブロック １３・・・・・・レジスタ １６・・・・・・コントローラ

Claims (1)

【特許請求の範囲】
1. （１）各々ｎ個（ｎは２以上の自然数）の内部クロック
   を有するｍ個（ｍは２以上の自然数）の実装モジュール
   により構成される情報処理装置のクロックアドバンス制
   御システムであって、前記実装モジュールの各々に１系
   統のクロック信号を供給するクロック供給手段と、前記
   実装モジュールの各々に対応して設けられ、対応する実
   装モジュール内のｎ個の内部ブロックの各々に前記クロ
   ック信号を分配するクロック分配手段と、前記クロック
   供給手段からのｍ系統のクロック信号を夫々独立に有効
   ／無効指定する実装モジュールクロック制御手段と、前
   記クロック分配手段の各々に共通に接続され、分配され
   るｍ本のクロック信号を互いに独立に有効／無効指定す
   る内部モジュールクロック制御手段とを含むことを特徴
   とするクロックアドバンス制御システム。