JPS6266175A - 集積回路単体試験用回路 - Google Patents
集積回路単体試験用回路Info
- Publication number
- JPS6266175A JPS6266175A JP60207058A JP20705885A JPS6266175A JP S6266175 A JPS6266175 A JP S6266175A JP 60207058 A JP60207058 A JP 60207058A JP 20705885 A JP20705885 A JP 20705885A JP S6266175 A JPS6266175 A JP S6266175A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- control signal
- bidirectional
- signal
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路単体試験用回路に関し、特に集積回
路内の回路を外部から試験可能とするための回路に関す
るものである。
路内の回路を外部から試験可能とするための回路に関す
るものである。
集積回路が高集積化されるにつれて外付けで組まれてい
た回路も次第に集積回路内に納めることが可能になり、
集積回路内の回路自体も複雑になってきている。
た回路も次第に集積回路内に納めることが可能になり、
集積回路内の回路自体も複雑になってきている。
従来、この種の集積回路をテスタにかけて単体試験等を
行う場合、集積回路内の全ての回路が動作するような試
験パターンを作成し、この試験パターンに応じた信号を
入出力ピンを介して集積回路に供給することにより、集
積回路が正しく動作するかどうかをｆ！認する必要があ
った。
行う場合、集積回路内の全ての回路が動作するような試
験パターンを作成し、この試験パターンに応じた信号を
入出力ピンを介して集積回路に供給することにより、集
積回路が正しく動作するかどうかをｆ！認する必要があ
った。
ところが、テスタなどの制約によりうまく試験できない
回路もあり、従来、このような回路を試験するためには
集積回路より切り出しておく必要があった。
回路もあり、従来、このような回路を試験するためには
集積回路より切り出しておく必要があった。
第２図は集積回路内に設けられた被試験回路の一例を示
す入出力切替回路の回路図である。この入出力切替回路
は、入出力切替信号発生回路１′および複数の双方向回
路２１′〜２ｎ′から構成されている。
す入出力切替回路の回路図である。この入出力切替回路
は、入出力切替信号発生回路１′および複数の双方向回
路２１′〜２ｎ′から構成されている。
入出力切替信号発生回路１′はクロックパルス１１′の
立上りエツジに同期して入出力切替信号１２を発生する
回路である。双方向回路２１′〜２ｎ’は、入出力切替
信号１２′が論理“０”のときに受信回路となり、双方
向端子３１゛〜３ｎ′を介して入力される双方向信号４
１゛〜４ｎ’を受信して内部入力信号５１′〜５ｎ’を
集積回路内の回路に送出する。また、双方向回路２１゛
〜２ｎ’は、入出力切替信号１２′が論理″１”のとき
に送信回路となり、集積回路内の回路より送出される内
部出力信号６１′〜６ｎ’を受信して双方向信号４１′
〜４ｎ’を双方向端子３１′〜３ｎ′より集積回路の外
部に送出する。
立上りエツジに同期して入出力切替信号１２を発生する
回路である。双方向回路２１′〜２ｎ’は、入出力切替
信号１２′が論理“０”のときに受信回路となり、双方
向端子３１゛〜３ｎ′を介して入力される双方向信号４
１゛〜４ｎ’を受信して内部入力信号５１′〜５ｎ’を
集積回路内の回路に送出する。また、双方向回路２１゛
〜２ｎ’は、入出力切替信号１２′が論理″１”のとき
に送信回路となり、集積回路内の回路より送出される内
部出力信号６１′〜６ｎ’を受信して双方向信号４１′
〜４ｎ’を双方向端子３１′〜３ｎ′より集積回路の外
部に送出する。
上述した従来の入出力切替回路においては、双方向回路
２１゛〜２ｎ’が入出力切替信号１２′により切り替わ
るタイミングは、クロックパルス１１′の立上りエツジ
に同期している。
２１゛〜２ｎ’が入出力切替信号１２′により切り替わ
るタイミングは、クロックパルス１１′の立上りエツジ
に同期している。
一方、テスタにおいては、第３図のタイムチャートに示
すように、１テストサイクル中に集積回路に与よるクロ
ックパルス１１′とクロックパルス１１゛以外の入力信
号２０′とはずれて入力されるようになっており、レジ
スタ等におけるセットアツプ時間およびホールド時間を
満足できるようにしている。
すように、１テストサイクル中に集積回路に与よるクロ
ックパルス１１′とクロックパルス１１゛以外の入力信
号２０′とはずれて入力されるようになっており、レジ
スタ等におけるセットアツプ時間およびホールド時間を
満足できるようにしている。
したがって、クロックパルス１１′の立上りエツジで双
方向回路２１′〜２ｎ’の入出力が切り替わるというこ
とは、テスタの１サイクルの途中で双方向端子３１′〜
３ｎ’の入出力が切り替わってしまうことを意味する。
方向回路２１′〜２ｎ’の入出力が切り替わるというこ
とは、テスタの１サイクルの途中で双方向端子３１′〜
３ｎ’の入出力が切り替わってしまうことを意味する。
このため、テスタ側においてもこれに同期して入出力の
切替を行う必要があるが、テスタが入出力の切替を行う
には１テストサイクルを必要とし、テストサイクルの途
中でこの切替を行うことは通常はできない、よって、テ
スタは双方向回路２１′〜２ｎ′の入出力の切替に追従
できなくなり、第２図に示したような入出力切替回路の
試験を行うことはできなくな尋。
切替を行う必要があるが、テスタが入出力の切替を行う
には１テストサイクルを必要とし、テストサイクルの途
中でこの切替を行うことは通常はできない、よって、テ
スタは双方向回路２１′〜２ｎ′の入出力の切替に追従
できなくなり、第２図に示したような入出力切替回路の
試験を行うことはできなくな尋。
上述した従来の集積回路は、テスタ等の制約により試験
をうまく行うことができない回路が内部にある場合には
、これを集積回路より切り出して外付けにする必要があ
り、このようにした場合には集積回路の設計効率が悪く
なるという欠点がある。
をうまく行うことができない回路が内部にある場合には
、これを集積回路より切り出して外付けにする必要があ
り、このようにした場合には集積回路の設計効率が悪く
なるという欠点がある。
また、集積回路の高集積化、大規模化に比例して集積回
路の入出力ピンの数を増やすことはできないため、試験
される回路によっては集積回路の内部に入りこみ、入出
力ビンを介して外部から動作させることが非常に難しい
場合があるいう欠点がある。
路の入出力ピンの数を増やすことはできないため、試験
される回路によっては集積回路の内部に入りこみ、入出
力ビンを介して外部から動作させることが非常に難しい
場合があるいう欠点がある。
さらに、ある回路より発生される信号が集積回路内の多
数の回路に分配されている場合には、各回路を試験する
たびにその信号を発生させなければならず、このような
試験バクーンを作成するには多大な労力を必要とすると
いう欠点がある。
数の回路に分配されている場合には、各回路を試験する
たびにその信号を発生させなければならず、このような
試験バクーンを作成するには多大な労力を必要とすると
いう欠点がある。
本発明の目的は、上述の点に迄み、内部制御信号ではな
く外部制御信号によって集積回路内の回路を制御可能と
する集積回路単体試験用回路を提供することにある。
く外部制御信号によって集積回路内の回路を制御可能と
する集積回路単体試験用回路を提供することにある。
本発明の集積回路車体試験用回路は、集積回路の内部で
発生される内部制御信号を外部から供給される内部制御
信号阻止信号に応じて阻止する内部制御信号阻止手段と
、この内部制御信号阻止手段の出力信号と外部から供給
される外部制御信号との論理和をとり前記外部制御信号
によって前記集積回路内の回路を制御可能にする論理和
手段とを有する。
発生される内部制御信号を外部から供給される内部制御
信号阻止信号に応じて阻止する内部制御信号阻止手段と
、この内部制御信号阻止手段の出力信号と外部から供給
される外部制御信号との論理和をとり前記外部制御信号
によって前記集積回路内の回路を制御可能にする論理和
手段とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。本
実施例の集積回路単体試験用回路は、第２図に示した入
出力切替回路と同様の入出力切替回路に適用されたもの
であり、内部信号阻止回路３および外部制御信号論理和
回路４でその主要部が構成されている。
実施例の集積回路単体試験用回路は、第２図に示した入
出力切替回路と同様の入出力切替回路に適用されたもの
であり、内部信号阻止回路３および外部制御信号論理和
回路４でその主要部が構成されている。
入出力切替信号発生回路１は、クロックパルス１１に同
期して入出力切替信号１２を出力する回路であり、内部
制御信号阻止回路３は入力端子１７を介して入力される
内部制御信号阻止信号１３に応じて入出力切替信号１２
の出力を阻止したり、入出力切替信号１２を内部制御信
号１４として出力したりする。
期して入出力切替信号１２を出力する回路であり、内部
制御信号阻止回路３は入力端子１７を介して入力される
内部制御信号阻止信号１３に応じて入出力切替信号１２
の出力を阻止したり、入出力切替信号１２を内部制御信
号１４として出力したりする。
外部制御信号論理和回路４は、内部制御信号阻止回路３
の出力信号と入力端子１８を介して入力される外部制御
信号１５との論理和をとり、内部制御信号１４または外
部制御信号１５を双方向回路切替信号１６として出力す
る。なお、内部制御信号阻止信号１３と外部制御信号１
５とは同期して入力されるようになっており、外部制御
信号論理和回路４の出力には内部制御信号１４または外
部制御信号１５が択一的に双方向回路切替信号１６とし
て出力される。
の出力信号と入力端子１８を介して入力される外部制御
信号１５との論理和をとり、内部制御信号１４または外
部制御信号１５を双方向回路切替信号１６として出力す
る。なお、内部制御信号阻止信号１３と外部制御信号１
５とは同期して入力されるようになっており、外部制御
信号論理和回路４の出力には内部制御信号１４または外
部制御信号１５が択一的に双方向回路切替信号１６とし
て出力される。
双方向回路２１〜２ｎは、双方向回路切替信号１６が論
理“０゛のときに受信回路となり、双方向端子３１〜３
ｎから入力される双方向信号４１〜４ｎを受信して内部
入力信号５１〜５ｎを集積回路内の回路に送出する。ま
た、双方向回路２１〜２ｎは、双方向回路切替信号１６
が論理“１”のときに送信回路となり、集積回路内の回
路より送出される内部出力信号６１〜６ｎを受信し、双
方向信号４１〜４ｎを双方向端子３１〜３ｎを介して集
積回路の外部に送信する。
理“０゛のときに受信回路となり、双方向端子３１〜３
ｎから入力される双方向信号４１〜４ｎを受信して内部
入力信号５１〜５ｎを集積回路内の回路に送出する。ま
た、双方向回路２１〜２ｎは、双方向回路切替信号１６
が論理“１”のときに送信回路となり、集積回路内の回
路より送出される内部出力信号６１〜６ｎを受信し、双
方向信号４１〜４ｎを双方向端子３１〜３ｎを介して集
積回路の外部に送信する。
入出力切替信号発生回路１から送出される入出力切替信
号１２はクロックパルス１１に同期して出力されるので
、この入出力切替信号１２で直接双方向回路２１〜２ｎ
の入出力の切替を行うと、クロックパルス１１に同期し
て入出力が切り替わるため、テスタによってはこれに追
従できず、このような回路を試験することはできなくな
る。
号１２はクロックパルス１１に同期して出力されるので
、この入出力切替信号１２で直接双方向回路２１〜２ｎ
の入出力の切替を行うと、クロックパルス１１に同期し
て入出力が切り替わるため、テスタによってはこれに追
従できず、このような回路を試験することはできなくな
る。
そこで、本実施例の集積回路単体試験用回路では、試験
時には外部より内部制御信号阻止信号１３を供給して入
出力切替信号１２を阻止する同時に外部から外部制御信
号１５を供給することにより、外部制御信号論理和回路
４を介して双方向回路２１〜２ｎに外部制御信号１５に
基づく双方向回路切替信号１６を与えて、クロックパル
ス１１の立上りのタイミングによらない自由なタイミン
グで双方向回路２１〜２ｎの切替を行えるようにしてい
る。このため、従来テスタによっては試験を行うことが
できなかった入出力切替回路の試験を行うことができる
ようになる。
時には外部より内部制御信号阻止信号１３を供給して入
出力切替信号１２を阻止する同時に外部から外部制御信
号１５を供給することにより、外部制御信号論理和回路
４を介して双方向回路２１〜２ｎに外部制御信号１５に
基づく双方向回路切替信号１６を与えて、クロックパル
ス１１の立上りのタイミングによらない自由なタイミン
グで双方向回路２１〜２ｎの切替を行えるようにしてい
る。このため、従来テスタによっては試験を行うことが
できなかった入出力切替回路の試験を行うことができる
ようになる。
なお、上記実施例においては、本発明の集積回路単体試
験用回路を入出力切替回路に適用した例について説明し
たが、本発明の集積回路単体試験用回路が入出力切替回
路以外にも適用可能であることはいうまでもない。
験用回路を入出力切替回路に適用した例について説明し
たが、本発明の集積回路単体試験用回路が入出力切替回
路以外にも適用可能であることはいうまでもない。
以上説明したように本発明は、集積回路に単体試験のた
めの回路を追加することにより、外部より動作させたい
回路を簡単に動かすことが可能となるとともに、従来単
体試験できないために集積回路より切り出して試験して
いた回路も１つの集積回路に収めることができるように
なるという効果がある。
めの回路を追加することにより、外部より動作させたい
回路を簡単に動かすことが可能となるとともに、従来単
体試験できないために集積回路より切り出して試験して
いた回路も１つの集積回路に収めることができるように
なるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の回路の一例を示すブロック図、第３図はテスタか
ら集積回路に人力される信号例を示すタイムチャートで
ある。 図において、 １・・・・・入出力切替信号発生回路、３・・・・・内
部制御信号阻止回路、 ４・・・・・外部制御信号論理和回路、ＩＩ・・・・・
クロックパルス、 １２・・・・・入出力切替信号、 １３・・・・・内部制御信号阻止信号、１４・・・・・
内部制御信号、 １５・・・・・外部制御信号、 １６・・・・・双方向回路切替信号、 １７、１８・・・入力端子、 ２１〜２ｎ・・・双方向回路、 ３１〜３ｎ・・・双方向端子、 ４１〜４ｎ・・・双方向信号、 ５１〜５ｎ・・・内部入力信号、 ６１〜６ｎ・・・内部出力信号である。
従来の回路の一例を示すブロック図、第３図はテスタか
ら集積回路に人力される信号例を示すタイムチャートで
ある。 図において、 １・・・・・入出力切替信号発生回路、３・・・・・内
部制御信号阻止回路、 ４・・・・・外部制御信号論理和回路、ＩＩ・・・・・
クロックパルス、 １２・・・・・入出力切替信号、 １３・・・・・内部制御信号阻止信号、１４・・・・・
内部制御信号、 １５・・・・・外部制御信号、 １６・・・・・双方向回路切替信号、 １７、１８・・・入力端子、 ２１〜２ｎ・・・双方向回路、 ３１〜３ｎ・・・双方向端子、 ４１〜４ｎ・・・双方向信号、 ５１〜５ｎ・・・内部入力信号、 ６１〜６ｎ・・・内部出力信号である。
Claims (1)
- 【特許請求の範囲】 集積回路の内部で発生される内部制御信号を外部から供
給される内部制御信号阻止信号に応じて阻止する内部制
御信号阻止手段と、 この内部制御信号阻止手段の出力信号と外部から供給さ
れる外部制御信号との論理和をとり前記外部制御信号に
よって前記集積回路内の回路を制御可能にする論理和手
段と、 を有することを特徴とする集積回路単体試験用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207058A JPS6266175A (ja) | 1985-09-18 | 1985-09-18 | 集積回路単体試験用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207058A JPS6266175A (ja) | 1985-09-18 | 1985-09-18 | 集積回路単体試験用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266175A true JPS6266175A (ja) | 1987-03-25 |
Family
ID=16533506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207058A Pending JPS6266175A (ja) | 1985-09-18 | 1985-09-18 | 集積回路単体試験用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101770A (ja) * | 1988-10-08 | 1990-04-13 | Sharp Corp | 集積回路 |
| JPH02234083A (ja) * | 1989-03-08 | 1990-09-17 | Fujitsu Ltd | パラレルスキャン回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053041A (ja) * | 1983-09-02 | 1985-03-26 | Oki Electric Ind Co Ltd | テスト用回路付集積回路 |
-
1985
- 1985-09-18 JP JP60207058A patent/JPS6266175A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053041A (ja) * | 1983-09-02 | 1985-03-26 | Oki Electric Ind Co Ltd | テスト用回路付集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101770A (ja) * | 1988-10-08 | 1990-04-13 | Sharp Corp | 集積回路 |
| JPH02234083A (ja) * | 1989-03-08 | 1990-09-17 | Fujitsu Ltd | パラレルスキャン回路 |
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