JPS6053041A - テスト用回路付集積回路 - Google Patents
テスト用回路付集積回路Info
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- JPS6053041A JPS6053041A JP58160270A JP16027083A JPS6053041A JP S6053041 A JPS6053041 A JP S6053041A JP 58160270 A JP58160270 A JP 58160270A JP 16027083 A JP16027083 A JP 16027083A JP S6053041 A JPS6053041 A JP S6053041A
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- Japan
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- test
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- output
- pin
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＬＳＩ （大規模集積回路）の機能確認と、そ
の製品の良否判定を行なうのに有効なデスト用回路に関
するものである。
の製品の良否判定を行なうのに有効なデスト用回路に関
するものである。
（従来技術）
近年、ＬＳＩの集積度は微細加工技術の著しい進歩によ
り急激に増加している。それに比較すると外部入出力ビ
ンは、ＬＳＩチップを収容する・ぐッケーノの標準化お
よび信頼性の面より制約されている。そのためＬＳＩ内
のコントロールツリー回路、カウンタ回路等シリアル多
段接続システムの機能確認テスト、また、その製品の出
荷テストを行なう場合は入力信号間のセットタイミング
が非常に複雑とカリ、テストが困難であった。
り急激に増加している。それに比較すると外部入出力ビ
ンは、ＬＳＩチップを収容する・ぐッケーノの標準化お
よび信頼性の面より制約されている。そのためＬＳＩ内
のコントロールツリー回路、カウンタ回路等シリアル多
段接続システムの機能確認テスト、また、その製品の出
荷テストを行なう場合は入力信号間のセットタイミング
が非常に複雑とカリ、テストが困難であった。
そこで、テスト用回路を付加し、テストを容易にする必
要があった。
要があった。
第１図に従来使用されていたテスト用回路を示す。図中
において、ＴＴｌとＴＴ２はテスト専用ピン、１，２は
入カパッファグート、４はアンドゲート、５はオアゲー
ト、３と６は機能モノニールである。第１図の動作は次
のとおりである。通常動作は、テスト専用ピンＴＴＩ
、ＴＴ２を′０１′″に設定することによシ人カバッフ
ァグート２と接続されているアンドゲート４の入力は”
１”、入カバ、ファゲート１と接続されているオアゲー
ト５の入力は０″となシ、機能モノー−ル３の出力状態
が機能モノー−ル６の入力となり、通常時の使用状態と
なる。
において、ＴＴｌとＴＴ２はテスト専用ピン、１，２は
入カパッファグート、４はアンドゲート、５はオアゲー
ト、３と６は機能モノニールである。第１図の動作は次
のとおりである。通常動作は、テスト専用ピンＴＴＩ
、ＴＴ２を′０１′″に設定することによシ人カバッフ
ァグート２と接続されているアンドゲート４の入力は”
１”、入カバ、ファゲート１と接続されているオアゲー
ト５の入力は０″となシ、機能モノー−ル３の出力状態
が機能モノー−ル６の入力となり、通常時の使用状態と
なる。
次に、テスト動作を行なう時はテスト専用ピンＴＴ２を
０″′に設定することにより、入カバノ７アケ゛−ト２
と接続されているアンドグ゛−１・Ｉの入力は０゛′と
なシ、機能モノー−ル３の出力状態如何によらず、アン
ドゲート４の出力は” ｏ ”となる。
０″′に設定することにより、入カバノ７アケ゛−ト２
と接続されているアンドグ゛−１・Ｉの入力は０゛′と
なシ、機能モノー−ル３の出力状態如何によらず、アン
ドゲート４の出力は” ｏ ”となる。
１だアンドゲート４以前の回路は切りはなされ、テスト
専用ピンＴＴＩの設定値が機能モジュール６の入力とな
り、機能モジュール３の状態如何しこよらず、テスト専
用ピンＴＴＩＫて機能モノ−一ル６の入力状態を任意に
設定できることによりテスト時の使用状態と、なる。以
上の説明は１系路のテストの場合である。
専用ピンＴＴＩの設定値が機能モジュール６の入力とな
り、機能モジュール３の状態如何しこよらず、テスト専
用ピンＴＴＩＫて機能モノ−一ル６の入力状態を任意に
設定できることによりテスト時の使用状態と、なる。以
上の説明は１系路のテストの場合である。
しかし、複数の糸路を分離してテストを行なう場合は、
テストする時のみ必要で平常時には不用な複数系路〆の
テスト専用ピンを実装しておかなければならず、貴重な
入出力ピンが無駄になるという欠点があった。
テストする時のみ必要で平常時には不用な複数系路〆の
テスト専用ピンを実装しておかなければならず、貴重な
入出力ピンが無駄になるという欠点があった。
（発明の目的）
本発明の目的は、これらの欠点を解決するため、テスト
専用ピン１ピンとＬＳＩ切り出し時に生じた単数か複数
の独立した回路を有効に利用することによシ限られた外
部入出力ピンにて、機能モジュールごとに複数の糸路を
分離、独立し、少ないテストパターンで効率よいテスト
を可能にしたものである。
専用ピン１ピンとＬＳＩ切り出し時に生じた単数か複数
の独立した回路を有効に利用することによシ限られた外
部入出力ピンにて、機能モジュールごとに複数の糸路を
分離、独立し、少ないテストパターンで効率よいテスト
を可能にしたものである。
（発明の構成）
本発明の構成は、カウンタ、コントロールツリー回路等
のシリアル多段接続シヌテムを有し、複数の糸路からな
る集積回路において、 １つのテスト専用ピンと前記集積回路内で独立した回路
との組合せによりテスト信号を生成し、複数の糸路を分
離、独立させて機能テスト回路を構成したことを特徴と
するテスト用回路付集積回路である。
のシリアル多段接続シヌテムを有し、複数の糸路からな
る集積回路において、 １つのテスト専用ピンと前記集積回路内で独立した回路
との組合せによりテスト信号を生成し、複数の糸路を分
離、独立させて機能テスト回路を構成したことを特徴と
するテスト用回路付集積回路である。
以下本発明の実施例を図にしたがって詳細に説明する。
第２図は本発明を適用する回路例で、本発明の説明上の
参考として示した丙のである。図中、７゜８．９，１０
は機能モジュールで、機能モノニール７の出力と機能モ
ノー−ル８の入力とが接続されており、また機能モジュ
ール９の出力と機能モジュール１０の入力が接続されて
いる。それとＬＳＩの切り出しで生じた入力ビンＴ、１
．Ｔ２゜Ｔ３、出力ピンＴ４およびアンドグ゛−＊１１
で構成されているＬＳＩである。
参考として示した丙のである。図中、７゜８．９，１０
は機能モジュールで、機能モノニール７の出力と機能モ
ノー−ル８の入力とが接続されており、また機能モジュ
ール９の出力と機能モジュール１０の入力が接続されて
いる。それとＬＳＩの切り出しで生じた入力ビンＴ、１
．Ｔ２゜Ｔ３、出力ピンＴ４およびアンドグ゛−＊１１
で構成されているＬＳＩである。
第３図は本発明の詳細な説明するための回路である。図
中において、機能モジュール７，８゜９．１０とアンド
ゲート１ノおよびＬＳＩ入出入出力ビン−１〜Ｔ４２図
に示した同符号のものと同等である。また、１２，１３
．１４はインバータゲート、１５，１６．１７はアンド
ゲート、１８゜１９はオアゲート、２０．２１は３人力
８出力のデコーダ、２２は入カバソファ、２３はトライ
ステート出力パッファ、ＴＴｌはテスト専用げン、２４
はテスト回路部でちり、本発明は、これらの回路から構
成されたＬＳＩ ２５である。この回路構成におけるデ
コーダ２３．２４の機能テーブルは下記の通りである。
中において、機能モジュール７，８゜９．１０とアンド
ゲート１ノおよびＬＳＩ入出入出力ビン−１〜Ｔ４２図
に示した同符号のものと同等である。また、１２，１３
．１４はインバータゲート、１５，１６．１７はアンド
ゲート、１８゜１９はオアゲート、２０．２１は３人力
８出力のデコーダ、２２は入カバソファ、２３はトライ
ステート出力パッファ、ＴＴｌはテスト専用げン、２４
はテスト回路部でちり、本発明は、これらの回路から構
成されたＬＳＩ ２５である。この回路構成におけるデ
コーダ２３．２４の機能テーブルは下記の通りである。
次に、本発明の回路動作について説明する。通常動作の
場合は、テスト専用ピンＴＴＩをｔｔ ＯＩ＋に設定す
ること”により、アンドゲート１７の出力はｔｔ Ｏｕ
となりデコーダ２ノのイネーブル端子Ｇ入力汐二°゛０
”となりデコーダ２１の出力ｙ’ｉ、ｙ３は“Ｏ″とな
る。また、デコーダ２０のイネーブル端子Ｇ入力も＋１
０ ＩＮとなりデコーダ２０の出力Ｙｌ。
場合は、テスト専用ピンＴＴＩをｔｔ ＯＩ＋に設定す
ること”により、アンドゲート１７の出力はｔｔ Ｏｕ
となりデコーダ２ノのイネーブル端子Ｇ入力汐二°゛０
”となりデコーダ２１の出力ｙ’ｉ、ｙ３は“Ｏ″とな
る。また、デコーダ２０のイネーブル端子Ｇ入力も＋１
０ ＩＮとなりデコーダ２０の出力Ｙｌ。
Ｙ３は１′０′′になる。これによりインバータ１２゜
１３の出力は共に＋＋ １ ＋＋となり機能モノー−ル
７゜９の出力状態は各々の機能モノー−ル８，１０の入
力状態となる。また、インバータ１４の出力は” １
”となりアンドゲート１１の出力は外部ピンＴ４に送出
され通常時の使用状態になる。
１３の出力は共に＋＋ １ ＋＋となり機能モノー−ル
７゜９の出力状態は各々の機能モノー−ル８，１０の入
力状態となる。また、インバータ１４の出力は” １
”となりアンドゲート１１の出力は外部ピンＴ４に送出
され通常時の使用状態になる。
次に、テスト動作の場合は、テストピンＴＴＩをＩｔ
Ｉ ＋＋に設定する。これによりインパークケ゛−ト１
４の出力はゝ゛０″となり、アンドグー１−１１の出力
は抑止され、また、アンドゲート１７のテスト専用ピン
ＴＴＩと接続されている入力は′１″となシ、アンドゲ
ート１７の出力は、外部ピンＴ４に設定される状態にな
る。また、テスト専用ピンＴＴＩと接続されているデコ
ーダ２０のイネーブル端子Ｇ入力は′１″となシ、デコ
ーダのセレクタ人力Ａ、Ｂ、Ｃすなわち、入力端子Ｔ
Ｉ 、 ’］’ ２ 。
Ｉ ＋＋に設定する。これによりインパークケ゛−ト１
４の出力はゝ゛０″となり、アンドグー１−１１の出力
は抑止され、また、アンドゲート１７のテスト専用ピン
ＴＴＩと接続されている入力は′１″となシ、アンドゲ
ート１７の出力は、外部ピンＴ４に設定される状態にな
る。また、テスト専用ピンＴＴＩと接続されているデコ
ーダ２０のイネーブル端子Ｇ入力は′１″となシ、デコ
ーダのセレクタ人力Ａ、Ｂ、Ｃすなわち、入力端子Ｔ
Ｉ 、 ’］’ ２ 。
Ｔ３で設定される値がデコ−ダ２０の出力となる。
今、機能モノー−ル７を切シ離し、機能上ノーール８の
入力にテスト入力をセ、ントする場合は、入出力ピンＴ
ノを０′″、入出力ピンＴ２を１″、入出力ピンＴ３を
′１”に設定することにより、デコーダ２０のＹ３の出
力はＩＩＩ ＩＩとなる。これによりインバータ１２の
出力は” ｏ ”となシ、機能モジーール７を切り離す
。次に外部の入出力ピンＴ４に” １ ”を設定するこ
とによりデコーダ２１のイネーブル端子Ｇはゝ“１″′
となる。また、セレクタ端子Ａ。
入力にテスト入力をセ、ントする場合は、入出力ピンＴ
ノを０′″、入出力ピンＴ２を１″、入出力ピンＴ３を
′１”に設定することにより、デコーダ２０のＹ３の出
力はＩＩＩ ＩＩとなる。これによりインバータ１２の
出力は” ｏ ”となシ、機能モジーール７を切り離す
。次に外部の入出力ピンＴ４に” １ ”を設定するこ
とによりデコーダ２１のイネーブル端子Ｇはゝ“１″′
となる。また、セレクタ端子Ａ。
Ｂ、Ｃが”０１１”に設定されていることによシデコー
ダ２１のＹ３出力は１゛′となるので、機能モジュール
８の入力を１＋ １ ）Ｔに設定できる。
ダ２１のＹ３出力は１゛′となるので、機能モジュール
８の入力を１＋ １ ）Ｔに設定できる。
次に、機部モソーール８の入力をパ０′″に設定したい
場合は、外部の入出力ピンＴＩ−Ｔ３は同じ状態にて、
外部の入出力ピンＴ４を０″に設定することにより、デ
コーダ２１のイネーブル端子Ｇは＋１０ ＩＩとなる。
場合は、外部の入出力ピンＴＩ−Ｔ３は同じ状態にて、
外部の入出力ピンＴ４を０″に設定することにより、デ
コーダ２１のイネーブル端子Ｇは＋１０ ＩＩとなる。
それによりデコーダ２１のＹＯ〜Ｙ７出力は全て”ｏ”
ｖこな９、機能モノー−ル８の入力は′０″に設定でき
る。同じように、機能モノニール９を切り離し、機能モ
ノー−ル１０の入力にテスト入力をセットする場合は、
入出力ピンＴｌをＩＩ Ｏ＋＋、入出力ピンＴ２を０″
、入出力ピンＴ３を１ ”に設定することにより、デコ
ーダ２０のＹ１出力は１″と々る。これによりインバ〜
ダ１３の出力は０″となシ、機能モジュール９を切り離
す。次に入出力ピンＴ４を１″ に設定することにより
デコーダ２ノのイネーブル端子Ｇは＋＋ Ｉ ＋＋とな
る。丑だ、セレクタ端子Ａ、Ｂ、Ｃが’００１”に設定
されていることによりデコーダ２１のＹ１出力はＩＩ
Ｉ ＩＩとなるので、機能モジュール１０の入力を１″
に設定できる。次に機能モノー−ル１０の入力を” ｏ
″に設定したい場合は、外部の入出力ピンＴＩ−Ｔ３
は同じ状態にて外部の入出力ピンＴ４を１１０１＋に設
定することにより、デコーダ２１のイネーブル端子Ｇは
” ｏ ”となる。これによりデコーダ２ノのＹ’Ｏ〜
Ｙ７出力は全て” ｏ ”になり、機能モノー−ル１０
の入力は”ｏ”に設定できる。
ｖこな９、機能モノー−ル８の入力は′０″に設定でき
る。同じように、機能モノニール９を切り離し、機能モ
ノー−ル１０の入力にテスト入力をセットする場合は、
入出力ピンＴｌをＩＩ Ｏ＋＋、入出力ピンＴ２を０″
、入出力ピンＴ３を１ ”に設定することにより、デコ
ーダ２０のＹ１出力は１″と々る。これによりインバ〜
ダ１３の出力は０″となシ、機能モジュール９を切り離
す。次に入出力ピンＴ４を１″ に設定することにより
デコーダ２ノのイネーブル端子Ｇは＋＋ Ｉ ＋＋とな
る。丑だ、セレクタ端子Ａ、Ｂ、Ｃが’００１”に設定
されていることによりデコーダ２１のＹ１出力はＩＩ
Ｉ ＩＩとなるので、機能モジュール１０の入力を１″
に設定できる。次に機能モノー−ル１０の入力を” ｏ
″に設定したい場合は、外部の入出力ピンＴＩ−Ｔ３
は同じ状態にて外部の入出力ピンＴ４を１１０１＋に設
定することにより、デコーダ２１のイネーブル端子Ｇは
” ｏ ”となる。これによりデコーダ２ノのＹ’Ｏ〜
Ｙ７出力は全て” ｏ ”になり、機能モノー−ル１０
の入力は”ｏ”に設定できる。
以上説明したように本発明によシ、他の糸路に支障なく
、独立した回路の入力数Ｍに対して任意の経路２Ｍの糸
路を分離テストすることが可能である。第３図の実施例
においてＭ＝３ ２３＝８ ８系路のテストが可能であ
る。
、独立した回路の入力数Ｍに対して任意の経路２Ｍの糸
路を分離テストすることが可能である。第３図の実施例
においてＭ＝３ ２３＝８ ８系路のテストが可能であ
る。
（発明の効果）
ＬＳＩの集積度は微細加工技術等の進歩によシ著１〜く
増加する方向にあり、それに比較すると入出力ピンの実
装には限度がある。その限られた入出力ピンから１ピン
、テスト専用ピンとして使用することにより、複数ブロ
ックを分離することができ、その内部機能の確認、出荷
テストが従来より容易となり、開発製造期間の短縮、信
頼性の向上がはかられる。特にカウンタ、コントロール
ツリー回路等のシリアル多段接続のシステムには本発明
により有効である。
増加する方向にあり、それに比較すると入出力ピンの実
装には限度がある。その限られた入出力ピンから１ピン
、テスト専用ピンとして使用することにより、複数ブロ
ックを分離することができ、その内部機能の確認、出荷
テストが従来より容易となり、開発製造期間の短縮、信
頼性の向上がはかられる。特にカウンタ、コントロール
ツリー回路等のシリアル多段接続のシステムには本発明
により有効である。
第１図は従来のテスト用回路、第２図は本発明を適用す
る回路例、第３図は本発明の詳細な説明するだめの回路
図である。 ２４ テスト用回路部、２５− ＬＳＩ、Ｔ１〜Ｔ４−
人出力ピン、ＴＴｌ テスト専用ピン。 手続補正書（［・飾） ５８．１２１ 昭和 年 汀 １４ 特許庁長官 殿 】４１１件の表示 昭和５８年 ら 許 願第１６０２７０ 号ｚ 発＋Ｊ
］の名称 テスト用回路付集積回路 ′う 補正をする者 一゛］＋件との関係 特許出願人 任 所（〒１０５） 東京都港区虎ノ門１丁［］７番１
２号名称（０２９） 沖電気工業株式会社 代表者 取綿役社長橋本南海男 １１代理人 住 所（〒１０５） 東京都港区虎ノ門１’Ｔ’Ｌ−ｌ
７ Ｎ’ｉ １２弓［パ）、 （１）７ピ１イ／バータ」と補正する。 １９７−
る回路例、第３図は本発明の詳細な説明するだめの回路
図である。 ２４ テスト用回路部、２５− ＬＳＩ、Ｔ１〜Ｔ４−
人出力ピン、ＴＴｌ テスト専用ピン。 手続補正書（［・飾） ５８．１２１ 昭和 年 汀 １４ 特許庁長官 殿 】４１１件の表示 昭和５８年 ら 許 願第１６０２７０ 号ｚ 発＋Ｊ
］の名称 テスト用回路付集積回路 ′う 補正をする者 一゛］＋件との関係 特許出願人 任 所（〒１０５） 東京都港区虎ノ門１丁［］７番１
２号名称（０２９） 沖電気工業株式会社 代表者 取綿役社長橋本南海男 １１代理人 住 所（〒１０５） 東京都港区虎ノ門１’Ｔ’Ｌ−ｌ
７ Ｎ’ｉ １２弓［パ）、 （１）７ピ１イ／バータ」と補正する。 １９７−
Claims (1)
- 【特許請求の範囲】 カウンタ回路、コントロールツリー回路等のシリアル多
段システムを介し、複数の糸路からなる集積回路におい
て、 １つのテスト専用ピンと前記集積回路内で独立した回路
との組合せによりテスト信号を生成し、複数の糸路を分
離、独立させて機能テスト回路を構成したことを特徴と
するテスト用回路付集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160270A JPS6053041A (ja) | 1983-09-02 | 1983-09-02 | テスト用回路付集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160270A JPS6053041A (ja) | 1983-09-02 | 1983-09-02 | テスト用回路付集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6239121A Division JPH07167923A (ja) | 1994-10-03 | 1994-10-03 | テスト用回路付集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6053041A true JPS6053041A (ja) | 1985-03-26 |
| JPH0576775B2 JPH0576775B2 (ja) | 1993-10-25 |
Family
ID=15711365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160270A Granted JPS6053041A (ja) | 1983-09-02 | 1983-09-02 | テスト用回路付集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266175A (ja) * | 1985-09-18 | 1987-03-25 | Nec Corp | 集積回路単体試験用回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222840A (en) * | 1975-08-15 | 1977-02-21 | Hitachi Ltd | Logical circuit |
| JPS5745942A (en) * | 1980-09-02 | 1982-03-16 | Toshiba Corp | Semiconductor integrated circuit device |
-
1983
- 1983-09-02 JP JP58160270A patent/JPS6053041A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222840A (en) * | 1975-08-15 | 1977-02-21 | Hitachi Ltd | Logical circuit |
| JPS5745942A (en) * | 1980-09-02 | 1982-03-16 | Toshiba Corp | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266175A (ja) * | 1985-09-18 | 1987-03-25 | Nec Corp | 集積回路単体試験用回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576775B2 (ja) | 1993-10-25 |
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