JPH0328782A - Ｌｓｉ間配線テスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （｛既　　要） スキャンイン回路の出力信号を排他的論理相回路（以下
、ＥＯＲ回路という。）を介して出力ピンへ出力させて
ＬＳＩ間の配線をテス１・するＬＳＩ間配線テス１・方
式に関し、 テス１〜データの作戒容易性を保存しつつ、正規の回路
動作の高速化、ＬＳＩの高密度化などの達エ戊を目的と
し、 信号送信側ｉ−　Ｓ　Ｉ　ｔ２）　１本の出力ピンへピ
ンスコ｝一ヤンイン回路の出力を与えたときに、信号受
信｛９１ｊＬＳＩの入力ピンに現れる信号状態値をピン
スキャンアウｌ・回路から得て行なう前記出力ピンと前
記入力ピンとの間のＬＳＩ間配線のテストにおいて、テ
スト対象Ｌ．ＳＩ間配線に苅する前記信号送信側１、Ｓ
Ｉの内部回路からの特定埴一・の固定出力を該内部回路
に対するピンスキャンイン回路からの該特定値への固定
出力に応じて決められるテストデーク信号と共に、排他
的論理和回路を介して前記信号送信側ＬＳＩの１本の出
力ピンへ出力せしめて前記ＬＳＩ間配線のテストを行な
うようにして構威した。

〔産業上の利用分野〕

本発明は、スキャンイン回路の出力信号をＥＯＲ回路を
介して出力ピンへ出力させてＬＳＩ間の配線をテストす
るＬＳＩ間配線テスト方式に関する。

コンピュータを構或する回路は、主としてＬＳＩから構
威され、そのＬＳＩを複数、一枚のプリント板に搭載し
たプリント板をケーブルで接続してコンピュータ回路の
全体が構成されている。その各ＬＳＩは、数千乃至数万
ゲートを有するもので、その各出力回路は、該出力回路
のための出力ピンから、同一プリント板上の他のＬＳＩ
又は他のプリント板上のＬＳＩの入力ピンへ配線を介し
て接続されて前述のコンピュータ回路の全体の接続が完
成されている。現在使用されているＬＳＩは、前述のよ
うに数千乃至数万ゲートと集積度が高いため、プリント
板上のこれらゲートを接続するための配線は、非常に細
くして高密度に形成した後に、その上にＬＳＩなどの部
品を搭載して製造されている。

このようなプリント板は、その製造時に常にその配線に
不良箇所が無い良品ばかりでなく、不良品も製造されて
しまうことは、よく知られている事である。従って、製
造されたプリント板の実装に先立って、そのプリン１〜
板の配線につきテス１・を行なう必要がある。なお、配
線不良化原因としては、前述のような繊細構造の配線を
有するプリント板上へのＬＳＩなどの部品の搭載時にお
けるハンダブリッジ、熱衝撃、部品ピンの曲がりなどで
ある。

〔従来の技術〕

従来においては、前述の配線不良を含めたブリン１・板
上の論理回路の故障テス１・のために、テストデークを
作成してこれを前記プリント板の入力ピンから印加して
出力ピンからの出力信号を見て故障の有無を判定する故
障シュミレーション技法が用いられて来ている。

しかしながら、プリント板に搭載する回路の巨大化に伴
って、現存するコンピュータでは前述のような故障シュ
ミレーション技法を実施出来ないものや、実施出来ても
その故障シュミレーションに費やされる時間（例えば、
数十万乃至数百万ゲートをも搭載するプリント板のＬＳ
Ｉ間配線テストにおいては、１日とか、それ以上の時間
）が非常に長くなってしまい現実的な時間での処理でな
くなったり、コンピュータシステムの資源の内の多くの
部分をそのために費やしてしまったり、故障シュくレー
ション費用が非常に嵩むこととなるほか、その故障シュ
稟レーションに必要なテストデータの作戒が出来ない等
の問題が生して来ている。

このような問題を避けるために、第３図に示すようにＬ
ＳＩ３Ｏの出力ピン３２にピンスキャンイン回路３４を
設ける一方、該出力ピン３２に接続される入力ピン４２
にピンスキャンアウト回路４４を設け、前述のようなＬ
ＳＩ間の配線に対し任意の電気的信号状態を設定し（ピ
ンスキャンインし）、ＬＳＩ間の配線の電気的信号状態
を任意に観測し得る（ピンスキャンアウトする）技法が
開発されている。この技法によれば、前述のような巨大
回路に対して前述の故障シュ嵩レーション技法をそのま
ま適用しなくても、少なくとも前述のＬＳＩ間の配線の
故障検出を、簡易なテストＦ夕を用いて行なうことが出
来る。

しかし、この技法においては、そのテスト時にピンスキ
ャンイン回路３４のみを出力ピン３２へ接続させるため
の回路として、選択信号をその回路へ供給するための配
線３３、ノア回路３５，３６，３７．３８を設けなけれ
ばならない。なお、この選択回路は、選択信号が“゜０
′゛とされたときにピンスキャンイン回路３４の出力を
出力ピン３２へ出力されるのに対して、選択信号が“′
１”となっているときには内部回路３１の出力が出力ピ
ン３２へ出力される。

（発明が解決しようとする課題］ この回路のうち、ノア回路３６．３８は、正規の回路動
作においてもその回路動作の中に入ってし７まう回路で
あるから、各ノア目路（ゲート回路）毎の信号遅延が、
信号が伝播する度毎に入ることになる。これは、回路の
動作速度を低下せしめてし７まう大きな原因となり、回
路の高速化の障害となる。これに加えて、選択信号等の
スキャン系の信号をＬＳＩ内で分配ずる必要があること
から、そのために多くの配線領域を費やすほか、信号増
幅用のゲートもＬＳＩ内に設けなければならず、テスト
のためにＬＳＩの半導体表面領域を使う羽Ｆ］になって
いる。これは、前記ゲート数の多さと共にＬＳＩの高密
度化の障害となる。又、ゲート増は消費電力の増大とな
る。

本発明は、斯かる問題点に鑑みて創作されたもので、，
うース１・データの作威容易性を保在しつつ、正規の回
路動作の高速化、ＬＳＩの高密度化などの達或に寄１ｇ
−　Ｌ得る１、ＳＩ間配線テストカ式を提供することを
その目的とする。

〔課題を解決するための下段］ 第１図は本発明の原理ブロノク図を示す。この図に示す
ように、本発明は、信号送｛ｉ側Ｌ　Ｓ　Ｉ　ＩＳの１
本の出力ピン２Ｓヘピンスキャンイン回路３Ｉの出力を
与えたときに、信号受信側Ｌ　Ｓ　ｌ　ｌＲの人カピン
２Ｒに現れる信号状態植をピンスキャンア？）　ト回路
３Ｏから得て行なう前記出力ピン２Ｓと前記入力ピン２
Ｒとの間のＬＳｉ間配線のテストの改良に係り、前記テ
スＩ・におりるテス１・対象ＬＳｆ間配線５に対する前
記信号送信側Ｌ　ＳＩ　］．　Ｓの内部回路６からの特
定値への固定出力を該内部回路６に対ずるピンスキャン
イン回路３ｌからの該特定値への固定出力にＪＢして決
められるテストデータ信号と共に、排他的論理和回路７
を介して前記信号送信側ＬＳＩ］．Ｓの１本の出力ピン
２Ｓへ出力・己しめて前記ＬＳＩ間配線５のテス１・を
行なうようにして十Ｒｒ戊される。

（作　用］ ■，Ｓｌ間配線、例えばＬＳＩ間配線５のテスｌ・にお
いて、′ｊｊ該ＬＳＩ間配線５に対する前記信号送信側
ＬＳＩＩＳの内部回路６からパワーオンリセット出力が
排他的論理和回路７の一方の入力へ印ｊＪｌｌされる状
態において、ピンスートヤンイン回路３Ｉからの前記特
定値への固定出力に応じて決められるテソ、トデータ信
号が前記排他的論理和回路７の他方の人力・・・供給さ
れる。そして、前記排他的論理和１ｊｉ］路７の出力に
現れる信号が出力ピン２Ｓに供給され、そしてＬＳＩ間
配線５を介して入力ピン２Ｒに出力される。その人力ピ
ン２Ｒに現れる信号状態値をピンスキャンアウト回路３
Ｏによって検知され、その値と前記ピンスキャンイン回
路３ｌから入力されたテストデータとの比較から前記出
力ピン２Ｓと前記入力ピン２Ｒとの間の１−、Ｓｉ間配
綿５の良否の１二リ定を行なう。

〔実施例〕

第２図は本発明の−・実飽例を示す。この図にお？て、
１０ばブリン１一板、１２．　　　１２２　　　１２３
はプリント板１０上↓こ搭載されたｌ．．　Ｓ　Ｉであ
る。

各ＬＳＩ１２，，１２．，１２３には、内部回路１４，
．１４■，１４３が形成されているほか、必要に応じて
ピンスキャンインＩＩ４１路、及び又はピンスキャンア
ウ１・回路が搭載される。第２図に示す実施例において
は、Ｌ　Ｓ　Ｉ　１．　２　１　には、ピンスキャンイ
ン回路１６．があり、Ｉ−ＳＩ１２２　　＋２３にＧよ
、ピンスキャンアウ１・回路１．５２，１５３がある。

内部回路１４，及びピンスキャン・イン回路１６、の出
力は、Ｆ　Ｏ　Ｒ目路１８，を介して出力ヒン２０１に
接続される。その出力ピン２０は、Ｉ．．　Ｓ　ｌ間配
線２２を介してＬＳＩ］２，１２３の入力ピン２４■，
２４３に接紗１され−Ｃいる。Ｌ　Ｓ　Ｉ　１　２。，
１２３の入カピン２４，　　２４３は、それぞれ対応ず
る前記内部回路１．　４．　ｚ１１：ｌ，及びピンスキ
ャンアウ１・回路１．　５　２１５３の人力に接続され
ている。そして、内部］り１路１４■，１４，の出力は
、又ブリンＩ・板１０に設叶られているスキャンア・シ
ト端了（図冫バセず）乙こ、９ １０ 従来と同様に接続されている。

第２図において、ＬＳ　Ｉ　１　２１　は第１図の信号
送信側Ｌ　Ｓ　Ｉ　Ｉ　Ｓに対応し、出力ピン２０，は
第ｌ図の出力ピン２Ｓに対応する。ピンスキャンイン回
路１６１は第１図のピンスキャンイン回路３Ｉに対応し
、ピンスキャンアウト回路１５２、１５３は第１図のピ
ンスキャンアウト回路３Ｏに対応ずる。ＬＳＩ間配線２
２は第１図のテスト対象ＬＳＩ間配線５に対応し、内部
回路１４１は第１図の内部回路６に対応する。ＥＯＲ回
路１８１は第１図の排他的論理和回路７に対応する。

ＬＳＩ間配線をテストするための回路系を、前述のよう
に構成した本発明の動作を以下に説明する。

任意のＬＳＩ内の任意の内部回路に対応するピンスキャ
ンイン回路からテストデークを入力して当該ＬＳＩと該
ＬＳＩに直接接続される次段のＩ７Ｓｌとの間のＬＳＩ
間配線をテストするに際して、前記任意の内部回路のバ
ワーオンリセット信号値を、例えばシミュレーションに
より予め調べて置く。又、前記任意の内部回路について
の前記パヮーオンリセット信号値（対応出力ピン）と該
内部回路のためのピンスキャンイン回路を動作させるた
めのスキャンインアトレスとの対応関係を調べる。これ
に加えて、前記スキャンインアドレスで指定されるピン
スキャンイン回路対応の出力ピンからテストデータを被
テスト対象のＬＳＩ間配線を介して受ける人力ピンのた
めのスキャンアウトアドレスの関係も調べる。同様にし
て、テス｛・シようとするすべてのＬＳＩ間配線につい
ての前記バワーオンリセット信号値と、前記スキャンイ
ンアドレスと、前記スキャンアウトアドレスとの関係を
調べる。そして、テストしようとするすべてのＬＳＩ間
配線についてのそれらの３つの値、即ち前記パワーオン
リセット信号値と、前記スキャンインアドレスと、前記
スキャンアウトアドレスとを前記被テスト対象のＬＳＩ
間配線についての識別番号で参照し得るＬＳＩ間配線テ
ス１・表を作表する。

任意の被テスト対象Ｌ　Ｓ’　１間配線へのテスｌ・デ
１１ １２ ータの印加のため、被テスト対象ＬＳＩ間配線について
の識別番号で前記ＬＳＩ間配線テスト表を参照して該被
テスト対象ＬＳＩ間配線のための前記パワーオンリセッ
ト信号値と、前記スキャンインアドレスと、前記スキャ
ンアウトアドレスとを得る。そのスキャンインアドレス
で指定されて動作されるピンスキャンイン回路から前記
バワーオンリセット信号値に応じて決められるテストデ
ータが該ピンスキャンイン回路から出力される一方、同
様に、参照されたスキャンアウトアドレスで指定されて
動作されるピンスキャンアウト回路で受信される信号状
態値をプリント板１０に設けられているスキャンアウト
端子から得て当該被テスト対象ＬＳＩ間配線の良否の判
定を行なう。この判定は、前信号状態値と、後信号状態
値の発生のため、ピンスキャンイン回路から出力された
テストデータとの比較で行なう。

これを具体的に第２図を参照して説明すると、次のよう
になる。

第２図のＬＳＩ１２１　のピンスキャンイン回路？６，
からテストデータを人力しようとするのに先立って、該
ピンスキャンイン回路１６，が属する前記ＬＳ　Ｉ　１
　２＋　の内部回路１４１のパヮーオンリセット信号値
を、例えばシミュレーションにより予め調べ、内部回路
１４１についての前記パワーオンリセソト信号値（対応
出力ピン２０Ｉ）と、該内部回路１４■が接続される出
力ピン２ｏ１及び該出力ピン２０，に接続されるＬＳＩ
間配線２２テストのためのピンスキャンイン回路１６１
を動作させるためのスキャンインアドレスと、ＬＳＩ間
配線２２を介して前記出力ピン２０１を接続している人
力ピン２４２　　２４３に、それぞれ接続されるピンス
キャンアウト回路１５。　　１５３を動作させるスキャ
ンアウ１・アドレスとの対応関係を得る。

その後に、前記ＬＳＩ間配線２２についてのテストを行
なうに際し、前記１，３１間配線についての前記対応関
係の参照から、前記ＬＳＩ間配線２２のテストのために
、前記ＬＳＴｌ２．のピンスキャンイン回路１６■に対
してそのスキャンイン１３ ｌ４ ？１・ｌ／フ、及び前記パワーオンリセノｌ・信号値を
与えてこれを動作さ−Ｑ、前記パワーオンリセッ１・信
％ＩＦ値に応じて決まるテス［・データ“１゛′、又ハ
゛Ｏ゛を該ピンスキャンイン回路１６ｌから出力さセる
。このピンス４−ヤンイン回路１６１から出力ずべき埴
は、ｌ１１１記ＬＳＩ１２．の内部ｌｉＪ１路ｌ４のパ
ワーオンリセノＦ信号値が、例えば“１”であれば、出
力ピン２０，への“０″の印加に対しては“１“゜とさ
れ、“１”の印加に対しては゜゛０゛とされる。逆に、
前記ＬＳＩ１２，の内部Ｉ＋１路１４，のバワーオンリ
セソｌ・信け値が、例えば゜“０゛であれば、出力ピン
２０．一・の“′０”又は゛１゛″を印加したいときそ
れに応じて“０゛゜又は゛１゛とざれる。

この出力時に、又前記対応関係の参照によって１１１ら
れた各スキャンアウトアトレスで各別に指定されるピン
スキャンアウ１・回路１５■，１５３が動作されるので
、ＡｉＴ記ピンスキャンイン回路１６からｆｉ′ｌＪ記
出力ピン２０．一・出力されたテストデタに対する受信
信号状態値が前記ピンスキャン？ウト回路１５ｚ，１．
５３から図示しないプリント板１０のスキャンインアウ
ト端イを経て出力される。この受信信号状態値と、前記
ピンスギャンイン回路１６１から前記出力ピン２０，へ
出力されたテスＩ・データとの比較から、前記出力ピン
２０１と前記人力ピン２４■，２４１との間の前記１．
．　Ｓ　Ｉ間配線２２の良否を判断ずることが出来る。

なお、前記実施例では、Ｉ．．　Ｓ　Ｉ間配線のデスト
において内部回路の出力の特定値への固定に、バワーオ
ンリセットを用いる例を示したが、その特定値への固定
に他の手段、例えば内部回路においてバワーオンリセッ
ト以外の方法を用いてもよい。

〔発明の効果］ 以上述べたところから明らかなように本発明によれば、
１、Ｓｔ間配線の良否判定に、当該１．．　Ｓ　Ｉ間配
線へ接続される内部回路の出力の特定値への固定ど、ピ
ンスキャンイン回路の出力を該固定された内部回路の特
定出力値と共にＥ　Ｏ　Ｒ回路を介して出力させること
とを用いたので、ＬＳＩのｉＥ１５ １６ 規の動作における信号伝播遅延量の半減、ゲート数及び
配線領域の削減、消費電力の節減、並びにＣ　Ｍ　Ｏ　
Ｓゲート等を用いる場合のスパイクノイズ逓減などを達
成することが出来る。

６は内部回路（内部回路１４ｌ）、 ７は排他的論理和回路（　ＥＯＲ回路１８．）である。

【図面の簡単な説明】

第１レ１は本発明の原理ブ［１冫ク図、第２図は本発明
の−実施例を示す図、 第３図は従来のＬＳＩ間配線テス１・方式を示す図であ
る。 ？１図及び第２図において、 ＩＳＬ；！信Ｂ送信側１．−Ｓ　Ｉ　　（１．．．Ｓ　
］　１　２，　）、２Ｓは出力ピン（出力ピン２０１）
、 ３Ｉはピンスキャンイン画路（ピンスキャンイン回路１
６１）、 ３Ｏはピンスキャンアウト回路（ピンスギャンアウト回
路ｌ５■、１５３）、 ５ぱテスト対象ＬＳＩ間配線（　＋．．　Ｓ　Ｉ間配線
２２）、 １７ １８

Claims (1)

【特許請求の範囲】
1. （１）信号送信側ＬＳＩ（１Ｓ）の１本の出力ピン（２
   Ｓ）へピンスキャンイン回路（３Ｉ）の出力を与えたと
   きに、信号受信側ＬＳＩ（１Ｒ）の入力ピン（２Ｒ）に
   現れる信号状態値をピンスキャンアウト回路（３Ｏ）か
   ら得て行なう前記出力ピン（２Ｓ）と前記入力ピン（２
   Ｒ）との間のＬＳＩ間配線のテストにおいて、 テスト対象ＬＳＩ間配線（５）に対する前記信号送信側
   ＬＳＩ（１Ｓ）の内部回路（６）からの特定値への固定
   出力を該内部回路（６）に対するピンスキャンイン回路
   （３Ｉ）からの該特定値への固定出力に応じて決められ
   るテストデータ信号と共に、排他的論理和回路（６）を
   介して前記信号送信側ＬＳＩ（１Ｓ）の１本の出力ピン
   （２Ｓ）へ出力せしめて前記ＬＳＩ間配線（５）のテス
   トを行なうことを特徴とするＬＳＩ間配線テスト方式。