JPH0576775B2 - - Google Patents
Info
- Publication number
- JPH0576775B2 JPH0576775B2 JP58160270A JP16027083A JPH0576775B2 JP H0576775 B2 JPH0576775 B2 JP H0576775B2 JP 58160270 A JP58160270 A JP 58160270A JP 16027083 A JP16027083 A JP 16027083A JP H0576775 B2 JPH0576775 B2 JP H0576775B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- test
- output
- circuit
- becomes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 38
- 238000011990 functional testing Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035936 sexual power Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003442 weekly effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
（技術分野）
本発明はLSI（大規模集積回路）の機能確認と、
その製品の良否判定を行なうのに有効なテスト用
回路に関するものである。 （従来技術） 近年、LSIの集積度は微細加工技術の著しい進
歩により急激に増加している。それに比較すると
外部入出力ピンは、LSIチツプを収容するパツケ
ージの標準化および信頼性の面より制約されてい
る。そのためLSI内のコントロールツリー回路、
カウンタ回路等シリアル多段接続システムの機能
確認テスト、また、その製品の出荷テストを行な
う場合は入力信号間のセツトタイミングが非常に
複雑となり、テストが困難であつた。 そこで、テスト用回路を付加し、テストを容易
にする必要があつた。 第１図に従来使用されていたテスト用回路を示
す。図中において、TT１とTT２はテスト専用
ピン、１，２は入力バツフアゲート、４はアンド
ゲート、５はオアゲート、３と６は機能モジユー
ルである。第１図の動作は次のとおりである。通
常動作は、テスト専用ピンTT１，TT２を“01”
に設定することにより入力バツフアゲート２と接
続されているアンドゲート４の入力は“１”、入
力バツフアゲート１と接続されているオアゲート
５の入力は“０”となり、機能モジユール３の出
力状態が機能モジユール６の入力となり、通常時
の使用状態となる。 次に、テスト動作を行なう時はテスト専用ピン
TT２を“０”に設定することにより、入力バツ
フアゲート２と接続されているアンドゲート４の
入力は“０”となり、機能モジユール３の出力状
態如何によらず、アンドゲート４の出力は“０”
となる。またアンドゲート４以前の回路は切りは
なされ、テスト専用ピンTT１の設定値が機能モ
ジユール６の入力となり、機能モジユール３の状
態如何によらず、テスト専用ピンTT１にて機能
モジユール６の入力状態を任意に設定できること
によりテスト時の使用状態となる。以上の説明は
１系路のテストの場合である。 しかし、複数の系路を分離してテストを行なう
場合は、テストする時のみ必要で平常時には不用
な複数系路分のテスト専用ピンを実装しておかな
ければならず、貴重な入出力ピンが無駄になると
いう欠点があつた。 （発明の目的） 本発明の目的は、これらの欠点を解決するた
め、テスト専用ピン１ピンとLSI切り出し時に生
じた単数か複数の独立した回路を有効に利用する
ことにより限られた外部入出力ピンにて、機能モ
ジユールごとに複数の系路を分離、独立し、少な
いテストパターンで効率よいテストを可能にした
ものである。 （発明の構成） 本発明の構成は、カウンタ、コントロールツリ
ー回路等のシリアル多段接続システムを有し、複
数の系路からなる集積回路において、 １つのテスト専用ピンと前記集積回路内で独立
した回路との組合せによりテスト信号を生成し、
複数の系路を分離、独立させて機能テスト回路を
構成したことを特徴とするテスト用回路付集積回
路である。 以下本発明の実施例を図にしたがつて詳細に説
明する。 第２図は本発明を適用する回路例で、本発明の
説明上の参考として示したものである。図中、
７，８，９，１０は機能モジユールで、機能モジ
ユール７の出力と機能モジユール８の入力とが接
続されており、また機能モジユール９の出力と機
能モジユール１０の入力が接続されている。それ
とLSIの切り出しで生じた入力ピンＴ１，Ｔ２，
Ｔ３、出力ピンＴ４およびアンドゲート１１で構
成されているLSIである。 第３図は本発明の実施例を説明するための回路
である。図中において、機能モジユール７，８，
９，１０とアンドゲート１１およびLSI入出力ピ
ンＴ１，Ｔ４は第２図に示した同符号のものと同
等である。また、１２，１３，１４はインバータ
ゲート、１５，１６，１７はアンドゲート、１
８，１９はオアゲート、２０，２１は３入力８出
力のデコーダ、２２は入力バツフア、２３はトラ
イステート出力バツフア、TT１はテスト専用ピ
ン、２４はテスト回路部であり、本発明は、これ
らの回路から構成されたLSI２５である。この回
路構成におけるデコーダ２３，２４の機能テーブ
ルは下記の通りである。
その製品の良否判定を行なうのに有効なテスト用
回路に関するものである。 （従来技術） 近年、LSIの集積度は微細加工技術の著しい進
歩により急激に増加している。それに比較すると
外部入出力ピンは、LSIチツプを収容するパツケ
ージの標準化および信頼性の面より制約されてい
る。そのためLSI内のコントロールツリー回路、
カウンタ回路等シリアル多段接続システムの機能
確認テスト、また、その製品の出荷テストを行な
う場合は入力信号間のセツトタイミングが非常に
複雑となり、テストが困難であつた。 そこで、テスト用回路を付加し、テストを容易
にする必要があつた。 第１図に従来使用されていたテスト用回路を示
す。図中において、TT１とTT２はテスト専用
ピン、１，２は入力バツフアゲート、４はアンド
ゲート、５はオアゲート、３と６は機能モジユー
ルである。第１図の動作は次のとおりである。通
常動作は、テスト専用ピンTT１，TT２を“01”
に設定することにより入力バツフアゲート２と接
続されているアンドゲート４の入力は“１”、入
力バツフアゲート１と接続されているオアゲート
５の入力は“０”となり、機能モジユール３の出
力状態が機能モジユール６の入力となり、通常時
の使用状態となる。 次に、テスト動作を行なう時はテスト専用ピン
TT２を“０”に設定することにより、入力バツ
フアゲート２と接続されているアンドゲート４の
入力は“０”となり、機能モジユール３の出力状
態如何によらず、アンドゲート４の出力は“０”
となる。またアンドゲート４以前の回路は切りは
なされ、テスト専用ピンTT１の設定値が機能モ
ジユール６の入力となり、機能モジユール３の状
態如何によらず、テスト専用ピンTT１にて機能
モジユール６の入力状態を任意に設定できること
によりテスト時の使用状態となる。以上の説明は
１系路のテストの場合である。 しかし、複数の系路を分離してテストを行なう
場合は、テストする時のみ必要で平常時には不用
な複数系路分のテスト専用ピンを実装しておかな
ければならず、貴重な入出力ピンが無駄になると
いう欠点があつた。 （発明の目的） 本発明の目的は、これらの欠点を解決するた
め、テスト専用ピン１ピンとLSI切り出し時に生
じた単数か複数の独立した回路を有効に利用する
ことにより限られた外部入出力ピンにて、機能モ
ジユールごとに複数の系路を分離、独立し、少な
いテストパターンで効率よいテストを可能にした
ものである。 （発明の構成） 本発明の構成は、カウンタ、コントロールツリ
ー回路等のシリアル多段接続システムを有し、複
数の系路からなる集積回路において、 １つのテスト専用ピンと前記集積回路内で独立
した回路との組合せによりテスト信号を生成し、
複数の系路を分離、独立させて機能テスト回路を
構成したことを特徴とするテスト用回路付集積回
路である。 以下本発明の実施例を図にしたがつて詳細に説
明する。 第２図は本発明を適用する回路例で、本発明の
説明上の参考として示したものである。図中、
７，８，９，１０は機能モジユールで、機能モジ
ユール７の出力と機能モジユール８の入力とが接
続されており、また機能モジユール９の出力と機
能モジユール１０の入力が接続されている。それ
とLSIの切り出しで生じた入力ピンＴ１，Ｔ２，
Ｔ３、出力ピンＴ４およびアンドゲート１１で構
成されているLSIである。 第３図は本発明の実施例を説明するための回路
である。図中において、機能モジユール７，８，
９，１０とアンドゲート１１およびLSI入出力ピ
ンＴ１，Ｔ４は第２図に示した同符号のものと同
等である。また、１２，１３，１４はインバータ
ゲート、１５，１６，１７はアンドゲート、１
８，１９はオアゲート、２０，２１は３入力８出
力のデコーダ、２２は入力バツフア、２３はトラ
イステート出力バツフア、TT１はテスト専用ピ
ン、２４はテスト回路部であり、本発明は、これ
らの回路から構成されたLSI２５である。この回
路構成におけるデコーダ２３，２４の機能テーブ
ルは下記の通りである。
【表】
次に、本発明の回路動作について説明する。通
常動作の場合は、テスト専用ピンTT１を“０”
に設定することにより、アンドゲート１７の出力
は“０”となりデコーダ２１のイネーブル端子Ｇ
入力が“０”となりデコーダ２１の週力Ｙ１，Ｙ
３は“０”となる。また、デコーダ２０のイネー
ブル端子Ｇ入力も“０”となりデコーダ２０の出
力Ｙ１，Ｙ３は“０”になる。これによりインバ
ータ１２，１３は出力は共に“１”となり機能モ
ジユール７，９の出力状態は各々の機能モジユー
ル８，１０の入力状態となる。また、インバータ
１４の出力は“１”となりアンドゲート１１の出
力は外部ピンＴ４に送出され通常時の使用状態に
なる。 次に、テスト動作の場合は、テストピンTT１
を“１”に設定する。これによりインバータゲー
ト１４の出力は“０”となり、アンドゲート１１
の出力は抑止され、また、アンドゲート１７のテ
スト専用ピンTT１と接続されている入力は
“１”となり、アンドゲート１７の出力は、外部
ピンＴ４に設定される状態になる。また、テスト
専用ピンTT１と接続されているデコーダ２０の
イネーブル端子Ｇ入力は“１”となり、デコーダ
のセレクタ入力Ａ，Ｂ，Ｃすなわち、入力端子Ｔ
１，Ｔ２，Ｔ３で設定される値がデコーダ２０の
出力となる。今、機能モジユール７を切り離し、
機能モジユール８の入力にテスト入力をセツトす
る場合は、入出力ピンＴ１を“０”、入出力ピン
Ｔ２を“１”、入出力ピンＴ３を“１”に設定す
ることにより、デコーダ２０のＹ３の出力は
“１”となる。これによりインバータ１２の出力
は“０”となり、機能モジユール７を切り離す。
次に外部の入出力ピンＴ４に“１”を設定するこ
とによりデコーダ２１のイネーブル端子Ｇは
“１”となる。また、セレウタ端子Ａ，Ｂ，Ｃが
“011”に設定されていることによりデコーダ２１
のＹ３出力は“１”となるので、機能モジユール
８の入力を“１”に設定できる。 次に、機能モジユール８の入力を“０”に設定
したい場合は、外部の入出力ピンＴ１〜Ｔ３は同
じ状態にて、外部の入出力Ｔ４を“０”に設定す
ることにより、デコーダ２１のイネーブル端子Ｇ
は“０”となる。それによりデコーダ２１のＹ０
〜Ｙ７出力は全て“０”になり、機能モジユール
８の入力は“０”に設定できる。同じように、機
能モジユール９を切り離し、機能モジユール１０
の入力にテスト入力をセツトする場合は、入出力
ピンＴ１を“０”、入出力ピンＴ２を“０”、入出
力ピンＴ３を“１”に設定することにより、デコ
ーダ２０のＹ１出力は“１”となる。これにより
インバータ１３の出力は“０”となり、機能モジ
ユール９を切り離す。次に入出力ピンＴ４を
“１”に設定することによりデコーダ２１のイネ
ーブル端子Ｇは“１”となる。また、セレクタ端
子Ａ，Ｂ，Ｃが“001”に設定されていることに
よりデコーダ２１のＹ１出力は“１”となるの
で、機能モジユール１０の入力を“１”に設定で
きる。次に機能モジユール１０の入力を“０”に
設定したい場合は、外部の入出力ピンＴ１〜Ｔ３
に同じ状態にて外部の入出力ピンＴ４を“０”に
設定することにより、デコーダ２１のイネーブル
端子Ｇは“０”となる。これによりデコーダ２１
のＹ０〜Ｙ７出力は全て“０”になり、機能モジ
ユール１０の入力は“０”に設定できる。 以上説明したように本発明により、他の系路に
支障なく、独立した回路の入力数Ｍに対して任意
の経路2Mの系路を分離したテストすることが可能
である。第３図の実施例においてＭ＝３ 23＝８
８系路のテストが可能である。 （発明の効果） LSIの集積度は微細加工技術等の進歩により著
しく増加する方向にあり、それに比較すると入出
力ピンの実装には限度がある。その限られた入出
力ピンから１ピン、テスト専用ピンとして使用す
ることにより、複数ブロツクを分離することがで
き、その内部機能の確認、出荷テストが従来より
容易となり、開発製造期間の短縮、信頼性の向上
がはかられる。特にカウンタ、コントロールツリ
一回路等のシリアル多段接続のシステムには本発
明により有効である。
常動作の場合は、テスト専用ピンTT１を“０”
に設定することにより、アンドゲート１７の出力
は“０”となりデコーダ２１のイネーブル端子Ｇ
入力が“０”となりデコーダ２１の週力Ｙ１，Ｙ
３は“０”となる。また、デコーダ２０のイネー
ブル端子Ｇ入力も“０”となりデコーダ２０の出
力Ｙ１，Ｙ３は“０”になる。これによりインバ
ータ１２，１３は出力は共に“１”となり機能モ
ジユール７，９の出力状態は各々の機能モジユー
ル８，１０の入力状態となる。また、インバータ
１４の出力は“１”となりアンドゲート１１の出
力は外部ピンＴ４に送出され通常時の使用状態に
なる。 次に、テスト動作の場合は、テストピンTT１
を“１”に設定する。これによりインバータゲー
ト１４の出力は“０”となり、アンドゲート１１
の出力は抑止され、また、アンドゲート１７のテ
スト専用ピンTT１と接続されている入力は
“１”となり、アンドゲート１７の出力は、外部
ピンＴ４に設定される状態になる。また、テスト
専用ピンTT１と接続されているデコーダ２０の
イネーブル端子Ｇ入力は“１”となり、デコーダ
のセレクタ入力Ａ，Ｂ，Ｃすなわち、入力端子Ｔ
１，Ｔ２，Ｔ３で設定される値がデコーダ２０の
出力となる。今、機能モジユール７を切り離し、
機能モジユール８の入力にテスト入力をセツトす
る場合は、入出力ピンＴ１を“０”、入出力ピン
Ｔ２を“１”、入出力ピンＴ３を“１”に設定す
ることにより、デコーダ２０のＹ３の出力は
“１”となる。これによりインバータ１２の出力
は“０”となり、機能モジユール７を切り離す。
次に外部の入出力ピンＴ４に“１”を設定するこ
とによりデコーダ２１のイネーブル端子Ｇは
“１”となる。また、セレウタ端子Ａ，Ｂ，Ｃが
“011”に設定されていることによりデコーダ２１
のＹ３出力は“１”となるので、機能モジユール
８の入力を“１”に設定できる。 次に、機能モジユール８の入力を“０”に設定
したい場合は、外部の入出力ピンＴ１〜Ｔ３は同
じ状態にて、外部の入出力Ｔ４を“０”に設定す
ることにより、デコーダ２１のイネーブル端子Ｇ
は“０”となる。それによりデコーダ２１のＹ０
〜Ｙ７出力は全て“０”になり、機能モジユール
８の入力は“０”に設定できる。同じように、機
能モジユール９を切り離し、機能モジユール１０
の入力にテスト入力をセツトする場合は、入出力
ピンＴ１を“０”、入出力ピンＴ２を“０”、入出
力ピンＴ３を“１”に設定することにより、デコ
ーダ２０のＹ１出力は“１”となる。これにより
インバータ１３の出力は“０”となり、機能モジ
ユール９を切り離す。次に入出力ピンＴ４を
“１”に設定することによりデコーダ２１のイネ
ーブル端子Ｇは“１”となる。また、セレクタ端
子Ａ，Ｂ，Ｃが“001”に設定されていることに
よりデコーダ２１のＹ１出力は“１”となるの
で、機能モジユール１０の入力を“１”に設定で
きる。次に機能モジユール１０の入力を“０”に
設定したい場合は、外部の入出力ピンＴ１〜Ｔ３
に同じ状態にて外部の入出力ピンＴ４を“０”に
設定することにより、デコーダ２１のイネーブル
端子Ｇは“０”となる。これによりデコーダ２１
のＹ０〜Ｙ７出力は全て“０”になり、機能モジ
ユール１０の入力は“０”に設定できる。 以上説明したように本発明により、他の系路に
支障なく、独立した回路の入力数Ｍに対して任意
の経路2Mの系路を分離したテストすることが可能
である。第３図の実施例においてＭ＝３ 23＝８
８系路のテストが可能である。 （発明の効果） LSIの集積度は微細加工技術等の進歩により著
しく増加する方向にあり、それに比較すると入出
力ピンの実装には限度がある。その限られた入出
力ピンから１ピン、テスト専用ピンとして使用す
ることにより、複数ブロツクを分離することがで
き、その内部機能の確認、出荷テストが従来より
容易となり、開発製造期間の短縮、信頼性の向上
がはかられる。特にカウンタ、コントロールツリ
一回路等のシリアル多段接続のシステムには本発
明により有効である。
第１図は従来のテスト用回路、第２図は本発明
を適用する回路例、第３図は本発明の実施例を説
明するための回路図である。 ２４……テスト用回路部、２５……LSI、Ｔ１
〜Ｔ４……入出力ピン、TT１……テスト専用ピ
ン。
を適用する回路例、第３図は本発明の実施例を説
明するための回路図である。 ２４……テスト用回路部、２５……LSI、Ｔ１
〜Ｔ４……入出力ピン、TT１……テスト専用ピ
ン。
Claims (1)
- 【特許請求の範囲】 １ カウンタ回路、コントロールツリー回路等の
シリアル多段システムを介し、複数の系路からな
る集積回路において、 １つのテスト専用ピンと前記集積回路内で独立
した回路との組合せによりテスト信号を生成し、
複数の系路を分離、独立させて機能テスト回路を
構成したことを特徴とするテスト用回路付集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160270A JPS6053041A (ja) | 1983-09-02 | 1983-09-02 | テスト用回路付集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160270A JPS6053041A (ja) | 1983-09-02 | 1983-09-02 | テスト用回路付集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6239121A Division JPH07167923A (ja) | 1994-10-03 | 1994-10-03 | テスト用回路付集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6053041A JPS6053041A (ja) | 1985-03-26 |
| JPH0576775B2 true JPH0576775B2 (ja) | 1993-10-25 |
Family
ID=15711365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160270A Granted JPS6053041A (ja) | 1983-09-02 | 1983-09-02 | テスト用回路付集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053041A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266175A (ja) * | 1985-09-18 | 1987-03-25 | Nec Corp | 集積回路単体試験用回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222840A (en) * | 1975-08-15 | 1977-02-21 | Hitachi Ltd | Logical circuit |
| JPS5745942A (en) * | 1980-09-02 | 1982-03-16 | Toshiba Corp | Semiconductor integrated circuit device |
-
1983
- 1983-09-02 JP JP58160270A patent/JPS6053041A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222840A (en) * | 1975-08-15 | 1977-02-21 | Hitachi Ltd | Logical circuit |
| JPS5745942A (en) * | 1980-09-02 | 1982-03-16 | Toshiba Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6053041A (ja) | 1985-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2946658B2 (ja) | フリップフロップ回路 | |
| JPH0576775B2 (ja) | ||
| US4849657A (en) | Fault tolerant integrated circuit design | |
| JP2643585B2 (ja) | 集積回路 | |
| JP2601792B2 (ja) | 大規模集積回路装置 | |
| JPS60101664A (ja) | バス回路の制御回路 | |
| JPH04248483A (ja) | 半導体集積回路 | |
| JP2505032B2 (ja) | 半導体集積回路 | |
| JPH07167923A (ja) | テスト用回路付集積回路 | |
| JPS58100437A (ja) | Ｌｓｉのチエツク方法 | |
| JP2003004808A (ja) | 半導体装置および半導体装置のテスト方法 | |
| JPS62132182A (ja) | 試験回路付大規模集積回路 | |
| JPS6135546A (ja) | 半導体装置 | |
| JPS6216693Y2 (ja) | ||
| JPS58163048A (ja) | 内部信号チエツク機能付集積回路 | |
| JP2964799B2 (ja) | 半導体集積回路 | |
| JPH05235281A (ja) | 半導体集積回路 | |
| JPS60174963A (ja) | 電子パツケ−ジ試験回路 | |
| JPH1038977A (ja) | 統合化集積回路 | |
| JPH05191270A (ja) | ワイヤードオア方法およびワイヤードオア回路 | |
| JPS62166545A (ja) | 半導体集積論理回路 | |
| JPH06314967A (ja) | 出力バッファ | |
| JPS62289992A (ja) | メモリ回路 | |
| JPH05157807A (ja) | 記憶回路 | |
| JPH0566248A (ja) | ３ステート回路のピンスキヤンイン方式 |