JP2003004808A - 半導体装置および半導体装置のテスト方法 - Google Patents
半導体装置および半導体装置のテスト方法Info
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- JP2003004808A JP2003004808A JP2001185105A JP2001185105A JP2003004808A JP 2003004808 A JP2003004808 A JP 2003004808A JP 2001185105 A JP2001185105 A JP 2001185105A JP 2001185105 A JP2001185105 A JP 2001185105A JP 2003004808 A JP2003004808 A JP 2003004808A
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Abstract
(57)【要約】
【課題】 それぞれのＬＳＩチップが個別にテストされ
る時と同じテストを可能とした半導体装置および半導体
装置のテスト方法を得る。 【解決手段】 半導体装置１は、複数のＬＳＩチップＡ
２およびＬＳＩチップＢ３の各々に内蔵されたテスト回
路２１および３１と、テストモード／通常モードの切替
信号を入力するテスト専用端子とを備えて構成される。
本構成において、テスト専用端子へ入力される切替信号
のレベルによりテストモード／通常モードの切替を行
い、テストモードへ切替時には当該ＬＳＩチップの端子
と内部機能回路との接続を電気的に切り離し、複数のＬ
ＳＩチップ間の接続／切断を任意に行い、複数の各々の
ＬＳＩチップについて、単独での機能検査を可能とす
る。よって、それぞれのＬＳＩチップについて１個づつ
テストされる時と同じテストが可能となり、検査コスト
の上昇を防ぎ、最終製品への不良品の混入を低減化でき
る。
る時と同じテストを可能とした半導体装置および半導体
装置のテスト方法を得る。 【解決手段】 半導体装置１は、複数のＬＳＩチップＡ
２およびＬＳＩチップＢ３の各々に内蔵されたテスト回
路２１および３１と、テストモード／通常モードの切替
信号を入力するテスト専用端子とを備えて構成される。
本構成において、テスト専用端子へ入力される切替信号
のレベルによりテストモード／通常モードの切替を行
い、テストモードへ切替時には当該ＬＳＩチップの端子
と内部機能回路との接続を電気的に切り離し、複数のＬ
ＳＩチップ間の接続／切断を任意に行い、複数の各々の
ＬＳＩチップについて、単独での機能検査を可能とす
る。よって、それぞれのＬＳＩチップについて１個づつ
テストされる時と同じテストが可能となり、検査コスト
の上昇を防ぎ、最終製品への不良品の混入を低減化でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
半導体装置のテスト方法に関し、特に、複数のＬＳＩチ
ップの搭載された半導体装置および半導体装置のテスト
方法に関する。
半導体装置のテスト方法に関し、特に、複数のＬＳＩチ
ップの搭載された半導体装置および半導体装置のテスト
方法に関する。
【０００２】
【従来の技術】従来、半導体装置は一般に、複数のＬＳ
Ｉチップが接続された状態で構成される。図１０は、従
来の半導体装置の構成例を示している。本図１０が示す
ように、複数のＬＳＩチップ（ＬＳＩチップＡ２、ＬＳ
ＩチップＢ３）を１つのパッケージに入れた半導体装置
１のテストは、一般的に複数のＬＳＩチップが接続され
た状態で行われる。
Ｉチップが接続された状態で構成される。図１０は、従
来の半導体装置の構成例を示している。本図１０が示す
ように、複数のＬＳＩチップ（ＬＳＩチップＡ２、ＬＳ
ＩチップＢ３）を１つのパッケージに入れた半導体装置
１のテストは、一般的に複数のＬＳＩチップが接続され
た状態で行われる。
【０００３】本従来例において、ＬＳＩチップＢ３をテ
ストする場合には、一部の入力信号ピン（ｉｎ１、ｉｎ
３）がパッケージの外部ピンとして存在しない。このた
め、それらの入力ピンへの信号入力は、ＬＳＩチップＡ
２を動作させて与える必要がある。また、テストに使用
するテストパターンとしては、ＬＳＩチップＡ２とＬＳ
ＩチップＢ３との両方の動作について考える必要があ
る。例えば、ＬＳＩチップＢ３の入力信号ピンのｉｎ１
をハイ（Ｈｉ）からロー（Ｌｏｗ）に変化させたい場合
には、ＬＳＩチップＡ２の出力ピンであるｏｕｔ９をＨ
ｉからＬｏｗの状態に変化させる必要がある。
ストする場合には、一部の入力信号ピン（ｉｎ１、ｉｎ
３）がパッケージの外部ピンとして存在しない。このた
め、それらの入力ピンへの信号入力は、ＬＳＩチップＡ
２を動作させて与える必要がある。また、テストに使用
するテストパターンとしては、ＬＳＩチップＡ２とＬＳ
ＩチップＢ３との両方の動作について考える必要があ
る。例えば、ＬＳＩチップＢ３の入力信号ピンのｉｎ１
をハイ（Ｈｉ）からロー（Ｌｏｗ）に変化させたい場合
には、ＬＳＩチップＡ２の出力ピンであるｏｕｔ９をＨ
ｉからＬｏｗの状態に変化させる必要がある。
【０００４】本発明と技術分野の類似する先願発明例１
として、特開２０００−２２０７２号公報の「マルチチ
ップモジュール」がある。本先願発明例１では、半導体
チップに、外部からテスト信号を入力する入力端子群
と、通常モードとテストモードとを切り替える切替回路
と、出力をチップ外部でモニターする出力端子群を設け
た構造を開示している。
として、特開２０００−２２０７２号公報の「マルチチ
ップモジュール」がある。本先願発明例１では、半導体
チップに、外部からテスト信号を入力する入力端子群
と、通常モードとテストモードとを切り替える切替回路
と、出力をチップ外部でモニターする出力端子群を設け
た構造を開示している。
【０００５】また、先願発明例２の特開２０００−３３
２１９２号公報の「マルチチップ型半導体装置」では、
親チップの表面に子チップが接合されたチップ・オン・
チップ構造の半導体装置を開示している。
２１９２号公報の「マルチチップ型半導体装置」では、
親チップの表面に子チップが接合されたチップ・オン・
チップ構造の半導体装置を開示している。
【０００６】先願発明例３の特開平４−２５０６４４号
公報の「マルチチップ実装ＩＣ」では、例えば２個のＩ
Ｃチップの自身の論理回路と信号パッド等との間に切替
スイッチとバイパス配線とを設け、制御信号により切替
スイッチを選択的に切り替え、各信号パッドを論理回
路、あるいはバイパス配線との、選択的接続構造を開示
している。
公報の「マルチチップ実装ＩＣ」では、例えば２個のＩ
Ｃチップの自身の論理回路と信号パッド等との間に切替
スイッチとバイパス配線とを設け、制御信号により切替
スイッチを選択的に切り替え、各信号パッドを論理回
路、あるいはバイパス配線との、選択的接続構造を開示
している。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置および半導体装置のテスト方法では、上記の
ように、ＬＳＩチップＢ３の入力信号ピンのｉｎ１をＨ
ｉからＬｏｗに変化させたい場合は、ＬＳＩチップＡ２
の出力ピンであるｏｕｔ９をＨｉからＬｏｗの状態に変
化させる必要があるが、そのためには、ＬＳＩチップＡ
２の動作についても考えなければならない問題点を伴
う。
半導体装置および半導体装置のテスト方法では、上記の
ように、ＬＳＩチップＢ３の入力信号ピンのｉｎ１をＨ
ｉからＬｏｗに変化させたい場合は、ＬＳＩチップＡ２
の出力ピンであるｏｕｔ９をＨｉからＬｏｗの状態に変
化させる必要があるが、そのためには、ＬＳＩチップＡ
２の動作についても考えなければならない問題点を伴
う。
【０００８】さらに、ＬＳＩチップＢ３を単体でテスト
する場合に比べてテストパターン数が増えてしまう可能
性が高く、場合によっては十分なテストが行えないこと
も考えられる。テストパターン数の増加は半導体装置１
の検査コストの上昇につながり、十分なテストを行えな
いことは不良品を検出し選別できないことを意味する。
する場合に比べてテストパターン数が増えてしまう可能
性が高く、場合によっては十分なテストが行えないこと
も考えられる。テストパターン数の増加は半導体装置１
の検査コストの上昇につながり、十分なテストを行えな
いことは不良品を検出し選別できないことを意味する。
【０００９】本発明は、それぞれのＬＳＩチップが個別
にテストされる時と同じテストを可能とした半導体装置
および半導体装置のテスト方法を提供することを目的と
する。
にテストされる時と同じテストを可能とした半導体装置
および半導体装置のテスト方法を提供することを目的と
する。
【００１０】さらに、詳述すれば、本発明は、それぞれ
のＬＳＩチップ内にテスト回路を内蔵し、テスト状態に
するためのテスト専用端子を１本設け、複数のＬＳＩチ
ップを一つのパッケージに入れ、複数のＬＳＩチップ間
の接続をパッケージ内部で行っている場合においても、
パッケージの状態でそれぞれのＬＳＩチップが個別にテ
ストされる時とした半導体装置および半導体装置のテス
ト方法を提供することを目的とする。
のＬＳＩチップ内にテスト回路を内蔵し、テスト状態に
するためのテスト専用端子を１本設け、複数のＬＳＩチ
ップを一つのパッケージに入れ、複数のＬＳＩチップ間
の接続をパッケージ内部で行っている場合においても、
パッケージの状態でそれぞれのＬＳＩチップが個別にテ
ストされる時とした半導体装置および半導体装置のテス
ト方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】かかる目的を達成するた
め、請求項１記載の発明の半導体装置は、複数のＬＳＩ
チップと、複数のＬＳＩチップの各々に内蔵されたテス
ト回路と、テストモード／通常モードの切替信号を入力
するテスト専用端子とを備え、テスト専用端子へ入力さ
れる切替信号のレベルによりテストモード／通常モード
の切替を行い、テストモードへ切替時には当該ＬＳＩチ
ップの端子と内部機能回路との接続を電気的に切り離
し、複数のＬＳＩチップ間の接続／切断を任意に行い、
複数の各々のＬＳＩチップについて、単独での機能検査
を可能としたことを特徴としている。
め、請求項１記載の発明の半導体装置は、複数のＬＳＩ
チップと、複数のＬＳＩチップの各々に内蔵されたテス
ト回路と、テストモード／通常モードの切替信号を入力
するテスト専用端子とを備え、テスト専用端子へ入力さ
れる切替信号のレベルによりテストモード／通常モード
の切替を行い、テストモードへ切替時には当該ＬＳＩチ
ップの端子と内部機能回路との接続を電気的に切り離
し、複数のＬＳＩチップ間の接続／切断を任意に行い、
複数の各々のＬＳＩチップについて、単独での機能検査
を可能としたことを特徴としている。
【００１２】また、上記テスト回路は、ＬＳＩチップの
各々の端子間の接続先および信号の流れる方向をプログ
ラマブルに設定する接続制御回路を内蔵し、各々のＬＳ
Ｉチップは、テスト専用端子とテスト回路とをそれぞれ
各１つ有し、ＬＳＩチップは、中心部に内部機能回路
と、内部機能回路の外周部にテスト回路とが設けられて
構成されるとよい。
各々の端子間の接続先および信号の流れる方向をプログ
ラマブルに設定する接続制御回路を内蔵し、各々のＬＳ
Ｉチップは、テスト専用端子とテスト回路とをそれぞれ
各１つ有し、ＬＳＩチップは、中心部に内部機能回路
と、内部機能回路の外周部にテスト回路とが設けられて
構成されるとよい。
【００１３】さらに、上記のテスト回路は、テスト専用
端子へ印加される切替信号のレベルにより接続先を切り
替えるセレクタを有し、テストモード時に、当該ＬＳＩ
チップの端子との接続を電気的に切り離された内部機能
回路への入力信号は固定され、内部機能回路の誤動作を
防止するとよい。
端子へ印加される切替信号のレベルにより接続先を切り
替えるセレクタを有し、テストモード時に、当該ＬＳＩ
チップの端子との接続を電気的に切り離された内部機能
回路への入力信号は固定され、内部機能回路の誤動作を
防止するとよい。
【００１４】請求項７記載の発明の半導体装置のテスト
方法は、複数のＬＳＩチップと、複数のＬＳＩチップの
各々にテスト回路が内蔵され、テストモード／通常モー
ドの切替信号を入力するテスト専用端子を備え、テスト
モード／通常モードの切替を行う切替信号をテスト専用
端子へ入力し、テストモードへ切替時には、切替信号の
入力により当該ＬＳＩチップの端子と内部機能回路との
接続を電気的に切り離し、複数のＬＳＩチップ間の接続
／切断を任意に行い、複数の各々のＬＳＩチップについ
て、単独での機能検査を可能としたことを特徴としてい
る。
方法は、複数のＬＳＩチップと、複数のＬＳＩチップの
各々にテスト回路が内蔵され、テストモード／通常モー
ドの切替信号を入力するテスト専用端子を備え、テスト
モード／通常モードの切替を行う切替信号をテスト専用
端子へ入力し、テストモードへ切替時には、切替信号の
入力により当該ＬＳＩチップの端子と内部機能回路との
接続を電気的に切り離し、複数のＬＳＩチップ間の接続
／切断を任意に行い、複数の各々のＬＳＩチップについ
て、単独での機能検査を可能としたことを特徴としてい
る。
【００１５】
【発明の実施の形態】次に、添付図面を参照して本発明
による半導体装置および半導体装置のテスト方法の実施
形態を詳細に説明する。図１から図９を参照すると、本
発明による半導体装置および半導体装置のテスト方法の
一実施形態が示されている。
による半導体装置および半導体装置のテスト方法の実施
形態を詳細に説明する。図１から図９を参照すると、本
発明による半導体装置および半導体装置のテスト方法の
一実施形態が示されている。
【００１６】本実施形態による半導体装置１は、ＬＳＩ
チップＡ２とＬＳＩチップＢ３とが搭載されている。ま
た、入出力端子として、１ｐｉｎから１６ｐｉｎが設け
られている。この構成において本発明による半導体装置
および半導体装置のテスト方法では、図１に示すよう
に、各ＬＳＩチップ毎にテスト専用端子（ＴｉｎＡ、Ｔ
ｉｎＢ）を１本設け、そのテスト端子に制御信号を加え
ることでＬＳＩチップの内部機能回路をＬＳＩチップの
各端子より電気的に切り離し、さらに各端子間を任意に
接続することが可能なテスト回路を内蔵している。
チップＡ２とＬＳＩチップＢ３とが搭載されている。ま
た、入出力端子として、１ｐｉｎから１６ｐｉｎが設け
られている。この構成において本発明による半導体装置
および半導体装置のテスト方法では、図１に示すよう
に、各ＬＳＩチップ毎にテスト専用端子（ＴｉｎＡ、Ｔ
ｉｎＢ）を１本設け、そのテスト端子に制御信号を加え
ることでＬＳＩチップの内部機能回路をＬＳＩチップの
各端子より電気的に切り離し、さらに各端子間を任意に
接続することが可能なテスト回路を内蔵している。
【００１７】（実施例の動作例）本発明による半導体装
置１の実施例について図１〜図７を用いて説明する。図
１は、ＬＳＩチップＡ２とＬＳＩチップＢ３との２つの
ＬＳＩチップが１つのパッケージに内蔵された半導体装
置１を示しており、それぞれのＬＳＩチップ毎に設けら
れたテスト専用端子（ＴｉｎＡ、ＴｉｎＢ）をＧＮＤに
固定すると、そのＬＳＩチップは製品として機能動作す
る状態となる。いわゆる、専用端子（ＴｉｎＡ、Ｔｉｎ
Ｂ）をローレベルに制御する。
置１の実施例について図１〜図７を用いて説明する。図
１は、ＬＳＩチップＡ２とＬＳＩチップＢ３との２つの
ＬＳＩチップが１つのパッケージに内蔵された半導体装
置１を示しており、それぞれのＬＳＩチップ毎に設けら
れたテスト専用端子（ＴｉｎＡ、ＴｉｎＢ）をＧＮＤに
固定すると、そのＬＳＩチップは製品として機能動作す
る状態となる。いわゆる、専用端子（ＴｉｎＡ、Ｔｉｎ
Ｂ）をローレベルに制御する。
【００１８】図２は、ＬＳＩチップＡ２について示した
図であり、ＬＳＩチップＡ２についての機能を説明する
ための図である。本図２において、ＬＳＩチップＡ２の
外部より内部機能回路２２へ入力される信号および内部
機能回路２２からＬＳＩチップＡ２の外部へ出力される
信号は、全てテスト回路２１を介して行われる。図３
は、ＬＳＩチップＢ３について示した図であり、ＬＳＩ
チップＢ３についての機能を説明するための図である。
ＬＳＩチップＢ３についても、図３に示すように、テス
ト回路３１を介して外部との信号のやり取りが行われ
る。
図であり、ＬＳＩチップＡ２についての機能を説明する
ための図である。本図２において、ＬＳＩチップＡ２の
外部より内部機能回路２２へ入力される信号および内部
機能回路２２からＬＳＩチップＡ２の外部へ出力される
信号は、全てテスト回路２１を介して行われる。図３
は、ＬＳＩチップＢ３について示した図であり、ＬＳＩ
チップＢ３についての機能を説明するための図である。
ＬＳＩチップＢ３についても、図３に示すように、テス
ト回路３１を介して外部との信号のやり取りが行われ
る。
【００１９】図４は、ＬＳＩチップＢ３をテストする場
合における機能を説明するための図である。図１、図２
および図３に示した基本的条件において、図４にてＬＳ
ＩチップＢ３をテストする場合について説明する。ＬＳ
ＩチップＢ３のテスト専用端子ＴｉｎＢをＧＮＤに固定
し、ＬＳＩチップＡ２のテスト専用端子ＴｉｎＡをＶＤ
Ｄに固定する。このことでＬＳＩチップＡ２はテストモ
ードとなり、ＬＳＩチップＡ２の内部機能回路２２の部
分は、ＬＳＩチップＡ２の各端子からテスト回路２１に
よって切り離された状態となる。
合における機能を説明するための図である。図１、図２
および図３に示した基本的条件において、図４にてＬＳ
ＩチップＢ３をテストする場合について説明する。ＬＳ
ＩチップＢ３のテスト専用端子ＴｉｎＢをＧＮＤに固定
し、ＬＳＩチップＡ２のテスト専用端子ＴｉｎＡをＶＤ
Ｄに固定する。このことでＬＳＩチップＡ２はテストモ
ードとなり、ＬＳＩチップＡ２の内部機能回路２２の部
分は、ＬＳＩチップＡ２の各端子からテスト回路２１に
よって切り離された状態となる。
【００２０】この時、内部機能回路２２が誤動作しない
ように、テスト回路２１から内部機能回路２２へ入力さ
れる全ての信号は、固定となるようにしておく。そし
て、ＬＳＩチップＢ３の各端子で、ＬＳＩチップＡ２に
接続され、さらに外部Ｐｉｎとして出ていない端子（ｉ
ｎ１、ｏｕｔ２、ｉｎ３）については、ＬＳＩチップＡ
２のテスト回路２１を経由して外部Ｐｉｎに接続される
ようにする。
ように、テスト回路２１から内部機能回路２２へ入力さ
れる全ての信号は、固定となるようにしておく。そし
て、ＬＳＩチップＢ３の各端子で、ＬＳＩチップＡ２に
接続され、さらに外部Ｐｉｎとして出ていない端子（ｉ
ｎ１、ｏｕｔ２、ｉｎ３）については、ＬＳＩチップＡ
２のテスト回路２１を経由して外部Ｐｉｎに接続される
ようにする。
【００２１】本実施例の場合は、ＬＳＩチップＢ３のｉ
ｎ１端子は外部端子の１５Ｐｉｎへ、ｏｕｔ２端子は５
Ｐｉｎへ、ｉｎ３端子は４Ｐｉｎへそれぞれ接続され、
ＬＳＩチップＢ３の全ての端子が外部Ｐｉｎとして出さ
れる状態にし、ＬＳＩチップＢ３のテストを行う。ＬＳ
ＩチップＡ２でのその状態を示した図が、図５である。
さらに、テスト回路２１の一部分について示したのが図
６であり、外部の１５Ｐｉｎより入力された信号は、Ｌ
ＳＩチップＡ２の端子ｉｎ１１よりテスト回路２１に入
る。テスト回路２１に入力された信号は、内部のセレク
タ部で内部機能回路２２へ行くか、他のセレクタへ行く
かを、テスト専用端子（ＴｉｎＡ）の論理によって決め
られる。図６では、ＴｉｎＡをＶＤＤに固定すること
で、ＬＳＩチップＡ２のｉｎ１１に入力された信号はｏ
ｕｔ９に出力されることを表している。
ｎ１端子は外部端子の１５Ｐｉｎへ、ｏｕｔ２端子は５
Ｐｉｎへ、ｉｎ３端子は４Ｐｉｎへそれぞれ接続され、
ＬＳＩチップＢ３の全ての端子が外部Ｐｉｎとして出さ
れる状態にし、ＬＳＩチップＢ３のテストを行う。ＬＳ
ＩチップＡ２でのその状態を示した図が、図５である。
さらに、テスト回路２１の一部分について示したのが図
６であり、外部の１５Ｐｉｎより入力された信号は、Ｌ
ＳＩチップＡ２の端子ｉｎ１１よりテスト回路２１に入
る。テスト回路２１に入力された信号は、内部のセレク
タ部で内部機能回路２２へ行くか、他のセレクタへ行く
かを、テスト専用端子（ＴｉｎＡ）の論理によって決め
られる。図６では、ＴｉｎＡをＶＤＤに固定すること
で、ＬＳＩチップＡ２のｉｎ１１に入力された信号はｏ
ｕｔ９に出力されることを表している。
【００２２】次に、ＬＳＩチップＡ２をテストする場合
について図７で説明すると、ＬＳＩチップＡ２のテスト
専用端子ＴｉｎＡをＧＮＤに固定し、ＬＳＩチップＢ３
のテスト専用端子ＴｉｎＢをＶＤＤに固定する。このこ
とでＬＳＩチップＢ３はテストモードとなり、ＬＳＩチ
ップＢ３の内部機能回路３２の部分は、ＬＳＩチップＢ
３の各端子からテスト回路３１によって切り離された状
態となる。
について図７で説明すると、ＬＳＩチップＡ２のテスト
専用端子ＴｉｎＡをＧＮＤに固定し、ＬＳＩチップＢ３
のテスト専用端子ＴｉｎＢをＶＤＤに固定する。このこ
とでＬＳＩチップＢ３はテストモードとなり、ＬＳＩチ
ップＢ３の内部機能回路３２の部分は、ＬＳＩチップＢ
３の各端子からテスト回路３１によって切り離された状
態となる。
【００２３】この時、内部機能回路３２が誤動作しない
ように、テスト回路３１から内部機能回路３２へ入力さ
れる全ての信号は固定となるようにしておく。そしてＬ
ＳＩチップＡ２の各端子で、ＬＳＩチップＢ３に接続さ
れ、さらに外部Ｐｉｎとして出ていない端子（ｏｕｔ
７、ｉｎ８、ｏｕｔ９）については、ＬＳＩチップＢ３
のテスト回路３１を経由して、外部Ｐｉｎに接続される
ようにする。本実施例の場合は、ＬＳＩチップＡ２のｏ
ｕｔ７端子は外部端子の８Ｐｉｎへ、ｉｎ８端子は１０
Ｐｉｎへ、ｏｕｔ９端子は１３Ｐｉｎへ接続され、ＬＳ
ＩチップＡ２の全ての端子が外部Ｐｉｎとして出される
状態にし、ＬＳＩチップＡ２のテストを行う。
ように、テスト回路３１から内部機能回路３２へ入力さ
れる全ての信号は固定となるようにしておく。そしてＬ
ＳＩチップＡ２の各端子で、ＬＳＩチップＢ３に接続さ
れ、さらに外部Ｐｉｎとして出ていない端子（ｏｕｔ
７、ｉｎ８、ｏｕｔ９）については、ＬＳＩチップＢ３
のテスト回路３１を経由して、外部Ｐｉｎに接続される
ようにする。本実施例の場合は、ＬＳＩチップＡ２のｏ
ｕｔ７端子は外部端子の８Ｐｉｎへ、ｉｎ８端子は１０
Ｐｉｎへ、ｏｕｔ９端子は１３Ｐｉｎへ接続され、ＬＳ
ＩチップＡ２の全ての端子が外部Ｐｉｎとして出される
状態にし、ＬＳＩチップＡ２のテストを行う。
【００２４】（実施例の効果）複数のＬＳＩチップ間が
一つのパッケージに入った半導体装置の状態において
も、それぞれのＬＳＩチップが１個づつテストされる時
と同じテストを可能とし、十分なテストを行える状況に
することで、検査コストの上昇を防ぐ効果と、最終製品
への不良品の混入を低減できる効果がある。
一つのパッケージに入った半導体装置の状態において
も、それぞれのＬＳＩチップが１個づつテストされる時
と同じテストを可能とし、十分なテストを行える状況に
することで、検査コストの上昇を防ぐ効果と、最終製品
への不良品の混入を低減できる効果がある。
【００２５】（他の実施例）第２の実施例について図８
を用いて説明する。図８は第２の実施例の特徴である、
テスト回路４１の一部と内部機能回路４２との接続につ
いてのブロック図である。テスト回路４１の一部となる
接続制御回路４１１では、テスト回路４１内部のセレク
タ４１２を制御する信号をデコードし、各セレクタ４１
２の接続先の切換制御とｉｎｏｕｔ端子の信号方向の切
換制御とを行う。そして、セレクタ４１２を制御する信
号は、テスト専用端子Ｔｉｎの指定により外部端子から
接続指定データとして、接続制御回路４１１へ入力させ
る。
を用いて説明する。図８は第２の実施例の特徴である、
テスト回路４１の一部と内部機能回路４２との接続につ
いてのブロック図である。テスト回路４１の一部となる
接続制御回路４１１では、テスト回路４１内部のセレク
タ４１２を制御する信号をデコードし、各セレクタ４１
２の接続先の切換制御とｉｎｏｕｔ端子の信号方向の切
換制御とを行う。そして、セレクタ４１２を制御する信
号は、テスト専用端子Ｔｉｎの指定により外部端子から
接続指定データとして、接続制御回路４１１へ入力させ
る。
【００２６】例えば、ＬＳＩが機能動作する場合はＴｉ
ｎ端子をＧＮＤに固定し、ｉｎｏｕｔＡ端子、ｉｎｏｕ
ｔＢ端子、ｉｎｏｕｔＣ端子、ｉｎｏｕｔＤ端子は、そ
れぞれ内部機能回路４２へ接続される状態となる。ま
た、Ｔｉｎ端子をＶＤＤに固定した場合は、ＬＳＩチッ
プがテストモードとなり、ｉｎｏｕｔＡ端子、ｉｎｏｕ
ｔＢ端子、ｉｎｏｕｔＣ端子、ｉｎｏｕｔＤ端子は、そ
れぞれ内部機能回路４２から切り離された状態となる。
ｎ端子をＧＮＤに固定し、ｉｎｏｕｔＡ端子、ｉｎｏｕ
ｔＢ端子、ｉｎｏｕｔＣ端子、ｉｎｏｕｔＤ端子は、そ
れぞれ内部機能回路４２へ接続される状態となる。ま
た、Ｔｉｎ端子をＶＤＤに固定した場合は、ＬＳＩチッ
プがテストモードとなり、ｉｎｏｕｔＡ端子、ｉｎｏｕ
ｔＢ端子、ｉｎｏｕｔＣ端子、ｉｎｏｕｔＤ端子は、そ
れぞれ内部機能回路４２から切り離された状態となる。
【００２７】このテストモード時は、あらかじめ決めて
おいたｉｎｏｕｔ端子から、各セレクタ４１２の接続先
と任意なｉｎｏｕｔ端子を制御する接続指定データを入
力することになる。この接続指定データを入力すること
で、ｉｎｏｕｔＡからの入力信号を、ｉｎｏｕｔＣに出
力したり、ｉｎｏｕｔＢ、ｉｎｏｕｔＤへも同時に出力
することを可能とし、さらにはｉｎｏｕｔＡを出力端子
として使用することも可能となる。
おいたｉｎｏｕｔ端子から、各セレクタ４１２の接続先
と任意なｉｎｏｕｔ端子を制御する接続指定データを入
力することになる。この接続指定データを入力すること
で、ｉｎｏｕｔＡからの入力信号を、ｉｎｏｕｔＣに出
力したり、ｉｎｏｕｔＢ、ｉｎｏｕｔＤへも同時に出力
することを可能とし、さらにはｉｎｏｕｔＡを出力端子
として使用することも可能となる。
【００２８】ｉｎｏｕｔＡについて上記のように説明し
た一例の動作は、ｉｎｏｕｔＢ、ｉｎｏｕｔＣ、ｉｎｏ
ｕｔＤについても、同様の動作が可能である。
た一例の動作は、ｉｎｏｕｔＢ、ｉｎｏｕｔＣ、ｉｎｏ
ｕｔＤについても、同様の動作が可能である。
【００２９】第３の実施例について図９を用いて説明す
る。上記説明した実施例との違いは、ＬＳＩチップＡ２
とＬＳＩチップＢ３とが接続される部分を外部Ｐｉｎ
（１７Ｐｉｎ、１８Ｐｉｎ、１９Ｐｉｎ）として出して
おくことである。そして、ＬＳＩチップＢ３をテストす
る場合は、ＴｉｎＡ端子の制御でＬＳＩチップＡ２をテ
ストモードにし、ｏｕｔ７端子、ｏｕｔ９端子をハイイ
ンピーダンス状態にする。
る。上記説明した実施例との違いは、ＬＳＩチップＡ２
とＬＳＩチップＢ３とが接続される部分を外部Ｐｉｎ
（１７Ｐｉｎ、１８Ｐｉｎ、１９Ｐｉｎ）として出して
おくことである。そして、ＬＳＩチップＢ３をテストす
る場合は、ＴｉｎＡ端子の制御でＬＳＩチップＡ２をテ
ストモードにし、ｏｕｔ７端子、ｏｕｔ９端子をハイイ
ンピーダンス状態にする。
【００３０】このことで、ＬＳＩチップＢ３のｉｎ１端
子、ｉｎ３端子への信号入力は、外部Ｐｉｎである１９
Ｐｉｎ、１７Ｐｉｎから行える。さらに、ＬＳＩチップ
Ａ２をテストする場合は、ＴｉｎＢ端子の制御でＬＳＩ
チップＢ３をテストモードにし、ｏｕｔ２端子をハイイ
ンピーダンス状態にする。このことで、ＬＳＩチップＡ
２のｉｎ８端子への信号入力は、外部Ｐｉｎである１８
Ｐｉｎから行える。
子、ｉｎ３端子への信号入力は、外部Ｐｉｎである１９
Ｐｉｎ、１７Ｐｉｎから行える。さらに、ＬＳＩチップ
Ａ２をテストする場合は、ＴｉｎＢ端子の制御でＬＳＩ
チップＢ３をテストモードにし、ｏｕｔ２端子をハイイ
ンピーダンス状態にする。このことで、ＬＳＩチップＡ
２のｉｎ８端子への信号入力は、外部Ｐｉｎである１８
Ｐｉｎから行える。
【００３１】以上説明したように、テスト専用端子の制
御でテストモードになったＬＳＩチップの出力は、ハイ
インピーダンスの状態にすることと各ＬＳＩチップ間の
接続部を外部Ｐｉｎとして出しておくことで、各ＬＳＩ
チップは単体の状態でのテストが可能となる。
御でテストモードになったＬＳＩチップの出力は、ハイ
インピーダンスの状態にすることと各ＬＳＩチップ間の
接続部を外部Ｐｉｎとして出しておくことで、各ＬＳＩ
チップは単体の状態でのテストが可能となる。
【００３２】なお、上述の実施形態は本発明の好適な実
施の一例である。ただし、これに限定されるものではな
く、本発明の要旨を逸脱しない範囲内において種々変形
実施が可能である。
施の一例である。ただし、これに限定されるものではな
く、本発明の要旨を逸脱しない範囲内において種々変形
実施が可能である。
【００３３】
【発明の効果】以上の説明より明らかなように、本発明
による半導体装置および半導体装置のテスト方法は、複
数のＬＳＩチップの各々にテスト回路が内蔵され、テス
トモード／通常モードの切替を行う切替信号をテスト専
用端子へ入力し、テストモードへ切替時には、切替信号
の入力により当該ＬＳＩチップの端子と内部機能回路と
の接続を電気的に切り離し、複数のＬＳＩチップ間の接
続／切断を任意に行い、複数の各々のＬＳＩチップにつ
いて、単独での機能検査を可能としている。よって、そ
れぞれのＬＳＩチップについて１個づつテストされる時
と同じテストが可能となる。この結果、検査コストの上
昇を防ぎ、最終製品への不良品の混入を低減化できる。
による半導体装置および半導体装置のテスト方法は、複
数のＬＳＩチップの各々にテスト回路が内蔵され、テス
トモード／通常モードの切替を行う切替信号をテスト専
用端子へ入力し、テストモードへ切替時には、切替信号
の入力により当該ＬＳＩチップの端子と内部機能回路と
の接続を電気的に切り離し、複数のＬＳＩチップ間の接
続／切断を任意に行い、複数の各々のＬＳＩチップにつ
いて、単独での機能検査を可能としている。よって、そ
れぞれのＬＳＩチップについて１個づつテストされる時
と同じテストが可能となる。この結果、検査コストの上
昇を防ぎ、最終製品への不良品の混入を低減化できる。
【図１】本発明による半導体装置の実施形態および半導
体装置のテスト方法が適用される、機能構成図である。
体装置のテスト方法が適用される、機能構成図である。
【図２】ＬＳＩチップＡについて示した図である。
【図３】ＬＳＩチップＢについて示した図である。
【図４】ＬＳＩチップＢをテストする場合における機能
を説明するための図である。
を説明するための図である。
【図５】ＬＳＩチップＢのテストを行う場合におけるＬ
ＳＩチップＡの状態を示す図である。
ＳＩチップＡの状態を示す図である。
【図６】図５の状態におけるテスト回路の一部分につい
て示した図である。
て示した図である。
【図７】ＬＳＩチップＡをテストする場合について説明
をするための図である。
をするための図である。
【図８】第２の実施例を示したテスト回路の一部と内部
機能回路との接続についてのブロック図である。
機能回路との接続についてのブロック図である。
【図９】第３の実施例を説明するための図である。
【図１０】従来の半導体装置の構成例を示す図である。
１ 半導体装置
２ ＬＳＩチップＡ
３ ＬＳＩチップＢ
２１、３１、４１ テスト回路
２２、３２、４２ 内部機能回路
４１１ 接続制御回路
４１２ セレクタ
Claims (7)
- 【請求項１】 複数のＬＳＩチップと、該複数のＬＳＩ
チップの各々に内蔵されたテスト回路と、テストモード
／通常モードの切替信号を入力するテスト専用端子とを
備え、 前記テスト専用端子へ入力される切替信号のレベルによ
り前記テストモード／通常モードの切替を行い、 前記テストモードへ切替時には当該ＬＳＩチップの端子
と内部機能回路との接続を電気的に切り離し、前記複数
のＬＳＩチップ間の接続／切断を任意に行い、前記複数
の各々のＬＳＩチップについて、単独での機能検査を可
能としたことを特徴とする半導体装置。 - 【請求項２】 前記テスト回路は、前記ＬＳＩチップの
各々の端子間の接続先および信号の流れる方向をプログ
ラマブルに設定する接続制御回路を内蔵したことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記各々のＬＳＩチップは、前記テスト
専用端子と前記テスト回路とをそれぞれ各１つ有するこ
とを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記ＬＳＩチップは、中心部に前記内部
機能回路と、該内部機能回路の外周部に前記テスト回路
が設けられて構成されたことを特徴とする請求項１から
３のいずれか１項記載の半導体装置。 - 【請求項５】 前記テスト回路は、前記テスト専用端子
へ印加される切替信号のレベルにより接続先を切り替え
るセレクタを、有して構成されたこと特徴とする請求項
１から４のいずれか１項記載の半導体装置。 - 【請求項６】 前記テストモード時に、当該ＬＳＩチッ
プの端子との接続を電気的に切り離された前記内部機能
回路への入力信号は固定され、該内部機能回路の誤動作
を防止したこと特徴とする請求項１から５のいずれか１
項記載の半導体装置。 - 【請求項７】 複数のＬＳＩチップと、該複数のＬＳＩ
チップの各々にテスト回路が内蔵され、テストモード／
通常モードの切替信号を入力するテスト専用端子を備
え、 前記テストモード／通常モードの切替を行う切替信号を
前記テスト専用端子へ入力し、 前記テストモードへ切替時には、前記切替信号の入力に
より当該ＬＳＩチップの端子と内部機能回路との接続を
電気的に切り離し、前記複数のＬＳＩチップ間の接続／
切断を任意に行い、 前記複数の各々のＬＳＩチップについて、単独での機能
検査を可能としたことを特徴とする半導体装置のテスト
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185105A JP2003004808A (ja) | 2001-06-19 | 2001-06-19 | 半導体装置および半導体装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001185105A JP2003004808A (ja) | 2001-06-19 | 2001-06-19 | 半導体装置および半導体装置のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003004808A true JP2003004808A (ja) | 2003-01-08 |
Family
ID=19024748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001185105A Pending JP2003004808A (ja) | 2001-06-19 | 2001-06-19 | 半導体装置および半導体装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003004808A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007232644A (ja) * | 2006-03-02 | 2007-09-13 | Nec Electronics Corp | マルチチップ装置 |
| JP2008218887A (ja) * | 2007-03-07 | 2008-09-18 | Denso Corp | 半導体装置および半導体装置のテスト方法 |
| JP2009156752A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 半導体集積回路装置とそのテスト方法 |
| JP2013050860A (ja) * | 2011-08-31 | 2013-03-14 | Renesas Electronics Corp | マイクロコンピュータ及びマルチマイクロコンピュータシステム |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62220879A (ja) * | 1986-03-22 | 1987-09-29 | Hitachi Ltd | 半導体装置 |
| JPH04250644A (ja) * | 1991-01-25 | 1992-09-07 | Nec Corp | マルチチップ実装ｉｃ |
| JPH09178816A (ja) * | 1995-12-22 | 1997-07-11 | Nec Corp | マルチｉｃチップ実装回路 |
| JPH1123667A (ja) * | 1997-07-03 | 1999-01-29 | Mitsubishi Electric Corp | 回路装置の試験方法 |
| JP2001153925A (ja) * | 1999-11-25 | 2001-06-08 | Nec Corp | 入力バッファ回路 |
-
2001
- 2001-06-19 JP JP2001185105A patent/JP2003004808A/ja active Pending
Patent Citations (5)
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| US8283663B2 (en) | 2006-03-02 | 2012-10-09 | Renesas Electronics Corporation | Multichip device |
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